JP2005252284A - Method for manufacturing semiconductor integrated circuit device - Google Patents

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Kazuyuki Hozawa
Shinichiro Kimura
Eisuke Nishitani
Norio Suzuki
Hiroyuki Uchiyama
Naoki Yamamoto
博之 内山
直樹 山本
紳一郎 木村
一幸 朴澤
英輔 西谷
範夫 鈴木
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the contamination of a substrate due to an oxide of a high-melting point metal constituting a part of a polymetal gate. <P>SOLUTION: After a gate electrode 7A with a polymetal structure in which a WN<SB>x</SB>film and a W film are stacked on the upper part of a polycrystal silicon film, when an oxidation process for regenerating a gate insulating film 6 is performed, the amount of a W oxide 27 attached to the surface of a wafer 1 is reduced by raising and reducing in temperature the wafer 1 under the condition that the W oxide 27 on the side wall of the gate electrode 7A is reduced. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、高融点金属膜を含んだゲート電極を有するMISFET(Metal Insulator Semiconductor Field Effect Transistor)を備えた半導体集積回路装置の製造に適用して有効な技術に関する。 The present invention relates to a manufacturing technology of a semiconductor integrated circuit device, particularly effective when applied to manufacturing of a semiconductor integrated circuit device having a MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a gate electrode including a refractory metal film about the technology.

ポリメタル構造のMISFETを形成するための改良技術として、特開平11−31666号公報(特許文献1)がある。 As an improvement technique for forming a MISFET of polymetal structure, there is JP-A 11-31666 (Patent Document 1). この公報は、タングステン表面に形成された自然酸化物をいったん還元しておき、その後に所望熱処理を行うことで、この還元処理により熱処理中に生じる配線細りや針状結晶の成長を抑制する技術を開示している。 This publication, a natural oxide formed on the tungsten surface leave once reduced, by then performing the desired heat treatment, a technique of suppressing the growth of the resulting wiring thinning or needle crystals during the heat treatment by the reduction treatment It discloses.

また、特開平11−26395号公報(特許文献2)は、ゲート電極端部での電界集中を緩和する対策として、ゲート電極をW/WSixNy/W0x構造とし、還元性雰囲気で熱処理することによりWOxを還元し、ゲート電極底部端を丸い形状とする技術を開示している。 Further, JP-A-11-26395 (Patent Document 2), WOx by a measure to alleviate the concentration of electric field at the end of the gate electrode, the gate electrode and the W / WSixNy / W0x structure is heat-treated in a reducing atmosphere was reduced, it discloses a technique for the gate electrode bottom end and a round shape.

また、特開2000−331978号公報(特許文献3)は、Wを含むポリメタル構造のゲート電極を加工した後、過酸化水素を実質的に含まない酸性またはアルカリ性溶液で洗浄を行うことにより、Wの溶解を防止する技術を開示している。 Further, JP 2000-331978 (Patent Document 3), after processing the gate electrode of the polymetal structure including W, by performing washing with an acidic or alkaline solution substantially free of hydrogen peroxide, W It discloses a technique for preventing the dissolution of.

その他、ポリメタルゲートまたはメタルゲート一般に関しては、特開昭60−89943号公報(特許文献4)、特開昭61−150236号公報(特許文献5)、特開昭60−72229号公報(特許文献6)、特開昭59−10271号公報(特許文献7)、特開昭56−107552号公報(特許文献8)、特開昭61−127123号公報(特許文献9)、特開昭61−127124号公報(特許文献10)、特開昭60−123060号公報(特許文献11)、特開昭61−152076号公報(特許文献12)、特開昭61−267365号公報(特許文献13)、特開平1−94657号公報(特許文献14)、特開平8−264531号公報(特許文献15)、特開平3−119763号公報(特許文献16)、特開平7− Other, for poly-metal gate or a metal gate general, JP 60-89943 (Patent Document 4), JP-61-150236 (Patent Document 5), JP 60-72229 (Patent Document 6), JP 59-10271 (Patent Document 7), JP 56-107552 (Patent Document 8), JP-61-127123 (Patent Document 9), JP 61 -127124 (Patent Document 10), Japanese 60-123060 (Patent Document 11), Japanese 61-152076 (Patent Document 12), Japanese 61-267365 (Patent Document 13 ), JP-A-1-94657 (Patent Document 14), Japanese Patent 8-264531 (Patent Document 15), Japanese Patent 3-119763 (Patent Document 16), Japanese Patent 7- 4716号公報(特許文献17)、米国特許公報すなわちUSP4505028(特許文献18)、USP5719410(特許文献19)、USP5387540(特許文献20)、IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)(非特許文献1)などがある。 4716 (Patent Document 17), U.S. Patent Publication i.e. USP4505028 (JP 18), USP5719410 (JP 19), USP5387540 (JP 20), IEEE Transaction Electron devices, Vol.43, N0.11, November 1996, Akasaka et al, p.1864-1869, Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al, Nakajima et al, Advanced metalization conference, Japan Session, Tokyo Univ. (1995) (non-patent literature 1), and the like.

また、酸窒化処理に関してはUSP4282270(特許文献21)などがある。 Further, with respect to acid nitriding and the like USP4282270 (JP 21). さらに、水素排ガス処理に関しては、USP5202096(特許文献22)、USP5088314(特許文献23)、特開平8−83772号公報(特許文献24)、特開平9−75651号公報(特許文献25)などがある。 Further, with respect to the hydrogen gas treatment, USP5202096 (JP 22), USP5088314 (JP 23), JP-A-8-83772 (Patent Document 24), Japanese Patent 9-75651 (Patent Document 25), and the like .

さらに、水分と酸化の問題に関しては特開平7−321102号公報(特許文献26)、特開昭60−107840号公報(特許文献27)、USP5693578(特許文献28)等がある。 Furthermore, moisture and JP-A 7-321102 discloses respect oxidation problems (Patent Document 26), Japanese 60-107840 (Patent Document 27), and the like USP5693578 (JP 28).

さらに、触媒を用いた水分合成に関しては、特開平6−333918号公報(特許文献29)、特開平6−115903号公報(特許文献30)、特開平5−152282号公報(特許文献31)、特開平6−163871号公報(特許文献32)、特開平5−141871号公報(特許文献33)、特開平5−144804号公報(特許文献34)、特開平6−120206号公報(特許文献35)、Nakamura et al, Proceedings of the 45 th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133(非特許文献2)などがある。 Additionally, for moisture synthesis using a catalyst, JP-A 6-333918 (Patent Document 29), Japanese Patent 6-115903 (Patent Document 30), Japanese Patent 5-152282 (Patent Document 31), JP-6-163871 (Patent Document 32), Japanese Patent 5-141871 (Patent Document 33), Japanese Patent 5-144804 (Patent Document 34), Japanese Patent 6-120206 (Patent Document 35 ), Nakamura et al, Proceedings of the 45 th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133 ( non-Patent Document 2), and the like.
特開平11−31666号公報 JP-11-31666 discloses 特開平11−26395号公報 JP-11-26395 discloses 特開2000−331978号公報 JP 2000-331978 JP 特開昭60−89943号公報 JP-A-60-89943 JP 特開昭61−150236号公報 JP-A-61-150236 JP 特開昭60−72229号公報 JP-A-60-72229 JP 特開昭59−10271号公報 JP-A-59-10271 JP 特開昭56−107552号公報 JP-A-56-107552 JP 特開昭61−127123号公報 JP-A-61-127123 JP 特開昭61−127124号公報 JP-A-61-127124 JP 特開昭60−123060号公報 JP-A-60-123060 JP 特開昭61−152076号公報 JP-A-61-152076 JP 特開昭61−267365号公報 JP-A-61-267365 JP 特開平1−94657号公報 JP 1-94657 discloses 特開平8−264531号公報 JP-8-264531 discloses 特開平3−119763号公報 JP-3-119763 discloses 特開平7−94716号公報 JP 7-94716 discloses USP4505028 USP4505028 USP5719410 USP5719410 USP5387540 USP5387540 USP4282270 USP4282270 USP5202096 USP5202096 USP5088314 USP5088314 特開平8−83772号公報 JP 8-83772 discloses 特開平9−75651号公報 JP 9-75651 discloses 特開平7−321102号公報 JP-7-321102 discloses 特開昭60−107840号公報 JP-A-60-107840 JP USP5693578 USP5693578 特開平6−333918号公報 JP-6-333918 discloses 特開平6−115903号公報 JP-6-115903 discloses 特開平5−152282号公報 JP-5-152282 discloses 特開平6−163871号公報 JP-6-163871 discloses 特開平5−141871号公報 JP-5-141871 discloses 特開平5−144804号公報 JP-5-144804 discloses 特開平6−120206号公報 JP-6-120206 discloses

ゲート長が0.18μm以下の微細なMOSFETで回路を構成するCMOSLSI、および0.18μm以下の幅のゲート電極およびゲート電極層を配線に用いるDRAMでは、低電圧動作時においてもゲート遅延を低減して高速動作を確保するために、金属層を含む低抵抗導電材料を使ったゲート加工プロセスが採用されるものと考えられる。 In DRAM used CMOSLSI gate length forming the circuit in the following fine MOSFET 0.18 .mu.m, and 0.18 .mu.m gate electrode and a gate electrode layer of the following wide wiring, also reduces the gate delay in the low voltage operation to ensure the high-speed operation Te, believed to gate processing process using the low-resistance conductive material including a metal layer is employed.

この種の低抵抗ゲート電極材料として有力視されているのは、多結晶シリコン膜の上に高融点金属膜を積層した、いわゆるポリメタルである。 What is promising as this type of low-resistance gate electrode material, obtained by laminating a refractory metal film on the polycrystalline silicon film, a so-called poly-metal. ポリメタルは、そのシート抵抗が2Ω/□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。 Polymetal, since the sheet resistance 2 [Omega / □ as low as about, can be used as a wiring material not only as a gate electrode material. 高融点金属としては、800℃以下の低温プロセスでも良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いW(タングステン)、Mo(モリブデン)などが使用される。 As the refractory metal, even a low-temperature process of 800 ° C. or less exhibit good low resistivity and high electromigration resistance W (tungsten), etc. Mo (molybdenum) is used. なお、多結晶シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたりするため、実際のポリメタルゲートは、多結晶シリコン膜と高融点金属膜との間にWN X (タングステンナイトライド)などの金属窒化膜からなるバリア層を介在させた3層構造で構成される。 Incidentally, it lowered directly adhesion therebetween when laminating these refractory metal film on the polycrystalline silicon film, to or silicide layer of a high resistance is formed on the interface therebetween at a high temperature heat treatment process, the actual polymetal gate is composed of three-layered structure was interposed a barrier layer made of a metal nitride film such as WN X (tungsten nitride) between the polycrystalline silicon film and the refractory metal film.

ところが、高融点金属膜を含んだ導電膜とエッチングしてゲート電極を形成した場合、ゲート電極の側壁に露出した高融点金属膜の表面には、所望しない酸化物が形成される。 However, when forming the gate electrode and the conductive film and etching including a refractory metal film on the surface of the refractory metal film exposed on the sidewalls of the gate electrode, undesired oxide is formed. ゲート電極の側壁に形成されたこの酸化物は、その後の熱処理工程で昇華して電極周辺のシリコンや絶縁膜表面に付着し、昇華した金属酸化物は処理室の内壁などに付着した後、再び昇華し、あるいは保持台と接触した部分から基板の表面に再付着して汚染物となり、素子の特性劣化を引き起こす。 Thereafter oxide formed on the sidewalls of the gate electrode is attached to the subsequent silicon or an insulating film surface of the electrode near sublimated in the heat treatment step, the metal oxides sublimation deposited like to the inner wall of the processing chamber, again sublimation, or reattached to become contaminants to the surface from the portion contacting the substrate and the supporter, causing deterioration of the characteristics of the element.

本発明の目的は、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する技術を提供することにある。 An object of the present invention is to provide a technique for reducing contamination of the substrate due to oxidation of the refractory metal which constitutes a part of the poly-metal gate.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

本願の一発明である半導体集積回路装置の製造方法は、以下の工程を含んでいる。 The method of manufacturing a semiconductor integrated circuit device which is an aspect of the present invention includes the following steps.
(a)ウエハの第1の主面上に高融点金属膜を形成する工程; (A) forming a refractory metal film on the first main surface of the wafer;
(b)前記高融点金属膜が形成された前記ウエハの前記第1の主面を、前記高融点金属の酸化物を還元する条件下で、摂氏600度以上の第1の温度まで昇温する工程; The (b) the first main surface of the wafer to the refractory metal film is formed under conditions that reduce oxides of the refractory metals, is heated to a first temperature above 600 degrees Celsius process;
(c)水素と、触媒によって酸素および水素から合成された水分とを含む混合ガス雰囲気中において、大気圧以下で1300Pa以上の圧力で、前記高融点金属膜を酸化することなく、前記ウエハの前記第1の主面上のシリコンを主要な成分として含む部分に対して、前記第1の温度で酸化処理を施す工程; (C) with hydrogen in a mixed gas atmosphere containing moisture synthesized from oxygen and hydrogen by the catalyst, at 1300Pa or more pressure below atmospheric pressure, without oxidizing the refractory metal film, the said wafer process for the portion containing silicon on a first major surface as the main component, is subjected to an oxidation treatment at the first temperature;
(d)前記(c)工程の後、過酸化水素を実質的に含まない中性または弱アルカリ性で、前記高融点金属−水系の酸化還元電位とpH状態図においてpH6.5〜12の範囲で還元電位の領域にある水または薬液により、前記ウエハの前記第1の主面を洗浄する工程。 After; (d) (c) step, a substantially neutral or slightly alkaline not containing hydrogen peroxide, the refractory metal - in the range of pH6.5~12 in redox potential and pH phase diagram of water with water or a chemical solution in the region of the reduction potential, the step of washing said first main surface of the wafer.

本願の他の一発明である半導体集積回路装置の製造方法は、以下の工程を含んでいる。 The method of manufacturing a semiconductor integrated circuit device which is another aspect of the present invention includes the following steps.
(a)ウエハの第1の主面上に高融点金属膜を形成する工程; (A) forming a refractory metal film on the first main surface of the wafer;
(b)前記高融点金属膜が形成された前記ウエハの前記第1の主面を、前記高融点金属膜の酸化物を還元する条件下で、摂氏600度以上の第1の温度までランプ加熱(Lamp heating)により昇温する工程; (B) said first main surface of the wafer the refractory metal film is formed under conditions that reduce oxides of the refractory metal film, lamp heating to a first temperature above 600 degrees Celsius a step of raising the temperature by (Lamp heating);
(c)水素と水分とを含む混合ガス雰囲気中において、大気圧以下で1300Pa以上の圧力で、前記高融点金属膜を酸化することなく、前記ウエハの前記第1の主面上のシリコンを主要な成分として含む部分に対して、前記第1の温度で酸化処理を施す工程; (C) in a hydrogen and water and a mixed gas atmosphere containing, at 1300Pa or more pressure below atmospheric pressure, without oxidizing the refractory metal film, leading the silicon on the first main surface of the wafer process for the portion containing as a component, is subjected to an oxidation treatment at the first temperature;
(d)前記(c)工程の後、過酸化水素を実質的に含まない中性または弱アルカリ性で、前記高融点金属−水系の酸化還元電位とpH状態図においてpH6.5〜12の範囲で還元電位の領域にある水または薬液により、前記ウエハの前記第1の主面を洗浄する工程。 After; (d) (c) step, a substantially neutral or slightly alkaline not containing hydrogen peroxide, the refractory metal - in the range of pH6.5~12 in redox potential and pH phase diagram of water with water or a chemical solution in the region of the reduction potential, the step of washing said first main surface of the wafer.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

高融点金属膜が形成されたウエハの第1の主面を酸化処理する際に、高融点金属膜の酸化物によるウエハ表面の汚染レベルを低減することができる。 A first main surface of the wafer the refractory metal film is formed during the oxidation treatment, it is possible to reduce the contamination level of the wafer surface by the oxide of the refractory metal film.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for describing the embodiments, members having the same function are denoted by the same reference numerals, and description thereof is not repeated. また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Further, in the following embodiments is not repeated in principle the description of the same or similar parts unless particularly necessary.

さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。 Furthermore, in the following embodiments, when the convenience need thereof will be explained, divided into plural sections or embodiments, unless otherwise specified, they are not irrelevant to each other, one modification of the other part or all, details, or such supplementary explanation. また、以下の実施の形態において、要素の数等(個数、数値、量、範囲などを含む)に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 Moreover, except in the following embodiments, the number of elements when (including number of pieces, values, amount, etc. including range), which is limited to the principally apparent that specific number when otherwise stated , is not limited to that specific number may be below the specific number or more. さらに、以下の実施の形態において、その構成要素(要素ステップ等を含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, components (including element steps), unless otherwise believed to be the case principally apparent indispensable from explicit, it is not necessarily indispensable needless to say There.

同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。 Similarly, in the following embodiments, the shape of such components, when referring to such positional relationship, unless otherwise considered if explicitly and not in principle clearly dictates otherwise, substantially the shape etc. approximation or is intended to include, such as those similar to. このことは、上記数値および範囲についても同様である。 This also applies to the above values ​​and ranges.

また、半導体集積回路ウエハまたは半導体ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板(一般にほぼ円形)、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板など、ならびにそれらの複合的基板をいう。 Further, the semiconductor integrated circuit wafer or a semiconductor wafer, (substantially circular in general) a silicon single crystal substrate used in the manufacture of semiconductor integrated circuits, a sapphire substrate, a glass substrate other insulating, such as semi-insulating or semiconductor substrate, and composite thereof It refers to a substrate. また、「半導体集積回路装置」(あるいは「電子装置」、「電子回路装置」など)というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにSOI (Silicon On Insulator)基板、TFT(Thin Film Transistor)液晶製造用基板、STN(Super Twisted Nematic)液晶製造用基板などといった他の基板上に作られるものを含むものとする。 Furthermore, the "semiconductor integrated circuit device" (or "electronic device", "electronic circuit device", etc.) the term includes not only those made on a single crystal silicon substrate, except where explicitly state that especially otherwise It is intended to include various substrates described above or even a SOI (Silicon on Insulator) substrate,, TFT (Thin Film Transistor) liquid crystal manufacturing substrate, what is made in the STN (Super Twisted Nematic) on other substrates such as a liquid crystal substrate for manufacturing .

材料、ガス組成等に言及する時、特に明示した場合を除き、純粋なものの外、その材料を主要な構成要素とする材料等を示し、他の要素の追加を許容するものとする。 Materials, when referring to gas composition, etc., unless otherwise stated, the outer pure ones, shows the materials for the material a major component, is intended to permit the addition of other elements.

例えばガス組成については、主要な反応ガス、処理ガスの外、副次的な作用をする添加ガス、希釈ガス、補助ガス等の追加を許容する。 For example, for gas composition, the major reaction gas outside of the processing gas, additive gas to the side-effects, to allow additional such diluting gas, auxiliary gas.

さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、PSG(Phospho Silicate Glass)膜、BPSG(Boro-Phospho Silicate Glass)膜、TEOS(Tetra-Ethoxy Silane)酸化膜、シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。 Furthermore, the term silicon oxide film, unless otherwise identifying that it is not, generally various additives, various silicon oxide based film comprising an auxiliary component, i.e., PSG (Phospho Silicate Glass) film, BPSG (Boro -Phospho Silicate Glass) film, TEOS (Tetra-Ethoxy Silane) oxide film, a silicon oxynitride film or the like, is intended to include other single film or composite film.

さらに、シリコンナイトライド、窒化ケイ素または窒化シリコンというときは、Si 34のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。 Further, silicon nitride, the term silicon nitride or silicon nitride, Si 3 N 4 not only intended to include an insulating film similar composition in nitride silicon.

ゲート酸化膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜、堆積膜、塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。 The gate for the oxide film, a silicon thermal oxide film, other silicon oxynitride film, other thermal oxidation film, a deposited film, comprising a coating based film, materially the non-silicon metal oxides other than silicon oxide film, insulating nitride such as silicon nitride, or include their composite membrane.

また、基板表面の導電領域や堆積膜の導電領域の材質について、「シリコン」、「シリコンベース」というときは、特に特定した場合等を除き、比較的純粋なシリコン部材の外、シリコンに不純物や添加剤を添加したもの、シリコンを主要な構成要素とする導電部材(例えば、シリコンベース合金で50%以上のGeを含むSiGe合金等も含まれるものとする。例えば、ゲートポリシリコン部やチャネル領域をSiGeにする等)等を含むものとする。 As for the material of the conductive region of the conductive region and the deposition film on the substrate surface, "silicon", the term "silicon-based" specifically greater than or less than specified, outside the relatively pure silicon member, impurities Ya silicon a material obtained by adding additives, conductive member (e.g., for the silicon as a main component, are also intended to be included SiGe alloys containing 50% or more of Ge in the silicon-based alloy. for example, a gate polysilicon portion and the channel region a is intended to include, etc.) and the like to SiGe. また、これらは、技術的に矛盾しない限り、形成当初は高抵抗であることも許容する。 These, unless technical contradiction, formed initially also allowed to have high resistance.

また、堆積膜等で堆積当初はアモルファスであるが、後の熱処理ですぐに多結晶となるものがあるが、これらは特に必要があると認めるとき以外、表現上の矛盾を避けるため、当初から後の形態で表示する場合がある。 Although initially deposited at a deposition film or the like is amorphous, there is to be heat-treated immediately with polycrystalline later, except when it finds these are particularly necessary, in order to avoid conflicts on the representation, from the beginning which may be displayed in a later embodiment. 例えば、多結晶シリコン(ポリシリコン)は、堆積当初はアモルファス状態であり、後の熱処理により多結晶シリコンに変わる。 For example, polycrystalline silicon (polysilicon) is deposited initially is amorphous state, changes to a polycrystalline silicon by heat treatment performed later. ただし、当初から多結晶シリコンを使用することも出来ることは言うまでもない。 However, it is needless to say that it is also possible to use a polycrystalline silicon from the beginning. 堆積当初はアモルファス状態であると、イオン注入におけるチャネリングの防止、ドライエッチング等の際の粒塊形状に依存した加工性の困難さの回避、熱処理後の低シート抵抗等のメリットがある。 When deposited initially is in an amorphous state, prevent channeling in ion implantation, avoiding agglomerates shape dependent machining of difficulties in such dry etching, there is a merit of low sheet resistance and the like after the heat treatment.

また、本発明の実施に関連するその他の技術については、本願の発明者が関与する以下の出願に詳細に開示されている。 Also, the other techniques related to the implementation of the present invention, the inventor of the present invention is disclosed in detail in the following application involved. すなわち、特許出願2000−118491号、特開平09−172011号公報、特開平10−335652号公報、特開平10−340909号公報、特開平11−330468号公報、特開平10−349285号公報、米国特許第6066508号、国際公開公報WO98/39802号、国際公開公報WO97/28085号などである。 In other words, Patent Application No. 2000-118491, JP-A 09-172011, JP-A No. 10-335652, JP-A No. 10-340909, JP-A No. 11-330468, JP-A No. 10-349285, JP-USA Patent No. 6066508, International Publication WO98 / 39802 No., and the like International Publication WO97 / No. 28,085.

(実施の形態1) (Embodiment 1)
図1は、本実施形態のDRAM(Dynamic Random Access Memory)が形成された半導体チップ1Aの全体平面図である。 Figure 1 is an overall plan view of the semiconductor chip 1A the DRAM of the present embodiment (Dynamic Random Access Memory) is formed. 長方形の半導体チップ1Aの主面には、例えば256Mbit(メガビット)の記憶容量を有するDRAMが形成されている。 On the main surface of a rectangular semiconductor chip 1A, the DRAM having a storage capacity of for example 256Mbit (megabits) is formed. このDRAMは、主として複数のメモリアレイ(MARY)からなる記憶部とそれらの周囲に配置された周辺回路部PCとによって構成されている。 The DRAM is constituted by a peripheral circuit portion PC disposed around thereof and a storage unit consisting mainly of a plurality of memory arrays (MARY). 半導体チップ1Aの中央部には、ボンディングワイヤなどの接続端子が接続される複数のボンディングパッドBPが1列に配置されている。 The central portion of the semiconductor chip 1A, a plurality of bonding pads BP to connection terminals such as a bonding wire is connected is arranged in a row.

図2は、上記DRAMのメモリアレイ(MARY)の一部を示す半導体基板の平面図、図3は、上記DRAMを示す半導体基板の要部断面図である。 Figure 2 is a plan view of a semiconductor substrate showing a portion of the DRAM memory array (MARY), FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate showing the DRAM. なお、図3の左側の領域は図2のA−A線に沿った断面図、中央の領域は図2のB−B線に沿った断面図、右側の領域は周辺回路部(PC)の一部を示す断面図である。 Incidentally, the left area is a cross-sectional view taken along the line A-A of FIG. 2 in FIG. 3, the central region cross section taken along the line B-B in FIG. 2 diagrams, the right area peripheral circuit portion (PC) it is a cross-sectional view of a portion.

例えばp型の単結晶シリコンからなる半導体基板(以下、基板という。また、半導体ウエハあるいは単にウエハということもある。)1の主面には、素子分離溝2、p型ウエル3およびn型ウエル4が形成されている。 For example p-type semiconductor substrate made of single-crystal silicon (hereinafter, referred to as substrate. The semiconductor wafer or may be simply referred to as wafer.) 1 on the main surface, the element isolation grooves 2, p-type well 3 and n-type well 4 is formed. メモリアレイのp型ウエルには、nチャネル型のメモリセル選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qtと、その上部に形成された情報蓄積用容量素子Cとによって構成される複数のメモリセルが形成されている。 The p-type well of the memory array, n-channel type memory cell selecting MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qt and a plurality of memory cells composed of its information upper portion formed storage capacitor element C There has been formed.

メモリセル選択用MISFETQtは、主としてゲート絶縁膜6、アクティブ領域L以外の領域においてワード線WLを構成するゲート電極7Aおよび一対のn型半導体領域(ソース、ドレイン)9、9によって構成されている。 MISFETQt for memory cell selection is constituted mainly by a gate insulation film 6, an active region gate electrode 7A in the region other than the L constituting the word line WL and a pair of n-type semiconductor region (source, drain) 9,9. ゲート電極7A(ワード線WL)は、例えばP(リン)がドープされたn型多結晶シリコン膜の上部にWN X (窒化タングステン)膜とW膜とが積層された、いわゆるポリメタル(Polymetal)構造の導電膜によって構成されている。 The gate electrode 7A (word line WL), for example P (phosphorus) and the WN X (tungsten nitride) film and a W film on top of the doped n-type polycrystalline silicon film are stacked, a so-called poly-metal (Polymetal) Structure It is constituted by a conductive film.

DRAMの周辺回路部PCは、複数のnチャネル型MISFETQnと複数のpチャネル型MISFETQpとを組み合わせた、いわゆる相補型MIS回路によって構成されている。 Peripheral circuit portion of the DRAM PC is a combination of a plurality of n-channel type MISFETQn a plurality of p-channel type MISFET Qp, is constituted by a so-called complementary MIS circuit. nチャネル型MISFETQnはp型ウエル3に形成され、主としてゲート絶縁膜6、ゲート電極7Bおよび一対のn +型半導体領域(ソース、ドレイン)12、12によって構成されている。 n-channel type MISFETQn is formed in the p-type well 3 is constituted mainly by a gate insulation film 6, the gate electrode 7B and a pair n + -type semiconductor region (source, drain) 12, 12. また、pチャネル型MISFETQpはn型ウエル4に形成され、主としてゲート絶縁膜6、ゲート電極7Cおよび一対のp +型半導体領域(ソース、ドレイン)13、13によって構成されている。 Further, p-channel type MISFETQp is formed in the n-type well 4, it is constituted mainly by a gate insulation film 6, the gate electrode 7C and the pair p + -type semiconductor region (source, drain) 13, 13. ゲート電極7B、7Cは、前記メモリセル選択用MISFETQtのゲート電極7A(ワード線WL)と同じポリメタル構造の導電膜によって構成されている。 Gate electrode 7B, 7C is constituted by a conductive film having the same polymetal structure as the gate electrode 7A (word line WL) of said memory cell selecting MISFET Qt. ゲート電極7B、7Cの側壁には、窒化シリコン膜からなるサイドウォールスペーサ11sが形成されている。 Gate electrode 7B, the side wall of 7C, sidewall spacers 11s formed of a silicon nitride film is formed.

メモリセル選択用MISFETQt、nチャネル型MISFETQnおよびpチャネル型MISFETQpの上部には、ゲート電極7A(ワード線WL)の上部および側壁を覆う窒化シリコン膜11と層間絶縁膜15とが形成されている。 Memory cell selecting MISFET Qt, the upper part of the n-channel type MISFETQn and p-channel type MISFET Qp, and the silicon nitride film 11 covering the upper and side walls of the gate electrode 7A (word line WL) and the interlayer insulating film 15 is formed. 層間絶縁膜15は、例えばスピンオングラス(Spin On Glass)膜(塗布法によって形成される酸化シリコン系絶縁膜)とその上部に形成された2層の酸化シリコン膜とによって構成されている。 Interlayer insulating film 15 is constituted for example by a silicon oxide film of spin-on-glass (Spin On Glass) film (silicon oxide is formed by a coating method insulating film) and the two layers formed thereon.

メモリセル選択用MISFETQtのソース、ドレインを構成する一対のn型半導体領域9、9の上部には、層間絶縁膜15とその下層の窒化シリコン膜11とを開孔して形成したコンタクトホール16、17が形成されている。 A pair of n-type in the upper part of the semiconductor regions 9 and 9, a contact hole 16 formed by opening the interlayer insulating film 15 and the silicon nitride film 11 of the lower layer constituting the source of the memory cell selecting MISFET Qt, a drain, 17 is formed. これらのコンタクトホール16、17の内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されるプラグ18が埋め込まれている。 These Inside the contact holes 16 and 17, for example, P (phosphorus) plug 18 is buried constituted by n-type polycrystalline silicon film doped.

層間絶縁膜15の上部には酸化シリコン膜19が形成されており、前記一対のコンタクトホール16、17の一方(コンタクトホール16)の上部の酸化シリコン膜19には、スルーホール20が形成されている。 The upper portion of the interlayer insulating film 15 are formed a silicon oxide film 19, the silicon oxide film 19 upper part of the one (contact hole 16) of the pair of contact holes 16 and 17, through hole 20 is formed there. スルーホール20は、アクティブ領域Lから外れた素子分離溝2の上方に配置されており、その内部には例えばTiN(窒化チタン)膜の上部にW膜を積層した2層の導電膜によって構成されるプラグ23が埋め込まれている。 The through hole 20 is disposed above the element isolation groove 2 out of the active region L, and is constituted by two conductive films formed by laminating a W film on e.g. TiN (titanium nitride) film therein plug 23 is embedded in that. スルーホール20に埋め込まれたプラグ23は、その下部のコンタクトホール16に埋め込まれたプラグ18を介してメモリセル選択用MISFETQtのソース、ドレインの一方(2個のメモリセル選択用MISFETQtによって共有されたn型半導体領域9)に電気的に接続されている。 Plug 23 embedded in the through-hole 20 is shared by the lower portion of the source MISFETQt for the selected memory cell via a plug 18 buried in the contact hole 16, one of the drain (two memory cell selection MISFETQt n-type and is electrically connected to the semiconductor region 9).

周辺回路部の酸化シリコン膜19およびその下層の層間絶縁膜15には、コンタクトホール21、22が形成されている。 The silicon oxide film 19 and the lower interlayer insulating film 15 that of the peripheral circuit portion, the contact holes 21 and 22 are formed. コンタクトホール21は、nチャネル型MISFETQnのソース、ドレインを構成する一対のn +型半導体領域(ソース、ドレイン)12、12の上部に形成され、コンタクトホール22は、pチャネル型MISFETQpのソース、ドレインを構成する一対のp +型半導体領域(ソース、ドレイン)13、13の上部に形成されている。 Contact holes 21, a pair of n + -type semiconductor region (source, drain) forming the n-channel type MISFETQn the source and drain are formed on the top of 12, 12, the contact hole 22, p-channel type MISFETQp source, drain a pair of p + -type semiconductor region constituting the formed on top of the (source, drain) 13, 13. これらのコンタクトホール21、22の内部には、前記メモリアレイのスルーホール20に埋め込まれたプラグ23と同じ導電材料によって構成されるプラグ23が埋め込まれている。 Inside of these contact holes 21, plugs 23 are buried constituted by the same conductive material as the plugs 23 buried in the through hole 20 of the memory array.

メモリアレイの酸化シリコン膜19の上部には、メモリセルのデータを読み出す複数のビット線BLが形成されている。 On top of the silicon oxide film 19 of the memory array, a plurality of bit lines BL for reading data of the memory cell is formed. これらのビット線BLは素子分離溝2の上方に配置され、同一の幅、同一の間隔でゲート電極7A(ワード線WL)と直交する方向に延在している。 These bit lines BL are disposed above the element isolation grooves 2, extend the same width, the same intervals in a direction perpendicular to the gate electrode 7A (word line WL). ビット線BLのそれぞれは、その下部の酸化シリコン膜19に形成されスルーホール20内のプラグ23およびその下部のコンタクトホール16内のプラグ18を介してメモリセル選択用MISFETQtのソース、ドレインの一方(n型半導体領域9)に電気的に接続されている。 Each of the bit line BL, and the lower plug 23 and the lower portion of the via plug 18 sources MISFETQt for selected memory cells in the contact hole 16 that the silicon oxide film 19 is formed through hole 20 of one of the drain ( n-type and is electrically connected to the semiconductor region 9). ビット線BLは、例えばWN X膜の上部にW膜を積層した導電膜によって構成されている。 Bit line BL is constituted by a conductive film formed by laminating a W film on e.g. WN X film.

周辺回路部PCの酸化シリコン膜19の上部には第1層目の配線30〜33が形成されている。 The upper portion of the silicon oxide film 19 of the peripheral circuit portion PC first wiring layer 30 to 33 are formed. これらの配線30〜33は、ビット線BLと同じ導電膜によって構成されており、後述するようにビット線BLと同時に形成される。 These wirings 30 to 33 is constituted by the same conductive film as the bit line BL, it is formed simultaneously with the bit line BL as described below. 配線30、31は、酸化シリコン膜19、15に形成されたコンタクトホール21内のプラグ23を介してnチャネル型MISFETQnのソース、ドレイン(n +型半導体領域12)に電気的に接続され、配線32、33は、酸化シリコン膜19、15に形成されたコンタクトホール22内のプラグ23を介してpチャネル型MISFETQpのソース、ドレイン(p +型半導体領域13)に電気的に接続されている。 Wires 30 and 31, n-channel type MISFETQn source through the plug 23 in the contact hole 21 formed in the silicon oxide film and 15 are, are electrically connected to the drain (n + -type semiconductor region 12), wiring 32 and 33 are electrically connected to the p-channel type MISFETQp source through the plug 23 in the contact hole 22 formed in the silicon oxide film and 15 are the drain (p + -type semiconductor region 13).

ビット線BLおよび第1層目の配線30〜33の上部には、層間絶縁膜40が形成されている。 At the top of the bit lines BL and the first layer wiring 30 through 33, an interlayer insulating film 40 is formed. 層間絶縁膜40は、下層の層間絶縁膜15と同じく、スピンオングラス膜とその上部に形成された2層の酸化シリコン膜とによって構成されており、その表面は、基板1の全域でほぼ同じ高さになるように平坦化されている。 Interlayer insulating film 40, like the lower interlayer insulating film 15 is constituted by a silicon oxide film of two layers formed thereon and spin-on-glass film, its surface is high about the same across the board 1 It is flattened so that is.

メモリアレイの層間絶縁膜40およびその下層の酸化シリコン膜19にはスルーホール43が形成されている。 Through holes 43 are formed in the interlayer insulating film 40 and the silicon oxide film 19 of the underlying memory array. スルーホール43は、その下部のコンタクトホール17の真上に配置されており、その内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されるプラグ44が埋め込まれている。 Through-hole 43 is located directly above the bottom of the contact hole 17, the inside, for example, P (phosphorus) is embedded is formed plug 44 by doped n-type polycrystalline silicon film there.

層間絶縁膜40の上部には、窒化シリコン膜45および厚い膜厚の酸化シリコン膜46が形成されており、メモリアレイの酸化シリコン膜46に形成された深い溝47の内部には、下部電極48、容量絶縁膜49および上部電極50によって構成される情報蓄積用容量素子Cが形成されている。 The top of the interlayer insulating film 40, the silicon film 45 and the large thickness of the silicon oxide film 46 nitride is formed, in the interior of the deep groove 47 formed in the silicon oxide film 46 of the memory array, the lower electrode 48 , capacitive insulating film 49 and the information storage capacitor C constituted by the upper electrode 50 is formed. 情報蓄積用容量素子Cの下部電極48は、例えばP(リン)がドープされた低抵抗のn型多結晶シリコン膜によって構成され、その下部に形成された前記スルーホール43およびコンタクトホール17を通じてメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン)9の他方に電気的に接続されている。 The lower electrode 48 of the information storage capacitor C, for example P is constituted by n-type polycrystalline silicon film of low resistance (phosphorus) is doped, the memory through the through hole 43 and the contact hole 17 formed on the lower portion n-type semiconductor region (source, drain) of the cell selection MISFETQt is electrically connected to the other 9. また、情報蓄積用容量素子Cの容量絶縁膜49は、例えばTa 25 (酸化タンタル)膜によって構成され、上部電極50は、例えばTiN膜によって構成されている。 The capacitor insulating film 49 of the information storage capacitor C is constituted by, for example, Ta 2 O 5 (tantalum oxide) film, an upper electrode 50 is constituted by, for example, TiN film.

情報蓄積用容量素子Cの上部には酸化シリコン膜51が形成され、さらにその上部には2層程度のAl配線が形成されているが、それらの図示は省略する。 The upper portion of the information storage capacitor C is formed a silicon oxide film 51 have been further formed Al wiring of about 2 layers thereon, their illustration is omitted.

次に、上記のように構成された本実施形態のDRAMの製造方法の一例を、図4〜図37を用いて工程順に説明する。 Next, an example of a method of manufacturing the DRAM of the present embodiment configured as described above will be described in the order of steps with reference to FIGS. 4 to 37.

まず、図4に示すように、例えばp型の単結晶シリコンからなる基板(ウエハ)1を用意し、その主面に素子分離溝2を形成した後、基板1の一部にB(ホウ素)を、他の一部にP(リン)をそれぞれイオン注入した後、基板1を約950℃、10分程度熱処理してこれらの不純物を拡散させることにより、p型ウエル3およびn型ウエル4を形成する。 First, as shown in FIG. 4, for example by providing a substrate (wafer) 1 made of p type single crystal silicon, after forming an isolation trench 2 on the main surface, B part of the substrate 1 (boron) and, after P (phosphorus) respectively implanted into another part of the substrate 1 to about 950 ° C., by diffusing these impurities by heat treatment of about 10 minutes, the p-type well 3 and n-type well 4 Form. 素子分離溝2を形成するには、例えば基板1の素子分離領域をエッチングして深さ350nm程度の溝を形成し、続いてこの溝の内部および基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜5を堆積した後、溝の外部の不要な酸化シリコン膜5を化学機械研磨(Chemical Mechanical Polishing;CMP)法で除去する。 To form the element isolation trench 2, for example, an element isolation region of the substrate 1 to form a groove having a depth of about 350nm by etching, followed by a CVD (Chemical Vapor Deposition) method on the inside and the substrate 1 of the groove after depositing a silicon oxide film 5, an unnecessary silicon oxide film 5 of the groove of the external chemical mechanical polishing; removed in (chemical mechanical polishing CMP) method. 図5に示すように、この素子分離溝4を形成することにより、メモリアレイの基板1には、周囲が素子分離溝2に囲まれた細長い島状のパターンを有する複数のアクティブ領域Lが形成される。 As shown in FIG. 5, by forming the isolation trench 4, the substrate 1 of the memory array, a plurality of active regions L having an elongated island pattern peripherally surrounded by the isolation trenches 2 formed It is.

次に、基板1の表面をフッ酸で洗浄した後、図6に示すように、基板1をスチーム酸化することによって、p型ウエル3の表面およびn型ウエル4の表面に酸化シリコン膜からなる清浄なゲート絶縁膜6を形成する。 Next, after cleaning the surface of the substrate 1 in hydrofluoric acid, as shown in FIG. 6, by steam oxidation of the substrate 1, a silicon oxide film on the surface of the surface and n-type well 4 of the p-type well 3 to form a clean gate insulating film 6. ゲート絶縁膜6の膜厚は、例えば6nmである。 The thickness of the gate insulating film 6 is, for example, 6 nm. ゲート絶縁膜6は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。 The gate insulating film 6, a silicon oxynitride film instead of the silicon oxide film, a silicon nitride film may be formed by such a composite insulating film of a silicon oxide film and a silicon nitride film.

次に、図7に示すように、ゲート絶縁膜6の上部にP(リン)をドープしたn型の多結晶シリコン膜14nを堆積する。 Next, as shown in FIG. 7, a polycrystalline silicon film 14n of n-type doped with P (phosphorus) on the gate insulating film 6. 多結晶シリコン膜14nは、例えばモノシラン(SiH 4 )とホスフィン(PH 3 )とをソースガスに用いたCVD法で堆積(成膜温度=約630℃)し、その膜厚は70nm程度とする。 Polycrystalline silicon film 14n, for example monosilane and (SiH 4) and phosphine (PH 3) and deposited (deposition temperature = about 630 ° C.) by a CVD method using a source gas, a thickness of about 70 nm. 多結晶シリコン膜14nは、電気抵抗を低減するために、P濃度を1.0×10 19 cm 3以上とする。 Polycrystalline silicon film 14n, in order to reduce electric resistance, and the P concentration 1.0 × 10 19 cm 3 or more.

また、上記多結晶シリコン膜14nに代えて、Ge(ゲルマニウム)を5%から最大で50%前後含んだシリコン膜で構成することもできる。 Further, instead of the polycrystalline silicon film 14n, it may be configured of Ge (germanium) in the silicon film containing about 50% up to 5%. シリコンにGeを含ませた場合は、シリコンのバンドギャップが狭くなることや、不純物の固溶限界が高くなることに起因して、上層のWN X膜との接触抵抗が低減される利点がある。 If moistened with Ge in silicon, the band gap of silicon is narrow and, due to the solubility limit of the impurity is high, there is an advantage that the contact resistance between the upper layer of WN X film is reduced . シリコンにGeを含ませるには、シリコン膜にイオン注入でGeを導入する方法の外、モノシラン(SiH 4 )とGeH 4とを使ったCVD法によってGeを含んだシリコン膜を堆積する方法がある。 To include Ge in silicon, there is a method of depositing a silicon film containing Ge outside the monosilane CVD method using the (SiH 4) and GeH 4 of the method of introducing the Ge ion implantation into the silicon film .

次に、多結晶シリコン膜14nの表面をフッ酸で洗浄した後、図8に示すように、多結晶シリコン膜14nの上部にスパッタリング法で膜厚7nm程度のWN X膜24と膜厚70nm程度のW膜25とを連続して堆積し、続いてW膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。 Next, multi after the surface of the crystalline silicon film 14n washed with hydrofluoric acid, as shown in FIG. 8, a polycrystalline silicon film WN X film 24 and the thickness of 70nm approximately by sputtering on top of the film thickness of about 7nm of 14n W film 25 and the deposited successively, followed by depositing a silicon nitride film 8 having a thickness of about 160nm by CVD on top of the W film 25. WN X膜24は、多結晶シリコン膜14nとW膜25との反応を防ぐバリア層として機能する。 WN X film 24 functions as a barrier layer for preventing the reaction between the polycrystalline silicon film 14n and the W film 25. なお、窒化シリコン膜8を堆積するときは、W膜25の表面の酸化を抑制するために、比較的低温(480℃前後)で成膜できるプラズマCVD法を用いてW膜25上に10nm程度の薄い窒化シリコン膜を堆積し、次に、約950℃、10秒程度のランプアニールを行って窒化シリコン膜中のガス成分を除去した後、緻密な膜を得るために、低圧CVD法(成膜温度=780℃前後)を用いて150nm程度の窒化シリコン膜を堆積するとよい。 Incidentally, when depositing silicon nitride film 8, in order to suppress the oxidation of the surface of the W film 25, 10 nm approximately on W film 25 with a relatively film may plasma CVD method at a low temperature (480 ° C. so) thin silicon nitride film is deposited with, then, about 950 ° C., after removing the gas components in the silicon nitride film by performing lamp annealing for about 10 seconds, in order to obtain a dense film, a low pressure CVD method (adult may be deposited 150nm of approximately silicon nitride film using a film temperature = 780 ° C. so). あるいは、W膜25の上部にプラズマCVD法を用いて酸化シリコン膜を堆積した後、その上部に低圧CVD法を用いて窒化シリコン膜8を堆積してもよい。 Alternatively, W after depositing a silicon oxide film by a plasma CVD method on top of the film 25 may be deposited a silicon nitride film 8 by using a low pressure CVD method thereon.

次に、図9に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜26をマスクにして窒化シリコン膜8、W膜24、WN X膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜6上にゲート電極7A(ワード線WL)を形成し、周辺回路部のゲート絶縁膜6上にゲート電極7B、7Cを形成する。 Next, as shown in FIG. 9, the silicon nitride and the photoresist film 26 formed on the silicon nitride film 8 as a mask layer 8, W film 24, WN X film 25 and sequentially dry-etching the polycrystalline silicon film 14n by, a gate electrode 7A (word line WL) on the gate insulating film 6 of the memory array, to form the gate electrode 7B, a 7C on the gate insulating film 6 in the peripheral circuit portion. 図10に示すように、ゲート電極7A(ワード線WL)は、アクティブ領域Lの長辺と直交する方向に延在するように形成される。 As shown in FIG. 10, the gate electrode 7A (word line WL) is formed so as to extend in a direction perpendicular to the long sides of the active region L. ゲート電極7A(ワード線WL)の線幅(ゲート長)および隣接するゲート電極7A(ワード線WL)との間隔は、例えば0.13〜0.14μmである。 Distance between the gate electrode 7A line width (gate length) of (word line WL) and the adjacent gate electrode 7A (word line WL) is, for example, 0.13~0.14Myuemu.

このように、ゲート電極7A(ワード線WL)、ゲート電極7B、7Cを構成する導電材料の一部を低抵抗の金属(W)で構成したポリメタル構造とすることにより、シート抵抗が2Ω/□程度あるいはそれ以下まで低減され、ゲート遅延が抑制されるため、高速で動作するDRAMを実現することができる。 Thus, the gate electrode 7A (word line WL), a gate electrode 7B, 7C With the polymetal structure composed of a part of a low resistance metal conductor material constituting the (W), the sheet resistance of 2 [Omega / □ to or is reduced to less, since the gate delay is suppressed, it is possible to realize a DRAM that operates at high speed.

なお、ゲート電極7A(ワード線WL)、7B、7Cを形成するための上記ドライエッチング工程では、図11に示すように、ゲート電極7A(ワード線WL)、7B、7Cの周辺の基板1の表面にゲート絶縁膜6を薄く(例えば3nm程度)残しておくことが望ましい。 The gate electrode 7A (word line WL), 7B, in the dry etching process for forming the 7C, as shown in FIG. 11, the gate electrode 7A (word line WL), 7B, near the 7C substrate 1 it is desirable to leave a thin (e.g. about 3 nm) of the gate insulating film 6 on the surface. このドライエッチングでゲート絶縁膜6の下層の基板1が露出すると、ゲート電極材料の一部であるWを含んだコンタミネーション(汚染物)が後の熱処理工程で基板1の表面に直接付着し、通常の洗浄処理では除去され難いWシリサイドのような反応生成物が生じる虞れがある。 When the underlying substrate 1 of the gate insulating film 6 by dry etching to expose a portion contamination (contaminants) containing W is the gate electrode material deposited directly on the surface of the substrate 1 in the subsequent step of heat treatment is, in normal cleaning process there is a possibility that reaction products such as hard W silicide is removed occurs.

次に、基板1をドライエッチング装置からアッシング装置に搬送し、図12に示すように、O 2プラズマを用いたアッシングによってフォトレジスト膜26を除去する。 Next, the substrate 1 is conveyed from the dry etching apparatus to an ashing apparatus, as shown in FIG. 12, the photoresist film 26 is removed by ashing using O 2 plasma.

基板1をドライエッチング装置からアッシング装置に搬送すると、その過程で基板1の表面が大気に曝される。 When transporting the substrate 1 from the dry etching apparatus to an ashing apparatus, a surface of the substrate 1 is exposed to the atmosphere in the process. また、O 2プラズマを用いたアッシングによってフォトレジスト膜26を除去すると、基板1の表面がO 2プラズマ雰囲気に曝される。 Further, when the photoresist film 26 is removed by ashing using O 2 plasma, the surface of the substrate 1 is exposed to O 2 plasma atmosphere. そのため、上記のアッシングが完了すると、図13に示すように、ゲート電極7A、7B、7Cの側壁に露出したW膜25の表面には、所望しない酸化物(WO X )27が形成される。 Therefore, when the ashing is completed, as shown in FIG. 13, the gate electrode 7A, 7B, the surface of the W film 25 exposed on the side wall of 7C is undesirable oxide (WO X) 27 is formed. この酸化物27は、その後の熱処理工程において昇華し、熱処理室の内壁などに付着した後、基板1の表面に再付着して汚染物となり、素子の特性劣化(DRAMの場合には、リフレッシュ不良など)を引き起こす。 The oxide 27 is sublimated in the subsequent heat treatment step, after depositing the like to the inner wall of the heat treatment chamber, reattached to become contaminants to the surface of the substrate 1, in the case of characteristic degradation (DRAM of the device, refresh failure cause, etc.).

前述したように、ゲート電極7A、7B、7Cを形成するためのドライエッチング工程では、ゲート電極7A、7B、7Cの側壁下部や周辺領域のゲート絶縁膜6もある程度削られ、形成当初よりも膜厚が薄くなる(図13参照)ため、そのままではゲート耐圧が低下するなどの不具合が生じる。 As described above, in the dry etching process for forming the gate electrode 7A, 7B, the 7C, the gate electrode 7A, 7B, the gate insulating film 6 of the lower side wall and the peripheral region of the 7C also somewhat cut, formed film than the original thickness decreases (see FIG. 13) Therefore, a defect such as a gate breakdown voltage is lowered occurs as it is. そこで、薄くなったゲート絶縁膜6を補填・再生するために、以下のような方法で再酸化処理を行う。 Therefore, in order to compensate and reproducing gate insulating film 6 thinner, reoxidation process is performed in the following manner.

図14は、ゲート絶縁膜6の再酸化処理に用いるバッチ式縦型酸化炉の一例を示す概略図である。 Figure 14 is a schematic diagram showing an example of a batch type vertical oxidation furnace used for the reoxidation of the gate insulating film 6. この縦型酸化炉150は、石英管で構成されたチャンバ151を備えており、その周囲にはウエハ(基板)1を加熱するヒータ152が設置されている。 The vertical oxidation furnace 150 includes a chamber 151 made of a quartz tube, a heater 152 for heating the wafer (substrate) 1 is installed in the periphery thereof. チャンバ151の内部には、複数枚のウエハ1を水平に保持する石英ボート153が設置されている。 Inside the chamber 151, the quartz boat 153 for holding a plurality of wafers 1 horizontally is installed. また、チャンバ151の底部には、水蒸気/水素混合ガスとパージガスとを導入するガス導入管154と、これらのガスを排出する排気管155とが接続されている。 Further, the bottom of the chamber 151, a gas introducing pipe 154 for introducing the steam / hydrogen mixed gas and purge gas, and an exhaust pipe 155 for exhausting these gases are connected. ガス導入管154の他端には、図15、図16に示すようなガス生成装置140が接続されている。 The other end of the gas inlet tube 154, FIG. 15, the gas generator 140 is connected as shown in FIG. 16.

図15は、上記バッチ式縦型酸化炉150に接続された触媒方式の水蒸気/水素混合ガス生成装置を示す概略図、図16は、このガス生成装置の配管系統図である。 Figure 15 is a schematic view showing a steam / hydrogen mixed gas generating device connected to the catalyst system in the batch-type vertical oxidation furnace 150, FIG. 16 is a piping diagram of the gas generator. ガス生成装置140は、耐熱耐食性合金で構成された反応器141を備えており、その内部にはPt(プラチナ)、Ni(ニッケル)あるいはPd(パラジウム)などの触媒金属からなるコイル142とこのコイル142を加熱するヒータ143とが設置されている。 Gas generator 140 includes a reactor 141 made of a heat-resistant corrosion-resistant alloy, Pt (platinum) inside thereof, a coil 142 made of a catalytic metal such as Ni (nickel) or Pd (palladium) the coil 142 and a heater 143 for heating is installed. 反応器141には、水素および酸素からなるプロセスガスと、窒素などの不活性ガスからなるパージガスとがガス貯留槽144a、144b、144cから配管145を通じて導入される。 The reactor 141, the process gas consisting of hydrogen and oxygen, and a purge gas made of inert gas such as nitrogen gas reservoir 144a, 144b, is introduced through the pipe 145 from 144c. また、ガス貯留槽144a、144b、144cと配管145の間には、ガスの量を調節するマスフローコントローラ146a、146b、146cと、ガスの流路を開閉する開閉バルブ147a、147b、147cとが設置され、反応器141内に導入されるガスの量および成分比がこれらによって精密に制御される。 The gas reservoir 144a, 144b, between 144c and the pipe 145, mass flow controllers 146a, 146b, and 146c, the opening and closing valve 147a for opening and closing a flow path of the gas, 147b, and the 147c installed to regulate the amount of gas is, amounts and component ratios of the gases introduced into the reactor 141 is precisely controlled by these.

上記反応器141内に導入されたプロセスガス(水素および酸素)は、350〜450℃程度に加熱されたコイル142に接触して励起され、水素分子からは水素ラジカルが生成し(H 2 →2H*)、酸素分子からは酸素ラジカルが生成する(O 2 →2O*)。 Process gas introduced into the reactor 141 (hydrogen and oxygen) is excited in contact with the coil 142 heated to about 350 to 450 ° C., the hydrogen molecular hydrogen radicals are generated (H 2 → 2H *), from the oxygen molecule oxygen radicals are generated (O 2 → 2O *). これら2種のラジカルは化学的に極めて活性であるために、速やかに反応して水を生成する(2H*+O*→H 2 O)。 These for two radicals are chemically very active, rapidly react to generate water (2H * + O * → H 2 O). そこで、水(水蒸気)が生成するモル比(水素:酸素=2:1)よりも過剰の水素を含んだプロセスガスを反応器141内に導入することにより、水蒸気/水素混合ガスを得ることができる。 Therefore, the molar ratio of water (steam) to produce (hydrogen: oxygen = 2: 1) by introducing into the reactor 141 laden process gas excess hydrogen than is possible to obtain a steam / hydrogen mixed gas it can. この混合ガスは、図16に示す希釈ライン148から供給される水素と混合されて所望の水分濃度を有する水蒸気/水素混合ガスに調整された後、前記ガス導入管154を通って縦型酸化炉150のチャンバ151に導入される。 The gas mixture, after being adjusted to the steam / hydrogen mixed gas having a desired moisture concentration is mixed with hydrogen supplied from a dilution line 148 shown in FIG. 16, the vertical oxidation furnace through the gas introduction pipe 154 It is introduced into the chamber 151 of 150.

上記のような触媒方式のガス生成装置140は、水の生成に関与する水素と酸素の量およびそれらの比率を高精度に制御できるので、チャンバ151に導入される水蒸気/水素混合ガス中の水蒸気濃度をppmオーダの極低濃度から数10%程度の高濃度まで広範囲に、かつ高精度に制御することができる。 Gas generator 140 of the catalyst system as described above, since the amount and ratio of their hydrogen and oxygen involved in the production of water can be controlled with high accuracy, steam steam / hydrogen mixed gas introduced into the chamber 151 it is possible to control the concentration within a wide range from very low concentrations of the order of ppm to a high concentration of about several tens of percent, and a high accuracy. また、反応器141にプロセスガスを導入すると瞬時に水が生成されるので、所望する水蒸気濃度の水蒸気/水素混合ガスがリアルタイムで得られる。 Further, since the instant when introducing a process gas to produce water in the reactor 141, steam / hydrogen mixed gas having a desired water vapor concentration can be obtained in real time. またこれにより、異物の混入も最小限に抑えられるので、チャンバ151内にクリーンな水蒸気/水素混合ガスを導入することができる。 Also Thus, the foreign material is also minimized, it is possible to introduce the clean water vapor / hydrogen mixed gas into the chamber 151. なお、反応器141内の触媒金属は、水素および酸素をラジカル化できるものであれば前述した金属に限定されない。 Incidentally, the catalyst metal in the reactor 141 is not limited to the metal described above as long as it can radicalized hydrogen and oxygen. また、触媒金属はコイル状に加工して使用する他、例えば中空の管あるいは細かい繊維フィルタなどに加工し、その内部にプロセスガスを通してもよい。 Moreover, the catalyst metal other used by processing into a coil, for example processed into a hollow tube or fine fibrous filter, it may be passed through the interior to the process gas.

図17は、水蒸気/水素混合ガスを使った酸化還元反応の平衡蒸気圧比(P H2O /P H2 )の温度依存性を示すグラフであり、図中の曲線(a)〜(e)は、それぞれW、Mo、Ta(タンタル)、Si、Ti(チタン)の平衡蒸気圧比を示している。 Figure 17 is a graph showing the temperature dependency of the equilibrium vapor pressure ratio of redox reaction using steam / hydrogen mixed gas (P H2O / P H2), the curve in FIG. (A) ~ (e), respectively W, Mo, Ta (tantalum), Si, shows an equilibrium vapor pressure ratio of Ti (titanium). 図示のように、縦型酸化炉150のチャンバ151に導入する水蒸気/水素混合ガスの水蒸気/水素分圧比を曲線(a)と曲線(d)とに挟まれた領域の範囲内に設定することにより、ゲート電極7A、7B、7Cを構成するW膜25およびWN X膜24を酸化することなしに、シリコンからなる基板1を選択的に酸化することができる。 As shown, set to a vertical oxidation furnace range water vapor / hydrogen partial pressure ratio of water vapor / hydrogen mixed gas to be introduced into the chamber 151 curves (a) and the curve and the sandwiched region of (d) of 150 Accordingly, the gate electrode 7A, 7B, the W film 25 and WN X film 24 constituting 7C without oxidation, it is possible to selectively oxidize a substrate 1 made of silicon. また図示のように、金属(W、Mo、Ta、Ti)もシリコンも、水蒸気/水素混合ガス中の水蒸気濃度が高くなるにつれて酸化速度が大きくなる。 As also shown, the metal (W, Mo, Ta, Ti) also silicon also the oxidation rate increases as water vapor concentration of water vapor / hydrogen mixed gas increases. 従って、チャンバ151に導入する水蒸気/水素混合ガス中の水蒸気濃度を高くすることにより、より短時間の熱処理でシリコンを選択的に酸化することができる。 Therefore, by increasing the water vapor concentration of water vapor / hydrogen mixed gas introduced to the chamber 151, it is possible to selectively oxidize silicon in a shorter time of the heat treatment. なお、ゲート電極7A、7B、7Cの金属部分をMo(モリブデン)で構成した場合は、水蒸気/水素分圧比を曲線(b)と曲線(d)とに挟まれた領域の範囲内に設定することにより、Mo膜を酸化することなしにシリコンのみを選択的に酸化することができる。 The gate electrodes 7A, 7B, the case where the metal part of 7C in Mo (molybdenum), set within a range sandwiched by the region of the steam / hydrogen partial pressure ratio curve (b) and curve (d) it is thus possible to selectively oxidize only silicon without oxidizing the Mo film.

次に、図18を参照しながら、前記バッチ式縦型酸化炉150を使った再酸化プロセスシーケンスの一例を説明する。 Next, referring to FIG. 18, an example of a re-oxidation process sequence using the batch-type vertical oxidation furnace 150.

まず、パージガス(窒素)が充填されたチャンバ151内に、複数枚のウエハ1を保持した石英ボート153をロードする。 First, the chamber 151 a purge gas (nitrogen) is filled, loading the quartz boat 153 holding the plurality of wafers 1. 石英ボート153のロードに要する時間は、10分程度である。 The time required to load the quartz boat 153, is about 10 minutes. このとき、チャンバ151内のパージガス(窒素)は、ウエハ1の昇温時間を短縮するためにあらかじめ予熱しておく。 At this time, the purge gas in the chamber 151 (nitrogen) is previously preheated in order to shorten the Atsushi Nobori time of the wafer 1. 但し、高温ではゲート電極7A、7B、7Cの側壁に形成された酸化物27が昇華し易いため、予熱温度の上限は500℃未満とすべきである。 However, at high temperatures the gate electrode 7A, 7B, liable oxide 27 formed on the side wall of 7C is sublimated, the upper limit of the preheating temperature should be less than 500 ° C..

次に、ガス導入管154を通じてチャンバ151内に10分間程度水素ガスを導入し、チャンバ151内のガス置換を行うことにより、チャンバ151内をWの酸化物27が還元される雰囲気にする。 Then, by introducing about 10 minutes hydrogen gas into the chamber 151 through the gas introduction pipe 154, by performing the gas replacement in the chamber 151, to an atmosphere in the chamber 151 oxide 27 W is reduced. そして、チャンバ151内に水素ガスを供給し続けながら、約30分〜40分かけてウエハ1を600℃以上の温度、例えば800℃まで昇温する。 Then, while continuing to supply the hydrogen gas into the chamber 151, the temperature of the wafer 1 described above 600 ° C. over about 30 minutes to 40 minutes, for example to raise the temperature up to 800 ° C.. チャンバ151内に水素ガスのみを導入するには、反応器141の手前で酸素の供給を遮断し、水素のみを供給すればよい。 In introducing only hydrogen gas into the chamber 151, the reactor 141 near by blocking the supply of oxygen, is only necessary to supply hydrogen.

このように、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇温することにより、酸化物27の大部分が還元されてWとなるため、チャンバ151内で昇華する酸化物27の量を極めて低いレベルに保つことができる。 Thus, the gate electrode 7A, 7B, by oxide 27 of the side wall of 7C is heating the wafer 1 under conditions to be reduced, because most of the oxide 27 is W is reduced, the chamber 151 it is possible to maintain the amount of the oxide 27 to sublimate the inner to very low levels. これにより、ゲート絶縁膜6の再酸化処理工程における基板1の汚染を極めて低いレベルに保つことができるので、DRAMの信頼性、製造歩留まりが向上する。 Thus, it is possible to keep the contamination of the substrate 1 in the re-oxidation step of the gate insulating film 6 to a very low level, the reliability of the DRAM, manufacturing yield is improved.

次に、ガス生成装置140の反応器141に酸素と過剰の水素とを導入し、触媒作用によって酸素と水素とから生成した水が分圧比で10%程度含まれる水蒸気/水素混合ガスをチャンバ151に導入する。 Then, by introducing an excess of the hydrogen-oxygen and the reactor 141 of the gas generator 140, chamber steam / hydrogen mixed gas water produced from oxygen and hydrogen by the catalytic action is contained about 10% by partial pressure ratio 151 It is introduced into. そして、チャンバ151内の水蒸気/水素混合ガスの温度を800℃、気圧を常圧、または大気圧の10%程度から50%程度の減圧領域である準常圧減圧領域(Subatmospheric region)に保ち、25分〜30分かけてウエハ1の表面を酸化処理する。 Then, the temperature of the steam / hydrogen mixed gas in the chamber 151 800 ° C., maintaining the pressure normal pressure or sub-atmospheric vacuum region from about 10% atmospheric pressure is of about 50% vacuum region (Subatmospheric region), over 25 to 30 minutes to oxidizing the surface of the wafer 1. なお、酸化炉の種類によっては、さらに低い減圧領域で酸化処理を行うものもあるが、酸化処理時の圧力が低いと、ゲート電極7A、7B、7Cの側壁に残った酸化物27が昇華し易くなる。 Depending on the type of the oxidizing furnace, there is also performs oxidation performed at a lower vacuum region, the low pressure during the oxidation process, the gate electrode 7A, 7B, oxide 27 remaining on the side wall of 7C is sublimated easily. 従って、酸化処理時の圧力は、最低でも1300Pa程度以上とすることが望ましい。 Therefore, the pressure during the oxidation process, it is desirable that the above 1300Pa about at least.

上記のような酸化処理を行うことにより、図19に示すように、ゲート電極7A、7B、7Cの周辺部の基板1が再酸化されるため、前述したドライエッチング工程で薄くなったゲート絶縁膜6の膜厚が初期の膜厚(6nm)と同程度になる。 By performing the oxidation treatment described above, as shown in FIG. 19, the gate electrode 7A, 7B, since the substrate 1 of the peripheral portion of 7C are re-oxidized, the gate insulating film becomes thinner in the dry etching process described above thickness of 6 is comparable with the initial film thickness (6 nm). また、この酸化処理は、チャンバ151に導入する水蒸気/水素混合ガスの水蒸気/水素分圧比を、前記図17に示した曲線(a)と曲線(d)とに挟まれた領域の範囲内に設定して行うため、ゲート電極7A、7B、7Cを構成するW膜25およびWN X膜24が酸化されることはない。 Further, the oxidation process, the steam / hydrogen partial pressure ratio of water vapor / hydrogen mixed gas to be introduced into the chamber 151, within the range of the curve (a) and sandwiched between the curve (d) area shown in FIG. 17 to perform set, does not gate electrodes 7A, 7B, W film 25 and WN X film 24 constituting 7C is oxidized.

次に、反応器141の手前で酸素の供給を遮断することによって、チャンバ151内に水素のみを供給しながら、約30分〜40分かけてウエハ1を500℃未満の温度、例えば400℃まで降温する。 Next, by blocking the front in oxygen supply of the reactor 141, while supplying only hydrogen in the chamber 151, the temperature of the wafer 1 below 500 ° C. over about 30 minutes to 40 minutes, for example up to 400 ° C. the temperature is lowered. 続いて、水素ガスの供給を止め、チャンバ151内に10分間程度窒素ガスを導入してガス置換を行った後、石英ボート153をチャンバ151からアンロードする。 Then, stop the supply of hydrogen gas, after the gas replacement was introduced for 10 minutes approximately nitrogen gas into the chamber 151, to unload the quartz boat 153 from the chamber 151. なお、チャンバ151内を水素ガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合には、ゲート電極7A、7B、7Cの側壁のW膜25や還元されずに残った酸化物27が昇華する虞れがある。 Incidentally, when the temperature switch in a nitrogen gas atmosphere in the chamber 151 from a hydrogen gas atmosphere is high, the gate electrode 7A, 7B, W film 25 and the reduced without the remaining oxide 27 of the side wall of 7C sublimates risk there is. 従って、水素ガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がよい。 Thus, substitution of the hydrogen gas to the nitrogen gas, the temperature of the wafer 1 is better carried out after lowering the temperature to about 300 ° C. to 200 DEG ° C.. また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。 Also, if the request for the time required for the oxidation treatment are not relatively stringent, the temperature of the wafer 1 is about 100 ° C., more preferably is better performed from down to the 70 ° C. ~ room temperature, switching to a nitrogen gas atmosphere it is needless to say that inhibit oxidation of the W film 25.

上記したゲート絶縁膜6の再酸化処理は、RTA(Rapid Thermal Annealing)方式を採用した枚葉式酸化炉を使って行うこともできる。 Reoxidation of the gate insulating film 6 described above can also be performed using the RTA (Rapid Thermal Annealing) single wafer processing oxidation furnace employing the method. 図20(a)は、再酸化処理に用いる枚葉式酸化炉の一例を示す概略図、図20(b)は、図20(a)のB−B'線に沿った断面図である。 20 (a) is a schematic diagram showing an example of a single wafer processing oxidation furnace used to re-oxidation process, FIG. 20 (b) is a sectional view taken along the line B-B 'in FIG. 20 (a).

この枚葉式酸化炉100は、多重壁石英管で構成されたチャンバ101を備えており、その下部にはウエハ1を加熱するハロゲンランプ107が設置されている。 The single wafer processing oxidation furnace 100 includes a chamber 101 made of a multi-walled quartz tube, halogen lamp 107 for heating the wafer 1 is installed in the lower portion thereof. チャンバ101の内部には、ハロゲンランプ107から供給される熱をウエハ1の全面に均等に分散させる円盤状の均熱リング103が収容され、その上部にウエハ1を水平に保持するサセプタ104が載置されている。 Inside the chamber 101, is accommodated disk-shaped soaking ring 103 for uniformly dispersing heat supplied from the halogen lamp 107 to the entire surface of the wafer 1 is, susceptor 104 for holding the wafer 1 horizontally to the upper mounting It is location. 均熱リング103は、石英あるいはSiC(シリコンカーバイド)などの耐熱材料で構成され、チャンバ101の壁面から延びる支持アーム105によって支持されている。 Soaking ring 103 is constituted by refractory material such as quartz or SiC (silicon carbide), and is supported by support arms 105 extending from the wall of the chamber 101. 均熱リング103の近傍には、サセプタ104に保持されたウエハ1の温度を測定する熱電対106が設置されている。 In the vicinity of the soaking ring 103, thermocouple 106 for measuring the temperature of the wafer 1 held by the susceptor 104 is installed.

チャンバ101の壁面の一部には、チャンバ101内に水蒸気/水素混合ガスとパージガスとを導入するためのガス導入管108の一端が接続されている。 The part of the wall of the chamber 101, one end of the gas introduction pipe 108 for introducing the steam / hydrogen mixed gas and purge gas is connected to the chamber 101. このガス導入管108の他端には、前記図15、図16に示した触媒方式のガス生成装置140が接続されている。 The other end of the gas inlet tube 108, FIG. 15, the catalyst system of the gas generator 140 shown in FIG. 16 are connected. ガス導入管108の近傍には、多数の貫通孔109を備えた隔壁110が設けられており、チャンバ101内に導入されたガスは、この隔壁110の貫通孔109を通過してチャンバ101内に均等に行き渡る。 In the vicinity of the gas inlet tube 108 has partition wall 110 having a large number of through-holes 109 provided, the gas introduced into the chamber 101, into the chamber 101 through the through hole 109 of the partition wall 110 spread evenly. チャンバ101の壁面の他の一部には、チャンバ101内に導入された上記ガスを排出するための排気管111の一端が接続されている。 Other part of the wall surface of the chamber 101, one end of an exhaust pipe 111 for discharging the gas introduced into the chamber 101 is connected.

上記枚葉式酸化炉100をを使った再酸化プロセスは、ウエハ1を一枚ずつ酸化処理する点を除けば、前記バッチ式縦型酸化炉150を使った再酸化プロセスとほぼ同様である。 Reoxidation process using the single-wafer oxidation furnace 100, except for oxidizing the wafer 1 one by one, which is substantially similar to the re-oxidation process using the batch-type vertical oxidation furnace 150. 但し、ランプ加熱(Lamp heating)によるウエハ1の昇降温は極めて短時間(通常、数秒程度)で行われるため、ウエハ1のロード/アンロードは、室温で行われる。 However, since the heating and cooling of the wafer 1 by lamp heating (Lamp Heating) is carried out in an extremely short time (typically, several seconds), the load / unload the wafer 1 is carried out at room temperature.

上記のような枚葉式酸化炉100を使った再酸化プロセスの一例を説明すると、まず、あらかじめ室温のパージガス(窒素)が充填されたチャンバ101を開放し、ゲート電極7A、7B、7Cの加工が終わったウエハ1をサセプタ104の上にロードする。 To describe an example of a re-oxidation process using a single wafer processing oxidation furnace 100 as described above, first, opening the chamber 101 in advance at room temperature of the purge gas (nitrogen) is filled, the gate electrode 7A, 7B, 7C processing to load the wafer 1 has been completed on the susceptor 104. 次に、チャンバ101を閉鎖して水素ガスを導入し、チャンバ101内を水素ガス雰囲気とした後、この雰囲気を保ちながら約5秒かけてウエハ1を600℃以上の温度、例えば950℃まで昇温する。 Then, hydrogen gas was introduced to close the chamber 101, after the inside of the chamber 101 and a hydrogen gas atmosphere, the wafer 1 over about 5 seconds while keeping the atmosphere 600 ° C. or higher temperature, for example raised to 950 ° C. to temperature.

次に、ガス生成装置140の反応器141に酸素と過剰の水素とを導入し、触媒作用によって生成した水が分圧比で10%程度含まれた水蒸気/水素混合ガスをチャンバ101に導入する。 Then, by introducing oxygen and excess hydrogen to the reactor 141 of the gas generator 140, a steam / hydrogen mixed gas water generated was included about 10% by partial pressure ratio by a catalytic action is introduced into the chamber 101. そして、ハロゲンランプ107を点灯し、チャンバ101内の水蒸気/水素混合ガスの温度を950℃に保ちながら、約3分かけてウエハ1の表面を酸化処理する。 Then, it turns on the halogen lamp 107, while maintaining the temperature of the steam / hydrogen mixed gas in the chamber 101 to 950 ° C., oxidizing the surface of the wafer 1 over about 3 minutes.

次に、ハロゲンランプ107を消灯すると共に、水蒸気/水素混合ガスの供給を止め、チャンバ101内を再び水素雰囲気にした後、この雰囲気を保ちながら約10秒かけてウエハ1を500℃未満の温度、例えば400℃まで降温する。 Next, by turning off the halogen lamp 107, stop the supply of the steam / hydrogen mixed gas, was again a hydrogen atmosphere in the chamber 101, the wafer 1 below 500 ° C. over a period of about 10 seconds while maintaining the ambient temperature , for example, lowering the temperature to 400 ℃. 次に、水素ガスの供給を止め、チャンバ101内に窒素ガスを導入してガス置換を行った後、チャンバ101内の温度が室温程度まで下がったらウエハ1をアンロードする。 Next, stop the supply of hydrogen gas, after the gas replacement by introducing nitrogen gas into the chamber 101, the temperature in the chamber 101 to unload the wafer 1 After cooled to about room temperature. この場合も、水素ガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がよい。 Again, substitution of the hydrogen gas to the nitrogen gas, the temperature of the wafer 1 is better carried out after lowering the temperature to about 300 ° C. to 200 DEG ° C.. また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。 Also, if the request for the time required for the oxidation treatment are not relatively stringent, the temperature of the wafer 1 is about 100 ° C., more preferably is better performed from down to the 70 ° C. ~ room temperature, switching to a nitrogen gas atmosphere it is needless to say that inhibit oxidation of the W film 25.

上記のような再酸化処理を行うことにより、バッチ式縦型酸化炉150を使った再酸化処理と同様、ゲート電極7A、7B、7Cを構成するW膜25およびWN X膜24を酸化することなしに、ゲート絶縁膜6を厚膜化することができる。 By performing the re-oxidation treatment as described above, oxidizing the W film 25 and WN X film 24 constituting similar to reoxidation process using a batch-type vertical oxidation furnace 150, the gate electrode 7A, 7B, a 7C without the gate insulating film 6 may be thicker. また、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇降温することにより、チャンバ151内で昇華する酸化物27の量を極めて低レベルに保つことができるので、ゲート絶縁膜6の再酸化処理工程における基板1の汚染を極めて低いレベルに保つことができる。 The gate electrodes 7A, 7B, by the wafer 1 to decreasing the temperature under conditions that an oxide 27 of the side wall of 7C is reduced, to keep the amount of the oxide 27 which sublimes in the chamber 151 extremely low level because it can maintain the contamination of the substrate 1 in the re-oxidation step of the gate insulating film 6 to a very low level. 本発明者らの実験によれば、バッチ式縦型酸化炉150を使った場合でも、枚葉式酸化炉100を使った場合でも、所望する温度までの昇温とその後の降温とを還元性の水素雰囲気中で行うことにより、窒素雰囲気中で昇降温を行う場合に比べて、基板1の表面に付着する酸化物27の量が2桁から3桁程度少なくなることが確認された。 According to the experiments of the present inventors, even when using a batch type vertical oxidation furnace 150, sheet even when using wafer oxidation furnace 100, reducing the temperature increase and subsequent cooling to the desired temperature by performing in the hydrogen atmosphere, in comparison with the case of performing the heating and cooling in a nitrogen atmosphere, the amount of the oxide 27 deposited on the surface of the substrate 1 that is 3 orders of magnitude less from two orders were confirmed.

なお、上述した再酸化プロセスでは、水素雰囲気中でウエハ1の昇降温を行ったが、Wの酸化物を還元することのできる他のガス、例えばアンモニア(NH 3 )、CO、N 2 Oなどのガス雰囲気中で行ってもよい。 In the re-oxidation process described above, were subjected to heating and cooling of the wafer 1 in a hydrogen atmosphere, other gases capable of reducing the oxide of W, for example, ammonia (NH 3), CO, N 2 O , etc. it may be carried out in the gas atmosphere. 但し、これらのガスを使用する場合は、酸化炉の配管系統などを増設する必要がある。 However, when using these gases, it is necessary to install additional piping system of the oxidation furnace. また、パージガスとして、窒素の外、アルゴン(Ar)、ヘリウム(He)、キセノン(Xe)などの希ガスを使用することもできる。 Further, as a purge gas, outside of nitrogen, argon (Ar), helium (the He), may be used a noble gas such as xenon (Xe).

上述した再酸化プロセスでは、水蒸気/水素混合ガスを使ってウエハ1の酸化を行ったが、W膜やMo膜を酸化することなくシリコンを酸化することのできる他のガス、例えば酸素(O 2 )、NO、CO、CO 2などの酸化性ガスや、これらの酸化性ガスと水蒸気/水素混合ガスとを混合したガスを使ってもよい。 The re-oxidation process described above, were subjected to oxidation of the wafer 1 with a steam / hydrogen mixed gas, other gases capable of oxidizing the silicon without oxidizing the W film and the Mo film, for example, oxygen (O 2 ), NO, CO, and oxidizing gases such as CO 2, may use these oxidizing gas and steam / hydrogen mixed gas obtained by mixing gas. 但し、COやCO 2は、熱処理中にWやMoと反応してカーバイドなどの異物を生成する可能性があるので、この点に留意して使用する必要がある。 However, CO and CO 2, there is a possibility of generating foreign matter such as carbide reacts with W or Mo during heat treatment, it is necessary to use with that in mind.

上記の再酸化プロセスによれば、基板1表面の酸化物汚染が極めて低いレベルに保たれるので、所望する温度までの昇温とその後の降温とを窒素雰囲気中で行う場合に比べて、基板1の表面に付着する酸化物27の量を2桁から3桁程度少なくすることができた。 According to the re-oxidation process, since the oxide contamination of the surface of substrate 1 is kept at a very low level, as compared with the case of performing the heating and subsequent cooling to the desired temperature in a nitrogen atmosphere, the substrate the amount of the oxide 27 to adhere to one surface could be 3 orders of magnitude less from 2 digits.

しかしながら、上記の再酸化プロセスでウエハ1の昇降温を還元性雰囲気で行っても、再酸化プロセス中に僅かな酸化物汚染が付着することがある。 However, even if the heating and cooling of the wafer 1 by the reoxidation process in a reducing atmosphere, slight oxide contaminated during reoxidation process may adhere. この場合は、次の工程である不純物のイオン注入時に酸化物汚染がゲート絶縁膜6中にノックオンされ、素子の電気特性を劣化させる虞れがある。 In this case, oxide contamination during ion implantation of the impurity which is the next process is knocked into the gate insulating film 6, there is a possibility to degrade the electrical characteristics of the device.

そこで、次のイオン注入工程に移る前に基板(ウエハ)1の表面をウェット洗浄し、酸化物汚染のレベルをさらに低減することが有効である。 Therefore, wet cleaning the substrate (wafer) 1 surface before moving on to the next ion implantation step, it is effective to further reduce the level of oxides pollution. 但し、ここでの洗浄は、ゲート電極7A、7B、7Cの側壁に露出したW膜25が酸化されない条件で行う必要がある。 However, cleaning here, the gate electrode 7A, 7B, W film 25 exposed on the side wall of 7C needs to perform under the condition that not oxidized. 特に、前記再酸化プロセスで還元雰囲気に曝されたW膜25は、その表面が通常のW膜よりも活性になっており、かつ酸化物27の還元によって表面積が大きくなっているので、再酸化プロセス前のW膜25よりも酸化され易い。 In particular, the W film 25 in which the exposed to a reducing atmosphere at a re-oxidation process, the surface has become active than normal W film, and the surface area by the reduction of the oxide 27 is large, reoxidation easily oxidized than the process before the W film 25.

従って、この洗浄工程においても、酸化性溶液を用いることは避けなければならない。 Thus, also in this cleaning process, it should be avoided using an oxidizing solution. すなわち、還元性溶液で洗浄し、さらにゲート電極7A、7B、7Cの側壁に露出したW膜25の表面に存在するW酸化物も同時に除去できることが望ましい。 That is, washing with a reducing solution, further the gate electrode 7A, 7B, W oxide present on the surface of the W film 25 exposed on the side wall of 7C may be desirable to be removed at the same time. この条件を実現するため、本発明者らは、図21に示したタングステン−水系の酸化還元電位とpH状態図(この状態図は、Emil A. Knee, Chilkunda Raghunath, Srini Raghavan and Joong S. Jeon: Electrochmistry of Chemical Vapor Deposited Tungsten Films with Relevance to Chemical Mechnical Polishing, J. Electrochem. Soc., Vol. 143, No. 12 , pp. 4095-4100, December, 1996に記載されている)において、W存在領域とWO 4の負イオン存在領域の境界近傍の性質を持つ水を用いることが望ましいことを見出した。 To achieve this condition, the present inventors have tungsten shown in FIG. 21 - oxidation-reduction potential and pH phase diagram of water (this state diagram, Emil A. Knee, Chilkunda Raghunath, Srini Raghavan and Joong S. Jeon :.... Electrochmistry of Chemical Vapor Deposited Tungsten Films with Relevance to Chemical mechnical Polishing, J. Electrochem Soc, Vol 143, No. 12, pp 4095-4100, December, 1996 in it have) been described in, W existence region It found that it is desirable to use water having properties near the boundary of the negative ions existing region of WO 4 and.

実験の結果、このような水を用いることにより、W膜の表面に存在するW酸化物(WO X )がWO 4の負イオンとして水に溶出し、その後、W膜の表面は、ほとんど酸化されなかった。 The results of the experiment, by using such water, W oxide present on the surface of the W film (WO X) is eluted in water as a negative ion WO 4, then the surface of the W film is hardly oxidized There was no. また、このような望ましい効果が得られるのは、pH6.5以上、12未満の範囲、より好ましくはpH7以上、10.5未満の範囲にあるほぼ中性または弱アルカリ性の純水または薬液を使用した場合であった。 Moreover, such a desirable effect is obtained, pH 6.5 over a range of less than 12, more preferably pH7 or more, using the approximately neutral or weakly alkaline pure water or a chemical solution in the range of less than 10.5 It was a case that was. その他、超純水による洗浄のみでも酸化物汚染を3桁程度除去することができた。 Other, it was possible to remove about three orders of magnitude oxide contaminated with only cleaning with ultrapure water. また、この超純水に水素ガスを約0.2mg/l〜約2mg/l程度添加した水素含有水で洗浄した場合は、純水を使用した場合に比べて酸化物汚染の除去率を1.5倍程度高めることができた。 Further, if washing the hydrogen gas at about 0.2 mg / l to about 2 mg / l about added hydrogen-containing water to the ultrapure water, the removal of the oxide contamination in comparison with the case of using pure water 1 It was able to raise about .5 times.

酸化物汚染の溶出効率を高めるために、上記した超純水や水素含有水にアンモニアを加えて弱アルカリ性にした水溶液を使用してもよい。 To increase the elution efficiency of oxide contamination, it may be used an aqueous solution prepared by the addition of ammonia weakly alkaline ultrapure water or hydrogen-containing water described above. 実験の結果、水に0.2ミリモルから120ミリモルのアンモニアを添加することにより、pHを11.5、酸化還元ポテンシャルを580mVから870mVの還元ポテンシャルにすることができ、これによって、W膜を酸化することなく表面に形成されていたW酸化物を水の中に溶出させて除去することができた。 The results of the experiment, by adding 120 mmol of ammonia from 0.2 mmol of water, the pH 11.5, can be reduction potential of 870mV redox potential from 580 mV, whereby, oxidized W film the W oxide which has formed on the surface without could be removed by elution in water. この結果は、ゲート電極周辺の酸化シリコン膜上に付着したWO Xを溶出して除去できることを示している。 This result shows that can be removed by eluting the WO X deposited on the silicon oxide film around the gate electrode. これにより、次の熱処理工程でのW酸化物昇華量を低減でき、LSIの汚染を抑止することができる。 Thus, it is possible to reduce the W oxide sublimation amount of the next heat treatment step, it is possible to suppress the contamination of the LSI.

上記した水または薬液は、W膜を容易に酸化する過酸化水素を実質的に含まないものを使用することが好ましい。 The water or chemical solution, it is preferable to use those containing no hydrogen peroxide readily oxidizes the W film substantially. また、微量の過酸化水素を含んだものであっても、濃度30重量%の過酸化水素を100%とした場合に、過酸化水素が体積比で0.3%以上は含まれていないものを使用すべきである。 Moreover, even those containing hydrogen peroxide traces, when the concentration of 30 wt% hydrogen peroxide was 100%, which hydrogen peroxide is not included in 0.3% or more by volume It should be used.

また、上記した水または薬液を使ったウエハ1の洗浄時には、超音波などの機械的振動を加えることで汚染の除去効率をより一層高めることができる。 Also, during cleaning of the wafer 1 using the above-described water or chemical solution, it is possible to further increase the removal efficiency of the contaminant in the application of mechanical vibrations such as ultrasound. また、除去された汚染が再付着するのを防ぐためには、静水状態でなく流水状態で洗浄を行う方がよい。 Moreover, was removed contaminated to prevent the re-deposition, it is better to carry out the washing with running water state rather than still water state. 流水洗浄を行った場合には、水−SiO 2界面にできる電気2重層と、流動水の界面動電位(ツェータ(ζ)ポテンシャル)とによる付着WO Xの除去効果によって、汚染低減効果が増加すると考えられる。 When washed with running water, the electrical double layer that can be water -SiO 2 interface, the effect of removing attached WO X by an interfacial electrokinetic potential of the streaming water (Tsueta (zeta) potential), the contamination reduction effect is increased Conceivable.

前述したように、再酸化プロセスで還元雰囲気に曝されたW膜は、通常のW膜よりも酸化され易いため、上記の洗浄は、再酸化処理後、速やかに行うべきである。 As described above, the W film is exposed to a reducing atmosphere reoxidation process for easily oxidized than normal W film, the above washing, after reoxidation treatment should be carried out promptly. この場合、酸化炉と洗浄装置とを直結するなど、搬送中の大気との接触による酸化を防ぐ対策も有効である。 In this case, such as direct an oxidizing furnace and the cleaning device, it is also effective measures to prevent oxidation due to contact with the atmosphere during transport.

図22は、W膜表面に形成された自然酸化膜の水洗による除去効果を全反射蛍光X線で測定した結果を示すグラフである。 Figure 22 is a graph showing the results of measurement by the total reflection X-ray fluorescence removal effect by the washing of the natural oxide film formed on the W film surface. W膜は、室温で形成したものと、500℃で形成したものとを使用した。 W film, was used to that formed at room temperature, and those formed at 500 ° C.. 500℃で形成したW膜は、室温で形成したW膜に比べて膜の結晶性が高いため、自然酸化膜が形成されにくいという特徴がある。 W film formed by 500 ° C. has a high crystallinity of the film in comparison with the W film formed at room temperature, it is characterized in that the natural oxide film is not easily formed. また、いずれの場合も、水温が室温から上昇するにつれて自然酸化膜が増加するが、約60℃を超えると、自然酸化膜の増加よりも洗浄力の方が上回るため、除去効果が高くなるという結果が得られた。 In either case, that is the natural oxide film as the water temperature increases from room temperature is increased, above about 60 ° C., since the above better cleaning power than the increase of the natural oxide film, removal effect is increased results were obtained. このことから、洗浄時の水または薬液の温度を室温〜摂氏50度未満、または摂氏70度以上、より好ましくは、室温〜摂氏45度未満、または摂氏75度以上とすることで自然酸化膜を効率よく除去することができる。 Therefore, room temperature to Celsius less than 50 degrees with water or the temperature of the chemical solution at the time of washing, or more than 70 degrees Celsius, more preferably less than room temperature to 45 degrees Celsius, or a natural oxide film by a least 75 degrees Celsius it can be efficiently removed.

次に、図23に示すように、p型ウエル3の上部をフォトレジスト膜28で覆い、n型ウエル4にB(ホウ素)をイオン注入する。 Next, as shown in FIG. 23, to cover the upper part of the p-type well 3 in the photoresist film 28, B (boron) is ion-implanted into the n-type well 4. 続いて、フォトレジスト膜28をアッシングで除去した後、図24に示すように、n型ウエル4の上部をフォトレジスト膜29で覆い、p型ウエル3にAs(ヒ素)をイオン注入する。 Subsequently, after removing the photoresist film 28 by ashing, as shown in FIG. 24, to cover the upper part of the n-type well 4 in the photoresist film 29, As the (arsenic) is ion-implanted into the p-type well 3. BとAsのドーズ量は、例えば3×10 13 atoms/cm 2である。 Dose of B and As is, for example, 3 × 10 13 atoms / cm 2 .

次に、フォトレジスト膜29をアッシングで除去した後、基板1の表面に付着したアッシング残渣を除去するために、基板1の表面をウェット洗浄する。 Next, after removing the photoresist film 29 by ashing, to remove the ashing residue attached to the surface of the substrate 1 is wet-cleaning the surface of the substrate 1. このウェット洗浄は、ゲート電極7A、7B、7Cの側壁に露出したW膜(25)が酸化されない条件で行う必要があるため、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用する。 The wet cleaning, the gate electrode 7A, 7B, since the W film exposed on a side wall of 7C (25) have to do with the conditions is not oxidized, using the pure water or chemical liquid used in the immediately following re-oxidation process cleaning step to.

次に、約950℃の窒素ガス雰囲気中、ランプアニールで基板1を10秒程度熱処理し、上記不純物を電気的に活性化することにより、図25に示すように、ゲート電極7A、7Bの両側のp型ウエル3にn -型半導体領域9を形成し、ゲート電極7Cの両側のn型ウエル4にp -型半導体領域10を形成する。 Then, in a nitrogen gas atmosphere at about 950 ° C., the substrate 1 was heat treated for about 10 seconds by a lamp annealing, by electrically activating the impurities, as shown in FIG. 25, the gate electrode 7A, on both sides of 7B n to the p-type well 3 - -type semiconductor region 9, the n-type well 4 on both sides of the gate electrode 7C p - -type semiconductor regions 10. この後、不純物を活性化するための上記熱処理によってゲート電極7A、7B、7Cの側壁から昇華し、基板1の表面に再付着した極めて微量の酸化物汚染を除去する目的で基板1の表面を洗浄してもよい。 Thereafter, impurity gate electrode 7A by the heat treatment for activating, 7B, sublimed from the side wall of 7C, the surface of the substrate 1 for the purpose of removing extremely oxide contamination traces reattached to the surface of the substrate 1 it may be washed. この洗浄には、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用することが望ましい。 The cleaning, it is desirable to use the pure water or chemical liquid used in the immediately following re-oxidation process cleaning process.

次に、図26に示すように、基板1上に膜厚50nm程度の窒化シリコン膜11を堆積する。 Next, as shown in FIG. 26, a silicon nitride film 11 having a thickness of about 50nm on the substrate 1. この窒化シリコン膜11は、例えばモノシラン(SiH 4 )とアンモニア(NH 3 )とをソースガスに用いた低圧CVD法で堆積する。 The silicon nitride film 11 is deposited by, for example, monosilane (SiH 4) and ammonia (NH 3) and a low pressure CVD method using a source gas. この窒化シリコン膜11の成膜フローは、例えば以下の通りである。 Film-forming flow of the silicon nitride film 11 are, for example, as follows.

まず、あらかじめ窒素が充填された低圧CVD装置のチャンバ内にウエハ1をロードする。 First, pre nitrogen loads the wafer 1 in the chamber of the low pressure CVD apparatus filled. チャンバ内の予熱温度は、500℃未満とする。 Preheating temperature in the chamber is less than 500 ° C.. 次に、ソースガスの一部であるアンモニアのみをチャンバ内に供給し、チャンバ内をWの酸化物が還元される雰囲気にする。 Then, only the ammonia is a part of the source gas is supplied into the chamber, oxides of the chamber W is the atmosphere is reduced. そして、チャンバ内にアンモニアを供給し続けながら、ウエハ1を600℃以上の温度、例えば730℃〜780℃まで昇温する。 Then, while continuing to supply ammonia to the chamber, the wafer 1 600 ° C. or higher temperature, for example to raise the temperature up to 730 ° C. to 780 ° C.. 次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜11を堆積する。 Then, supplying ammonia and monosilane into the chamber to deposit a silicon nitride film 11 by reacting these gases. 窒化シリコン膜11の成膜時間は、10分程度である。 Deposition time of the silicon nitride film 11 is about 10 minutes. 次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ1を500℃未満、例えば400℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。 Next, stop the supply of monosilane, less than the wafer 1 while continuing to supply only ammonia in the chamber 500 ° C., was cooled for example to 400 ° C., was replaced in the chamber with nitrogen, unload the wafer. なお、チャンバ内をアンモニアガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合は、ゲート電極7A、7B、7Cの側壁のW膜25や、還元されずに残った酸化物27が昇華する虞れがある。 Incidentally, when the temperature of switching the chamber from the ammonia gas atmosphere to a nitrogen gas atmosphere is high, the gate electrode 7A, 7B, 7C and W film 25 of the side walls of, is a possibility that remaining oxide 27 is sublimated without being reduced is there. 従って、アンモニアガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がさらに望ましい。 Thus, substitution of the ammonia gas to the nitrogen gas, it is further desirable that the temperature of the wafer 1 is carried out after lowering the temperature to about 300 ° C. to 200 DEG ° C.. また、上記窒化シリコン膜11の成膜に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。 Also, if the request for the time required for deposition of the silicon nitride film 11 is not relatively stringent, the temperature of the wafer 1 is about 100 ° C., more preferably down to the 70 ° C. ~ room temperature, to nitrogen gas atmosphere Write for switching is, of course, the oxidation of the W film 25 can be suppressed.

上記のような方法で窒化シリコン膜11を堆積することにより、ゲート電極7A、7B、7Cを構成するW膜25およびWN X膜24を酸化することなしに、高温雰囲気で窒化シリコン膜11を堆積することができる。 By depositing the method a silicon nitride film 11 as described above, the gate electrode 7A, 7B, without oxidizing the W film 25 and WN X film 24 constituting 7C, the silicon nitride film 11 in a high temperature atmosphere deposition can do. また、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇温するので、チャンバ内で昇華する酸化物27の量を極めて低レベルに保つことができ、窒化シリコン膜11の成膜工程における基板1の汚染を極めて低いレベルに保つことができる。 The gate electrodes 7A, 7B, since the oxide 27 of the side wall of 7C is heating the wafer 1 under conditions to be reduced, it is possible to keep the amount of the oxide 27 to sublimate in the chamber extremely low level, You can keep the contamination of the substrate 1 in the step of forming the silicon nitride film 11 to a very low level.

なお、上記した窒化シリコン膜11の堆積プロセスでは、アンモニア雰囲気中でウエハ1を昇降温したが、Wの酸化物を還元することのできる他のガス、例えば水素、CO、N 2 Oなどのガス雰囲気中でウエハ1を昇降温してもよい。 Incidentally, the above-mentioned in the deposition process of the silicon nitride film 11, although the wafer 1 was allowed elevating in an ammonia atmosphere, other gases capable of reducing the oxide of W, for example, hydrogen, CO, gases such as N 2 O the wafer 1 may be raised up and down in the atmosphere. 但し、これらのガスを使用する場合は、CVD装置の配管系統などを増設する必要がある。 However, when using these gases, it is necessary to install additional piping system of the CVD apparatus. また、パージガスとしてアルゴン(Ar)、ヘリウム(He)、キセノン(Xe)などの希ガスを使用することもできる。 Further, argon (Ar) as the purge gas, helium (the He), may be used a noble gas such as xenon (Xe). さらに、ソースガスとしてジクロルシラン(SiH 2 Cl 2 )とアンモニアとの混合ガスなどを使用することもできる。 Furthermore, it is also possible to use such dichlorosilane mixed gas of (SiH 2 Cl 2) and ammonia as source gases.

以上のようなプロセスにより、基板1の表面のW酸化物汚染濃度を検出限界レベルである1×10 10個/cm 2以下にまで低減することができた結果、DRAMのリフレッシュ時間が対策前の50msから200ms以上に改善された。 By the above process, W oxide on the surface of the substrate 1 pollutant concentration is the detection limit level 1 × 10 10 pieces / cm 2 results could be reduced to below, the refresh time of the DRAM is earlier measures improved more than 200ms from 50 ms.

窒化シリコン膜11は、低圧CVD法に代えてプラズマCVD法で堆積することもできる。 Silicon nitride film 11 may be deposited by a plasma CVD method instead of the low-pressure CVD method. プラズマCVD法は、低圧CVD法よりも低い温度(400℃〜500℃)で膜を形成できるという利点があるため、Wの酸化物が生成し難い利点があるが、膜の緻密性は、低圧CVD法よりも劣る。 Plasma CVD method, because of the advantage of forming a film at a temperature (400 ° C. to 500 ° C.) lower than the low pressure CVD method, there is an oxide generation hard advantages of W, denseness of the membrane is low less than the CVD method. この場合も、Wの酸化物が還元される雰囲気で昇温および降温を行うことにより、窒化シリコン膜11の成膜工程における基板1の汚染を極めて低いレベルに保つことができる。 In this case also, by performing the heating and cooling in an atmosphere oxide of W is reduced, it is possible to keep the contamination of the substrate 1 in the step of forming the silicon nitride film 11 to a very low level. また、プラズマCVD法で窒化シリコン膜を堆積する際は、それに先立つ工程でW膜25の表面に形成された酸化物を除去するため、前記アンモニアや水素などを含んだ還元性雰囲気中でプラズマ処理をした後、成膜を行うことが有効である。 Also, when depositing the silicon nitride film by plasma CVD, to remove oxides formed on the surface of the W film 25 in the step preceding it, the plasma treatment with the ammonia and reducing atmosphere containing hydrogen or the like after the, it is effective to form a film.

以下、窒化シリコン膜11を堆積した後のプロセスを簡単に説明する。 Hereinafter, briefly describes the process after the deposition of the silicon nitride film 11. まず、図27に示すように、メモリアレイの基板1の上部をフォトレジスト膜(図示せず)で覆い、周辺回路部の窒化シリコン膜11を異方的にエッチングすることによって、周辺回路部のゲート電極7B、7Cの側壁にサイドウォールスペーサ11cを形成する。 First, as shown in FIG. 27, to cover the upper portion of the substrate 1 of the memory array with a photoresist film (not shown), by anisotropically etching the silicon nitride film 11 of the peripheral circuit portion, the peripheral circuit portion gate electrode 7B, to form side wall spacers 11c on the side walls of 7C.

次に、周辺回路部のp型ウエル3にAsまたはPをイオン注入することによって高不純物濃度のn +型半導体領域(ソース、ドレイン)12を形成し、n型ウエル4にBをイオン注入することによって高不純物濃度のp +型半導体領域(ソース、ドレイン)を形成する。 Then, n + -type semiconductor region (source, drain) of high impurity concentration by ion implantation of As or P into p-type well 3 in the peripheral circuit portion 12 is formed, the B ions are implanted into the n-type well 4 forming a heavily doped p + -type semiconductor region (source, drain) by. ここまでの工程により、周辺回路部のnチャネル型MISFETQnおよびpチャネル型MISFETQpが完成する。 By the steps up to here, n-channel type MISFETQn and p-channel type MISFETQp the peripheral circuit portion is completed.

次に、図28に示すように、ゲート電極7A〜7Cの上部にスピンオングラス膜と2層の酸化シリコン膜とによって構成される層間絶縁膜15を形成した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングでn -型半導体領域9の上部の窒化シリコン膜11を除去し、n -型半導体領域9の表面を露出させることによってコンタクトホール16、17を形成する。 Next, as shown in FIG. 28, after forming a formed interlayer insulating film 15 by the silicon oxide film of spin-on-glass film and two layers on the gate electrode 7A-7C, (not shown) photoresist film the upper portion of the silicon nitride film 11 of the semiconductor region 9 is removed, n - - the n by dry etching using a mask by exposing the surface of the semiconductor region 9 is formed a contact hole 16, 17. 窒化シリコン膜11のエッチングは、素子分離溝2に埋め込まれた酸化シリコン膜5に対する窒化シリコン膜11のエッチングレートが大きくなるような条件で行い、素子分離溝5が深く削れないようにする。 Etching the silicon nitride film 11 is carried out under such conditions that the etching rate of the silicon nitride film 11 against the silicon oxide film 5 embedded in the element isolation trench 2 is increased, to prevent scraping deep isolation trenches 5. また、このエッチングは、窒化シリコン膜11が異方的にエッチングされるような条件で行い、ゲート電極7A(ワード線WL)の側壁に窒化シリコン膜11を残すようにする。 Further, the etching is performed under such conditions that the silicon film 11 nitride is anisotropically etched, so as to leave the silicon nitride film 11 on the side walls of the gate electrode 7A (word line WL). これにより、微細な径を有するコンタクトホール16、17がゲート電極7A(ワード線WL)に対して自己整合(Self-align)で形成される。 Thus, the contact holes 16 and 17 having a minute diameter are formed in self-alignment (Self-align) the gate electrode 7A (word line WL).

次に、図29に示すように、コンタクトホール16、17の内部にプラグ18を形成する。 Next, as shown in FIG. 29, to form a plug 18 in the contact holes 16 and 17. プラグ18を形成するには、コンタクトホール16、17の内部および層間絶縁膜15の上部にPをドープした多結晶シリコン膜をCVD法で堆積し、続いて層間絶縁膜15の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。 To form the plug 18, a polycrystalline silicon film doped with P on the top of the internal and the interlayer insulating film 15 of the contact holes 16 and 17 is deposited by CVD, followed by an unnecessary upper portion of the interlayer insulating film 15 multi the crystalline silicon film is removed by dry etching.

次に、窒素ガス雰囲気中で基板1を熱処理し、プラグ18を構成する多結晶シリコン膜中のPをn -型半導体領域9に拡散させることによって、低抵抗のn型半導体領域9(ソース、ドレイン)を形成する。 Next, heat treatment of the substrate 1 in a nitrogen gas atmosphere, a polycrystalline P-silicon film n constituting the plug 18 - by diffusing type semiconductor region 9, the low resistance n-type semiconductor region 9 (the source, to form a drain). ここまでの工程で、メモリアレイにメモリセル選択用MISFETQtが形成される。 The steps up to here, the memory cell selection MISFETQt is formed in the memory array.

次に、図30および図31に示すように、層間絶縁膜15の上部にCVD法で酸化シリコン膜19を堆積した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで周辺回路部の酸化シリコン膜19およびその下層の層間絶縁膜15をドライエッチングすることによって、nチャネル型MISFETQnのソース、ドレイン(n +型半導体領域12)の上部にコンタクトホール21を形成し、pチャネル型MISFETQpのソース、ドレイン(p +型半導体領域13)の上部にコンタクトホール22を形成する。 Next, as shown in FIGS. 30 and 31, after depositing a silicon oxide film 19 by CVD on top of the interlayer insulating film 15, a photoresist film peripheral circuit portion by dry etching using a mask (not shown) by dry etching the silicon oxide film 19 and the lower interlayer insulating film 15 thereof, n-channel type MISFETQn source, a contact hole 21 to the upper portion of the drain (n + -type semiconductor region 12), p-channel type MISFETQp the source and the upper part forming a contact hole 22 of the drain (p + -type semiconductor region 13). また、このとき同時に、メモリアレイの酸化シリコン膜19をエッチングすることによって、コンタクトホール16の上部にスルーホール20を形成する。 At the same time, by etching the silicon oxide film 19 of the memory array, to form the through hole 20 in the upper portion of the contact hole 16.

次に、図32に示すように、周辺回路部に形成された上記コンタクトホール21、22およびメモリアレイに形成された上記スルーホール20の内部にプラグ23を形成する。 Next, as shown in FIG. 32, to form the plug 23 into the interior of the formed in the peripheral circuit portion contact hole 21 and the through-hole 20 formed in the memory array. プラグ23を形成するには、例えばコンタクトホール21、22およびスルーホール20の内部を含む酸化シリコン膜19の上部にスパッタリング法およびCVD法でTiN膜およびW膜を堆積した後、酸化シリコン膜19の上部の不要なW膜およびTiN膜化学機械研磨法で除去する。 To form the plug 23, for example, after depositing a TiN film and W film by sputtering and CVD on the silicon oxide film 19 including the insides of the contact holes 21, 22 and the through hole 20, the silicon oxide film 19 It is removed by the unnecessary W film and the TiN film chemical mechanical polishing of the upper.

次に、図33に示すように、メモリアレイの酸化シリコン膜19上にビット線BLを形成し、周辺回路部の酸化シリコン膜19上に配線30〜33を形成する。 Next, as shown in FIG. 33, the bit line BL is formed on the silicon oxide film 19 of the memory array, to form the wiring 30 to 33 on the silicon oxide film 19 of the peripheral circuit portion. ビット線BLおよび配線30〜33は、例えば酸化シリコン膜19上にスパッタリング法でW膜とWN X膜とを堆積し、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。 Bit line BL and the wiring 30 to 33, formed by patterning these films by dry etching, for example the W film and the WN X film is deposited by sputtering on the silicon oxide film 19, using a photoresist film as a mask to.

次に、図34に示すように、ビット線BLおよび配線30〜33の上部にスピンオングラス膜と2層の酸化シリコン膜とによって構成される層間絶縁膜40を形成し、続いて層間絶縁膜40およびその下層の酸化シリコン膜19をドライエッチングしてコンタクトホール17の上部にスルーホール43を形成した後、スルーホール43の内部に多結晶シリコン膜からなるプラグ44を形成する。 Next, as shown in FIG. 34, the silicon oxide film of spin-on-glass film and two layers form a composed interlayer insulating film 40 over the bit line BL and the wiring 30 to 33, followed by the interlayer insulating film 40 and after forming a through hole 43 in the upper portion of the contact hole 17 a silicon oxide film 19 of the lower layer is dry etched to form a plug 44 made of polycrystalline silicon film in the through hole 43. プラグ44を形成するには、スルーホール43の内部および層間絶縁膜40の上部にPをドープした多結晶シリコン膜をCVD法で堆積し、続いて層間絶縁膜40の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。 To form the plug 44, a polycrystalline silicon film doped with P on the top of the internal and the interlayer insulating film 40 of the through hole 43 is deposited by CVD, followed by unwanted polysilicon over the interlayer insulating film 40 film is removed by dry etching.

次に、図35に示すように、層間絶縁膜40の上部にCVD法で窒化シリコン膜45を堆積し、続いて窒化シリコン膜45の上部にCVD法で酸化シリコン膜46を堆積した後、フォトレジスト膜をマスクにしてメモリアレイの酸化シリコン膜46をドライエッチングし、続いてその下層の窒化シリコン膜45をドライエッチングすることにより、スルーホール44の上部に溝47を形成する。 Next, as shown in FIG. 35, after depositing a silicon oxide film 46 in the interlayer by a CVD method on the insulating film 40 is deposited a silicon nitride film 45, followed by a CVD method on the silicon nitride film 45, photo the resist film as a mask the silicon oxide film 46 of the memory array is dry etched, followed by the underlying silicon nitride film 45 by dry etching to form a groove 47 in the upper portion of the through hole 44.

次に、図36に示すように、溝47の内壁に多結晶シリコン膜によって構成される情報蓄積用容量素子Cの下部電極48を形成する。 Next, as shown in FIG. 36, a lower electrode 48 of the composed information storage capacitor C by polycrystalline silicon film on the inner wall of the groove 47. 下部電極48を形成するには、まず溝47の内部および酸化シリコン膜46の上部に、P(リン)をドープしたアモルファスシリコン膜(図示せず)をCVD法で堆積した後、酸化シリコン膜46の上部の不要なアモルファスシリコン膜をドライエッチングで除去する。 To form the lower electrode 48, first the upper part of the interior and the silicon oxide film 46 of the groove 47, after depositing P (not shown) amorphous silicon film doped (phosphorus) by a CVD method, a silicon oxide film 46 of unwanted amorphous silicon film of the upper is removed by dry etching. 次に、溝47の内部に残った上記アモルファスシリコン膜の表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン(SiH 4 )を供給し、続いて基板1を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。 Then, after wet cleaning the surface of the interior remained the amorphous silicon film in the grooves 47 in the cleaning liquid hydrofluoric acid, and monosilane were supplied (SiH 4) on the surface of the amorphous silicon film in a vacuum atmosphere, followed by the substrate thereby polycrystallizing the amorphous silicon film by heat-treating 1, to grow silicon grains on the surface thereof. これにより、表面が粗面化された多結晶シリコン膜からなる下部電極48が形成される。 Thus, a lower electrode 48 made of polycrystalline silicon film whose surface is roughened is formed. 表面が粗面化された多結晶シリコン膜は、その表面積が大きいので、微細化された情報蓄積用容量素子Cの蓄積電荷量を増やすことができる。 Polycrystalline silicon film whose surface has been roughened, because the surface area is large, it is possible to increase the amount of charges stored in the miniaturized information storage capacitor C.

次に、図37に示すように、溝47の内部に形成された下部電極48上の表面および溝47の外部の酸化シリコン膜46の表面に、情報蓄積用容量素子Cの容量絶縁膜49となるTa 25 (酸化タンタル)膜をCVD法で堆積し、続いて酸素雰囲気中で基板1を熱処理することによって、Ta 25膜を改質、結晶化する。 Next, as shown in FIG. 37, the surface of the outer silicon oxide film 46 on the surface and the grooves 47 on the lower electrode 48 formed inside the groove 47, the information storage capacitor C of the capacitor insulating film 49 comprising Ta 2 O 5 is deposited (tantalum oxide) film by CVD, followed by heat-treating the substrate 1 in an oxygen atmosphere, reforming the Ta 2 O 5 film is crystallized. 続いて、Ta 25膜の上部に情報蓄積用容量素子Cの上部電極50となるTiN膜を堆積し、周辺回路部のTa 25膜とTiN膜とをエッチングで除去する。 Subsequently, by depositing a TiN film serving as the Ta 2 O 5 film upper electrode 50 upper portion of the information storage capacitor C in, and the Ta 2 O 5 film and the TiN film of the peripheral circuit portion is removed by etching. これにより、TiN膜からなる上部電極50、Ta 25膜からなる容量絶縁膜49および多結晶シリコン膜からなる下部電極48によって構成される情報蓄積用容量素子Cが形成される。 Thus, the upper electrode 50, Ta 2 O 5 information storage capacitor C constituted by the lower electrode 48 consisting of the capacitor insulating film 49 and the polycrystalline silicon film consisting of film is formed of TiN film. また、ここまでの工程により、メモリセル選択用MISFETQtとこれに直列に接続された情報蓄積用容量素子CとからなるDRAMのメモリセルが完成する。 In addition, the process up to this step, the memory cell of the DRAM is completed of memory cell selecting MISFETQt therewith to the information storage capacitor C connected in series.

その後、情報蓄積用容量素子Cの上部にCVD法で酸化シリコン膜50を堆積し、さらにその上部に図示しない2層程度のAl配線を形成することにより、前記図2、図3に示す本実施形態のDRAMが完成する。 Thereafter, by depositing a silicon oxide film 50 by CVD on top of the information storage capacitor C, and form a further Al wiring of about 2 layer (not shown) thereon, FIG. 2, the present embodiment shown in FIG. 3 DRAM of the embodiment is completed.

(実施の形態2) (Embodiment 2)
本実施形態は、ロジック混載DRAMに適用したものであり、その製造方法の一例を、図38〜図45を用いて工程順に説明する。 This embodiment is applied to a logic embedded DRAM, an example of its manufacturing method will be described in the order of steps with reference to FIGS. 38 to 45. なお、製造方法を示す各断面図の左側部分はDRAMのメモリアレイの一部を示し、右側部分はロジック部の一部を示している。 Incidentally, the left side portion of each cross-sectional views showing a manufacturing method illustrates a portion of a memory array of the DRAM, the right portion shows a part of the logic unit.

まず、図38に示すように、例えばp型の単結晶シリコンからなる基板1を用意し、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2を形成した後、基板1の一部にp型ウエル3、他の一部にn型ウエル4を形成し、続いて基板1をスチーム酸化することによって、p型ウエル3の表面およびn型ウエル4の表面に、膜厚6nm程度の酸化シリコン膜からなる清浄なゲート絶縁膜6を形成する。 First, as shown in FIG. 38, for example, preparing a substrate 1 made of p type single crystal silicon, after forming an isolation trench 2 on the main surface of the substrate 1 in the same manner as that of the first embodiment, substrate 1 part p-type well 3, the n-type well 4 is formed in a part of another, followed by steam oxidation of the substrate 1, the surface of the surface and n-type well 4 of the p-type well 3, film to form a clean gate insulating film 6 having a thickness 6nm about a silicon oxide film. ゲート絶縁膜6は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。 The gate insulating film 6, a silicon oxynitride film instead of the silicon oxide film, a silicon nitride film may be formed by such a composite insulating film of a silicon oxide film and a silicon nitride film.

次に、図39に示すように、ゲート絶縁膜6の上部にノンドープのアモルファスシリコン膜14aを堆積する。 Next, as shown in FIG. 39, depositing a non-doped amorphous silicon film 14a on the gate insulating film 6. アモルファスシリコン膜14aは、例えばモノシラン(SiH 4 )をソースガスに用いたCVD法で堆積し、その膜厚は70nm程度とする。 Amorphous silicon film 14a, for example monosilane (SiH 4) is deposited by CVD using a source gas, a thickness of about 70 nm. モノシラン(SiH 4 )をソースガスに用いたCVD法でアモルファスシリコン膜14aを形成する場合は、成膜温度を500℃〜550℃の範囲内、例えば530℃に設定する。 When forming the amorphous silicon film 14a monosilane (SiH 4) by a CVD method using a source gas sets the film formation temperature in the range of 500 ° C. to 550 ° C., for example 530 ° C.. なお、成膜温度を600℃以上に設定した場合は、前記実施の形態1のように多結晶シリコン膜14nが得られる。 Incidentally, if you set the deposition temperature of 600 ° C. or higher, a polycrystalline silicon film 14n is obtained as the first embodiment. また、ジノシラン(Si 26 )をソースガスに用いたCVD法で堆積する場合も、多結晶シリコン膜が得られる温度よりも低い温度、例えば約520℃程度で成膜することによって、アモルファスシリコン膜14aが得られる。 Further, Jinoshiran even if the (Si 2 H 6) is deposited by CVD using a source gas, a temperature lower than the temperature at which polycrystalline silicon film is obtained by depositing, for example, about 520 ° C., amorphous silicon film 14a is obtained. なお、上記ノンドープのアモルファスシリコン膜14aに代えて、Ge(ゲルマニウム)を最大で50%前後含んだシリコン膜を使用してもよい。 Instead of the non-doped amorphous silicon film 14a, Ge a (germanium) may be used up to around 50% inclusive silicon film. 例えばCVD法で多結晶シリコン膜を堆積し、次に、この多結晶シリコン膜にイオン注入法でGeを導入することにより、Geを含んだアモルファスシリコン膜が得られる。 For example a polycrystalline silicon film by the CVD method, then by introducing Ge by ion implantation to the polysilicon film, an amorphous silicon film containing Ge is obtained.

後述するように、本実施形態のロジック混載DRAMは、ロジック部のnチャネル型MISFETとpチャネル型MISFETを共に表面チャネル型とするために、nチャネル型MISFETのゲート電極の一部である多結晶シリコン膜をn型で構成し、pチャネル型MISFETのゲート電極の一部である多結晶シリコン膜をp型で構成する。 As described below, the logic embedded DRAM of this embodiment, in order to both surface channel type n-channel type MISFET and a p-channel type MISFET of the logic unit, which is a part of the gate electrode of the n-channel type MISFET polycrystalline a silicon film composed of n-type, constituting the polycrystalline silicon film which is a part of the gate electrode of the p-channel type MISFET in the p-type. この場合、ゲート絶縁膜6の上部にノンドープの多結晶シリコン膜を堆積し、次に、pチャネル型MISFET形成領域の多結晶シリコン膜をp型にするためにホウ素(B)をイオン注入した場合は、ホウ素の一部がチャネリング現象によって多結晶シリコン膜とゲート絶縁膜6とを突き抜け、基板1のチャネル領域に導入されてしまう虞れがある。 In this case, the non-doped polycrystalline silicon film is deposited on the gate insulating film 6, then, when boron (B) is ion-implanted to the polycrystalline silicon film of the p-channel type MISFET formation region in the p-type is part of the boron penetration and polysilicon film and the gate insulating film 6 by channeling phenomenon, there is a possibility that would be introduced into the channel region of the substrate 1.

従って、本実施形態のように、pチャネル型MISFETのゲート電極の一部をp型多結晶シリコン膜で構成する場合には、チャネリング現象が生じ難い上記アモルファスシリコン膜14aを使用することが望ましい。 Therefore, as in the present embodiment, when constituting a part of the gate electrode of the p-channel type MISFET in the p-type polycrystalline silicon film, it is desirable to use a hardly the amorphous silicon film 14a which cause channeling phenomenon. 他方、前記実施の形態1のDRAMのように、全てのゲート電極(7A、7B、7C)のシリコン膜をn型導電性のシリコン膜で構成するような場合は、上記したホウ素の突き抜けの問題が生じないので、アモルファスシリコン膜14aに代えて多結晶シリコン膜を使用してもよい。 On the other hand, as in the DRAM of the first embodiment, all of the gate electrodes (7A, 7B, 7C) when the silicon film, such as an n-type conductive silicon film, a boron above penetration problems because does not occur, it may be used polycrystalline silicon film in place of the amorphous silicon film 14a.

次に、図40に示すように、p型ウエル3の上部をフォトレジスト膜60で覆い、n型ウエル4の上部のアモルファスシリコン膜14aにB(ホウ素)をイオン注入する。 Next, as shown in FIG. 40, to cover the upper part of the p-type well 3 in the photoresist film 60, B (boron) is ion-implanted into the upper portion of the n-type well 4 of the amorphous silicon film 14a. Bのドーズ量は、例えば2×10 15 atoms/cm 2 、注入エネルギーは、例えば5keVとする。 Dose of B, for example 2 × 10 15 atoms / cm 2 , the implantation energy is, for example, 5 keV. 続いて、フォトレジスト膜60をアッシングで除去した後、図41に示すように、n型ウエル4の上部をフォトレジスト膜61で覆い、p型ウエル3の上部のアモルファスシリコン膜14aにP(リン)をイオン注入する。 Subsequently, after removing the photoresist film 60 by ashing, as shown in FIG. 41, to cover the upper part of the n-type well 4 in the photoresist film 61, the upper portion of the p-type well 3 in the amorphous silicon film 14a P (phosphorus ) is ion-implanted. Pのドーズ量は、例えば2×10 15 atoms/cm 2 、注入エネルギーは、例えば10keVである。 Dose of P is, for example, 2 × 10 15 atoms / cm 2 , the implantation energy is, for example, 10 keV.

次に、フォトレジスト膜61をアッシングで除去し、フッ酸を使って多結晶シリコン膜14nの表面を洗浄した後、約950℃の窒素雰囲気中、1分程度のランプアニールを行ってアモルファスシリコン膜14aを結晶化すると共に、上記不純物(BおよびP)を電気的に活性化する。 Then, removing the photoresist film 61 by ashing, after cleaning the surface of the polycrystalline silicon film 14n with hydrofluoric acid, in a nitrogen atmosphere at about 950 ° C., the amorphous silicon film by performing a lamp annealing at about 1 minute 14a together with crystallized, to electrically activate the impurities (B and P). これにより、図42に示すように、nチャネル型MISFET形成領域のアモルファスシリコン膜14aがn型の多結晶シリコン膜14nとなり、pチャネル型MISFET形成領域のアモルファスシリコン膜14aがp型の多結晶シリコン膜14pとなる。 Thus, as shown in FIG. 42, n-channel type MISFET polycrystalline silicon film 14n becomes amorphous silicon film 14a is an n-type forming region, polycrystalline silicon amorphous silicon film 14a is a p-type p-channel type MISFET formation region the film 14p.

なお、アモルファスシリコン膜14aの上部にWN X膜やW膜を堆積した後に、アモルファスシリコン膜14aを結晶化するための熱処理を行うと、シリコンの結晶化に伴う応力変化によって、WN X膜やW膜が剥離する虞れがある。 Incidentally, after the deposition of the WN X film and W film on the amorphous silicon film 14a, the heat treatment is performed to crystallize the amorphous silicon film 14a, the stress change caused by the crystallization of silicon, WN X film and W there is a possibility that the film is peeled off. また、アモルファスシリコン膜14a中の不純物(B、P)がゲート絶縁膜6との界面まで拡散する前に、WN X膜やW膜に取り込まれるため、ゲート絶縁膜6の界面近傍で空乏化が生じ、所望の素子特性が得られなくなる虞れもある。 Also, impurities in the amorphous silicon film 14a (B, P) prior to diffuse to the interface of the gate insulating film 6, because it is taken into WN X film and W film, depletion near the interface of the gate insulating film 6 occurs, there is a possibility that the desired device characteristics can not be obtained. 従って、上記の熱処理は、アモルファスシリコン膜14aの上部にWN X膜やW膜を堆積する前に行うことが望ましい。 Therefore, the above heat treatment is preferably performed before depositing the WN X film and W film on the amorphous silicon film 14a.

次に、フッ酸を使って多結晶シリコン膜14n、14pの表面を洗浄した後、図43に示すように、多結晶シリコン膜14n、14pの上部にアモルファスシリコン膜34aを堆積する。 Then, the polycrystalline silicon film 14n with hydrofluoric acid, after cleaning the surface of 14p, as shown in FIG. 43, the polycrystalline silicon film 14n, depositing an amorphous silicon film 34a at the top of 14p. アモルファスシリコン膜34aは、例えばモノシラン(SiH 4 )をソースガスに用いたCVD法で堆積(成膜温度=約530℃)し、その膜厚は10nm程度とする。 Amorphous silicon film 34a is, for example, monosilane (SiH 4) and deposited by the CVD method using a source gas (film forming temperature = about 530 ° C.), a thickness of about 10 nm. また、アモルファスシリコン膜34aは、形成当初の不純物濃度が1.0×10 17 cm 3未満の極めて低不純物濃度のアモルファスシリコン、あるいは1.0×10 14 cm 3未満の実質的にノンドープのアモルファスシリコンで構成する。 Further, the amorphous silicon film 34a is very low impurity concentration amorphous silicon of less than forming the impurity concentration of the original is 1.0 × 10 17 cm 3 or 1.0 × 10 14 cm 3 less than the substantially non-doped amorphous silicon, in make up. アモルファスシリコン膜34aは、多結晶シリコン膜14n、14pの表面に生じる極めて薄い自然酸化膜と、次の工程でその上部に堆積するWN X膜24との接触を遮断するために形成する。 Amorphous silicon film 34a is polycrystalline silicon film 14n, formed in order to cut off the very thin native oxide film generated on the surface of 14p, the contact between the WN X film 24 deposited thereon in the next step. アモルファスシリコン膜34aは、完全なアモルファス状態でなくともよく、例えば極微小のシリコン結晶粒の集合体であってもよい。 Amorphous silicon film 34a may not be a complete amorphous state, for example may be an aggregate of microfine silicon grains.

次に、フッ酸を使ってアモルファスシリコン膜34aの表面を洗浄した後、図44に示すように、アモルファスシリコン膜34aの上部にスパッタリング法でWN X膜24とW膜25とを連続して堆積し、続いてW膜25の上部にCVD法で窒化シリコン膜8を堆積する。 Next, after cleaning the surface of the amorphous silicon film 34a by using the hydrofluoric acid, as shown in FIG. 44, by sputtering on the top of the amorphous silicon film 34a are continuously and WN X film 24 and W film 25 is deposited and, subsequently depositing a silicon nitride film 8 by the CVD method on top of the W film 25. WN X膜24の膜厚は、5nmから10nm程度とする。 The film thickness of the WN X film 24 from 5nm to about 10 nm. また、WN X膜24の上部に堆積するW膜25の膜厚は70nm〜80nm程度、窒化シリコン膜8の膜厚は160nm程度とする。 The thickness of the W film 25 is deposited on top of the WN X film 24 is about 70Nm~80nm, the thickness of the silicon nitride film 8 is set to about 160 nm. WN X膜24の上部には、W膜25に代えてMo膜を堆積してもよい。 At the top of the WN X film 24 may be deposited Mo layer in place of the W film 25.

本実施の形態では、上記WN X膜24をスパッタリング法で形成する際、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるような条件でWN X膜24を形成する。 In the present embodiment, when forming the WN X film 24 by a sputtering method, nitrogen elemental composition during device completed at least 7% to 10% or more, and preferably no greater than 13%, more preferably 18% or more forming a WN X film 24 in such conditions. このようなWN X膜24を形成するには、WN X膜24に高濃度の窒素が含まれるような雰囲気で成膜を行えばよい。 To form such a WN X film 24 may be performed film formation in an atmosphere such as contain high concentrations of nitrogen to the WN X film 24. すなわちチャンバ内の雰囲気を、アルゴンガスに対する窒素ガスの流量比が1.0以上となるようなガス雰囲気に設定してスパッタリングを行えばよい。 That is, the atmosphere in the chamber, may be performed sputtering by setting a gas atmosphere such as flow rate ratio of the nitrogen gas to the argon gas is 1.0 or more. 具体的には、例えば窒素ガス流量=50sccmから80sccm、アルゴンガス流量=20sccmから30sccm、チャンバ内の真空度=0.5Pa、温度=200℃から500℃の条件で成膜を行う。 More specifically, it carried out, for example, nitrogen gas flow rate = 80 sccm from 50 sccm, 30 sccm argon gas flow rate = 20 sccm, the degree of vacuum in the chamber = 0.5 Pa, the film formation under the conditions of 500 ° C. the temperature = 200 ° C..

また、成膜時のWN X膜24の膜厚は、5nmから10nmの範囲内とすることが望ましい。 The thickness of WN X film 24 at the time of film formation, it is preferably in the range from 5nm to 10 nm. 成膜時のWN X膜24の膜厚を5nm以上とすることにより、成膜後の熱処理工程でWN X膜24の一部と下層のシリコン層とが反応しても、素子完成時の残存膜厚が少なくとも1nm以上となるため、バリア層としての機能が確保される。 By setting the thickness of the WN X film 24 at the time of film formation or 5 nm, even if the reaction and a portion underlying silicon layer of WN X film 24 in the heat treatment step after film formation, the remaining when the element completed since the film thickness is at least 1nm or more, functions as a barrier layer is ensured. 他方、成膜時のWN X膜24の膜厚が10nmを超えると、ゲート電極の配線抵抗が大きくなり、回路の高速動作にとって不利益がある。 On the other hand, if the thickness of the WN X film 24 at the time of film formation exceeds 10 nm, the wiring resistance of the gate electrode is increased, there is a disadvantage for high-speed operation of the circuit.

また、WN X膜24に高濃度の窒素が含まれるような雰囲気で成膜を行った場合でも、成膜後の熱処理工程で過剰の窒素が拡散して離脱するため、素子完成時のWN X膜24は、化学量論的に最も安定したW 2 Nが主体となる。 Also, even when a film was formed in the atmosphere to contain a high concentration of nitrogen in the WN X film 24, because the excess nitrogen in the heat treatment step after the film formation is disengaged from diffusing, WN X at element completed film 24 is stoichiometrically most stable W 2 N is the main processor. 但し、WN X膜24の一部は熱処理の過程で下層のシリコン層と反応するため、素子完成時のWN X膜24は、W 2 Nとそれ以外のWN X 、場合によってはさらにWSiNを含んだ混晶となる。 However, since a part of the WN X film 24 that reacts with the underlying silicon layer in the course of heat treatment, WN X film 24 at the time of element completion, W 2 N and the other WN X, comprise further WSiN in some cases it becomes a mixed crystal.

次に、図45に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜62をマスクにして窒化シリコン膜8、W膜24、WN X膜25、アモルファスシリコン膜34aおよび多結晶シリコン膜14n、14pを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜6上にゲート電極7A(ワード線WL)を形成し、ロジック部のゲート絶縁膜6上にゲート電極7D、7Eを形成する。 Next, as shown in FIG. 45, the silicon nitride and the photoresist film 62 formed on the silicon nitride film 8 as a mask layer 8, W film 24, WN X film 25, an amorphous silicon film 34a and the polycrystalline silicon film 14n, are dry etched successively 14p, a gate electrode 7A (word line WL) on the gate insulating film 6 of the memory array, to form the gate electrode 7D, the 7E on the gate insulating film 6 in the logic unit.

その後、前記実施の形態1で説明した方法でメモリアレイにメモリセル選択用MISFETQtを形成し、ロジック部にnチャネル型MISFETおよびpチャネル型MISFETを形成する。 Thereafter, the forming a memory cell selection MISFETQt the memory array in the manner described in the first embodiment, to form an n-channel type MISFET and the p-channel type MISFET in the logic unit. この場合も、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができる。 Again, reoxidation of the gate insulating film 6, the cleaning process, by performing such deposition of silicon nitride film in the same manner as that of the first embodiment, W a very low level of contamination of the substrate 1 by oxidation of it can be kept.

図46は、ゲート電極7A、7D、7Eの一部を構成するWN X膜24を形成する際の窒素流量とWN X膜24の結晶構造との関係を、WN X膜24の成膜直後と950℃の窒素ガス中で1分間熱処理を行った後とでX線回折測定により調べた結果を示すグラフである。 Figure 46 is the gate electrode 7A, 7D, the relationship between the crystal structure of the nitrogen flow and WN X film 24 for forming the WN X film 24 constituting a part of 7E, and immediately after deposition of WN X film 24 at 950 ° C. in a nitrogen gas is a graph showing the results of examining the X-ray diffraction measurement by the after one minute thermal treatment. 図示のように、WN X膜24を形成する際の窒素流量を10sccmとした場合は、高温熱処理の過程でWN X膜24中の窒素が放出されてW膜となってしまうため、WN X膜24のバリア層としての機能が失われてしまう。 As shown, for the case of a 10sccm nitrogen flow for forming the WN X film 24, nitrogen in the WN X film 24 in the course of high-temperature heat treatment becomes released by W film, WN X film functions as a barrier layer 24 is lost.

図47は、アルゴンガスの流量を一定(40sccm)に保ち、窒素ガス流量を変えて成膜したWN X膜を種々の温度で熱処理した時の膜応力を測定したグラフであり、(a)は基板温度400℃で成膜した場合、(b)は基板温度200℃で成膜した場合を示している。 Figure 47 is the flow rate of the argon gas was kept constant (40 sccm), a graph of film stress when heat-treating the WN X film formed by changing the flow rate of nitrogen gas at various temperatures, (a) shows the If deposited at a substrate temperature of 400 ° C., shows the case of forming by (b) the substrate temperature 200 ° C.. 図示のように、WN X膜を形成する際の窒素流量が少ない場合は、その後の熱処理によって窒素が放出され、膜が収縮するために、膜応力が増加することが判る。 As shown, WN when X membrane nitrogen flow rate in forming the less is nitrogen released by the subsequent heat treatment, for film shrinks, it can be seen that film stress is increased.

図48は、窒素ガスとアルゴンガスの流量比を変えて成膜したWN X膜を含むゲート電極の耐圧、およびWN X膜/多結晶シリコン膜界面の接触抵抗の関係を調べた結果を示している。 Figure 48 shows the results of examining the breakdown voltage, and WN X film / polysilicon film relations contact resistance at the interface between the gate electrode including the WN X film formed by changing the flow ratio of nitrogen gas and argon gas there. 図示のように、窒素ガスの流量比が少ない条件で成膜したWN X膜の場合、ゲート電極の耐圧が低下し、WN X膜/多結晶シリコン膜界面の接触抵抗が増加する。 As shown, when the WN X film, which was formed under the conditions the flow ratio is small of the nitrogen gas, the breakdown voltage of the gate electrode is reduced, the contact resistance of the WN X film / polysilicon film interface is increased.

このように、WN X膜24に高濃度の窒素が含まれるような雰囲気で成膜を行う本実施の形態によれば、熱処理工程後においてもWN X膜中にNが残存しているため、WN X膜24のバリア層としての機能が失われることはない。 Thus, according to the present embodiment for forming a film in an atmosphere such as contain high concentrations of nitrogen to the WN X film 24, since N is remaining in the WN X film even after the heat treatment step, It does not function as a barrier layer of WN X film 24 is lost. また、WN X膜24と多結晶シリコン膜14n、14pとの間にアモルファスシリコン膜34aを介在させることにより、多結晶シリコン膜14n、14pの表面に生じた極めて薄い自然酸化膜とWN X膜24との接触による高抵抗層の形成を抑制することができる。 Further, WN X film 24 and the polycrystalline silicon film 14n, by interposing the amorphous silicon film 34a between the 14p, polycrystalline silicon film 14n, a very thin native oxide film generated on the surface of 14p and WN X film 24 it is possible to suppress the formation of a high resistance layer due to contact with. なお、熱処理工程を経たアモルファスシリコン膜34aは、下層の多結晶シリコン膜14n、14pよりも平均結晶粒径が小さい多結晶膜となる。 Incidentally, the amorphous silicon film 34a having passed through the heat treatment step, the lower layer of the polycrystalline silicon film 14n, the average crystal grain size becomes smaller polycrystalline film than 14p.

以上のようなプロセスにより、ゲート電極7A、7D、7Eを構成するWN X膜24と多結晶シリコン膜14n、14pとの界面の接触抵抗を、対策前の5kΩ/μm 2 〜10kΩ/μm 2から1kΩ/μm 2に低減することができた。 By the above process, the gate electrode 7A, 7D, WN X film 24 and the polycrystalline silicon film constituting the 7E 14n, the contact resistance of the interface between the 14p, the measures prior to 5kΩ / μm 2 ~10kΩ / μm 2 It was able to be reduced to 1kΩ / μm 2.

また、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができた結果、DRAMのリフレッシュ時間を顕著に改善することができた。 Keeping Further, re-oxidation treatment of the gate insulating film 6, the cleaning process, by performing such deposition of silicon nitride film in the same manner as that of the first embodiment, the contamination of the substrate 1 by oxidation of W in extremely low levels results can, it was possible to significantly improve the refresh time of the DRAM.

(実施の形態3) (Embodiment 3)
前記実施の形態2では、WN X膜24と多結晶シリコン膜14n、14pとの間にアモルファスシリコン膜34aを介在させることによって、WN X膜24と多結晶シリコン膜14n、14pとの接触抵抗を低減したが、本実施の形態では、WN X膜24と多結晶シリコン膜14n、14pとの間に薄い膜厚のW膜62を介在させることによって、WN X膜24と多結晶シリコン膜14n、14pとの接触抵抗を低減する。 In the second embodiment, WN X film 24 and the polycrystalline silicon film 14n, by interposing the amorphous silicon film 34a between the 14p, and WN X film 24 a polycrystalline silicon film 14n, a contact resistance between 14p reduced but, in the present embodiment, WN X film 24 and the polycrystalline silicon film 14n, by interposing a thin film thickness of W film 62 between the 14p, WN X film 24 and the polycrystalline silicon film 14n, to reduce the contact resistance with 14p.

このプロセスを説明すると、まず図49に示すように、nチャネル型MISFET形成領域のゲート絶縁膜6上にn型の多結晶シリコン膜14nを形成し、pチャネル型MISFET形成領域のゲート絶縁膜6上にp型の多結晶シリコン膜14pを形成する。 To illustrate this process, first, as shown in FIG. 49, the n-type polycrystalline silicon film 14n is formed on the n-channel type MISFET formation region of the gate insulating film 6, a gate insulating the p-channel type MISFET formation region film 6 forming a p-type polycrystalline silicon film 14p upward. ここまでの工程は、前記実施の形態2の図38から図42に示した工程と同じである。 Steps up to this point is the same as the steps shown from Figure 38 of the second embodiment in FIG. 42.

次に、フッ酸を使って多結晶シリコン膜14n、14pの表面を洗浄した後、図50に示すように、多結晶シリコン膜14n、14pの上部にW膜65を堆積する。 Then, the polycrystalline silicon film 14n with hydrofluoric acid, after cleaning the surface of 14p, as shown in FIG. 50, the polycrystalline silicon film 14n, depositing a W film 65 on the top of 14p. W膜65は、例えばスパッタリング法で堆積し、その膜厚は5nm程度とする。 W film 65, for example, is deposited by sputtering, a thickness of about 5 nm.

次に、図51に示すように、W膜65の上部に前記実施の形態2と同じ方法でWN X膜24、W膜25および窒化シリコン膜8を順次堆積する。 Next, as shown in FIG. 51, are sequentially deposited WN X film 24, the W film 25 and the silicon nitride film 8 in the same manner as in the second embodiment the upper portion of the W film 65. WN X膜24の膜厚は5nmから10nm程度、W膜25の膜厚は70nm〜80nm程度、窒化シリコン膜8の膜厚は160nm程度とする。 WN X film thickness of the film 24 is 10nm order of 5 nm, the thickness of the W film 25 is about 70Nm~80nm, the thickness of the silicon nitride film 8 of about 160 nm. WN X膜24の上部には、W膜25に代えてMo膜を堆積してもよい。 At the top of the WN X film 24 may be deposited Mo layer in place of the W film 25. また、WN X膜24は、前記実施の形態2と同様、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。 Further, WN X film 24, similarly to the second embodiment, a high concentration of perform film formation in an atmosphere such as include nitrogen, nitrogen elemental composition during device completed at least 7% to 10% or more, preferably 13% or more, more preferably set to be 18% or more. その後の工程は、前記実施の形態2と同じである。 The subsequent steps are the same as the second embodiment.

このように、WN X膜24と多結晶シリコン膜14n、14pとの間にW膜62を介在させることにより、その後の熱処理の過程でW膜62と多結晶シリコン膜14n、14pとが反応し、Wシリサイド(WSi X )を主体とする導電層が形成される。 Thus, WN X film 24 and the polycrystalline silicon film 14n, by interposing the W film 62 between the 14p, W film 62 and the polycrystalline silicon film 14n in the course of subsequent heat treatment, and the 14p react , conductive layer consisting mainly of W silicide (WSi X) is formed. これにより、多結晶シリコン膜14n、14pの表面に生じた自然酸化膜とWN X膜24との接触による高抵抗層の形成が抑制されるので、前記実施の形態2とほぼ同様の効果を得ることができる。 Thus, the polycrystalline silicon film 14n, since formation of the high resistance layer due to contact with the natural oxide film and the WN X film 24 generated on the surface of 14p is suppressed, obtain substantially the same effects as the second embodiment be able to.

以上のようなプロセスにより、ゲート電極7A、7D、7Eを構成するWN X膜24と多結晶シリコン膜14n、14pとの界面の接触抵抗を、対策前の5kΩ/μm 2 〜10kΩ/μm 2から1kΩ/μm 2に低減することができた。 By the above process, the gate electrode 7A, 7D, WN X film 24 and the polycrystalline silicon film constituting the 7E 14n, the contact resistance of the interface between the 14p, the measures prior to 5kΩ / μm 2 ~10kΩ / μm 2 It was able to be reduced to 1kΩ / μm 2.

また、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができた結果、DRAMのリフレッシュ時間を顕著に改善することができた。 Keeping Further, re-oxidation treatment of the gate insulating film 6, the cleaning process, by performing such deposition of silicon nitride film in the same manner as that of the first embodiment, the contamination of the substrate 1 by oxidation of W in extremely low levels results can, it was possible to significantly improve the refresh time of the DRAM.

なお、本実施形態では、WN X膜24と多結晶シリコン膜14n、14pとの間にW膜62を介在させ、その後の熱処理の過程でW膜62と多結晶シリコン膜14n、14pとを反応させてWシリサイドを主体とする導電層が形成したが、多結晶シリコン膜14n、14pの上部に薄いWシリサイド膜を形成し、その上部にWN X膜24とW膜25とを堆積してもよい。 In the present embodiment, WN X film 24 and the polycrystalline silicon film 14n, by interposing a W film 62 between the 14p, W film 62 and the polycrystalline silicon film 14n in the course of subsequent heat treatment, and 14p reaction Although the conductive layer is formed to thereby be mainly W silicide is, polycrystalline silicon film 14n, to form a thin W silicide film over 14p, be deposited and WN X film 24 and W film 25 thereon good. これにより、WN X膜24中の窒素が多結晶シリコン膜14n、14pとの界面に拡散して高抵抗の窒化シリコン層を形成する不具合を防止することができる。 Thus, it is possible to prevent a problem that nitrogen in WN X film 24 a polycrystalline silicon film 14n, a silicon nitride layer diffuses into interface high resistance and 14p. また、熱処理の過程でW膜62と多結晶シリコン膜14n、14pとを反応させてWシリサイド層を形成する場合は、反応が局所的に生じ、ゲート耐圧が低下することがあるが、始めからWシリサイド膜を堆積した場合は、このような局所的反応が生じにくい。 The heat treatment process in the W film 62 a polycrystalline silicon film 14n, when forming a W silicide layer by reacting the 14p, the reaction occurs locally, the gate breakdown voltage may be reduced, from the beginning W If silicide film was deposited, hardly occurs such local reactions. このWシリサイド膜の膜厚は、5nmから20nm程度でよい。 The thickness of the W silicide film may be a 20nm about from 5nm. また、WSi XのXは、2.0〜2.7程度がよい。 In addition, X of WSi X is, it is about 2.0 to 2.7.

(実施の形態4) (Embodiment 4)
本実施形態は、nチャネル型MISFETとpチャネル型MISFETで回路を構成するCMOSロジックLSIに適用したものであり、その製造方法の一例を、図52〜図56を用いて工程順に説明する。 This embodiment is applied to a CMOS logic LSI constituting the circuit in n-channel type MISFET and a p-channel type MISFET, an example of its manufacturing method will be described in the order of steps with reference to FIGS. 52 to 56.

まず、図52に示すように、例えばp型の単結晶シリコンからなる基板1を用意し、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2、p型ウエル3、n型ウエル4およびゲート絶縁膜6を順次形成する。 First, as shown in FIG. 52, for example, preparing a substrate 1 made of p type single crystal silicon, the element on the main surface of the substrate 1 in the same manner as that of the first embodiment the separation grooves 2, p-type well 3, They are sequentially formed an n-type well 4 and the gate insulating film 6.

次に、図53に示すように、ゲート絶縁膜6の上部に1.0×10 19 cm 3以上の濃度のP(リン)をドープした低抵抗のn型多結晶シリコン膜14nを堆積し、フッ酸を使って多結晶シリコン膜14nの表面を洗浄した後、多結晶シリコン膜14nの上部にスパッタリング法で膜厚5nmから10nm程度のWN X膜24を堆積する。 Next, as shown in FIG. 53, and depositing an n-type polycrystalline silicon film 14n of low resistance doped with P (phosphorus) of the upper to 1.0 × 10 19 cm 3 or more concentrations of the gate insulating film 6, after washing the surface of the polycrystalline silicon film 14n with hydrofluoric acid, to deposit a WN X film 24 of about 10nm by sputtering on top of the polycrystalline silicon film 14n from the thickness 5 nm.

前記実施の形態2と同様、WN X膜24は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。 Similarly to the second embodiment, WN X film 24, a high concentration of perform film formation in an atmosphere such as include nitrogen, nitrogen elemental composition during device completed at least 7% to 10% or more, preferably 13% or more, more preferably set to be 18% or more. また、WN X膜24は、素子完成時の残存膜厚が少なくとも1nm以上となるような膜厚で堆積する。 Further, WN X film 24 is deposited to a thickness such as residual film thickness when the device completed is at least 1nm or more.

また、前記実施の形態3と同様、多結晶シリコン膜14nの表面に生じた自然酸化膜とWN X膜24との接触による高抵抗層の形成を抑制する目的で、WN X膜24と多結晶シリコン膜14nとの間にW膜62を形成してもよい。 Further, similarly to the third embodiment, in order to suppress formation of a high resistance layer due to contact with the natural oxide film and the WN X film 24 formed on the surface of the polycrystalline silicon film 14n, polycrystalline and WN X film 24 it may be formed W film 62 between the silicon film 14n.

次に、図54に示すように、基板1の主面にP(リン)をイオン注入する。 Next, as shown in FIG. 54, ion implantation of P (phosphorus) in the main surface of the substrate 1. このイオン注入は、PがWN X膜24を貫通し、多結晶シリコン膜14nの表面から10nm以下の領域に達するようなエネルギーで行う。 This ion implantation, P penetrates the WN X film 24 is carried out with an energy such as to reach the following area 10nm from the surface of the polycrystalline silicon film 14n. 例えばWN X膜24の膜厚が3nm〜15nm程度の場合、Pの打ち込みエネルギーは、2keV〜10keVとする。 For example when the film thickness of the WN X film 24 is about 3 nm to 15 nm, the implantation energy of the P shall be 2KeV~10keV.

また、このイオン注入は、多結晶シリコン膜14nの表面領域のP濃度が5×10 19 atoms/cm 3以上となるようなドーズ量で行う。 Further, the ion implantation is performed at a dose such as P concentration in the surface region of the polycrystalline silicon film 14n is 5 × 10 19 atoms / cm 3 or more. また、このイオン注入を行った後、約950℃の窒素雰囲気中、1分程度のランプアニールを行い、多結晶シリコン膜14n中の不純物(P)を電気的に活性化してもよい。 Further, the ion implantation after, in a nitrogen atmosphere at about 950 ° C., subjected to lamp annealing for about 1 minute, the impurities (P) in the polycrystalline silicon film 14n may be electrically activated. なお、多結晶シリコン膜14n中の不純物(P)は、後の熱処理工程で電気的に活性化されるので、ここでの熱処理は省略してもよい。 The impurity (P) in the polycrystalline silicon film 14n, so are electrically activated in a later heat treatment step, heat treatment here may be omitted.

上記のイオン注入は、多結晶シリコン膜14nを堆積した後、WN X膜24を堆積する前に行ってもよい。 The ion implantation is formed by depositing a polycrystalline silicon film 14n, it may be performed prior to depositing the WN X film 24. また、WN X膜24と多結晶シリコン膜14nとの間にW膜62を形成する場合は、W膜を形成した後にこのイオン注入を行い、その後、W膜の上部にWN X膜24を堆積してもよい。 In the case of forming a W film 62 between the polycrystalline silicon film 14n and WN X film 24 performs the ion implantation after the formation of the W film, then, depositing a WN X film 24 on top of the W film it may be.

次に、図55に示すように、WN X膜24の上部にスパッタリング法で膜厚70nm程度のW膜25を堆積した後、W膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。 Next, as shown in FIG. 55, WN X after depositing a W film 25 having a thickness of approximately 70nm in film sputtering on top of 24, the W film 25 an upper to a CVD method at a film thickness 160nm of approximately silicon nitride film 8 to the deposition. なお、WN X膜24の上部には、W膜25に代えてMo膜を堆積してもよい。 Note that the top of the WN X film 24 may be deposited Mo layer in place of the W film 25. また、W膜25を堆積した後、基板1の主面にもう一度イオン注入を行い、W膜25およびWN X膜24を通じて多結晶シリコン膜14nにPをドープすることによって、多結晶シリコン膜14nの表面領域をさらに低抵抗化してもよい。 Further, after depositing a W film 25 is performed again ion-implanted into the main surface of the substrate 1, by doping the P polycrystalline silicon film 14n through W film 25 and WN X film 24, the polycrystalline silicon film 14n the surface region may be further lower resistance.

次に、図56に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜63をマスクにして窒化シリコン膜8、W膜24、WN X膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、p型ウエル3上にnチャネル型MISFETのゲート電極7Fを形成し、n型ウエル4上にpチャネル型MISFETのゲート電極7Gを形成する。 Next, as shown in FIG. 56, the silicon nitride and the photoresist film 63 formed on the silicon nitride film 8 as a mask layer 8, W film 24, WN X film 25 and sequentially dry-etching the polycrystalline silicon film 14n it allows the gate electrode 7F of the n-channel type MISFET is formed on the p-type well 3, a gate electrode 7G of the p-channel type MISFET on the n-type well 4 to be.

その後、Wの酸化物による基板1の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜6の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行う。 Thereafter, in order to keep the contamination of the substrate 1 by oxidation of W in extremely low levels, reoxidation treatment of the gate insulating film 6 cut by the dry etching, and subsequent washing treatment and deposition of the silicon nitride film in the above-described carried out by the same method as in embodiment 1.

本実施の形態では、ゲート電極7F、7Gのそれぞれの一部である多結晶シリコン膜をn型で構成したが、nチャネル型MISFETとpチャネル型MISFETを共に表面チャネル型とするために、nチャネル型MISFETのゲート電極7Fの一部である多結晶シリコン膜をn型で構成し、pチャネル型MISFETのゲート電極7Gの一部である多結晶シリコン膜をp型で構成してもよい。 In this embodiment, the gate electrode 7F, a polycrystalline silicon film which is part of each of 7G is constituted by n-type, in order to both the surface channel type is n-channel type MISFET and a p-channel type MISFET, n the polycrystalline silicon film which is a part of the gate electrode 7F channel type MISFET and an n-type polycrystalline silicon film which is a part of the gate electrode 7G of the p-channel type MISFET may be constituted by a p-type. この場合は、前記実施の形態2と同様、ゲート絶縁膜6上にノンドープのアモルファスシリコン膜を堆積し、続いてフォトレジスト膜をマスクにしたイオン注入で、nチャネル型MISFET形成領域のアモルファスシリコン膜にPを導入し、pチャネル型MISFET形成領域のアモルファスシリコン膜にBを導入することにより、チャネリング現象によるBの突き抜けを防ぐことができる。 In this case, similarly to the second embodiment, by depositing a non-doped amorphous silicon film on the gate insulating film 6, followed by ion implantation using a photoresist film as a mask, the amorphous silicon film of the n-channel type MISFET formation region in introducing P, by introducing B into the amorphous silicon film of the p-channel type MISFET formation region, it is possible to prevent the penetration of B by channeling phenomenon.

(実施の形態5) (Embodiment 5)
前記実施の形態4では、不純物のイオン注入法によって多結晶シリコン膜14nの表面領域を低抵抗化したが、次のような方法で多結晶シリコン膜14nの表面領域を低抵抗化することもできる。 In the fourth embodiment, although the low resistance of the surface region of the polycrystalline silicon film 14n by ion implantation of impurities, it is also possible to reduce the resistance of the surface region of the polycrystalline silicon film 14n by the following method .

まず、図57に示すように、例えばp型の単結晶シリコンからなる基板1の主面に素子分離溝2、p型ウエル3、n型ウエル4およびゲート絶縁膜6を順次形成し、続いてゲート絶縁膜6の上部に1.0×10 19 cm 3以上の濃度のP(リン)をドープした低抵抗のn型多結晶シリコン膜14nを堆積する。 First, as shown in FIG. 57, for example, are sequentially forming an isolation trench 2, p-type well 3, n-type well 4 and the gate insulating film 6 on the main surface of the substrate 1 made of p type single crystal silicon, followed by depositing a low-resistance n-type polycrystalline silicon film 14n which 1.0 × 10 19 cm 3 or more concentrations of P (phosphorus) doped on the gate insulating film 6. ここまでの工程は、前記実施の形態4と同じである。 Steps up to this point is the same as the fourth embodiment.

次に、図58に示すように、多結晶シリコン膜14nの上部に5.0×10 19 cm 3以上の濃度のPをドープした低抵抗のn型多結晶シリコン膜64をCVD法で堆積した後、基板1を熱処理し、n型多結晶シリコン膜64中のPを多結晶シリコン膜14nの表面から10nm以下の表面領域に拡散させ、この表面領域のP濃度を5×10 19 atoms/cm 3以上とする。 Next, as shown in FIG. 58, the n-type polycrystalline silicon film 64 of low resistance P-upper to 5.0 × 10 19 cm 3 or more concentrations of the polycrystalline silicon film 14n doped was deposited by CVD after heat treatment of the substrate 1, the P of the n-type polycrystalline silicon film 64 from the surface of the polycrystalline silicon film 14n is diffused below the surface region 10 nm, the P concentration in the surface region 5 × 10 19 atoms / cm 3 or more to be. なお、この熱拡散処理を行った後、約950℃の窒素雰囲気中、1分程度のランプアニールを行い、多結晶シリコン膜14n中のPを電気的に活性化してもよいが、多結晶シリコン膜14n中のPは、後の熱処理工程で電気的に活性化されるので、この熱処理は省略してもよい。 Incidentally, after the thermal diffusion treatment in a nitrogen atmosphere at about 950 ° C., subjected to lamp annealing for about 1 minute, the P in the polycrystalline silicon film 14n may be electrically activated, but polycrystalline silicon P in the film 14n, so are electrically activated in a later heat treatment step, the heat treatment may be omitted.

次に、図59に示すように、n型多結晶シリコン膜64をドライエッチングで除去した後、基板1の表面に露出した多結晶シリコン膜14nの表面をフッ酸で洗浄する。 Next, as shown in FIG. 59, after the n-type polycrystalline silicon film 64 is removed by dry etching, to clean the surface of the polycrystalline silicon film 14n which is exposed on the surface of the substrate 1 in hydrofluoric acid.

次に、図60に示すように、多結晶シリコン膜14nの上部にスパッタリング法で膜厚5nmから10nm程度のWN X膜24を堆積する。 Next, as shown in FIG. 60, for depositing a WN X film 24 of about 10nm from a thickness 5nm by a sputtering method on top of the polycrystalline silicon film 14n. 前記実施の形態4と同様、WN X膜24は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。 Similarly to the fourth embodiment, WN X film 24, a high concentration of perform film formation in an atmosphere such as include nitrogen, nitrogen elemental composition during device completed at least 7% to 10% or more, preferably 13% or more, more preferably set to be 18% or more. また、WN X膜24は、素子完成時の残存膜厚が少なくとも1nm以上となるような膜厚で堆積する。 Further, WN X film 24 is deposited to a thickness such as residual film thickness when the device completed is at least 1nm or more.

また、前記実施の形態3と同様、多結晶シリコン膜14nの表面に生じた自然酸化膜とWN X膜24との接触による高抵抗層の形成を抑制する目的で、WN X膜24と多結晶シリコン膜14nとの間にW膜を形成してもよい。 Further, similarly to the third embodiment, in order to suppress formation of a high resistance layer due to contact with the natural oxide film and the WN X film 24 formed on the surface of the polycrystalline silicon film 14n, polycrystalline and WN X film 24 W film may be formed between the silicon film 14n.

その後、図61に示すように、WN X膜24の上部にスパッタリング法で膜厚70nm程度のW膜25を堆積した後、W膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。 Thereafter, as shown in FIG. 61, WN X after depositing a W film 25 having a thickness of approximately 70nm in film sputtering on top of 24, the silicon nitride by a CVD method on top of the film thickness of about 160nm of W film 25 film 8 depositing a.

次に、図62に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜63をマスクにして窒化シリコン膜8、W膜24、WN X膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、p型ウエル3上にnチャネル型MISFETのゲート電極7Fを形成し、n型ウエル4上にpチャネル型MISFETのゲート電極7Gを形成する。 Next, as shown in FIG. 62, the silicon nitride and the photoresist film 63 formed on the silicon nitride film 8 as a mask layer 8, W film 24, WN X film 25 and sequentially dry-etching the polycrystalline silicon film 14n it allows the gate electrode 7F of the n-channel type MISFET is formed on the p-type well 3, a gate electrode 7G of the p-channel type MISFET on the n-type well 4 to be.

その後、Wの酸化物による基板1の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜6の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行う。 Thereafter, in order to keep the contamination of the substrate 1 by oxidation of W in extremely low levels, reoxidation treatment of the gate insulating film 6 cut by the dry etching, and subsequent washing treatment and deposition of the silicon nitride film in the above-described carried out by the same method as in embodiment 1.

本実施の形態では、多結晶シリコン膜14nの上部に堆積した多結晶シリコン膜64中のPを熱拡散させ、多結晶シリコン膜14nの表面領域を低抵抗化したが、例えば多結晶シリコン膜14nの表面領域にイオン注入法でPを導入し、次に、多結晶シリコン膜14nの上部に酸化シリコン膜などの絶縁膜を形成して熱処理を行い、多結晶シリコン膜14nの表面領域に導入された前記Pを絶縁膜との界面近傍に偏析させた後、絶縁膜を除去することによって、多結晶シリコン膜14nの表面領域を低抵抗化してもよい。 In this embodiment, the P in the polycrystalline silicon film 64 deposited on top of the polycrystalline silicon film 14n is thermally diffused, the surface region of the polycrystalline silicon film 14n has been low resistance, for example, a polycrystalline silicon film 14n introducing P by ion implantation in the surface region of, then, performs an insulating film formed by heat treatment such as the upper silicon oxide film of a polycrystalline silicon film 14n, are introduced into the surface region of the polycrystalline silicon film 14n after the was allowed to segregate in the vicinity of the interface between the insulating film P has, by removing the insulating film, the surface region of the polycrystalline silicon film 14n may be low resistance. 絶縁膜は、例えば多結晶シリコン膜14nの表面を熱酸化して形成した酸化シリコン膜、あるいは多結晶シリコン膜14n上にCVD法で堆積した酸化シリコン膜などで構成するが、これに限定されるものではない。 Insulating film, for example, a polycrystalline silicon film 14n silicon oxide film of the surface of the formed by thermal oxidation, or polycrystalline silicon film is composed of a silicon oxide film deposited by CVD on 14n, are limited to not.

(実施の形態6) (Embodiment 6)
本実施形態は、フラッシュメモリに適用したものであり、その製造方法の一例を、図63〜図76を用いて工程順に説明する。 This embodiment is applied to a flash memory, an example of its manufacturing method will be described in the order of steps with reference to FIGS. 63 to 76.

まず、図63に示すように、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2、p型ウエル3、ゲート絶縁膜6を形成した後、図64および図65に示すように、基板1上にCVD法で膜厚70nm〜100nm程度のn型多結晶シリコン膜66nを堆積する。 First, as shown in FIG. 63, the elements on the main surface of the substrate 1 in the same manner as in the first embodiment the separation grooves 2, p-type well 3, after forming the gate insulating film 6, in FIGS. 64 and 65 as shown, to deposit a n-type polycrystalline silicon film 66n having a thickness of about 70nm~100nm on the substrate 1 by the CVD method. 多結晶シリコン膜66nには、その堆積工程中にn型不純物、例えばリン(P)をドープする。 The polycrystalline silicon film 66n, doped n-type impurity such as phosphorus (P) during the deposition process. あるいは、ノンドープの多結晶シリコン膜を堆積した後にイオン注入法でn型不純物をドープしてもよい。 Alternatively, the n-type impurity may be doped by ion implantation after depositing a non-doped polycrystalline silicon film. 多結晶シリコン膜66nは、メモリセルを構成するMISFETのフローティングゲート電極として使用される。 Polycrystalline silicon film 66n is used as a floating gate electrode of the MISFET constituting a memory cell.

次に、図66および図67に示すように、フォトレジスト膜をマスクにして多結晶シリコン膜66nをドライエッチングすることにより、アクティブ領域Lの上部に、その延在方向に沿って延在する長い帯状の平面パターンを有する多結晶シリコン膜66nを形成する。 Next, as shown in FIGS. 66 and 67, by dry-etching the polycrystalline silicon film 66n using a photoresist film as a mask, the top of the active region L, a long extending along the extending direction forming a polycrystalline silicon film 66n having a strip-shaped plane pattern.

次に、図68および図69に示すように、多結晶シリコン膜66nが形成された基板1上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなるONO膜67を形成する。 Next, as shown in FIGS. 68 and 69, the polycrystalline silicon film 66n silicon oxide film on the substrate 1 is formed, to form the ONO film 67 made of silicon nitride film and a silicon oxide film. ONO膜67は、メモリセルを構成するMISFETの第2ゲート絶縁膜として使用され、例えば基板1上にCVD法で膜厚5nmの酸化シリコン膜、膜厚7nmの窒化シリコン膜および膜厚4nmの酸化シリコン膜を順次堆積することによって形成する。 ONO film 67 is used as the second gate insulating film of a MISFET composing the memory cell, for example, a silicon oxide film having a film thickness of 5nm on the substrate 1 by the CVD method, oxidation of the silicon nitride film and a film thickness 4nm of film thickness 7nm formed by sequentially depositing a silicon film.

次に、図70および図71に示すように、ONO膜67の上部にP(リン)をドープしたn型多結晶シリコン膜14n、WN X膜24、W膜25および窒化シリコン膜8を順次堆積する。 Next, as shown in FIGS. 70 and 71, n-type polycrystalline silicon film 14n which at the top of the ONO film 67 doped with P (phosphorus), sequentially deposited WN X film 24, W film 25 and the silicon nitride film 8 to. 多結晶シリコン膜14n、W膜25および窒化シリコン膜8は、前記実施の形態1と同じ方法で堆積する。 Polycrystalline silicon film 14n, W film 25 and the silicon nitride film 8 is deposited in the same manner as that of the first embodiment. また、WN X膜24は、多結晶シリコン膜14nとの接触抵抗を低減するため、前記実施の形態2と同様の方法で堆積する。 Further, WN X film 24 for reducing the contact resistance between the polycrystalline silicon film 14n, is deposited in the same manner as in the second embodiment. すなわち、WN X膜24は、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるような条件で形成する。 That, WN X film 24, nitrogen elemental composition during device completed at least 7% to 10% or more, preferably 13% or more, more preferably formed under the condition of 18% or more. また、素子完成時の残存膜厚を少なくとも1nm以上とするため、成膜時のWN X膜24の膜厚は、5nmから10nmの範囲内とすることが望ましい。 Further, in order to at least 1nm or more residual film thickness at the time of element completion, the thickness of the WN X film 24 at the time of film formation, it is preferably in the range from 5nm to 10 nm. また、WN X膜24と多結晶シリコン膜14nとの接触抵抗を低減するために、前記実施の形態3、4または5で説明したプロセスを採用してもよい。 Further, in order to reduce the contact resistance between the polycrystalline silicon film 14n and WN X film 24 may be adopted a process described in Embodiment 3, 4 or 5 of the embodiment.

多結晶シリコン膜14nは、メモリセルを構成するMISFETのコントロールゲート電極およびワード線WLとして使用される。 Polycrystalline silicon film 14n is used as a control gate electrode and the word line WL of the MISFET constituting a memory cell. また、窒化シリコン膜8は、コントロールゲート電極の上部を保護する絶縁膜として使用される。 Further, the silicon nitride film 8 is used as an insulating film for protecting the top of the control gate electrode. 多結晶シリコン膜14nは、Ge(ゲルマニウム)を最大で50%前後含んだシリコン膜で構成することもできる。 Polycrystalline silicon film 14n may be comprised of a silicon film containing around 50% of Ge (germanium) at maximum.

次に、図72に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜(図示せず)をマスクにして窒化シリコン膜8、W膜24、WN X膜25、多結晶シリコン膜14n、ONO膜67および多結晶シリコン膜66nを順次ドライエッチングすることにより、多結晶シリコン66nからなるフローティングゲート電極68と、W膜24、WN X膜25および多結晶シリコン膜14nからなるポリメタル構造のコントロールゲート電極69(ワード線WL)を形成する。 Next, as shown in FIG. 72, the silicon nitride and the photoresist film formed on the silicon nitride film 8 (not shown) as a mask film 8, W film 24, WN X film 25, the polycrystalline silicon film 14n , are dry etched successively ONO film 67 and the polycrystalline silicon film 66n, a floating gate electrode 68 made of polycrystalline silicon 66n, W film 24, control of WN X film 25 and the polycrystalline silicon film consisting 14n polymetal structure gate electrode 69 is formed (word line WL).

次に、図73に示すように、MISFETのソースおよびドレインを構成するn型半導体領域70を形成する。 Next, as shown in FIG. 73, to form an n-type semiconductor region 70 constituting the source and drain of MISFET. n型半導体領域70は、p型ウエル3にn型不純物(例えばヒ素(As))をイオン注入した後、基板1を約900℃で熱処理し、上記n型不純物をp型ウエル3内に拡散させることによって形成する。 n-type semiconductor region 70, after the n-type impurity in the p-type well 3 (for example, arsenic (As)) is ion-implanted, heat-treated substrate 1 at about 900 ° C., diffusing the n-type impurity into the p-type well 3 formed by.

ここまでの工程で、ゲート電極(フローティングゲート電極68およびコントロールゲート電極69)のスペース領域のゲート絶縁膜6には、ゲート電極の加工工程や不純物のイオン注入工程で生じたダメージが生じている。 In the steps so far described, the gate insulating film 6 in the space region of the gate electrode (floating gate electrode 68 and control gate electrode 69), the damage caused by the ion implantation process of processing steps and impurity of the gate electrode has occurred. このダメージは、フローティングゲート電極68に注入された電子がフローティングゲート電極68の端部から基板1にリークするパスとなるなど、ゲート絶縁膜6の品質を劣化させるため、十分に除去しておく必要がある。 This damage, because electrons injected into the floating gate electrode 68 and the path that leaks to the substrate 1 from the end portion of the floating gate electrode 68, degrading the quality of the gate insulating film 6, necessary to sufficiently remove there is.

そこで、フッ酸を使ってゲート絶縁膜6をエッチングした後、薄くなったゲート絶縁膜6を補填・再生するための再酸化処理を行う。 Accordingly, after etching the gate insulating film 6 by using the hydrofluoric acid, to re-oxidation process to compensate and reproducing gate insulating film 6 thinner. この再酸化処理を前記実施の形態1と同様の方法で行うことにより、W膜25およびWN X膜24の酸化を防ぎ、かつ基板1表面の酸化物汚染を極めて低いレベルに保つことができる。 By performing this re-oxidation treatment in the same manner as that of the first embodiment, to prevent oxidation of the W film 25 and WN X film 24, and it is possible to maintain the oxide contamination of the surface of the substrate 1 to a very low level. この再酸化処理により、図74に示すように、ゲート電極(フローティングゲート電極68およびコントロールゲート電極69)のスペース領域すなわちn型半導体領域(ソース、ドレイン)70の表面と、フローティングゲート電極68の側壁下端部とにゲート絶縁膜6が再形成される。 This reoxidation process, as shown in FIG. 74, a space area that is, n-type semiconductor region (source, drain) 70 of the surface of the gate electrode (floating gate electrode 68 and control gate electrode 69), the side walls of the floating gate electrode 68 the gate insulating film 6 is re-formed on the lower end.

次に、基板1の表面を洗浄した後、図75に示すように、基板1上に低圧CVD法で窒化シリコン膜11を堆積する。 Next, after cleaning the surface of the substrate 1, as shown in FIG. 75, a silicon nitride film 11 by a low pressure CVD method on the substrate 1. この洗浄処理および窒化シリコン膜11の堆積を前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができる。 By performing the deposition of the cleaning process and the silicon nitride film 11 in the same manner as that of the first embodiment, it is possible to keep the contamination of the substrate 1 by oxidation of W in extremely low levels.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Or more, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say.

前記実施の形態では、DRAM、DRAM混載ロジックLSI、CMOSロジックLSI、フラッシュメモリに適用した場合について説明したが、これらのLSIに限定されるものではなく、ポリメタル(Polymetal)構造の導電膜でゲート電極を形成したMISFETを有するLSIに広く適用することができる。 In the above embodiment, DRAM, DRAM-embedded logic LSI, CMOS logic LSI, has been described as being applied to a flash memory, it is not limited to these LSI, the gate electrode of a conductive film of a polymetal (Polymetal) Structure it is widely applicable to things LSI having the formed MISFET with.

また、本願に記載した発明は、その本質がポリシリコン層と深く結びついているため、ポリシリコン層が必須である場合を除き、ポリシリコン層のない非ポリシリコンメタルゲート電極にも適用できることはいうまでもない。 Further, the invention herein described, the essence since the deeply the polysilicon layer, except where the polysilicon layer is essential, says that can be applied to no polysilicon layer non polysilicon gate electrode until no.

本発明は、本発明は、例えばポリメタルゲートを有する集積回路装置の製造等に利用することができる。 The present invention, the present invention can be utilized in the manufacture or the like of an integrated circuit device having, for example, poly-metal gate.

本発明の一実施の形態である半導体集積回路装置が形成された半導体チップの全体平面図である。 It is an overall plan view of a semiconductor chip on which the semiconductor integrated circuit device is formed according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の要部平面図である。 It is a fragmentary plan view of a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。 It is a fragmentary plan view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。 It is a fragmentary plan view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。 It is an enlarged sectional view of the semiconductor substrate showing the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断拡大面図である。 It is a main portion sectional enlarged view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造に用いるバッチ式縦型酸化炉の概略図である。 It is a schematic view of a batch type vertical oxidation furnace used for manufacturing the semiconductor integrated circuit device according to an embodiment of the present invention. 図14に示すバッチ式縦型酸化炉に接続された触媒方式の水蒸気/水素混合ガス生成装置を示す概略図である。 It is a schematic diagram showing a steam / hydrogen mixed gas generator of a catalyst type connected to a batch type vertical oxidizing furnace shown in FIG. 14. 図15に示す水蒸気/水素混合ガス生成装置の配管系統図である。 A piping diagram of the steam / hydrogen mixed gas generator shown in FIG. 15. 水蒸気/水素混合ガスを使った酸化還元反応の平衡蒸気圧比(P H2O /P H2 )の温度依存性を示すグラフである。 It is a graph showing the temperature dependency of the equilibrium vapor pressure ratio of redox reaction using steam / hydrogen mixed gas (P H2O / P H2). 図14に示すバッチ式縦型酸化炉を使った再酸化プロセスシーケンスの説明図である。 It is an illustration of a re-oxidation process sequence using a batch type vertical oxidizing furnace shown in FIG. 14. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。 It is an enlarged sectional view of the semiconductor substrate showing the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. (a)は、本発明の一実施の形態である半導体集積回路装置の製造に用いる枚葉式酸化炉の概略図、(b)は、(a)のB−B'線に沿った断面図である。 (A) is a schematic view of a single wafer processing oxidation furnace used in the manufacture of a semiconductor integrated circuit device in an embodiment of the present invention, (b) is a sectional view taken along line B-B 'of (a) it is. タングステン−水系の酸化還元電位とpHとの関係を示す状態図である。 Tungsten - is a state diagram showing the relationship between the redox potential and pH of the aqueous. W膜表面に形成された自然酸化膜の水洗による除去効果を全反射蛍光X線で測定した結果を示すグラフである。 The removal effect by water washing of the natural oxide film formed on the W film surface is a graph showing the results of measurement by the total reflection X-ray fluorescence. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。 It is a fragmentary plan view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. ゲート電極の一部を構成するWN X膜を形成する際の窒素流量とWN X膜の結晶構造との関係をX線回折測定により調べた結果を示すグラフである。 The relationship between the nitrogen flow rate and the WN X film crystal structure during the formation of the WN X film constituting a part of the gate electrode is a graph showing the results of examining the X-ray diffraction measurement. (a)、(b)は、アルゴンガスの流量を一定に保ち、窒素ガス流量を変えて成膜したWN X膜を種々の温度で熱処理した時の膜応力を測定したグラフである。 (A), (b) keeps the flow rate of argon gas constant is a graph of film stress when heat-treating the WN X film formed by changing the flow rate of nitrogen gas at various temperatures. 窒素ガスとアルゴンガスの流量比を変えて成膜したWN X膜を含むゲート電極の耐圧、およびWN X膜/多結晶シリコン膜界面の接触抵抗の関係を調べた結果を示すグラフである。 By changing the flow ratio of nitrogen gas and argon gas is a graph showing the results of examining the breakdown voltage, and WN X film / relationship of the contact resistance of the polycrystalline silicon film interface of the gate electrode including the formed WN X film. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1 半導体基板(ウエハ) 1 semiconductor substrate (wafer)
1A 半導体チップ 2 素子分離溝 3 p型ウエル 4 n型ウエル 5 酸化シリコン膜 6 ゲート絶縁膜7A〜7G ゲート電極 8 窒化シリコン膜 9 n型半導体領域(ソース、ドレイン) 1A semiconductor chip 2 isolation trench 3 p-type well 4 n-type well 5 a silicon oxide film 6 gate insulating film 7A~7G gate electrode 8 silicon nitride film 9 n-type semiconductor region (source, drain)
10 p -型半導体領域11 窒化シリコン膜11c サイドウォールスペーサ12 n +型半導体領域(ソース、ドレイン) 10 p - -type semiconductor region 11 the silicon nitride film 11c sidewall spacers 12 n + -type semiconductor region (source, drain)
13 p +型半導体領域(ソース、ドレイン) 13 p + -type semiconductor region (source, drain)
14a アモルファスシリコン膜14n、14p 多結晶シリコン膜15 層間絶縁膜16、17 コンタクトホール18 プラグ19 酸化シリコン膜20 スルーホール21、22 コンタクトホール23 プラグ24 WN X膜25 W膜26 フォトレジスト膜27 酸化物(WO X 14a amorphous silicon film 14n, 14p polycrystalline silicon film 15 interlayer insulating films 16 and 17 contact hole 18 plug 19 plug 24 the silicon oxide film 20 through hole 21, 22 the contact hole 23 WN X film 25 W film 26 a photoresist film 27 oxide (WO X)
28、29 フォトレジスト膜30〜33 配線34a アモルファスシリコン膜40 層間絶縁膜41 多結晶シリコン膜42 サイドウォールスペーサ43 スルーホール44 プラグ45 窒化シリコン膜46 酸化シリコン膜47 溝48 下部電極49 容量絶縁膜50 上部電極51 酸化シリコン膜60〜63 フォトレジスト膜64 n型多結晶シリコン膜65 W膜66n 多結晶シリコン膜67 ONO膜68 フローティングゲート電極69 コントロールゲート電極70 n型半導体領域(ソース、ドレイン) 28, 29 a photoresist film 30 to 33 wires 34a amorphous silicon film 40 interlayer insulating film 41 a polycrystalline silicon film 42 sidewall spacers 43 through holes 44 Plug 45 silicon nitride film 46 a silicon oxide film 47 groove 48 lower electrode 49 capacitive insulating film 50 upper electrode 51 a silicon oxide film 60 to 63 the photoresist film 64 n-type polycrystalline silicon film 65 W film 66n polycrystalline silicon film 67 ONO film 68 a floating gate electrode 69 a control gate electrode 70 n-type semiconductor region (source, drain)
100 枚葉式酸化炉101 チャンバ103 均熱リング104 サセプタ105 支持アーム106 熱電対107 ハロゲンランプ108 ガス導入管109 貫通孔110 隔壁111 排気管140 ガス生成装置141 反応器142 コイル143 ヒータ144a、144b、144c ガス貯留槽145 配管146a、146b、146c マスフローコントローラ147a、147b、147c 開閉バルブ148 希釈ライン150 バッチ式縦型酸化炉151 チャンバ152 ヒータ153 石英ボート154 ガス導入管155 排気管BL ビット線BP ボンディングパッド C 情報蓄積用容量素子 L アクティブ領域MARY メモリアレイPC 周辺回路部Qn nチャネル型MISFET 100 single wafer oxidation furnace 101 chamber 103 soaking ring 104 susceptor 105 supporting arm 106 thermocouple 107 halogen lamps 108 gas introduction pipe 109 through holes 110 partition wall 111 exhaust pipe 140 gas generator 141 reactor 142 coil 143 heaters 144a, 144b, 144c gas reservoir 145 pipe 146a, 146b, 146c mass flow controllers 147a, 147b, 147c-off valve 148 dilution line 150 batch-type vertical oxidation furnace 151 chamber 152 heater 153 quartz boat 154 gas introduction pipe 155 exhaust pipe BL bit line BP bonding pad C information storage capacitor L active region MARY memory array PC peripheral circuit portion Qn n-channel type MISFET
Qp pチャネル型MISFET Qp p-channel type MISFET
Qt メモリセル選択用MISFET Qt memory cell selecting MISFET
WL ワード線 WL word line

Claims (19)

  1. 以下の工程を含む半導体集積回路装置の製造方法: The method of manufacturing a semiconductor integrated circuit device comprising the steps of:
    (a)ウエハの第1の主面上に高融点金属膜を形成する工程; (A) forming a refractory metal film on the first main surface of the wafer;
    (b)前記高融点金属膜が形成された前記ウエハの前記第1の主面を、前記高融点金属の酸化物を還元する条件下で、摂氏600度以上の第1の温度まで昇温する工程; The (b) the first main surface of the wafer to the refractory metal film is formed under conditions that reduce oxides of the refractory metals, is heated to a first temperature above 600 degrees Celsius process;
    (c)水素と、触媒によって酸素および水素から合成された水分とを含む混合ガス雰囲気中において、大気圧以下で1300Pa以上の圧力で、前記高融点金属膜を酸化することなく、前記ウエハの前記第1の主面上のシリコンを主要な成分として含む部分に対して、前記第1の温度で酸化処理を施す工程; (C) with hydrogen in a mixed gas atmosphere containing moisture synthesized from oxygen and hydrogen by the catalyst, at 1300Pa or more pressure below atmospheric pressure, without oxidizing the refractory metal film, the said wafer process for the portion containing silicon on a first major surface as the main component, is subjected to an oxidation treatment at the first temperature;
    (d)前記(c)工程の後、過酸化水素を実質的に含まない中性または弱アルカリ性で、前記高融点金属−水系の酸化還元電位とpH状態図においてpH6.5〜12の範囲で還元電位の領域にある水または薬液により、前記ウエハの前記第1の主面を洗浄する工程。 After; (d) (c) step, a substantially neutral or slightly alkaline not containing hydrogen peroxide, the refractory metal - in the range of pH6.5~12 in redox potential and pH phase diagram of water with water or a chemical solution in the region of the reduction potential, the step of washing said first main surface of the wafer.
  2. さらに、以下の工程を含むことを特徴とする請求項1記載の半導体集積回路装置の製造方法: Furthermore, a method of manufacturing a semiconductor integrated circuit device according to claim 1, characterized in that it comprises the following steps:
    (e)前記(c)工程の後、前記(d)工程の前、前記高融点金属に関して還元性条件下で、前記ウエハの前記第1の主面を摂氏500度未満の第2の温度まで降温し、還元性雰囲気から窒素ガス雰囲気に切り替える工程。 (E) after the step (c) prior to step (d), under reducing conditions with respect to the refractory metal, said first main surface of the wafer to a second temperature of less than 500 degrees Celsius cooling, and the step of switching to a nitrogen gas atmosphere from a reducing atmosphere.
  3. 前記第2の温度は、摂氏400度であることを特徴とする請求項2記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 2, characterized in that the 400 ° C.
  4. 前記第2の温度は、摂氏300度であることを特徴とする請求項3記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 3, characterized in that the 300 ° C.
  5. 前記第2の温度は、摂氏200度であることを特徴とする請求項4記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 4, characterized in that it is a 200 degrees Celsius.
  6. 前記第2の温度は、摂氏100度であることを特徴とする請求項5記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 5, characterized in that the 100 ° C.
  7. 前記第2の温度は、摂氏70度から摂氏20度の範囲であることを特徴とする請求項6記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 6, wherein the range from 70 degrees Celsius to 20 degrees Celsius.
  8. 前記シリコンを主要な成分として含む部分は、前記ウエハの前記第1の主面の少なくとも一部を構成する、シリコンを主要な成分として含むシリコンベース表面領域と、前記ウエハの前記第1の主面上のシリコンを主要な成分として含むシリコンベース膜領域とを含むことを特徴とする請求項1記載の半導体集積回路装置の製造方法。 Portion including the silicon as a major component, a silicon-based surface region including forming at least a part of said first main surface of the wafer, the silicon as the main component, the first main surface of the wafer the method of manufacturing a semiconductor integrated circuit device according to claim 1, characterized in that it comprises a silicon-based film region including a silicon above as a major component.
  9. 前記混合ガス雰囲気の気圧は、常圧または準常圧減圧領域(Subatmospheric region)であることを特徴とする請求項8記載の半導体集積回路装置の製造方法。 Pressure of the mixed gas atmosphere, a method of manufacturing a semiconductor integrated circuit device according to claim 8, wherein it is a normal pressure or sub-atmospheric vacuum region (Subatmospheric region).
  10. 前記混合ガスは、窒素ガス、アルゴンガスまたはヘリウムガスを含むことを特徴とする請求項9記載の半導体集積回路装置の製造方法。 The gas mixture, a method of manufacturing a semiconductor integrated circuit device according to claim 9, wherein the containing nitrogen gas, argon gas or helium gas.
  11. 前記高融点金属膜は、モリブデンまたはタングステンを主要な成分として含むことを特徴とする請求項1記載の半導体集積回路装置の製造方法。 It said refractory metal film, a method of manufacturing a semiconductor integrated circuit device according to claim 1, characterized in that it comprises a molybdenum or tungsten as a major component.
  12. 以下の工程を含む半導体集積回路装置の製造方法: The method of manufacturing a semiconductor integrated circuit device comprising the steps of:
    (a)ウエハの第1の主面上に高融点金属膜を形成する工程; (A) forming a refractory metal film on the first main surface of the wafer;
    (b)前記高融点金属膜が形成された前記ウエハの前記第1の主面を、前記高融点金属膜の酸化物を還元する条件下で、摂氏600度以上の第1の温度までランプ加熱(Lamp heating)により昇温する工程; (B) said first main surface of the wafer the refractory metal film is formed under conditions that reduce oxides of the refractory metal film, lamp heating to a first temperature above 600 degrees Celsius a step of raising the temperature by (Lamp heating);
    (c)水素と水分とを含む混合ガス雰囲気中において、大気圧以下で1300Pa以上の圧力で、前記高融点金属膜を酸化することなく、前記ウエハの前記第1の主面上のシリコンを主要な成分として含む部分に対して、前記第1の温度で酸化処理を施す工程; (C) in a hydrogen and water and a mixed gas atmosphere containing, at 1300Pa or more pressure below atmospheric pressure, without oxidizing the refractory metal film, leading the silicon on the first main surface of the wafer process for the portion containing as a component, is subjected to an oxidation treatment at the first temperature;
    (d)前記(c)工程の後、過酸化水素を実質的に含まない中性または弱アルカリ性で、前記高融点金属−水系の酸化還元電位とpH状態図においてpH6.5〜12の範囲で還元電位の領域にある水または薬液により、前記ウエハの前記第1の主面を洗浄する工程。 After; (d) (c) step, a substantially neutral or slightly alkaline not containing hydrogen peroxide, the refractory metal - in the range of pH6.5~12 in redox potential and pH phase diagram of water with water or a chemical solution in the region of the reduction potential, the step of washing said first main surface of the wafer.
  13. さらに、以下の工程を含むことを特徴とする請求項12記載の半導体集積回路装置の製造方法: Furthermore, a method of manufacturing a semiconductor integrated circuit device according to claim 12, characterized in that it comprises the following steps:
    (e)前記(c)工程の後、前記(d)工程の前、前記高融点金属膜に関して還元性条件下で、前記ウエハの前記第1の主面を摂氏500度未満の第2の温度まで降温し、還元性雰囲気から窒素ガス雰囲気に切り替える工程。 (E) after the step (c) prior to step (d), under reducing conditions with respect to the refractory metal film, a second temperature of less than 500 degrees Celsius said first main surface of the wafer the temperature was lowered to the step of switching to a nitrogen gas atmosphere from a reducing atmosphere.
  14. 前記第2の温度は、摂氏400度であることを特徴とする請求項13記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 13 which is a 400 degrees Celsius.
  15. 前記第2の温度は、摂氏300度であることを特徴とする請求項14記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 14 which is a 300 degrees Celsius.
  16. 前記第2の温度は、摂氏200度であることを特徴とする請求項15記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 15, wherein it is 200 degrees Celsius.
  17. 前記第2の温度は、摂氏100度であることを特徴とする請求項16記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 16, wherein the 100 ° C.
  18. 前記第2の温度は、摂氏70度から摂氏20度の範囲であることを特徴とする請求項17記載の半導体集積回路装置の製造方法。 The second temperature is a method of manufacturing a semiconductor integrated circuit device according to claim 17, wherein the range from 70 degrees Celsius to 20 degrees Celsius.
  19. 前記シリコンを主要な成分として含む部分は、前記ウエハの前記第1の主面の少なくとも一部を構成する、シリコンを主要な成分として含むシリコンベース表面領域と、前記ウエハの前記第1の主面上のシリコンを主要な成分として含むシリコンベース膜領域とを含むことを特徴とする請求項12記載の半導体集積回路装置の製造方法。 Portion including the silicon as a major component, a silicon-based surface region including forming at least a part of said first main surface of the wafer, the silicon as the main component, the first main surface of the wafer the method of manufacturing a semiconductor integrated circuit device according to claim 12, characterized in that it comprises a silicon-based film region including a silicon above as a major component.
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