JP2005252126A - Method of working wafer - Google Patents

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Yusuke Nagai
Yosuke Watanabe
賢史 小林
祐介 永井
陽介 渡辺
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Disco Abrasive Syst Ltd
株式会社ディスコ
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a wafer working method by which decomposed layers are formed along scheduled dividing lines of a wafer, and folding resistances of chips divided along the scheduled dividing lines formed with the decomposed layers can be improved. <P>SOLUTION: A wafer working method for dividing a wafer by which functional elements are disposed in areas divided by lattice-shaped scheduled dividing lines on a front surface includes a decomposed layer forming step for forming a decomposed layer along the scheduled dividing lines inside the wafer by irradiating the wafer with a pulse laser beam that is permeable along the scheduled dividing lines; a dividing step for dividing the wafer into chips along the scheduled dividing lines by applying an external force along the scheduled dividing lines formed with the decomposed layers; a chip supporting step for disposing the divided chips on a supporting member while turning their rear surfaces upside with a space between each other; and a decomposed area removing step for removing the decomposed layers residual on side faces of the chips disposed on the supporting member with a space between each other. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、表面に格子状に形成された分割予定ラインによって区画された領域に機能素子が配設されたウエーハを、分割予定ラインに沿って分割するウエーハの分割方法に関する。 The present invention is a wafer functional element in regions partitioned is disposed by dividing lines formed in a lattice pattern on the surface, to the wafer dividing method of dividing along the dividing lines.

半導体デバイス製造工程においては、略円板形状である半導体ウエーハの表面に格子状に配列されたストリートと呼ばれる分割予定ラインによって複数の領域が区画され、この区画された領域にIC、LSI等の回路(機能素子)を形成する。 The semiconductor in the device manufacturing process, a plurality of areas are sectioned by dividing lines on the front surface of a substantially disk shape called streets arranged in a lattice pattern, IC of the sectioned areas, circuits such as LSI to form a (functional element). そして、半導体ウエーハを分割予定ラインに沿って切断することにより回路が形成された領域を分割して個々の半導体チップを製造している。 Then, it manufactures individual semiconductor chips by dividing a region where circuits are formed by cutting the semiconductor wafer along the dividing lines. また、サファイヤ基板の表面にフォトダイオード等の受光素子(機能素子)やレーザーダイオード等の発光素子(機能素子)等が積層された光デバイスウエーハも分割予定ラインに沿って切断することにより個々のフォトダイオード、レーザーダイオード等の光デバイスに分割され、電気機器に広く利用されている。 Further, the individual photo by cutting also the optical device wafer-emitting element (functional element) and the like are laminated in such light-receiving element (functional element) and laser diodes of the photodiode or the like on the surface of the sapphire substrate along the dividing lines diode, is divided into optical devices such as laser diodes, it is widely used in electric equipment.

上述した半導体ウエーハや光デバイスウエーハ等の分割予定ラインに沿った切断は、通常、ダイサーと称されている切削装置によって行われている。 Cutting along the dividing lines of the semiconductor wafer or optical device wafer as described above is generally carried out by a cutting machine called a dicer. この切削装置は、半導体ウエーハや光デバイスウエーハ等の被加工物を保持するチャックテーブルと、該チャックテーブルに保持された被加工物を切削するための切削手段と、チャックテーブルと切削手段とを相対的に移動せしめる切削送り手段とを具備している。 The cutting device, relative a chuck table for holding a workpiece such as a semiconductor wafer or optical device wafer, cutting means for cutting the workpiece held on the chuck table, and a cutting means and the chuck table and a mobile allowed to cutting feed means manner. 切削手段は、回転スピンドルと該スピンドルに装着された切削ブレードおよび回転スピンドルを回転駆動する駆動機構を備えたスピンドルユニットを含んでいる。 The cutting means includes a spindle unit having a drive mechanism for rotating the rotary spindle and the cutting blade and the rotary spindle is mounted on the spindle. 切削ブレードは円盤状の基台と該基台の側面外周部に装着された環状の切れ刃からなっており、切れ刃は例えば粒径3μm程度のダイヤモンド砥粒を電鋳によって基台に固定し厚さ20μm程度に形成されている。 Cutting blade is composed of the cutting edge of a disc-shaped base and the substrate table ring attached to the wall part of the cutting edge is fixed to the base by electroforming diamond abrasive grains of, for example, about the particle size 3μm It has a thickness of 20μm approximately.

しかるに、切削ブレードは20μm程度の厚さを有するため、チップを区画する分割予定ラインとしては幅が50μm程度必要となり、ウエーハの面積に対する分割予定ラインが占める面積比率が大きく、生産性が悪いという問題がある。 However, since the cutting blade having a thickness of about 20 [mu] m, the width is required about 50μm the dividing lines for sectioning the chip, a large area ratio occupied by the dividing lines to the area of ​​the wafer, reducing productivity issues there is. また、サファイヤ基板、炭化珪素基板等はモース硬度が高いため、上記切削ブレードによる切断は必ずしも容易ではない。 Further, sapphire substrate, silicon carbide substrate, etc. have high Mohs hardness, cutting with the cutting blade is not always easy.

一方、近年半導体ウエーハ等の板状の被加工物を分割する方法として、その被加工物に対して透過性を有するパルスレーザー光線を用い、分割すべき領域の内部に集光点を合わせてパルスレーザー光線を照射するレーザー加工方法も試みられている。 On the other hand, as a method of dividing a plate-like workpiece such as a semiconductor wafer, the use of a pulsed laser beam capable of passing through the workpiece, the pulsed laser beam inside the combined focal point of the area to be divided laser processing method of irradiating has been attempted. このレーザー加工方法を用いた分割方法は、被加工物の一方の面側から内部に集光点を合わせて被加工物に対して透過性を有する赤外光領域のパルスレーザー光線を照射し、被加工物の内部に分割予定ラインに沿って変質層を連続的に形成し、この変質層が形成されることによって強度が低下した分割予定ラインに沿って外力を加えることにより、被加工物を分割するものである。 Dividing method using the laser processing method irradiates a pulsed laser beam of infrared light region capable of passing through the workpiece while locating a converging point within the one surface side of the workpiece, the workpiece deteriorated layers formed continuously along the inside the dividing lines of, by applying an external force along the dividing line strength is lowered by this altered layer is formed, dividing the workpiece it is intended to. (例えば、特許文献1参照。) (E.g., see Patent Document 1.)
特許第3408805号公報 Patent No. 3408805 Publication

而して、ウエーハの分割予定ラインに沿って変質層を形成し、該変質層が形成された分割予定ラインに沿って外力を加えることにより分割されたチップの側面には変質層が残留しており、この変質層がチップの抗折強度を低下させるという問題がある。 And Thus, a deteriorated layer formed along the dividing lines of the wafer, deteriorated layer on the side of the divided chips by applying an external force along the dividing lines the modified electrolyte layer has been formed remains cage, the altered layer there is a problem that reduces the bending strength of the chip. また、ウエーハは個々のチップに分割する前に研削装置によって裏面が研削され所定の厚さに形成されることから、ウエーハの裏面には研削によって生じたマイクロクラックが残留しており、このマイクロクラックと上記残留変質層とが相まってチップの抗折強度をより低下させる。 Further, the wafer since the back surface by the grinding apparatus before splitting into individual chips are formed to a predetermined been ground thickness, the back surface of the wafer has residual microcracks caused by grinding, the microcracks the residue altered layer and is thereby combined more reduced die strength of a chip with.

本発明は上記事実に鑑みてなされたものであり、その主たる技術的課題は、ウエーハの分割予定ラインに沿ってパルスレーザー光線を照射することにより変質層を形成し、該変質層が形成された分割予定ラインに沿って分割されたチップの抗折強度を向上させることができるウエーハの加工方法を提供することである。 The present invention has been made in view of the above circumstances, the principal object is the deteriorated layer formed by irradiating a pulse laser beam along the dividing lines of the wafer, the modified electrolyte layer is formed divided to provide a wafer processing method that can improve the bending strength of the divided chip along scheduled line.

上記主たる技術課題を解決するため、本発明によれば、表面に格子状に形成された分割予定ラインによって区画された領域に機能素子が配設されたウエーハを、分割予定ラインに沿って分割するウエーハの加工方法であって、 To solve the above object, according to the present invention, the wafer functional element in regions partitioned is disposed by dividing lines formed in a lattice pattern on the surface is divided along the dividing lines a wafer processing method,
ウエーハに対して透過性を有するパルスレーザー光線を分割予定ラインに沿って照射し、ウエーハの内部に分割予定ラインに沿って変質層を形成する変質層形成工程と、 A deteriorated layer forming step of a pulsed laser beam is irradiated along the dividing lines to form a deteriorated layer in the inside of the wafer along the dividing lines capable of passing through the wafer,
変質層が形成された分割予定ラインに沿って外力を付与し、ウエーハを分割予定ラインに沿って個々のチップに分割する分割工程と、 Altered layer along the formed dividing lines by applying an external force, a dividing step of dividing into individual chips along the wafer dividing lines,
個々に分割されたチップを裏面を上にして互いに間隔を設けて支持部材に配設するチップ支持工程と、 A chip supporting step of disposing the support member is provided apart from each other a chip that is divided into individual and the back surface up,
該支持部材に互いに間隔を設けて配設されたチップの側面に残留している変質層を除去する変質領域除去工程と、を含む、 Including the affected region removal step of removing a deteriorated layer remaining on the side surface of the chip which is disposed spaced from each other to the support member,
ことを特徴とするウエーハの加工方法が提供される。 The wafer processing method, characterized in that there is provided.

また、本発明によれば、表面に格子状に形成された分割予定ラインによって区画された領域に機能素子が配設されたウエーハを、分割予定ラインに沿って分割するウエーハの加工方法であって、 Further, according to the present invention, the wafer functional element in regions partitioned is disposed by dividing lines formed in a lattice pattern on the surface, a method for processing a wafer is divided along the dividing lines ,
ウエーハに対して透過性を有するパルスレーザー光線を分割予定ラインに沿って照射し、ウエーハの内部に分割予定ラインに沿って変質層を形成する変質層形成工程と、 A deteriorated layer forming step of a pulsed laser beam is irradiated along the dividing lines to form a deteriorated layer in the inside of the wafer along the dividing lines capable of passing through the wafer,
該変質層形成工程を実施する前または後にウエーハの表面を保持テープに貼着するテープ貼着工程と、 A tape affixing step of attaching the holding tape surface before or after the wafer implementing the modified electrolyte layer formation step,
保持テープに装着されたウエーハの変質層が形成された分割予定ラインに沿って外力を付与し、ウエーハを分割予定ラインに沿って個々のチップに分割する分割工程と、 A dividing step of dividing into individual chips by applying an external force, along the wafer dividing lines along the affected layer is attached to the carrier tape wafer is formed dividing lines,
個々のチップに分割されたウエーハが貼着された保持テープを拡張して各チップ間に隙間を形成するテープ拡張工程と、 A tape expanding step of forming gaps by expanding the holding tape wafer is divided into individual chips are bonded between the chip,
該保持テープが拡張され各チップ間に隙間が形成された状態でチップの側面に残留している変質層を除去する変質層除去工程と、を含む、 Including a deteriorated layer removal step of removing a deteriorated layer remaining on the side surface of the chip in a state where gaps are formed between the chips the retaining tape is extended,
ことを特徴とするウエーハの加工方法が提供される。 The wafer processing method, characterized in that there is provided.

上記変質層除去工程は、エッチング特にプラズマエッチングによって遂行されることが望ましい。 The deteriorated layer removal step, it is desirable that etching be particularly performed by plasma etching. 更に、上記分割工程は、上記テープ拡張工程において保持テープを拡張することにより遂行されることが望ましい。 Further, the dividing step is desirably performed by extending the support tape in the tape expanding step.

本発明におけるウエーハの加工方法は上記工程からなっているので、表面に格子状に形成された分割予定ラインに沿ってパルスレーザー光線を照射することにより変質層を形成し、該変質層が形成された分割予定ラインに沿って分割されたチップの側面に残留している変質層が除去されるので、分割されたチップの抗折強度を向上させることができる。 Since the wafer processing method of the present invention consists of the process, the deteriorated layer formed by irradiating a pulse laser beam along the dividing lines formed in a lattice pattern on the surface, the modified electrolyte layer is formed since altered layer remaining on the sides of the divided chip along the dividing lines are removed, it is possible to improve the bending strength of the divided chips.

以下、本発明によるウエーハの加工方法の好適な実施形態について、添付図面を参照して詳細に説明する。 Preferred embodiments of the wafer processing method according to the present invention will be described in detail with reference to the accompanying drawings.

図1には、本発明に従って加工されるウエーハとしての半導体ウエーハの斜視図が示されている。 FIG. 1 is a perspective view of a semiconductor wafer as a wafer to be processed in accordance with the present invention. 図1に示す半導体ウエーハ2は、シリコンウエーハからなっており、表面2aに複数の分割予定ライン21が格子状に形成されているとともに、該複数の分割予定ライン21によって区画された複数の領域に機能素子としての回路22が形成されている。 The semiconductor wafer 2 shown in FIG. 1 is a silicon wafer, with a plurality of dividing lines 21 are formed in a lattice shape on the surface 2a, a plurality of regions partitioned by the dividing lines 21 of the plurality of circuit 22 as a functional element is formed.

このように構成された半導体ウエーハ2は、その表面2aを環状のフレームに装着された保持テープに貼着するテープ貼着工程を実施する。 The semiconductor wafer 2 that is configured to performs the tape attaching step of attaching the surface 2a on the holding tape mounted on an annular frame. テープ貼着工程は、図2に示すように環状のフレーム3に装着された伸長可能な保持テープ30の表面に半導体ウエーハ2の表面2aを貼着する(従って、半導体ウエーハ2のの裏面2bが上側となる)。 Tape applying step, adhering the surface 2a of the semiconductor wafer 2 on the surface of the extensible support tape 30 mounted on an annular frame 3 as shown in FIG. 2 (hence, of the back surface 2b is a semiconductor wafer 2 the upper side). なお、上記保持テープ30は、図示の実施形態においては厚さが100μmのポリ塩化ビニル(PVC)からなる伸縮可能なシート基材の表面にアクリル樹脂系の糊が厚さが5μm程度塗布されている。 Incidentally, the holding tape 30, adhesive thickness of acrylic resin on the surface of the stretchable sheet substrate made of polyvinyl chloride is 100μm thick (PVC) in the illustrated embodiment is applied about 5μm there. この糊は紫外線等の外的刺激によって粘着力が低下する性質を有するものが用いられている。 The glue is is used which has a property of lowering the adhesive force by an external stimulus, such as UV.

テープ貼着工程を実施することにより半導体ウエーハ2の表面2aを環状のフレーム3に装着された保持テープ30に貼着したならば、半導体ウエーハ2の裏面2bを研削して所定の厚さに形成する研削工程を実施する。 If the surface 2a of the semiconductor wafer 2 is stuck to the support tape 30 mounted on an annular frame 3 by carrying out the tape applying step, formed by grinding the back surface 2b of the semiconductor wafer 2 to a predetermined thickness to implement the grinding step of. この研削工程は、図3に示す研削装置4によって実施する。 This grinding step is carried out by grinding device 4 shown in FIG. 即ち、研削工程は、先ず図3に示すように研削装置4のチャックテーブル41上に半導体ウエーハ2の保持テープ30側を載置し(従って、半導体ウエーハ2は裏面2bが上側となる)、図示しない吸引手段によってチャックテーブル41上に半導体ウエーハ2を吸着保持する。 That is, the grinding step is first placed on support tape 30 side of the semiconductor wafer 2 on the chuck table 41 of the grinding device 4 as shown in FIG. 3 (therefore, the semiconductor wafer 2 is the back surface 2b on the upper side), shown the semiconductor wafer 2 is sucked and held on the chuck table 41 by non suction means. なお、図3においては、保持テープ30が装着された環状のフレーム3を省いて示しているが、環状のフレーム3はチャックテーブル41に配設された適宜のクランプ機構に保持されている。 In FIG. 3, the holding tape 30 is shown by omitting the frame 3 of the annular mounted, annular frame 3 is held in an appropriate clamp mechanism provided on the chuck table 41. このようにして、チャックテーブル41上に半導体ウエーハ2を保持したならば、チャックテーブル41を例えば300rpmで回転しつつ研削砥石42を備えた研削工具43を例えば6000rpmで回転せしめて半導体ウエーハ2の裏面2bに接触することにより、半導体ウエーハ2の裏面2bを研削し、半導体ウエーハ2を所定の厚さに形成する。 Thus, if holding the semiconductor wafer 2 on the chuck table 41, the back surface of the semiconductor wafer 2 rotated grinding tool 43 with a grinding wheel 42 while rotating the chuck table 41 for example at 300rpm for example, 6000rpm by contacting the 2b, and grinding the back surface 2b of the semiconductor wafer 2, a semiconductor wafer 2 to a predetermined thickness.

次に、所定の厚さに研削加工された半導体ウエーハ2の裏面2b側からウエーハに対して透過性を有するパルスレーザー光線を分割予定ラインに沿って照射し、ウエーハの内部に分割予定ラインに沿って変質層を形成する変質層形成工程を実施する。 Next, a pulse laser beam having a permeability irradiated along division lines against the wafer from the back surface 2b side of the semiconductor wafer 2 is ground into a predetermined thickness, along the dividing line to the inside of the wafer implementing the deteriorated layer forming step for forming a deteriorated layer. この変質層形成工程は、図4乃至6に示すレーザー加工装置5を用いて実施する。 The deteriorated layer forming step is carried out by using a laser processing apparatus 5 shown in FIGS. 4-6. 図4乃至図6に示すレーザー加工装置5は、被加工物を保持するチャックテーブル51と、該チャックテーブル51上に保持された被加工物にレーザー光線を照射するレーザー光線照射手段52と、チャックテーブル51上に保持された被加工物を撮像する撮像手段53を具備している。 Figure 4 to a laser processing apparatus 5 shown in FIG. 6, a chuck table 51 for holding a workpiece, a laser beam application means 52 for applying a laser beam to the workpiece held on the chuck table 51, the chuck table 51 and imaging means 53 for imaging the workpiece held thereon. チャックテーブル51は、被加工物を吸引保持するように構成されており、図示しない移動機構によって図4において矢印Xで示す加工送り方向および矢印Yで示す割り出し送り方向に移動せしめられるようになっている。 The chuck table 51 is so constituted as to suction a workpiece, adapted to be moved in Figure 4 by a moving mechanism not shown in the indexing direction indicated by the processing-feed direction and an arrow Y indicated by an arrow X there.

上記レーザー光線照射手段52は、実質上水平に配置された円筒形状のケーシング521を含んでいる。 The above laser beam application means 52 comprises a casing 521 disposed substantially horizontally cylindrical shape. ケーシング521内には図5に示すようにパルスレーザー光線発振手段522と伝送光学系523とが配設されている。 In the casing 521 a pulse laser beam oscillation means 522 as shown in FIG. 5 and the transmission optical system 523 is disposed. パルスレーザー光線発振手段522は、YAGレーザー発振器或いはYVO4レーザー発振器からなるパルスレーザー光線発振器522aと、これに付設された繰り返し周波数設定手段522bとから構成されている。 Pulsed laser beam oscillation means 522 is constituted by a pulse laser beam oscillator 522a composed of a YAG laser oscillator or YVO4 laser oscillator and a repetition frequency setting means 522b annexed thereto. 伝送光学系523は、ビームスプリッタの如き適宜の光学要素を含んでいる。 Transmitting optical system 523 includes a suitable optical element such as a beam splitter. 上記ケーシング521の先端部には、それ自体は周知の形態でよい組レンズから構成される集光レンズ(図示せず)を収容した集光器524が装着されている。 The front end of the casing 521, itself condenser 524 containing the composed condenser lens (not shown) from a good combination lens in a known form is mounted. 上記パルスレーザー光線発振手段522から発振されたレーザー光線は、伝送光学系523を介して集光器524に至り、集光器524から上記チャックテーブル51に保持される被加工物に所定の集光スポット径Dで照射される。 The pulse laser laser beam oscillated from the beam oscillation means 522 reaches the condenser 524 through the transmission optical system 523, a predetermined focusing spot diameter workpiece held from the condenser 524 to the chuck table 51 It is irradiated with D. この集光スポット径Dは、図6に示すようにガウス分布を示すパルスレーザー光線が集光器524の対物集光レンズ524aを通して照射される場合、D(μm)=4×λ×f/(π×W)、ここでλはパルスレーザー光線の波長(μm)、Wは対物レンズ524aに入射されるパルスレーザー光線の直径(mm)、fは対物レンズ524aの焦点距離(mm)、で規定される。 The focusing spot diameter D is, when the pulse laser beam that indicates the Gaussian distribution as shown in FIG. 6 is irradiated through the objective condenser lens 524a of the condenser 524, D (μm) = 4 × λ × f / (π × W), the wavelength here λ is the pulse laser beam ([mu] m), W is the pulse laser beam applied to an objective lens 524a diameter (mm), f is the focal length of the objective lens 524a (mm), in defined.

上記レーザー光線照射手段52を構成するケーシング521の先端部に装着された撮像手段53は、図示の実施形態においては可視光線によって撮像する通常の撮像素子(CCD)の外に、被加工物に赤外線を照射する赤外線照明手段と、該赤外線照明手段によって照射された赤外線を捕らえる光学系と、該光学系によって捕らえられた赤外線に対応した電気信号を出力する撮像素子(赤外線CCD)等で構成されており、撮像した画像信号を後述する制御手段に送る。 Imaging means 53 mounted on the end portion of the casing 521 constituting the above laser beam application means 52, out of the normal imaging device for imaging the visible light in the illustrated embodiment (CCD), infrared rays onto the workpiece an infrared illuminating means for illuminating, is composed of an optical system for capturing infrared radiation applied, the imaging device that outputs an electric signal corresponding to infrared radiation captured by the optical system (CCD) for by the infrared illuminating means and it sends to the control means to be described later an image signal obtained by imaging.

上述したレーザー加工装置5を用いて実施する変質層形成工程について、図4、図7および図8を参照して説明する。 For deteriorated layer forming step which is carried out by using the laser processing device 5 described above will be described with reference to FIGS. 4, 7 and 8.
この変質層形成行程は、先ず上述した図4に示すレーザー加工装置5のチャックテーブル51上に半導体ウエーハ2のダイシングテープ30側を載置し(従って、半導体ウエーハ2は裏面2bが上側となる)、図示しない吸引手段によってチャックテーブル51上に半導体ウエーハ2を吸着保持する。 The deteriorated layer forming step, first placing the dicing tape 30 side of the semiconductor wafer 2 on the chuck table 51 of the laser processing apparatus 5 shown in FIG. 4 described above (hence, the semiconductor wafer 2 is the back surface 2b is a top) , the semiconductor wafer 2 on the chuck table 51 by a suction means (not shown) for suction-holding. なお、図4、図7および図8においては、保持テープ30が装着された環状のフレーム3を省いて示しているが、環状のフレーム3はチャックテーブル51に配設された適宜のクランプ機構に保持されている。 Incidentally, FIG. 4, 7 and 8, the holding tape 30 is shown by omitting the frame 3 of the annular mounted, in a suitable clamping mechanism annular frame 3 is provided on the chuck table 51 It is held. このようにして半導体ウエーハ2を吸引保持したチャックテーブル51は、図示しない移動機構によって撮像手段53の直下に位置付けられる。 The chuck table 51 suction-holding the semiconductor wafer 2 in this manner, a position directly below the imaging means 53 by a moving mechanism not shown.

チャックテーブル51が撮像手段53の直下に位置付けられると、撮像手段53および図示しない制御手段によって半導体ウエーハ2のレーザー加工すべき加工領域を検出するアライメント作業を実行する。 When the chuck table 51 is positioned directly below the imaging means 53, alignment work for detecting the area to be processed of the semiconductor wafer 2 by the imaging unit 53 and the control means (not shown). 即ち、撮像手段53および図示しない制御手段は、半導体ウエーハ2の所定方向に形成されている分割予定ライン21と、分割予定ライン21に沿ってレーザー光線を照射するレーザー光線照射手段52の集光器524との位置合わせを行うためのパターンマッチング等の画像処理を実行し、レーザー光線照射位置のアライメントを遂行する。 That is, the imaging means 53 and the control means, the dividing lines 21 are formed in the predetermined direction of the semiconductor wafer 2, the condenser 524 of the laser beam application means 52 for applying a laser beam along the dividing lines 21 the image processing is executed such as pattern matching for performing the alignment, thereby performing the alignment of the laser beam irradiation position. また、半導体ウエーハ2に形成されている上記所定方向に対して直角に延びる分割予定ライン21に対しても、同様にレーザー光線照射位置のアライメントが遂行される。 Moreover, even for dividing line 21 extending in a direction perpendicular to the above predetermined direction formed on the semiconductor wafer 2, the same alignment of the laser beam application position is carried out so. このとき、半導体ウエーハ2の分割予定ライン21が形成されている表面2aは下側に位置しているが、撮像手段53が上述したように赤外線照明手段と赤外線を捕らえる光学系および赤外線に対応した電気信号を出力する撮像素子(赤外線CCD)等で構成された撮像手段を備えているので、裏面2bから透かして分割予定ライン21を撮像することができる。 At this time, the surface 2a of the dividing line 21 of the semiconductor wafer 2 is formed is positioned on the lower side, the imaging means 53 by the optical system and the infrared capturing infrared illuminating means and the infrared, as described above since an image pickup means that is an imaging device (infrared CCD) for outputting an electrical signal, it is possible to image the dividing lines 21 watermark from the back surface 2b.

以上のようにしてチャックテーブル51上に保持されている半導体ウエーハ2に形成されている分割予定ライン21を検出し、レーザー光線照射位置のアライメントが行われたならば、図7の(a)で示すようにチャックテーブル51をレーザー光線を照射するレーザー光線照射手段52の集光器524が位置するレーザー光線照射領域に移動し、所定の分割予定ライン21の一端(図7の(a)において左端)をレーザー光線照射手段52の集光器524の直下に位置付ける。 After the dividing line 21 formed on the semiconductor wafer 2 held on the chuck table 51 as described above, if the alignment of the laser beam application position is carried out, indicated by (a) in FIG. 7 laser condenser 524 of the illumination means 52 is moved to the laser beam irradiation area is located, the laser beam irradiation (the left end in FIG. 7 of the (a)) at one end of the predetermined dividing line 21 the chuck table 51 for applying a laser beam to positioned right below the condenser 524 of the unit 52. そして、集光器524から透過性を有するパルスレーザー光線を照射しつつチャックテーブル51即ち半導体ウエーハ2を図7の(a)において矢印X1で示す方向に所定の送り速度で移動せしめる。 Then, it allowed to move in the direction indicated by the arrow X1 of the chuck table 51, that is, the semiconductor wafer 2 while irradiating with a pulsed laser beam having a permeability from the condenser 524 in FIG. 7 (a) at a predetermined feed speed. そして、図7の(b)で示すようにレーザー光線照射手段52の集光器524の照射位置が分割予定ライン21の他端の位置に達したら、パルスレーザー光線の照射を停止するとともにチャックテーブル51即ち半導体ウエーハ2の移動を停止する。 Then, when the irradiation position of the condenser 524 of the laser beam application means 52 as shown in FIG. 7 (b) reaches the position of the other end of the dividing line 21, i.e. the chuck table 51 is stopped of the pulsed laser beam stopping the movement of the semiconductor wafer 2. この変質層形成工程においては、パルスレーザー光線の集光点Pを半導体ウエーハ2の表面2a(下面)付近に合わせることにより、表面2a(下面)に露出するとともに表面2aから内部に向けて変質層210が形成される。 In this deteriorated layer forming step, by setting the focusing point P of the pulse laser beam in the vicinity of the surface 2a of the semiconductor wafer 2 (the lower surface), altered layer 210 from the surface 2a toward the inside as well as exposed to the surface 2a (bottom surface) There is formed. この変質層210は、溶融再固化層として形成される。 The deteriorated layer 210 is formed as a molten resolidified layer. このように変質層210を半導体ウエーハ2の表面2aに露出して形成することにより、変質層210に沿って外力を付与することによる分割が容易となる。 By thus forming the deteriorated layer 210 exposed on the surface 2a of the semiconductor wafer 2, it is easy division by applying an external force along the deteriorated layer 210.

なお、上記変質層形成工程における加工条件は、例えば次のように設定されている。 The processing conditions in the above deteriorated layer forming step are set as follows, for example.
光源 ;LD励起QスイッチNd:YVO4スレーザー 波長 ;1064nmのパルスレーザー パルス出力 :10μJ Light source; LD pumped Q-switched Nd: YVO4 scan laser wavelength; 1064 nm pulsed laser pulse output: 10 .mu.J
集光スポット径 ;φ1μm Focused spot diameter; φ1μm
パルス幅 ;100nsec Pulse width; 100nsec
集光点のピークパワー密度;3.2×10 10 W/cm Peak power density of the focal point; 3.2 × 10 10 W / cm 2
繰り返し周波数 :400kHz Repetition frequency: 400kHz
加工送り速度 ;400mm/秒 Processing-feed rate; 400mm / sec.

なお、半導体ウエーハ2の厚さが厚い場合には、図8に示すように集光点Pを段階的に変えて上述した変質層形成工程を複数回実行することにより、複数の変質層210を形成する。 Incidentally, the semiconductor wafer 2 when the thickness is thick, by performing multiple times deteriorated layer forming step described above by changing the focal point P stepwise as shown in FIG. 8, a plurality of deteriorated layers 210 Form. なお、上述した加工条件においては1回に形成される変質層の厚さは約50μmであるため、図示の実施形態においては厚さが300μmのウエーハ2に対して6層の変質層を形成する。 Since the thickness of the deteriorated layer formed at one time in the above-mentioned processing conditions is about 50 [mu] m, to form an altered layer of 6-layer thickness relative to the wafer 2 300μm in the illustrated embodiment . この結果、半導体ウエーハ2の内部に形成される変質層210は、分割予定ライン21に沿って表面2aから裏面2bに渡って形成される。 As a result, it deteriorated layer 210 formed inside of the semiconductor wafer 2 is formed over the back surface 2b of the surface 2a along the dividing line 21. このようにして、半導体ウエーハ2に形成された全ての分割予定ライン21に沿って変質層形成工程を実施することにより、図9に示すように半導体ウエーハ2には全ての分割予定ライン21に沿って変質層210が形成される。 In this way, by performing the deteriorated layer forming step along all the dividing lines 21 formed on the semiconductor wafer 2, along the semiconductor wafer 2 all the dividing lines 21 to 9 deteriorated layer 210 is formed Te.

上述した変質層形成工程によって半導体ウエーハ2の内部に分割予定ライン21に沿って変質層210を形成したならば、半導体ウエーハ2を分割予定ライン21に沿って分割する分割行程を実施する。 If the formation of the deteriorated layer 210 along the dividing line 21 to the inside of the semiconductor wafer 2 by the above-mentioned deteriorated layer forming step, carrying out the division step for dividing the semiconductor wafer along 2 the dividing lines 21. この分割工程は、図示の実施形態においては図10に示す分割装置6を用いて実施する。 The dividing step is in the illustrated embodiment by using the dividing apparatus 6 shown in FIG. 10. 図10に示す分割装置6は、上記環状のフレーム3を保持するフレーム保持手段61と、該フレーム保持手段61に保持された環状のフレーム3に装着された保持テープ30を拡張するテープ拡張手段62を具備している。 Dividing apparatus 6 shown in FIG. 10, the tape expanding means 62 for expanding the frame holding means 61 for holding the frame 3 of the annular, the holding tape 30 mounted on the annular frame 3 held by the frame holding means 61 It is equipped with. フレーム保持手段61は、環状のフレーム保持部材611と、該フレーム保持部材611の外周に配設された固定手段としての複数のクランプ機構612とからなっている。 Frame holding means 61, the frame holding member 611 comprised of a plurality of clamp mechanisms 612 as a fixing means provided on the outer periphery of the frame holding member 611. フレーム保持部材611の上面は環状のフレーム3を載置する載置面611aを形成しており、この載置面611a上に環状のフレーム3が載置される。 Upper surface of the frame holding member 611 forms a 611a mounting surface for mounting the annular frame 3, annular frame 3 is placed on the mounting surface 611a. そして、載置面611a上に載置された環状のフレーム3は、クランプ機構612によってフレーム保持部材611に固定される。 The annular frame 3 placed on 611a mounting surface is fixed to the frame holding member 611 by the clamping mechanism 612. このように構成されたフレーム保持手段61は、テープ拡張手段62によって上下方向に進退可能に支持されている。 The frame holding means 61 configured as described above, is movably supported in the vertical direction by the tape expanding means 62.

テープ拡張手段62は、上記環状のフレーム保持部材611の内側に配設される拡張ドラム621を具備している。 Tape expanding means 62 is provided with an expansion drum 621 disposed inside of the annular frame holding member 611. この拡張ドラム621は、環状のフレーム3の内径より小さく該環状のフレーム3に装着された保持テープ30に貼着される半導体ウエーハ2の外径より大きい内径および外径を有している。 The expansion drum 621 has a larger inner and outer diameter than the outer diameter of the semiconductor wafer 2 is stuck to the support tape 30 mounted on the annular frame 3 smaller than the inner diameter of the annular frame 3. また、拡張ドラム621は、下端に支持フランジ622を備えている。 Further, the expansion drum 621 is provided with a support flange 622 at the lower end. 図示の実施形態におけるテープ拡張手段62は、上記環状のフレーム保持部材611を上下方向に進退可能な支持手段63を具備している。 Tape expanding means 62 in the illustrated embodiment is equipped with a retractable support means 63 to the annular frame holding member 611 in the vertical direction. この支持手段63は、上記支持フランジ622上に配設された複数のエアシリンダ631からなっており、そのピストンロッド632が上記環状のフレーム保持部材611の下面に連結される。 The support means 63 is composed of a plurality of air cylinders 631 disposed on the supporting flange 622, the piston rod 632 is connected to the lower surface of the annular frame holding member 611. このように複数のエアシリンダ631からなる支持手段63は、環状のフレーム保持部材611を載置面611aが拡張ドラム621の上端と略同一高さとなる基準位置と、拡張ドラム621の上端より所定量下方の拡張位置の間を上下方向に移動せしめる。 Support means 63 in this way composed of a plurality of air cylinders 631, the reference position 611a mounting surface an annular frame holding member 611 is substantially the same height as the upper end of the expansion drum 621, a predetermined amount from the upper end of the expansion drum 621 allowed to move between the extended position below the vertical direction. 従って、複数のエアシリンダ631からなる支持手段63は、拡張ドラム621とフレーム保持部材611とを上下方向に相対移動する拡張移動手段として機能する。 Thus, the support means 63 comprising a plurality of air cylinders 631 functions as expansion moving means for relatively moving the expansion drum 621 and the frame holding member 611 in the vertical direction.

以上のように構成された分割装置6を用いて実施する分割工程について図11を参照して説明する。 Referring to FIG. 11 will be described dividing step which is carried out by using the dividing apparatus 6 configured as described above. 即ち、図9に示すように半導体ウエーハ2(分割予定ライン21に沿って変質層210が形成されている)を保持テープ30を介して支持した環状のフレーム3を、図11の(a)に示すようにフレーム保持手段61を構成するフレーム保持部材611の載置面611a上に載置し、クランプ機構612によってフレーム保持部材611に固定する。 That is, the semiconductor wafer 2 annular frame 3 which is supported via a holding tape 30 (dividing deteriorated layer 210 is formed along the line 21) as shown in FIG. 9, in FIG. 11 (a) placed on 611a mounting surface of the frame holding member 611 constituting the frame holding means 61, as shown, fixed to the frame holding member 611 by the clamping mechanism 612. このとき、フレーム保持部材611は図11の(a)に示す基準位置に位置付けられている。 At this time, the frame holding member 611 is set at the reference position shown in FIG. 11 (a). 次に、テープ拡張手段62を構成する支持手段63としての複数のエアシリンダ631を作動して、環状のフレーム保持部材611を図11の(b)に示す拡張位置に下降せしめる(テープ拡張工程)。 Then, by operating the plurality of air cylinders 631 as the support means 63 of the tape expanding means 62, to lower the frame holding member 611 to the extended position shown in FIG. 11 (b) (tape expanding step) . 従って、フレーム保持部材611の載置面611a上に固定されている保持フレーム30も下降するため、図11の(b)に示すように環状のフレーム3に装着された保持テープ30は拡張ドラム621の上端縁に当接して拡張せしめられる。 Accordingly, the holding frame 30 fixed on the mounting surface 611a of the frame holding member 611 is also lowered, holding the tape 30 mounted on an annular frame 3 as shown in FIG. 11 (b) expansion drum 621 It is caused to extend in contact with the upper edge. この結果、保持テープ30に貼着されている半導体ウエーハ2は放射状に引張力が作用する。 As a result, the semiconductor wafer 2 is stuck to the support tape 30 tensile force is applied radially. このように半導体ウエーハ2に放射状に引張力が作用すると、各分割予定ライン21に沿って形成された変質層210は強度が低下せしめられているので、半導体ウエーハ2は変質層210に沿って破断され個々の半導体チップ220に分割される。 With such tensile force radially on the semiconductor wafer 2 is applied, since the deteriorated layer 210 formed along each dividing line 21 is intensity is caused to decrease, the semiconductor wafer 2 along the deteriorated layers 210 break It is divided into individual semiconductor chips 220. なお、上記拡張工程における保持テープ30の拡張量即ち伸び量はフレーム保持部材611の下方への移動量によって調整することができ、本発明者等の実験によると保持テープ30を20mm程度を引き伸ばしたときに半導体ウエーハ2を変質層210に沿って破断することができた。 Note that extension amount, or elongation of the retaining tape 30 in the expansion step can be adjusted by the amount of downward movement of the frame holding member 611, the holding tape 30 According to experiments of the present inventors has been stretched approximately 20mm the semiconductor wafer 2 could be broken along the deteriorated layer 210 when.

なお、分割工程は上述した分割方法の外に、次のような分割方法を用いることができる。 Incidentally, the dividing step is outside the dividing method described above, it is possible to use the following division method.
即ち、保持テープ30に貼着された半導体ウエーハ2(分割予定ライン21に沿って変質層210が形成されている)を柔軟なゴムシート上に載置し、その上面をローラーによって押圧することによって、半導体ウエーハ2を変質層210が形成され強度が低下した分割予定ライン21に沿って割断する方法を用いることができる。 That is, the holding tape 30 stuck to the semiconductor wafer 2 (deteriorated layer 210 along the dividing lines 21 are formed) was placed on a flexible rubber sheet, by pressing the upper surface thereof by a roller , it is possible to use a method of breaking along a dividing line 21 to the intensity is formed the semiconductor wafer 2 deteriorated layer 210 is lowered. また、変質層210が形成され強度が低下した分割予定ライン21に沿って例えば周波数が28kHz程度の縦波(疎密波)からなる超音波を作用せしめる方法や、変質層210が形成され強度が低下した分割予定ライン21に沿って押圧部材を作用せしめる方法、或いは変質層210が形成され強度が低下した分割予定ライン21に沿ってレーザー光線を照射してヒートショックを与える方法等を用いることができる。 Further, a method of exerting an ultrasonic frequency, for example, along the dividing line 21 the strength deteriorated layer 210 is formed is decreased consists longitudinal wave of about 28 kHz (compressional wave) is altered layer 210 is formed strength reduction how exerting a pressing member along the dividing lines 21 that, or deteriorated layer 210 is formed strength it is possible to use a method or the like to give a heat shock by applying a laser beam along the dividing lines 21 of reduced.

上述した分割工程を実施したならば、個々に分割されたチップを裏面を上にして互いに間隔を設けて支持部材に配設するチップ支持工程を実施する。 After performing the dividing step described above, performing the chip supporting step of disposing the support member is provided apart from each other a chip that is divided into individual and the backside on top. このチップ支持工程は、図示の実施形態においては先ず上記図11の(b)に示すように個々に分割されたチップ220を保持テープ30の表面から剥離する。 The chip supporting step, in the illustrated embodiment first peeling the chips 220 which are divided into individual, as shown in (b) of FIG. 11 from the surface of the holding tape 30. このとき、保持テープ30に紫外線を照射することにより、保持テープ30の表面に塗布されたアクリル樹脂系の糊は粘着力が低下するのでチップ220を容易に剥離することができる。 At this time, by irradiating ultraviolet rays to the carrier tape 30, adhesive acrylic resin applied on the surface of the support tape 30 can be easily peeled off the chip 220 since the bonding strength is lowered. 次に、保持テープ30の表面から剥離したチップ220を図12に示すように支持部材7の表面に裏面220bを上にして互いに間隔Sを設けて配置する。 Next, the chip 220 is peeled off from the surfaces of the support tape 30 and the back surface 220b on the surface of the support member 7 as shown in FIG. 12 arranged with a spacing S from each other. なお、支持部材7は厚さが3mm程度のガラス板によって形成されており、その表面にアクリル樹脂系の糊が厚さが5μm程度塗布されている。 The support member 7 is formed by a glass plate of about 3mm thick, glue thickness of acrylic resin is applied about 5μm on the surface thereof. この糊は紫外線等の外的刺激によって粘着力が低下する性質を有するものが用いられている。 The glue is is used which has a property of lowering the adhesive force by an external stimulus, such as UV. 従って、支持部材7の表面に配置されたチップ220は、その表面220aが貼着される。 Accordingly, the chip 220 disposed on the surface of the supporting member 7 has a surface 220a is attached. なお、半導体ウエーハ2を変質層210に沿って破断することによって分割されたチップ220の側面には、変質層210が残留している。 Incidentally, the side surfaces of the chip 220 that is divided by breaking along the semiconductor wafer 2 in deteriorated layer 210 is deteriorated layer 210 is left.

上述したチップ支持工程を実施したならば、支持部材7に互いに間隔Sを設けて配設されたチップ220の側面に残留している変質層210を除去する変質層除去工程を実施する。 After performing the above-described chip supporting step, carrying out the deteriorated layer removal process for removing the deteriorated layer 210 remaining on the side surface of the chip 220 disposed spaced S from each other on the support member 7. この変質層除去工程は、図示の実施形態においては、図13に示すプラズマエッチング装置8によって実施する。 The deteriorated layer removal process, in the illustrated embodiment is carried out by plasma etching apparatus 8 shown in FIG. 13. 図13に示すプラズマエッチング装置8は、密閉空間81aを形成するハウジング81を具備している。 The plasma etching apparatus 8 shown in FIG. 13 is provided with a housing 81 to form a sealed space 81a. このハウジング81は、底壁811と上壁812と左右側壁813、814と後側が側壁815および前側側壁(図示せず)とからなっており、右側側壁814には被加工物搬出入用の開口814aが設けられている。 The housing 81 has a rear side and bottom wall 811 and upper wall 812 and the right and left side walls 813, 814 has become from the side wall 815 and the front side wall (not shown), the opening of the workpiece unloading necessity on the right side wall 814 814a is provided. 開口814aの外側には、開口814aを開閉するためのゲート82が上下方向に移動可能に配設されている。 Outside the opening 814a, a gate 82 for opening and closing the opening 814a is disposed to be movable in the vertical direction. このゲート82は、ゲート作動手段83によって作動せしめられる。 The gate 82 is actuated by the gate actuating means 83. ゲート作動手段83は、エアシリンダ831と該エアシリンダ831内に配設された図示しないピストンに連結されたピストンロッド832とからなっており、エアシリンダ831がブラケット833を介して上記ハウジング81の底壁811に取り付けられており、ピストンロッド832の先端(図において上端)が上記ゲート82に連結されている。 The gate actuating means 83 is formed of a piston rod 832 Metropolitan connected to the piston (not shown) disposed in the air cylinder 831 and within the air cylinder 831, the bottom of the housing 81 the air cylinder 831 via a bracket 833 It is attached to the wall 811, the tip of the piston rod 832 (the upper end in the drawing) is connected to the gate 82. このゲート作動手段83によってゲート82が開けられることにより、被加工物としての上記支持部材7の表面に互いに間隔を設けて配置されたチップ220を開口814aを通して搬出入することができる。 By the gate 82 is opened by the gate actuating means 83, can loading and unloading the chips 220 disposed spaced from each other on the surface of the support member 7 as a workpiece through the opening 814a. また、ハウジング81を構成する底壁811には排気口811aが設けられており、この排気口811aがガス排出手段84に接続されている。 Further, the bottom wall 811 constituting the housing 81 is provided with an exhaust port 811a, the exhaust port 811a is connected to the gas discharge means 84.

上記ハウジング81によって形成される密閉空間81aには、下部電極85と上部電極86が対向して配設されている。 The closed space 81a formed by the housing 81, the lower electrode 85 and upper electrode 86 are disposed opposite.
下部電極85は、導電性の材料によって形成されており、円盤状の被加工物保持部851と、該被加工物保持部851の下面中央部から突出して形成された円柱状の支持部852とからなっている。 The lower electrode 85 is formed of a conductive material, a disk-shaped workpiece holding portion 851, a cylindrical support part 852 formed to protrude from the central portion of the lower surface of the workpiece holding portion 851 It is made from. このように被加工物保持部851と円柱状の支持部852とから構成された下部電極85は、支持部852がハウジング81の底壁811に形成された穴811bを挿通して配設され、絶縁体87を介して底壁811にシールされた状態で支持されている。 Thus the lower electrode 85 which is constituted from the workpiece holding portion 851 and the columnar support part 852 Metropolitan Government support portion 852 is arranged as it is inserted into the hole 811b formed in the bottom wall 811 of the housing 81, It is supported in a state of being sealed to the bottom wall 811 via an insulator 87. このようにハウジング81の底壁811に支持された下部電極85は、支持部852を介して高周波電源88に電気的に接続されている。 The lower electrode 85 which is supported on the bottom wall 811 of the housing 81 as is electrically connected to a high-frequency power source 88 via a supporting portion 852.

下部電極85を構成する被加工物保持部851の上部には、上方が開放された円形状の嵌合凹部851aが設けられており、該嵌合凹部851aにポーラスセラミック材によって形成された円盤状の吸着保持部材853が嵌合される。 At the top of the workpiece holding portion 851 constituting the lower electrode 85, upper is provided is opened circular fitting recess 851a, disk shape formed by a porous ceramic material fitting recess 851a suction holding member 853 is fitted. 嵌合凹部851aにおける吸着保持部材853の下側に形成される室851bは、被加工物保持部851および支持部852に形成された連通路852aによって吸引手段89に連通されている。 Chamber is formed below the suction holding member 853 in the fitting recess 851a 851b is communicated with a suction means 89 by the communication passage 852a formed in the workpiece holding portion 851 and the support portion 852. 従って、吸着保持部材853上に被加工物を載置して吸引手段89を作動して連通路852aを負圧源に連通することにより室851bに負圧が作用し、吸着保持部材853上に載置された被加工物が吸引保持される。 Thus, by placing the workpiece by actuating the suction means 89 a negative pressure is applied to chamber 851b by communicating the communication passage 852a to a negative pressure source on the suction holding member 853, on the suction holding member 853 workpiece placed is held by suction. また、吸引手段89を作動して連通路852aを大気に開放することにより、吸着保持部材853上に吸引保持された被加工物の吸引保持が解除される。 Further, by opening the communicating passage 852a to the atmosphere by operating the suction means 89, suction-holding of the workpiece that is held by suction on the suction holding member 853 is released.

下部電極85を構成する被加工物保持部851の下部には、冷却通路851bが形成されている。 At the bottom of the workpiece holding portion 851 constituting the lower electrode 85, the cooling passages 851b are formed. この冷却通路851bの一端は支持部852に形成された冷媒導入通路852bに連通され、冷却通路851bの他端は支持部852に形成された冷媒排出通路852cに連通されている。 One end of the cooling passage 851b is communicated with the refrigerant introduction passage 852b formed in the support portion 852, the other end of the cooling passage 851b is communicated with the refrigerant discharge path 852c formed in the support portion 852. 冷媒導入通路852bおよび冷媒排出通路852cは、冷媒供給手段90に連通されている。 Refrigerant introduction passage 852b and the refrigerant discharge path 852c is communicated with the coolant supply unit 90. 従って、冷媒供給手段90が作動すると、冷媒が冷媒導入通路852b、冷却通路851bおよび冷媒排出通路852cを通して循環せしめられる。 Accordingly, the refrigerant supply means 90 is actuated, refrigerant is refrigerant introduction passage 852b, is circulated through the cooling passage 851b and the refrigerant discharge path 852c. この結果、後述するプラズマ処理時に発生する熱は下部電極85から冷媒に伝達されるので、下部電極85の異常昇温が防止される。 As a result, heat generated during later-described plasma treatment because it is transferred to the coolant from the lower electrode 85, abnormal Atsushi Nobori of the lower electrode 85 is prevented.

上記上部電極86は、導電性の材料によって形成されており、円盤状のガス噴出部861と、該ガス噴出部861の上面中央部から突出して形成された円柱状の支持部862とからなっている。 The upper electrode 86 is formed of a conductive material, a disk-shaped gas ejection unit 861, it is a cylindrical support portion 862 Metropolitan formed protruding from the upper center portion of the gas ejection portion 861 there. このようにガス噴出部861と円柱状の支持部862とからなる上部電極86は、ガス噴出部861が下部電極85を構成する被加工物保持部851と対向して配設され、支持部862がハウジング81の上壁812に形成された穴812aを挿通し、該穴812aに装着されたシール部材91によって上下方向に移動可能に支持されている。 The upper electrode 86 made of the gas ejection portion 861 and the columnar support part 862 Metropolitan as is disposed to face the workpiece holding portion 851 in which the gas ejection portion 861 constituting the lower electrode 85, the supporting portion 862 There is inserted a hole 812a formed in the wall 812 on the housing 81, it is movably supported in the vertical direction by a sealing member 91 attached to the hole 812a. 支持部862の上端部には作動部材863が取り付けられており、この作動部材863が昇降駆動手段92に連結されている。 The upper end of the support portion 862 is attached actuating member 863, the actuating member 863 is connected to elevation driving means 92. なお、上部電極86は、支持部862を介して接地されている。 The upper electrode 86 is grounded via the supporting portion 862.

上部電極86を構成する円盤状のガス噴出部861には、下面に開口する複数の噴出口861aが設けられている。 The disk-shaped gas ejection portion 861 constituting the upper electrode 86, a plurality of ejection ports 861a which opens to the lower surface is provided. この複数の噴出口861aは、ガス噴出部861に形成された連通路861bおよび支持部862に形成された連通路862aを介してガス供給手段93に連通されている。 The plurality of ejection ports 861a is communicated with the gas supply means 93 through the communication passage 862a formed in the communicating passage 861b and the supporting portion 862 formed in the gas ejecting unit 861. ガス供給手段93は、SF6、CF4、C2F6等のフッ素系ガスとヘリウム(He)を主体とするプラズマ発生用の混合ガスを供給する。 Gas supply means 93 supplies the SF6, CF4, C2 F6 and fluorine-based gas and helium gas mixture for plasma generation mainly composed of (He) of.

図示の実施形態におけるプラズマエッチング装置8は、上記ゲート作動手段83、ガス排出手段84、高周波電源88、吸引手段89、冷媒供給手段90、昇降駆動手段92、ガス供給手段93等を制御する制御手段94を具備している。 The plasma etching apparatus 8 in the illustrated embodiment, the gate actuating means 83, gas outlet means 84, a high frequency power source 88, suction means 89, the refrigerant supply means 90, the elevation driving means 92, control means for controlling the gas supply means 93 or the like It is equipped with a 94. この制御手段94にはガス排出手段84からハウジング81によって形成される密閉空間81a内の圧力に関するデータが、冷媒供給手段90から冷媒温度(即ち電極温度)に関するデータが、ガス供給手段93からガス流量に関するデータが入力され、これらのデータ等に基づいて制御手段94は上記各手段に制御信号を出力する。 Data relating to the pressure of the control means closed space 81a formed by the housing 81 through the gas discharge means 84 to 94, the data from the coolant supply unit 90 about the refrigerant temperature (i.e., electrode temperature), the gas flow rate from the gas supply means 93 data is entered relating to the control means 94 on the basis of such on these data and outputs the control signal to each unit.

図示の実施形態におけるプラズマエッチング装置8は以上のように構成されており、以下上述したようにチップ支持工程が実施され支持部材7に互いに間隔Sを設けて配設されたチップ220をプラズマエッチングする例について説明する。 The plasma etching apparatus 8 in the illustrated embodiment is constituted as described above, the chip 220 disposed spaced S from each other on the chip supporting step is performed the support member 7 as described above following plasma etching examples will be described.
先ずゲート作動手段83を作動してゲート82を図13において下方に移動せしめ、ハウジング81の右側側壁814に設けられた開口814aを開ける。 First moved downward in FIG. 13 the gate 82 actuates the gate actuating means 83 to open the opening 814a provided in the right side wall 814 of the housing 81. 次に、図示しない搬出入手段によって上述したようにチップ220を支持した支持部材7を開口814aからハウジング81によって形成される密閉空間81aに搬送し、下部電極85を構成する被加工物保持部851の吸着保持部材853上に支持部材7側を載置する。 Then, to convey the support member 7 supporting the chip 220 as described above by loading and unloading means (not shown) from the opening 814a into the sealed space 81a which is formed by the housing 81, the workpiece holding portion 851 constituting the lower electrode 85 placing the support member 7 side on the suction holding member 853. このとき、昇降駆動手段92を作動して上部電極86を上昇せしめておく。 At this time, previously raised the upper electrode 86 by operating the elevating drive means 92. そして、吸引手段89を作動して上述したように室851bに負圧を作用することにより、吸着保持部材853上に載置された支持部材7は吸引保持される(図14参照)。 Then, by acting negative pressure in chamber 851b, as described above by operating the suction means 89, the support member 7 placed on the suction holding member 853 is held by suction (see Fig. 14).

表面にチップ220が配設された支持部材7が吸着保持部材853上に吸引保持されたならば、ゲート作動手段83を作動してゲート82を図13において上方に移動せしめ、ハウジング81の右側側壁814に設けられた開口814aを閉じる。 If the support member 7 which chip 220 is disposed on the surface is suction-held on the suction holding member 853, it moved upward in FIG. 13 the gate 82 actuates the gate actuating means 83, the right side wall of the housing 81 close the opening 814a provided in 814. そして、昇降駆動手段92を作動して上部電極86を下降させ、図14に示すように上部電極86を構成するガス噴射部861の下面と下部電極85を構成する被加工物保持部851に保持された支持部材7に支持されているチップ220の上面との間の距離をプラズマエッチング処理に適した所定の電極間距離(D)に位置付ける。 Then, to lower the upper electrode 86 by operating the elevating drive means 92, held in the workpiece holding portion 851 constituting the lower surface and the lower electrode 85 of the gas injection portion 861 constituting the upper electrode 86 as shown in FIG. 14 It has been positioned in a predetermined electrode distance between the distance suitable for plasma etching process between the upper surface of the support member 7 chip 220 which is supported by the (D). なお、この電極間距離(D)は、図示の実施形態においては10mmに設定されている。 Incidentally, the distance between electrodes (D) is set to 10mm in the illustrated embodiment.

次に、ガス排出手段84を作動してハウジング81によって形成される密閉空間81a内を真空排気する。 Then, to evacuate the closed space 81a formed by the housing 81 by operating the gas discharge means 84. 密閉空間81a内を真空排気したならば、ガス供給手段93を作動にてフッ素系ガスとヘリウムとの混合ガスをプラズマ発生用ガスとして上部電極86に供給する。 If the inside of the sealed space 81a was evacuated, supplied to the upper electrode 86 as a plasma generating gas a mixed gas of fluorine gas and helium gas supply means 93 at operation. ガス供給手段93から供給された混合ガスは、支持部862に形成された連通路862aおよびガス噴出部861に形成された連通路861bを通して複数の噴出口861aから下部電極85の吸着保持部材853上に保持された支持部材7の表面に配設されているチップ220に向けて噴出される。 Mixed gas supplied from the gas supply means 93, the upper suction holding member 853 of the lower electrode 85 from a plurality of ejection ports 861a through the communicating path 861b formed in the communicating passage 862a and the gas ejection portion 861 formed in the support portion 862 It is ejected toward the tip 220 disposed on the holding surface of the support member 7 in. そして、密閉空間81a内を所定のガス圧力に維持する。 Then, to maintain the sealed space 81a at a predetermined gas pressure. このように、プラズマ発生用の混合ガスを供給した状態で、高周波電源88から下部電極85と上部電極86との間に高周波電圧を印加する。 Thus, while supplying the mixed gas for generating plasma, a high frequency voltage is applied between the high frequency power source 88 and the lower electrode 85 and the upper electrode 86. これにより、下部電極85と上部電極86との間の空間にプラズマが発生し、このプラズマにより生じる活性物質がチップ220の裏面および側面に作用するので、チップ220の裏面および側面がエッチングされる。 Thereby, plasma is generated in the space between the lower electrode 85 and the upper electrode 86, the active substance produced by the plasma because they act on the back surface and side surfaces of the chip 220, the back surface and side surfaces of the chip 220 is etched. この結果、上述した研磨加工によってチップ220の裏面に生じたマイクロクラックが除去されるとともに、上述した変質層形成工程において形成されチップ220の側面に残留している変質層210も除去される。 As a result, the micro-cracks generated on the back surface of the chip 220 by polishing as described above is removed, altered layer 210 remaining on the side surface of the chip 220 is formed in the above-mentioned deteriorated layer forming step is also removed.

直径6インチ、厚さ500μmのシリコンウエーハを厚さ300μmになるまで研削した後、上述した変質層形成工程および分割工程を実施して縦(a)2mm、横(b)2mm、厚さ(h)300μmのチップを製作し、上述したプラズマエッチング装置によりSF6+Heを主成分とするエッチングガスを用いて3分間プラズマエッチングを実施した。 After grinding until a 6 inch diameter silicon wafer having a thickness of 500μm in the thickness 300 [mu] m, vertical implemented the above deteriorated layer forming step and the dividing step (a) 2 mm, horizontal (b) 2 mm, the thickness (h ) produced a 300μm chips was performed for 3 minutes plasma etching using an etching gas mainly composed of SF6 + the He by the above-described plasma etching apparatus. このプラズマエッチングにおいては、チップ間の間隔Sを35μm、200μm、500μm、1000μmのグループに分けてそれぞれ100個実施した。 In this plasma etching, 35 [mu] m spacing S between the chips, 200 [mu] m, 500 [mu] m, was carried 100 respectively in groups of 1000 .mu.m. そして、図15に示すようにチップ220を一定距離(L)に配置された一対の支点ロールA、A上に載置し、このチップ220の支点ロール間の中央の一点に押圧ロールBを載置して、この押圧ロールBに荷重Pをかける3点曲げ試験を行い、抗折強度を調べた。 Then, placed in a constant tip 220 a distance (L) to the arranged pair of fulcrum rolls A, on A as shown in FIG. 15, mounting the pressing roll B to a point midway between the fulcrum rolls of the chip 220 and location, for 3-point bending test of applying a load P to the pressing roll B, was examined flexural strength.
チップの内部に生じる内部応力(σ)は、抗折強度と呼ばれ、次式で表される。 Internal stress generated in the interior of the chip (sigma) is referred to as flexural strength, it is expressed by the following equation.
σ=3PL/2bh σ = 3PL / 2bh 2
ここで、Pは破断荷重、b、h、Lの単位はmm、Pの単位はニュートン(N)、σの単位はメガパスカル(MPa)である。 Here, P is a unit of the breaking load, b, h, L is mm, and unit of P is Newtons (N), the unit of σ is megapascals (MPa).
上述した各グループのチップ100個について3点曲げ試験を行い、半導体チップが破断した時点における破断荷重Pに基づいて上記式を用いて抗折強度を算出し、その平均値を求めた。 Performed for 100 chips of each group described above the three-point bending test, based on the failure load P at the time of the semiconductor chip was broken to calculate the flexural strength using the above equation, the average value was calculated. その結果、抗折強度(平均値)は、図16に示すようにチップ間の間隔Sを35μmにしてプラズマエッチングしたチップが680メガパスカル(MPa)、チップ間の間隔Sを200μmにしてプラズマエッチングしたチップが900メガパスカル(MPa)、チップ間の間隔Sを500μmにしてプラズマエッチングしたチップが1020メガパスカル(MPa)、チップ間の間隔Sを1000μmにしてプラズマエッチングしたチップが1190メガパスカル(MPa)であった。 As a result, the bending strength (average value), the chip 680 megapascals (MPa) were plasma etched by a distance S between the chips to 35μm as shown in FIG. 16, plasma etching and the spacing S between chips 200μm chips 900 megapascals (MPa), chips 1020 megapascals (MPa) were plasma etched by a distance S to 500μm between chips, the spacing S between the chips in the 1000μm plasma etched chips 1190 megapascals (MPa )Met.
なお、図16に示す比較例は、上述したプラズマエッチングを実施する前のチップ100個について、上述した3点曲げ試験を行い、チップが破断した時点における破断荷重Pに基づいて上記式を用いて抗折強度を算出し、その平均値を求めたものである。 Incidentally, the comparative example shown in FIG. 16, for 100 chips before carrying out the plasma etching described above, performs three-point bending as described above tested, using the above equation based on the failure load P at the time the chip is broken calculate the flexural strength, in which the average value was calculated. その結果、抗折強度(平均値)は、図16に示すように300メガパスカル(MPa)であった。 As a result, the bending strength (average value) was as shown in FIG. 16 300 megapascals (MPa).

以上のように、上述したプラズマエッチングを実施することによりチップの抗折強度が向上することが判る。 As described above, it is possible to improve the bending strength of the chip by performing the plasma etching described above. そして、チップ間の間隔Sを大きくしてプラズマエッチングを実施することにより、プラズマ放電により生じる活性物質をチップの側面にも十分に作用させることができ、チップの側面に形成されている変質領域を除去できることが判る。 Then, by performing the plasma etching by increasing the spacing S between the chip, the active substance produced by the plasma discharge can also be made to act sufficiently on the side surface of the chip, the affected region that is formed on the side surface of the chip it can be seen that can be removed.

次に、チップ間に間隔を設けた状態でプラズマエッチングを実施する他の実施形態について説明する。 Next is a description of another embodiment implementing a plasma etching in a state in which a gap between the chips. この実施形態においては、図17に示すように上記プラズマエッチング装置8の下部電極85に上記分割装置6を組み合わせた構成とする。 In this embodiment, a structure that combines the divider 6 to the lower electrode 85 of the plasma etching apparatus 8 as shown in FIG. 17. 即ち、プラズマエッチング装置8の底壁811上に分割装置6が下部電極85を包囲して配設されている。 In other words, the dividing device 6 is disposed to surround the lower electrode 85 on the bottom wall 811 of the plasma etching apparatus 8. そして、上述した図9に示すように半導体ウエーハ2(分割予定ライン21に沿って変質層210が形成されている)を保持テープ30を介して支持した環状のフレーム3を、図18の(a)に示すようにフレーム保持手段61を構成するフレーム保持部材611の載置面611a上に載置し、クランプ機構612によってフレーム保持部材611に固定する。 Then, the semiconductor wafer 2 annular frame 3 which is supported via a holding tape 30 (dividing deteriorated layer 210 is formed along the line 21) as shown in FIG. 9 described above, in FIG. 18 (a ) to placed on 611a mounting surface of the frame holding member 611 constituting the frame holding means 61, as shown, fixed to the frame holding member 611 by the clamping mechanism 612. このとき、フレーム保持部材611は図18の(a)に示す基準位置に位置付けられている。 At this time, the frame holding member 611 is set at the reference position shown in FIG. 18 (a). 次に、テープ拡張手段62を構成する支持手段63としての複数のエアシリンダ631を作動して、環状のフレーム保持部材611を図18の(b)に示す拡張位置に下降せしめる。 Then, by operating the plurality of air cylinders 631 as the support means 63 of the tape expanding means 62, to lower the frame holding member 611 to the extended position shown in FIG. 18 (b). 従って、フレーム保持部材611の載置面611a上に固定されている保持フレーム30も下降するため、図18の(b)に示すように環状のフレーム3に装着された保持テープ30は拡張ドラム721の上端縁に当接して拡張せしめられる(テープ拡張工程)。 Accordingly, the holding frame 30 fixed on the mounting surface 611a of the frame holding member 611 is also lowered, holding the tape 30 mounted on an annular frame 3 as shown in (b) of FIG. 18 is the expansion drum 721 It is caused to extend in contact with the upper edge of the (tape expanding step). この結果、保持テープ30に貼着されている半導体ウエーハ2は放射状に引張力が作用する。 As a result, the semiconductor wafer 2 is stuck to the support tape 30 tensile force is applied radially. このように半導体ウエーハ2に放射状に引張力が作用すると、各分割予定ライン21に沿って形成された変質層210は強度が低下せしめられているので、半導体ウエーハ2は変質層210に沿って破断され個々の半導体チップ220に分割される。 With such tensile force radially on the semiconductor wafer 2 is applied, since the deteriorated layer 210 formed along each dividing line 21 is intensity is caused to decrease, the semiconductor wafer 2 along the deteriorated layers 210 break It is divided into individual semiconductor chips 220. そして、半導体チップ220間には互いに隙間Sが形成される。 Then, the gap S with each other is formed between the semiconductor chip 220. このように図17および図18に示す実施形態においては、テープ拡張工程を実施することにより、ウエーハを分割予定ラインに沿って個々のチップに分割する分割工程が実施されるとともに各チップ間に隙間Sが形成される。 Clearance In the embodiment thus illustrated in Figures 17 and 18, by carrying out the tape expanding step, the between the chip division step of dividing into individual chips along the wafer dividing lines are implemented S is formed. なお、テープ拡張工程を実施する前に上述した分割工程を実施しておいてもよい。 It may be previously performed dividing step described above before carrying out the tape expanding step.

上述したテープ拡張工程を実施したならば、図13に示す吸引手段89を作動して吸着保持部材853上に上述したように互いに間隔Sが設けられた半導体チップ220を貼着している保持テープ30を吸引保持する。 After performing the above-described tape expanding step, holding tape that is adhered to the semiconductor chip 220 which distance S from each other are provided as described above the suction means 89 to on the suction holding member 853 operates as shown in FIG. 13 30 to suction-holding. そして上述したプラズマエッチング処理による変質層除去工程を実施する。 And carrying out the deteriorated layer removal process by the above-described plasma etching process.

以上、本発明を図示の実施形態の基づいて説明したが、本発明は実施形態のみに限定されるものではなく、本発明の趣旨の範囲で種々の変形は可能である。 Has been described on the basis of the illustrated embodiments of the present invention, the present invention is not limited to the embodiments, and various modifications within the spirit and scope of the present invention are possible. 例えば上記変質層除去工程はプラズマエッチング(ドライエッチング)する例を示したが、変質層除去工程としてはウエットエッチングしてもよく、また、化学機械研磨(CMP)を用いてもよい。 For example the deteriorated layer removal step has shown an example in which plasma etching (dry etching) may be wet-etched as deteriorated layer removal step may also be used chemical mechanical polishing (CMP).

本発明によるウエーハの加工方法によって分割される半導体ウエーハの斜視図。 Perspective view of a semiconductor wafer to be divided by the wafer processing method of the present invention. 図1に示す半導体ウエーハの表面を環状のフレームに装着された保持テープに貼着した状態を示す斜視図。 Perspective view showing a state in which the surface of the semiconductor wafer was adhered to the holding tape mounted on an annular frame shown in FIG. 本発明によるウエーハの裏面を研磨工程を示す説明図。 Explanatory view showing a polishing process to the backside of the wafer according to the present invention. 本発明によるウエーハの加工方法における変質層形成工程を実施するレーザー加工装置の要部斜視図。 Main part perspective view of a laser machining apparatus for carrying out the deteriorated layer forming step in the wafer processing method according to the present invention. 図4に示すレーザー加工装置に装備されるレーザ光線照射手段の構成を簡略に示すブロック図。 Block diagram schematically showing the configuration of the laser beam application means included in the laser processing apparatus shown in FIG. パルスレーザー光線の集光スポット径を説明するための簡略図。 Simplified diagram for explaining the focusing spot diameter of the pulse laser beam. 本発明によるウエーハの加工方法における変質層形成行程の説明図。 Illustration deteriorated layer forming step in the wafer processing method according to the present invention. 図7に示す変質層形成行程においてウエーハの内部に変質層を積層して形成した状態を示す説明図。 Explanatory view showing a state formed by the altered layer is laminated on the inside of the wafer in the deteriorated layer forming step shown in FIG. 本発明によるウエーハの加工方法における変質層形成行程が実施されたウエーハの斜視図。 Perspective view of a wafer having deteriorated layer forming step is performed in the wafer processing method according to the present invention. 本発明によるウエーハの加工方法における分割工程を実施する分割装置の一実施形態を示す斜視図。 Perspective view showing an embodiment of a dividing device for performing the dividing step in the wafer processing method according to the present invention. 本発明によるウエーハの加工方法における分割工程の説明図。 Illustration of dividing step in the wafer processing method according to the present invention. 本発明によるウエーハの加工方法におけるチップ支持工程が実施され個々の分割されたチップが裏面を上にして互いに間隔を設けて支持部材に配設された状態を示す斜視図。 Perspective view illustrating the chip supporting step is performed each divided chip is disposed on the support member is provided apart from each other in the top rear surface of the wafer processing method according to the present invention. 本発明によるウエーハの加工方法における変質層除去工程を実施するためのプラズマエッチング装置の断面図。 Cross-sectional view of a plasma etching apparatus for carrying out the deteriorated layer removal step in the wafer processing method according to the present invention. 図13に示すプラズマエッチング装置の下部電極を構成する被加工物保持部上にチップが配設された支持部材を載置した状態を示す断面図。 Sectional view illustrating the chip is mounted with the disposed a support member on a workpiece holding portion constituting the lower electrode of the plasma etching apparatus shown in FIG. 13. 3点曲げ試験の説明図。 Illustration of three-point bending test. 本発明によるウエーハの加工方法によって分割されたチップの抗折強度を示す図。 It shows the bending strength of the divided chip by the wafer processing method according to the present invention. チップ間に間隔を設けた状態でプラズマエッチングを実施するプラズマエッチング装置の要部断面図。 Fragmentary cross-sectional view of a plasma etching apparatus for carrying out plasma etching in a state in which a gap between the chips. 図17に示すプラズマエッチング装置において本発明によるウエーハの加工方法におけるテープ拡張工程を実施する状態を示す説明図。 Explanatory view showing a state of implementing the tape expanding step in the wafer processing method according to the present invention in the plasma etching apparatus shown in FIG. 17.

符号の説明 DESCRIPTION OF SYMBOLS

2:半導体ウエーハ 21:分割予定ライン 22:回路 210:変質層 220:半導体チップ 3:環状のフレーム 30:ダイシングテープ 4:研磨装置 41:研磨装置のチャックテーブル 43:研磨工具 5:レーザー加工装置 51:レーザー加工装置のチャックテーブル 51:レーザー光線照射手段 53:撮像手段 6:分割装置 61:フレーム保持手段 62:テープ拡張手段 63:支持手段 7:支持部材 8:プラズマエッチング装置 81:ハウジング 82:ゲート 83:ゲート作動手段 84:排出手段 85:下部電極 86:上部電極 88:高周波電源 89:吸引手段 90:冷媒供給手段 92:昇降駆動手段 93:ガス供給手段 94:制御手段 2: Semiconductor wafer 21: dividing lines 22: circuit 210: altered layer 220: semiconductor chip 3: an annular frame 30: dicing tape 4: polishing apparatus 41: the polishing apparatus chuck table 43: polishing tool 5: laser processing apparatus 51 : chuck table 51 of the laser processing device: laser beam irradiation means 53: image pickup means 6: dividing device 61: the frame holding means 62: tape expanding means 63: the support means 7: the support member 8: plasma etching apparatus 81: housing 82: the gate 83 : gate actuating means 84: discharging means 85: lower electrode 86: upper electrode 88: high-frequency power source 89: suction means 90: coolant supply unit 92: elevation drive unit 93: gas supply means 94: control means

Claims (7)

  1. 表面に格子状に形成された分割予定ラインによって区画された領域に機能素子が配設されたウエーハを、分割予定ラインに沿って分割するウエーハの加工方法であって、 The wafer functional element in regions partitioned is disposed by a grid pattern formed the dividing lines on the surface, a method for processing a wafer is divided along the dividing lines,
    ウエーハに対して透過性を有するパルスレーザー光線を分割予定ラインに沿って照射し、ウエーハの内部に分割予定ラインに沿って変質層を形成する変質層形成工程と、 A deteriorated layer forming step of a pulsed laser beam is irradiated along the dividing lines to form a deteriorated layer in the inside of the wafer along the dividing lines capable of passing through the wafer,
    変質層が形成された分割予定ラインに沿って外力を付与し、ウエーハを分割予定ラインに沿って個々のチップに分割する分割工程と、 Altered layer along the formed dividing lines by applying an external force, a dividing step of dividing into individual chips along the wafer dividing lines,
    個々に分割されたチップを裏面を上にして互いに間隔を設けて支持部材に配設するチップ支持工程と、 A chip supporting step of disposing the support member is provided apart from each other a chip that is divided into individual and the back surface up,
    該支持部材に互いに間隔を設けて配設されたチップの側面に残留している変質層を除去する変質領域除去工程と、を含む、 Including the affected region removal step of removing a deteriorated layer remaining on the side surface of the chip which is disposed spaced from each other to the support member,
    ことを特徴とするウエーハの加工方法。 The wafer processing method, characterized in that.
  2. 該変質層除去工程は、エッチングによって遂行される、請求項1記載のウエーハの分割方法。 The modified electrolyte layer removing step is performed by etching, the wafer dividing method according to claim 1, wherein.
  3. 該変質層除去工程のエッチングは、プラズマエッチングによって遂行される、請求項2記載のウエーハの分割方法。 Etching of said alteration electrolyte layer removing step is accomplished by plasma etching, the wafer dividing method according to claim 2, wherein.
  4. 表面に格子状に形成された分割予定ラインによって区画された領域に機能素子が配設されたウエーハを、分割予定ラインに沿って分割するウエーハの加工方法であって、 The wafer functional element in regions partitioned is disposed by a grid pattern formed the dividing lines on the surface, a method for processing a wafer is divided along the dividing lines,
    ウエーハに対して透過性を有するパルスレーザー光線を分割予定ラインに沿って照射し、ウエーハの内部に分割予定ラインに沿って変質層を形成する変質層形成工程と、 A deteriorated layer forming step of a pulsed laser beam is irradiated along the dividing lines to form a deteriorated layer in the inside of the wafer along the dividing lines capable of passing through the wafer,
    該変質層形成工程を実施する前または後にウエーハの表面を保持テープに貼着するテープ貼着工程と、 A tape affixing step of attaching the holding tape surface before or after the wafer implementing the modified electrolyte layer formation step,
    保持テープに装着されたウエーハの変質層が形成された分割予定ラインに沿って外力を付与し、ウエーハを分割予定ラインに沿って個々のチップに分割する分割工程と、 A dividing step of dividing into individual chips by applying an external force, along the wafer dividing lines along the affected layer is attached to the carrier tape wafer is formed dividing lines,
    個々のチップに分割されたウエーハが貼着された保持テープを拡張して各チップ間に隙間を形成するテープ拡張工程と、 A tape expanding step of forming gaps by expanding the holding tape wafer is divided into individual chips are bonded between the chip,
    該保持テープが拡張され各チップ間に隙間が形成された状態でチップの側面に残留している変質層を除去する変質層除去工程と、を含む、 Including a deteriorated layer removal step of removing a deteriorated layer remaining on the side surface of the chip in a state where gaps are formed between the chips the retaining tape is extended,
    ことを特徴とするウエーハの加工方法。 The wafer processing method, characterized in that.
  5. 該変質層除去工程は、エッチングによって遂行される、請求項4記載のウエーハの分割方法。 The modified electrolyte layer removing step is performed by etching, the wafer dividing method according to claim 4, wherein.
  6. 該変質層除去工程のエッチングは、プラズマエッチングによって遂行される、請求項5記載のウエーハの分割方法。 Etching of said alteration electrolyte layer removing step is accomplished by plasma etching, the wafer dividing method according to claim 5, wherein.
  7. 該分割工程は、該拡張工程において保持テープを拡張することにより遂行される、請求項4から6のいずれかに記載のウエーハの分割方法。 The dividing step is accomplished by expanding the support tape in the expanding step, the wafer dividing method according to any one of claims 4 to 6.
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