JP2005216999A - Multilayer wiring board, high frequency module and portable terminal apparatus - Google Patents

Multilayer wiring board, high frequency module and portable terminal apparatus Download PDF

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Norimitsu Fukamizu
Hiroshi Kuroki
則光 深水
博 黒木
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Kyocera Corp
京セラ株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a small multilayer wiring board in which a high frequency isolation characteristic can be secured while terminal strength is sufficiently satisfied, and to provide a high frequency module. <P>SOLUTION: In the multilayer wiring board, a conductor circuit layer and a via conductor are formed on a surface and inside a dielectric substrate where a plurality of dielectric layers are laminated, and a terminal electrode for connecting with an outer circuit is arranged at the base of the dielectric substrate. The terminal electrode is formed of a laminated body of one electrode layer or a plurality of electrode layers. The exposed surface of the terminal electrode is formed on the same plane as the dielectric layer at the base of the substrate. Especially, the base of the dielectric substrate is formed of the dielectric layer and a compound layer with the conductor layer substantially as thick as the dielectric layer and embedded through the dielectric layer. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、コンピュータや、携帯型情報端末機、無線LAN、WLL(Wireless Local Loop)等の電子機器・電子装置等に用いられる多層配線基板に関するものである。 The present invention is a computer or a portable information terminal, a wireless LAN, it relates to a multilayer wiring board used in the WLL (Wireless Local Loop) electronic devices and electronic devices such as.

近年、電子機器は小型軽量化、携帯化が進んでおり、それに用いられる回路ブロックも、小型化、複合モジュール化が押し進められており、セラミック多層配線基板などの積層部品の高密度化と小型化が進められている。 Recently, electronic devices smaller and lighter, which is portability is progressed, even the circuit block used therefor, miniaturization, and composite modularization is pushed, the high density and miniaturization of the multilayer component, such as a ceramic multilayer wiring substrate It has been promoted.

一方、従来のセラミック多層基板は、通常、グリーンシート法と呼ばれる製造方法により製造される。 On the other hand, the conventional ceramic multilayer substrates are generally produced by the method called the green sheet method. このグリーンシート法は、絶縁層となるセラミック粉末を含有するスラリーを用いてドクターブレード法などによってグリーンシートを作製し、次に、このグリーンシートにビアホール導体となる位置にNCパンチや金型などで貫通穴を形成し、導体ペーストを用いて、内部や表面の配線のパターンを印刷するとともに、前記貫通穴に導体ペーストを充填してビアホール導体を形成した後、同様にして作製した複数のグリーンシートを積層し、この積層体を一括同時焼成する製造方法である。 The green sheet method is to form a green sheet by a doctor blade method using a slurry containing a ceramic powder serving as an insulating layer, then, the position where the via hole conductors in the green sheet NC punches and dies, etc. a through hole is formed, using a conductive paste, with printing a pattern of the wiring of the internal and surface, after forming the via-hole conductors by filling a conductive paste into the through holes, a plurality of which was prepared in the same manner green sheet It was laminated, a manufacturing method for collectively co-firing the laminate.

このグリーンシート法を用いた多層配線基板は、近年の高密度化と小型化の要求と、さらに高機能化の要求から多層配線基板と外部回路を接続する為、多層配線基板裏面の端子電極の面積の小型化と共に、端子の狭ピッチ化が求められている。 A multilayer wiring board using the green sheet method, and the recent demand for higher density and smaller size, to further connect the multilayer wiring substrate and the external circuit from the request of high functionality, the multilayer wiring substrate rear surface of the terminal electrode downsizing of the area, narrow pitch of the terminals is required.

図9に従来の多層配線基板の概略断面図を示した。 It shows a schematic cross section of a conventional multilayer wiring board in FIG. (a)は多層配線基板101の概略断面図、(b)は端子電極105の断面図、(c)は多層配線基板101の裏面からみた端子配置である。 (A) is a schematic sectional view of a multilayer wiring substrate 101, (b) is a sectional view of the terminal electrodes 105, (c) is a terminal arrangement viewed from the back surface of the multilayer wiring board 101. 図10(a)は端子電極105の他の例を示す断面図、(b)はその裏面図である。 10 (a) is a cross-sectional view showing another example of a terminal electrode 105, (b) is a rear view thereof. また、同図(a)において、102は多層配線基板101内に形成された高周波回路、103は高周波回路から多層配線基板101上面にかけて導出される垂直導体、104は多層配線基板101上に実装された部品、105は多層配線基板101と外部回路を接続する為の端子電極を示している。 Further, in FIG. (A), 102 is a high frequency circuit formed on the multilayer wiring substrate 101, 103 is a vertical conductor is derived over the multilayer wiring substrate 101 top surface from the high-frequency circuit, 104 is mounted on the multilayer wiring board 101 parts, 105 denotes a terminal electrode for connecting the multilayer wiring board 101 and an external circuit.

この従来のグリーンシート法によれば、図10(a)(b)に示すように、小型化の為に、ただ単に面積の小さい端子電極105を形成するだけでは、端子電極105の基板への密着強度が弱くなるという問題がある。 According to this conventional green sheet method, as shown in FIG. 10 (a) (b), for miniaturization, simply only form small terminal electrode 105 of the area, to the substrate terminal electrode 105 there is a problem that the adhesion strength is weakened. そのため、図9(b)(c)に示すように端子電極105の周囲にオーバーコートガラス106を設けて端子電極105の周囲の浮き上がりを防止し密着強度を上げることが行われている(特許文献1)。 Therefore, and FIG. 9 (b) with an overcoat glass 106 provided around the terminal electrodes 105 as shown in (c) be increased preventing adhesion strength lifting of the periphery of the terminal electrodes 105 are made (Patent Documents 1).
特開2000−286353号 Japanese Unexamined Patent Publication No. 2000-286353 特開2002−368426号 Japanese Unexamined Patent Publication No. 2002-368426

しかしながら、この方法ではオーバーコートガラス106を端子電極105の端に0.1mm以上の重ねる必要があるため、端子電極105の面積が小さくなり、モジュールの半田付けに支障をきたすことになる。 However, it is necessary to superimpose more than 0.1mm at the end of this process with the terminal electrodes 105 and the overcoat glass 106, the area of ​​the terminal electrode 105 becomes small, thereby interfering with the soldering module. そのため、実質上、端子電極105の面積をぎりぎりまで大きくしてオーバーコートガラス106を設けていた。 Therefore, substantially, it has been provided a overcoat glass 106 by increasing the area of ​​the terminal electrode 105 until the last minute.

しかしながら、近接する端子電極105との間隔Aが小さくなると、高周波信号を取り扱う場合に、端子電極105などはアイソレーションの劣化が発生し、高周波特性が劣化するという問題があった。 However, when the distance A between the terminal electrodes 105 proximate decreases, when handling high-frequency signals, such as the terminal electrode 105 is degraded isolation occurs and high frequency characteristic is deteriorated. 例えば、0.6mm角の端子電極105を0.6mmの間隔を開けて配置する場合、オーバーコートガラス106を形成する幅を0.1mmとすると、端子電極105は0.8mm角の大きさに形成する必要があり、その結果、隣接する端子電極105との間隔Aは、0.4mmまで近接することになり、両端子間のアイソレーションが劣化することになる。 For example, when deploying terminal electrodes 105 of 0.6mm square at intervals of 0.6mm, the width of forming an overcoat glass 106 When 0.1 mm, the terminal electrode 105 to the size of 0.8mm square it is necessary to form, as a result, distance a between the adjacent terminal electrodes 105, will be close to 0.4 mm, the isolation between both terminals is degraded. このアイソレーションを確保するために、間隔Aを0.6mmとするためには、基板のサイズを大きくせざるを得ないものであった。 To ensure this isolation, to the distance A between 0.6mm were those the size of the substrate increases inevitably.

また、このような問題に対して、垂直導体の端面によって端子電極を形成することが特許文献2に提案されているが、ビア導体などの垂直導体の端面の径は非常に小さく、外部回路との半田接続状態で強固な接続を得るための有効な接続面積が確保できず、信頼性に劣るものであった。 Further, with respect to such a problem, but by the end face of the vertical conductor to form a terminal electrode has been proposed in Patent Document 2, the diameter of the end face of the vertical conductor such as a via conductor is very small, and the external circuit valid connection area to obtain a strong connection solder connection state can not be ensured, and was poor in reliability.

本発明は、上記のような従来の方法における問題を解消し、アイソレーションの劣化なく、端子電極を強固に形成し、且つ小型化が可能な多層配線基板及び高周波モジュールを提供することを目的とするものである。 The present invention includes a aims to solve the problems in the conventional method as described above, without deterioration of the isolation, the terminal electrodes firmly formed, and to provide a multilayer wiring board and a high-frequency module can be downsized it is intended to.

本発明は、複数の誘電体層を積層してなる誘電体基板の表面および内部に平面回路層および垂直導体が形成されてなるとともに、前記誘電体基板底面に、外部回路と接続するためのもので、前記垂直導体の断面積よりも大きい径の端子電極を具備してなる多層配線基板において、前記端子電極が1層の電極層または複数の電極層の積層体によって形成されているとともに、該端子電極の露出表面が基板底面の誘電体層と同一平面内に形成されていることを特徴とするものである。 The invention, together with the surface and the planar circuit layer and the vertical conductor inside the dielectric substrate formed by laminating a plurality of dielectric layer formed, on the dielectric substrate bottom surface, intended for connection to an external circuit in, in the multilayer wiring board formed by including a terminal electrode of larger diameter than the cross-sectional area of ​​said vertical conductors, with the terminal electrode is formed by a stack of one layer of electrode layers or electrode layers, the in which the exposed surfaces of the terminal electrodes is characterized in that it is formed in the dielectric layer and in the same plane of the substrate base.

かかる構造によれば、オーバーコート層を形成することなく、端子電極の接着強度を高めることができ、しかも、端子電極を設計どおりの大きさに形成することができる結果、従来のオーバーコート層の形成に伴うアイソレーションの低下などの問題が解消でき、基板の小型化にも対応することができる。 According to such structure, without forming an overcoat layer, it is possible to increase the adhesive strength of the terminal electrodes, moreover, since it is possible to form the terminal electrodes on the size as designed, the conventional overcoat layer formation can be solved problems such as a decrease in isolation due to, it may also be corresponding to the size of the substrate.

また、本発明によれば、前記誘電体基板の底面が、誘電体層と、該誘電体層と実質的に同一厚みからなる導体層が誘電体層を貫通して埋め込まれた複合層によって形成されていることが望ましい。 Further, according to the present invention, the bottom surface of the dielectric substrate, formed by the dielectric layer and the composite layer dielectric material layer substantially conductive layer made of the same thickness is embedded through the dielectric layer it is desirable to have been.

また、前記誘電体底面の誘電体層および1層の電極層の厚みが50μm以下であることによって、電極層の形状を3次元的に自由に変更することができる。 Further, by the thickness of the dielectric layer and the first layer of the electrode layers of the dielectric bottom surface is 50μm or less, it is possible to change the shape of the electrode layer three-dimensionally freely.

そして、前記端子電極の全体厚みを20μm以上とすることによって、端子電極の接着強度をさらに高めることができる。 Then, by making the total thickness 20μm or more of the terminal electrode, it is possible to further enhance the adhesive strength of the terminal electrodes.

特に、前記端子電極を前記垂直導体の端部に形成し、前記端子電極が実質的に2層の電極層による積層体によって形成し、基板底面に露出している電極層の面積を基板内側の電極層よりも小さくすること、または前記端子電極を前記ビア導体の端部に形成し、前記端子電極を実質的に3層の電極層による積層体によって形成し、該3層構造の電極層のうちの中央の電極層の面積を両側の電極層よりも小さくすることによって、端子電極と基板とを3次元的な構造によって強固に接続することができ、端子電極の剥離などを効果的に防止することができる。 In particular, the terminal electrode is formed on an end portion of said vertical conductors, the terminal electrode is substantially formed by a laminate according to the electrode layer of the two layers, the area of ​​the substrate inside the electrode layer exposed to the bottom surface of the substrate be smaller than the electrode layers, or the terminal electrode is formed on an end of the via conductor, the terminal electrode is formed by laminate according substantially three layers of the electrode layers, the electrode layer of the three-layer structure the area of ​​the central electrode layer out by smaller than both sides of the electrode layer, and a terminal electrode and the substrate can be rigidly connected by a three-dimensional structure, effectively prevent the peeling of the terminal electrode can do.

とりわけ、前記端子電極の露出面に対し、基板内側の電極層の少なくとも一部分が0.1mm以上大きいこと、また、前記端子電極の露出面に対し、中央の電極層の少なくとも一部分が、0.1mm以上小さいことが望ましい。 Especially, with respect to the exposed surface of the terminal electrode, at least a portion of the substrate inside of the electrode layer is greater than 0.1 mm, also with respect to the exposed surface of the terminal electrode, at least a portion of the central electrode layer, 0.1 mm it is desirable that more than small.

なお、前記端子電極の露出面にメッキ処理を施すことによって、外部回路へ半田付けするための端子電極の半田濡れ性を向上させることができる。 Incidentally, by applying plating treatment on the exposed surface of the terminal electrode, it is possible to improve the solder wettability of terminal electrodes for soldering to an external circuit.

また、本発明によれば、全体が、誘電体層と、該誘電体層と実質的に同一厚みからなる導体層が誘電体層を貫通して埋め込まれた複合層の積層体から構成されていることによって、多層配線基板内に形成される回路を複合層の組み合わせによって、3次元的に複雑な回路構造も容易に形成することができる。 Further, according to the present invention, whole, is composed of a dielectric layer and, dielectric body layer substantially stack of composite layers which conductive layer is embedded through the dielectric layer of the same thickness by there may be a combination of the composite layer circuit formed in a multilayer wiring board, it is also easily formed three-dimensionally complicated circuit structure.

かかる前記誘電体層と、該誘電体層と実質的に同一厚みからなる導体層が誘電体層を貫通して埋め込まれた複合層は、(a)光透過可能なキャリアフィルム表面に、少なくとも金属粉末材料と、有機バインダとを含む導体ペーストによって、光非透過性の所定の導体パターン層を形成する工程と、(b)前記導体パターン層を形成したキャリアフィルム上に、少なくとも光硬化可能なモノマー、光重合開始剤、および誘電体材料を含有する光硬化スラリーを、前記導体パターン層の厚さ以上の厚さに塗布して光硬化誘電体層を形成する工程と、(c)前記キャリアフィルムの裏面より、光を照射して前記導体パターン層形成以外の領域の光硬化誘電体層を光硬化し、現像液を付与して、前記光硬化誘電体層の前記導体パターン層表面を含む非 And such a dielectric layer, dielectric material layer substantially composite layer conductor layer is embedded through the dielectric layer of the same thickness, the (a) a light transmissive carrier film surface, at least a metal and powder material, a conductor paste containing an organic binder, and forming a light-impermeable predetermined conductor pattern layer, (b) to the conductor pattern layers and the formed carrier film on at least photohardenable monomer a step of photocuring the slurry to form a photocurable dielectric layer was coated to a thickness more than the thickness of the conductive pattern layer containing a photopolymerization initiator, and a dielectric material, (c) said carrier film from the back, by irradiating with light photocuring a photocurable dielectric layer in the region other than the conductive pattern layer formed, by applying a developing solution, non including the conductive pattern layer surface of the photocurable dielectric layer 硬化部を溶化、除去して、複合層を形成する工程と、(d)この複合層を焼成する工程と、を経て形成することができる。 The cured portion soluble, is removed, forming a composite layer, it can be formed through a step of firing the composite layer (d).

なお、本発明における多層配線基板は、高周波回路を形成してなる高周波モジュールの形成に好適に使用される。 Incidentally, the multilayer wiring board of the present invention is suitably used in the formation of the high-frequency module by forming a high-frequency circuit.

本発明の多層配線基板によれば、端子電極が、オーバーコート層を形成することなく、端子電極の接着強度を高めることができ、しかも、端子電極を設計どおりの大きさに形成することができる結果、高周波回路などを具備する高周波モジュールを形成した場合におけるアイソレーション特性を確保できるとともに、基板の小型化も図ることができる。 According to the multilayer wiring board of the present invention, a terminal electrode, without forming the overcoat layer, it is possible to increase the adhesive strength of the terminal electrodes, moreover, it is possible to form the terminal electrodes on the size as designed result, the isolation characteristics can be ensured in the case of forming a high-frequency module having a high-frequency circuit, miniaturization of the substrate can also be reduced.

以下、図面に基づいて本発明の多層配線基板を詳細に説明する。 Hereinafter, a multilayer wiring board of the present invention will be described in detail with reference to the accompanying drawings.

図1に、本発明における多層配線基板の一例の概略断面図を示した。 Figure 1 shows a schematic cross-sectional view of one example of a multilayer wiring board of the present invention. この多層配線基板1は、複数の誘電体層2a〜2dを積層してなる誘電体基板2の表面および内部に平面回路層3と、平面回路層3同士を垂直方向に接続する垂直導体4が形成されている。 The multilayer wiring board 1 includes a dielectric planar circuit layer 3 surface and the interior of the substrate 2 formed by laminating a plurality of dielectric layers 2 a to 2 d, the vertical conductor 4 connecting planar circuit layer 3 to each other in the vertical direction It is formed. また、誘電体基板2底面には、外部回路と接続するための端子電極5が設けられている。 The dielectric substrate 2 bottom, is provided terminal electrodes 5 for connecting with an external circuit. また、この多層配線基板1の表面には、IC、インダクタ、抵抗、コンデンサなどのチップ部品6が半田によって実装されている。 The surface of the multilayer wiring board 1, IC, inductors, resistors, chip components 6 such as a capacitor are mounted by soldering.

本発明によれば、かかる多層配線基板において、誘電体基板2の底面は、誘電体層2aに対して、誘電体層2aと実質的に同一厚みからなる電極層5aが誘電体層2aを貫通して埋め込まれた複合層X1によって形成されており、これによって、端子電極5の露出表面は基板底面の誘電体層2aと同一平面内に形成されている。 According to the present invention, in such a multilayer wiring board, the bottom surface of the dielectric substrate 2, the dielectric layer 2a, the electrode layer 5a composed of a dielectric layer 2a and substantially the same thickness of the dielectric layer 2a through and it is formed by a composite layer X1 embedded in, whereby the exposed surface of the terminal electrode 5 is formed on the dielectric layer 2a and the same plane of the substrate base.

これによって、図1(b)の裏面の平面図に示すように、多層配線基板1の裏面には、誘電体層2a表面と露出面が同一平面となる端子電極5がオーバーコート層を形成することなく、形成されている。 Thus, as shown in the plan view of the back side of FIG. 1 (b), on the back surface of the multilayer wiring board 1, the terminal electrode 5 exposed surface the dielectric layer 2a surface becomes coplanar to form an overcoat layer without being formed.

また、本発明によれば、端子電極5の構造としては、図1の端子電極5は、垂直導体4の直径よりも大きい径の電極層5aのみによって形成されたものであるが、この端子電極5は、2層以上の電極層の積層体によって形成することもできる。 Further, according to the present invention, the structure of the terminal electrode 5, the terminal electrode 5 of FIG. 1, and is formed only by the electrode layer 5a of larger diameter than the diameter of the vertical conductor 4, the terminal electrode 5 may also be formed by a laminate of two or more layers of the electrode layers.

図2は、端子電極5を2つの電極層5a,5bによって形成したものである。 Figure 2 is obtained by forming the terminal electrodes 5 two electrode layers 5a, by 5b. 端子電極5は、垂直導体4の端部に形成されており、端子電極5を形成する電極層5a,5bのうち、基板底面に露出している電極層5aの面積が、基板内側の電極層5bよりも小さく形成されている。 Terminal electrodes 5 are formed on the end portion of the vertical conductors 4, the electrode layer 5a to form a terminal electrode 5, out of 5b, the area of ​​the electrode layers 5a exposed on the substrate bottom surface, the substrate inner electrode layer It is formed smaller than 5b.

なお、この電極層5bは、電極層5aと同様に、誘電体層2bと実質的に同一厚みからなり、この電極層5aは誘電体層2bを貫通して埋め込まれた複合層X2によって形成されており、前記複合層x1との複合層x2との積層体によって構成されていることが望ましい。 Note that the electrode layer 5b, similarly to the electrode layer 5a, a dielectric layer 2b is substantially the same thickness, the electrode layer 5a is formed by a composite layer X2 embedded through the dielectric layer 2b and, it is preferably configured by a laminate of a composite layer x2 between the composite layer x1.

また、電極層5a,5bの形状としては、たとえば、図3(a)に示すように、電極層5bが電極層5aの全周にわたって、電極層5aよりも0.1mm以上大きくなるように形成する。 The electrode layer 5a, the shape of 5b, for example, as shown in FIG. 3 (a), over the entire circumference of the electrode layer 5b an electrode layer 5a, formed to be larger 0.1mm or more than the electrode layers 5a to. また、図3(b)に示すように、電極層5bが電極層5aの対向する2辺で電極層5aよりも0.1mm以上大きくなるように形成する。 Further, as shown in FIG. 3 (b), the electrode layer 5b is formed to be larger 0.1mm or more than the electrode layer 5a at two opposite sides of the electrode layer 5a. さらに図3(c)に示すように、電極層5bが電極層5aの対称となる一部の辺部分で電極層5aよりも0.1mm以上大きくなるように形成する。 As further shown in FIG. 3 (c), the electrode layer 5b is formed to be larger 0.1mm or more than a part of the side portions in the electrode layers 5a which are symmetrical electrode layer 5a.

これによって、端子電極5は、電極層5aと電極層5bとの全周または部分的に形成された段差によって誘電体基板2への密着性をより高めることができる。 Thus, the terminal electrodes 5, it is possible to further improve the adhesion to the dielectric substrate 2 by a step that is all around or partly formed between the electrode layer 5a and the electrode layer 5b.

図4は、端子電極5を3つの電極層5a,5b,5cによって形成したものである。 4, the terminal electrode 5 three electrode layers 5a, 5b, are those formed by 5c. また、端子電極5は、垂直導体4の端部に形成されており、3層構造の電極層のうちの中央の電極層5bの面積を両側の電極層5a,5cよりも0.1mm以上小さく形成されている。 Further, the terminal electrode 5 is formed on the end portion of the vertical conductors 4, the electrode layer 5a and the area of ​​the center of the electrode layer 5b on both sides of one of the electrode layers of a three-layer structure, 0.1 mm or more than 5c small It is formed.

なお、この電極層5b、電極層5cは、電極層5aと同様に、誘電体層2b、2cと実質的に同一厚みからなり、この電極層5b、5cは誘電体層2b,2cをそれぞれ貫通して埋め込まれた複合層x2、x3によって形成されており、前記複合層x1,x2,x3との積層体によって構成されていることが望ましい。 Incidentally, the electrode layer 5b, the electrode layer 5c, like the electrode layer 5a, a dielectric layer 2b, consists 2c substantially the same thickness, the electrode layer 5b, 5c is penetrating the dielectric layer 2b, 2c, respectively is formed by a composite layer embedded with x2, x3, it is preferably configured by a laminate of the composite layer x1, x2, x3.

また、電極層5a、5b、5cの形状としては、たとえば、図5(a)に示すように、電極層5a、5cに挟まれた電極層5bが電極層5a,5cの全周にわたって、電極層5a、5cよりも小さくなるように形成する。 The electrode layer 5a, 5b, the shape of the 5c, for example, as shown in FIG. 5 (a), the electrode layers 5a, sandwiched 5c electrode layer 5b an electrode layer 5a, over the entire circumference of the 5c, electrodes layer 5a, formed to be smaller than 5c. また、図5(b)に示すように、電極層5bが電極層5a、5cよりも部分的に小さくなるように形成してもよい。 Further, as shown in FIG. 5 (b), the electrode layer 5b an electrode layer 5a, may be formed to partially smaller than 5c.

本発明によれば、上記のような構造によって、端子電極5は、電極層5a、5b、または5a、5b、5cとの全周または部分的に形成された段差によって誘電体基板2への密着性をより高めることができる。 According to the present invention, the adhesion of the structure described above, the terminal electrodes 5, the electrode layer 5a, 5b or 5a, 5b, by the step that is all around or partly formed with 5c to the dielectric substrate 2, it is possible to enhance the sex.

本発明における上記の多層配線基板において、誘電体基板2は、(1)Al 、AlN、Si 、SiCを主成分とする焼成温度が1100℃以上のセラミック材料、(2)少なくともSiO およびBaO、CaO、SrO、MgOなどのアルカリ土類金属酸化物を含有する金属酸化物による混合物からなる1100℃以下、特に1050℃以下で焼成されるセラミック材料、(3)ガラス粉末、あるいはガラス粉末とセラミックフィラー粉末との混合物からなる1100℃以下、特に1050℃以下で焼成される低温焼結性のセラミック材料の群から選ばれる少なくとも1種が選択される。 In the multilayer wiring board of the present invention, the dielectric substrate 2, (1) Al 2 O 3 , AlN, Si 3 N 4, SiC ceramic material firing temperature is above 1100 ° C. mainly composed of, (2) at least SiO 2 and BaO, CaO, SrO, 1100 ° C. comprises a mixture of a metal oxide containing an alkaline earth metal oxides such as MgO or less, ceramic material, especially sintered at 1050 ° C. or less, (3) a glass powder, Alternatively 1100 ° C. consisting of a mixture of glass powder and ceramic filler powder below, at least one is selected from the group of low-temperature sinterable ceramic material which is particularly calcined at 1050 ° C. or less.

用いられる(2)の混合物や、(3)のガラス組成物としては、SiO −BaO−Al 系、SiO −B 系、SiO −B −Al 系、SiO −Al −アルカリ金属酸化物系、さらにはこれらの系にアルカリ金属酸化物、ZnO、PbO、Pb、ZrO 、TiO 等を配合した組成物が挙げられる。 Mixture or is (2) using, as the glass composition of (3), SiO 2 -BaO- Al 2 O 3 system, SiO 2 -B 2 O 3 based, SiO 2 -B 2 O 3 -Al 2 O 3 system, SiO 2 -Al 2 O 3 - alkali metal oxide, more alkali metal oxides in these systems, ZnO, PbO, Pb, composition containing ZrO 2, TiO 2, and the like. (3)におけるセラミックフィラーとしては、Al 、SiO 、フォルステライト、コージェライト、ムライト、AlN、Si 、SiC、MgTiO 、CaTiO の群から選ばれる少なくとも1種が挙げられ、ガラスに対して20〜80質量%の割合で混合されることが望ましい。 (3) As the ceramic filler in, Al 2 O 3, SiO 2, forsterite, cordierite, mullite, AlN, Si 3 N 4, SiC, at least one can be mentioned from the group of MgTiO 3, CaTiO 3 it is desirable to be mixed at a ratio of 20 to 80 wt% with respect to the glass.

一方、端子電極や、平面回路層、垂直導体は、セラミック材料の焼成温度に応じて種々組み合わせられ、例えば、セラミック材料が前記(1)の場合、タングステン、モリブデン、マンガンの群から選ばれる少なくとも1種を主成分とする導体材料が好適に用いられる。 On the other hand, and the terminal electrodes, the planar circuit layer, the vertical conductors, various combined in accordance with the firing temperature of the ceramic material, for example, at least a ceramic material is the case (1) is selected tungsten, molybdenum, from the group of manganese 1 conductive material mainly composed of seed is preferably used. また、低抵抗化のために、銅などとの混合物としてもよい。 Further, in order to lower the resistance may be a mixture of such copper. セラミック材料が前記(2)の場合、銅、銀、金、アルミニウムの群から選ばれる少なくとも1種を主成分とする導体材料が好適に用いられる。 If the ceramic material is of the (2), copper, silver, gold, conductive material mainly containing at least one selected from the group of aluminum is preferably used. 上記の導体材料には、セラミック材料と同時焼成する上で、セラミック材料を構成する成分を含有することが望ましい。 The above conductive material, in order to co-fired ceramic material, it is desirable to include components constituting the ceramic material.

上記の図1の例では、多層配線基板のうちの端子電極5を形成する部分のみを前述したような複合層によって形成した場合について説明したが、本発明によれば,図6に示すように、多層配線基板の全体を複合層x1〜x17の積層体によって形成することもできる。 In the above example of FIG. 1, has been described as being formed by the composite layer such that only the previously described portion forming the terminal electrodes 5 of the multilayer wiring board, according to the present invention, as shown in FIG. 6 , it is also possible to form the entire multilayer wiring substrate by a stack of composite layers X1~x17.

図6に示すような多層配線基板は、複合層xを作製し、それらを積層形成することによって作製される。 Multi-layer wiring board as shown in Figure 6, is manufactured by manufactured composite layer x, laminated form them.

単一の複合層xは、望ましくは、以下の方法で作製することができる。 Single composite layer x may desirably be prepared in the following manner. 図7に、前述の複合層xの工法を示す。 Figure 7 shows a method of a composite layer x described above. 図7によれば、(a)光透過可能なキャリアフィルム10表面に、導体ペーストによって光非透過性の所定のパターンの導体パターン層11を形成し、(b)その上に、光硬化スラリーを導体パターン層11の厚さ以上の厚さに塗布して光硬化セラミック層12を形成した後、(c)キャリアフィルム10の裏面より、光を照射して、導体パターン層11形成以外の領域の光硬化セラミック層12を光硬化させ、(d)現像して、(e)光硬化セラミック層12と導体パターン層11からなる複合層xを作製する。 According to FIG. 7, the (a) a light transmissive carrier film 10 surface, the conductive pattern layer 11 of the light non-transmissive of a predetermined pattern is formed by a conductor paste, on which (b), a photocurable slurry after forming a photocurable ceramic layer 12 is coated to a thickness more than the thickness of the conductive pattern layer 11, from the rear surface of the (c) carrier film 10 is irradiated with light, other than the conductor pattern layer 11 forming region of a photocurable ceramic layer 12 is photocured and developed (d), to produce a composite layer x consisting of (e) a photocurable ceramic layer 12 and the conductive pattern layer 11. そして、この複合層xを積層して、平面の導体層とビア導体による3次元的な回路を形成する。 Then, by laminating the composite layer x, to form a three-dimensional circuit according conductive layer and the via conductor plane. その後、これを焼成することによって、図7で示したような多層配線基板を形成することができる。 Thereafter, by firing this, it is possible to form a multilayer wiring board as shown in FIG.

また、必要に応じて、表面処理として、さらに、基板表面に厚膜抵抗膜や厚膜保護膜の印刷・焼きつけ、メッキ処理、さらにICチップを含む電子部品4の接合を行うことによって多層配線基板を作製することができる。 Further, if necessary, as the surface treatment, further, baking printing and the thick-film resistor film or thick protective film on the substrate surface, a plating treatment, the multilayer wiring by further perform bonding electronic component 4 that includes the IC chip substrate it can be prepared.

また、表面の平面回路層2は、焼成された積層体の表面に、印刷・乾燥し、所定雰囲気で焼きつけを行っても良い。 The planar circuit layer 2 of the surface, the fired surface of the laminate, and printing and drying may be performed baked at predetermined atmosphere.

さらに、セラミック多層回路基板の表面に形成される表面の平面回路層2、端子電極5の表面には、半田との濡れ性を改善するために、ニッケル、金などのメッキ層が1〜3μmの厚みで形成される。 Moreover, the planar circuit layer 2 of surface to be formed on the surface of the ceramic multilayer circuit board, the surface of the terminal electrode 5, in order to improve wettability with the solder, nickel plating layer such as gold is 1~3μm It is formed with a thickness.

かかる工法において、用いられる光硬化スラリーは、望ましくは、セラミック粉末に、光硬化可能なモノマーと、光重合開始剤と、有機バインダと、可塑剤とを、有機溶剤に混合し、ボールミルで混練して調製する。 In such method, a photocurable slurry used is desirably a ceramic powder, a photocurable monomer, a photopolymerization initiator, and an organic binder, and a plasticizer are mixed in an organic solvent were kneaded in a ball mill prepared Te.

光硬化可能なモノマーとしては、低温で短時間の焼成工程に対応するために、熱分解性に優れたものであることが望ましい。 The photocurable monomers, in order to cope with short time firing step at a low temperature, it is desirable that excellent thermal decomposability. また、光硬化可能なモノマーは、スリップ材の塗布・乾燥後の露光によって光重合される必要があり、遊離ラジカルの形成、連鎖生長付加重合が可能で、2級もしくは3級炭素を有したモノマーが好ましく、例えば少なくとも1つの重合可能なエチレン系基を有するブチルアクリレート等のアルキルアクリレートおよびそれらに対応するアルキルメタクリレート等が挙げられる。 Further, the monomer photohardenable monomer, should be photopolymerized by exposure after coating and drying of the slip material, formation of free radicals, it can be chain growth addition polymerization, having a secondary or tertiary carbon It is preferred, for example, alkyl methacrylates, and the like corresponding to the alkyl acrylate and their like butyl acrylate having at least one polymerizable ethylenically groups. また、テトラエチレングリコールジアクリレート等のポリエチレングリコールジアクリレートおよびそれらに対応するメタクリレートも有効である。 Furthermore, polyethylene glycol diacrylate and the corresponding methacrylates their like tetraethylene glycol diacrylate is also effective. また、光開始系材料としては、ベンゾフェノン類,アシロインエステル類化合物などが挙げられる。 As the photoinitiator based material, benzophenones, and the like acyloin ester compound.

また、有機バインダも、光硬化可能なモノマーと同様に熱分解性が良好であることが望まれ、同時にスリップの粘性を決めるものであるため、固形分との濡れ性も考慮することが必要である。 The organic binder may, it is desired thermally decomposable like the photocurable monomer is good, because it is intended to determine the slip viscosity simultaneously, is necessary to consider the wettability of the solids is there. 本発明によれば、アクリル酸もしくはメタクリル酸系重合体のようなカルボキシル基、アルコール性水酸基を備えたエチレン性不飽和化合物が好ましい。 According to the present invention, ethylenically unsaturated compounds having a carboxyl group such as acrylic acid or methacrylic acid polymer, an alcoholic hydroxyl group is preferable.

有機溶剤としては、エチルカルビトールアセテート、ブチルセルソルブ、3メトキシブチルアセテートの群から選ばれる少なくとも1種が挙げられる。 As the organic solvent, ethyl carbitol acetate, butyl cellosolve, at least one can be mentioned from the group of 3-methoxybutyl acetate.

各成分の含有量は、セラミック粉末100質量部あたり、光硬化モノマー及び光重合開始剤を5〜20質量部、有機バインダを10〜40質量部、可塑剤を1〜5質量部、有機溶剤を50〜100質量部の割合が適当である。 The content of each component, the ceramic powder per 100 parts by weight of 5 to 20 parts by weight of a photocurable monomer and a photopolymerization initiator, 10 to 40 parts by mass of organic binder, 1 to 5 parts by weight of a plasticizer, an organic solvent the proportion of 50 to 100 parts by mass is appropriate.

また、導体パターン層11を形成するための導体ペーストは、平均粒径が1〜3μm程度の前記導体材料の粉末に、必要に応じてセラミック材料を添加した無機成分に対して、エチルセルロース、アクリル樹脂などの有機バインダを加え、さらにジブチルフタレート、αテルピネオール、ブチルカルビトール、2・2・4−トリメチル−3・3−ペンタジオールモノイソブチレートなどの適当な溶剤を混合し、3本ローラ等により均質に混練して調製される。 The conductive paste for forming a conductor pattern layer 11, the powder of the conductive material having an average particle size of 1 to 3 [mu] m, the inorganic component is added a ceramic material as needed, ethylcellulose, acrylic resins an organic binder, such as addition, further dibutyl phthalate, alpha terpineol, butyl carbitol, 2-2-4-trimethyl -3-3- mixing an appropriate solvent, such as pentanediol monoisobutyrate, by three rollers It is prepared by homogeneously kneading.

図8は、本発明の多層配線基板を用いた高周波モジュールの概略断面図を示す。 Figure 8 shows a schematic cross-sectional view of a high-frequency module using the multilayer wiring board of the present invention. 高周波モジュール20は、多層配線基板21と、多層配線基板21内に形成された高周波用導体回路層22、導体回路層22から基板21上面にかけて導出される垂直導体23、基板21上に実装された部品24、多層配線基板21と外部回路を接続する為の端子電極25、基板上面にはアクティブ部品26が実装され、樹脂27などで封止され、高周波モジュールとして形成される。 RF module 20 includes a multilayer wiring board 21, a high-frequency conductor circuit layer 22 formed on the multilayer wiring substrate 21, a vertical conductor 23, which is derived from the conductive circuit layer 22 over the substrate 21 upper surface, mounted on a substrate 21 parts 24, terminal electrodes 25 for connecting the multilayer wiring board 21 and an external circuit, the active component 26 is mounted on the substrate top surface, sealed with a resin 27, it is formed as a high-frequency module. このような高周波モジュールは、アクティブ部品のバイアス端子や、検波回路の出力および受動部品のフィルタなどの入出力端子が多数必要となるため、モジュールにおける基板の底面の端子電極の面積が小さく、端子数も多く、狭ピッチで配置することが必要である。 Such high frequency module, and the bias terminal of the active component, the output and input and output terminals, such as passive components of the filter of the detection circuit is required many, small area of ​​the terminal electrode of the bottom surface of the substrate in the module, the number of terminals many, it is necessary to arrange a narrow pitch. そのため、オーバーコート層が不要な本発明の多層配線基板がこのような高周波モジュールに好適に用いられる。 Therefore, the overcoat layer is a multilayer wiring board of unwanted present invention is suitably used in such a high-frequency module.

なお、上記の例は、あくまで本発明の例示であって、本発明はこれらに限定されるものではなく、本発明の趣旨を逸脱しない範囲での種々の変更や改良は何ら差し支えないものである。 Incidentally, the above example, only to be illustrative of the present invention, the present invention is not limited thereto, various modifications and improvements without departing from the scope of the present invention are those which do not harm any .

厚さ100μmのPET(ポリエチレンテレフタレート)からなる光透過可能なキャリアフィルム上に、導体ペーストをスクリーン印刷法により印刷して、厚さ20μmの端子電極となる導体パターン層を形成した。 The thickness of 100μm of PET (polyethylene terephthalate) light transmissible carrier film on consisting of, a conductor paste was printed by screen printing to form a conductive pattern layer as a terminal electrode having a thickness of 20 [mu] m. 尚、導体ペーストは、Ag粉末にバリウムホウ珪酸ガラス粉末と、エチルセルロース、有機溶剤として2・2・4−トリメチル−3・3−ペンタジオールモノイソブチレートを加え3本ロールミルで混合したものを使用した。 Incidentally, the conductive paste was used and Bariumuhou silicate glass powder in the Ag powder, ethyl cellulose, a mixture a three-roll mill added 2, 2, 4-trimethyl -3-3-pentanediol monoisobutyrate as an organic solvent .

次に、上記導体パターン層の上に、感光性スラリーをドクターブレード法により塗布乾燥し、導体パターンの存在しない場所での乾燥後の厚みが28μmとなるように光硬化セラミック層を形成した。 Then, on the conductor pattern layer, a photosensitive slurry was applied and dried by a doctor blade method, thickness after drying in the absence location of the conductor pattern was formed a photocurable ceramic layer so that the 28 .mu.m.

感光性スラリーは、セラミック原料粉末100質量部と、光硬化可能なモノマー(ポリオキシエチル化トリメチロールプロパントリアクリレート)8質量部と、有機バインダ(アルキルメタクリレート)35質量部と、可塑剤を3質量部、有機溶剤(エチルカルビトールアセテート)に混合し、ボールミルで混練して作製した。 Photosensitive slurry, and ceramic raw material powder 100 parts by weight of the photocurable monomer (polyoxyethylated trimethylolpropane triacrylate) 8 parts by weight, organic binder (alkyl methacrylate) and 35 parts by mass, 3 parts by mass of a plasticizer parts, were mixed in an organic solvent (ethyl carbitol acetate) were prepared by kneading in a ball mill.

セラミック原料粉末は、0.95モルMgTiO −0.05モルCaTiO で表される主成分100質量部に対して、BをB 換算で10質量部、LiをLiCO 換算で5質量部添加したものを用いた。 Ceramic raw material powder is 5 with respect to the main component of 100 parts by mass represented by 0.95 mol MgTiO 3 -0.05 mol CaTiO 3, 10 parts by mass B of terms of B 2 O 3, the Li in LiCO 3 terms It was used as the added mass parts.

次に、キャリアフィルムの裏面側より光硬化セラミック層の裏面に、超高圧水銀灯(照度30mW/cm )を光源として2秒間全面露光した。 Next, the back surface of the photocurable ceramic layer from the back side of the carrier film was 2 seconds overall exposure ultrahigh pressure mercury lamp (illuminance 30 mW / cm 2) as a light source. そして希釈濃度2.5%のトリエタノールアミン水溶液を現像液として用いて30秒間スプレー現像を行った。 And subjected to 30 seconds spray development using a dilute concentration of 2.5% triethanolamine aqueous solution as a developing solution. この後、現像後の純水洗浄の後、乾燥を行った。 Then, after pure water cleaning after development, it was dried.

こうして、出来上がった光硬化セラミック層は、電極層上の溶化部が現像により除去され電極層が露出して、その結果、厚みが20μmの電極層と、厚みが20μmの光硬化セラミック層とが一体化した複合シートを作製することができた。 Thus, the resulting photocurable ceramic layer, solubilized portion of the electrode layer is exposed electrode layer is removed by development, as a result, the thickness 20μm of the electrode layer, thickness of the material and the photocurable ceramic layer of 20μm integral We were able to produce a composite sheet was turned into.

同様に、内部配線導体層用、表面配線導体層用および垂直導体用の導体パターン層を具備した延べ50層の複合シートを作製した。 Similarly, to prepare a composite sheet of the internal wiring conductor layer, total 50 layers equipped with a conductive pattern layer for surface wiring conductor layer and vertical conductors.

上記のようにして作製した複合シートより、それぞれキャリアフィルムを剥離し、順番に位置合わせを行いながら、積層を行い、3次元的に回路を形成した。 Than the composite sheet produced as described above was peeled off the carrier film, respectively, while aligning sequentially performs lamination, to form a circuit in three dimensions. この後、プレス機を用いて、プレス圧1トン、温度60℃にて5分間プレスを行い、積層体を圧着した。 Thereafter, using a press, the press pressure of 1 ton at a temperature 60 ° C. for 5 minutes pressing was crimped laminate.

その後、大気中で300℃で4時間で脱バインダ処理した後、900℃大気中で6時間焼成を行い、セラミック多層配線基板を作製した。 Then, after the binder removal treatment at 4 hours at 300 ° C. in air, for 6 hr calcination at 900 ° C. in air to produce a ceramic multilayer wiring substrate.

作製した多層配線基板については、端子電極の露出面は、裏面の誘電体層と同一平面内に形成されており、また、内部平面回路層自体の厚みによる段差も全くなく、絶縁層間のデラミネーションもなかった。 The multilayer wiring substrate prepared, the exposed surface of the terminal electrode is formed on the back surface of the dielectric layer and the same plane, The step also without any by internal planar circuit layer itself thick, the insulating interlayer delamination I did not have. また、平面回路層間の接続にあたり、導体層を3層以上垂直方向に積層することによって、垂直導体を形成したが、この垂直導体を含む回路における電気的接続についても全く問題は無かった。 Further, in the planar circuit interlayer connection, by laminating a conductor layer in three layers or more vertical, it has formed the vertical conductor, no problem was not also electrically connected in a circuit including the vertical conductor.

なお、端子電極の構造について、接着強度を測定した。 Incidentally, the structure of the terminal electrodes, the adhesive strength was measured. 端子電極の露出部分の大きさは、0.6×0.6mmとした。 The size of the exposed portion of the terminal electrodes was set to 0.6 × 0.6 mm. また、端子電極の1層当たりの厚みはすべて18μmとし、図2,4に示した2層構造、または3層構造に形成し、各電極層の大きさを表1に示した。 Moreover, all the thickness per layer of the terminal electrode is a 18 [mu] m, formed in two-layer structure or three-layer structure, as shown in FIGS. 2 and 4, the size of each electrode layer are shown in Table 1.

形成した端子電極に対して、ワイヤを半田付けし、垂直に引っ張ることによって端子電極の接着強度を測定した。 Against the formed terminal electrodes, the wires were soldered to determine the bond strength of the terminal electrodes by pulling vertically. その結果を表1に示した。 The results are shown in Table 1.

また、比較例として、従来法に基づき、上記セラミック成形体に上記導体ペーストを印刷して形成した端子電極、さらに上記セラミックスラリーを端子電極の周囲に塗布してオーバーコート層を形成した配線基板について同様に接着強度を測定した。 As a comparative example, based on the conventional method, the ceramic molded body to a terminal electrode formed by printing the conductive paste, for further wiring board by applying the ceramic slurry around the terminal electrodes to form an overcoat layer the adhesion strength was measured in the same manner. 結果を表1に示す。 The results are shown in Table 1.

表1に示すように、従来の端子電極の場合に比較して、オーバーコート層を形成しなくても端子電極の接着強度を向上することができた。 As shown in Table 1, as compared to the conventional terminal electrodes, even without forming an overcoat layer was possible to improve the adhesive strength of the terminal electrodes. しかも、端子電極を2層、または3層とするとともに、図2、図4の形状とすることによって、さらに接着強度を高めることができた。 Moreover, the terminal electrodes 2 layers, or 3 layers with a, FIG. 2, by the shape of FIG. 4, it was possible to further increase the bonding strength.

本発明の多層配線基板の一例を説明するための(a)概略断面図と、(b)裏面における端子電極の配置を示す平面図である。 And the multilayer wiring (a) a schematic cross-sectional view for explaining an example of a substrate of the present invention, is a plan view showing the arrangement of the terminal electrodes in (b) rear surface. 本発明の多層配線基板における端子構造の他の例を説明するための要部拡大断面図である。 It is an enlarged cross-sectional view for explaining another example of the terminal structure of the multilayer wiring board of the present invention. 図2の端子構造における2層の電極層の大きさの関係を示す図である。 It is a diagram illustrating the magnitude of the relationship between two layers of electrode layers in the terminal structure of FIG. 本発明の多層配線基板における端子構造のさらに他の例を説明するための要部拡大断面図である。 It is an enlarged cross-sectional view for explaining still another example of a terminal structure of the multilayer wiring board of the present invention. 図4の端子構造における3層の電極層の大きさの関係を示す図である。 Is a diagram illustrating the magnitude of the relationship between three layers of the electrode layers in the terminal structure of FIG. 本発明の多層配線基板の他の構造を説明するための概略断面図である。 It is a schematic sectional view for explaining another structure of a multilayer wiring board of the present invention. 複合層の製造工程を説明するための工程図である。 It is a process diagram for explaining the manufacturing process of the composite layer. 本発明の多層配線基板を用いた高周波モジュールの概略断面図を示す。 It shows a schematic cross-sectional view of a high-frequency module using the multilayer wiring board of the present invention. 従来の多層配線基板の概略断面図を示し、(a)は概略断面図、(b)は多層配線基板裏面からみた端子配置図、(c)は端子電極の概略断面図、(d)はその裏面図である。 Shows a schematic cross-sectional view of a conventional multilayer wiring board, (a) represents a schematic cross-sectional view, (b) the terminal arrangement view seen from the multilayer wiring substrate back surface, (c) is a schematic cross-sectional view of the terminal electrodes, (d) thereof it is a rear view. 従来の端子電極の他の例を示す(a)断面図と、(b)その裏面図である。 Shows another example of a conventional terminal electrode and (a) is a cross-sectional view and a rear view thereof (b).

符号の説明 DESCRIPTION OF SYMBOLS

1 多層配線基板2 誘電体基板3 平面回路層4 垂直導体5 端子電極5a,5b,5c 電極層x1,x2、x3 複合層 1 multilayer wiring board 2 dielectric substrate 3 planar circuit layer 4 vertical conductors 5 terminal electrodes 5a, 5b, 5c electrode layer x1, x2, x3 composite layer

Claims (13)

  1. 複数の誘電体層を積層してなる誘電体基板の表面および内部に導体回路層および垂直導体が形成されてなるとともに、前記誘電体基板底面に、外部回路と接続するためのもので、前記垂直導体の断面積よりも大きい径の端子電極を具備してなる多層配線基板において、前記端子電極が1層の電極層または複数の電極層の積層体によって形成されているとともに、該端子電極の露出表面が基板底面の誘電体層と同一平面内に形成されていることを特徴とする多層配線基板。 A plurality of dielectric layers on the surface and inside of the dielectric substrate formed by laminating together the conductive circuit layer and vertical conductors formed thereon, the dielectric substrate bottom surface, intended to be connected to an external circuit, the vertical in the multilayer wiring substrate formed comprises a large diameter terminal electrode than the cross-sectional area of ​​the conductor, together with the terminal electrode is formed by a stack of electrode layers or electrode layers of one layer, exposure of the terminal electrode multilayer wiring substrate surface is characterized in that it is formed in the dielectric layer and in the same plane of the substrate base.
  2. 前記誘電体基板の底面が、誘電体層と、該誘電体層と実質的に同一厚みからなる導体層が誘電体層を貫通して埋め込まれた複合層によって形成されていることを特徴とする請求項1記載の多層配線基板。 Bottom surface of the dielectric substrate, wherein a dielectric layer, that dielectric material layer substantially conductive layer made of the same thickness is formed by a composite layer embedded through the dielectric layer multilayer wiring board according to claim 1, wherein.
  3. 前記誘電体底面の誘電体層および1層の電極層の厚みが50μm以下であることを特徴とする請求項1または請求項2記載の多層配線基板。 Claim 1 or the multilayer wiring board according to claim 2, wherein the thickness of the dielectric layer and the first layer of the electrode layers of the dielectric bottom surface is 50μm or less.
  4. 前記端子電極の全体厚みが20μm以上であることを特徴とする請求項1乃至請求項3のいずれか記載の多層配線基板。 The multilayer wiring board according to any one of claims 1 to 3, wherein the total thickness of the terminal electrodes is 20μm or more.
  5. 前記端子電極が、前記ビア導体の端部に形成されており、前記端子電極が実質的に2層以上の電極層による積層体によって形成されており、基板底面に露出している電極層の面積が、基板内側の電極層よりも小さいことを特徴とする請求項1乃至請求項4のいずれか記載の多層配線基板。 Said terminal electrodes, the area of ​​the being formed at an end of the via conductor, the terminal electrode is formed by a laminate according to substantially more than two layers of electrode layers, the electrode layer exposed to the bottom surface of the substrate but the multilayer wiring board according to any one of claims 1 to 4, characterized in that less than the substrate inside the electrode layer.
  6. 前記端子電極が、実質的に3層以上の電極層による積層体によって形成されており、該3層構造の電極層のうちの中央の電極層の面積が両側の電極層よりも小さいことを特徴とする請求項1乃至請求項4のいずれか記載の多層配線基板。 Wherein the terminal electrode is substantially are formed by a laminate according to three or more layers of the electrode layers, the area of ​​the central electrode layer of the electrode layer of the three-layer structure is smaller than the both sides of the electrode layer the multilayer wiring board according to any one of claims 1 to 4,.
  7. 前記端子電極の露出面に対し、基板内側の電極層の少なくとも一部分が0.1mm以上大きいことを特徴とする請求項5または請求項6記載の多層配線基板。 The relative exposed surface of the terminal electrode, the multilayer wiring board according to claim 5 or claim 6 wherein at least a portion of the substrate inside of the electrode layer is equal to or greater than 0.1 mm.
  8. 前記端子電極の露出面に対し、中央の電極層の少なくとも一部分が、0.1mm以上小さいことを特徴とする請求項6記載の多層配線基板。 To the exposed surface of the terminal electrode, at least a portion of the central electrode layer, a multilayer wiring board according to claim 6, wherein the more than 0.1mm smaller.
  9. 前記端子電極の露出面がメッキ処理されたことを特徴とする請求項1乃至8のいずれか記載の多層配線基板。 The multilayer wiring board according to any one of claims 1 to 8, characterized in that the exposed surface of the terminal electrode is plating.
  10. 全体が、誘電体層と、該誘電体層と実質的に同一厚みからなる導体層が誘電体層を貫通して埋め込まれた複合層の積層体から構成されていることを特徴とする請求項1乃至請求項9のいずれか記載の多層配線基板。 Claims entire, wherein a dielectric layer, that dielectric material layer substantially conductive layer made of the same thickness and a stack of composite layer embedded through the dielectric layer 1 to the multilayer wiring board according to claim 9.
  11. 前記複合層が、 Said composite layer,
    (a)光透過可能なキャリアフィルム表面に、少なくとも金属粉末と、有機バインダとを含む導体ペーストによって、光非透過性の所定の導体パターン層を形成する工程と、 (A) a light transmissive carrier film surface, forming at least a metal powder, a conductor paste containing an organic binder, a light-impermeable predetermined conductor pattern layer,
    (b)前記導体パターン層を形成したキャリアフィルム上に、少なくとも光硬化可能なモノマー、光重合開始剤、および誘電体材料を含有する光硬化スラリーを、前記導体パターン層の厚さ以上の厚さに塗布して光硬化誘電体層を形成する工程と、 (B) the conductive patterns layer formed carrier film on at least a photocurable monomer, a photopolymerization initiator, and a photocurable slurry containing the dielectric material, the thickness or thicknesses of the conductor pattern layer forming a photocurable dielectric layer is coated on,
    (c)前記キャリアフィルムの裏面より、光を照射して前記導体パターン層形成以外の領域の光硬化誘電体層を光硬化し、現像液を付与して、前記光硬化誘電体層の前記導体パターン層表面を含む非光硬化部を溶化、除去して、複合層を形成する工程と、 (C) from the rear surface of the carrier film, by irradiating with light photocuring the photocurable dielectric layer in the region other than the conductive pattern layer formed, by applying a developing solution, the conductor of the photocurable dielectric layer the non-light-curing unit comprising a patterned layer surface solubilizing and removed, forming a composite layer,
    (d)この複合層を焼成する工程と、 And (d) calcining the composite layer,
    を形成されたものである請求項2乃至請求項10のいずれか記載の多層配線基板。 The multilayer wiring board according to any one of claims 2 to 10 and is formed with.
  12. 請求項1乃至11のいずれか記載の多層配線基板に対して、高周波回路を形成してなることを特徴とする高周波モジュール。 Against the multilayer wiring board according to any one of claims 1 to 11, a high frequency module, characterized by comprising forming a high-frequency circuit.
  13. 前記請求項1乃至請求項12のいずれか記載の高周波モジュールを搭載したことを特徴とする携帯端末機器。 It claims 1 to mobile terminal device, wherein mounting the high-frequency module according to claim 12.
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