JP2005183867A - Semiconductor element and its manufacturing method - Google Patents

Semiconductor element and its manufacturing method Download PDF

Info

Publication number
JP2005183867A
JP2005183867A JP2003426161A JP2003426161A JP2005183867A JP 2005183867 A JP2005183867 A JP 2005183867A JP 2003426161 A JP2003426161 A JP 2003426161A JP 2003426161 A JP2003426161 A JP 2003426161A JP 2005183867 A JP2005183867 A JP 2005183867A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
region
impurity
offset
oxidation
formed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003426161A
Other languages
Japanese (ja)
Inventor
Hisahiro Shiraishi
尚寛 白石
Original Assignee
Mitsumi Electric Co Ltd
ミツミ電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Abstract

PROBLEM TO BE SOLVED: To form an offset region (a low concentration diffusion region) with the few number of steps.
SOLUTION: A semiconductor element comprises a gate region 1, a source region 2, and a drain region 3 formed on a silicon substrate. An atom for accelerating an oxidation is injected into an uppper oxide film 4 of the source region 2 and the drain region 3, and a low concentration diffusion region segregated by an impurity is formed as offset regions 2a, 3a. A concentration distribution of the impurity varies in the vicinity of the surface of the substrate at the time of oxidation according to a size of a segregation coefficient of the impurity, a diffusion speed in an Si and an SiO2 of the impurity, or the like, in an Si-SiO2 interface. For instance, for the boron, as it has a small segregation coefficient, the concentration in the vicinity of the surface decreases by an oxidation. This chracteristic is used to form the offset region.
COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、オフセット領域によりドレイン−チャネル間の電界傾斜が緩和された半導体素子に関するものであり、さらには、その製造方法に関する。 The present invention, drain the offset region - and to a semiconductor device field gradient is relaxed between channels, further, a method for manufacturing the same.

MOS電界効果トランジスタ(MOSFET)において、耐圧を向上するための一般的手法として、ドレイン−チャネル間にオフセット領域(低濃度拡散領域)を形成し、ドレイン−チャネル間の電界傾斜を緩和するオフセットゲート構造が知られている。 In MOS field-effect transistor (MOSFET), as a general technique for improving the breakdown voltage, the drain - to form an offset region (low concentration diffusion region) between the channel, the drain - offset gate structure to relax the electric field gradient between the channel It has been known. 例えば、図3に示すLDD構造は有名である。 For example, LDD structure shown in FIG. 3 is known.

LDD構造を有するMOSFETは、p型またはn型シリコン基板に形成されたp−ウェルとn−ウェル上に形成され、ポリシリコンゲート領域101、ソース領域102A、ドレイン領域102B、LDD領域103等を備え、このLDD領域103により、ドレイン−チャネル間の耐圧を高めることができる。 MOSFET having an LDD structure is formed on a p-type or n-type silicon substrate formed p- well and n- wells, comprising a polysilicon gate region 101, a source region 102A, a drain region 102B, an LDD region 103, etc. , the LDD region 103, the drain - can increase the breakdown voltage between the channels.

しかしながら、図3に示すMOSFETを製造するためには、LDD領域103を形成するためのLDDフォト工程やイオン注入工程、及びサイドウォールスペーサ104を形成するための工程等が必要であり、工程数が多く煩雑であるという問題を有している。 However, in order to produce the MOSFET shown in FIG. 3, LDD photo process and an ion implantation process for forming the LDD region 103, and requires a step or the like for forming the side wall spacers 104, the number of steps there is a problem that many are complicated.

そこで、さらに従来、シリコン基板をエッチングして形成された掘り込み部の側壁にLDD領域を形成し、掘り込み部の底面にソース/ドレイン領域を形成した半導体素子が提案されている(例えば、特許文献1を参照)。 Therefore, further conventional, the silicon substrate an LDD region is formed on the side wall of the section narrowing digging formed by etching, the semiconductor device has been proposed to form the source / drain regions to the bottom of the dug portion (e.g., Patent see reference 1).

掘り込み部の側壁にLDD領域を形成し、掘り込み部の底面にソース/ドレイン領域を形成した半導体素子では、各領域形成時に別個のフォトマスク形成を行う必要がないため、製造工程が短縮されるという利点を有する。 The LDD region is formed on the side wall of the dug portion, in the semiconductor device forming the source / drain regions on the bottom surface of the dug portion, it is not necessary to perform a separate photomask formed at each region formed, the manufacturing process can be shortened It has the advantage of that.
特開2002−176171号公報 JP 2002-176171 JP

しかしながら、特許文献1記載の発明のように、掘り込み部の側壁にLDD領域を形成し、掘り込み部の底面にソース/ドレイン領域を形成する構造を採用した場合には、ゲート領域の周囲のシリコン基板をエッチングして掘り込み部を形成する工程が必要であり、製造に長時間を要するという問題がある。 However, as in the invention of Patent Document 1, in the case of adopting the structure forming the LDD region to form source / drain regions to the bottom of the dug portion in the side wall of the dug portion of the periphery of the gate region forming a dug portion of the silicon substrate by etching is required, there is a problem that it takes a long time to manufacture. また、掘り込み部の側壁に傾斜イオン注入を行いLDD領域を形成する工程と、掘り込み部の底面に垂直イオン注入を行いソース/ドレイン領域を形成する工程が必要であり、2回のイオン注入工程が必要である。 Further, it is necessary to form a step of forming an LDD region performs a tilt ion implantation to the side wall of the dug portion, the source / drain regions do vertical ion implantation into the bottom of the dug portion, the two ion implantation process is required. さらに、半導体素子の構造を考えた場合にも、前記掘り込み部の形成により段差が形成されることになり、ステップカバレッジ等の点で問題が多い。 Furthermore, even when considering the structure of a semiconductor device, will be a step is formed by the formation of the digging portion, it is problematic in terms of such step coverage.

本発明は、このような従来の実情に鑑みて提案されたものであり、掘り込み部の形成が必要なく、さらに少ない工程数でオフセット領域(低濃度拡散領域)を形成することが可能な半導体素子及びその製造方法を提供することを目的とする。 The present invention has been proposed in view of such conventional circumstances, it is not necessary to form the dug portion, capable of forming an offset region (low concentration diffusion region) in addition a small number of steps semiconductor and to provide a device and a manufacturing method thereof.

上述の目的を達成するために、本発明に係る半導体素子は、シリコン基板上に形成されたゲート領域と、ソース/ドレイン領域とを備える半導体素子であって、前記ソース/ドレイン領域の上部酸化膜に酸化を促進する原子が注入され、酸化時の不純物の偏析による低濃度拡散領域がオフセット領域として形成されていることを特徴とする。 To achieve the above object, a semiconductor device according to the present invention includes a gate region formed on a silicon substrate, a semiconductor element and a source / drain region, the upper oxide layer of the source / drain region atoms which promotes oxidation is injected, the low concentration diffusion region due to segregation of impurities at the time of oxidation, characterized in that it is formed as an offset area.

また、本発明の半導体素子の製造方法は、シリコン基板上にゲート領域を形成し、ソース/ドレイン領域に不純物を注入した後、オフセット領域に対応する上部酸化膜に酸化を促進する原子を注入し、酸化時の不純物の偏析による低濃度拡散領域をオフセット領域として形成することを特徴とする。 A method of manufacturing a semiconductor device of the present invention forms a gate region on a silicon substrate, after implanting impurity into the source / drain regions, by implanting atoms that promote oxidation in the upper oxide film corresponding to the offset region , and forming a low-concentration diffusion region due to segregation of impurities at the time of oxidation as an offset area.

例えば、Si−SiO 2界面においては、不純物の偏析係数、不純物のSi及びSiO 2中の拡散速度の大小等によって、酸化時に基板表面近くで不純物の濃度分布が変化する。 For example, in the Si-SiO 2 interface, the segregation coefficient of the impurity, the magnitude or the like of the diffusion rate of Si and SiO 2 impurity concentration distribution of the impurity is changed near the substrate surface during the oxidation. ホウ素の場合、偏析係数が小さいので、酸化によって表面近くの濃度が減少する。 For boron, since the small segregation coefficient, the concentration near the surface by oxidation decreases. 本発明は、この特性を利用してオフセット領域を形成し、ドレイン−チャネル間の電界傾斜を緩和するものである。 The present invention forms an offset region by utilizing this characteristic, the drain - is intended to relax the electric field gradient between channels. したがって、掘り込み部の形成や低濃度拡散領域形成の為の不純物注入工程は不要である。 Accordingly, the impurity implantation process for the formation of the dug portion and the low concentration diffusion region formed is unnecessary.

本発明によれば、掘り込み部の形成が必要なく、少ない工程数でオフセット領域(低濃度拡散領域)を形成することが可能である。 According to the present invention, without the formation of the dug portion, it is possible to form an offset region (low concentration diffusion region) with a small number of steps. したがって、本発明によれば、生産性に優れ、特性的にも優れた半導体素子を提供することが可能であり、効率的な半導体素子の製造方法を提供することが可能である。 Therefore, according to the present invention, excellent productivity, it is possible to provide a semiconductor device excellent in characteristic, it is possible to provide a manufacturing method for efficient semiconductor device.

以下、本発明を適用した半導体素子及びその製造方法について、図面を参照しながら詳細に説明する。 A semiconductor device and a manufacturing method thereof embodying the present invention will be described in detail with reference to the drawings.

図1は、本発明を適用したMOSFETの断面構造を示す図である。 Figure 1 is a diagram showing a sectional structure of a MOSFET according to the present invention. 本実施形態のMOSFETは、p型シリコン基板もしくはn型シリコン基板に形成されたn−ウェル上に形成されたpチャネル型MOSFETである。 MOSFET of this embodiment is a p-channel type MOSFET formed on p-type silicon substrate or an n-type silicon substrate which is formed on n- on the well. このMOSFETは、ポリシリコンゲート領域1と、ポリシリコンゲート領域1の周囲のn−ウェルに不純物を注入することにより形成されたソース領域2、ドレイン領域3を備える。 The MOSFET includes a polysilicon gate region 1, the source region 2 is formed by implanting impurities into the n- wells around the polysilicon gate region 1, the drain region 3.

これらポリシリコンゲート領域1上や、ソース領域2、ドレイン領域3上には、上部酸化膜4が形成されており、絶縁層としての機能を果たしている。 These polysilicon gate regions 1 above and the source region 2, on the drain region 3, the upper oxide film 4 is formed, which functions as an insulating layer. また、この上部酸化膜4は、素子分離領域においては膜厚が厚くなるように設定され、素子分離膜としての機能も果たしている。 Further, the upper oxide film 4 is set to a film thickness becomes thicker in the element isolation region, which serves also as an element isolation film.

本実施形態のMOSFETでは、ポリシリコンゲート領域1と接するソース領域2上、及びドレイン領域3上の上部酸化膜4の一部4aにイオン注入によって酸化を促進するイオン原子、例えば酸素原子を注入し、他の部分よりも酸化速度を上げ、酸化時の不純物の偏析による低濃度拡散領域を作り出すようにしている。 In MOSFET of the present embodiment, on the source region 2 in contact with the polysilicon gate region 1, and ion atoms which promotes oxidation by ion implantation into a portion 4a of the upper oxide film 4 on the drain region 3, by injecting, for example, oxygen atom , increasing the oxidation rate than the other portions, so that produce low-concentration diffusion region due to segregation of impurities at the time of oxidation.

Si−SiO 2界面においては、不純物の偏析係数、不純物のSi及びSiO 2中の拡散速度の大小等によって、酸化時に基板表面近くで不純物の濃度分布が変化する。 In Si-SiO 2 interface, the segregation coefficient of the impurity, the magnitude or the like of the diffusion rate of Si and SiO 2 impurity concentration distribution of the impurity is changed near the substrate surface during the oxidation. 例えば、ホウ素の場合、偏析係数が小さいので、酸化によって表面近くの濃度が減少する。 For example, in the case of boron, since the small segregation coefficient, the concentration near the surface by oxidation decreases. したがって、不純物として偏析係数が1未満のホウ素(B)を注入し、ソース領域2やドレイン領域3を形成した場合、上部酸化膜4の一部4aに酸素原子を注入し酸化すると、ホウ素の偏析によりその近傍の不純物濃度が低下し、低濃度領域であるオフセット領域2a、3aが形成される。 Thus, a segregation coefficient is injected less than one boron (B) as an impurity, in the case of forming the source region 2 and drain region 3, when the oxygen atoms implanted into a portion 4a of the upper oxide film 4 is oxidized, segregation of boron its impurity concentration in the vicinity is reduced, the offset region 2a which is a low concentration region, 3a is formed. 不純物としては、ホウ素の他、BF 2等も適用可能である。 As the impurity, other boron, also BF 2 or the like is applicable.

これらオフセット領域2a,3aは、LDD領域と同様、ドレイン−チャネル間の電界傾斜を緩和する役割を果たし、pチャネル型MOSFETの耐圧を改善する。 These offset regions 2a, 3a, as well as LDD regions, the drain - serves to reduce the electric field gradient between the channels, to improve the breakdown voltage of the p-channel type MOSFET.

次に、前述の構造を有するMOSFETの製造方法について説明する。 Next, a method for manufacturing a MOSFET having the structure described above. 図2は、本実施形態のMOSFETの製造プロセスを工程順に従って示すものである。 Figure 2 shows a manufacturing process of the MOSFET of the present embodiment in accordance with the order of steps.

本実施形態のMOSFETを製造するには、先ず、図2(a)に示すように、p型シリコン基板もしくはn型シリコン基板に形成されたn−ウェル上に、ポリシリコンゲート領域1や上部酸化膜4を形成した後、不純物をイオン注入してソース領域2やドレイン領域3をp +領域として形成する。 To produce the MOSFET of the present embodiment, first, as shown in FIG. 2 (a), a p-type silicon substrate or an n-type silicon substrate to form the n- on the well, the polysilicon gate regions 1 and upper oxide after forming the film 4, the impurity ions are implanted to form a source region 2 and drain region 3 as p + region. このとき、不純物としては、偏析係数が1未満のもの、例えばホウ素(B)やBF 2等を使用する。 At this time, as the impurity, those segregation coefficient is less than 1, for example using boron (B) or BF 2 or the like. ここでは、不純物としてホウ素(B)を注入した。 Here, we implanting boron (B) as an impurity.

次いで、図2(b)に示すように、ポリシリコンゲート領域1との境界部分から若干後退させてレジスト層5を形成し、酸化を促進するイオン原子(ここでは酸素原子O 2 )を注入する。 Then, as shown in FIG. 2 (b), slightly retracted from the boundary portion between the polysilicon gate region 1 to form a resist layer 5 (here oxygen atom O 2) ion atoms which promote the oxidation injecting . これにより、ポリシリコンゲート領域1と接するソース領域2上、及びドレイン領域3上の上部酸化膜4の一部4aに酸素原子が注入され、他の部分よりも酸化速度が上昇する。 Thus, on the source region 2 in contact with the polysilicon gate region 1, and oxygen atoms are implanted to a portion 4a of the upper oxide film 4 on the drain region 3, the oxidation rate becomes higher than other portions. その結果、酸化プロセスにおいて、酸化時に不純物の濃度分布が変化する。 As a result, in the oxidation process, the concentration distribution of the impurity changes upon oxidation. 不純物が偏析係数の小さい物質(ホウ素)である場合、酸化によって表面近くの濃度は減少する。 If impurities are segregation coefficient smaller material (boron), the concentration near the surface by oxidation are reduced.

最後に、図2(c)に示すように、レジスト層5を除去し、アニール(酸化)することにより、上部酸化膜4の一部4aに対応してオフセット領域2a、3aがp -領域として形成されたMOSFETを完成する。 Finally, as shown in FIG. 2 (c), the resist layer 5 is removed by annealing (oxidation), the offset region 2a in correspondence to a portion 4a of the upper oxide film 4, 3a is p - as region to complete the formed MOSFET.

従来技術によってLDD構造を製造する場合、標準プロセスに対して工程数が大幅に多くなるが、本実施形態の製造方法によれば、工程数の増加が最低限で済む。 When manufacturing the LDD structure according to the prior art, although the number of steps is significantly more relative to the standard process, according to the manufacturing method of this embodiment, increase in the number of steps requires only minimal. したがって、製造プロセスを簡略化し、効率良く半導体素子を製造することができる。 Therefore, it is possible to simplify the manufacturing process, to produce efficiently semiconductor device.

本発明を適用した半導体素子(pチャネル型MOSFET)の断面構造を示す断面図である。 Semiconductor device according to the present invention the cross-sectional structure of a (p-channel type MOSFET) is a cross-sectional view illustrating. 本発明を適用したpチャネル型MOSFETの製造プロセスを工程順に示す断面図であり、(a)は不純物拡散工程、(b)は酸素原子注入工程、(c)はアニール(酸化)工程を示す。 It is a sectional view showing a manufacturing process of a p-channel type MOSFET according to the present invention in process order, indicating the step (a) an impurity diffusion, (b) is an oxygen atom implantation step, (c) annealing (oxidation) process. 従来のLDD構造を有するMOSFETの断面図である。 It is a cross-sectional view of a MOSFET having a conventional LDD structure.

符号の説明 DESCRIPTION OF SYMBOLS

1 ポリシリコンゲート領域、2 ソース領域、3 ドレイン領域、2a,3a オフセット領域、4 上部酸化膜、5 レジスト層 1 polysilicon gate region, second source region, third drain region, 2a, 3a offset region, 4 the upper oxide film, 5 the resist layer

Claims (4)

  1. シリコン基板上に形成されたゲート領域と、ソース/ドレイン領域とを備える半導体素子であって、 A gate region formed on a silicon substrate, a semiconductor element and a source / drain region,
    前記ソース/ドレイン領域の上部酸化膜に酸化を促進する原子が注入され、不純物の偏析による低濃度拡散領域がオフセット領域として形成されていることを特徴とする半導体素子。 Semiconductor element characterized by atoms that promote oxidation in the upper oxide layer of the source / drain regions are implanted lightly doped regions due to segregation of impurities is formed as an offset area.
  2. 前記不純物は、偏析係数が1未満であることを特徴とする請求項1記載の半導体素子。 The impurity semiconductor device according to claim 1, wherein the segregation coefficient is less than 1.
  3. シリコン基板上にゲート領域を形成し、ソース/ドレイン領域に不純物を注入した後、オフセット領域に対応する上部酸化膜に酸化を促進する原子を注入し、 Forming a gate region on a silicon substrate, after implanting impurity into the source / drain regions, by implanting atoms that promote oxidation in the upper oxide film corresponding to the offset region,
    不純物の偏析による低濃度拡散領域をオフセット領域として形成することを特徴とする半導体素子の製造方法。 The method of manufacturing a semiconductor device characterized by forming a low concentration diffusion region due to segregation of impurities as an offset region.
  4. 前記不純物は、偏析係数が1未満であることを特徴とする請求項3記載の半導体素子の製造方法。 The impurities, a method of manufacturing a semiconductor device according to claim 3, wherein the segregation coefficient is less than 1.
JP2003426161A 2003-12-24 2003-12-24 Semiconductor element and its manufacturing method Pending JP2005183867A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003426161A JP2005183867A (en) 2003-12-24 2003-12-24 Semiconductor element and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003426161A JP2005183867A (en) 2003-12-24 2003-12-24 Semiconductor element and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2005183867A true true JP2005183867A (en) 2005-07-07

Family

ID=34785778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003426161A Pending JP2005183867A (en) 2003-12-24 2003-12-24 Semiconductor element and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2005183867A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186900A (en) * 2009-02-13 2010-08-26 Shin-Etsu Chemical Co Ltd Solar cell and method of manufacturing the same
JP2010232530A (en) * 2009-03-27 2010-10-14 Sharp Corp Method of manufacturing photoelectric conversion element, and photoelectric conversion element

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63261755A (en) * 1987-04-18 1988-10-28 Nippon Denso Co Ltd Manufacture of fet element
JPH03139826A (en) * 1989-10-25 1991-06-14 Nec Corp Manufacture of semiconductor device
JPH05267328A (en) * 1992-03-18 1993-10-15 Fujitsu Ltd Manufacture of semiconductor device
JPH09307109A (en) * 1996-05-16 1997-11-28 Sony Corp Manufacture of mos type semiconductor device
JP2000164693A (en) * 1998-11-27 2000-06-16 Sony Corp Manufacture of semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63261755A (en) * 1987-04-18 1988-10-28 Nippon Denso Co Ltd Manufacture of fet element
JPH03139826A (en) * 1989-10-25 1991-06-14 Nec Corp Manufacture of semiconductor device
JPH05267328A (en) * 1992-03-18 1993-10-15 Fujitsu Ltd Manufacture of semiconductor device
JPH09307109A (en) * 1996-05-16 1997-11-28 Sony Corp Manufacture of mos type semiconductor device
JP2000164693A (en) * 1998-11-27 2000-06-16 Sony Corp Manufacture of semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186900A (en) * 2009-02-13 2010-08-26 Shin-Etsu Chemical Co Ltd Solar cell and method of manufacturing the same
JP2010232530A (en) * 2009-03-27 2010-10-14 Sharp Corp Method of manufacturing photoelectric conversion element, and photoelectric conversion element

Similar Documents

Publication Publication Date Title
US6255152B1 (en) Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US6037639A (en) Fabrication of integrated devices using nitrogen implantation
US6133082A (en) Method of fabricating CMOS semiconductor device
US6900101B2 (en) LDMOS transistors and methods for making the same
US6221735B1 (en) Method for eliminating stress induced dislocations in CMOS devices
US6870179B2 (en) Increasing stress-enhanced drive current in a MOS transistor
US5102816A (en) Staircase sidewall spacer for improved source/drain architecture
US6541328B2 (en) Method of fabricating metal oxide semiconductor transistor with lightly doped impurity regions formed after removing spacers used for defining higher density impurity regions
US5166087A (en) Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls
US6548874B1 (en) Higher voltage transistors for sub micron CMOS processes
US6316302B1 (en) Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6277675B1 (en) Method of fabricating high voltage MOS device
US20040222457A1 (en) Buried channel type transistor having a trench gate and method of manufacturing the same
US7335543B2 (en) MOS device for high voltage operation and method of manufacture
US20030127694A1 (en) Higher voltage transistors for sub micron CMOS processes
US6599782B1 (en) Semiconductor device and method of fabricating thereof
US20020003256A1 (en) MOS semiconductor device and method of manufacturing the same
US6100558A (en) Semiconductor device having enhanced gate capacitance by using both high and low dielectric materials
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
US7214629B1 (en) Strain-silicon CMOS with dual-stressed film
US6514810B1 (en) Buried channel PMOS transistor in dual gate CMOS with reduced masking steps
US20030127702A1 (en) Termination structure for a semiconductor device
US4885617A (en) Metal-oxide semiconductor (MOS) field effect transistor having extremely shallow source/drain zones and silicide terminal zones, and a process for producing the transistor circuit
US20090032874A1 (en) Method for integrating silicon-on-nothing devices with standard cmos devices
US20080073745A1 (en) High-voltage MOS device improvement by forming implantation regions

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20060324

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080201

A131 Notification of reasons for refusal

Effective date: 20091117

Free format text: JAPANESE INTERMEDIATE CODE: A131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100316