JP2005183466A - Multilayer printed wiring board - Google Patents

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Shinobu Kato
忍 加藤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer printed wiring board in which neither malfunction nor errors occur even if a frequency exceeds 3GHz. <P>SOLUTION: A distance D1 between a conductor layer 34P on a surface of a multilayer core substrate 30 and an inner conductor layer 16E , a distance D2 between the inner conductor layer 16E and a metal plate 12, a distance D3 between the metal plate 12 and the inner conductor layer 16P, and a distance D4 between the inner conductor layer 16P and a conductor layer 34E at a rear face are made uniform. Mutual inductance between the conductor layers and the metal plate is set constant, and inductance as the whole core substrate 30 is lowered by arranging the conductor layers and the metal plate so that the distances become uniform. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、多層プリント配線板に係り、高周波のICチップ、特に3GHz以上の高周波領域でのICチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関する。   The present invention relates to a multilayer printed wiring board, and improves electrical characteristics and reliability without causing malfunction or error even when a high-frequency IC chip, particularly an IC chip in a high-frequency region of 3 GHz or more is mounted. The present invention relates to a multilayer printed wiring board which can

ICチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、図19に示すようにスルーホール36の設けられたコア基板30の上面に導体回路34、導体層34P、裏面に導体回路34、導体層34Eが形成されている。上側の導体層34Pは、電源用のプレーン層として形成され、下側の導体層34Eは、グランド用のプレーン層として形成されている。コア基板30の表面の導体層34P、34Eの上には、バイアホール60及び導体回路58の形成された層間絶縁層50と、バイアホール160及び導体回路158の形成された層間絶縁層150とが配設されている。該バイアホール160及び導体回路158の上層にはソルダーレジスト層70が形成されており、該ソルダーレジスト層70の開口部71を介して、バイアホール160及び導体回路158にバンプ76U、76Dが形成されている。図示しないICチップは、バンプ76UにC4(フリップチップ)実装を行うことにより電気的接続が取られる。   In the build-up type multilayer printed wiring board constituting the IC chip package, as shown in FIG. 19, a conductor circuit 34, a conductor layer 34P are provided on the upper surface of the core substrate 30 provided with the through holes 36, and a conductor circuit 34 is provided on the rear surface. A conductor layer 34E is formed. The upper conductor layer 34P is formed as a power source plane layer, and the lower conductor layer 34E is formed as a ground plane layer. On the conductor layers 34P and 34E on the surface of the core substrate 30, the interlayer insulating layer 50 in which the via hole 60 and the conductor circuit 58 are formed, and the interlayer insulating layer 150 in which the via hole 160 and the conductor circuit 158 are formed. It is arranged. A solder resist layer 70 is formed on the via hole 160 and the conductor circuit 158, and bumps 76 U and 76 D are formed on the via hole 160 and the conductor circuit 158 through the opening 71 of the solder resist layer 70. ing. An IC chip (not shown) is electrically connected by performing C4 (flip chip) mounting on the bump 76U.

係るビルドアップ式の多層プリント配線板の従来技術としては、特許文献1、特許文献2などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線の形成された多層プリント配線板を得られる。   As conventional techniques of such a build-up type multilayer printed wiring board, there are Patent Document 1, Patent Document 2, and the like. Both lands are formed on the core substrate filled with the filling resin with through holes, an interlayer insulating layer having via holes on both sides is applied, a conductor layer is applied by an additive method, and connected to the lands, A multilayer printed wiring board on which high density and fine wiring are formed can be obtained.

特開平6-260756号公報JP-A-6-260756 特開平6-275959号公報JP-A-6-275959

しかしながら、ICチップが高周波になるにつれて、発生するノイズが高くなってきた。特に周波数が3GHzを越えたあたりから、その度合いが高くなってきている。また、5GHzを越えるとさらにその傾向は高くなってきた。
そのために、機能すべきはずの動作(例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などを指す)が遅延したりするなどの不具合で、所望の機能が行えなくなってしまった。
所望の機能が行えないICチップ、基板をそれぞれ非破壊検査や分解したいところ、ICチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい(特に1GHz未満)ICチップを実装した場合には、誤動作やエラーの発生はなかった。
However, the generated noise has become higher as the IC chip becomes higher in frequency. In particular, since the frequency exceeds 3 GHz, the degree is increasing. Further, the tendency is further increased when the frequency exceeds 5 GHz.
For this reason, a desired function cannot be performed due to a delay such as an operation that should be performed (for example, image recognition, switch switching, transmission of data to the outside, etc.).
If you want to perform nondestructive inspection or disassembly of an IC chip or board that cannot perform the desired function, the IC chip and board itself are free from problems such as short circuits and open circuits, and have a low frequency (particularly less than 1 GHz). When the chip was mounted, there was no malfunction or error.

即ち、高周波用ICチップは、間欠的に電力消費を増減させることで、発熱を抑えながら高速演算を可能にしている。例えば、通常数W程度の消費であるのに、瞬時的に数十Wの電力を消費する。この数十Wの電力消費の際に、パッケージ基板の電力線のインピーダンスが高いと、消費が増大する電力の立ち上がり時に、供給電圧が下がり、誤動作の原因になっていると考えられる。   That is, the high-frequency IC chip enables high-speed computation while suppressing heat generation by intermittently increasing or decreasing the power consumption. For example, even though it is usually about several watts, it consumes several tens of watts of power instantaneously. When the power consumption of this tens of watts is high, if the impedance of the power line of the package substrate is high, it is considered that the supply voltage is lowered at the rise of the power that increases consumption, causing malfunction.

本願発明は、高周波領域のICチップ、特に3GHzを越えても誤動作やエラーの発生しない多層プリント配線板もしくはパッケージ基板を提案することを目的としている。   The object of the present invention is to propose an IC chip in a high frequency region, in particular, a multilayer printed wiring board or a package substrate that does not cause malfunction or error even if it exceeds 3 GHz.

発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、複数のスルーホールを有し、複数の絶縁層と導体層とからなる多層金属コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、
前記多層金属コア基板の各絶縁層の厚みを均一にしたことを技術的特徴とする。
As a result of intensive research aimed at realizing the above object, the inventors have come up with an invention having the following contents as a gist. That is, an interlayer insulation layer and a conductor layer are formed on both sides or one side on a multilayer metal core substrate having a plurality of through holes and comprising a plurality of insulation layers and a conductor layer. In multilayer printed wiring boards to be connected,
A technical feature is that each insulating layer of the multilayer metal core substrate has a uniform thickness.

多層金属コア基板の各絶縁層の厚みを均一にする。これにより、多層金属コア基板の各絶縁層の厚みを均一に配置することで、導体層及び金属板相互の相互インダクタンスを一定とし、コア基板全体としてのインダクタンス分を下げることができる。
また、導体層を電源層として用いることで、ICチップへの電源の供給能力が向上させることができる。導体層をグランド層として用いることで、ICチップへの信号、電源に重畳するノイズを低減させることができる。即ち、導体層のインダクタンス分の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にICチップを実装したときに、ICチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。また、多層金属コア基板とすることにより、従来の両面コア基板と比較して導体層の面積を大きくすることができる。さらに、その導体層を電源層もしくはグランド層として用いるのであれば、それぞれの導体層の面積を大きくすることができる。そのために、抵抗を阻害する要因を減らすことになり、電気特性を向上させるのである。
The thickness of each insulating layer of the multilayer metal core substrate is made uniform. Thereby, by arranging the thickness of each insulating layer of the multilayer metal core substrate uniformly, the mutual inductance between the conductor layer and the metal plate can be made constant, and the inductance of the entire core substrate can be reduced.
Further, by using the conductor layer as the power supply layer, the power supply capability to the IC chip can be improved. By using the conductor layer as the ground layer, it is possible to reduce the signal superimposed on the signal to the IC chip and the noise superimposed on the power supply. That is, the reduction of the inductance of the conductor layer does not hinder the supply of power. Therefore, when an IC chip is mounted on the multilayer printed board, the loop inductance from the IC chip to the board to the power source can be reduced. For this reason, the shortage of power supply in the initial operation is reduced, so that the shortage of power supply is less likely to occur. Therefore, even if an IC chip in a high frequency region is mounted, malfunctions and errors at the initial start-up are not caused. Moreover, by using a multilayer metal core substrate, the area of the conductor layer can be increased as compared with a conventional double-sided core substrate. Furthermore, if the conductor layer is used as a power supply layer or a ground layer, the area of each conductor layer can be increased. Therefore, the factor that inhibits the resistance is reduced, and the electrical characteristics are improved.

また、多層金属コア基板の隣り合う導体層が、電源層用の導体層とグランド用の導体層の並びであることが望ましい。例えば、表面の導体層が電源用の導体層であるなら隣の内層の第1導体層がグランド層であることが、また、内層の第2導体層が電源用の導体層であるなら隣の裏面の導体層がグランド層であることが好適である。電源層とグランドを隣り合う位置に配置させることにより、それぞれに発生する誘導起電力の方向を相反させ、それぞれの誘導起電力が打ち消される。そのため、ノイズが小さくなり、基板としての機能が低下しない。また、誤動作や遅延がなくなる。言い換えると、相互インダクタンスを小さくすることができるのである。このとき双方の導体層間の距離は、出来るだけ短い方が望ましい。つまり、距離を短くすることで相対的なインダクタンス分を小さくすることができるのである。   Moreover, it is desirable that the adjacent conductor layers of the multilayer metal core substrate are an array of a power supply layer conductor layer and a ground conductor layer. For example, if the conductor layer on the surface is a conductor layer for power supply, the first conductor layer on the adjacent inner layer is a ground layer, and if the second conductor layer on the inner layer is a conductor layer for power supply, The conductor layer on the back surface is preferably a ground layer. By arranging the power supply layer and the ground adjacent to each other, the directions of the induced electromotive forces generated in the respective layers are made opposite to each other, and each induced electromotive force is canceled out. Therefore, noise is reduced and the function as a substrate does not deteriorate. In addition, malfunctions and delays are eliminated. In other words, the mutual inductance can be reduced. At this time, the distance between the two conductor layers is preferably as short as possible. That is, the relative inductance can be reduced by shortening the distance.

電源層(もしくはグランド層)の隣り合う導体層には、グランド層(もしくは電源層)であり、もう一方の導体層には、別のグランド層(もしくは電源層)を配置させることが望ましい。電源層の導体層およびグランド層の導体層を配置することで、コア基板全体としてもインダクタンスを低減することができる。   The conductor layer adjacent to the power supply layer (or ground layer) is preferably a ground layer (or power supply layer), and another ground layer (or power supply layer) is preferably disposed on the other conductor layer. By arranging the conductor layer of the power supply layer and the conductor layer of the ground layer, the inductance of the entire core substrate can be reduced.

なお、多層金属コア基板の絶縁層の厚みは15〜300μmであることが望ましい。15μm未満では絶縁を保つことが難しく、電気接続性に問題を起こし、300μm以上にすると、多層金属コア基板が厚くなって、スルーホールが長くなり、スルーホールでのインダクタンスが増大するからである。また、導体層間における距離での相対的なインダクタンスの低下が相殺されてしまい、その効果が現れなくなる。絶縁層の厚みが30〜250μmであることが更に望ましい。その間であれば、インダクタンスを低下させることができるし、導体回路間の絶縁が確保されるからである。   The thickness of the insulating layer of the multilayer metal core substrate is preferably 15 to 300 μm. If the thickness is less than 15 μm, it is difficult to maintain insulation, causing problems in electrical connectivity. If the thickness is 300 μm or more, the multilayer metal core substrate becomes thick, the through hole becomes long, and the inductance in the through hole increases. In addition, the relative inductance decrease at the distance between the conductor layers is canceled out, and the effect does not appear. More preferably, the thickness of the insulating layer is 30 to 250 μm. This is because the inductance can be reduced and the insulation between the conductor circuits can be ensured during that time.

この場合、コア基板に形成されるグランド(GND)層の導体厚みおよび電源(VCC)層の導体厚みを厚くすることが望ましい。その厚みは25μmを超えることが望ましい。特に、コア基板の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚いことがさらに望ましい。   In this case, it is desirable to increase the conductor thickness of the ground (GND) layer and the conductor thickness of the power supply (VCC) layer formed on the core substrate. The thickness is desirably over 25 μm. In particular, the thickness of the conductor layer of the core substrate is more desirably thicker than the thickness of the conductor layer on the interlayer insulating layer.

コア基板の導体層の厚みを厚くすることにより、コア基板の電源層の導体層が厚くなることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
また、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板だけを厚くすることにより、その効果を奏する。
さらに、導体層を電源層として用いることで、ICチップへの電源の供給能力が向上させることができる。また、導体層をグランド層として用いることで、ICチップへの信号、電源に重畳するノイズを低減させることができる。即ち、導体の抵抗の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にICチップを実装したときに、ICチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
また、ICチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ICチップに電源を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減することができる。
Increasing the thickness of the conductor layer of the core substrate increases the strength of the core substrate by increasing the thickness of the conductor layer of the power source layer of the core substrate. Can be relaxed by the substrate itself.
In addition, the volume of the conductor itself can be increased. By increasing the volume, the resistance in the conductor can be reduced. For this reason, electrical transmission such as a flowing signal line is not hindered. Therefore, no loss occurs in the transmitted signal. This is achieved by increasing the thickness of only the substrate serving as the core.
Furthermore, the ability to supply power to the IC chip can be improved by using the conductor layer as the power supply layer. In addition, by using the conductor layer as a ground layer, it is possible to reduce a signal to the IC chip and noise superimposed on the power source. That is, the reduction in the resistance of the conductor does not hinder the supply of power. Therefore, when an IC chip is mounted on the multilayer printed board, the loop inductance from the IC chip to the board to the power source can be reduced. For this reason, the shortage of power supply in the initial operation is reduced, so that the shortage of power supply is less likely to occur. Therefore, even if an IC chip in a high frequency region is mounted, malfunctions and errors at the initial start-up are not caused.
The same effect can be obtained when power is supplied to the IC chip via the IC chip to the substrate to the capacitor or the power supply layer to the power source. The aforementioned loop inductance can be reduced.

特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記効果を最大限にさせることができるのである。この場合の層間絶縁層上の導体層とは、絶縁層の中に心材を含浸されていない樹脂で形成された層間絶縁層に、層間を接続させるための非貫通孔であるバイアホールを形成したものにめっき、スパッタなどを経て形成された導体層を主として意味する。これ以外にも特に限定されないがバイアホールを形成されたものであれば、上記の導体層に該当する。   In particular, when the thickness of the conductor layer used as the power supply layer of the core substrate is thicker than the thickness of the conductor layer on the interlayer insulating layer on one or both sides of the core substrate, the above effect can be maximized. is there. In this case, the conductor layer on the interlayer insulating layer is a via hole that is a non-through hole for connecting the layers in the interlayer insulating layer formed of a resin not impregnated with the core material in the insulating layer. It mainly means a conductor layer formed by plating, sputtering or the like. Other than this, there is no particular limitation, but any via hole formed corresponds to the above conductor layer.

コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。内層の場合は、2層以上に渡り多層化してもよい。基本的には、コア基板の電源層は層間絶縁層の導体層よりも厚くなっていれば、その効果を有するのである。ただ、内層に形成することが望ましい。   The power supply layer of the core substrate may be disposed on the surface layer, the inner layer, or both of the substrate. In the case of the inner layer, it may be multi-layered over two or more layers. Basically, if the power layer of the core substrate is thicker than the conductor layer of the interlayer insulating layer, the effect is obtained. However, it is desirable to form in the inner layer.

コア基板の導体層の厚みをα1、層間絶縁層上の導体層の厚みをα2に対して、α2<α1≦40α2とすることが望ましい。
α1≦α2の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならないということである。
α1>40α2を越えた場合についても検討を行ったが、基本的には電気特性は、10α2とほぼ同等である。つまり、効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上は望めない。ただ、この厚みを越えると、コア基板の表層に導体層を形成した場合に、コア基板と接続を行うランド等を形成するのに困難が生じてしまう。更に、上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することができなくなってしまう。
The thickness of the conductor layer of the core substrate is preferably α1, and the thickness of the conductor layer on the interlayer insulating layer is preferably α2 <α1 ≦ 40α2.
In the case of α1 ≦ α2, there is no effect on power shortage. In other words, it is not clear to suppress the degree of voltage drop that occurs during initial operation.
The case where α1> 40α2 was also examined, but basically the electrical characteristics are almost equivalent to 10α2. In other words, it can be understood as a critical point of effect. Even if it is thicker than this, an improvement in electrical effect cannot be expected. However, if this thickness is exceeded, when a conductor layer is formed on the surface layer of the core substrate, it becomes difficult to form lands or the like for connection with the core substrate. Further, when the upper interlayer insulating layer is formed, the unevenness becomes large, and the interlayer insulating layer is swelled, so that impedance cannot be matched.

導体層の厚みα1は、1.2α2≦α1≦20α2であることがさらに望ましい。その範囲であれば、電源不足(電圧降下)によるICチップの誤動作やエラーなどが発生しないことが確認されている。多層金属コア基板では、内層の導体の厚みが表層の導体の厚みより厚い方が好ましい。電源不足に対する効果は各導体層の和なので、表層の導体層を厚くすることでも解消できる。しかし、表層の導体層を厚くすると、多層金属コア基板の表層に導体層を形成した場合に多層金属コア基板と接続を行うランド等の形成に困難が生じる。さらに、上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまう。   The thickness α1 of the conductor layer is more preferably 1.2α2 ≦ α1 ≦ 20α2. Within this range, it has been confirmed that no malfunction or error of the IC chip occurs due to power shortage (voltage drop). In the multilayer metal core substrate, it is preferable that the thickness of the inner conductor is thicker than the thickness of the surface conductor. Since the effect on the power shortage is the sum of the conductor layers, it can be eliminated by increasing the thickness of the surface conductor layer. However, if the surface conductor layer is thickened, it is difficult to form lands or the like that are connected to the multilayer metal core substrate when the conductor layer is formed on the surface layer of the multilayer metal core substrate. Further, when the upper interlayer insulating layer is formed, the unevenness becomes large, and the interlayer insulating layer is swelled, so that impedance cannot be matched.

多層金属コア基板では、2層のGND層或いはVCC層を形成し、その層に介在して、VCC層或いはGND層を形成したものがよい。さらに、GND層(或いはVCC層)と、VCC層(或いはGND層)との各距離は均一であることがよい。それにより、双方のインダクタンスを低下させる作用が均一に働くために、総合的なインダクタンスを下げやすいからである。更に、インピーダンス整合が取りやすく、電気特性を向上させることができる。   In the multilayer metal core substrate, it is preferable that two GND layers or VCC layers are formed, and a VCC layer or GND layer is formed between the layers. Further, the distances between the GND layer (or the VCC layer) and the VCC layer (or the GND layer) are preferably uniform. Thereby, since the action of reducing both inductances works uniformly, it is easy to lower the overall inductance. Furthermore, impedance matching can be easily achieved and electrical characteristics can be improved.

GND層とVCC層との距離(絶縁層の厚み)は15〜300μmの間であることが望ましい。15μm未満では、材料に係らず、絶縁性を確保することが困難になりやすいし、ヒートサイクルなどの信頼性試験を実施すると、導体層同士での短絡を引き起こすこともある。300μmを超えると、インダクタンスを低下させる効果が低減されてしまう。つまり、距離が離れているためにより、相互インダクタンスの効果が相殺されてしまうのである。GND層とVCC層との距離は30〜250μmの間であることが更に望ましい。その間であれば、インダクタンスを低下させることができるし、導体回路間の絶縁性が確保されるからである。   The distance between the GND layer and the VCC layer (the thickness of the insulating layer) is preferably between 15 and 300 μm. If the thickness is less than 15 μm, it is difficult to ensure insulation regardless of the material, and if a reliability test such as heat cycle is performed, a short circuit may occur between the conductor layers. If it exceeds 300 μm, the effect of reducing the inductance is reduced. That is, the effect of mutual inductance is canceled out because the distance is long. More preferably, the distance between the GND layer and the VCC layer is between 30 and 250 μm. This is because the inductance can be reduced and the insulation between the conductor circuits can be ensured during this period.

GND層およびVCC層ともに導体層の厚みが厚くすることがよい。その双方の体積を増やすことにより、抵抗値低減の効果を得やすいからである。その導体の厚みは、25〜300μmであることが望ましい。25μm未満では、抵抗値の低減効果が薄くなりやすい。300μmを超えると、その上層に形成される信号線などの導体回路にうねりを生じてしまうことがあり、インピーダンスの整合という点で問題を引き起こしてしまう。基板自体の薄膜化という要求に対して、基板自体が厚くなることになり答えられない。   Both the GND layer and the VCC layer are preferably thicker conductor layers. This is because the effect of reducing the resistance value can be easily obtained by increasing both volumes. The thickness of the conductor is preferably 25 to 300 μm. If it is less than 25 μm, the effect of reducing the resistance value tends to be thin. If it exceeds 300 μm, the conductor circuit such as a signal line formed on the upper layer may be swelled, causing a problem in terms of impedance matching. The demand for thinning the substrate itself cannot be answered because the substrate itself becomes thicker.

コア基板の材料は、樹脂基板で検証を行ったが、セラミック基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、この効果を奏することができる。   The material of the core substrate was verified with a resin substrate, but it was found that the same effect was obtained with a ceramic substrate. In addition, although the conductor layer was made of a metal made of copper, it has not been confirmed that other metals offset the effect and increase the number of malfunctions and errors. The difference or the difference in the material forming the conductor layer seems not to have an effect on the effect. More preferably, the conductor layer of the core substrate and the conductor layer of the interlayer insulating layer are formed of the same metal. This effect can be achieved because characteristics such as electrical characteristics and thermal expansion coefficient and physical properties do not change.

さらに、多層金属コア基板のスルーホールは、2つ以上のグランド用スルーホールと2つ以上の電源用スルーホールを有し、それぞれが隣り合う位置に格子状もしくは千鳥状に配設されていることが望ましい。   Furthermore, the through holes of the multilayer metal core substrate have two or more ground through holes and two or more power supply through holes, which are arranged in a grid or zigzag at adjacent positions. Is desirable.

それぞれ対角する位置に、グランド(あるいは電源)を配置し、それ以外の位置に、電源(あるいはグランド)を配置させる。その構成により、X方向およびY方向での誘導起電力の打ち消しがなされる。   A ground (or power supply) is arranged at each diagonal position, and a power supply (or ground) is arranged at other positions. With this configuration, the induced electromotive force is canceled in the X direction and the Y direction.

それぞれ対角する位置に、グランド(あるいは電源)を配置し、それ以外の位置に、電源(あるいはグランド)を配置させる。その構成により、X方向およびY方向での誘導起電力の打ち消しがなされる。
これをスルーホールを格子状に配置した例を模式的に示す図11(A)を参照して説明をする。格子状に配設されたスルーホールにおいて、グランド用スルーホールGND1の等間隔で、電源用スルーホールVCC1、VCC2を配置させて、グランド用スルーホールGND1の対角線上に、電源用スルーホールGND2を配設させる。この4芯(カッド)構造にすることにより、ひとつグランド用スルーホールGND(もしくは電源用スルーホールVCC)に対して、ふたつの電源用スルーホールVCC(もしくはグランド用スルーホールGND)による誘導起電力の打ち消しがなされる。そのために、スルーホールでの相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生しにくくなるのである。
A ground (or power supply) is arranged at each diagonal position, and a power supply (or ground) is arranged at other positions. With this configuration, the induced electromotive force is canceled in the X direction and the Y direction.
This will be described with reference to FIG. 11 (A) schematically showing an example in which through holes are arranged in a lattice pattern. In the through holes arranged in a grid pattern, the power supply through holes VCC1 and VCC2 are arranged at equal intervals of the ground through hole GND1, and the power supply through hole GND2 is arranged on the diagonal line of the ground through hole GND1. Make it. By adopting this four-core (quad) structure, the induced electromotive force generated by two power supply through holes VCC (or ground through holes GND) is reduced with respect to one ground through hole GND (or power supply through hole VCC). It will be countered. Therefore, the mutual inductance in the through hole can be reduced and is not affected by the induced electromotive force, so that malfunctions and delays are less likely to occur.

また、スルーホールを千鳥状に配置した例を模式的に示す図11(B)を参照して説明をする。千鳥状に配設されたスルーホールにおいて、グランド用スルーホールGND1の等間隔で、グランド用スルーホールGND2、GND3を配置させて、グランド用スルーホールGND2と同一距離間に電源用スルーホールVCC1、VCC2を配設させる。この構造にすることにより、ひとつグランド用スルーホールGND(もしくは電源用スルーホールVCC)に対して、ふたつの電源用スルーホールVCC(もしくはグランド用スルーホールGND)による誘導起電力の打ち消しがなされる。そのために、スルーホールの相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生しにくくなるのである。   Further, description will be made with reference to FIG. 11B schematically showing an example in which the through holes are arranged in a staggered pattern. In the through holes arranged in a staggered manner, the ground through holes GND2 and GND3 are arranged at equal intervals with the ground through hole GND1, and the power supply through holes VCC1 and VCC2 are arranged at the same distance as the ground through hole GND2. Is disposed. With this structure, the induced electromotive force is canceled by the two power supply through holes VCC (or ground through hole GND) with respect to one ground through hole GND (or power supply through hole VCC). Therefore, the mutual inductance of the through holes can be reduced and is not affected by the induced electromotive force, so that malfunctions and delays are less likely to occur.

格子状に配列させることが千鳥状に配列させることよりも、インダクタンスを低下させることができるのである。2以上の同じ数をグランド用のスルーホールと電源用のスルーホールを配設させたときでも、格子にすると、ひとつのグランド用スルーホールGND(もしくは電源用スルーホールVCC)に対して、最大4箇所を等間隔で配列させることが可能となるし、相反する電源用スルーホールVCCも同様に最大4箇所を等間隔で配列させることができ、それぞれで誘導起電力を打ち消しあうため、相互インダクタンスを低下させることができるのである。   Arranging in a grid pattern can lower the inductance than arranging in a staggered pattern. Even when two or more of the same number of ground through holes and power supply through holes are arranged, a maximum of 4 for one ground through hole GND (or power supply through hole VCC) can be obtained by using a lattice. The locations can be arranged at equal intervals, and the opposite power supply through-holes VCC can be arranged at the same maximum four locations at equal intervals to cancel the induced electromotive force in each case. It can be lowered.

元々グランド用スルーホールGNDおよび電源用スルーホールVCCは、磁界などの影響を受けやすい。そのために、ICチップの高周波、高速化になるとインダクタンスが増加してしまうために、基板としての動作に問題を引き起こしてしまう。そのために、グランド用スルーホールGNDおよび電源用スルーホールVCCのインダクタンスの影響を抑えるための配置を考慮する必要性がある。例えば、高密度化の要求(高密度化、微細配線)に対して、単にスルーホールを狭く配置させればよいというものではない。上記のように配列させることがそれぞれのインダクタンスを低減させることができるのである。   Originally, the ground through hole GND and the power supply through hole VCC are easily affected by a magnetic field or the like. For this reason, when the frequency and speed of the IC chip are increased, the inductance increases, which causes a problem in the operation as a substrate. Therefore, it is necessary to consider an arrangement for suppressing the influence of the inductance of the ground through hole GND and the power supply through hole VCC. For example, in order to meet the demand for higher density (higher density, fine wiring), it is not necessary to simply arrange the through holes narrowly. Arranging as described above can reduce the respective inductances.

グランド用スルーホールと電源用のスルーホールとの距離(図11(C)中に示すピッチ:グランド用スルーホールGNDの中心と電源用スルーホールVCCの中心との距離)は、60〜600μmの間であることが望ましい。スルーホールとスルーホールの壁間の距離を短くすることにより、相互インダクタンスを低下させることができるのである。このとき、60μm未満のときは、スルーホール間の絶縁ギャップを確保することができず、短絡などの不具合を引き起こしてしまう。また、絶縁ギャップ等が起因となり、相互インダクタンスを設計許容値の範囲にすることが難しくなったりしてしまうこともある。600μmを超える相互インダクタンスを低下させる効果が低減してしまう。60〜550μmの間であれば、スルーホールで絶縁ギャップが確保でき、相互インダクタンスを低下させることができ、電気特性を向上させることができる。   The distance between the ground through hole and the power through hole (pitch shown in FIG. 11C: the distance between the center of the ground through hole GND and the center of the power through hole VCC) is between 60 and 600 μm. It is desirable that By reducing the distance between the through hole and the wall of the through hole, the mutual inductance can be reduced. At this time, when the thickness is less than 60 μm, an insulation gap between the through holes cannot be secured, and a short circuit or the like is caused. In addition, due to an insulation gap or the like, it may be difficult to set the mutual inductance within the design allowable range. The effect of reducing the mutual inductance exceeding 600 μm is reduced. If it is between 60-550 micrometers, an insulation gap can be ensured with a through hole, a mutual inductance can be reduced, and an electrical property can be improved.

グラント用スルーホール径(図11(C)に示すスルーホールの外径)は50〜500μmであり、同様に電源用スルーホール径は50〜500μmであることが望ましい。
50μm未満では、スルーホール内に導体層を形成することが困難となりやすい。また、自己インダクタンスが高くなる。
500μmを超えると、1本当たりの自己インダクタンス分は低下させれるが、限られた領域内に配置できるグランド線、電源線の数が減り、グランド線、電源線を多線化することによる全体としてのインダクタンスの低減が図り得なくなる。特に、格子や千鳥状に配列させた場合に、スルーホールピッチによっては、短絡などの不具合が起きるからである。つまり、スルーホールを形成すること自体が困難になるからである。
75〜485μmの間で形成させることがさらに望ましい。その間であれば、自己インダクタンスを低下させることができ、配線数を増やすことで全体としてのインダクタンスを下げ、電気特性を向上させることができる。更に、スルーホールピッチを狭ピッチにすることができる。
The diameter of the through hole for grant (the outer diameter of the through hole shown in FIG. 11C) is 50 to 500 μm, and similarly, the diameter of the through hole for power supply is preferably 50 to 500 μm.
If it is less than 50 μm, it tends to be difficult to form a conductor layer in the through hole. In addition, the self-inductance is increased.
If it exceeds 500 μm, the amount of self-inductance per line can be reduced, but the number of ground lines and power supply lines that can be arranged in a limited area is reduced, and the total number of ground lines and power supply lines is increased. Inductance cannot be reduced. This is because, particularly when arranged in a lattice or zigzag pattern, defects such as a short circuit occur depending on the through-hole pitch. That is, it is difficult to form a through hole itself.
It is further desirable to form between 75 and 485 μm. In the meantime, the self-inductance can be reduced, and by increasing the number of wirings, the inductance as a whole can be lowered and the electrical characteristics can be improved. Furthermore, the through-hole pitch can be narrowed.

スルーホールは、1つもしくは2つ以上スルーホール直上もしくはスルーホールのランド上から最外層まで全層スタック構造であることが望ましい。スルーホール直上に形成させることが望ましい。該スルーホールの接続は、スルーホール上に蓋めっきなどにより蓋構造からなるランドを形成し、その上にバイアホールをスタック状に形成されるビアオンスルーホールかつ、スタック構造であることがICチップから外部端子もしくはコンデンサまで直線上となって、最短距離になり、インダクタンスをより小さくすることができるからである。その場合には、格子状もしくは千鳥上で、GND用のスルーホールおよびVCC用のスルーホールを形成させることであることがさらに望ましい。理想は、格子状もしくは千鳥状に配列されたスルーホールの4ヶ所全てがスタック構造にすることである。   It is desirable that the through hole has a full-layer stack structure from one or more through holes directly above or from the land of the through hole to the outermost layer. It is desirable to form it immediately above the through hole. The through-hole connection is made by forming a land having a lid structure on the through hole by lid plating or the like, and a via-on-through hole in which a via hole is formed in a stack shape, and the IC chip has a stack structure. This is because the distance from the terminal to the external terminal or capacitor is a straight line, the shortest distance is achieved, and the inductance can be further reduced. In that case, it is more desirable to form a through hole for GND and a through hole for VCC in a lattice pattern or on a staggered pattern. The ideal is that all four through-holes arranged in a grid or zigzag form are stacked.

グラント用スルーホールおよび電源用スルーホールは、ICチップの直下に配設されることが望ましい。
ICチップの直下に配置させることにより、ICと外部端子もしくはコンデンサとの距離を短くすることができ、インダクタンスを低減させることが可能になる。
It is desirable that the grant through hole and the power supply through hole are disposed directly under the IC chip.
By disposing the IC chip immediately below the IC chip, the distance between the IC and the external terminal or the capacitor can be shortened, and the inductance can be reduced.

この場合のコア基板とは、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に(電源用)導体層が設けられた基板、3層以上の多層化した導体層が形成された多層金属コア基板を用いることができる。
電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
The core substrate in this case is a resin substrate impregnated with a core material such as glass epoxy resin, a ceramic substrate, a metal substrate, a composite core substrate using a composite of resin, ceramic, and metal, and an inner layer of these substrates (power supply For example, a substrate provided with a conductor layer, or a multilayer metal core substrate formed with three or more layers of conductor layers can be used.
In order to increase the thickness of the conductor of the power supply layer, it is possible to use a printed wiring board formed by a generally performed conductor layer such as plating or sputtering on a metal-embedded substrate. Good.

多層金属コア基板では、コア基板の外層と内層の導体層をそれぞれ足した厚みが、コアの導体層の厚みとなる。必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。コアの絶縁材を誘電体材料にしてもよい。   In the multilayer metal core substrate, the thickness obtained by adding the outer layer and the inner conductor layer of the core substrate is the thickness of the core conductor layer. If necessary, an electronic component housing core substrate in which components such as capacitors, dielectric layers, and resistors are embedded in the inner layer of the core substrate may be used. The core insulating material may be a dielectric material.

本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。相対的に、コア基板の厚みは、樹脂絶縁層の厚みよりも厚いものである。基本的には、コア基板は電源層を主とする導体層が形成されて、その他信号線などは表裏の接続を行うためだけに形成されている。   The core substrate in the present invention is defined as follows. It is a hard base material impregnated with a core material, etc., and a via hole is formed by a photo via or a laser on both sides or one side using an insulating resin layer that does not include a core material, and a conductor layer is formed, This is for electrical connection between layers. In comparison, the thickness of the core substrate is thicker than the thickness of the resin insulating layer. Basically, the core substrate is formed with a conductor layer mainly composed of a power supply layer, and other signal lines are formed only for connecting the front and back sides.

なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。   In addition, if it is the multilayer printed wiring board formed by the material of the same thickness and is laminated | stacked, the layer or board | substrate which has a power supply layer as a conductor layer in a printed circuit board is defined as a core board | substrate.

本願発明では、多層金属コア基板の第1絶縁層、第2絶縁層、第3絶縁層、第4絶縁層の厚みを均一にする。これにより、表面の導体層と内層の第1導体層との間の距離D1、第1導体層と金属板との間の距離D2、金属板と内層の第2導体層との距離D3、内層の第2導体層と裏面の導体層との間の距離D4とを均一距離に配置することで、導体層及び金属板相互の相互インダクタンスを一定とし、全体としてのインダクタンス分を下げることができる。このため、導体層を電源層として用いることで、ICチップへの電源の供給能力が向上させることができる。また、導体層をグランド層として用いることで、ICチップへの信号、電源に重畳するノイズを低減させることができる。   In the present invention, the thicknesses of the first insulating layer, the second insulating layer, the third insulating layer, and the fourth insulating layer of the multilayer metal core substrate are made uniform. Accordingly, the distance D1 between the conductor layer on the surface and the first conductor layer on the inner layer, the distance D2 between the first conductor layer and the metal plate, the distance D3 between the metal plate and the second conductor layer on the inner layer, the inner layer By arranging the distance D4 between the second conductor layer and the conductor layer on the back surface at a uniform distance, the mutual inductance between the conductor layer and the metal plate can be made constant, and the overall inductance can be reduced. For this reason, the power supply capability to the IC chip can be improved by using the conductor layer as the power supply layer. In addition, by using the conductor layer as a ground layer, it is possible to reduce a signal to the IC chip and noise superimposed on the power source.

図1〜図9を参照して本発明の第1実施例に係る多層プリント配線板について説明する。
[第1実施例−1]
先ず、第1実施例に係る多層プリント配線板10の構成について、図8、図9を参照して説明する。図8は、該多層プリント配線板10の断面図を、図9は、図8に示す多層プリント配線板10にICチップ90を取り付け、ドータボード94へ載置した状態を示している。図8に示すように、多層プリント配線板10では多層金属コア基板30を用いている。多層金属コア基板30の中央には、電気的に隔絶された金属板12が収容されている。該金属板12は、心材としての役目も果たしているが、スルーホールやバイアホールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである。また、金属板に36合金、42合金等の低熱膨張材を使うと多層プリント配線板の熱膨張係数をICに近づけることができ応力を緩和できる。該金属板12に、表面側絶縁樹脂層(第1絶縁層)14aを介して表面側に内層の第1導体層16E、裏面側絶縁樹脂層(第2絶縁層)14bを介して裏面側に内層の第2導体層16Pが配置されている。更に、内層の第1導体層16E上に表面側絶縁樹脂層(第3絶縁層)18aを介して導体回路34、表面側の導体層34Pが、内層の第2導体層16P上に裏面側絶縁樹脂層(第4絶縁層)18bを介して導体回路34、裏面側の導体層34Eが形成されている。表面側の導体層34Pは、電源用のプレーン層として形成され、裏面側の導体層34Eは、グランド用のプレーン層として形成されている。表面側の内層の導体層16Eは、グランド用のプレーン層として形成され、裏面側の内層の導体層16Pは、電源用のプレーン層として形成されている。電源用のプレーン層34P、16Pとの接続は、電源用スルーホール36Pやバイアホールにより行われる。グランド用のプレーン層34E、16Pとの接続は、グランド用スルーホール36Eやバイアホールにより行われる。多層金属コア基板30の上下での信号の接続は、信号用スルーホール36S、バイアホールにより行われる。プレーン層は、片側だけの単層であっても、2層以上に配置したものでもよい。2層〜6層で形成されることが望ましい。7層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は6層と同等程度である。特に、4層で形成されることが、電気特性、基板の平坦性に優れる。
A multilayer printed wiring board according to a first embodiment of the present invention will be described with reference to FIGS.
[First Example-1]
First, the configuration of the multilayer printed wiring board 10 according to the first embodiment will be described with reference to FIGS. 8 shows a cross-sectional view of the multilayer printed wiring board 10 and FIG. 9 shows a state in which the IC chip 90 is attached to the multilayer printed wiring board 10 shown in FIG. As shown in FIG. 8, the multilayer printed wiring board 10 uses a multilayer metal core substrate 30. An electrically isolated metal plate 12 is accommodated in the center of the multilayer metal core substrate 30. The metal plate 12 also serves as a core material, but is not electrically connected such as a through hole or a via hole. Mainly, the rigidity against the warp of the substrate is improved. Further, when a low thermal expansion material such as 36 alloy or 42 alloy is used for the metal plate, the thermal expansion coefficient of the multilayer printed wiring board can be made close to that of the IC, and the stress can be relieved. The metal plate 12 has a first conductive layer 16E as an inner layer on the front side through a front side insulating resin layer (first insulating layer) 14a, and a rear side through a back side insulating resin layer (second insulating layer) 14b. An inner second conductor layer 16P is disposed. Furthermore, the conductor circuit 34 and the conductor layer 34P on the front surface side are insulated on the second conductor layer 16P on the inner layer via the surface side insulating resin layer (third insulating layer) 18a on the first conductor layer 16E as the inner layer. A conductor circuit 34 and a conductor layer 34E on the back surface side are formed through a resin layer (fourth insulating layer) 18b. The conductor layer 34P on the front surface side is formed as a power source plane layer, and the conductor layer 34E on the back surface side is formed as a ground plane layer. The inner conductor layer 16E on the front side is formed as a ground plane layer, and the inner conductor layer 16P on the back side is formed as a power source plane layer. Connection to the power plane layers 34P and 16P is made through a power through hole 36P or a via hole. Connection to the ground plane layers 34E and 16P is made through ground through holes 36E and via holes. Signal connection between the upper and lower sides of the multi-layered metal core substrate 30 is performed by signal through holes 36S and via holes. The plain layer may be a single layer on one side or may be arranged in two or more layers. It is desirable to form with 2-6 layers. Since the improvement of the electrical characteristics has not been confirmed for seven layers or more, the effect is the same as that of six layers even if the number of layers is increased. In particular, the formation of four layers is excellent in electrical characteristics and substrate flatness.

多層金属コア基板30の表面の導体層34P、裏面の導体層34Eの上には、バイアホール60及び導体回路58の形成された層間絶縁層50と、バイアホール160及び導体回路158の形成された層間絶縁層150とが配設されている。該バイアホール160及び導体回路158の上層にはソルダーレジスト層70が形成されており、該ソルダーレジスト層70の開口部71を介して、バイアホール160及び導体回路158にバンプ76U、76Dが形成されている。   On the conductor layer 34P on the front surface of the multilayer metal core substrate 30 and the conductor layer 34E on the back surface, the interlayer insulating layer 50 in which the via hole 60 and the conductor circuit 58 are formed, and the via hole 160 and the conductor circuit 158 are formed. An interlayer insulating layer 150 is provided. A solder resist layer 70 is formed on the via hole 160 and the conductor circuit 158, and bumps 76 U and 76 D are formed on the via hole 160 and the conductor circuit 158 through the opening 71 of the solder resist layer 70. ing.

図9中に示すように、多層プリント配線板10の上面側のバンプ76Uは、ICチップ90の信号用ランド92S、電源用ランド92P、グランド用ランド92Eへ接続される。更に、チップコンデンサ98が実装される。一方、下側の外部端子76Dは、ドータボード94の信号用ランド96S、電源用ランド96P、グランド用ランド96Eへ接続されている。この場合における外部端子とは、PGA、BGA,半田バンプ等を指している。    As shown in FIG. 9, the bumps 76U on the upper surface side of the multilayer printed wiring board 10 are connected to the signal land 92S, the power land 92P, and the ground land 92E of the IC chip 90. Further, a chip capacitor 98 is mounted. On the other hand, the lower external terminal 76D is connected to the signal land 96S, the power land 96P, and the ground land 96E of the daughter board 94. The external terminals in this case refer to PGA, BGA, solder bumps, and the like.

ここで、図8に示すように多層金属コア基板30では、多層金属コア基板の第1絶縁層(表面側絶縁樹脂層14a)、第2絶縁層(裏面側絶縁樹脂層14a)、第3絶縁層(表面側絶縁樹脂層18a)、第4絶縁層(裏面側絶縁樹脂層18b)の厚みが略均一である。これにより、表面の導体層34Pと内層の第1導体層16Eとの間の距離D1、第1導体層16Eと金属板12との間の距離D2、金属板12と内層の第2導体層16Pとの距離D3、内層の第2導体層16Pと裏面の導体層34Eとの間の距離D4とを均一距離にすることで、導体層16E、16P、34E、34P及び金属板12相互の相互インダクタンスを一定とし、コア基板30全体としてのインダクタンス分を下げることができる。このため、導体層34P、16Pを電源層として用いることで、ICチップ90への電源の供給能力が向上させることができる。また、導体層34E、16Eをグランド層として用いることで、ICチップ90への信号、電源に重畳するノイズを低減させることができる。即ち、導体層のインダクタンス分の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にICチップを実装したときに、ICチップ〜多層プリント配線板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。   Here, as shown in FIG. 8, in the multilayer metal core substrate 30, the first insulating layer (front surface side insulating resin layer 14a), the second insulating layer (back surface side insulating resin layer 14a), and the third insulating layer of the multilayer metal core substrate. The thicknesses of the layer (front surface side insulating resin layer 18a) and the fourth insulating layer (back surface side insulating resin layer 18b) are substantially uniform. Thus, the distance D1 between the conductor layer 34P on the surface and the first conductor layer 16E on the inner layer, the distance D2 between the first conductor layer 16E and the metal plate 12, and the second conductor layer 16P on the metal plate 12 and the inner layer. And the distance D3 between the second conductor layer 16P on the inner layer and the conductor layer 34E on the back surface are set to be a uniform distance, so that the mutual inductance between the conductor layers 16E, 16P, 34E, 34P and the metal plate 12 can be obtained. And the inductance of the core substrate 30 as a whole can be reduced. For this reason, the power supply capability to the IC chip 90 can be improved by using the conductor layers 34P and 16P as the power supply layer. Further, by using the conductor layers 34E and 16E as the ground layer, it is possible to reduce noise superimposed on the signal to the IC chip 90 and the power source. That is, the reduction of the inductance of the conductor layer does not hinder the supply of power. Therefore, when an IC chip is mounted on the multilayer printed board, the loop inductance from the IC chip to the multilayer printed wiring board to the power source can be reduced. For this reason, the shortage of power supply in the initial operation is reduced, so that the shortage of power supply is less likely to occur. Therefore, even if an IC chip in a high frequency region is mounted, malfunctions and errors at the initial start-up are not caused.

なお、多層金属コア基板30の導体層間の距離(絶縁層の厚み)D1、D2、D3、D4は15〜300μmであることが望ましい。15μm未満では、絶縁を保つことが難しく、300μmを越えると、導体層間同士でのインダクタンスを低減する効果が相殺されるし、多層金属コア基板の厚みが厚くなって、スルーホールが長くなり、スルーホールでのインダクタンスが増大するからである。この一例として、導体層間の距離(絶縁層の厚み)を220μmで形成させた。   Note that the distances (insulating layer thicknesses) D1, D2, D3, and D4 between the conductor layers of the multilayer metal core substrate 30 are preferably 15 to 300 μm. If it is less than 15 μm, it is difficult to maintain insulation, and if it exceeds 300 μm, the effect of reducing the inductance between the conductor layers is offset, the thickness of the multilayer metal core substrate becomes thick, the through hole becomes long, and the through hole This is because the inductance in the hole increases. As an example of this, the distance between the conductor layers (the thickness of the insulating layer) was 220 μm.

図10に図8の多層プリント配線板10のX−X横断面を示す。即ち、図10では、多層金属コア基板30の断面を示している。図中で、理解の便宜のため、電源用スルーホール36Pには上向きの印(図中中央の黒丸)、グランド用スルーホール36Eには下向きの印(図中の+)を付けてあり、信号用スルーホール36Sには何も印を付けていない。図11(A)は、図10(A)中に点線I部を拡大して示す説明図である。第1実施形態では、電源用スルーホール36Pとグランド用スルーホール36Eとが、隣り合う位置に格子状に配置されている。即ち、それぞれ対角する位置に、グランド(あるいは電源)を配置し、それ以外の位置に、電源(あるいはグランド)を配置させる。その構成により、X方向およびY方向での誘導起電力の打ち消しがなされる。   FIG. 10 shows an XX cross section of the multilayer printed wiring board 10 of FIG. That is, FIG. 10 shows a cross section of the multilayer metal core substrate 30. In the figure, for convenience of understanding, an upward mark (black circle in the center) is attached to the power supply through hole 36P, and a downward mark (+ in the figure) is attached to the ground through hole 36E. Nothing is marked on the through hole 36S. FIG. 11A is an explanatory diagram showing an enlarged view of a dotted line I portion in FIG. In the first embodiment, the power supply through holes 36P and the ground through holes 36E are arranged in a grid pattern at adjacent positions. That is, the ground (or power supply) is arranged at diagonal positions, and the power supply (or ground) is arranged at other positions. With this configuration, the induced electromotive force is canceled in the X direction and the Y direction.

図11(A)を参照して上述したように格子状に配設されたスルーホールにおいて、グランド用スルーホール36E(GND1)の等間隔で、電源用スルーホール36P(VCC1、VCC2)を配置させて、GND1の対角線上に、グランド用スルーホール36E(GND2)を配設させる。この4芯(カッド)構造にすることにより、ひとつGND(もしくはVCC)に対して、ふたつのVCC(もしくはGND)による誘導起電力の打ち消しがなされる。そのために、相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないのでノイズの影響を軽減でき、更に、インダクタンス分を下げることで、間欠的に電力消費量が増減するICチップに対して、電力消費が増大する際にも電圧降下が生じず、誤作動や遅延などが発生しにくくなる。   As described above with reference to FIG. 11A, the power supply through holes 36P (VCC1, VCC2) are arranged at equal intervals in the ground through holes 36E (GND1) in the through holes arranged in a grid pattern as described above. Thus, the ground through hole 36E (GND2) is disposed on the diagonal line of GND1. By adopting this four-core (quad) structure, the induced electromotive force due to two VCCs (or GND) is canceled out with respect to one GND (or VCC). For this reason, the mutual inductance can be reduced and the influence of noise can be reduced because it is not affected by the induced electromotive force. Further, by reducing the inductance, the IC chip can be increased or decreased intermittently. Thus, no voltage drop occurs even when power consumption increases, and malfunctions and delays are less likely to occur.

更に、図8に示すように多層金属コア基板30の中央に配置された電源用スルーホール36Pとグランド用スルーホール36Eとは、スルーホールの直上にバイアホール60及びバイアホール160が設けられるスタック構造となっている。該スルーホール36E、36Pとバイアホール60との接続は、スルーホール36E、スルーホール36P上に蓋めっきなどにより蓋構造からなるランド25を形成し、その上にバイアホール60をスタック状に形成される。更に、上側のバイアホール60の直上にバイアホール160を設け、該バイアホール160が、ICチップ90の電源用ランド92E、グランド用ランド92Eにバンプ76Uを介して接続されている。同様に、下側バイアホール60の直下にバイアホール160を設け、該バイアホール160が、ドータボード94の電源用ランド96P、グランド用ランド96Eにバンプ76Dを介して接続されている。   Further, as shown in FIG. 8, the power supply through hole 36P and the ground through hole 36E arranged in the center of the multilayer metal core substrate 30 have a stacked structure in which a via hole 60 and a via hole 160 are provided immediately above the through hole. It has become. The through holes 36E and 36P are connected to the via hole 60 by forming a land 25 having a lid structure on the through hole 36E and the through hole 36P by lid plating or the like, and the via hole 60 is formed in a stack on the land 25. The Further, a via hole 160 is provided immediately above the upper via hole 60, and the via hole 160 is connected to the power source land 92E and the ground land 92E of the IC chip 90 via bumps 76U. Similarly, a via hole 160 is provided immediately below the lower via hole 60, and the via hole 160 is connected to the power land 96P and the ground land 96E of the daughter board 94 via bumps 76D.

ビアオンスルーホールかつ、スタック構造であることがICチップ90からドータボードのバンプ(外部端子)76E、76Pもしくは図示しないコンデンサまで直線上となり、最短距離となり、インダクタンスをより小さくすることができるからである。その場合には、理想的は、格子状に配列されたスルーホールの4ヶ所全てがスタック構造にする。   This is because the via on through hole and the stack structure are straight from the IC chip 90 to the bumps (external terminals) 76E and 76P of the daughter board or a capacitor (not shown), the shortest distance, and the inductance can be further reduced. . In that case, ideally, all of the four through-holes arranged in a lattice form have a stack structure.

スルーホール36E、36P、36S間の距離(ピッチ)は、60〜600μmに設定し、信号用スルーホール径36S(外径)を50〜500μmで形成させた。グランド用スルーホール36Eと電源用スルーホール36P間の距離(ピッチ)は、60〜600μmに設定し、グランド用スルーホール36E径(外径)を50〜500μmで、電源用スルーホール36Pの径を50〜500μmで形成させた。スルーホール36E、36P、36Sは、コア基板30に形成した通孔の導体層を形成させ、その空隙内に絶縁樹脂を充填させた。それ以外にも、導電性ペーストもしくはめっきなどにより、スルーホール内を完全に埋めても良い。   The distance (pitch) between the through holes 36E, 36P, and 36S was set to 60 to 600 μm, and the signal through hole diameter 36S (outer diameter) was formed to 50 to 500 μm. The distance (pitch) between the ground through hole 36E and the power through hole 36P is set to 60 to 600 μm, the diameter of the ground through hole 36E (outer diameter) is 50 to 500 μm, and the diameter of the power through hole 36P is It formed in 50-500 micrometers. The through holes 36E, 36P, and 36S were formed by forming a through-hole conductor layer formed in the core substrate 30 and filling the gaps with insulating resin. In addition, the through hole may be completely filled with conductive paste or plating.

グラント用スルーホール36Eおよび電源用スルーホール36Pは、ICチップ90の直下に配設されている。ICチップ90の直下に配置させることにより、IC90とドータボード94のバンプ(外部端子)96E、96Pもしくは図示しないコンデンサとの距離を短くすることができる。そのためにインダクタンスを低減させれる。   The grant through hole 36E and the power supply through hole 36P are arranged directly below the IC chip 90. By disposing the IC chip 90 immediately below the IC chip 90, the distance between the IC 90 and the bumps (external terminals) 96E, 96P of the daughter board 94 or a capacitor (not shown) can be shortened. Therefore, inductance can be reduced.

ここで、コア基板30表層の導体層34P、34Eは、厚さ7.5〜75μmに形成され、内層の導体層16P、16Eは、厚さ15〜300μmに形成され、層間絶縁層50上の導体回路58及び層間絶縁層150上の導体回路158は5〜25μmに形成されている。   Here, the conductor layers 34P and 34E on the surface layer of the core substrate 30 are formed to a thickness of 7.5 to 75 μm, and the inner conductor layers 16P and 16E are formed to a thickness of 15 to 300 μm. The conductor circuit 58 and the conductor circuit 158 on the interlayer insulating layer 150 are formed to 5 to 25 μm.

第1実施例の多層プリント配線板では、コア基板30の表層の電源層(導体層)34P、導体層34、内層の電源層(導体層)16P、導体層16Eおよび金属板12を厚くすることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。   In the multilayer printed wiring board of the first embodiment, the surface power layer (conductor layer) 34P, the conductor layer 34, the inner power layer (conductor layer) 16P, the conductor layer 16E, and the metal plate 12 of the core substrate 30 are thickened. This increases the strength of the core substrate. As a result, even if the core substrate itself is thinned, it is possible to relieve warpage and the generated stress by the substrate itself.

また、導体層34P、34E、導体層16P、16Eを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。   Further, by increasing the thickness of the conductor layers 34P and 34E and the conductor layers 16P and 16E, the volume of the conductor itself can be increased. By increasing the volume, resistance in the conductor can be reduced.

更に、コンデンサ98を実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しにくくなる。   Furthermore, by mounting the capacitor 98, the power source stored in the capacitor can be used supplementarily, so that it becomes difficult to cause power shortage.

第1実施例では、多層金属コア基板30は、内層に厚い導体層16P、16Eを、表面に薄い導体層34P、34Eを有し、内層の導体層16P、16Eと表面の導体層34P、34Eとを電源層用の導体層、グランド用の導体層として用いる。即ち、内層側に厚い導体層16P、16Eを配置しても、導体層を覆う絶縁層が形成されている。そのために、導体層が起因となって凹凸を相殺させることで多層金属コア基板30の表面を平坦にすることができる。このため、層間絶縁層50、150の導体層58、158にうねりを生じせしめないように、多層金属コア基板30の表面に薄い導体層34P、34Eを配置しても、内層の導体層16P、16Eと足した厚みでコアの導体層として十分な厚みを確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピーダンスに不具合が起きない。導体層16P、34Pを電源層用の導体層として、導体層16E、34Eをグランド用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。   In the first embodiment, the multilayer metal core substrate 30 has thick conductor layers 16P and 16E on the inner layer and thin conductor layers 34P and 34E on the surface, and the inner conductor layers 16P and 16E and the surface conductor layers 34P and 34E. Are used as a conductor layer for a power supply layer and a conductor layer for a ground. That is, even if the thick conductor layers 16P and 16E are arranged on the inner layer side, an insulating layer covering the conductor layer is formed. Therefore, the surface of the multilayer metal core substrate 30 can be flattened by canceling out the irregularities due to the conductor layer. For this reason, even if the thin conductor layers 34P and 34E are arranged on the surface of the multilayer metal core substrate 30 so that the conductor layers 58 and 158 of the interlayer insulating layers 50 and 150 do not waviness, the inner conductor layers 16P, A thickness sufficient as a conductor layer of the core can be ensured by the thickness added to 16E. Since no undulation occurs, there is no problem with the impedance of the conductor layer on the interlayer insulating layer. By using the conductor layers 16P and 34P as the power supply layer conductor layers and the conductor layers 16E and 34E as the ground conductor layers, the electrical characteristics of the multilayer printed wiring board can be improved.

即ち、コア基板の内層の導体層16P、16Eの厚みを、層間絶縁層50、150上の導体層58、158よりも厚くする。これにより、多層金属コア基板30の表面に薄い導体層34E、34Pを配置しても、内層の厚い導体層16P、16Eと足すことで、コアの導体層として十分な厚みを確保できる。その比率は、1<(コア基板の導体層の厚みの総和/層間絶縁層の導体層)≦40であることが望ましい。1.2≦(コア基板の導体層の厚みの総和/層間絶縁層の導体層)≦20であることがさらに望ましい。さらにこの場合、コア基板の電源層としての役割を果たしている導体層の総和が層間絶縁層の導体層との比率が上記関係であることが望ましい。つまり、1<(コア基板の電源導体層の厚みの総和/層間絶縁層の導体層)≦40であることが望ましい。1.2≦(コア基板の電源導体層の厚みの総和/層間絶縁層の導体層)≦20であることがさらに望ましい。それにより、インダクタンスを低下させることができ、ICチップの誤動作などを引き起こし難くするのである。   That is, the thickness of the inner conductor layers 16P and 16E of the core substrate is made thicker than the conductor layers 58 and 158 on the interlayer insulating layers 50 and 150. Thereby, even if the thin conductor layers 34E and 34P are arranged on the surface of the multilayer metal core substrate 30, a sufficient thickness as the conductor layer of the core can be secured by adding the thick conductor layers 16P and 16E. The ratio is desirably 1 <(total thickness of conductor layers of core substrate / conductor layer of interlayer insulating layer) ≦ 40. It is further desirable that 1.2 ≦ (total thickness of conductor layers of core substrate / conductor layer of interlayer insulating layer) ≦ 20. Further, in this case, it is desirable that the ratio of the sum of the conductor layers serving as the power supply layer of the core substrate to the conductor layer of the interlayer insulating layer is the above relationship. That is, it is desirable that 1 <(total thickness of the power supply conductor layers of the core substrate / conductor layer of the interlayer insulating layer) ≦ 40. It is further desirable that 1.2 ≦ (total thickness of power supply conductor layers of the core substrate / conductor layer of interlayer insulating layer) ≦ 20. As a result, the inductance can be reduced, making it difficult to cause malfunction of the IC chip.

多層金属コア基板30は、電気的に隔絶された金属板12の両面に、絶縁層14を介在させて内層の導体層16P、16Eが、更に、当該内層の導体層16P、16Eの外側に絶縁層18を介在させて表面の導体層34P、34Eが形成されて成る。中央部に電気的に隔絶された金属板12を配置することで、十分な機械的強度を確保することができる。また、金属板12に36合金、42合金等の低熱膨張材を用いると、樹脂基板の熱膨張係数を下げることができるので、IC等の電子部品の熱膨張係数に近づけることができる。更に、金属板12の両面に絶縁層14を介在させて内層の導体層16P、16Eを、更に、当該内層の導体層16P、16Eの外側に絶縁層18を介在させて表面の導体層34P、34Eを形成することで、金属板12の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。   The multi-layered metal core substrate 30 has inner conductor layers 16P and 16E interposed on both surfaces of the electrically isolated metal plate 12 with an insulating layer 14 interposed therebetween, and further insulated outside the inner conductor layers 16P and 16E. The conductor layers 34P and 34E on the surface are formed with the layer 18 interposed. By disposing the electrically isolated metal plate 12 in the center, sufficient mechanical strength can be ensured. Further, when a low thermal expansion material such as 36 alloy, 42 alloy or the like is used for the metal plate 12, the thermal expansion coefficient of the resin substrate can be lowered, so that it can approach the thermal expansion coefficient of an electronic component such as an IC. Furthermore, the insulating layers 14 are interposed on both surfaces of the metal plate 12, and inner conductor layers 16P and 16E are provided. Further, the insulating layers 18 are provided outside the inner conductor layers 16P and 16E, and the surface conductor layers 34P are provided. By forming 34E, symmetry is provided on both surfaces of the metal plate 12, and warpage and undulation can be prevented from occurring in a heat cycle or the like.

図10(B)は、第1実施例の改変例に係るスルーホール配置を示している。図11(B)は、図10(B)中の中に点線II部を拡大して示す説明図である。第1実施形態の改変例では、電源用スルーホール36Pとグランド用スルーホール36Eとが、隣り合う位置に千鳥状に配置されている。即ち、それぞれ対角する位置に、グランド(あるいは電源)を配置し、それ以外の位置に、電源(あるいはグランド)を配置させる。その構成により、X方向およびY方向での誘導起電力の打ち消しがなされる。   FIG. 10B shows a through hole arrangement according to a modification of the first embodiment. FIG. 11B is an explanatory diagram showing an enlarged dotted line II portion in FIG. In the modified example of the first embodiment, the power supply through holes 36P and the ground through holes 36E are arranged in a staggered manner at adjacent positions. That is, the ground (or power supply) is arranged at diagonal positions, and the power supply (or ground) is arranged at other positions. With this configuration, the induced electromotive force is canceled in the X direction and the Y direction.

即ち、図11(B)を参照して上述したように、千鳥状に配設されたスルーホール36P、36Eにおいて、GND1の等間隔で、GND2、GND3を配置させて、GND2の同一距離間、VCC1、VCC2を配設させる。この構造にすることにより、ひとつGND(もしくはVCC)に対して、ふたつのVCC(もしくはGND)による誘導起電力の打ち消しがなされる。そのために、相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生しにくくなるのである。   That is, as described above with reference to FIG. 11B, in the through holes 36P and 36E arranged in a staggered manner, GND2 and GND3 are arranged at equal intervals of GND1, and during the same distance of GND2, VCC1 and VCC2 are disposed. By adopting this structure, the induced electromotive force due to two VCCs (or GNDs) is canceled for one GND (or VCC). Therefore, the mutual inductance can be reduced and is not affected by the induced electromotive force, so that malfunctions and delays are less likely to occur.

引き続き、図8に示す多層プリント配線板10の製造方法について図1〜図7を参照して説明する。
(1)金属層の形成
図1(A)に示す厚さ50〜400μmの間の内層金属層(金属板)12に、表裏を貫通する開口12aを設ける(図1(B))。金属層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属やそれらの合金を用いることができる。開口12aは、パンチング、エッチング、ドリリング、レーザなどによって穿設する。場合によっては、開口12aを形成した金属層12の全面に電解めっき、無電解めっき、置換めっき、スパッタによって、金属膜13を被覆してもよい(図1(C))。なお、金属板12は、単層でも、2層以上の複数層でもよい。また、金属膜13は、曲面を形成するほうが望ましい。それにより、応力の集中するポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。
Next, a method for manufacturing the multilayer printed wiring board 10 shown in FIG. 8 will be described with reference to FIGS.
(1) Formation of Metal Layer An opening 12a penetrating the front and back is provided in the inner metal layer (metal plate) 12 having a thickness of 50 to 400 μm shown in FIG. 1 (A) (FIG. 1 (B)). As the material of the metal layer, metals such as copper, nickel, zinc, aluminum, iron, and alloys thereof can be used. The opening 12a is formed by punching, etching, drilling, laser, or the like. In some cases, the entire surface of the metal layer 12 in which the opening 12a is formed may be coated with the metal film 13 by electrolytic plating, electroless plating, displacement plating, or sputtering (FIG. 1C). The metal plate 12 may be a single layer or a plurality of layers of two or more layers. The metal film 13 is preferably formed with a curved surface. Thereby, there is no point where stress is concentrated, and it is difficult to cause defects such as cracks in the vicinity.

(2)内層絶縁層の形成
金属層12の全体を覆い、開口12a内を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み15〜300μm程度のBステージ状の樹脂フィルムを金属板12で挟んでから、熱圧着してから絶縁樹脂層(絶縁層)14a、14bを形成することができる(図1(D))。更に、樹脂に無機フィラーを分散させた方がよい。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗布して、その後、フィルムで形成してもよい。
金属板に積層する材料としては、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、BT樹脂等の熱硬化性樹脂をガラスクロスやガラス不織布等の心材に含浸させたプリプレグを用いることが望ましい。この場合にガラス、アルミナ、ジルコニア等の無機フィラーを分散してもよい。それ以外にも樹脂を用いてもよい。
(2) Formation of inner insulating layer Insulating resin is used to cover the entire metal layer 12 and fill the opening 12a. As a formation method, for example, the insulating resin layers (insulating layers) 14a and 14b can be formed after sandwiching a B-stage resin film having a thickness of about 15 to 300 μm between the metal plates 12 and then thermocompression bonding ( FIG. 1D). Furthermore, it is better to disperse the inorganic filler in the resin. In some cases, coating, mixing of coating and film crimping, or coating only a quiet part, and then forming with a film.
As a material laminated on the metal plate, it is desirable to use a prepreg obtained by impregnating a core material such as glass cloth or glass nonwoven fabric with a thermosetting resin such as polyimide resin, epoxy resin, phenol resin, or BT resin. In this case, an inorganic filler such as glass, alumina or zirconia may be dispersed. Besides that, a resin may be used.

(3)金属箔の貼り付け
絶縁層14a、14bで覆われた金属層12の両面に、内層金属層16αを形成させる(図1(E))。その一例として、厚み12〜275μmの金属箔を積層させた。金属箔を形成させる以外の方法として、片面銅箔付きプリプレグを積層させる。片面銅箔付きプリプレグの絶縁層としては上記(2)の工程と同じものを用いることができる。
(3) Affixing the metal foil The inner metal layer 16α is formed on both surfaces of the metal layer 12 covered with the insulating layers 14a and 14b (FIG. 1E). As an example, a metal foil having a thickness of 12 to 275 μm was laminated. As a method other than forming a metal foil, a prepreg with a single-sided copper foil is laminated. As the insulating layer of the prepreg with a single-sided copper foil, the same layer as in the step (2) can be used.

(4)内層金属層の回路形成
2層以上にしてもよい。アディティブ法により金属層を形成してもよい。
テンティング法、エッチング工程等を経て、内層金属層16αから内層導体層16、16P、16Eを形成させた(図1(F))。このときの内層導体層の厚みは、7.5〜250μmで形成させた。しかしながら、上述の範囲を超えてもよい。
(4) Two or more circuit formation layers of the inner metal layer may be used. The metal layer may be formed by an additive method.
Through the tenting method, the etching process, and the like, the inner conductor layers 16, 16P, and 16E were formed from the inner metal layer 16α (FIG. 1 (F)). At this time, the inner conductor layer had a thickness of 7.5 to 250 μm. However, the above range may be exceeded.

(5)外層絶縁層の形成
内層導体層16、16P、16Eの全体を覆い、その回路間の隙間を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み15〜300μm程度のBステージ状の樹脂フィルムを内層導体層16、16P、16Eを挟んでから、熱圧着して外層絶縁絶縁層18a、18bを形成する(図2(A))。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで形成してもよい。加圧することで表面を平坦にすることができる。
内層導体層に積層する材料としては、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、BT樹脂等の熱硬化性樹脂をガラスクロスやガラス不織布等の心材に含浸させたプリプレグを用いることが望ましい。この場合にガラス、アルミナ、ジルコニア等の無機フィラーを分散してもよい。それ以外にも樹脂を用いてもよい。
(5) Formation of outer insulating layer Insulating resin is used to cover the entire inner conductor layers 16, 16P and 16E and fill the gaps between the circuits. As a forming method, for example, a B-stage resin film having a thickness of about 15 to 300 μm is sandwiched between the inner conductor layers 16, 16P, and 16E, and then thermocompression-bonded to form outer insulating insulating layers 18a and 18b (FIG. 2). (A)). In some cases, application, mixing of application and film crimping, or application of only the opening may be performed, and then the film may be formed. The surface can be flattened by applying pressure.
As a material to be laminated on the inner conductor layer, it is desirable to use a prepreg in which a thermosetting resin such as polyimide resin, epoxy resin, phenol resin, or BT resin is impregnated in a core material such as glass cloth or glass nonwoven fabric. In this case, an inorganic filler such as glass, alumina or zirconia may be dispersed. Besides that, a resin may be used.

(6)最外層の金属箔の貼り付け
外層絶縁層18a、18bで覆われた基板の両面に、最外層の金属層34αを形成させる(図2(B))。その一例として、厚み10〜275μmの金属箔を積層させる。金属箔を形成させる以外の方法として、片面銅箔付きプリプレグを積層させる。金属箔上に、めっきなどで2層以上にしてもよい。アディティブ法により金属層を形成してもよい。片面銅箔付きプリプレグとしては上記(2)の工程と同じものを用いることができる。
(6) Affixing the outermost metal foil The outermost metal layer 34α is formed on both surfaces of the substrate covered with the outer insulating layers 18a and 18b (FIG. 2B). As an example, a metal foil having a thickness of 10 to 275 μm is laminated. As a method other than forming a metal foil, a prepreg with a single-sided copper foil is laminated. Two or more layers may be formed on the metal foil by plating or the like. The metal layer may be formed by an additive method. As the prepreg with a single-sided copper foil, the same prepreg as in the above step (2) can be used.

(7)スルーホール形成
基板の表裏を貫通する開口径50〜400μmのスルーホール用通孔36αを形成する(図2(C))。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形成させる(最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる)。形状としては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状であってもよい。
(7) Through-hole formation A through-hole 36α having an opening diameter of 50 to 400 μm penetrating the front and back of the substrate is formed (FIG. 2C). As a forming method, it is formed by drill, laser, or a combination of laser and drill (the outermost insulating layer is opened with a laser, and in some cases, the laser opening is used as a target mark, and then drilled. Open and penetrate). As a shape, it is desirable to have a straight side wall. In some cases, it may be tapered.

スルーホールの導電性を確保するために、スルーホール用通孔36α内にめっき膜22を形成(無電解めっき、電解めっきなどで形成させる)し、表面を粗化した後(図2(D))、充填樹脂23を充填することが望ましい(図2(E))。充填樹脂としては、電気的な絶縁されている樹脂材料、(例えば 樹脂成分、硬化剤、粒子等が含有されているもの)、金属粒子による電気的な接続を行っている導電性材料(例えば、金、銅などの金属粒子、樹脂材料、硬化剤などが含有されているもの。)のいずれかを用いることができる。
めっきとしては、電解めっき、無電解めっき、パネルめっき(無電解めっきと電解めっき)などを用いることができる。金属としては、銅、ニッケル、コバルト、リン、等が含有してもので形成されるのである。めっき金属の厚みとしては、5〜30μmの間で形成されることが望ましい。
In order to ensure the conductivity of the through hole, the plated film 22 is formed in the through hole 36α (formed by electroless plating, electrolytic plating, etc.) and the surface is roughened (FIG. 2D). It is desirable to fill the filling resin 23 (FIG. 2E). Filling resins include electrically insulated resin materials (for example, those containing resin components, curing agents, particles, etc.), and conductive materials that are electrically connected by metal particles (for example, Any of those containing metal particles such as gold and copper, resin materials, curing agents, etc.) can be used.
As plating, electrolytic plating, electroless plating, panel plating (electroless plating and electrolytic plating), or the like can be used. The metal is formed because it contains copper, nickel, cobalt, phosphorus, or the like. The thickness of the plated metal is preferably formed between 5 and 30 μm.

スルーホール用通孔36α内に充填する充填樹脂23は、樹脂材料、硬化剤、粒子などからなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナなどの無機粒子、金、銀、銅などの金属粒子、樹脂粒子などの単独もしくは複合で配合させる。粒径が0.1〜5μmのものを同一径もしくは、複合径のもの混ぜたものを用いることができる。樹脂材料としては、エポキシ樹脂(例えば、ビスフェノール型エポキシ樹脂、ノボラック型エポキシ樹脂など)、フェノール樹脂などの熱硬化性樹脂、感光性を有する紫外線硬化樹脂、熱可塑性樹脂などが単一もしくは混合したものを用いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていてもよい。導電性材料を用いてもよい。この場合は、金属粒子、樹脂成分、硬化剤などからなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁樹脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いてもよい。めっきでスルーホール用通孔36α内を充填することも可能である。導電性ペーストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである。   As the filling resin 23 to be filled in the through hole 36α for the through hole, it is desirable to use an insulating material made of a resin material, a curing agent, particles and the like. As the particles, inorganic particles such as silica and alumina, metal particles such as gold, silver and copper, and resin particles are used alone or in combination. A mixture of particles having a particle diameter of 0.1 to 5 μm having the same diameter or a composite diameter can be used. The resin material is a single or mixed epoxy resin (for example, bisphenol type epoxy resin, novolac type epoxy resin, etc.), thermosetting resin such as phenol resin, photosensitive ultraviolet curable resin, thermoplastic resin, etc. Can be used. As the curing agent, an imidazole curing agent, an amine curing agent, or the like can be used. In addition, a curing stabilizer, a reaction stabilizer, particles, and the like may be included. A conductive material may be used. In this case, what consists of a metal particle, a resin component, a hardening | curing agent, etc. becomes the electrically conductive paste which is an electroconductive material. Depending on the case, a material in which a conductive metal film is formed on the surface layer of an insulating material such as solder or insulating resin may be used. It is also possible to fill the through-hole through hole 36α by plating. This is because the conductive paste undergoes curing shrinkage, and may form recesses in the surface layer.

(8)最外層の導体回路の形成
全体にめっき膜を被覆することで、スルーホール36S、36E、36Pの直上に蓋めっき25を形成してもよい(図3(A))。その後、テンティング法、エッチング工程等を経て、外層の導体回路34、34P、34Eを形成する(図3(B))。これにより、多層金属コア基板30を完成する。
このとき、図示されていないが多層金属コア基板の内層の導体層16P、16E等との電気接続を、バイアホールやブラインドスルーホール、ブラインドバイアホールにより行ってもよい。このときの多層金属コア基板の厚みは、500μm〜800μmの間で形成させるのがよい。この場合には700μmで形成させた。
(8) Formation of outermost conductor circuit Cover plating 25 may be formed immediately above through holes 36S, 36E, and 36P by covering the entire surface with a plating film (FIG. 3A). Thereafter, the outer layer conductor circuits 34, 34P, and 34E are formed through a tenting method, an etching process, and the like (FIG. 3B). Thereby, the multilayer metal core substrate 30 is completed.
At this time, although not shown, electrical connection with the inner conductor layers 16P, 16E, etc. of the multilayer metal core substrate may be made by via holes, blind through holes, or blind via holes. The thickness of the multilayer metal core substrate at this time is preferably formed between 500 μm and 800 μm. In this case, it was formed at 700 μm.

(9)導体回路34を形成した多層金属コア基板30を黒化処理、および、還元処理を行い、導体回路34、導体層34P、34Eの全表面に粗化面34βを形成する(図3(C))。 (9) The multilayer metal core substrate 30 on which the conductor circuit 34 is formed is blackened and reduced to form a roughened surface 34β on the entire surface of the conductor circuit 34 and the conductor layers 34P and 34E (FIG. 3 ( C)).

(10)多層金属コア基板30の導体回路非形成部に樹脂充填材40の層を形成する(図4(A))。 (10) A layer of the resin filler 40 is formed on the conductor circuit non-formation portion of the multilayer metal core substrate 30 (FIG. 4A).

(11)上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層34P、34Eの外縁部に樹脂充填材40が残らないように研磨し、次いで、上記研磨による傷を取り除くため、導体層34P、34Eの全表面(スルーホールのランド表面を含む)にバフ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、100℃で1時間、150℃で1時間の加熱処理を行って樹脂充填材40を硬化した(図4(B))。
なお、導体回路間の樹脂充填を行わなくてもよい。この場合は、樹脂層で絶縁層の形成と導体回路間の充填を行う。
(11) Polishing one side of the substrate after the above processing by polishing with a belt sander or the like so that the resin filler 40 does not remain on the outer edges of the conductor layers 34P and 34E, and then removing scratches due to the polishing Further, the entire surfaces (including the land surfaces of the through holes) of the conductor layers 34P and 34E were further polished with a buff or the like. Such a series of polishing was similarly performed on the other surface of the substrate. Subsequently, heat treatment was performed at 100 ° C. for 1 hour and 150 ° C. for 1 hour to cure the resin filler 40 (FIG. 4B).
In addition, it is not necessary to perform resin filling between conductor circuits. In this case, an insulating layer is formed with a resin layer and a conductor circuit is filled.

(12)上記多層金属コア基板30に、エッチング液を基板の両面にスプレイで吹きつけて、導体回路34、導体層34P、34Eの表面とスルーホール36S、36E、36Pのランド表面と内壁とをエッチング等により、導体回路の全表面に粗化面36竈を形成した(図4(C))。 (12) Spray the etching solution onto both surfaces of the multilayer metal core substrate 30 by spraying the surface of the conductor circuit 34, the conductor layers 34P, 34E and the land surfaces and inner walls of the through holes 36S, 36E, 36P. A roughened surface 36 竈 was formed on the entire surface of the conductor circuit by etching or the like (FIG. 4C).

(13)多層金属コア基板30の両面に、層間絶縁層用樹脂フィルム50繃を基板上に載置し、仮圧着して裁断した後、さらに、真空ラミネーター装置を用いて貼り付けることにより層間絶縁層を形成した(図5(A))。 (13) An interlayer insulation layer resin film 50 に is placed on both sides of the multilayer metal core substrate 30, placed on the substrate, cut by provisional pressure bonding, and further adhered by using a vacuum laminator device. A layer was formed (FIG. 5A).

このとき、層間絶縁層用樹脂フィルムには、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂、あるいはそれらの樹脂複合体(例えば、熱硬化性樹脂と熱可塑性樹脂との樹脂複合体)を用いることができる。熱硬化性樹脂としては、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂などを用いることができる。熱可塑性樹脂としては、フェノキシ樹脂、ポリエーテルスルフォン(PES)などを用いることができる。感光性樹脂としては、(メタ)アクリル基が配合された樹脂などを用いることができる。樹脂以外にも、必要に応じて、硬化剤、樹脂、無機、金属などからなる粒径が0.1μm〜20μm程度の粒子、反応安定剤などを配合させている。   At this time, a thermosetting resin, a thermoplastic resin, a photosensitive resin, or a resin composite thereof (for example, a resin composite of a thermosetting resin and a thermoplastic resin) is used for the resin film for the interlayer insulating layer. be able to. As the thermosetting resin, an epoxy resin, a polyimide resin, a phenol resin, or the like can be used. As the thermoplastic resin, phenoxy resin, polyethersulfone (PES), or the like can be used. As the photosensitive resin, a resin mixed with a (meth) acryl group can be used. In addition to the resin, particles having a particle size of about 0.1 μm to 20 μm, a reaction stabilizer, and the like, which are made of a curing agent, a resin, an inorganic material, a metal, and the like, are added as necessary.

(14)次に、層間絶縁層上に、厚さ1.2mmの貫通孔が形成されたマスクを介して、波長10.4μmのCO2 ガスレーザにて、ビーム径4.0mm、トップハットモード、パルス幅7.9μ秒、マスクの貫通孔の径1.0mm、1ショットの条件で層間絶縁層50に、直径80μmのバイアホール用開口50aを形成した(図5(B))。 (14) Next, with a CO2 gas laser with a wavelength of 10.4 μm, a beam diameter of 4.0 mm, top hat mode, pulse, through a mask having a 1.2 mm thick through hole formed on the interlayer insulating layer A via hole opening 50a having a diameter of 80 μm was formed in the interlayer insulating layer 50 under the conditions of a width of 7.9 μs, a mask through-hole diameter of 1.0 mm, and one shot (FIG. 5B).

(15)多層金属コア基板30の表層に粗化層を設ける。粗化液としては、硫酸、酢酸などの酸あるいはクロム酸、過マンガン酸などの酸化剤などを用いることができる。その一例として、多層金属コア基板30を、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬し、バイアホール用開口50aの内壁を含む層間絶縁層50の表面に粗化面50痾を形成した(図5(C))。粗化面は0.1〜5μmの間で形成した。 (15) A roughening layer is provided on the surface layer of the multilayer metal core substrate 30. As the roughening solution, an acid such as sulfuric acid or acetic acid or an oxidizing agent such as chromic acid or permanganic acid can be used. As an example, the multilayer metal core substrate 30 is immersed in an 80 ° C. solution containing 60 g / l permanganic acid for 10 minutes, and the roughened surface 50 is formed on the surface of the interlayer insulating layer 50 including the inner wall of the via hole opening 50a. A wrinkle was formed (FIG. 5C). The roughened surface was formed between 0.1 and 5 μm.

(16)次に、上記処理を終えた多層金属コア基板30を、中和溶液(シプレイ社製)に浸漬してから水洗いした。さらに、粗面化処理(粗化深さ3μm)した該基板の表面に、パラジウムなどの触媒を付与することにより、層間絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 (16) Next, the multilayer metal core substrate 30 having been subjected to the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and then washed with water. Furthermore, a catalyst such as palladium was applied to the surface of the substrate that had been roughened (roughening depth: 3 μm) to attach catalyst nuclei to the surface of the interlayer insulating layer and the inner wall surface of the via hole opening. .

(17)次に、無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ0.6〜3.0μmの無電解銅めっき膜を形成し、バイアホール用開口50aの内壁を含む層間絶縁層50の表面に無電解銅めっき膜52が形成された基板を得る(図5(D))。 (17) Next, a substrate provided with a catalyst is immersed in an electroless copper plating aqueous solution to form an electroless copper plating film having a thickness of 0.6 to 3.0 μm on the entire rough surface. A substrate having an electroless copper plating film 52 formed on the surface of the interlayer insulating layer 50 including the inner wall of the opening 50a is obtained (FIG. 5D).

(18)無電解銅めっき膜52が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト54を設けた(図6(A))。めっきレジストの厚みは、10〜30μmの間を用いた。 (18) A commercially available photosensitive dry film is attached to the substrate on which the electroless copper plating film 52 is formed, a mask is placed, and development processing is performed to provide a plating resist 54 (FIG. 6A). . The thickness of the plating resist was between 10 and 30 μm.

(19)ついで、多層金属コア基板30に電解めっきを施し、めっきレジスト54非形成部に、厚さ7〜25μmの電解銅めっき膜56を形成した(図6(B))。 (19) Next, electrolytic plating was performed on the multilayer metal core substrate 30 to form an electrolytic copper plating film 56 having a thickness of 7 to 25 μm in the portion where the plating resist 54 was not formed (FIG. 6B).

(20)さらに、めっきレジストを5%程度のKOHで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路58及びバイアホール(フィルドバイアホール)60とした(図6(C))。 (20) Further, after removing the plating resist with about 5% KOH, the electroless plating film under the plating resist is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide to remove an independent conductor. A circuit 58 and a via hole (fill via hole) 60 were formed (FIG. 6C).

(21)ついで、上記(12)と同様の処理を行い、導体回路58及びバイアホール60の表面に粗化面58痾、60痾を形成した。上層の導体回路58の厚みは5〜25μmで形成された。今回の厚みは15μmの厚みであった(図6(D))。 (21) Next, the same processing as in the above (12) was performed to form roughened surfaces 58 痾 and 60 に on the surfaces of the conductor circuit 58 and the via hole 60. The upper conductor circuit 58 was formed to have a thickness of 5 to 25 μm. The thickness this time was 15 μm (FIG. 6D).

(22)上記(14)〜(21)の工程を繰り返すことにより、さらに上層の層間絶縁層150、導体回路158、バイアホール160を形成し、多層配線板を得た(図7(A))。 (22) By repeating the steps (14) to (21), an upper interlayer insulating layer 150, a conductor circuit 158, and a via hole 160 were formed to obtain a multilayer wiring board (FIG. 7A). .

(23)次に、多層配線基板の両面に、ソルダーレジスト組成物70を12〜30μmの厚さで塗布し、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後(図7(B))、ソルダーレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて1000mJ/cm2 の紫外線で露光し、DMTG溶液で現像処理し、200μmの直径の開口71を形成した(図7(C))。
そして、さらに、80℃で1時間、100℃で1時間、120℃で1時間、150℃で3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層70を硬化させ、開口71を有し、その厚さが10〜25μmのソルダーレジストパターン層70を形成した。また、ソルダーレジスト層には市販されているフィルムタイプのものを用いてもよい。
(23) Next, after applying a solder resist composition 70 to a thickness of 12 to 30 μm on both surfaces of the multilayer wiring board and performing a drying treatment at 70 ° C. for 20 minutes and 70 ° C. for 30 minutes ( FIG. 7 (B)), a photomask having a thickness of 5 mm in which the pattern of the opening of the solder resist is drawn is brought into close contact with the solder resist layer 70, exposed to 1000 mJ / cm 2 of ultraviolet light, developed with DMTG solution, and 200 μm. An opening 71 having a diameter of 5 mm was formed (FIG. 7C).
Further, the solder resist layer 70 is cured by heat treatment under the conditions of 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours. A solder resist pattern layer 70 having a thickness of 10 to 25 μm was formed. Moreover, you may use the film type thing marketed as a soldering resist layer.

(24)次に、ソルダーレジスト層70を形成した基板を、無電解ニッケルめっき液に浸漬して、開口部71に厚さ5μmのニッケルめっき層72を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層72上に、厚さ0.03μmの金めっき層74を形成した(図7(D))。ニッケル−金層以外にも、スズ、貴金属層(金、銀、パラジウム、白金など)の単層を形成してもよい。 (24) Next, the substrate on which the solder resist layer 70 was formed was immersed in an electroless nickel plating solution to form a nickel plating layer 72 having a thickness of 5 μm in the opening 71. Further, the substrate was immersed in an electroless gold plating solution to form a 0.03 μm thick gold plating layer 74 on the nickel plating layer 72 (FIG. 7D). In addition to the nickel-gold layer, a single layer of tin or a noble metal layer (gold, silver, palladium, platinum, etc.) may be formed.

(25)この後、基板のICチップを載置する面のソルダーレジスト層70の開口71に、スズ−鉛を含有する半田ペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有する半田ペーストなどを印刷した後、200℃でリフローすることにより外部端子を形成し、はんだバンプ76U、76Dを有する多層プリント配線板を製造した(図8)。 (25) After that, a solder paste containing tin-lead is printed in the opening 71 of the solder resist layer 70 on the surface on which the IC chip of the substrate is placed, and further, tin-lead is formed in the opening of the solder resist layer on the other surface. After printing solder paste containing antimony and the like, external terminals were formed by reflowing at 200 ° C. to produce a multilayer printed wiring board having solder bumps 76U and 76D (FIG. 8).

図18は、第1実施例の改変例に係る多層プリント配線板を示している。図8を参照して上述した第1実施例では、多層金属コア基板30に2層の内層導体層が設けられた。これに対して、改変例では4層の内層導体層16E、16EE、16P、16PPが設けられている。この改変例でも、隣接する導体層間の絶縁層18a、18c、14a、14b、18b、18dの厚みD5、D6、D7、D8、D9、D10をD5=D6=D7=D8=D9=D10に設定することで、第1実施例と同様な効果を得ている。   FIG. 18 shows a multilayer printed wiring board according to a modification of the first embodiment. In the first embodiment described above with reference to FIG. 8, the multilayer metal core substrate 30 is provided with two inner conductor layers. In contrast, in the modified example, four inner conductor layers 16E, 16EE, 16P, and 16PP are provided. Also in this modified example, the thicknesses D5, D6, D7, D8, D9, and D10 of the insulating layers 18a, 18c, 14a, 14b, 18b, and 18d between the adjacent conductor layers are set to D5 = D6 = D7 = D8 = D9 = D10. By doing so, the same effect as the first embodiment is obtained.

[第1実施例−2]
第1実施例と同様であり、表層の導体回路と内層の導体回路との導体間の絶縁層の厚みを300μmで形成した以外は全て同じである。
[First Example-2]
It is the same as the first embodiment, and is the same except that the thickness of the insulating layer between the conductors of the surface layer conductor circuit and the inner layer conductor circuit is 300 μm.

[第1実施例−3]
第1実施例と同様であり、表層の導体回路と内層の導体回路との導体間の絶縁層の厚みを100μmで形成した以外は全て同じである。
[First Example-3]
The same as in the first embodiment, except that the thickness of the insulating layer between the conductors of the surface conductor circuit and the inner conductor circuit is 100 μm.

[第1実施例−4]
第1実施例と同様であり、表層の導体回路と内層の導体回路との導体間の絶縁層の厚みを30μmで形成した以外は全て同じである。
[First Example-4]
The same as in the first embodiment, except that the thickness of the insulating layer between the conductors of the surface conductor circuit and the inner conductor circuit is 30 μm.

[第1実施例−5]
第1実施例と同様であり、表層の導体回路と内層の導体回路との導体間の絶縁層の厚みを15μmで形成した以外は全て同じである。
[First Example-5]
The same as in the first embodiment, except that the thickness of the insulating layer between the conductors of the surface conductor circuit and the inner conductor circuit is 15 μm.

[比較例1]
図19を参照して上述した従来技術に係る両面(表面)に導体回路を配置したプリント配線板(コア基板の厚み800μm)。
[Comparative Example 1]
19 is a printed wiring board (core substrate thickness 800 μm) in which conductor circuits are arranged on both surfaces (surfaces) according to the prior art described above with reference to FIG.

[比較例2]
第1実施例−1と同様であるが、一方(表側)の導体回路と内層の導体回路間の絶縁層の厚みを300μmで、反対側(裏側)の表層の導体回路と内層の導体回路の導体間の絶縁層の厚みを350μmに設定した。
[Comparative Example 2]
The same as in the first embodiment-1, except that the thickness of the insulating layer between one (front side) conductor circuit and the inner layer conductor circuit is 300 μm, and the opposite side (back side) conductor circuit and inner layer conductor circuit The thickness of the insulating layer between the conductors was set to 350 μm.

[参考例1]
第1実施例−1と同様であり、表層の導体回路と内層の導体回路との導体間の絶縁層の厚みを350μmで形成した以外は全て同じである。
[Reference Example 1]
This is the same as Example 1, except that the thickness of the insulating layer between the conductors of the surface layer conductor circuit and the inner layer conductor circuit is 350 μm.

[参考例2]
第1実施例−1と同様であり、表層の導体回路と内層の導体回路との導体間の絶縁層の厚みを10μmで形成した以外は全て同じである。
[Reference Example 2]
This is the same as Example 1, except that the thickness of the insulating layer between the conductors of the surface conductor circuit and the inner conductor circuit is 10 μm.

[参考例3−1]
第1実施例−1と同様であるが、スルーホールの配置を千鳥により形成させて、グランド用スルーホールと電源用スルーホールとの距離を600μm、500μm、400μm、300μm、100μm、75μm、60μmの計7種類のものを形成した。このスルーホール以外は全て同じである。
[Reference Example 3-1]
As in the first embodiment-1, the through holes are arranged in a staggered manner, and the distance between the ground through hole and the power through hole is 600 μm, 500 μm, 400 μm, 300 μm, 100 μm, 75 μm, and 60 μm. A total of 7 types were formed. Everything except this through hole is the same.

[参考例3−2]
第1実施例−1と同様であるが、スルーホールの配置を千鳥により形成させて、グランド用スルーホールと電源用スルーホールとの距離を650μmのものを形成した。このスルーホール以外は全て同じである。
[Reference Example 3-2]
Although it is the same as that of 1st Example-1, the arrangement | positioning of a through hole was formed by the staggered pattern, and the distance between the ground through hole and the power supply through hole was 650 μm. Everything except this through hole is the same.

[参考例3−3]
第1実施例−1と同様であるが、スルーホールの配置を千鳥により形成させて、グランド用スルーホールと電源用スルーホールとの距離を50μmのものを形成した。このスルーホール以外は全て同じである。
[Reference Example 3-3]
Although it is the same as that of 1st Example-1, the arrangement | positioning of a through hole was formed by the staggered pattern, and the distance between the ground through hole and the power supply through hole was 50 μm. Everything except this through hole is the same.

[参考例3−4]
第1実施例−1と同様であるが、スルーホールをランダムに配置させて、グランド用スルーホールと電源用スルーホールとの最短距離を650μm、600μm、550μmのものを形成した。このスルーホール以外は全て同じである。
[Reference Example 3-4]
Although it is the same as that of 1st Example-1, the through-hole was arrange | positioned at random and the thing of 650 micrometers, 600 micrometers, and 550 micrometers in the shortest distance of the ground through hole and the power supply through hole was formed. Everything except this through hole is the same.

[参考例4−1]
第1実施例−1と同様であるが、スルーホールの配置を格子状により形成させて、グランド用スルーホールと電源用スルーホールとの距離を600μm、500μm、400μm、300μm、100μm、75μm、60μmの計7種類のものを形成した。このスルーホール以外は全て同じである。
[Reference Example 4-1]
As in the first embodiment-1, the through holes are arranged in a grid pattern, and the distance between the ground through hole and the power through hole is 600 μm, 500 μm, 400 μm, 300 μm, 100 μm, 75 μm, 60 μm. A total of 7 types were formed. Everything except this through hole is the same.

[参考例4−2]
第1実施例−1と同様であるが、スルーホールの配置を格子状により形成させて、グランド用スルーホールと電源用スルーホールとの距離を650μmのものを形成した。このスルーホール以外は全て同じである。
[Reference Example 4-2]
Although it is the same as that of 1st Example-1, the arrangement | positioning of a through hole was formed in the grid | lattice form, and the thing of the distance of 650 micrometers of ground through holes and power supply through holes was formed. Everything except this through hole is the same.

[参考例4−3]
第1実施例−1と同様であるが、スルーホールの配置を格子状により形成させて、グランド用スルーホールと電源用スルーホールとの距離を50μmのものを形成した。このスルーホール以外は全て同じである。
[Reference Example 4-3]
Although the same as in the first embodiment-1, the through holes were arranged in a lattice shape, and the distance between the ground through hole and the power through hole was 50 μm. Everything except this through hole is the same.

第1実施例群、比較例、参考例群により、それぞれループインダクタンスと高温高湿下における信頼性試験を行った。この結果を、図12中の図表及び、図17のグラフに示す。図中で、ループインダクタンスの値は10mm平方当たりの値であり、信頼性試験(ヒートサイクル:(−65℃/3分)⇔(135℃/3分を1サイクルとし、1500サイクルと、3000サイクル行った)中で、導通試験の結果において、○は抵抗変化率が10%以内を、×は抵抗変化率が10%を越えるものを表している。但し、図12の測定結果は、スルーホールの要因によるバラツキが出ないように、スルーホールが形成されていない領域を選んで測定を行った。これにより、スルーホールピッチによる要因を排除させている。   A loop inductance and a reliability test under high temperature and high humidity were performed by the first example group, the comparative example, and the reference example group, respectively. The results are shown in the chart in FIG. 12 and the graph in FIG. In the figure, the value of loop inductance is a value per 10 mm square, and reliability test (heat cycle: (−65 ° C./3 minutes) ⇔ (135 ° C./3 minutes is one cycle, 1500 cycles and 3000 cycles) In the results of the continuity test, ○ indicates that the rate of change in resistance is within 10%, and x indicates that the rate of change in resistance exceeds 10%, provided that the measurement results in FIG. In order to prevent variations due to the above factors, measurement was performed by selecting a region where no through hole was formed, thereby eliminating the factor due to the through hole pitch.

ここで、第1実施例での多層プリント配線板のスルーホールの格子配置、第1実施例の改変例の千鳥配置、参考例1、参考例3、比較例1のスルーホールのランダム配置に対するスルーホールの距離(スルーホールピッチ)、スルーホール径を変えて、ループインダクタンスを測定した結果を図13に示している。ここで、ここで、ループインダクタンスの値は、10mm平方当たりの値である。   Here, the through-hole grid arrangement of the multilayer printed wiring board in the first embodiment, the staggered arrangement of the modified example of the first embodiment, the through-holes for the random arrangement of the through-holes of Reference Example 1, Reference Example 3, and Comparative Example 1 FIG. 13 shows the result of measuring the loop inductance while changing the hole distance (through hole pitch) and the through hole diameter. Here, the value of the loop inductance is a value per 10 mm square.

ループインダクタンスが90pH以下であることが、ICチップへの電源供給能力を向上させて、ノイズや遅延などを引き起こさなくなる。そのために、コア基板における隣り合う導体間の絶縁層の厚みが300μm以下であることが望ましい範囲となる。信頼性試験を行っても、導通結果においても、短絡などの発生が確認されなかったので、電気接続性も問題がなかった。
比較例1では、ループインダクタンスが100pHを越えていた。比較例2では、導体回路間距離が異なっているものを配置させた。そのために、多層にして得られる効果が相殺されたために90pHを越えていた。
参考例1では、導体間の距離が350であったので、90pHを越えたと思われる。参考例2では、ループインダクタンス自体は問題がなかったが、信頼性結果試験において、短絡を引き起こした。やはり、導体層間の絶縁の確保が困難であり、導体層の一部が接触してしまったのである。そのために、信頼性試験の結果が悪かったのである。それを考慮すると、導体層間の絶縁層の厚みが、15〜300μmであることがより望ましいということとなる。この範囲であれば、信頼性という点でもより望ましいこととなる。この範囲であれば、信頼性という点でも優れているからである。
さらに、導体層間の絶縁層の厚みが、30〜250μmであることがもっと望ましいということとなる。この範囲であれば、信頼性の結果も長期に渡り安定しているし、インダクタンスも確実に90pH以下になるからである。
When the loop inductance is 90 pH or less, the power supply capability to the IC chip is improved and noise and delay are not caused. Therefore, it is desirable that the thickness of the insulating layer between adjacent conductors in the core substrate is 300 μm or less. Even if the reliability test was performed, the occurrence of a short circuit or the like was not confirmed in the conduction result, so there was no problem in electrical connectivity.
In Comparative Example 1, the loop inductance exceeded 100 pH. In the comparative example 2, the thing in which the distance between conductor circuits differs was arrange | positioned. For this reason, the pH obtained was higher than 90 pH because the effect obtained in the multilayer was offset.
In Reference Example 1, since the distance between the conductors was 350, it seems that 90 pH was exceeded. In Reference Example 2, there was no problem with the loop inductance itself, but a short circuit was caused in the reliability result test. Again, it was difficult to ensure insulation between the conductor layers, and part of the conductor layers were in contact. Therefore, the result of the reliability test was bad. Considering this, it is more desirable that the thickness of the insulating layer between the conductor layers is 15 to 300 μm. This range is more desirable in terms of reliability. This is because within this range, the reliability is also excellent.
Furthermore, it is more desirable that the thickness of the insulating layer between the conductor layers is 30 to 250 μm. This is because within this range, the reliability result is stable over a long period of time, and the inductance is reliably 90 pH or less.

図13はスルーホールの配置とループインダクタンスの関係を示す。この結果より、スルーホールピッチを変えても、ランダム配置(グランド用スルーホールと電源用スルーホールが隣り合わない構造)よりも、格子配置もしくは千鳥配置(グランド用スルーホールと電源用スルーホールが隣り合う構造)の方がループインダクタンスを低減することができるのである。それにより、ノイズを抑えることができ、誤動作や遅延などを抑えられるのであり、相互インダクタンス自体も小さくすることができるのである。   FIG. 13 shows the relationship between the arrangement of the through holes and the loop inductance. From this result, even if the through-hole pitch is changed, a grid arrangement or a staggered arrangement (a ground through hole and a power supply through hole are adjacent to each other) rather than a random arrangement (a structure in which a ground through hole and a power supply through hole are not adjacent to each other). The matching structure) can reduce the loop inductance. As a result, noise can be suppressed, malfunctions and delays can be suppressed, and the mutual inductance itself can be reduced.

また、スルーホールピッチに関係なく、格子配置であることが、千鳥配置に比べるとループインダクタンスを低減させることができるのである。そのために、電気特性上は優位であるといえる。図13の値からも、グランド用スルーホール36Eと電源用スルーホール36Pとは対角線上に配置した方が、相互インダクタンス値を下げることができる。   In addition, regardless of the through-hole pitch, the lattice arrangement can reduce the loop inductance as compared with the staggered arrangement. Therefore, it can be said that it is superior in electrical characteristics. Also from the values in FIG. 13, the mutual inductance value can be reduced if the ground through hole 36E and the power through hole 36P are arranged diagonally.

また、スルーホールピッチを変えて、ループインダクタンスをシュミレートから算出した、その結果を図14(B)及び図15に示した。ここで、ループインダクタンスの値は、10mm平方当たりの値である。
さらに、格子配置および千鳥配置での各スルーホールピッチにおける基板での高温高湿条件下(85℃、湿度85wt%、500hr実施)における信頼性試験をして、スルーホールの絶縁層のクラックの有無、導通試験での抵抗値測定結果を図14(A)に示した。
Further, the loop inductance was calculated from the simulated rate by changing the through-hole pitch, and the results are shown in FIG. 14B and FIG. Here, the value of the loop inductance is a value per 10 mm square.
Furthermore, through a reliability test under high-temperature and high-humidity conditions (85 ° C., humidity 85 wt%, 500 hr implementation) on the substrate at each through-hole pitch in the lattice arrangement and the staggered arrangement, the presence or absence of cracks in the through-hole insulating layer The resistance value measurement result in the continuity test is shown in FIG.

ループインダクタンスが75pH以下になると、周波数が3GHzのICチップにおける基板の特性を向上させることができるのである。この場合、図13の結果より、スルーホールピッチが600μm以下でそのような結果になるのである。また、図14(A)の結果を考慮すると、60〜600μmの間であることが適正に電気特性を向上させることができ、信頼性を確保させることができるといえる。
また、格子配置に形成した場合には、スルーホールピッチが60〜600μmの間であることが望ましい。その範相であれば、ループインダクタンスを一定レベル(75pH)以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが75〜550μmの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
When the loop inductance is 75 pH or less, the characteristics of the substrate in the IC chip with a frequency of 3 GHz can be improved. In this case, according to the result of FIG. 13, such a result is obtained when the through-hole pitch is 600 μm or less. In addition, considering the result of FIG. 14A, it can be said that the electrical characteristics can be appropriately improved and reliability can be ensured when the distance is 60 to 600 μm.
Moreover, when it forms in a grid | lattice arrangement | positioning, it is desirable that a through-hole pitch is between 60-600 micrometers. This is because the loop inductance can be reduced to a certain level (75 pH) or less and the reliability can be secured. Further, if the through-hole pitch is between 75 and 550 μm, it is possible to ensure reliability at the same time as the inside of the corresponding loop inductance region.

また、千鳥配置に形成した場合には、スルーホールピッチが60〜550μmの間であることが望ましい。その範囲であれば、ループインダクタンスを一定レベル(75pH)以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが75〜500μmの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼惟を確保することができる。   Moreover, when it forms in zigzag arrangement | positioning, it is desirable that a through-hole pitch is between 60-550 micrometers. This is because, within this range, the loop inductance can be reduced to a certain level (75 pH) or less, and the reliability can be ensured. Furthermore, if the through-hole pitch is between 75 and 500 μm, it is possible to reliably ensure reliability as well as inside the corresponding loop inductance region.

また、ループインダクタンスが60pH以下になると、周波数が5GHzのICチップにおける基板の特性を向上させることができるのである。この場合、図13の結果より、スルーホールピッチが550μm以下でそのような結果になるのである。また、図14(A)の結果を考慮すると、60〜550μmの間であることが適正に電気特性を向上させることができ、信頼性を確保させることができるといえる。   Moreover, when the loop inductance is 60 pH or less, the characteristics of the substrate in the IC chip having a frequency of 5 GHz can be improved. In this case, according to the result of FIG. 13, such a result is obtained when the through-hole pitch is 550 μm or less. In addition, considering the result of FIG. 14A, it can be said that the electrical characteristics can be appropriately improved and reliability can be ensured when it is between 60 and 550 μm.

なお、格子配置に形成した場合には、スルーホールピッチが60〜550μmの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを60pH以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが75〜500μmの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。   In addition, when it forms in a grid | lattice arrangement | positioning, it is desirable for a through-hole pitch to be between 60-550 micrometers. This is because within this range, the loop inductance level can be reduced to 60 pH or less, and reliability can be ensured. Furthermore, if the through-hole pitch is between 75 and 500 μm, reliability can be ensured at the same time as the inside of the corresponding loop inductance region.

また、千鳥配置に形成した場合には、スルーホールピッチが60〜425μmの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを60pH以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが75〜500μmの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。   Moreover, when it forms in zigzag arrangement | positioning, it is desirable that a through-hole pitch is between 60-425 micrometers. This is because within this range, the loop inductance level can be reduced to 60 pH or less, and reliability can be ensured. Furthermore, if the through-hole pitch is between 75 and 500 μm, reliability can be ensured at the same time as the inside of the corresponding loop inductance region.

さらにループインダクタンスが55pH以下になると、ICチップの周波数に関係なく基板の特性を向上させることができるのである。この場合、図13の結果より、スルーホールピッチが450μm以下でそのような結果になるのである。また、図14(A)の結果を考慮すると、60〜450μmの間であることが適正に電気特性を向上させることができ、信頼性を確保させることができるといえる。   Furthermore, when the loop inductance is 55 pH or less, the characteristics of the substrate can be improved regardless of the frequency of the IC chip. In this case, according to the result of FIG. 13, such a result is obtained when the through-hole pitch is 450 μm or less. In addition, considering the result of FIG. 14A, it can be said that the electrical characteristics can be appropriately improved and reliability can be ensured when it is between 60 and 450 μm.

なお、格子配置に形成した場合には、スルーホールピッチが60〜450μmの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを60pH以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが75〜425μmの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。   In addition, when it forms in a grid | lattice arrangement | positioning, it is desirable that a through-hole pitch is between 60-450 micrometers. This is because within this range, the loop inductance level can be reduced to 60 pH or less, and reliability can be ensured. Furthermore, if the through-hole pitch is between 75 and 425 μm, it is possible to ensure reliability at the same time as the inside of the corresponding loop inductance region.

また、千鳥配置に形成した場合には、スルーホールピッチが60〜400μmの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを60pH以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが75〜350μmの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。   Moreover, when it forms in zigzag arrangement | positioning, it is desirable that a through-hole pitch is between 60-400 micrometers. This is because within this range, the loop inductance level can be reduced to 60 pH or less, and reliability can be ensured. Furthermore, if the through-hole pitch is between 75 and 350 μm, it is possible to reliably ensure reliability at the same time as the inside of the corresponding loop inductance region.

それぞれの実施例と比較例と参考例の基板に周波数3.1GHzのICチップを実装して、同じ量の電源を供給す。起動させたときの電圧の降下した量をシュミレートした結果を図16に示した。ここでは、導体層の導体の厚みについて検証を行った。横軸に(コアの電源層又はアース層の少なくとも一方の導体の厚み/層間絶縁層の導体回路層の導体の厚みの比)を設定し、縦軸に最大電圧降下量(V)を設定して
導体の厚みが薄いとビア接続部での剥がれが生じ、信頼性が低下してしまう。しかしながら、コア基板の電源層又はアース層の少なくとも一方の導体の厚み/層間絶縁層の導体層の導体の厚みの比が1.2を越えると、信頼性が向上する。一方、コア基板の電源層の導体又はアース層の導体の厚み/層間絶縁層の導体層の導体の厚み比が40を越えると、上層の導体回路における不具合(例えば、上層の導体回路への応力の発生やうねりによる密着性の低下を引き起こしてしまう等)のため、信頼性が低下してしまった。
電源電圧1.0Vのとき、変動許容範囲±10%であれば、電圧の挙動が安定していることになり、ICチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が0.1V以内であれば、電圧降下によるICチップへの誤動作等を引き起こさないことになる。0.09V以下であれば、安定性が増すことになる。それ故に、(コア基板の電源層又はアース層の少なくとも一方の導体の厚み/層間絶縁層の導体層の導体の厚み)の比が1.2を越えるの良いのである。さらに、1.2≦(コア基板の電源層又はアース層少なくとも一方の導体の厚み/層間絶縁層の導体層の導体の厚み)≦40の範囲であれば、数値が減少傾向にあるため、その効果が得やすいということとなる。また、40<(コア基板の電源層又はアース層少なくとも一方の導体の厚み/層間絶縁層の導体層の導体の厚み)という範囲では、電圧降下量が上昇している。
更に、5.0<(コア基板の電源層又はアース層の少なくとも一方の導体の厚み/層間絶縁層の導体層の導体の厚み)≦40未満であれば、電圧降下量がほぼ同じであることから、安定しているということとなる。つまり、この範囲が、最も望ましい比率範囲であるということが言える。
An IC chip having a frequency of 3.1 GHz is mounted on the substrates of the respective examples, comparative examples, and reference examples, and the same amount of power is supplied. The result of simulating the amount of voltage drop when starting is shown in FIG. Here, the conductor thickness of the conductor layer was verified. Set the horizontal axis (ratio of the thickness of at least one conductor of the core power supply layer or ground layer / the thickness of the conductor of the conductor circuit layer of the interlayer insulation layer) and the maximum voltage drop (V) on the vertical axis. If the thickness of the conductor is thin, peeling at the via connection portion will occur and reliability will be reduced. However, when the ratio of the thickness of at least one conductor of the power supply layer or the ground layer of the core substrate / the thickness of the conductor of the conductor layer of the interlayer insulating layer exceeds 1.2, the reliability is improved. On the other hand, if the ratio of the thickness of the conductor of the power source layer of the core substrate or the conductor of the earth layer / the thickness of the conductor of the conductor layer of the interlayer insulating layer exceeds 40, a fault in the upper conductor circuit (for example, stress on the upper conductor circuit) This causes a decrease in adhesion due to the occurrence of undulations and undulations), resulting in a decrease in reliability.
When the power supply voltage is 1.0 V, if the fluctuation allowable range is ± 10%, the voltage behavior is stable, and the IC chip does not malfunction. That is, in this case, if the voltage drop amount is within 0.1V, malfunctions to the IC chip due to the voltage drop will not be caused. If it is 0.09 V or less, stability will increase. Therefore, the ratio of (the thickness of at least one conductor of the power source layer or the ground layer of the core substrate / the thickness of the conductor of the conductor layer of the interlayer insulating layer) should preferably exceed 1.2. Furthermore, since the numerical value tends to decrease if it is in the range of 1.2 ≦ (the thickness of at least one conductor of the power supply layer or the ground layer of the core substrate / the thickness of the conductor of the conductor layer of the interlayer insulating layer) ≦ 40, This means that the effect is easy to obtain. In addition, the voltage drop amount increases in a range of 40 <(thickness of at least one conductor of the power source layer or ground layer of the core substrate / thickness of conductor of the conductor layer of the interlayer insulating layer).
Further, if 5.0 <(the thickness of at least one conductor of the power supply layer or the ground layer of the core substrate / the thickness of the conductor of the conductor layer of the interlayer insulating layer) ≦ 40, the voltage drop amount is substantially the same. Therefore, it is stable. That is, it can be said that this range is the most desirable ratio range.

本発明の第1実施例の多層プリント配線板の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example of this invention. 第1実施例の多層プリント配線板の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第1実施例の多層プリント配線板の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第1実施例の多層プリント配線板の製造方法を示し工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第1実施例の多層プリント配線板の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第1実施例の多層プリント配線板の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第1実施例の多層プリント配線板の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第1実施例に係る多層プリント配線板の断面図である。It is sectional drawing of the multilayer printed wiring board which concerns on 1st Example. 第1実施例に係る多層プリント配線板にICチップを載置した状態を示す断面図である。It is sectional drawing which shows the state which mounted the IC chip in the multilayer printed wiring board which concerns on 1st Example. 図10(A)は、図8中の多層プリント配線板のX−X横断図であり、図10(B)は、第1実施例の改変例に係る多層プリント配線板の横断面図である。10A is a cross-sectional view taken along line XX of the multilayer printed wiring board in FIG. 8, and FIG. 10B is a cross-sectional view of the multilayer printed wiring board according to the modified example of the first embodiment. . 図11(A)は、図10(A)中の点線I部を拡大して示す説明図であり、図11(B)は、図11(B)中の点線II部を拡大して示す説明図であり、図11(C)は、ピッチを示す説明図である。11A is an explanatory diagram showing an enlarged view of a dotted line I portion in FIG. 10A, and FIG. 11B is an explanatory diagram showing an enlarged view of a dotted line II portion in FIG. 11B. FIG. 11C is an explanatory diagram showing the pitch. 第1実施例群、比較例、参考例群により、それぞれループインダクタンスと高温高湿下における信頼性試験を行った結果を示す図表である。It is a graph which shows the result of having performed the reliability test under a loop inductance and high temperature, high humidity by a 1st Example group, a comparative example, and a reference example group, respectively. スルーホールの格子配置、千鳥配置に対するループインダクタンスをシュミレートした結果を示した図表である。It is the graph which showed the result of having simulated the loop inductance with respect to the lattice arrangement of a through hole, and a staggered arrangement. (A)、(B)は、スルーホールの格子配置、千鳥配置に対するループインダクタンスをシュミレートした結果を示した図表である。(A), (B) is the chart which showed the result of having simulated the loop inductance to the lattice arrangement of a through hole, and a staggered arrangement. スルーホールの格子配置、千鳥配置に対するループインダクタンスをシュミレートした結果を示したグラフである。It is the graph which showed the result of having simulated the loop inductance to the lattice arrangement of a through hole, and a staggered arrangement. (コアの電源層又はアース層の少なくとも一方の厚み/層間絶縁層の導体層の厚みの比)に対する最大電圧降下量(V)をシュミレートした結果を示したグラフである。It is the graph which showed the result of having simulated the maximum voltage drop amount (V) with respect to (ratio of the thickness of at least one of a power supply layer of a core or an earth layer / thickness of the conductor layer of an interlayer insulation layer). 第1実施例群、比較例、参考例群により、それぞれループインダクタンスを算出した結果を示すグラフである。It is a graph which shows the result of having calculated loop inductance by the 1st example group, a comparative example, and a reference example group, respectively. 第1実施例の改変例に係る多層プリント配線板の断面図である。It is sectional drawing of the multilayer printed wiring board which concerns on the modification of 1st Example. 従来技術に係る多層プリント配線板の断面図である。It is sectional drawing of the multilayer printed wiring board which concerns on a prior art.

符号の説明Explanation of symbols

12 金属層(金属板)
14a 表面側絶縁層
14b 裏面側絶縁層
16P 導体層(第2導体層)
16E 導体層(第1導体層)
18a 表面側絶縁層
18b 裏面側絶縁層
30 多層金属コア基板
32 銅箔
34 導体回路
34P 導体層
34E 導体層
36P 電源用スルーホール
36E グランド用スルーホール
40 樹脂充填層
50 層間絶縁層
58 導体回路
60 バイアホール
70 ソルダーレジスト層
71 開口
76U、76D 半田バンプ
90 ICチップ
94 ドータボード
98 チップコンデンサ
12 Metal layer (metal plate)
14a Front side insulating layer 14b Back side insulating layer 16P Conductor layer (second conductor layer)
16E Conductor layer (first conductor layer)
18a Front side insulating layer 18b Back side insulating layer 30 Multilayer metal core substrate 32 Copper foil 34 Conductor circuit 34P Conductor layer 34E Conductor layer 36P Power supply through hole 36E Ground through hole 40 Resin filled layer 50 Interlayer insulating layer 58 Conductor circuit 60 Via Hole 70 Solder resist layer 71 Opening 76U, 76D Solder bump 90 IC chip 94 Daughter board 98 Chip capacitor

Claims (9)

複数のスルーホールを有し、複数の絶縁層と導体層とからなる多層金属コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、
前記多層金属コア基板の各絶縁層の厚みを均一にしたことを特徴とする多層プリント配線板。
An interlayer insulation layer and a conductor layer are formed on both sides or one side on a multilayer metal core substrate having a plurality of through-holes and comprising a plurality of insulation layers and conductor layers, and electrical connection is made via via holes. In the multilayer printed wiring board to be performed,
A multilayer printed wiring board, wherein the thickness of each insulating layer of the multilayer metal core substrate is uniform.
前記多層金属コア基板の隣り合う導体層が、電源層用の導体層とグランド用の導体層の並びであることを特徴とする請求項1の多層プリント配線板。 2. The multilayer printed wiring board according to claim 1, wherein adjacent conductor layers of the multilayer metal core substrate are an arrangement of a conductor layer for a power supply layer and a conductor layer for a ground. 前記多層金属コア基板の導体層の厚みは、前記層間絶縁層上の前記導体層の厚みよりも厚いことを特徴とする請求項1の多層プリント配線板。 2. The multilayer printed wiring board according to claim 1, wherein the thickness of the conductor layer of the multilayer metal core substrate is greater than the thickness of the conductor layer on the interlayer insulating layer. 前記多層金属コア基板の導体層の厚みを痾1、層間絶縁層上の導体層の厚みを痾2に対して、α2<α1≦40α2であることを特徴とする請求項3の多層プリント配線板。 4. The multilayer printed wiring board according to claim 3, wherein the thickness of the conductor layer of the multilayer metal core substrate is α1 and the thickness of the conductor layer on the interlayer insulation layer is α2 <α1 ≦ 40α2. . 前記多層金属コア基板の各絶縁層の厚みが、15〜300μmであることを特徴とする請求項1の多層プリント配線板。 2. The multilayer printed wiring board according to claim 1, wherein the thickness of each insulating layer of the multilayer metal core substrate is 15 to 300 [mu] m. 前記多層金属コア基板の導体層は、電源用の導体層もしくはグランド用の導体層を2層以上有することを特徴とする請求項1に記載の多層プリント配線板。 2. The multilayer printed wiring board according to claim 1, wherein the conductor layer of the multilayer metal core substrate has two or more conductor layers for power supply or conductor for ground. 前記多層金属コア基板のスルーホールは、2つ以上のグランド用スルーホールと2つ以上の電源用スルーホールとを有し、それぞれが隣り合う位置に格子状もしくは千鳥状に配設されていることを特徴とする請求項1の多層プリント配線板。 The through holes of the multi-layer metal core substrate have two or more ground through holes and two or more power supply through holes, which are arranged in a grid pattern or a staggered pattern in adjacent positions. The multilayer printed wiring board according to claim 1. 前記グランド用スルーホールと前記電源用のスルーホールとの距離は、50〜550μmの間であることを特徴とする請求項7に記載の多層プリント配線板。 The multilayer printed wiring board according to claim 7, wherein a distance between the ground through hole and the power through hole is between 50 and 550 μm. 前記グラント用スルーホール径は50〜400μmであり、前記電源用スルーホール径は50〜400μmであることを特徴とする請求項7に記載の多層プリント配線板。



The multilayer printed wiring board according to claim 7, wherein the diameter of the through hole for the grant is 50 to 400 μm and the diameter of the through hole for the power source is 50 to 400 μm.



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