JP2005150602A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、主表面側および主裏面側に主電極を有する半導体素子の主裏面側に第1の金属体、主表面側に第2の金属体および第3の金属体を接合するとともに、半導体素子の接地側の主電極の基準電位をモニターするための基準端子を備え、これらを樹脂でモールドしてなる半導体装置に関する。 The present invention joins a first metal body to a main back surface side of a semiconductor element having a main electrode on a main surface side and a main back surface side, a second metal body and a third metal body to the main surface side, and a semiconductor. The present invention relates to a semiconductor device including a reference terminal for monitoring a reference potential of a main electrode on the ground side of an element, and molding them with a resin.
図6は、この種の半導体装置の一般的な概略断面構成を示す図である。この図6に示されるような半導体装置としては、たとえば、特許文献1に記載の半導体装置が提案されている。 FIG. 6 is a diagram showing a general schematic cross-sectional configuration of this type of semiconductor device. As a semiconductor device as shown in FIG. 6, for example, a semiconductor device described in Patent Document 1 has been proposed.
図6において、半導体素子10は、たとえばIGBT(絶縁ゲート型バイポーラトランジスタ)などの縦型パワー素子であり、上面側が素子形成面である主表面、下面側が主裏面である。
In FIG. 6, a
この半導体素子10の主裏面側には、電極と放熱体とを兼ねる第1の金属体20が、はんだなどの第1の導電性接合部材51を介して電気的・熱的に接合されている。また、半導体素子10の主表面側には、第2の金属体40が、はんだなどの第2の導電性接合部材52を介して電気的・熱的に接合されている。
On the main back surface side of the
さらに、第2の金属体40における半導体素子10側の面とは反対側の面には、電極と放熱体とを兼ねる第3の金属体30が、はんだなどの第3の導電性接合部材53を介して電気的・熱的に接合されている。
Further, on the surface of the
また、半導体素子10の周囲には、基準端子J1が設けられており、半導体素子10の主表面と基準端子J1とは、ボンディングワイヤ70を介して電気的に接続されている。そして、装置のほぼ全体が樹脂80によりモールドされ封止されている。
A reference terminal J 1 is provided around the
ここにおいて、図7は、図6中の半導体素子10近傍部を模式的に示す拡大断面図であり、図8は、半導体素子10をその主表面側から見たときの構成を模式的に示す平面図である。
7 is an enlarged cross-sectional view schematically showing the vicinity of the
図7、図8に示されるように、半導体素子10の主表面には、複数個のセルブロックTrが配列された形となっている。個々のセルブロックTrは、たとえば複数個のトランジスタ等の素子の集合体として構成されている。
As shown in FIGS. 7 and 8, a plurality of cell blocks Tr are arranged on the main surface of the
そして、各セルブロックTrの上には、主表面側における主電極11が形成されている。また、図示しないが、半導体素子10の主裏面側にも主電極が形成されている。ここで、半導体素子10の主電極としては、たとえば主表面側の主電極がエミッタ電極、主裏面側の主電極がコレクタ電極とすることができる。
A
つまり、半導体素子10の主裏面側の主電極は、第1の金属体20と第1の導電性接合部材51を介して電気的に接続され、半導体素子10の主表面側の主電極11は、第2の導電性接合部材52、第2の金属体40および第3の導電性接合部材53を介して第3の金属体30と電気的に接続されている。
That is, the main electrode on the main back surface side of the
また、図8に示されるように、一般に、従来では半導体素子10の最外周に位置するセルブロックTrは、当該セルブロックTrと導通するパッド12を介して基準端子J1と電気的に接続されている。
In addition, as shown in FIG. 8, in general, the cell block Tr positioned on the outermost periphery of the
なお、図8中において、基準端子J1と電気的に接続されているパッド12以外の他のパッド12aは、半導体素子10におけるゲート電極等の信号電極用のパッドであり、当該他のパッド12aは、この半導体装置に備えられている図示しない信号端子にボンディングワイヤ等を介して電気的に接続されている。
In FIG. 8, the
そして、半導体素子10においては両主電極間に大電流が流れるが、基準端子J1においては、両主電極のうちの接地側の主電極の基準電位をモニターするようになっている。たとえば、エミッタ電極など、半導体素子10における主表面側の主電極における基準電位が、基準端子J1にてモニターされるようになっている。
しかしながら、この種の半導体装置においては、装置の小型化にともなって、半導体素子10の実装密度が大きくなるなどにより、半導体素子10の発熱密度も大きくなってくる。
However, in this type of semiconductor device, the heat generation density of the
このようなことから、上記図6において、半導体素子10と第2の金属体40との間を接合する第2の導電性接合部材52にてクラックが発生すると、半導体素子10における主電極間の導通が悪化し、その結果、基準電位が変動してしまう。
For this reason, in FIG. 6, when a crack occurs in the second
具体的には、図7に示されるように、クラックKは、第2の導電性接合部材52の外周側から発生する。つまり、図8に示されるように、複数個のセルブロックTrのうち、半導体素子10の最外周に位置するセルブロックTrの部分にて、第2の導電性接合部材52が剥離する。
Specifically, as shown in FIG. 7, the crack K occurs from the outer peripheral side of the second
すると、この半導体素子10の最外周に位置するセルブロックTrの部分では、主電極11が用をなさなくなるため、この最外周に位置するセルブロックTrと導通している基準端子J1において、基準電位が変動してしまう。そして、基準電位が変動すると、半導体素子10の動作特性に悪影響を及ぼす。
Then, in the portion of the cell block Tr located on the outermost periphery of the
そこで、本発明は上記問題に鑑み、主表面側および主裏面側に主電極を有する半導体素子の主裏面側に第1の金属体、主表面側に第2の金属体および第3の金属体を接合するとともに、半導体素子の接地側の主電極の基準電位をモニターするための基準端子を備え、これらを樹脂でモールドしてなる半導体装置において、半導体素子の主表面側と第2の金属体とを接合する導電性接合部材にクラックが発生しても、基準電位が変動するのを極力防止することを目的とする。 Therefore, in view of the above problems, the present invention provides a first metal body on the main back surface side of the semiconductor element having main electrodes on the main surface side and the main back surface side, and a second metal body and a third metal body on the main surface side. And a reference terminal for monitoring the reference potential of the main electrode on the ground side of the semiconductor element, and in the semiconductor device formed by molding these with resin, the main surface side of the semiconductor element and the second metal body An object is to prevent the reference potential from fluctuating as much as possible even if a crack occurs in the conductive bonding member that bonds the two.
本発明は、従来では、基準電位を半導体素子における最外周に位置するセルブロックから取り込んでいたため、導電性接合部材の外周部に発生するクラックの影響を敏感に受けていたことに着目してなされたものである。 In the present invention, since the reference potential is conventionally taken from the cell block located at the outermost periphery of the semiconductor element, it is sensitive to the influence of the cracks generated at the outer periphery of the conductive bonding member. It was made.
すなわち、請求項1に記載の発明では、主表面および主裏面にそれぞれ主電極を有するとともに主表面側に複数個のセルブロック(Tr)を有する半導体素子(10)と、半導体素子(10)の主裏面の主電極に第1の導電性接合部材(51)を介して接合され、電極と放熱体とを兼ねる第1の金属体(20)と、半導体素子(10)の主表面の主電極に第2の導電性接合部材(52)を介して接合された第2の金属体(40)と、第2の金属体(40)における半導体素子(10)側の面とは反対側の面に第3の導電性接合部材(53)を介して接合され、電極と放熱体とを兼ねる第3の金属体(30)と、半導体素子(10)における接地側の主電極の基準電位をモニターするための基準端子(T1、T2、T3、T4、T5)と、を備え、装置のほぼ全体が樹脂(80)でモールドされてなる半導体装置において、次のような特徴点を有するものである。 That is, according to the first aspect of the present invention, there are provided a semiconductor element (10) having a main electrode on each of the main surface and the main back surface and having a plurality of cell blocks (Tr) on the main surface side, and a semiconductor element (10). A first metal body (20) which is joined to a main electrode on the main back surface via a first conductive joining member (51) and serves as both an electrode and a heat radiator, and a main electrode on the main surface of the semiconductor element (10) A second metal body (40) joined to the second metal body (40) via a second conductive joining member (52), and a surface of the second metal body (40) opposite to the surface on the semiconductor element (10) side The third metal body (30) that serves as both an electrode and a heat radiator, and the reference potential of the main electrode on the ground side in the semiconductor element (10) are connected to each other via the third conductive joint member (53). Reference terminals (T1, T2, T3, T4, T5) for In the semiconductor device almost entirely formed by molding a resin (80) of the device, and has a feature point as follows.
・半導体素子(10)における複数個のセルブロック(Tr)のうち半導体素子(10)の最外周に位置するセルブロック(Tr)以外のセルブロック(Tr)と基準端子(T1〜T5)とが導通しており、当該導通部から基準電位を取り込むようになっていること。本発明は、この点を特徴としている。 Among the plurality of cell blocks (Tr) in the semiconductor element (10), cell blocks (Tr) other than the cell block (Tr) located on the outermost periphery of the semiconductor element (10) and reference terminals (T1 to T5) Being conductive and taking in the reference potential from the conductive part. The present invention is characterized by this point.
それによれば、基準端子(T1、T2、T3、T4、T5)は、半導体素子(10)における最外周に位置するセルブロック(Tr)以外のセルブロック(Tr)から基準電位を取り込むようにしているため、第2の導電性接合部材(52)の外周部に発生するクラックの影響を受けにくいものにすることができる。 According to this, the reference terminals (T1, T2, T3, T4, T5) are configured to take in the reference potential from cell blocks (Tr) other than the cell block (Tr) located at the outermost periphery in the semiconductor element (10). Therefore, the second conductive joint member (52) can be hardly affected by cracks generated in the outer peripheral portion.
つまり、第2の導電性接合部材(52)の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロック(Tr)から、基準端子(T1〜T5)が基準電位を取り込むことができる。 That is, even if a crack is generated in the outer peripheral portion of the second conductive joining member (52), the reference terminal (T1 to T1) from the cell block (Tr) which is located in a portion other than the crack generating portion and operates normally. T5) can capture the reference potential.
よって、本発明によれば、半導体素子(10)の主表面側と第2の金属体(40)とを接合する第2の導電性接合部材(52)にクラックが発生しても、基準電位が変動するのを極力防止することができる。 Therefore, according to the present invention, even if a crack occurs in the second conductive joining member (52) that joins the main surface side of the semiconductor element (10) and the second metal body (40), the reference potential is maintained. Can be prevented as much as possible.
ここで、請求項2に記載の発明のように、請求項1に記載の半導体装置においては、基準端子(T1)としては、第3の金属体(30)に一体に設けられたものにすることができる。 Here, as in the invention described in claim 2, in the semiconductor device described in claim 1, the reference terminal (T1) is provided integrally with the third metal body (30). be able to.
また、請求項3に記載の発明のように、請求項1に記載の半導体装置においては、基準端子(T2)としては、第3の金属体(30)の周囲に設けられるとともに、第3の金属体(30)とボンディングワイヤ(70)を介して電気的に接続されたものにすることができる。
As in the invention described in
また、請求項4に記載の発明のように、請求項1に記載の半導体装置においては、基準端子(T3、T4)としては、第2の金属体(40)の周囲に設けられるとともに、第2の金属体(40)とボンディングワイヤ(70)を介して電気的に接続されたものにすることができる。
As in the invention described in
さらに、請求項5に記載の発明のように、請求項4に記載の半導体装置においては、第2の金属体(40)における第3の金属体(30)に対向する面には、第3の金属体(30)に対して引っ込んだ面であって第3の導電性接合部材(53)が設けられていない段差面(41)が設けられており、この段差面(41)にボンディングワイヤ(70)が接続されているものにできる。
Further, as in the invention according to claim 5, in the semiconductor device according to
また、請求項6に記載の発明のように、請求項4に記載の半導体装置においては、ボンディングワイヤ(70)は、第2の金属体(40)における第3の導電性接合部材(53)が配置されている面に接続されており、ボンディングワイヤ(70)のうち第2の金属体(40)への接続部は、第3の導電性接合部材(53)に埋設されているものにすることができる。
Further, as in the invention described in claim 6, in the semiconductor device described in
また、請求項7に記載の発明では、請求項1〜請求項6に記載の半導体装置において、第1の導電性接合部材(51)、第2の導電性接合部材(52)および第3の導電性接合部材(53)は、Sn系はんだであることを特徴としている。 According to a seventh aspect of the present invention, in the semiconductor device according to the first to sixth aspects, the first conductive bonding member (51), the second conductive bonding member (52), and the third The conductive bonding member (53) is characterized by being Sn-based solder.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。 In addition, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置S1の概略断面構成を示す図である。
(First embodiment)
FIG. 1 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S1 according to the first embodiment of the present invention.
この図1に示されるように、本実施形態の半導体装置S1は、半導体素子としての半導体チップ10と、第1の金属体としての下側ヒートシンク20と、第3の金属体としての上側ヒートシンク30と、第2の金属体としてのヒートシンクブロック40と、これらの間に介在する各導電性接合部材51、52、53と、基準端子T1と、モールド樹脂80とを備えて構成されている。
As shown in FIG. 1, a semiconductor device S1 of this embodiment includes a
この構成の場合、半導体チップ10の下面と下側ヒートシンク20の上面との間は、第1の導電性接合部材によって接合されている。
In the case of this configuration, the lower surface of the
また、半導体チップ10の上面とヒートシンクブロック40の下面との間は、第2の導電性接合部材52によって接合されている。
Further, the upper surface of the
さらに、ヒートシンクブロック40の上面と上側ヒートシンク30の下面との間は、第3の導電性接合部材53によって接合されている。
Further, the upper surface of the
ここで、これら第1、第2、第3の導電性接合部材51、52、53としては、はんだや導電性接着剤等を採用することができる。本例の半導体装置においては、これら第1、第2、第3の導電性接合部材51、52、53として、Sn(すず)系はんだを用いている。
Here, as the first, second, and third
これにより、上記構成においては、半導体チップ10の上面では、第2の導電性接合部材52、ヒートシンクブロック40、第3の導電性接合部材53および上側ヒートシンク30を介して放熱が行われ、半導体チップ10の下面では、第1の導電性接合部材51から下側ヒートシンク20を介して放熱が行われる構成となっている。
Thus, in the above configuration, heat is radiated on the upper surface of the
ここで、半導体素子10としては、特に限定されるものではないが、本実施形態において半導体素子として用いられている上記半導体チップ10は、たとえばIGBT(絶縁ゲート型バイポーラトランジスタ)やサイリスタ等のパワー半導体素子から構成することができる。
Here, the
具体的には、上記半導体チップ10の形状は、たとえば矩形状の薄板状とすることができる。そして、図1において、半導体チップ10の上面側が素子形成面である主表面、下面側が主裏面である。
Specifically, the shape of the
また、本実施形態の半導体チップ10の主表面には、上記図8に示されるものと同様に、たとえば複数個のトランジスタ等の素子の集合体としての複数個のセルブロックTrが配列された形となっている。
Also, on the main surface of the
また、上記図8に示されるものと同様に、本実施形態の半導体チップ10においても、各セルブロックTrの上には、主表面側における主電極11が形成されており、主裏面側にも主電極が形成されている。
Similarly to the one shown in FIG. 8, in the
そして、本実施形態の半導体チップ10の主電極としては、たとえば主表面側の主電極がエミッタ電極、主裏面側の主電極がコレクタ電極とできることも、上記図8に示されるものと同様である。
As the main electrode of the
つまり、本実施形態においても、半導体チップ10の主裏面側の主電極は、第1の金属体である下側ヒートシンク20に対して第1の導電性接合部材51を介して電気的に接続され、半導体チップ10の主表面側の主電極は、第2の導電性接合部材52を介して第2の金属体であるヒートシンクブロック40に対して電気的に接続されている。
That is, also in the present embodiment, the main electrode on the main back surface side of the
さらに、ヒートシンクブロック40における半導体チップ10側の面とは反対側の面にて、第3の導電性接合部材53を介して第3の金属体である上側ヒートシンク30とヒートシンクブロック40とが電気的に接続されている。
Further, the
ここで、下側ヒートシンク20、上側ヒートシンク30およびヒートシンクブロック40は、たとえば、銅合金もしくはアルミ合金等の熱伝導性および電気伝導性の良い金属で構成されている。また、ヒートシンクブロック40としては、一般的な鉄合金を用いてもよい。
Here, the
また、下側ヒートシンク20は、たとえば、全体としてほぼ長方形状の板材とすることができる。また、この下側ヒートシンク20には、端子部21が突設されているが、この端子部21は、半導体チップ10の主裏面側の主電極であるたとえばコレクタ電極の取り出し電極となっている。
Further, the
また、ヒートシンクブロック40は、たとえば、半導体チップ10よりも1回り小さい程度の大きさの矩形状の板材とすることができる。
The
このヒートシンクブロック40は、半導体チップ10と上側ヒートシンク30との間に介在し、半導体チップ10と上側ヒートシンク30とを熱的および電気的に接続するとともに、半導体チップ10から後述するボンディングワイヤ70を引き出す際の当該ワイヤの高さを確保する等のために、半導体チップ10と上側ヒートシンク30との間の高さを確保する役割を有している。
The
さらに、上側ヒートシンク30も、たとえば、全体としてほぼ長方形状の板材で構成することができる。また、この上側ヒートシンク30にも、端子部31が突設されているが、この端子部31は、半導体チップ10の主表面側の主電極であるたとえばエミッタ電極の取り出し電極となっている。
Furthermore, the
ここで、下側ヒートシンク20の端子部21および上側ヒートシンク30の端子部31は、それぞれ上述したように、半導体チップ10の主電極の取り出し電極であり、これら端子部21、31は、半導体装置S1において外部配線部材等との接続を行うために設けられているものである。
Here, the
このように、下側ヒートシンク20および上側ヒートシンク30は、それぞれ、電極と放熱体とを兼ねる第1の金属体および第3の金属体として構成されており、半導体装置S1において半導体チップ10からの放熱を行う機能を有するとともに半導体チップ10の電極としての機能も有する。
As described above, the
また、半導体チップ10の周囲には、リードフレーム等からなる信号端子60が設けられている。この信号端子60は、半導体チップ10の主表面に設けられている信号電極(たとえばゲート電極)と導通するものである。
A
本実施形態では、半導体チップ10と信号端子60とは、ワイヤ70によって結線され、電気的に接続されている。このワイヤ70はワイヤボンディング等により形成され、金やアルミ等からなるものである。
In the present embodiment, the
また、本実施形態においても、半導体チップ10における接地側の主電極の基準電位をモニターするための基準端子T1が備えられている。本実施形態では、たとえばエミッタ電極など、半導体チップ10における主表面側の主電極における基準電位が、基準端子T1にてモニターされるようになっている。
Also in this embodiment, a reference terminal T1 for monitoring the reference potential of the main electrode on the ground side in the
ここで、本実施形態独自の構成として、半導体チップ10における複数個のセルブロックTr(上記図8参照)のうち半導体チップ10の最外周に位置するセルブロックTr以外のセルブロックTrと基準端子T1とが導通しており、当該導通部から基準電位を取り込むようになっている。
Here, as a configuration unique to the present embodiment, cell blocks Tr other than the cell block Tr located on the outermost periphery of the
具体的に、本実施形態では、図1に示されるように、基準端子T1を、第3の金属体である上側ヒートシンク30に一体に設けられたものとしている。この基準端子T1は、上側ヒートシンク30と一体に成形されたり、上側ヒートシンク30に溶接されるなどにより上側ヒートシンク30に一体化することができる。
Specifically, in the present embodiment, as shown in FIG. 1, the reference terminal T <b> 1 is provided integrally with the
本例では、基準端子T1は、上側ヒートシンク30の端面から突出するように、上側ヒートシンク30に対して設けたものとしている。なお、可能ならば、基準端子T1は、上側ヒートシンク30の上面から突出したものであってもよい。
In this example, the reference terminal T <b> 1 is provided with respect to the
これにより、基準端子T1は、第2の導電性接合部材52、ヒートシンクブロック40、第3の導電性接合部材53および上側ヒートシンク30を介して、半導体チップ10における主表面の主電極と導通した形となる。
Thus, the reference terminal T1 is electrically connected to the main electrode on the main surface of the
つまり、基準端子T1は、半導体チップ10における複数個のセルブロックTr(上記図8参照)の全体と導通した形となり、その結果、半導体チップ10における最外周に位置するセルブロックTr以外のセルブロックTrとも導通することになる。そして、基準端子T1は、当該導通部から基準電位を取り込むことができるようになっている。
That is, the reference terminal T1 is electrically connected to the whole of the plurality of cell blocks Tr (see FIG. 8) in the
さらに、本実施形態の半導体装置S1においては、装置S1のほぼ全体が樹脂80によりモールドされ封止されている。具体的には、図1に示されるように、一対のヒートシンク20、30の隙間、並びに、半導体チップ10およびヒートシンクブロック40の周囲部分には、樹脂80が充填封止されている。
Furthermore, in the semiconductor device S1 of the present embodiment, almost the entire device S1 is molded and sealed with a
この樹脂80は、たとえばエポキシ樹脂等の通常のモールド材料を採用することができる。また、ヒートシンク20、30等を樹脂80でモールドするにあたっては、上下型からなる成形型(図示しない)を使用し、トランスファーモールド法によって容易に行うことができる。
For this
このように、本実施形態の半導体装置S1は、基本的には、縦型パワー素子である半導体チップ10の表裏の主面に金属体20、30、40を導電性接着剤51〜53を介して電気的・熱的に接続してなるとともに基準端子T1を備えた樹脂モールドタイプの半導体装置として構成されている。
As described above, in the semiconductor device S1 of the present embodiment, basically, the
次に、上記した構成の半導体装置S1の製造方法について、図1を参照して、簡単に説明する。まず、下側ヒートシンク20の上面に、半導体チップ10とヒートシンクブロック40をはんだ付けする工程を実行する。
Next, a method for manufacturing the semiconductor device S1 having the above-described configuration will be briefly described with reference to FIG. First, a process of soldering the
この場合、下側ヒートシンク20の上面に、たとえばSn系はんだからなるはんだ箔を介して半導体チップ10を積層するとともに、この半導体チップ10の上に、同じはんだ箔を介してヒートシンクブロック40を積層する。
In this case, the
この後、加熱装置(リフロー装置)によって、はんだの融点以上に昇温することにより、上記はんだ箔を溶融させてから、硬化させる。 Thereafter, the solder foil is melted and then cured by heating to a temperature equal to or higher than the melting point of the solder by a heating device (reflow device).
続いて、半導体チップ10と信号端子60とをワイヤボンディングする工程を実行する。これにより、ワイヤ70によって半導体チップ10と信号端子60とが結線され電気的に接続される。
Subsequently, a step of wire bonding the
次いで、ヒートシンクブロック40の上に上側ヒートシンク30をはんだ付けする工程を実行する。この場合、ヒートシンクブロック40の上にはんだ箔を介して上側ヒートシンク30を載せる。そして、加熱装置によって上記はんだ箔を溶融させてから、硬化させる。
Next, a process of soldering the
こうして、溶融した各々のはんだ箔が硬化すれば、硬化したはんだが、第1、第2、第3の導電性接合部材51、52、53として構成されることになる。
Thus, if each molten solder foil hardens | cures, the hardened solder will be comprised as the 1st, 2nd, 3rd
そして、これら導電性接合部材51〜53を介して、下側ヒートシンク20、半導体チップ10、ヒートシンクブロック40、上側ヒートシンク30間の接合および電気的・熱的接続を実現することができる。
Then, through these
なお、第1、第2および第3の導電性接合部材51、52、53として導電性接着剤を用いた場合にも、上記工程において、はんだを導電性接着剤に置き換え、導電性接着剤の塗布や硬化を行うことにより、下側ヒートシンク20、半導体チップ10、ヒートシンクブロック40、上側ヒートシンク30間の接合および電気的・熱的接続を実現することができる。
Even when a conductive adhesive is used as the first, second, and third
しかる後、図示しない成形型を使用して、ヒートシンク20、30の隙間及び外周部等に樹脂80を充填する工程を実行する。これにより、図1に示されるように、ヒートシンク20、30の隙間及び外周部等に、樹脂80が充填封止される。
Thereafter, using a mold (not shown), a step of filling the
そして、樹脂80が硬化した後、成形型内から半導体装置S1を取り出せば、半導体装置S1が完成する。
Then, after the
なお、半導体装置S1においては、上記構成の場合、下側ヒートシンク20の下面および上側ヒートシンク30の上面が、それぞれ露出するように樹脂モールドされている。これにより、ヒートシンク20、30の放熱性が高められている。
In the case of the above configuration, the semiconductor device S1 is resin-molded so that the lower surface of the
ところで、本実施形態によれば、主表面および主裏面にそれぞれ主電極を有するとともに主表面側に複数個のセルブロックTrを有する半導体チップ10と、半導体チップ10の主裏面の主電極に第1の導電性接合部材51を介して接合された下側ヒートシンク20と、半導体チップ10の主表面の主電極に第2の導電性接合部材52を介して接合されたヒートシンクブロック40と、ヒートシンクブロック40における半導体チップ10側の面とは反対側の面に第3の導電性接合部材53を介して接合された上側ヒートシンク30と、半導体チップ10における接地側の主電極の基準電位をモニターするための基準端子T1と、を備え、装置のほぼ全体が樹脂80でモールドされてなる半導体装置S1が提供される。
By the way, according to the present embodiment, the
そして、本実施形態では、この半導体装置S1において、半導体チップ10における複数個のセルブロックTrのうち半導体チップ10の最外周に位置するセルブロックTr以外のセルブロックTrと基準端子T1とが導通しており、当該導通部から基準電位を取り込むようになっていることを主たる特徴としている。
In this embodiment, in this semiconductor device S1, cell blocks Tr other than the cell block Tr located on the outermost periphery of the
具体的に本実施形態では、この主特徴点たる構成を、基準端子T1を、上側ヒートシンク30に一体に設けられたものとすることにより、実現している。
Specifically, in the present embodiment, the configuration as the main feature point is realized by providing the reference terminal T <b> 1 integrally with the
それによれば、基準端子T1は、半導体チップ10における最外周に位置するセルブロックTr以外のセルブロックTrから基準電位を取り込むことができる。そのため、基準電位は、第2の導電性接合部材52の外周部に発生するクラックの影響を受けにくいものにできる。
According to this, the reference terminal T1 can take in the reference potential from the cell block Tr other than the cell block Tr located on the outermost periphery in the
つまり、第2の導電性接合部材52の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックTrから、ヒートシンクブロック40および上側ヒートシンク30を介して、基準端子T1が基準電位を取り込むことができる。
That is, even if a crack is generated in the outer peripheral portion of the second
よって、本実施形態によれば、半導体チップ10の主表面側と第2の金属体であるヒートシンクブロック40とを接合する第2の導電性接合部材52にクラックが発生しても、基準電位が変動するのを極力防止することができる。
Therefore, according to the present embodiment, even if a crack occurs in the second
(第2実施形態)
図2は、本発明の第2実施形態に係る半導体装置S2の概略断面構成を示す図である。上記第1実施形態との相違点を中心に述べる。
(Second Embodiment)
FIG. 2 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S2 according to the second embodiment of the present invention. The difference from the first embodiment will be mainly described.
上記第1実施形態では、基準端子T1を、上側ヒートシンク30に一体に設けられたものとすることにより、半導体チップ10における最外周に位置するセルブロックTr以外のセルブロックTrと基準端子T1とを導通させた構成を実現している。
In the first embodiment, the reference terminal T1 is provided integrally with the
それに対して、本実施形態では、図2に示されるように、基準端子T2は、第3の金属体である上側ヒートシンク30の周囲に設けられるとともに、上側ヒートシンク30とボンディングワイヤ70を介して電気的に接続されたものである。
In contrast, in the present embodiment, as shown in FIG. 2, the reference terminal T <b> 2 is provided around the
本実施形態の半導体装置S2は、たとえば、上記第1実施形態の半導体装置の製造方法において、第1、第2、第3の導電性接合部材51、52、53を介して、下側ヒートシンク20、半導体チップ10、ヒートシンクブロック40、上側ヒートシンク30間の接合および電気的・熱的接続を実現した後、基準端子T2と上側ヒートシンク30とのワイヤボンディングを行い、その後、上記と同様に、樹脂モールドを行うことにより、製造することができる。
For example, the semiconductor device S2 of the present embodiment includes the
そして、本実施形態においても、第2の導電性接合部材52の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックTrから、ヒートシンクブロック40、上側ヒートシンク30およびボンディングワイヤ70を介して、基準端子T2が基準電位を取り込むことができる。
Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second
よって、本実施形態によれば、半導体チップ10の主表面側と第2の金属体であるヒートシンクブロック40とを接合する第2の導電性接合部材52にクラックが発生しても、基準電位が変動するのを極力防止することができる。
Therefore, according to the present embodiment, even if a crack occurs in the second
(第3実施形態)
図3は、本発明の第3実施形態に係る半導体装置S3の概略断面構成を示す図である。上記第1実施形態との相違点を中心に述べる。
(Third embodiment)
FIG. 3 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S3 according to the third embodiment of the present invention. The difference from the first embodiment will be mainly described.
本実施形態では、図3に示されるように、基準端子T3は、第2の金属体であるヒートシンクブロック40の周囲に設けられるとともに、ヒートシンクブロック40とボンディングワイヤ70を介して電気的に接続されたものである。
In the present embodiment, as shown in FIG. 3, the reference terminal T <b> 3 is provided around the
特に、本実施形態では、図3に示されるように、ヒートシンクブロック40における上側ヒートシンク30に対向する面には、上側ヒートシンク30に対して引っ込んだ面であって第3の導電性接合部材53が設けられていない段差面41が設けられており、この段差面41にボンディングワイヤ70が接続されている。
In particular, in the present embodiment, as shown in FIG. 3, the surface of the
本実施形態の半導体装置S3は、たとえば、次のようにして製造することができる。 The semiconductor device S3 of this embodiment can be manufactured as follows, for example.
上記第1実施形態の半導体装置の製造方法において、硬化したはんだ箔を介して下側ヒートシンク20、半導体チップ10、ヒートシンクブロック40間の接合および電気的・熱的接続を実現する。
In the method of manufacturing the semiconductor device according to the first embodiment, bonding and electrical / thermal connection among the
その後、半導体チップ10と信号端子60とをワイヤボンディングするとともに、基準端子T3とヒートシンクブロック40の段差面41とのワイヤボンディングを行う。次に、上記と同様に、上側ヒートシンク30のはんだ接合、樹脂モールドを行う。これにより、本実施形態の半導体装置S3を製造することができる。
Thereafter, the
そして、本実施形態においても、第2の導電性接合部材52の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックTrから、ヒートシンクブロック40およびボンディングワイヤ70を介して、基準端子T3が基準電位を取り込むことができる。
Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second
よって、本実施形態によれば、半導体チップ10の主表面側と第2の金属体であるヒートシンクブロック40とを接合する第2の導電性接合部材52にクラックが発生しても、基準電位が変動するのを極力防止することができる。
Therefore, according to the present embodiment, even if a crack occurs in the second
(第4実施形態)
図4は、本発明の第4実施形態に係る半導体装置S4の概略断面構成を示す図である。本実施形態は、上記第3実施形態を変形したものであり、上記第3実施形態との相違点を中心に述べる。
(Fourth embodiment)
FIG. 4 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S4 according to the fourth embodiment of the present invention. The present embodiment is a modification of the third embodiment, and the differences from the third embodiment will be mainly described.
本実施形態も、図4に示されるように、上記第3実施形態と同様に、基準端子T4は、第2の金属体であるヒートシンクブロック40の周囲に設けられるとともに、ヒートシンクブロック40とボンディングワイヤ70を介して電気的に接続されたものである。
In the present embodiment, as shown in FIG. 4, the reference terminal T4 is provided around the
ここで、本実施形態では、ヒートシンクブロック40におけるボンディングワイヤ70の接続形態が、上記第3実施形態とは相違している。
Here, in this embodiment, the connection form of the
すなわち、図4に示されるように、ボンディングワイヤ70は、ヒートシンクブロック40における第3の導電性接合部材53が配置されている面に接続されている。そして、当該ボンディングワイヤ70のうちヒートシンクブロック40への接続部は、第3の導電性接合部材53に埋設されている。
That is, as shown in FIG. 4, the
この本実施形態の半導体装置S4も、上記第3実施形態における半導体装置の製造方法と同様の製造方法により、製造することができる。 The semiconductor device S4 of this embodiment can also be manufactured by the same manufacturing method as that of the semiconductor device in the third embodiment.
そして、本実施形態においても、第2の導電性接合部材52の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックTrから、ヒートシンクブロック40およびボンディングワイヤ70を介して、基準端子T4が基準電位を取り込むことができる。
Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second
よって、本実施形態によれば、半導体チップ10の主表面側と第2の金属体であるヒートシンクブロック40とを接合する第2の導電性接合部材52にクラックが発生しても、基準電位が変動するのを極力防止することができる。
Therefore, according to the present embodiment, even if a crack occurs in the second
(第5実施形態)
図5は、本発明の第5実施形態に係る半導体装置の要部を示す概略平面図であり、半導体チップ10を、当該半導体チップ10の主表面側から見たときの平面構成を模式的に示す平面図である。
(Fifth embodiment)
FIG. 5 is a schematic plan view showing the main part of the semiconductor device according to the fifth embodiment of the present invention, and schematically shows a planar configuration when the
図5に示されるように、本実施形態では、基準端子T5は、従来の基準端子と同様に、半導体チップ10の周囲に設けられている(上記図6、図8参照)。
As shown in FIG. 5, in this embodiment, the reference terminal T5 is provided around the
しかしながら、本実施形態では、上記図8とは異なり、半導体チップ10における複数個のセルブロックTrのうち半導体チップ10の最外周に位置するセルブロックTr以外のセルブロックTrと基準端子T5とを、ボンディングワイヤ70を介して電気的に接続することにより、導通させている。
However, in the present embodiment, unlike FIG. 8, the cell blocks Tr other than the cell block Tr located on the outermost periphery of the
図5では、半導体チップ10の最外周に位置するセルブロックTrの内側に位置するセルブロックTr(図5中の右から2番目のセルブロックTr)とパッド12とが導通しており、このパッド12と基準端子T5とがボンディングワイヤ70を介して結線され、電気的に接続されている。
In FIG. 5, the cell block Tr (second cell block Tr from the right in FIG. 5) located inside the cell block Tr located on the outermost periphery of the
そして、本実施形態においても、第2の導電性接合部材52の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックTrから、ボンディングワイヤ70を介して、基準端子T5が基準電位を取り込むようにすることができる。
Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second
よって、本実施形態によれば、半導体チップ10の主表面側と第2の金属体であるヒートシンクブロック40とを接合する第2の導電性接合部材52にクラックが発生しても、基準電位が変動するのを極力防止することができる。
Therefore, according to the present embodiment, even if a crack occurs in the second
(他の実施形態)
なお、半導体素子としては、IGBT(絶縁ゲート型バイポーラトランジスタ)やサイリスタ等のパワー半導体素子に限定されるものではなく、主表面側および主裏面側に主電極を有するものであればよい。
(Other embodiments)
The semiconductor element is not limited to a power semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) or a thyristor, and may be any element having a main electrode on the main surface side and the main back surface side.
要するに、本発明は、主表面側および主裏面側に主電極を有する半導体素子の主裏面側に第1の金属体、主表面側に第2の金属体および第3の金属体を接合するとともに、半導体素子の接地側の主電極の基準電位をモニターするための基準端子を備え、これらを樹脂でモールドしてなる半導体装置において、基準端子が、半導体素子における最外周に位置するセルブロック以外のセルブロックから基準電位を取り込むようにしたことを要部とするものである。そして、その他の細部については適宜設計変更が可能である。 In short, the present invention joins the first metal body to the main back surface side of the semiconductor element having the main electrode on the main surface side and the main back surface side, and the second metal body and the third metal body to the main surface side. In a semiconductor device comprising a reference terminal for monitoring the reference potential of the main electrode on the ground side of the semiconductor element, and molding these with a resin, the reference terminal other than the cell block located on the outermost periphery of the semiconductor element The main part is that the reference potential is taken from the cell block. The other details can be changed as appropriate.
10…半導体素子としての半導体チップ、
20…第1の金属体としての下側ヒートシンク、
30…第2の金属体としてのヒートシンクブロック、
40…第3の金属体としての上側ヒートシンク、41…段差面、
51…第1の導電性接着剤、52…第2の導電性接着剤、
53…第3の導電性接着剤、70…ボンディングワイヤ、80…樹脂、
T1、T2、T3、T4、T5…基準端子、Tr…セルブロック。
10: Semiconductor chip as a semiconductor element,
20 ... Lower heat sink as a first metal body,
30 ... a heat sink block as a second metal body,
40 ... Upper heat sink as a third metal body, 41 ... Stepped surface,
51 ... 1st conductive adhesive, 52 ... 2nd conductive adhesive,
53 ... 3rd conductive adhesive, 70 ... Bonding wire, 80 ... Resin,
T1, T2, T3, T4, T5 ... reference terminal, Tr ... cell block.
Claims (7)
前記半導体素子(10)の主裏面の主電極に第1の導電性接合部材(51)を介して接合され、電極と放熱体とを兼ねる第1の金属体(20)と、
前記半導体素子(10)の主表面の主電極に第2の導電性接合部材(52)を介して接合された第2の金属体(40)と、
前記第2の金属体(40)における前記半導体素子(10)側の面とは反対側の面に第3の導電性接合部材(53)を介して接合され、電極と放熱体とを兼ねる第3の金属体(30)と、
前記半導体素子(10)における接地側の主電極の基準電位をモニターするための基準端子(T1、T2、T3、T4、T5)と、を備え、
装置のほぼ全体が樹脂(80)でモールドされてなる半導体装置において、
前記半導体素子(10)における前記複数個のセルブロック(Tr)のうち前記半導体素子(10)の最外周に位置するセルブロック(Tr)以外のセルブロック(Tr)と前記基準端子(T1〜T5)とが導通しており、当該導通部から基準電位を取り込むようになっていることを特徴とする半導体装置。 A semiconductor element (10) having a main electrode on each of the main surface and the main back surface and having a plurality of cell blocks (Tr) on the main surface side;
A first metal body (20) which is bonded to the main electrode on the main back surface of the semiconductor element (10) via a first conductive bonding member (51) and serves as both an electrode and a radiator;
A second metal body (40) bonded to the main electrode on the main surface of the semiconductor element (10) via a second conductive bonding member (52);
The second metal body (40) is bonded to the surface opposite to the surface on the semiconductor element (10) side via a third conductive bonding member (53), and serves as an electrode and a heat radiator. 3 metal bodies (30);
A reference terminal (T1, T2, T3, T4, T5) for monitoring the reference potential of the ground-side main electrode in the semiconductor element (10),
In a semiconductor device in which almost the entire device is molded with resin (80),
Among the plurality of cell blocks (Tr) in the semiconductor element (10), cell blocks (Tr) other than the cell block (Tr) located on the outermost periphery of the semiconductor element (10) and the reference terminals (T1 to T5) ), And a reference potential is taken in from the conduction portion.
この段差面(41)に前記ボンディングワイヤ(70)が接続されていることを特徴とする請求項4に記載の半導体装置。 The surface facing the third metal body (30) of the second metal body (40) is a surface recessed with respect to the third metal body (30), and the third conductive joint. A step surface (41) not provided with a member (53) is provided;
The semiconductor device according to claim 4, wherein the bonding wire (70) is connected to the stepped surface (41).
前記ボンディングワイヤ(70)のうち前記第2の金属体(40)への接続部は、前記第3の導電性接合部材(53)に埋設されていることを特徴とする請求項4に記載の半導体装置。 The bonding wire (70) is connected to a surface of the second metal body (40) where the third conductive bonding member (53) is disposed,
The connection part to the said 2nd metal body (40) among the said bonding wires (70) is embed | buried under the said 3rd electroconductive joining member (53), The Claim 4 characterized by the above-mentioned. Semiconductor device.
The first conductive bonding member (51), the second conductive bonding member (52), and the third conductive bonding member (53) are Sn-based solder. 7. The semiconductor device according to any one of items 6 to 6.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003389315A JP4055700B2 (en) | 2003-11-19 | 2003-11-19 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003389315A JP4055700B2 (en) | 2003-11-19 | 2003-11-19 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005150602A true JP2005150602A (en) | 2005-06-09 |
JP4055700B2 JP4055700B2 (en) | 2008-03-05 |
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Application Number | Title | Priority Date | Filing Date |
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JP2003389315A Expired - Fee Related JP4055700B2 (en) | 2003-11-19 | 2003-11-19 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4055700B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2019043950A1 (en) * | 2017-09-04 | 2020-05-28 | 三菱電機株式会社 | Semiconductor module and power converter |
WO2023100681A1 (en) * | 2021-12-01 | 2023-06-08 | ローム株式会社 | Semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102153041B1 (en) | 2013-12-04 | 2020-09-07 | 삼성전자주식회사 | Semiconductor device package and method of manufacturing the same |
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JPWO2019043950A1 (en) * | 2017-09-04 | 2020-05-28 | 三菱電機株式会社 | Semiconductor module and power converter |
WO2023100681A1 (en) * | 2021-12-01 | 2023-06-08 | ローム株式会社 | Semiconductor device |
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Publication number | Publication date |
---|---|
JP4055700B2 (en) | 2008-03-05 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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