JP2005150333A - Method of manufacturing semiconductor device - Google Patents

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JP2005150333A JP2003384658A JP2003384658A JP2005150333A JP 2005150333 A JP2005150333 A JP 2005150333A JP 2003384658 A JP2003384658 A JP 2003384658A JP 2003384658 A JP2003384658 A JP 2003384658A JP 2005150333 A JP2005150333 A JP 2005150333A
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Koichi Takeuchi
幸一 竹内
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing semiconductor device by which an opening can be formed with high dimensional accuracy even when the opening has a very small size while the dimensional controllability of an opening pattern is facilitated in a lithographic step.
SOLUTION: The method of manufacturing semiconductor device includes a step of forming a lower film 3 on a film 1 to be processed formed on a semiconductor substrate, a step of forming a first linear pattern 4 by etching the lower film 3 in a linear state or striped state, and a step of forming an upper film 5 on the lower film 3 having the formed first linear pattern 4. The method also includes a step of forming a second linear pattern 6 intersecting the first linear pattern 4 by etching the upper film 5 in a linear state or striped state, and a step of forming openings 2 in the intersecting areas of the first and second linear patterns 4, 6 by etching the film 1 to be processed by using the lower and upper films 3, 5 as masks.
COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、リソグラフィ工程を経て形成される半導体装置の製造方法に関し、特に接続孔やキャパシタ等といった開口パターンの形成工程を含む半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device including relates to a manufacturing method of a semiconductor device formed through the lithography process, in particular the connection hole and the formation process of opening patterns such capacitor or the like.

近年、半導体装置を構成する回路パターンは、高集積化や微細化等の進展に伴い、その形成が困難になりつつある。 Recently, the circuit pattern of the semiconductor device, with the progress of such high integration and miniaturization, the formation is becoming difficult. 例えば、半導体回路素子には、ソース・ドレイン領域、ゲート、配線、接続孔、メモリー用キャパシタ等があるが、その中でも等に接続孔やキャパシタ等といった開口(ホール)パターンのパターニングが困難である。 For example, the semiconductor circuit element, the source-drain region, a gate wiring, connection holes, there is a memory capacitor and the like, the patterning of the opening (hole) pattern such as connection hole or a capacitor or the like, etc. Among them is difficult. これは、配線等のライン状またはストライプ状のパターンが線幅方向に一次元の周期を持っているのに対して、開口パターンは二次元の周期を持っているため、リソグラフィ工程での解像度が落ちるからである。 This is because the line-shaped or stripe-shaped pattern of a wiring or the like has a period of one-dimensional line width direction, since the opening pattern has a period of two-dimensional, the resolution of a lithography process This is because fall. 具体的には、投影レンズの射出側の開口数が0.85のArFエキシマレーザ露光装置を用いる場合であれば、1:1の線幅90nmのライン・アンド・スペースのレジストパターンを形成することができるが、ピッチ180nmの径90nmの開口パターンを形成することは困難である。 Specifically, in the case where the numerical aperture of the exit side of the projection lens uses an ArF excimer laser exposure apparatus of 0.85, 1: forming a resist pattern of line and space of 1 line width 90nm but it is, it is difficult to form an opening pattern of diameter 90nm pitch 180 nm. このように、半導体装置の製造方法におけるリソグラフィ工程においては、高集積化や微細化等の進展により、開口パターンの形成が困難になってしまうという問題が生じている。 Thus, in the lithography process in the manufacturing method of the semiconductor device, the development of such highly integrated and miniaturized, a problem that formation of the opening pattern becomes difficult occurs.

このような問題点に対しては、リソグラフィ工程での解像限界以下の大きさの開口パターンを形成する手法として、レジスト膜に多重露光を行うことが提案されている(例えば、特許文献1参照)。 For such problems, as a method for forming a resolution limit or less the size of the aperture pattern in the lithography process, by performing the multiple-exposure in the resist film it has been proposed (e.g., see Patent Document 1 ). これは、レジスト膜に一次元周期を持つX方向の微細ストライプパターンを露光した後、さらにそのレジスト膜にX方向とは別の一次元周期を持つY方向の微細ストライプパターンを多重露光することにより、X方向パターンとY方向パターンとの交点の部分の実効的な露光量を増大させて、ポジレジストに開口パターンを形成するというものである。 This is after exposing the X direction of the fine stripe pattern having a one-dimensional periodic resist film, by further multiple exposure in the Y direction of the fine stripe pattern with a different one-dimensional period as the X direction in the resist film , to increase the effective exposure amount of the portion of the intersection of the X-direction patterns and Y-direction patterns, it is that an opening pattern is formed on a positive resist.

特開2000−77319号公報 JP 2000-77319 JP

しかしながら、同一レジスト膜に多重露光を行って開口パターンを形成する場合には、以下に述べる理由により、必ずしも微細な開口パターンを精度良く形成できるとは限らない。 However, when forming an opening pattern by performing multiple exposures to the same resist film, for the following reasons, it is not always possible to accurately form a fine opening pattern. 多重露光を行う場合の交点部分の光強度分布は、近似的にI(X,Y)=A1cos 2 (px)+A2cos 2 (py)+B(A1,A2,B,pはパターンピッチに応じた定数)と表せる。 Constant light intensity distribution of the intersections of the case of performing multiple exposure, corresponding to approximately I (X, Y) = A1cos 2 (px) + A2cos 2 (py) + B (A1, A2, B, p is the pattern pitch ) and it can be expressed. これを図に示すと、図21のような等高線になる(A1=A2の場合)。 When shown in figure (for A1 = A2) comprising the contour line as shown in FIG. 21. この等高線の形状からも明らかなように、多重露光を行う場合には、露光量の増加に伴って、交点部分の光強度分布が円から菱形、さらには十字手裏剣型に変化してしまい、開口パターンの形状の安定性を得るのが難しい。 As is apparent from the shape of the contour, when performing multiple exposure, with an increase of the exposure amount, yen diamonds light intensity distribution of intersections, further cause changes in a cross shuriken type, opening it is difficult to obtain the stability of the shape of the pattern. また、半導体装置の回路パターンはX方向とY方向で同一ピッチで開口が配置されるとは限らないので、多重露光後の光強度が均一にならない可能性がある。 Further, the circuit pattern of the semiconductor device does not necessarily openings are arranged at the same pitch in the X and Y directions, there is a possibility that the light intensity after multiple exposure is not uniform. つまり、多重露光による開口パターン形成では、最終的な開口パターンの寸法制御が非常に困難である。 That is, in the opening pattern formed by multiple exposure, dimensional control of the final aperture pattern is very difficult.

そこで、本発明は、リソグラフィ工程において、開口パターンの寸法制御性の容易化を図りつつ、微細な開口であっても寸法精度良く形成することのできる半導体装置の製造方法を提供することを目的とする。 The present invention, in the lithography process, and aims to provide a manufacturing method of a semiconductor device while reducing the dimensional controllability of the ease of opening pattern can be formed even better dimensional accuracy to a minute opening to.

本発明は、上記目的を達成するために案出された半導体装置の製造方法で、半導体基板上に形成された被加工膜の上に下層膜を成膜する工程と、前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第1の線パターンを形成する工程と、前記第1の線パターンが形成された下層膜の上に上層膜を成膜する工程と、前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第1の線パターンと交差する第2の線パターンを形成する工程と、前記第1の線パターンが形成された下層膜および前記第2の線パターンが形成された上層膜をマスクにして前記被加工膜をエッチングし、当該被加工膜の前記第1の線パターンと前記第2の線パターンとが交差する領域に開口を形成する工程とを含むことを特徴とす The present invention is a method of manufacturing a semiconductor device which is devised in order to achieve the above object, a step of forming an underlying film on the film to be processed which is formed on a semiconductor substrate, a line shape of the lower layer forming a first line pattern to the underlayer film or etched in a stripe pattern, a step of forming an upper layer film on the lower layer, wherein the first line pattern is formed, the upper layer forming a second line pattern crossing the first line pattern on the upper layer film is etched in a line shape or stripe shape, the lower film the first line pattern is formed and the second the film to be processed is etched by using the upper layer film which line patterns formed on a mask, a step of the said first line pattern and the second line pattern of the film to be processed to form an opening in cross areas of be characterized in that it comprises a .

また、本発明は、上記目的を達成するために案出された半導体装置の製造方法で、半導体基板上に形成された被加工膜の上にハードマスク膜を成膜する工程と、前記ハードマスク膜の上に下層膜を成膜する工程と、前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第1の線パターンを形成する工程と、前記第1の線パターンが形成された下層膜の上に上層膜を成膜する工程と、前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第1の線パターンと交差する第2の線パターンを形成する工程と、前記第1の線パターンが形成された下層膜および前記第2の線パターンが形成された上層膜をマスクにして前記ハードマスク膜をエッチングし、当該ハードマスク膜の前記第1の線パターンと前記 Further, the present invention is a method of manufacturing a semiconductor device which is devised in order to achieve the above object, a step of forming a hard mask film on the processed film formed on a semiconductor substrate, the hard mask a step of forming an underlying film on the film, forming a first line pattern, the first line pattern is formed on the underlayer film by etching the underlayer film in a line shape or stripe shape and a step of forming an upper layer film on the lower film to form a second line pattern crossing the first line pattern on the upper layer film by etching the upper layer in a line shape or stripe shape If, by the upper layer to the lower layer film and the second line pattern first line pattern is formed is used as a mask to etch the hard mask layer, the first line pattern of the hard mask layer said the 2の線パターンとが交差する領域に開口を形成する工程と、前記開口が形成されたハードマスク膜をマスクにエッチングして前記被加工膜にも前記開口を形成する工程とを含むことを特徴とする。 Characterized in that it comprises a step in which the second line pattern to form an opening in cross areas of, and a step of also forming the opening in the film to be processed by etching the hard mask layer in which the opening is formed in the mask to.

上記手順による半導体装置の製造方法では、下層膜に第1の線パターンを形成し、上層膜に第2の線パターンを形成するので、同一膜に多重露光を行う必要がない。 In the method of manufacturing a semiconductor device according to the above procedure, the first line pattern is formed on the underlying film, so to form a second line pattern in the upper layer, there is no need to perform multiple exposures to the same film. すなわち、下層膜および上層膜には、線幅方向に一次元の周期を持つライン状またはストライプ状の線パターンを形成すればよいので、パターンの形状安定性を得るのが容易である。 That is, the lower film and the upper film, since the line width direction may be formed line-shaped or stripe-shaped line pattern having a period of one-dimensional, it is easy to obtain the shape stability of the pattern. そして、これら下層膜および上層膜をマスクにエッチングすることで、第1の線パターンと第2の線パターンとが交差する領域に開口を形成するので、被加工膜に対する開口パターン形成時であっても、線パターンに対応した解像度で開口を形成することができる。 Then, by etching these lower layer and the upper layer film as a mask, since the first line pattern and the second line pattern to form an opening in cross areas of, a time opening pattern formation on the processed film also, an opening can be formed at a resolution corresponding to the line pattern. つまり、開口パターンの寸法制御性の容易化を図りつつ、微細な開口であっても寸法精度良く形成することができる。 In other words, while achieving dimensional controllability ease of opening patterns can be formed high dimensional accuracy a minute opening.

本発明によれば、微細な開口であっても寸法精度良く形成できるようになるので、ピッチが狭く微細な寸法の開口パターン形成が実現可能となり、高度に集積化した半導体装置等を製造に適用して非常に好適なものとなる。 According to the present invention, since it becomes possible to the dimensional accuracy forming a minute opening, opening pattern formation pitch is narrow fine size becomes feasible, applied to the manufacture of highly integrated with a semiconductor device such as a It becomes very suitably.

以下、図面に基づき本発明に係る半導体装置の製造方法について説明する。 Hereinafter, a method for manufacturing a semiconductor device according to the present invention based on the drawings.

はじめに、請求項1に係る発明の概要について説明する。 First, the outline of the present invention according to claim 1. 図1は、本発明の半導体装置の製造方法の概要の一例を示す模式図である。 Figure 1 is a schematic diagram showing an example of the outline of the method of manufacturing the semiconductor device of the present invention. ここでは、図1(a)に示すように、半導体基板上に形成された被加工膜1に、所定ピッチで規則的に配置された四辺形状の開口2を形成する場合を例に挙げて説明する。 Here, as shown in FIG. 1 (a), the film to be processed 1 formed on a semiconductor substrate, as an example case of forming the opening 2 of regularly arranged quadrilateral shape with a predetermined pitch Description to.

開口2の形成にあたっては、先ず、図1(b)に示すように、被加工膜1の上に、下層膜となる無機膜3を成膜して積層する。 In formation of the opening 2, first, as shown in FIG. 1 (b), on the film to be processed 1 is laminated with the inorganic film 3 serving as the underlying film. そして、無機膜3を積層したら、続いて、リソグラフィ技術およびドライエッチング技術を用いて、その無機膜3をライン状またはストライプ状にエッチングする。 Then, when the inorganic film 3 are laminated, followed by using lithography and dry etching, to etch the inorganic film 3 in a line shape or stripe shape. これにより、無機膜3には、図1(c)に示すように、一方向に延びるライン状またはストライプ状の線パターン4が形成されることになる。 Accordingly, the inorganic film 3, as shown in FIG. 1 (c), so that the line shape or stripe-shaped line pattern 4 extending in one direction is formed. 以下、この線パターンを「第1の線パターン」という。 Below, this line pattern referred to as a "first line pattern".

その後は、第1の線パターン4が形成された無機膜3の上に、上層膜となるレジスト膜5を成膜して積層する。 Then, on the inorganic film 3 in which the first line pattern 4 is formed, is laminated by forming a resist film 5 of the upper layer film. そしてさらに、リソグラフィ技術およびドライエッチング技術を用いて、そのレジスト膜5を第1の線パターン4と交差する方向のライン状またはストライプ状にエッチングする。 And further, by using lithography and dry etching, to etch the resist film 5 to the first line pattern 4 and the direction of the line shape or stripe shape intersecting. これにより、レジスト膜5には、図1(d)に示すように、第1の線パターン4とは異なる方向に延びるライン状またはストライプ状の線パターン6が形成されることになる。 Thus, the resist film 5, as shown in FIG. 1 (d), so that the line shape or stripe-shaped line pattern 6 extends in different directions are formed from the first line pattern 4. 以下、この線パターンを「第2の線パターン」という。 Below, this line pattern referred to as a "second line pattern".

これら第1の線パターン4および第2の線パターン6は、被加工膜1に形成すべき開口2の配置に対応するように形成される。 These first line pattern 4 and the second line pattern 6 is formed so as to correspond to the arrangement of the openings 2 to be formed on the processed film 1. すなわち、第1の線パターン4と第2の線パターン6とが交差する領域は、開口2の形成位置に一致しているものとする。 That is, the region where the first line pattern 4 and a second line pattern 6 intersect is assumed to match the formation position of the opening 2.

そして、第2の線パターン6の形成後は、図1(e)に示すように、第1の線パターン4が形成された無機膜3および第2の線パターン6が形成されたレジスト膜5をマスクにして、被加工膜1に対するエッチング処理を行う。 Then, after forming the second line pattern 6, as shown in FIG. 1 (e), the resist film 5 in which the inorganic film 3 and the second line pattern 6 in which the first line pattern 4 is formed is formed as a mask, etching is performed for the film 1 to be processed. このエッチング処理により、二層の線パターン4,6が重なった領域、すなわち第1の線パターン4と第2の線パターン6とが交差する領域では、被加工膜1が除去されることになる。 This etching process, areas where the line pattern 4 and 6 are overlapped in two layers, i.e. in the region where the first line pattern 4 and a second line pattern 6 intersect, so that the processed film 1 is removed .

したがって、このエッチング処理の後、図1(f)に示すように、レジスト膜5を除去すれば、図1(a)に示したような四辺形状の開口2によって構成される所望の開口パターンが、被加工膜1に形成されることになる。 Thus, after the etching process, as shown in FIG. 1 (f), by removing the resist film 5, a desired opening pattern constituted by the opening 2 of the quadrilateral shape as shown in FIGS. 1 (a) It will be formed on the processed film 1. このような開口2の形成過程においては、開口2が第1の線パターン4と第2の線パターン6との交差領域に形成されるので、所望する開口パターン以外の部分では、二層の線パターン4,6が重ならないように、各線パターン4,6のレイアウトを行うようにする。 In this process the formation of the opening 2, the opening 2 is formed at the intersection between the first line pattern 4 and the second line pattern 6, the portion other than the desired opening pattern, the line of two-layer as patterns 4 and 6 do not overlap, so that the layout of each line pattern 4,6.

以上のように、ここで説明した開口2の形成手順では、無機膜3に第1の線パターン4を形成し、レジスト膜5に第2の線パターン6を形成するので、同一膜に多重露光を行う必要がない。 As described above, in the procedure of forming the openings 2 described herein, the first line pattern 4 is formed on the inorganic film 3, because it forms a second line pattern 6 in the resist film 5, the multiple-exposure in the same film there is no need to perform. すなわち、無機膜3およびレジスト膜5には、線幅方向に一次元の周期を持つライン状またはストライプ状の線パターン4,6を形成すればよいので、パターンの形状安定性を得るのが容易である。 That is, the inorganic film 3 and the resist film 5, it is sufficient to form a line-shaped or stripe-shaped line pattern 4,6 to the line width direction has a period of one-dimensional, easy to obtain the shape stability of the pattern it is. そして、これら無機膜3およびレジスト膜5をマスクにエッチングすることで、第1の線パターン4と第2の線パターン6とが交差する領域に開口2を形成するので、被加工膜1に対する開口パターン形成時であっても、線パターン4,6に対応した解像度で開口2を形成することができる。 Then, by etching these inorganic film 3 and the resist film 5 as a mask, since the first line pattern 4 and a second line pattern 6 to form an opening 2 in cross areas of the aperture for the film to be processed 1 even during pattern formation, it is possible to form the opening 2 at a resolution corresponding to the line patterns 4 and 6. つまり、開口パターンの寸法制御性の容易化を図りつつ、微細な開口2であっても寸法精度良く形成することができる。 In other words, while achieving dimensional controllability ease of opening patterns can be formed good dimensional accuracy even minute opening 2.
したがって、ここで説明した開口2の形成手順によれば、微細な開口2であっても寸法精度良く形成できるようになるので、ピッチが狭く微細な寸法の開口パターン形成が実現可能となり、高度に集積化した半導体装置等を製造に適用して非常に好適なものとなる。 Therefore, according to the procedure of forming the openings 2 described herein, since it becomes possible to the dimensional accuracy forming a minute opening 2, the opening pattern formation pitch is narrow minute dimensions is feasible, highly It becomes very suitably applied to integrated the semiconductor device or the like to manufacture.

なお、無機膜3およびレジスト膜5の成膜、並びに、第1の線パターン4と第2の線パターン6の形成については、公知技術を利用して具現化すればよい。 The deposition of the inorganic film 3 and the resist film 5 as well, the first line pattern 4 for the formation of the second line pattern 6 may be embodied by using known techniques. また、線パターン4,6の形成の際には、ハーフトーン位相シフトマスクやレベンソン位相シフトマスク、アシストパターン、OPC(Optical Proximity Correction)等といった公知の寸法精度向上技術を適用することも考えられる。 Further, when forming the line pattern 4,6, halftone phase shift masks and Levenson phase shift mask, assist pattern is also conceivable to apply the OPC (Optical Proximity Correction) known dimensional accuracy techniques such like.

次に、請求項2に係る発明の概要について説明する。 Next, the outline of the present invention according to claim 2. 図2は、本発明の半導体装置の製造方法の概要の他の例を示す模式図である。 Figure 2 is a schematic view showing another example of a summary of the method of manufacturing the semiconductor device of the present invention. ここでも、上述した場合と同様に、半導体基板上に形成された被加工膜1に、所定ピッチで規則的に配置された四辺形状の開口2を形成する場合を例に挙げて説明する。 Again, as in the case described above, the film to be processed 1 formed on a semiconductor substrate, is described as an example a case of forming the opening 2 of regularly arranged quadrilateral shape with a predetermined pitch. よって、上述した場合と同様の構成要素については、同一の符号を付している。 Therefore, the same components as in the case described above, are denoted by the same reference numerals.

ここで説明する開口2の形成手順は、膜厚の大きい被加工膜1に適用して好適なものである。 Wherein formation of the opening 2 to be described procedure is suitable for application to the film 1 to be processed having a large thickness. 具体的には、先ず、図2(a)に示すように、被加工膜1の上に、ハードマスク膜となる第1の無機膜3aを成膜し、さらにその第1の無機膜3aの上に、下層膜となる第2の無機膜3bを成膜して積層する。 More specifically, first, as shown in FIG. 2 (a), on the film to be processed 1, and forming the first inorganic film 3a to be the hard mask layer, further the first inorganic film 3a above, laminated by forming a second inorganic film 3b as a lower layer film. つまり、被加工膜1の上に、二層以上の無機膜3a,3bを積層する。 That is, on the film to be processed 1, laminated two or more layers of inorganic films 3a, a 3b. このとき、第2の無機膜3bの成膜厚さは、後述するような第1の線パターン4が形成された第2の無機膜3b上へのレジスト膜5の成膜の際に、当該第2の無機膜3bが厚いとレジスト膜5を均一の厚さで成膜するのが難しくなるので、溝幅と溝深さのアスペクト比が1:1以下となるように、形成する開口パターンの最小線幅以下にするのが望ましい。 In this case, the deposition thickness of the second inorganic film 3b, when the formation of the resist film 5 to the second inorganic film 3b on which the first line pattern 4 described later are formed, the since the second inorganic film 3b is given to the film formation is difficult in the thick and the resist film 5 uniform thickness, the aspect ratio of the groove width and groove depth is 1: 1 as follows to become an opening formed pattern it is desirable to minimize linewidth below.

そして、二層以上の無機膜3a,3bを積層したら、続いて、リソグラフィ技術およびドライエッチング技術を用いて、最上層の無機膜3bをライン状またはストライプ状にエッチングする。 Then, when two or more layers of inorganic film 3a, and 3b are laminated, followed by using lithography and dry etching, to etch the top layer of the inorganic film 3b in a line shape or stripe shape. これにより、無機膜3bには、図2(b)に示すように、一方向に延びるライン状またはストライプ状の第1の線パターン4が形成されることになる。 Accordingly, the inorganic film 3b, as shown in FIG. 2 (b), so that the first line pattern 4 of the line or stripe shape extending in one direction is formed.

その後は、第1の線パターン4が形成された無機膜3bの上に、上層膜となるレジスト膜5を成膜して積層する。 Then, on the inorganic film 3b in which the first line pattern 4 is formed, is laminated by forming a resist film 5 of the upper layer film. そしてさらに、リソグラフィ技術およびドライエッチング技術を用いて、そのレジスト膜5を第1の線パターン4と交差する方向のライン状またはストライプ状にエッチングする。 And further, by using lithography and dry etching, to etch the resist film 5 to the first line pattern 4 and the direction of the line shape or stripe shape intersecting. これにより、レジスト膜5には、第1の線パターン4とは異なる方向に延びるライン状またはストライプ状の第2の線パターン6が形成されることになる。 Thus, the resist film 5, so that the second line pattern 6 in line or stripe shape extending in a direction different from the first line pattern 4 is formed. 第1の線パターン4と第2の線パターン6とが交差する領域は、被加工膜1に形成すべき開口2の形成位置に一致しているものとする。 Region where the first line pattern 4 and a second line pattern 6 intersect is assumed to match the formation position of the openings 2 to be formed on the processed film 1.

そして、第2の線パターン6の形成後は、第1の線パターン4が形成された第2の無機膜3bおよび第2の線パターン6が形成されたレジスト膜5をマスクにして、第1の無機膜3aに対するエッチング処理を行う。 Then, after forming the second line pattern 6, and the resist film 5 second inorganic film 3b and the second line pattern 6 is formed in which the first line pattern 4 is formed on the mask, first performing etching treatment for the inorganic film 3a. このエッチング処理により、二層の線パターン4,6が重なった領域、すなわち第1の線パターン4と第2の線パターン6とが交差する領域では、第1の無機膜3aが除去されることになる。 By this etching process, a line pattern 4,6 overlapping region of two layers, i.e. in the region where the first line pattern 4 and a second line pattern 6 intersect, the first inorganic film 3a is removed become. したがって、このエッチング処理の後、第2の無機膜3bおよびレジスト膜5を除去すれば、第1の無機膜3aには、図2(c)に示すように、四辺形状の開口2によって構成される所望の開口パターンが形成されることになる。 Thus, after the etching process, by removing the second inorganic film 3b and the resist film 5, the first inorganic film 3a, as shown in FIG. 2 (c), it is constituted by the opening 2 of the quadrilateral desired opening pattern is to be formed that.

第1の無機膜3aに開口パターンを形成した後は、次いで、その開口パターンが形成された第1の無機膜3aマスクにして、被加工膜1に対するエッチング処理を行う。 After forming an opening pattern in the first inorganic film 3a, then the first inorganic film 3a mask the opening pattern is formed, etching is performed for the film 1 to be processed. このエッチング処理により、第1の無機膜3a上の開口パターンにおける開口2に位置では、被加工膜1が除去されることになる。 This etching treatment, at a position in the opening 2 in the opening pattern on the first inorganic film 3a, so that the processed film 1 is removed. つまり、被加工膜1にも、四辺形状の開口2によって構成される所望の開口パターンが形成されることになる。 That is, the film to be processed 1, a desired opening pattern constituted by the opening 2 of the quadrilateral shape is formed.

以上のように、ここで説明した開口2の形成手順では、第2の無機膜3bに第1の線パターン4を形成し、レジスト膜5に第2の線パターン6を形成するので、同一膜に多重露光を行う必要がない。 As described above, in the procedure of forming the openings 2 described herein, the second inorganic film 3b forming a first line pattern 4, so forming a second line pattern 6 in the resist film 5, the same film there is no need to perform multiple exposure to. すなわち、第2の無機膜3bおよびレジスト膜5には、線幅方向に一次元の周期を持つライン状またはストライプ状の線パターン4,6を形成すればよいので、パターンの形状安定性を得るのが容易である。 That is, the second inorganic film 3b and the resist film 5, since the line width direction may be formed line-shaped or stripe-shaped line pattern 4,6 having a period of one-dimensional, obtain shape stability of the pattern the is easy. そして、これら第2の無機膜3bおよびレジスト膜5をマスクに第1の無機膜3aに対するエッチングを行って、第1の線パターン4と第2の線パターン6とが交差する領域に存在する開口2を一旦第1の無機膜3aに形成した上で、その開口2が形成された第1の無機膜3aをマスクに被加工膜1に開口2を形成するので、例えば膜厚の大きい被加工膜1に対する開口パターン形成時であっても、線パターン4,6に対応した解像度で開口2を形成することができる。 Then, these second inorganic film 3b and the resist film 5 of the mask by etching on the first inorganic film 3a, an opening in which the first line pattern 4 and a second line pattern 6 is present in cross areas of 2 once on formed on the first inorganic film 3a, so to form an opening 2 the first inorganic film 3a of the opening 2 is formed on the processed film 1 as a mask, for example, a large workpiece having a thickness even when the opening pattern is formed with respect to the film 1, it is possible to form the opening 2 at a resolution corresponding to the line patterns 4 and 6. つまり、開口パターンの寸法制御性の容易化を図りつつ、微細な開口2であっても寸法精度良く形成することができる。 In other words, while achieving dimensional controllability ease of opening patterns can be formed good dimensional accuracy even minute opening 2.
したがって、ここで説明した開口2の形成手順によれば、微細な開口2であっても寸法精度良く形成できるようになるので、ピッチが狭く微細な寸法の開口パターン形成が実現可能となり、高度に集積化した半導体装置等を製造に適用して非常に好適なものとなる。 Therefore, according to the procedure of forming the openings 2 described herein, since it becomes possible to the dimensional accuracy forming a minute opening 2, the opening pattern formation pitch is narrow minute dimensions is feasible, highly It becomes very suitably applied to integrated the semiconductor device or the like to manufacture.

なお、ここでは、被加工膜1の上に直接第1の無機膜3aを成膜する場合を例に挙げたが、多層レジストを用いることも考えられる。 Here, although an example in which forming the first inorganic film 3a directly on the film to be processed 1, it is considered to use a multi-layer resist. 図3は、多層レジストを用いた場合の例を示す模式図である。 Figure 3 is a schematic diagram showing an example of a case of using a multilayer resist. 図例のように、多層レジストを用いる場合には、被加工膜1の上に有機系の下層レジスト膜7を成膜し、その上に第1の無機膜3aおよび第2の無機膜3bを成膜して積層する。 As illustrated in the figure, in the case of using a multilayer resist, and forming a lower resist film 7 of an organic on the film to be processed 1, a first inorganic film 3a and the second inorganic film 3b thereon film formation to be laminated. そして、最上層の無機膜3bに第1の線パターン4を形成した後、その上にレジスト膜5を成膜して積層し、そのレジスト膜5に第2の線パターン6を形成する。 Then, after forming the first line pattern 4 on the uppermost layer of the inorganic film 3b, and laminated to form a resist film 5 thereon, to form a second line pattern 6 in the resist film 5. その後は、第2の無機膜3bおよびレジスト膜5をマスクにして、中間の第1の無機膜3aおよびその下の下層レジスト膜7をエッチングし、さらに被加工膜1をエッチングして開口パターンを形成する。 Then the second inorganic film 3b and the resist film 5 as a mask, the first inorganic film 3a and the lower resist film 7 thereunder an intermediate etching, the opening pattern by further etching the film to be processed 1 Form. このようにすれば、被加工膜1の上に余分な無機膜がない場合であっても、後の工程で開口2に金属材料を埋め込んだ後にCMP(Chemical Mechanical Polishing;化学的機械研磨)処理を行うのにあたり、その制御の容易化が図れるようになる。 In this way, even if there is no extra inorganic film on the film to be processed 1, step CMP after embedding the metal material in the opening 2 in the following (Chemical Mechanical Polishing; chemical mechanical polishing) process Upon perform, so attained is facilitated in its control. また、最上層の無機膜3bに第1の線パターン4を形成する際には、周知のようにレジストによるマスクおよびエッチング等を行った後、そのレジストを除去する必要が生じるが、その場合において、中間の第1の無機膜3aがあるおかげで、有機系の下層レジスト膜7がレジスト除去中に削られることはない。 Further, in forming the first line pattern 4 on the uppermost layer of the inorganic film 3b, after the resist was masked and etched due As is known, it is necessary to remove the resist occurs, in which case , thanks to have first inorganic film 3a of the intermediate, does not lower resist film 7 of an organic system is cut in the resist removal.

ところで、上述した各例では、開口2を第1の線パターン4と第2の線パターン6とを交差させて形成しているので、その開口2の形状は、各線パターン4,6が重なった領域の形状になる。 Incidentally, in the example described above, since the opening 2 is formed by intersecting the first line pattern 4 and a second line pattern 6, the shape of the opening 2, overlapped each line pattern 4,6 made to the shape of the area. 具体的には、各線パターン4,6を直交させれば、開口2の形状は、方形(正方形または長方形)状となる。 Specifically, if orthogonalizing each line pattern 4,6, the shape of the opening 2, a rectangular (square or rectangular) shape. また、各線パターン4,6を任意の角度(90°以外)を持って交差させれば、開口2の形状は、平行四辺形状となる。 Further, if each line pattern 4,6 intersect with any angle (other than 90 °), the shape of the opening 2 is a parallelogram. ただし、半導体装置では、バリアメタルを開口パターンに薄く成膜してから配線材料となる金属材料を埋め込むため、開口パターンが四辺形状であると、その四辺形状の四隅に均一に薄くバリアメタルを成膜するのが困難となる可能性がある。 However, in the semiconductor device, to embed the metal material consisting by thinly fabricating the barrier metal in the opening pattern and the wiring material, the opening pattern is quadrilateral, a uniform thin barrier metal at the four corners of the quadrilateral formed it may be difficult to film. このようなバリアメタルの不均一が生じると、回路としての信頼性が著しく低下するため、極力避けるべきである。 When unevenness of such a barrier metal occurs, since the reliability of the circuit is significantly reduced, it should be avoided as much as possible.

そこで、次に、四辺形状以外の開口を形成する場合の例について説明する。 Accordingly, next, an example of a case of forming the openings other than quadrilateral. 図4は、本発明の半導体装置の製造方法の概要のさらに他の例を示す模式図である。 Figure 4 is a schematic diagram showing still another example of the overview of the method of manufacturing the semiconductor device of the present invention. ここで説明する開口の形成手順も、第1の無機膜3aに四辺形状の開口2によって構成される開口パターンを形成するまでは、上述した例の場合と同様である(図2(c)参照)。 The formation procedure of the opening described here also, until an opening pattern is formed constituted by the opening 2 of the quadrilateral to the first inorganic film 3a, the same as in the example described above (see FIG. 2 (c) ).

その後は、図4(a)に示すように、開口2が形成された第1の無機膜3aの上に、例えば公知の回転塗布技術を用いて、第3の無機膜8を成膜する。 Thereafter, as shown in FIG. 4 (a), on the first inorganic film 3a which opening 2 is formed, for example, using a known spin coating technique, forming a third inorganic film 8. このときの成膜厚さは、バリアメタルのように薄くするのではなく、ある程度厚くする。 The deposition thickness at this time, rather than thin as a barrier metal, to a certain thickness. すると、四辺形状の開口2の四隅に多くの成膜材料が堆積されるので、平面的に見ると、四辺形状の開口2の内部には、円形状に第3の無機膜8が成膜されることになる。 Then, since many of the film forming material to the four corners of the opening 2 of the quadrilateral shape is deposited, when viewed in plan, the inside of the opening 2 of the quadrilateral, the third inorganic film 8 is deposited in a circular shape It becomes Rukoto. そして、全面をエッチバックすると、図4(b)に示すように、開口の側壁だけに第3の無機膜8が残り、サイドウオール9が形成される。 When etching back the entire surface, as shown in FIG. 4 (b), the third inorganic film 8 only on the side wall of the opening remains, sidewall 9 is formed. したがって、第1の無機膜3aおよびサイドウオール9をマスクに、被加工膜1に対するエッチング処理を行うと、図4(c)に示すように、被加工膜1には、円柱状の開口2が形成される。 Thus, the first inorganic film 3a and the side walls 9 as a mask, the etching is performed with respect to the processed film 1, as shown in FIG. 4 (c), the film to be processed 1, the cylindrical openings 2 It is formed. これにより、後で、均一に薄くバリアメタルを製膜することができる。 This makes it possible to form a film later, uniformly thin barrier metal. さらには、サイドウオール9を形成したことにより、より微細な開口パターンを形成できるという副次的な作用効果も得られる。 Further, by forming the side wall 9, it can be obtained side-effect that can form finer opening pattern.

なお、被加工膜1の上に形成した第1の無機膜3aは、被加工膜1の開口2に金属材料を埋め込んだ後に、CMP処理を行って上面を削り込むことにより、最終的に除去可能である。 The first inorganic film 3a formed on the film to be processed 1, after the opening 2 of the film 1 to be processed is embedded a metallic material, by a way to push cutting a top performing CMP process, finally removed possible it is.

ただし、被加工膜1の上に直接第1の無機膜3aを成膜すると、最上層の無機膜3bをドライエッチングまたはウエットエッチングにより除去するときに、同時に被加工膜1が削られてしまうおそれがある。 However, when forming the first inorganic film 3a directly on the film to be processed 1, a top layer of inorganic film 3b when removed by dry etching or wet etching, thereby the film to be processed 1 is cut at the same time a risk there is. このことから、被加工膜1の上には、図5(a)に示すように、二層以上の無機膜3a,3bとの間にブロック膜10を予め成膜しておき、これにより被加工膜1が削られるのを回避するようにしてもよい。 The Therefore, on the film to be processed 1, as shown in FIG. 5 (a), two or more layers of inorganic films 3a, in advance forming a block film 10 between 3b, thereby it may be to avoid the processed film 1 is cut. 図5(b)は、ブロック膜10を形成した場合に、最上層の無機膜3bを除去し、サイドウオール9を形成したときの様子を示す図であり、図5(c)は、ブロック膜10および被加工膜1をエッチングしたとき様子を示す図である。 In the case of FIG. 5 (b), forming a block film 10 to remove the top layer of the inorganic film 3b, a diagram showing a state of forming the side wall 9, FIG. 5 (c), the block layer 10 and the processed film 1 is a diagram showing a state when etching.

次に、本発明に係る半導体装置の製造方法について、図6〜9の説明図を参照しながら、具体例を挙げて詳細に説明する。 Next, a method of manufacturing a semiconductor device according to the present invention, with reference to the illustration of FIG. 6-9 will be described in detail by way of specific examples.
具体例の一つ目として説明する実施例1では、図6に示すようなゲートアレイのコンタクトホール層を形成する場合を例に挙げて説明する。 In the first embodiment will be described as a first embodiment, it will be described as an example the case of forming a contact hole layer of the gate array shown in FIG. 図例のコンタクトホール層において、形成すべき開口2であるコンタクトホール(Contact Hole)の大きさは90nm×90nmで、最小ピッチは180nmである。 In the contact hole layer in the illustrated example, the size of the contact hole is an opening 2 to be formed (the Contact Hole) is 90 nm × 90 nm, the minimum pitch is 180 nm.

このようなコンタクトホールの形成にあたっては、先ず、半導体基板上にゲートおよび素子分離領域、ソース、ドレイン領域を形成した後、図7(a)に示すように、被加工膜1である層間絶縁膜として酸化珪素(SiO)膜11を例えばCVD(Chemical Vapor Deposition)法で積層し、CMP処理を行って平坦化する。 In forming such a contact hole, first, the gate and the element isolation region on a semiconductor substrate, after forming the source and drain regions, as shown in FIG. 7 (a), an interlayer insulating film is a film to be processed 1 silicon oxide (SiO) film 11 is laminated, for example the CVD (Chemical Vapor Deposition) method as is planarized by performing a CMP process. このとき、SiO膜11の厚さは、例えば300nmとする。 The thickness of the SiO film 11 is, for example, 300 nm. なお、図中では、素子分離領域上のゲート電極12をも示している。 In the figure also shows a gate electrode 12 on the element isolation region.

SiO膜11の形成後は、図7(b)に示すように、そのSiO膜11の上に、例えばCVD法を用いて、無機膜3としての窒化珪素(SiN)膜13を100nm厚積層する。 After formation of the SiO film 11, as shown in FIG. 7 (b), on the SiO film 11, for example, by CVD, a silicon nitride (SiN) film 13 serving as the inorganic film 3 to 100nm thickness laminated . そして、図8に示すような、コンタクトホールの形成領域を含んで一方向に延びるストライプ状の第1の線パターン4を、リソグラフィ技術およびドライエッチング技術を用いて、SiN膜13に形成する。 Then, as shown in FIG. 8, the first line pattern 4 striped extending in one direction comprise a formation region of the contact hole, using lithography and dry etching technique to form the SiN film 13. このときのリソグラフィ条件は、以下のようにすることが考えられる。 Lithography conditions at this time, it is considered that in the following manner.

露光装置:ArFエキシマレーザ縮小投影型スキャナー(縮小率1/4) Exposure apparatus: ArF excimer laser reduction projection scanner (reduction ratio 1/4)
露光波長:193nm Exposure wavelength: 193nm
投影レンズの像側開口数:0.80 Image-side numerical aperture of the projection lens: 0.80
投影レンズの照明側開口数:0.68 Illumination side numerical aperture of the projection lens: 0.68
照明形状:輪帯(内側半径/外側半径=0.45/0.68) Illumination shape: annular (inner radius / outer radius = 0.45 / 0.68)
マスク:ハーフトーン位相シフトマスク(背景透過率6%) Mask: half-tone phase shift mask (background transmittance of 6%)
レジスト:アクリル系化学増幅型ポジレジスト(250nm厚) Resist Acrylic chemically amplified positive resist (250 nm thick)
反射防止膜:有機系反射防止膜(80nm厚) Antireflection film: organic antireflection film (80 nm thick)
現像液:TMAH(Tetramethyl ammonium hydroxide)2.38% Developer: TMAH (Tetramethyl ammonium hydroxide) 2.38%

図7(c)は、SiN膜13に第1の線パターン4を形成した場合における、図8中のA−A部分の側断面図を示している。 FIG. 7 (c), in the case where the SiN film 13 to form a first line pattern 4 shows a side sectional view of A-A section in FIG.

その後は、図7(d)に示すように、第1の線パターン4が形成されたSiN膜13の上に有機系反射防止膜14を塗布し、次いでレジスト膜5としてのアクリル系化学増幅型ポジレジスト膜15を300nm厚塗布する。 Thereafter, as shown in FIG. 7 (d), an organic antireflection film 14 is coated on the SiN film 13 in which the first line pattern 4 is formed, and then an acrylic based chemical amplification type as a resist film 5 the positive resist film 15 to 300nm thick coating. 有機系反射防止膜14の厚さは、SiN膜13上で50nmである。 The thickness of the organic antireflection film 14 is 50nm on the SiN film 13. そして、図9に示すような、コンタクトホールの形成領域を含み、かつ、第1の線パターン4とは直交する方向に延びるストライプ状の第2の線パターン6を、リソグラフィ技術およびドライエッチング技術を用いて、アクリル系化学増幅型ポジレジスト膜15に形成する。 Then, as shown in FIG. 9 includes a contact hole forming region, and the second line patterns 6 stripe that extends in a direction from the first line pattern 4 orthogonal, lithography and dry etching using form acrylic chemically amplified positive resist film 15. このときのリソグラフィ条件は、以下のようにすることが考えられる。 Lithography conditions at this time, it is considered that in the following manner.

露光装置:ArFエキシマレーザ縮小投影型スキャナー(縮小率1/4) Exposure apparatus: ArF excimer laser reduction projection scanner (reduction ratio 1/4)
露光波長:193nm Exposure wavelength: 193nm
投影レンズの像側開口数:0.80 Image-side numerical aperture of the projection lens: 0.80
投影レンズの照明側開口数:0.68 Illumination side numerical aperture of the projection lens: 0.68
照明形状:輪帯(内側半径/外側半径=0.45/0.68) Illumination shape: annular (inner radius / outer radius = 0.45 / 0.68)
マスク:ハーフトーン位相シフトマスク(背景透過率6%) Mask: half-tone phase shift mask (background transmittance of 6%)

そして、第2の線パターン6を形成したら、その第2の線パターン6が形成されたアクリル系化学増幅型ポジレジスト膜15をマスクに、有機系反射防止膜14をエッチングする。 Then, after forming a second line pattern 6, the second line pattern 6 acrylic chemically amplified positive resist film 15 is formed on the mask, an organic antireflection film 14 is etched. 図7(e)は、そのときの図8中のB−B部分の側断面図を示している。 FIG. 7 (e) shows a side sectional view of B-B portion in FIG. 8 at that time.

その後は、アクリル系化学増幅型ポジレジスト膜15、有機系反射防止膜14およびSiN膜13をマスクに、被加工膜1であるであるSiO膜11をドライエッチングする。 Thereafter, acrylic chemically amplified positive resist film 15, an organic antireflection film 14 and the SiN film 13 as a mask, the SiO film 11 is located in the processed film 1 is dry-etched. これにより、図7(f)に示すように、SiO膜11において、第1の線パターン4と第2の線パターン6とが交差する領域、すなわちコンタクトホールに相当する領域だけに、四辺形状の開口2からなるコンタクトホールが形成されることになる。 Thus, as shown in FIG. 7 (f), the SiO film 11, a region where the first line pattern 4 and a second line pattern 6 intersect, i.e. only in a region corresponding to the contact hole, the quadrilateral so that the contact hole consisting of an opening 2 is formed. 勿論、予めコンタクトホールに相当する部分だけで重なるように、第1の線パターン4と第2の線パターン6とがデザインされていることはいうまでもない。 Of course, so as to overlap only a portion corresponding to the pre-contact hole, it is needless to say that the first line pattern 4 and a second line pattern 6 is designed.

以上のような手順で、所望する開口パターンをSiO膜11に形成することができる。 In the above procedure, it is possible to form a desired opening pattern in the SiO film 11. 後は、従来の場合と略同様にして、アクリル系化学増幅型ポジレジスト膜15および有機系反射防止膜14を除去したあと、バリアメタルを開口2の内側に成膜し、タングステンを埋め込んで、上部の余分なタングステンおよびSiN膜13をCMP処理によって削れば、図7(g)に示すように、コンタクトホール・プラグ16が完成する。 After, in the substantially same manner as the conventional case, after removal of the acrylic chemically amplified positive resist film 15 and the organic antireflection film 14, forming a barrier metal on the inside of the opening 2, is filled with tungsten, if scraping the excess tungsten and the SiN film 13 of the upper by a CMP process, as illustrated in FIG. 7 (g), the contact hole plug 16 is completed.

次に、具体例の二つ目である実施例2として、実施例1の図7(d)に相当するリソグラフィ工程にて、有機系反射防止膜14およびアクリル系化学増幅型ポジレジスト膜15の代わりに多層レジストを用いる場合を例に挙げて説明する。 Next, a second embodiment which is second embodiment, at a lithography step corresponding to FIG. 7 (d) of Example 1, an organic antireflection film 14 and the acrylic chemically amplified positive resist film 15 will be described as an example the case of using a multilayer resist instead. これは、SiN膜13の段差の影響を受けることなく、寸法精度よく第2の線パターン6を形成できるようにするためのものであり、またSiO膜11をエッチングするときにもレジストの膜厚を厚くしてエッチングのプロセスマージンを拡大させるためのものである。 It is not affected by the step of the SiN film 13 is intended to allow a second line pattern 6 good dimensional accuracy and thickness of the resist film even when etching SiO film 11 the thick to those for enlarging the process margin of the etch.

そのために、実施例2では、図10(a)に示すように、SiN膜13の上に、ノボラック樹脂膜17を400nm厚塗布し、さらにSOG(Spin On Glass)膜18を100nm塗布し、さらにその上にアクリル系化学増幅型ポジレジスト膜19を250nm厚塗布する。 Therefore, in the second embodiment, as shown in FIG. 10 (a), on the SiN film 13, a novolac resin film 17 to 400nm thick coating, further SOG (Spin On Glass) film 18 is 100nm coating, further As an acrylic chemically amplified positive resist film 19 to 250nm thick coated on. そして、アクリル系化学増幅型ポジレジスト膜19に対する露光・現像により第2の線パターン6を形成した後は、そのアクリル系化学増幅型ポジレジスト膜19をマスクにSOG膜18をエッチングし、さらにそのSOG膜18をマスクにノボラック樹脂膜17をエッチングする。 Then, after forming the second line pattern 6 by exposure and development for Acrylic chemically amplified positive resist film 19, the SOG film 18 is etched using the acrylic chemically amplified positive resist film 19 as a mask, further that etching the novolac resin film 17 the SOG film 18 as a mask. ここで、アクリル系化学増幅型ポジレジスト膜19は、ノボラック樹脂膜17のエッチング中になくなってしまう。 Here, acrylic chemically amplified positive resist film 19, disappears during etching of the novolak resin film 17. その後は、ノボラック樹脂膜17およびSiN膜13をマスクにして、層間絶縁膜となるSiO膜11をエッチングする。 Thereafter, a novolac resin film 17 and the SiN film 13 as a mask, to etch the SiO film 11 serving as an interlayer insulating film. ここで、SOG膜18は、SiO膜11のエッチング中になくなってしまう。 Here, SOG film 18, disappears during the etching of the SiO film 11.

また、例えば、図10(b)に示すように、SiN膜13の上に、ノボラック樹脂膜17を400nm厚塗布し、さらに珪素(Si)含有レジスト膜20を120nm厚塗布することも考えられる。 Further, for example, as shown in FIG. 10 (b), on the SiN film 13, a novolac resin film 17 to 400nm thick coating, it is also conceivable to further silicon (Si) containing resist film 20 120nm thick coating. そして、Si含有レジスト膜20に対する露光・現像により第2の線パターン6を形成した後に、酸素を含むガスを用いてドライエッチングすると、Si含有レジスト膜20中の珪素と酸素が結合してSiOになり、これが新たなマスクとなり、ノボラック樹脂膜17に第2の線パターン6が形成される。 Then, after forming the second line pattern 6 by exposure and development to Si-containing resist film 20, the dry etching using a gas containing oxygen, the SiO bonded silicon and oxygen in the Si-containing resist film 20 becomes, this becomes a new mask, the second line pattern 6 is formed on the novolac resin film 17. その後は、上述したように、ノボラック樹脂膜17およびSiN膜13をマスクにして、層間絶縁膜となるSiO膜11をエッチングすればよい。 Thereafter, as described above, a novolac resin film 17 and the SiN film 13 as a mask, the SiO film 11 serving as an interlayer insulating film may be etched. ここで、Si含有レジスト膜20中のSiOは、SiO膜11のエッチング中になくなってしまう。 Here, SiO in the Si-containing resist film 20 disappears during the etching of the SiO film 11.

図11は、具体例の三つ目である実施例3を示す説明図である。 Figure 11 is an explanatory diagram showing an embodiment 3 which is third embodiments.
実施例3では、実施例1の図7(b)に相当する工程の後、図11(a)に示すように、層間絶縁膜であるSiO膜11の上に、例えばCVD法を用いて、SiN膜21を100nm厚積層し、さらにSiO膜22を50nm厚積層する。 In Example 3, after the step corresponding to FIG. 7 of Example 1 (b), as shown in FIG. 11 (a), on the SiO film 11 is an interlayer insulating film, for example, by a CVD method, the SiN film 21 to 100nm thick laminated, further SiO 2 film 22 is 50nm thick laminated. そして、図11(b)に示すように、最上層のSiO膜22に第1の線パターン4を形成し、さらにその上に積層される有機系反射防止膜14およびアクリル系化学増幅型ポジレジスト膜15に第2の線パターン6を形成する。 Then, as shown in FIG. 11 (b), the first line pattern 4 is formed on the SiO film 22 of the uppermost further organic anti-reflection film 14 and the acrylic chemically amplified positive resist is laminated thereon forming a second line pattern 6 in the film 15. その後は、アクリル系化学増幅型ポジレジスト膜15、有機系反射防止膜14およびSiO膜22をマスクにエッチングして、SiN膜21にコンタクトホールパターンを形成するとともに、アクリル系化学増幅型ポジレジスト膜15および有機系反射防止膜14を除去する。 Thereafter, by etching an acrylic chemically amplified positive resist film 15, an organic antireflection film 14 and the SiO film 22 as a mask, to form a contact hole pattern in the SiN film 21, an acrylic chemically amplified positive resist film 15 and removing the organic antireflection film 14. そして、SiN膜21をマスクにしてSiO膜11をエッチングすれば、そのSiO膜11にコンタクトホールが形成されることになるが、実施例1の場合と違ってアクリル系化学増幅型ポジレジスト膜15をマスクにする必要がないので、そのアクリル系化学増幅型ポジレジスト膜15を200nm厚程度まで薄膜化でき、コンタクトホールパターン形成の寸法精度が向上することになる。 Then, when etching the SiO film 11 and the SiN film 21 as a mask, but will be a contact hole is formed on the SiO film 11, a first embodiment of the case and unlike acrylic chemically amplified positive resist film 15 since the there is no need to mask the acrylic chemically amplified positive resist film 15 can be thinned to about 200nm thick, will increase the contact hole pattern formation dimension accuracy. なお、このとき、最上層のSiO膜22は、図11(c)に示すように、SiO膜11に対するエッチング中になくなってしまう。 At this time, the SiO film 22 of the uppermost layer, as shown in FIG. 11 (c), disappears during the etching of the SiO film 11.

図12は、具体例の四つ目である実施例4を示す説明図である。 Figure 12 is an explanatory diagram showing an embodiment 4 is a Fourth embodiment.
実施例4では、実施例1の図7(b)に相当する工程の後、図12(a)に示すように、層間絶縁膜であるSiO膜11の上に、例えばプラズマCVD法を用いて、シラン(SiH 4 )膜23を120nm厚積層し、TEOS(tetraethoxy silane)膜24を100nm厚積層し、さらにSiN膜25を50nm厚積層する。 In Example 4, after the step corresponding to FIG. 7 of Example 1 (b), as shown in FIG. 12 (a), on the SiO film 11 is an interlayer insulating film, for example, by a plasma CVD method , silane (SiH 4) film 23 is 120nm thick laminated, a TEOS (tetraethoxy silane) film 24 to 100nm thick laminated further 50nm thick laminated SiN film 25. そして、実施例2の場合と同様にして、図12(b)に示すように、TEOS膜24にコンタクトホールパターンを形成する。 Then, in the same manner as in Example 2, as shown in FIG. 12 (b), to form a contact hole pattern in the TEOS film 24.

その後は、最上層のSiN膜25を全面エッチングバックして除去し、公知の回転塗布技術を用いて、メチル基含有SOG膜(methylsilsesquioxane)を25nm厚(開口側壁部分は約15nm厚)成膜し、さらに全面エッチングバックする。 Thereafter, the uppermost layer of the SiN film 25 is removed by etching the entire surface back, using a known spin coating technique, 25 nm thick methyl group-containing SOG film (methylsilsesquioxane) (aperture sidewall portion is approximately 15nm thick) was formed , further to the entire surface etching back. これにより、TEOS膜24の開口2の内部には、図12(c)に示すように、厚さ15nmのメチル基含有SOG膜によるサイドウオール9が形成されることになる。 Thus, inside the opening 2 of the TEOS film 24, as shown in FIG. 12 (c), so that the side wall 9 by a methyl group-containing SOG film having a thickness of 15nm is formed. このとき、開口2の形状は、平面的に見ると、一辺90nmの四辺形状から、直径60nmの円形状に縮小変形している。 In this case, the shape of the opening 2, when viewed in plan, the quadrilateral shape of the one side 90 nm, has shrunk deformed into a circular shape having a diameter of 60 nm.

そして、TEOS膜24およびサイドウオール9をマスクにして、SiH 4膜23に対するドライエッチング処理を行うと、図12(d)に示すように、SiH 4膜23には、円柱状の開口2が形成される。 Then, a TEOS film 24 and the sidewall 9 as a mask, the dry etching process for the SiH 4 film 23, as shown in FIG. 12 (d), the SiH 4 film 23, cylindrical opening 2 is formed It is. さらに、このSiH 4膜23をマスクにしてSiO膜11に対するドライエッチング処理を行うと、図12(e)に示すように、SiO膜11にも、円柱状の開口2、すなわちコンタクトホールが形成されることになる。 Further, when the dry etching treatment to the SiO film 11 and the SiH 4 film 23 as a mask, as shown in FIG. 12 (e), to be SiO film 11, a cylindrical opening 2, i.e. a contact hole is formed It becomes Rukoto. このとき、TEOS膜24およびSiN膜25は、SiO膜11に対するエッチング中に除去されてなくなってしまう。 In this case, TEOS film 24 and the SiN film 25 disappears is removed during etching of the SiO film 11.

このような手順によれば、SiO膜11に円柱状のコンタクトホールを形成することもできるので、バリアメタルも付きやすくなり、結果として半導体装置を構成する配線の信頼性が向上することになる。 According to such a procedure, since it is also possible to form a cylindrical contact hole in the SiO film 11, it tends attached also a barrier metal, the result reliability of the wiring of the semiconductor device is improved as. また、四辺形状のままの場合に比べて開口パターンも縮小するので、ゲートとの電気的耐圧が向上し、半導体装置の製造歩留まりも向上することになる。 Further, since reduced opening pattern than that of the left quadrilateral, improved electrical breakdown of the gate, it becomes possible to improve the manufacturing yield of the semiconductor device.

なお、上述した実施例1〜4では、図6に示すようなゲートアレイのコンタクトホール層を形成する場合、すなわちコンタクトホール(開口)が縦横に略行列状に並ぶパターンを例に挙げたが、例えば図13に示すような配線ヴィアプラグを形成する場合、すなわち開口が互い違いに並ぶようなパターンであっても、全く同様の手順で開口パターンを形成することができる。 In Examples 1-4 described above, when forming a contact hole layer of the gate array shown in FIG. 6, that is, a contact hole (opening) is taken as an example a pattern arranged in a substantially matrix shape in vertical and horizontal directions, for example, when forming the wiring via plug as shown in FIG. 13, i.e., a pattern like opening are arranged in a staggered, it is possible to form an opening pattern by exactly the same procedure. この場合、配線ヴィアプラグのところで、第1の線パターン4と第2の線パターン6とが交差して重なるようにすればよい。 In this case, at the wiring via plug, and the first line pattern 4 and a second line pattern 6 it may be so as to overlap with intersection. ただし、各線パターン4,6を単純なストライプ状に形成すると、開口を形成すべきでないところでも各線パターン4,6が交差してしまう。 However, by forming each wire pattern 4,6 simple stripes, each line pattern 4,6, even where it should not form an opening they will intersect. そこで、配線ヴィアプラグを形成する場合には、第1の線パターン4および第2の線パターン6が不要か箇所で交差しないように、図14に示すように、各線パターン4,6を適宜分割して形成すればよい。 Therefore, in the case of forming the wiring via plug, as a first line pattern 4 and the second line pattern 6 does not intersect with unwanted or places, as shown in FIG. 14, appropriately divides each line pattern 4,6 it is sufficient to form.
また、各線パターン4,6を適宜分割しなくても、図15に示すように、各線パターン4,6の配置の工夫したり、あるいは開口の形状に制約がなければ、図16に示すように、各線パターン4,6を斜めに形成することによって、図13に示すような配線ヴィアプラグを形成することが可能となる。 Moreover, even without dividing each line pattern 4,6 appropriately, as shown in FIG. 15, or by devising the arrangement of each line pattern 4,6, or if there is no restriction on the shape of the opening, as shown in FIG. 16 , by forming each line pattern 4,6 obliquely, it is possible to form the wiring via plug as shown in Figure 13.

ストライプ状に複数のラインが並ぶ線パターン4,6を形成する際には、その形成精度を向上させるために、レベンソン式位相シフトマスクを用いるようにしてもよい。 When forming the line pattern 4,6 Multiple adjacent lines in a stripe shape, in order to improve the formation accuracy, it may be used Levenson type phase shift mask. すなわち、図17に示すように、マスクパターンの位相が0°であるライン部分4aと、位相が180°であるライン部分4bとが、それぞれ交互に並ぶように、線パターン4を形成する。 That is, as shown in FIG. 17, the line section 4a phase of the mask pattern is 0 °, and the line portion 4b phase is 180 ° are such that each alternating, forming a line pattern 4. このようにすれば、各ライン部分4a,4bのピッチが細かくなっても、位相シフトマスクを用いない場合に比べて、良好な精度での形成が可能となる。 In this way, each line section 4a, even if the pitch of 4b becomes finer as compared with the case of using no phase shift mask, it is possible to form a good accuracy.

また、90nm×90nmの大きさの配線ヴィアプラグを形成する場合であっても、一定ピッチで開口が規則正しく並んでいるのではなく、図18(a)に示すように、180nmピッチのものと800nmピッチのものが混在していることも考えられる。 Further, even when forming the wiring via plug a size of 90 nm × 90 nm, instead of opening at a predetermined pitch are arranged regularly, as shown in FIG. 18 (a), those of 180nm pitch and 800nm it is conceivable to those of the pitch are mixed. このとき、ピッチの緩い800nm間隔の線パターンの形成寸法は、密ピッチである180nm間隔の線パターンに比べて、ばらついてしまう傾向がある。 At this time, formation dimension of the line pattern of loose 800nm ​​spacing pitch, as compared to the line pattern of 180nm interval is narrow pitch, there will vary trend. このことから、疎密のピッチが混在している場合には、図18(b)に示すように、ピッチの緩い線パターンを構成するライン部分の周辺に、解像限界以下のダミー(補助)ライン部分を配置して、密ピッチに近い寸法制御を実現することが考えられる。 Therefore, if the pitch of the density are mixed, as shown in FIG. 18 (b), the periphery of the line portion constituting the loose line pattern pitch, the following dummy resolution limit (auxiliary) lines by placing portion, it is conceivable to realize a dimensional control close to the narrow pitch. 図18(b)の例では、第1の線パターン4を構成するライン部分41(幅90nm)の両脇70nm離れた位置に幅60nmのダミーライン部分42を配し、第2の線パターン6を構成するライン部分61(幅90nm)の両脇70nm離れた位置に幅60nmのダミーライン部分62を配している。 In the example of FIG. 18 (b), arranged dummy line portion 42 of width 60nm located away both sides 70nm line portion 41 constituting the first line pattern 4 (width 90 nm), the second line pattern 6 and arranged dummy line portion 62 of width 60nm located away both sides 70nm line portion 61 constituting (width 90 nm) and. このようにすれば、ダミーライン部分42,62は解像限界以下の線幅であるため転写されることはないが、そのダミーライン部分42,62の存在によって密ピッチの場合と同様に寸法ばらつきを抑制できるようになる。 In this way, but are not transferred for the dummy line portions 42 and 62 is a line width less than the resolution limit, the dimensional dispersion as in the case of fine pitch by the presence of the dummy line portions 42, 62 it becomes possible to suppress.

また、上述したゲートアレイのコンタクトホール層や配線ヴィアプラグの他に、図19に示すような、コンタクトホールの最小ピッチが180nm、ホール径が90nmのSRAM(Static Random Access Memory)セルパターンの形成についても、全く同様の手順で開口パターンを形成することができる。 Further, in addition to the contact hole layer or wiring via plug gate array described above, as shown in FIG. 19, the minimum pitch of the contact hole is 180 nm, the formed hole diameter of SRAM (Static Random Access Memory) cell pattern of 90nm also, it is possible to form an opening pattern by exactly the same procedure. その場合、図20に示すような配置で、各線パターン4,6を交差させるようにすればよい。 In that case, the arrangement as shown in FIG. 20, it is sufficient so as to intersect each line pattern 4,6.

本発明の半導体装置の製造方法の概要の一例を示す模式図である。 Is a schematic diagram showing an example of the outline of the method of manufacturing the semiconductor device of the present invention. 本発明の半導体装置の製造方法の概要の他の例を示す模式図である。 It is a schematic view showing another example of a summary of the method of manufacturing the semiconductor device of the present invention. 図2の変形例を示す模式図である。 It is a schematic diagram showing a modification of FIG. 本発明の半導体装置の製造方法の概要のさらに他の例を示す模式図である。 Is a schematic diagram showing still another example of the overview of the method of manufacturing the semiconductor device of the present invention. 図4の変形例を示す模式図である。 It is a schematic diagram showing a modification of FIG. コンタクトホールの一例を示す説明図である。 Is an explanatory diagram showing an example of a contact hole. 本発明の実施例1を具体的に示す説明図である。 Example 1 of the present invention is an explanatory diagram specifically showing. 図4のコンタクトホールに対応する線パターンの一例を示す説明図(その1)である。 Explanatory view showing an example of a line pattern corresponding to the contact holes of FIG. 4; FIG. 図4のコンタクトホールに対応する線パターンの一例を示す説明図(その2)である。 Explanatory view showing an example of a line pattern corresponding to the contact holes of FIG. 4; FIG. 本発明の実施例2を具体的に示す説明図である。 Example 2 of the present invention is an explanatory diagram specifically showing. 本発明の実施例3を具体的に示す説明図である。 Example 3 of the present invention is an explanatory diagram specifically showing. 本発明の実施例4を具体的に示す説明図である。 Example 4 of the present invention is an explanatory diagram specifically showing. 配線ヴィアプラグの一例を示す説明図である。 Is an explanatory view showing an example of a wiring via plug. 図13の配線ヴィアプラグに対応する線パターンの一例を示す説明図(その1)である。 Explanatory view showing an example of a corresponding line pattern on the wiring via plug of FIG. 13; FIG. 図13の配線ヴィアプラグに対応する線パターンの一例を示す説明図(その2)である。 Explanatory view showing an example of a corresponding line pattern on the wiring via plug of FIG. 13; FIG. 図13の配線ヴィアプラグに対応する線パターンの一例を示す説明図(その3)である。 Explanatory view showing an example of a corresponding line pattern on the wiring via plug of FIG. 13 is a diagram (part 3). 図13の配線ヴィアプラグに対応する線パターンの一例を示す説明図(その4)である。 Explanatory view showing an example of a corresponding line pattern on the wiring via plug of FIG. 13 is a diagram (part 4). 配線ヴィアプラグの他の例と、これに対応する線パターンの例を示す説明図である。 And another example of the wiring via plug is an explanatory diagram showing an example of a line pattern corresponding thereto. SRAMセルパターンの一例を示す説明図である。 Is an explanatory diagram showing an example of a SRAM cell pattern. 図19のSRAMセルパターンに対応する線パターンの一例を示す説明図である。 Is an explanatory diagram showing an example of a corresponding line pattern on SRAM cell pattern of FIG. 19. 多重露光を行った場合の光強度分布の一例を示す説明図である。 Is an explanatory view showing an example of a light intensity distribution in the case of performing multiple exposure.

符号の説明 DESCRIPTION OF SYMBOLS

1…被加工膜、2…開口、3…無機膜(下層膜)、3a…第1の無機膜(ハードマスク膜)、3b…第2の無機膜(下層膜)、4…第1の線パターン、5…レジスト膜(上層膜)、6…第2の線パターン 1 ... the processed film, 2 ... opening 3 ... inorganic film (underlying film), 3a ... first inorganic film (hard mask layer), 3b ... second inorganic layer (lower layer film), 4 ... first line pattern, 5 ... resist film (upper layer film), 6 ... second line pattern

Claims (2)

  1. 半導体基板上に形成された被加工膜の上に下層膜を成膜する工程と、 A step of forming an underlying film on the film to be processed formed on a semiconductor substrate,
    前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第1の線パターンを形成する工程と、 Forming a first line pattern to the underlayer film by etching the underlayer film in a line shape or stripe shape,
    前記第1の線パターンが形成された下層膜の上に上層膜を成膜する工程と、 A step of forming an upper layer film on the lower layer, wherein the first line pattern is formed,
    前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第1の線パターンと交差する第2の線パターンを形成する工程と、 Forming a second line pattern crossing the first line pattern on the upper layer film by etching the upper layer in a line shape or stripe shape,
    前記第1の線パターンが形成された下層膜および前記第2の線パターンが形成された上層膜をマスクにして前記被加工膜をエッチングし、当該被加工膜の前記第1の線パターンと前記第2の線パターンとが交差する領域に開口を形成する工程と を含むことを特徴とする半導体装置の製造方法。 And the upper layer where the lower film and the second line pattern first line pattern is formed is used as a mask to etch the film to be processed, the said first line pattern of the film to be processed the method of manufacturing a semiconductor device and the second line pattern is characterized by comprising a step of forming an opening in a region crossing.
  2. 半導体基板上に形成された被加工膜の上にハードマスク膜を成膜する工程と、 A step of forming a hard mask film on the processed film formed on a semiconductor substrate,
    前記ハードマスク膜の上に下層膜を成膜する工程と、 A step of forming a lower layer film on the hard mask layer,
    前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第1の線パターンを形成する工程と、 Forming a first line pattern to the underlayer film by etching the underlayer film in a line shape or stripe shape,
    前記第1の線パターンが形成された下層膜の上に上層膜を成膜する工程と、 A step of forming an upper layer film on the lower layer, wherein the first line pattern is formed,
    前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第1の線パターンと交差する第2の線パターンを形成する工程と、 Forming a second line pattern crossing the first line pattern on the upper layer film by etching the upper layer in a line shape or stripe shape,
    前記第1の線パターンが形成された下層膜および前記第2の線パターンが形成された上層膜をマスクにして前記ハードマスク膜をエッチングし、当該ハードマスク膜の前記第1の線パターンと前記第2の線パターンとが交差する領域に開口を形成する工程と、 And the upper layer where the lower film and the second line pattern first line pattern is formed is used as a mask to etch the hard mask layer, the said first line pattern of the hard mask layer forming an opening in a region where the second line pattern intersect,
    前記開口が形成されたハードマスク膜をマスクにエッチングして前記被加工膜にも前記開口を形成する工程と を含むことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device which comprises a step of forming the opening in the film to be processed by etching the hard mask layer in which the opening is formed on the mask.
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