JP2005122076A - El display device - Google Patents

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JP2005122076A
JP2005122076A JP2003360035A JP2003360035A JP2005122076A JP 2005122076 A JP2005122076 A JP 2005122076A JP 2003360035 A JP2003360035 A JP 2003360035A JP 2003360035 A JP2003360035 A JP 2003360035A JP 2005122076 A JP2005122076 A JP 2005122076A
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Application number
JP2003360035A
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Japanese (ja)
Inventor
Hiroshi Takahara
博司 高原
Original Assignee
Toshiba Matsushita Display Technology Co Ltd
東芝松下ディスプレイテクノロジー株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem wherein in an organic EL element, display unevenness occurs, when there is variation in the characteristics of transistors, since light is emitted by electric current. <P>SOLUTION: An anode voltage Vdd is generated from a voltage Vin of a battery by a DCDC converter 1191a. Also, a reference voltage Vdw is generated by a DCDC converter 1191b by using the voltage Vin. A cathode voltage Vss is generated from the anode voltage Vdd and the reference voltage Vdw by a regulator 1193. The P channel transistors, formed in a matrix form of an EL display panel, operate on the basis of the anode voltage Vdd. When the current made to flow into the EL display panel is large, the anode voltage Vdd is set high. When the anode voltage Vdd is changed, the cathode voltage Vss is also shifted to make it link with the anode voltage Vdd. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、有機または無機エレクトロルミネッセンス(EL)素子を用いたEL表示パネルなどの自発光表示パネルに関するものである。 The present invention relates to self-luminous display panel such as an EL display panel using an organic or inorganic electroluminescence (EL) element. また、これらの表示パネルなどの駆動回路(IC)に関するものである。 The present invention also relates to a drive circuit such as those of the display panel (IC). また、EL表示パネルなどの駆動方法と駆動回路およびそれらを用いた情報表示装置などに関するものである。 Further, it relates to such an information display device using a driving method such as an EL display panel driving circuit and their.

一般に、アクティブマトリクス型表示装置では、多数の画素をマトリクス状に並べ、与えられた映像信号に応じて画素毎に光強度を制御することによって画像を表示する。 In general, in an active matrix display device, it arranged a large number of pixels in a matrix, and displays an image by controlling the light intensity for each pixel according to a video signal applied. たとえば、電気光学物質として液晶を用いた場合は、各画素に書き込まれる電圧に応じて画素の透過率が変化する。 For example, in the case of using a liquid crystal as an electro-optical substance, the transmittance of the pixel changes in accordance with the voltage written to each pixel.

電気光学変換物質として有機エレクトロルミネッセンス(EL)材料を用いたアクティブマトリクス型の画像表示装置は画素に書き込まれる電流に応じて発光輝度が変化する。 Electro-optical conversion material active-matrix display apparatus using an organic electroluminescence (EL) material as the emission brightness changes according to current written into pixels.
液晶表示パネルは、各画素はシャッタとして動作し、バックライトからの光を画素であるシャッタでオンオフさせることにより画像を表示する。 The liquid crystal display panel, each pixel acts as a shutter and displays an image by turning on and off the light from the backlight by the shutter is a pixel. 有機EL表示パネルは各画素に発光素子を有する自発光型である。 The organic EL display panel is a self-luminous type with light-emitting element in each pixel. そのため、有機EL表示パネルは、液晶表示パネルに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。 Therefore, the organic EL display panel is more viewable than liquid crystal display panel, a backlight is not required, it has the advantages of fast such response speed.

有機EL表示パネルは各発光素子(画素)の輝度は電流量によって制御される。 The organic EL display panel brightness of each light-emitting element (pixel) is controlled by the amount of current. つまり、発光素子が電流駆動型あるいは電流制御型であるという点で液晶表示パネルとは大きく異なる。 That significantly different from the liquid crystal display panel in that the light emitting element is a current-driven type or a current control type.

有機EL表示パネルも単純マトリクス方式とアクティブマトリクス方式の構成が可能である。 The organic EL display panels can be either a structure of a simple matrix system and an active matrix system. 前者は構造が単純であるものの大型かつ高精細の表示パネルの実現が困難である。 The former is difficult to realize a large high-resolution display panel of one structure is simple. しかし、安価である。 However, it is inexpensive. 後者は大型、高精細表示パネルを実現できる。 The latter large high-resolution display panel can be realized. しかし、制御方法が技術的に難しい、比較的高価であるという課題がある。 However, the control method is technically difficult, there is a problem that it is relatively expensive. 現在では、アクティブマトリクス方式の開発が盛んに行われている。 At present, the development of active matrix system has been actively carried out. アクティブマトリクス方式は、各画素に設けた発光素子に流れる電流を、画素内部に設けた薄膜トランジスタ(トランジスタ)によって制御する。 The active matrix method, the current flowing through the light-emitting element provided in each pixel is controlled by thin film transistors (transistors) provided inside the pixel.

アクティブマトリクス方式の有機EL表示パネルは、たとえば特許文献1に開示されている。 The organic EL display panel of active matrix type is disclosed, for example, in Patent Document 1. この表示パネルの一画素分の等価回路を図2に示す。 An equivalent circuit for one pixel of the display panel in FIG. 画素16は発光素子であるEL素子15、第1のトランジスタ(駆動用トランジスタ)11a、第2のトランジスタ(スイッチング用トランジスタ)11bおよび蓄積容量(コンデンサ)19からなる。 Pixel 16 consists of the EL element 15, a first transistor (driver transistor) 11a, a second transistor (switching transistor) 11b and the storage capacitor (capacitor) 19 is a light-emitting element. 発光素子15は有機エレクトロルミネッセンス(EL)素子である。 Emitting element 15 is an organic electroluminescence (EL) element. 本明細書では、EL素子15に電流を供給(制御)するトランジスタ11aを駆動用トランジスタ11と呼ぶ。 In this specification, referred to as transistor 11a to supply (control) current to the EL element 15 and the driving transistor 11. また、図2のトランジスタ11bのように、スイッチとして動作するトランジスタをスイッチ用トランジスタ11と呼ぶ。 Further, as the transistor 11b of FIG. 2, referred to as a transistor operating as a switch and a switching transistor 11.

有機EL素子15は多くの場合、整流性があるため、OLED(有機発光ダイオード)と呼ばれることがある。 The organic EL element 15 is often because a rectifying property may be referred to as an OLED (organic light-emitting diode). 図1、図2などでは発光素子15としてダイオードの記号を用いている。 Figure 1, is like FIG. 2 is used symbol diode as a light emitting element 15.

本発明における発光素子15はOLEDに限るものではなく、素子15に流れる電流量によって輝度が制御されるものであればよい。 The light-emitting element 15 according to the present invention is not limited to OLED, it is sufficient that the brightness is controlled by the amount of current flowing through the device 15. たとえば、無機EL素子が例示される。 For example, an inorganic EL element is exemplified. その他、半導体で構成される白色発光ダイオードが例示される。 Other white light emitting diode is illustrated composed of semiconductor. また、発光トランジスタでもよい。 In addition, it may be a light-emitting transistor. また、発光素子15は必ずしも整流性が要求されるものではない。 Further, the light emitting element 15 is not necessarily rectification is required. 双方向性素子であってもよい。 It may be a bidirectional device.

図2の例では、Pチャンネル型のトランジスタ11aのソース端子(S)をアノードVddとし、EL素子15のカソード(陰極)は接地電位(Vss)に接続される。 In the example of FIG. 2, the source terminal of the P-channel transistor 11a (S) and the anode Vdd, the cathode of the EL element 15 (cathode) is connected to the ground potential (Vss). Nチャンネル型のトランジスタ11aのゲート端子(G)はトランジスタ11bの一端子に接続され、ソース端子(S)はEL素子15に接続され、ドレイン端子(D)はカソード電極に接続されている。 The gate terminal of N-channel transistor 11a (G) is connected to one terminal of the transistor 11b, the source terminal (S) is connected to the EL element 15, the drain terminal (D) is connected to the cathode electrode.

画素16を動作させるために、まず、ゲート信号線17を選択状態とし、ソース信号線18に輝度情報を表す電圧の映像信号を印加する。 In order to operate the pixel 16, first, the gate signal line 17 and the selected state, applying a video signal voltage representing the brightness information to the source signal line 18. トランジスタ11aが導通し、映像信号が蓄積容量19に充電される。 Transistor 11a becomes conductive, the video signal is charged in the storage capacitor 19. ゲート信号線17を非選択状態とすると、トランジスタ11aがオフになり、トランジスタ11bは電気的にソース信号線18から切り離される。 When the gate signal line 17 and the non-selected state, the transistor 11a is turned off, the transistor 11b is cut off electrically from the source signal line 18. しかし、トランジスタ11aのゲート端子電位は蓄積容量(コンデンサ)19によって安定に保持される。 However, the gate terminal potential of the transistor 11a is maintained stably by the storage capacitance (capacitor) 19. トランジスタ11aを介して発光素子15に流れる電流は、トランジスタ11aのゲート/ドレイン端子間電圧Vgdに応じた値となり、発光素子15はトランジスタ11aを通って供給される電流量に応じた輝度で発光し続ける。 Current flowing through the light emitting element 15 via the transistor 11a, a value corresponding to the gate / drain terminal voltage Vgd of the transistor 11a, the light emitting element 15 emits light with luminance corresponding to the amount of current supplied via the transistor 11a to continue.
特開平8−234683号公報 JP-8-234683 discloses

液晶表示パネルは、自発光デバイスではないため、バックライトを用いないと画像を表示できないという問題点がある。 The liquid crystal display panel is not a self-luminous device, there is a problem that can not be displayed through the images without a back light. バックライトを構成するためには所定の厚みが必要であるため、表示パネルの厚みが厚くなるという問題があった。 Since in order to constitute a backlight is required predetermined thickness, there is a problem that the thickness of the display panel is increased. また、液晶表示パネルでカラー表示を行うためには、カラーフィルターを使用する必要がある。 Further, in order to perform color display in the liquid crystal display panel, it is necessary to use a color filter. そのため、光利用効率が低いという問題点があった。 Therefore, the light use efficiency there is a problem that low. また、色再現範囲が狭いという問題点があった。 Further, the color reproduction range is disadvantageously narrow.

有機EL表示パネルは、低温ポリシリコントランジスタアレイを用いてパネルを構成する。 The organic EL display panel, constitutes a panel using a low temperature poly-silicon transistor arrays. しかし、有機EL素子は、電流により発光するため、トランジスタの特性にバラツキがあると、表示ムラが発生するという課題があった。 However, the organic EL element for emitting light by a current, if there are variations in characteristics of the transistor, there is a problem that the display unevenness occurs.

図2に図示する画素構成では、電圧の映像信号をトランジスタ11aで電流信号に変換する。 In the pixel configuration shown in FIG. 2, converts the video signal voltage into a current signal by the transistor 11a. したがって、トランジスタ11aに特性バラツキがあると、変換される電流信号にもバラツキが発生する。 Therefore, when the transistor 11a has a characteristic variation, variations occur in the current signal to be converted. 通常、トランジスタ11aは50%以上の特性バラツキが発生している。 Normally, the transistor 11a is generated more than 50% of the characteristic variation. したがって、図2の構成では表示ムラが発生してしまう。 Accordingly, display unevenness occurs in the arrangement of FIG.

表示ムラは、画素を電流プログラム方式の構成を採用することにより低減することが可能である。 Display unevenness may be reduced by employing the configuration of the current programming pixel. そして、電流プログラムを実施するためには、電流駆動方式のドライバ回路が必要である。 Then, in order to implement the current program, it is necessary to a current-driven driver circuit. しかし、電流駆動方式のドライバ回路にも電流出力段を構成するトランジスタ素子にバラツキが発生する。 However, variations occur in the transistor elements constituting the current output stage to a current-driven driver circuit. そのため、各出力端子からの階調出力電流にバラツキが発生し、良好な画像表示ができないという課題があった。 Therefore, variation occurs in the gradation output currents from output terminals, there is a problem that can not be good image display.

この目的を達成するために本発明のEL表示パネル(EL表示装置)のドライバ回路は、主として単位電流を出力する複数のトランジスタを具備し、このトランジスタの個数を変化させることにより出力電流を出力するものである。 Driver circuit of an EL display panel (EL display device) of the present invention to achieve this object, comprises a plurality of transistors for outputting a primarily unit current, and outputs the output current by changing the number of the transistors it is intended. また、duty比制御、基準電流を操作あるいは制御することにより、画素16に流れる電流を制御(調整)する。 Moreover, by operating or controlling duty ratio control, reference current to control the current flowing through the pixel 16 (adjustment).

本発明のソースドライバ回路は、基準電流源を有し、また、ゲートドライバ回路を制御することにより、電流制御、輝度制御を実現する。 The source driver circuit of the present invention has a reference current source, also, by controlling the gate driver circuit, current control, to achieve a brightness control. また、画素は、複数あるいは単独の駆動用トランジスタを有し、EL素子に流れる電流バラツキが発生しないように駆動する。 The pixel includes a plurality or a single of the driving transistor, the current variation flowing through the EL element is driven so as not to generate. したがって、しきい値のずれによる出力電流のばらつきが小さく、EL表示パネルの表示むらの発生を抑制することが可能となる。 Therefore, it is possible to variations in the output current due to the deviation of the threshold is small, to suppress the occurrence of display unevenness of the EL display panel. また、ダイナミックレンジが広い画像表示を実現でき、実用的効果は大きい。 Further, it is possible to realize a wide dynamic range image display, practical effect is large. また、プリチャージ制御、duty比制御、基準電流制御などそれぞれ特徴ある効果を発揮する。 Further, the precharge control, duty ratio control, respectively, such as a reference current control be effective in features.

また、本発明の表示パネル、表示装置等は、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮する。 The display panel of the present invention, the display device or the like, exhibits high quality, good movie display performance, low power consumption, low cost, a distinctive effect in accordance with the respective configurations, such as high brightness.

なお、本発明を用いれば、低消費電力の情報表示装置などを構成できるので、電力を消費しない。 Note that the use of the present invention, can be constructed and power consumption of the information display device, does not consume power. また、小型軽量化できるので、資源を消費しない。 In addition, it is possible to compact and lightweight, does not consume resources. したがって、地球環境、宇宙環境に優しいことになる。 Therefore, to be friendly to the global environment, space environment.

本明細書において、各図面は、理解を容易にまたは/および作図を容易にするため、省略または/および拡大縮小した箇所がある。 In the present specification, the drawings, to facilitate easy and / or drawing of understanding, there is a portion of reduced omitted and / or enlarged. たとえば、図4に図示する表示パネルの断面図では薄膜封止膜41などを十分厚く図示している。 For example, it illustrates sufficiently thick and thin encapsulation film 41 is a cross sectional view of a display panel shown in FIG. 一方、図3において、封止フタ40は薄く図示している。 On the other hand, in FIG. 3, the sealing lid 40 is shown as being thin. また、省略した箇所もある。 In addition, there is also omitted the part. たとえば、本発明の表示パネルなどでは、反射防止のために円偏光板などの位相フィルム(38、39)が必要である。 For example, the display panel in such a present invention, a phase film (38, 39) such circularly polarizing plate for antireflection is required. しかし、本明細書の各図面では省略している。 However, it is omitted in the drawings of this specification. 以上のことは以下の図面に対しても同様である。 More than that is the same for the following drawings. また、同一番号または、記号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する。 Also, the same number or locations denoted by symbols like have the same or similar forms, materials, functions or operations.

なお、各図面等で説明した内容は特に断りがなくとも、他の実施例等と組み合わせることができる。 Note that the contents described in the drawings or the like, especially without the otherwise specified, may be combined with other examples or the like. たとえば、図3、図4の本発明の表示パネルにタッチパネルなどを付加し、図154から図157に図示する情報表示装置とすることができる。 For example, FIG. 3, such as by adding a touch panel on the display panel of the present invention in FIG. 4 may be an information display apparatus illustrated in FIG. 157 from Figure 154. また、たとえば一例として図19、図21、図22、図24、図27、図32、図39、図40、図85、図89、図93、図98、図108、図116、図117、図128、図149、図163などで説明した本発明の駆動方法あるいは装置(回路)は、いずれの本発明の表示装置または表示パネルにも適用することができる。 Further, for example 19, 21 as an example, Figure 22, Figure 24, Figure 27, Figure 32, Figure 39, Figure 40, Figure 85, Figure 89, Figure 93, Figure 98, Figure 108, Figure 116, Figure 117, Figure 128, Figure 149, a driving method or apparatus of the present invention described in such FIG. 163 (circuit) can be applied to a display device or display panel of any of the present invention.

なお、本明細書では、駆動用トランジスタ11、スイッチング用トランジスタ11は薄膜トランジスタとして説明するが、これに限定するものではない。 In this specification, a driving transistor 11, the switching transistor 11 is described as a thin film transistor, not limited thereto. 薄膜ダイオード(TFD)、リングダイオードなどでも構成することができる。 Thin film diode (TFD), can be configured in a ring diode. また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。 Further, not limited to the thin film element may be a transistor formed on a silicon wafer. もちろん、FET、MOS−FET、MOSトランジスタ、バイポーラトランジスタでもよい。 Of course, FET, MOS-FET, MOS transistor may be a bipolar transistor. これらも基本的に薄膜トランジスタである。 These also are basically thin film transistor. その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、PLZT素子などでもよいことは言うまでもない。 Other, varistors, thyristors, ring diodes, Hotodaodo, phototransistor, it is needless to say may be such as PLZT element. つまり、本発明のトランジスタ素子11、ゲートドライバ回路12、ソースドライバ回路14などは、これらのいずれでも使用することができる。 That is, the transistor element 11 of the present invention, the gate driver circuit 12, such as the source driver circuit 14 may be used with any of these. 図3、図4などにおいて、基板30はシリコンウエハで形成すればよい。 Figure 3, in such FIG. 4, the substrate 30 may be formed by a silicon wafer.

以下、本発明のEL表示パネルについて図面を参照しながら説明をする。 Hereinafter, the description with reference to the drawings EL display panel of the present invention. 有機EL表示パネルは、図3に示すように、画素電極としての透明電極35が形成されたガラス板30(アレイ基板30)上に、電子輸送層、発光層、正孔輸送層などからなる少なくとも1層の有機機能層(EL層)29、及び金属電極(反射膜)(カソード)36が積層されたものである。 The organic EL display panel, as shown in FIG. 3, on a glass plate 30 transparent electrode 35 as a pixel electrode is formed (an array substrate 30), an electron transport layer, light emitting layer, and the like hole transport layer at least 1 layer organic functional layer (EL layer) 29, and a metal electrode (reflective film) (cathode) 36 is one that was stacked. 透明電極(画素電極)35である陽極(アノード)にプラス、金属電極(反射電極)36の陰極(カソード)にマイナスの電圧を加え、透明電極35及び金属電極36間に直流を印加することにより、有機機能層(EL膜)29が発光する。 A transparent electrode (pixel electrode) an anode is 35 (anode) plus a negative voltage to the cathode (cathode) of the metal electrode (reflective electrode) 36 was added, by applying a direct current between the transparent electrodes 35 and metal electrodes 36 the organic functional layer (EL film) 29 emits light.

金属電極36には、リチウム、銀、アルミニウム、マグネシウム、インジウム、銅または各々の合金等の仕事関数が小さなものを用いることが好ましい。 The metal electrode 36, lithium, silver, aluminum, magnesium, indium, work function, such as copper or each alloy be used small preferable. 特に、例えばAl−Li合金を用いることが好ましい。 In particular, for example, it is preferable to use Al-Li alloys. また、透明電極35には、ITO等の仕事関数の大きな導電性材料または金等を用いることができる。 Further, the transparent electrode 35, it is possible to use a large conductive material or gold or the like of the work function of ITO. なお、金を電極材料として用いた場合、電極は半透明の状態となる。 In the case where gold is used as the electrode material, electrode is translucent. なお、ITOはIZOなどの他の材料でもよい。 Incidentally, ITO may be of other materials such as IZO. この事項は他の画素電極35に対しても同様である。 This matter is the same for the other pixel electrode 35.

なお、封止フタ40とアレイ基板30との空間には乾燥剤37を配置する。 Note that placing the desiccant 37 in a space between the sealing lid 40 and array board 30. これは、有機EL膜29は湿度に弱いためである。 This organic EL layer 29 is vulnerable to moisture. 乾燥剤37によりシール剤を浸透する水分を吸収し有機EL膜29の劣化を防止する。 Absorbs water penetrating a sealant by desiccant 37 to prevent the deterioration of the organic EL film 29.

封止フタ40とアレイ基板30間に、薄型のスピーカを配置または形成してもよい。 Between the sealing lid 40 and array board 30, it may be placed or formed a thin speaker. スピーカはモバイル機器などで使用している薄膜型のものを使用する。 Speaker to use a thin film type which are used in such mobile devices. 封止フタ40の凹部には空間があるため、この空間にスピーカを配置することにより、空間を有効利用できる。 Since the concave portion of the sealing lid 40 there is a space, by arranging the speaker in this space can be effectively utilizing the space. また、空間内でスピーカが振動するため、パネルの表面から音響を発生するように構成できる。 Further, since the vibration speaker in space, it can be constructed from the surface of the panel so as to generate an acoustic. スピーカは乾燥剤37と同時に固定するか、乾燥剤37以外の箇所に封止フタ40に貼り付けて固定する。 Speaker desiccant 37 at the same time or fixed, fixed adhered to the sealing lid 40 at a location other than the desiccant 37. その他、封止フタ40に直接にスピーカを形成する構成でもよい。 Other, or directly to form a loudspeaker arrangement the sealing lid 40. また、封止フタ40の空間あるいは封止フタ40の面などに温度センサを形成または配置し、この温度センサの出力結果により、以降に説明するduty比制御、基準電流比制御、点灯率制御などを実施してもよい。 Further, a temperature sensor formed or arranged like the surface of the space or the sealing lid 40 of the sealing lid 40, the output from this temperature sensor, duty ratio control described later, the reference current ratio control, lighting ratio control, etc. the may be performed.

スピーカからの端子配線はアルミニウムの蒸着膜で形成し、封止フタ40外部に引き出し電源あるいは信号源に接続する。 Terminal wire from the speaker is formed by vapor deposition film of aluminum, connected to the extraction power supply or signal source to the sealing lid 40 externally. なお、スピーカの代りに薄型のマイクを配置または形成してもよい。 It is also possible to place or form a thin microphone instead of the speaker. また、圧電振動子をスピーカとして用いてもよい。 It is also possible to use a piezoelectric vibrator as a speaker. なお、スピーカ、マイクなどの駆動回路はポリシリコン技術を用いてアレイ30に直接形成あるいは配置してもよいことは言うまでもない。 Incidentally, the speaker driving circuit, such as microphone may of course be formed directly or disposed in an array 30 using polysilicon technology.

なお、スピーカあるいはマイクなどの表面は無機材料あるいは有機材料もしくは金属材料の1種類あるいは複数種類からなる薄膜を蒸着あるいは塗布し、封止することによりスピーカなどから発生するガスなどによる有機EL膜などの劣化を抑制する。 Incidentally, the surface such as a speaker or a microphone thin film deposition or coating consisting of one or more types of inorganic material or organic material or a metal material, such as an organic EL film by such as a gas generated from a speaker by sealing to suppress the deterioration.

EL表示パネル(EL表示装置)の課題として、パネル内部で発生するハレーションを原因とするコントラスト低下がある。 As a problem of the EL display panel (EL display device), there is a reduced contrast caused by halation generated inside the panel. これは、EL素子15(EL膜29)から発生した光がパネル内部に閉じ込められ乱反射するために発生する。 This occurs because the light emitted from the EL element 15 (EL film 29) is diffusely reflected trapped inside the panel.

この課題を解決するために、本発明のEL表示パネルでは、画像表示に非有効な表示領域(無効領域)に光吸収膜(光吸収手段)を形成または配置している。 To solve this problem, in the EL display panel of the present invention, to form or place the light-absorbing film (light-absorbing means) in the non-effective display region (invalid region) in the image display. 光吸収膜を形成することにより、画素16から発生した光が基板30などで乱反射することにより発生するハレーションによる表示コントラスト低下を抑制することができる。 By forming the light-absorbing layer, light generated from the pixel 16 can be suppressed display contrast reduction due halation generated by irregular reflection, etc. the substrate 30.

なお、無効領域とは、基板30あるいは封止フタ40の側面が例示される。 Incidentally, invalid area and the side surface of the substrate 30 or sealing lid 40 is illustrated. また、基板30かつ表示領域以外(たとえば、ゲートドライバ回路12、ソースドライバ回路14が形成された領域およびその近傍など)、フタ40の全面(下取り出しの場合)などが例示される。 Further, other than the substrate 30 and the display area (e.g., the gate driver circuit 12, a source driver circuit 14 and the like formed region and the vicinity thereof), including the entire surface of the lid 40 (in the case of trade out) are exemplified.

光吸収膜を構成する物質としては、アクリル樹脂などの有機材料にカーボンを含有させたもの、黒色の色素あるいは顔料を有機樹脂中に分散させたもの、カラーフィルターの様にゼラチンやカゼインを黒色の酸性染料で染色したものが例示される。 As a substance for forming the light absorbing film, those obtained by containing carbon in an organic material such as an acrylic resin, a dye or black pigment are dispersed in an organic resin, gelatin and casein black as a color filter those dyed with an acidic dye are exemplified. その他、単一で黒色となるフルオラン系色素を発色させて用いたものでもよく、緑色系色素と赤色系色素とを混合した配色ブラックを用いることもできる。 Other may be those used by color development of a single in a black fluoran dyes, can also be used color black obtained by mixing the green-based dye and red-based dye. また、スパッタにより形成されたPrMnO 3膜、プラズマ重合により形成されたフタロシアニン膜等が例示される。 Further, PrMnO 3 film formed by sputtering, plasma polymerization phthalocyanine film or the like formed by is exemplified.

以上の材料はすべて黒色の材料であるが、光吸収膜としては、表示素子が発生する光色に対し、補色の関係の材料を用いても良い。 More material but all of the material of the black, as the light absorbing film, to light color display device is generated, it may be used materials of complementary colors. 例えば、カラーフィルター用の光吸収材料を望ましい光吸収特性が得られるように改良して用いれば良い。 For example, it may be used to improve so that the optical absorption characteristics desired light-absorbing material for a color filter is obtained. 基本的には前記した黒色吸収材料と同様に、色素を用いて天然樹脂を染色したものを用いても良い。 Similar to the black absorbing material described above basically, may be used after dyeing natural resin with a dye.

また、色素を合成樹脂中に分散した材料を用いることができる。 Further, it is possible to use a dispersed material in the pigment synthesis resin. 色素の選択の範囲は黒色色素よりもむしろ幅広く、アゾ染料、アントラキノン染料、フタロシアニン染料、トリフェニルメタン染料などから適切な1種、もしくはそれらのうち2種類以上の組み合わせでも良い。 Range of choice of the dye is broad rather than black dyes, azo dyes, anthraquinone dyes, phthalocyanine dyes, such as from the appropriate one triphenylmethane dyes, or may be a combination of two or more of them.

また、光吸収膜としては金属材料を用いてもよい。 It may also be used a metal material as the light-absorbing layer. たとえば、六価クロムが例示される。 For example, hexavalent chromium is exemplified. 六価クロムは黒色であり、光吸収膜として機能する。 Hexavalent chromium is black, functions as a light-absorbing film. その他、オパールガラス、酸化チタンなどの光散乱材料であってもよい。 Other, opal glass, may be a light scattering material such as titanium oxide. 光を散乱させることにより、結果的に光を吸収することと等価になるからである。 By scattering the light, because as a result it would be equivalent to absorb light.

以上の事項は、図4などの構成にも適用することができることは言うまでもない。 Above items, it is needless to say that can be applied to the construction of such FIG.

図3の本発明の有機EL表示パネルは、ガラスのフタ40を用いて封止する構成である。 The organic EL display panel of the present invention in FIG. 3 is a configuration for sealing with the lid 40 of the glass. しかし、本発明はこれに限定するものではない。 However, the present invention is not limited thereto. たとえば、図4に図示するようにフィルム41(薄膜でもよい。つまり、薄膜封止膜41である)を用いた封止構造であってもよい。 For example, the film 41 (or a thin film. In other words, a thin encapsulation film 41) as shown in FIG. 4 may be a sealing structure using.

封止フィルム(薄膜封止膜)41としては電解コンデンサのフィルムにDLC(ダイヤモンド ライク カーボン)を蒸着したものを用いることが例示される。 The sealing film (film sealing film) 41 is exemplified be used that was deposited DLC (diamond-like carbon) on a film of the electrolytic capacitor. このフィルムは水分浸透性が極めて悪い(防湿性能が高い)。 This film is extremely poor moisture permeability (moisture-proof performance is high). このフィルムを封止膜41として用いる。 Using this film as a sealing film 41. また、DLC(ダイヤモンド ライク カーボン)膜などを電極36の表面に直接蒸着する構成もよいことは言うまでもない。 Further, DLC (diamond-like carbon) film goes without saying that it may be configured to deposit directly on the surface of the electrode 36 and the like. その他、樹脂薄膜と金属薄膜を多層に積層して、薄膜封止膜を構成してもよい。 Other, by laminating a resin film and a metal thin film in a multilayer may be configured thin encapsulation film.

薄膜41の膜厚はn・d(nは薄膜の屈折率、複数の薄膜が積層されている場合はそれらの屈折率を総合(各薄膜のn・dを計算)にして計算する。dは薄膜の膜厚、複数の薄膜が積層されている場合はそれらの屈折率を総合して計算する。)が、EL素子15の発光主波長λ以下となるようにするとよい。 Thickness n · d (n is the refractive index of the thin film of the thin film 41, .d if multiple thin films are laminated to calculate the total of their refractive index (Get n · d of each thin film) is thickness of the thin film, may if multiple thin films are laminated calculated by integrating the their refractive index.) is set to be less dominant emission wavelength of the EL element 15 lambda. この条件を満足させることにより、EL素子15からの光取り出し効率が、ガラス基板で封止した場合に比較して2倍以上になる。 By satisfying this condition, the light extraction efficiency from the EL element 15 becomes compared to more than double when sealed with a glass substrate. また、アルミニウムと銀の合金あるいは混合物あるいは積層物を形成してもよい。 It is also possible to form the aluminum and silver alloys or mixtures or laminates.

なお、薄膜41あるいは封止構造を形成する膜の厚みは、上記干渉領域の膜厚には限定されない。 The thickness of the film forming the thin film 41 or the sealing structure, the film thickness of the interference area is not limited. 5〜10μm以上あるいは、100μm以上の厚みを有するように構成あるいは形成してもよいことは言うまでもない。 5~10μm above or, may of course be constructed or formed to have a thickness of at least 100 [mu] m. また、封止構成の薄膜41などが透過性を有する場合は、図4のA側が光出射側となり、不透過性あるいは光反射性の機能あるいは構造を有する場合は、B側が光出射側となる。 Further, a thin film 41 of the sealing structure may have a permeability, A-side in FIG. 4 is a light emitting side, if having opaque or light reflective function or structure, B side is the light emitting side .

もちろん、A側とB側からの両方から光が出射されるように構成してもよい。 Of course, it may be configured such that the light from both the A side and B side is emitted. この構成を採用する場合は、A側からEL表示パネルの画像を見る場合と、B側からEL表示パネルの画像を見る場合とでは画像が左右反転する。 When employing this configuration, in the case of viewing an image of an EL display panel from the A side, the image is horizontally reversed in the case of viewing an image of an EL display panel from the B side. したがって、A側からEL表示パネルの画像を見る場合と、B側からEL表示パネルの画像を見る場合では、手動であるいはオートマチックに画像の左右を反転させる機能を付加する。 Therefore, in the case of viewing an image of an EL display panel from the A side, in to view the images of the EL display panel from the B side, it adds the function of inverting the left and right images in manually or automatic. この機能の実現は、映像信号の1画素行あるいは複数画素行分をラインメモリに蓄積し、ラインメモリの読み出し方向を反転させればよい。 Implementation of this feature is to store one pixel row or plural pixel rows of the image signal in the line memory, it is sufficient to invert the reading direction of the line memory.

図4のように封止フタ40を用いず、封止膜41で封止する構成を薄膜封止と呼ぶ。 Fig without using the sealing lid 40 as 4, is referred to as a thin film sealing structure for sealing the sealing film 41. 基板30側から光を取り出す「下取り出し(図3を参照のこと。光取り出し方向は図3のB矢印方向である)」の場合の薄膜封止41は、EL膜を形成後、EL膜上にカソードとなるアルミ電極を形成する。 Extracting light from the substrate 30 side "below extraction (see Figure 3. Light extraction direction is the arrow B direction in FIG. 3)" thin seal 41 of the case after forming the EL layer, EL film forming an aluminum electrode as the cathode. 次にこのアルミ膜上に緩衝層としての樹脂層を形成する。 Then, a resin layer is formed as a buffer layer on the aluminum film. 緩衝層としては、アクリル、エポキシなどの有機材料が例示される。 As the buffer layer, an acrylic, an organic material such as epoxy are exemplified. また、膜厚は1μm以上10μm以下の厚みが適する。 The film thickness suitable are 10μm or less in thickness than 1 [mu] m. さらに好ましくは、膜厚は2μm以上6μm以下の厚みが適する。 More preferably, the thickness is suitably in 6μm thickness of not less than 2 [mu] m. この緩衝膜上の封止膜74を形成する。 Forming a sealing film 74 on the buffer layer.

緩衝膜がないと、応力によりEL膜の構造が崩れ、筋状に欠陥が発生する。 Without the buffer layer, the structure of the EL film collapses due to stress, defects occur streaked. 封止膜41は前述したように、DLC(ダイヤモンド ライク カーボン)、あるいは電界コンデンサの層構造(誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造)が例示される。 The sealing film 41, as described above, DLC (diamond-like carbon), or (was a dielectric thin film and an aluminum thin film multilayer deposited on the alternating structure) the layer structure of the electrolytic capacitor are exemplified.

有機EL膜29側から光を取り出す「上取り出し(図4を参照のこと。光取り出し方向は図4のA矢印方向である)」の場合の薄膜封止は、有機EL膜29を形成後、有機EL膜29上にカソード(もしくはアノード)となるAg−Mg膜を20オングストローム以上300オングストロームの膜厚で形成する。 Light is emitted from the organic EL layer 29 side thin seal in the case of "upper extraction (see Figure 4. The light extraction direction is the arrow A direction in FIG. 4)" after forming an organic EL film 29, the Ag-Mg film to be a cathode (or an anode) on the organic EL film 29 is formed in a thickness of 20 angstroms 300 angstroms. その上に、ITOなどの透明電極を形成して低抵抗化する。 Thereon, to lower resistance by forming a transparent electrode such as ITO. 次に、好ましくはこの電極膜上に緩衝層としての樹脂層を形成する。 Next, preferably form a resin layer as a cushioning layer on the electrode film. この緩衝膜上に封止膜41を形成する。 Forming a sealing film 41 on the buffer layer.

図3などにおいて、有機EL膜29から発生した光の半分は、反射膜(カソード電極)36で反射され、アレイ基板30と透過して出射される。 In such Figure 3, half of the light generated from the organic EL layer 29 is reflected by the reflecting film (cathode electrode) 36 is emitted through the array substrate 30. しかし、反射膜(カソード電極)36は外光を反射し、写り込みが発生して表示コントラストを低下させる。 However, the reflective film (cathode electrode) 36 reflects extraneous light, lowering the display contrast glare occurs. この対策のために、アレイ基板30にλ/4板(位相フィルム)38および偏光板(偏光フィルム)39を配置している。 For this countermeasure, it is arranged lambda / 4 plate (phase film) 38 and polarizing plate (polarizing film) 39 on the array substrate 30. 偏光板39と位相フィルム38を一体したものは円偏光板(円偏光シート)と呼ばれる。 Are integrally a polarizer 39 and a phase film 38 is called circular polarizing plate (circularly polarizing sheet).

なお、画素が反射電極の場合はEL膜29から発生した光は上方向に出射される(図4のA方向に光が出射)。 The pixel is emitted in the upward direction light generated from the EL layer 29 when the reflective electrode (light emitted in the direction A in FIG. 4). したがって、位相板38および偏光板39は光出射側に配置することはいうまでもない。 Accordingly, the phase plate 38 and polarizing plate 39 is naturally arranged on the light emission side.

なお、反射型画素は、画素電極35を、アルミニウム、クロム、銀などで構成して得られる。 The reflection-type pixels, the pixel electrode 35, aluminum, chromium, obtained by configured by a silver. また、画素電極35の表面に、凸部(もしくは凹凸部)を設けることで有機EL膜29との界面が広くなり発光面積が大きくなり、また、発光効率が向上する。 Further, the surface of the pixel electrode 35, the interface is wide light-emitting area of ​​the organic EL layer 29 by providing the projections (or projections and depressions) is increased, also the luminous efficiency is improved. なお、カソード36(アノード35)となる反射膜を透明電極に形成する、あるいは反射率を30%以下に低減できる場合は、円偏光板は不要である。 Incidentally, to form a become reflective film cathode 36 (anode 35) on the transparent electrode, or when the reflectivity can be reduced below 30%, the circularly polarizing plate is unnecessary. 写り込みが大幅に減少するからである。 Glare is because greatly reduced. また、光の干渉も低減され望ましい。 Further, interference of light is also reduced desirable. 凸部(もしくは凹凸部)は、回折格子にすることで光取り出しに効果がある。 Projections (or projections and depressions) is effective in light extraction by a diffraction grating. 回折格子は2次元あるいは3次元構造にする。 Diffraction grating is a two-dimensional or three-dimensional structure. 回折格子のピッチは、0.2μm以上2μm以下にすることが好ましい。 Pitch of the diffraction grating is preferably a 0.2μm or 2μm or less. この範囲で光効率が良好な結果が得られる。 Light efficiency good results are obtained in this range. 特に回折格子のピッチは、0.3μm以上0.8μm以下にすることが好ましい。 In particular the pitch of the diffraction grating is preferably a 0.3μm or 0.8μm below. また、回折格子の形状は、サインカーブ状にすることが好ましい。 The shape of the diffraction grating is preferably a sine curve shape.

図1などにおいて、トランジスタ11はLDD(lightly doped drain)構造を採用することが好ましい。 In such Figure 1, transistor 11 it is preferable to employ a LDD (lightly doped drain) structure.

EL表示パネルは、R、G、Bで発光効率が異なる場合が多い。 EL display panels, R, G, if the emission efficiency is different in many cases in B. そのため、駆動用トランジスタ11aが流す電流がR、G、Bで異なる。 Therefore, different current driving transistor 11a flows are R, G, in B. たとえば、図235に図示するように、Bの画素16を駆動する駆動用トランジスタ11aが点線とすると、Gの画素16を駆動する駆動用トランジスタ11aが実線となる。 For example, as illustrated in Figure 235, the driver transistor 11a for driving the pixel 16 in B is a dotted line, the driving transistor 11a for driving the pixel 16 of G becomes solid. 図235の縦軸は、駆動用トランジスタ11aが流す電流(S−D電流)(μA)つまりプログラム電流Iwであり、横軸は駆動用トランジスタ11aのゲート端子電圧である。 The vertical axis of FIG. 235 is a drive transistor 11a flows current (S-D current) (.mu.A) that is the program current Iw, the horizontal axis represents a gate terminal voltage of the driver transistor 11a.

しかし、図235に図示するように、R、G、Bでゲート端子電圧に対するS−D電流の大きさが異なると、電流(電圧)プログラム精度が低下する(図235では実線の特性の精度がなくなる)。 However, as shown in FIG. 235, R, G, the size of the S-D current to the gate terminal voltage is different in B, and current (voltage) programming accuracy decreases (the accuracy of the characteristics of the solid line in FIG. 235 no). この課題に対して、駆動用トランジスタ11aのチャンネル幅(W)とチャンネル長(L)からなるWL比を調整してトランジスタ11aの設計を行い、同一ゲート端子電圧に対し、R、G、Bの駆動用トランジスタ11aが出力するS−D電流の差が2倍以内となるようにすることが好ましい。 To solve this problem, to design the transistor 11a to adjust the WL ratio consisting of the channel width of the driver transistor 11a (W) and channel length (L), for the same gate terminal voltage, R, G, and B it is preferable that the difference between the S-D current driving transistor 11a is outputted is set to be within 2 times.

また、本明細書ではEL素子15として有機EL素子(OEL、PEL、PLED、OLEDなど多種多様な略称で記述される)を例にあげて説明するが、これに限定するものではなく、無機EL素子にも適用されることは言うまでもない。 Further, the organic EL element as an EL element 15 is herein (OEL, PEL, PLED, is described in a variety of abbreviations, etc. OLED) and will be described as an example, not limited thereto, inorganic EL it goes without saying that also apply to the device.

まず、有機EL表示パネルに用いられるアクティブマトリックス方式は、特定の画素を選択し、必要な表示情報を与えられることと、1フレーム期間を通じてEL素子に電流を流すことができること、という2つの条件を満足させなければならない。 First, an active matrix type used in the organic EL display panel, and select a specific pixel, and be given the necessary display information, the current can be supplied to the EL element throughout one frame period, the two conditions It must be satisfied.

この2つの条件を満足させるため、図2に図示する従来の有機ELの画素構成では、第1のトランジスタ11bは画素を選択するためのスイッチング用トランジスタとして機能させている。 To satisfy these two conditions, the pixel configuration of a conventional organic EL depicted in FIG. 2, the first transistor 11b is made to function as a switching transistor for selecting the pixel. また、第2のトランジスタ11aはEL素子15に電流を供給するための駆動用トランジスタとして機能させている。 The second transistor 11a is made to function as a driving transistor for supplying a current to the EL element 15.

この構成を用いて階調を表示させる場合、駆動用トランジスタ11aのゲート電圧として階調に応じた電圧を印加する必要がある。 To display a gradation using this configuration, it is necessary to apply a voltage corresponding to the gradation as the gate voltage of the driving transistor 11a. したがって、駆動用トランジスタ11aのオン電流のばらつきがそのまま表示に現れる。 Therefore, variations in the on-current of the driving transistor 11a is directly appear in the display.

トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる形成温度が450度以下の低温ポリシリコン技術で形成した低温多結晶トタンジスタでは、そのしきい値のばらつきが±0.2V〜0.5Vの範囲でばらつきがある。 If ON current transistor formed in monocrystalline transistors, very uniform but, formation temperature, which can be formed on an inexpensive glass substrate was formed at 450 degrees or less of the low-temperature polysilicon technology LTPS Totanjisuta in the variation of the threshold there is a variation in a range of ± 0.2V~0.5V. そのため、駆動用トランジスタ11aを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。 Therefore, variations on current flowing through the driver transistor 11a is correspondingly, causing display irregularities. これらのムラは、しきい値電圧のばらつきのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。 The irregularities are caused not only by variations in the threshold voltage, the mobility of the transistor, also occurs at such a thickness of the gate insulating film. また、トランジスタ11の劣化によっても特性は変化する。 Characteristics also change due to degradation of the transistor 11.

この現象は、低温ポリシリコン技術に限定されるものではなく、プロセス温度が450度(摂氏)以上の高温ポリシリコン技術でも、固相(CGS)成長させた半導体膜を用いてトランジスタなどを形成したものでも発生する。 This phenomenon is not limited to low-temperature polysilicon technology, even at a process temperature of 450 degrees Celsius or more high-temperature polysilicon technology, to form a like transistor using solid phase (CGS) semiconductor film grown also generated ones. その他、有機トランジスタでも発生する。 Others, also generated in the organic transistor. また、アモルファスシリコントランジスタでも発生する。 It also occurs in the amorphous silicon transistor.

以下に説明する本発明は、これらの技術に対応し、対策できる構成あるいは方式である。 The present invention described below corresponds to these techniques, a configuration or method can measure. なお、本明細書では低温ポリシリコン技術で形成したトランジスタを主として説明する。 In the present specification mainly describes the transistor formed in the low-temperature polysilicon technology.

したがって、図2のように、電圧を書き込むことにより階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要がある。 Accordingly, as shown in FIG. 2, the method for displaying gradation by writing voltage, in order to obtain a uniform display, it is necessary to strictly control the characteristics of the device. しかし、現状の低温多結晶ポリシリコントランジスタなどでは、このバラツキを所定範囲以内の抑えるというスペックを満足できない。 However, the low-temperature polycrystalline silicon transistor of current, can not satisfy the specifications of suppressing this fluctuation within a predetermined range.

本発明のEL表示装置の画素構造は、具体的には図1などに示すように、1つの画素が最低4つからなる複数のトランジスタ11ならびにEL素子15により形成される。 Pixel structure of the EL display device of the present invention is specifically as shown in FIG. 1 or the like, one pixel is formed by a plurality of transistors 11 and EL element 15 consisting least four. 画素電極35は、ソース信号線18と重なるように構成する。 Pixel electrodes 35 are configured to overlap with a source signal line 18. つまり、ソース信号線18上に絶縁膜あるいはアクリル材料からなる平坦化膜32を形成して絶縁し、平坦化膜32上に画素電極35を形成する。 That is, the insulation to form a planarization film 32 made of an insulating film or an acrylic material over the source signal line 18, to form a pixel electrode 35 on the planarizing film 32. このようにソース信号線18上の少なくとも一部に画素電極35を重ねる構成をハイアパーチャ(HA)構造と呼ぶ。 Thus the structure overlapping the pixel electrodes 35 on at least a part of the source signal line 18 is known as a high aperture (HA) structure. 不要な干渉光などが低減し、良好な発光状態が期待できる。 Reduced and unnecessary interference light, proper light emission can be expected. 平坦化膜32は層間絶縁膜としても機能する。 Planarizing film 32 functions also as an interlayer insulating film. 平坦化膜32は、0.4μm以上2.0μm以下の膜厚に構成あるいは形成する。 Planarization film 32 constitute or form a film thickness of at least 2.0μm or less 0.4 .mu.m. 平坦化膜32の膜厚が0.4μm以下であれば、層間絶縁が不良になりやすい(歩留まり低下)。 If less 0.4μm film thickness of the flattening film 32, the interlayer insulation prone to failure (reduced yield). 2.0μm以上であればコンタクト接続部34の形成が困難になり、コンタクト不良が発生しやすい(歩留まり低下)。 Formation of a contact connection 34 if 2.0μm or more becomes difficult, contact failure is likely to occur (yield reduction).

アクティブマトリックスを構成するトランジスタ11は、p−チャンネルポリシリコン薄膜トランジスタに構成され、トランジスタ11bがデュアルゲート以上であるマルチゲート構造とすることが好ましい。 Transistor 11 constituting the active matrix is ​​configured to p- channel polysilicon thin film transistor, it is preferable that the multi-gate structure transistor 11b is a dual gate or more. トランジスタ11bは、トランジスタ11aのソース−ドレイン間のスイッチとして作用するため、できるだけON/OFF比の高い特性が要求される。 Transistor 11b has a source of the transistor 11a - to act as a switch between the drain, a high as possible ON / OFF ratio characteristic is required. トランジスタ11bのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることによりON/OFF比の高い特性を実現できる。 It can be realized with high ON / OFF ratio characteristic by a multi-gate structure structures described above dual gate structure of the gate of the transistor 11b.

画素16のトランジスタ11を構成する半導体膜は、低温ポリシリコン技術において、レーザーアニールにより形成するのが一般的である。 The semiconductor films composing the transistors 11 of pixels 16, in the low-temperature polysilicon technology, to form a laser annealing is generally used. このレーザーアニールの条件のバラツキがトランジスタ11特性のバラツキとなる。 Variations in laser annealing conditions is the variation of the transistor 11 characteristics. しかし、1画素16内のトランジスタ11の特性が一致していれば、電流プログラムを行う方式では、所定の電流がEL素子15に流れるように駆動することができる。 However, if the characteristics of the transistors 11 in one pixel 16 is matched, in the method in which a current program can be predetermined current is driven to flow in the EL element 15. この点は、電圧プログラムにない利点である。 This point is an advantage not in the voltage program. レーザーとしてはエキシマレーザーを用いることが好ましい。 It is preferable to use an excimer laser as the laser.

なお、本発明において、半導体膜の形成は、レーザーアニール方法に限定するものではなく、熱アニール方法、固相(CGS)成長による方法でもよい。 In the present invention, formation of the semiconductor film is not limited to the laser annealing method, thermal annealing method, or a method according to the solid phase (CGS) growth. その他、低温ポリシリコン技術に限定するものではなく、高温ポリシリコン技術を用いても良いことはいうまでもない。 Other, not limited to the low-temperature polysilicon technology, it may of course be used high-temperature polysilicon technology. また、アモルファスシリコン技術を用いて形成した半導体膜であってもよい。 Further, it may be a semiconductor film formed by using amorphous silicon technology.

この課題に対して、本発明ではアニールの時のレーザー照射スポット(レーザー照射範囲)をソース信号線18に平行に照射する。 To solve this problem, the present invention is irradiated parallel laser spot when the annealing (laser irradiation range) to the source signal line 18. また、1画素列に一致するようにレーザー照射スポットを移動させる。 Further, to move the laser spot to coincide with one pixel column. もちろん、1画素列に限定するものではなく、たとえば、RGB画素を1画素という単位でレーザーを照射してもよい(この場合は、3画素列ということになる)。 Of course, not limited to one pixel row, for example, it may be irradiated with laser in a unit of one pixel of RGB pixel (in this case, it comes to 3 pixel columns). また、複数の画素に同時に照射してもよい。 Further, it may be irradiated simultaneously to a plurality of pixels. また、レーザーの照射範囲の移動がオーバーラップしてもよいことは言うまでもない(通常、移動するレーザー光の照射範囲はオーバーラップするのが普通である)。 Further, it goes without saying that the movement of the irradiation range of the laser may overlap (usually irradiation range of the moving laser beam is usually overlap).

画素はRGBの3画素で正方形の形状となるように作製されている。 Pixels are fabricated to have a square shape with three pixels of RGB. したがって、R、G、Bの各画素は縦長の画素形状となる。 Thus, R, G, B pixels become vertically long pixel shape. したがって、レーザー照射スポットを縦長にしてアニールすることにより、1画素内ではトランジスタ11の特性バラツキが発生しないようにすることができる。 Therefore, by annealing with a laser spot on the portrait, it is possible to make variations in characteristics of the transistor 11 does not occur in one pixel.

また、1つのソース信号線18に接続されたトランジスタ11の特性(モビリティ、Vt、S値など)を均一にすることができる(つまり、隣接したソース信号線18のトランジスタ11とは特性が異なる場合があるが、1つのソース信号線に接続されたトランジスタ11の特性はほぼ等しくすることができる)。 Also, one connection properties of the transistor 11 to the source signal line 18 (mobility, Vt, S, etc. value) can be made uniform (i.e., the transistor 11 of the source signal line 18 adjacent when the characteristics are different there are, characteristic of the connected transistors 11 to one source signal line can be made substantially equal).

図1に図示する本発明のEL表示パネルの画素構成などについて説明をする。 Pixel structure of the EL display panel of the present invention illustrating such will be described in FIG. ゲート信号線(第1の走査線)17aをアクティブ(ON電圧を印加)とする。 The gate signal line (first scanning line) 17a is active (applying a ON voltage). 同時に、駆動用のトランジスタ11aには、スイッチ用トランジスタ11cを通して、前記EL素子15に流すべき電流値Iwをソースドライバ回路14から流す。 At the same time, the transistor 11a for driving, through the switch transistor 11c, electric current value Iw to flow in the EL element 15 from the source driver circuit 14. また、駆動用トランジスタ11aのゲート端子(G)とドレイン端子(D)間を短絡するようにトランジスタ11bが動作する。 Also, the transistor 11b so as to short-circuit the gate terminal of the driver transistor 11a and (G) drain terminal between (D) is operated. 同時に、トランジスタ11aのゲート端子(G)とソース端子(S)間に接続されたコンデンサ(キャパシタ、蓄積容量、付加容量)19にトランジスタ11aのゲート電圧(あるいはドレイン電圧)を記憶する(図5(a)を参照のこと)。 At the same time, the gate terminal of the transistor 11a (G) and source terminal (S) capacitor connected between (a capacitor, a storage capacitor, additional capacitance) 19 to store the gate voltage of the transistor 11a (or the drain voltage) (FIG. 5 ( a) that the reference).

なお、コンデンサ(蓄積容量)19の大きさは、0.2pF以上2pF以下とすることがよく、中でもコンデンサ(蓄積容量)19の大きさは、0.4pF以上1.2pF以下とすることがよい。 Incidentally, the capacitor (storage capacitance) 19 may be less than 0.2 pF 2 pF, inter alia the capacitor size of the (storage capacitance) 19 may be less than 0.4 pF 1.2 pF . 好ましくは、画素サイズを考慮してコンデンサ19の容量を決定する。 Preferably, determining the capacitance of the capacitor 19 in consideration of the pixel size. 1画素に必要な容量をCs(pF)とし、1画素が占める面積をSpとする。 The capacity necessary for one pixel is Cs (pF), the area of ​​one pixel is occupied and Sp. なお、Spとは開口率ではない。 It is not in the aperture ratio and Sp. 各RGBの1つの画素が占める面積である。 One pixel of each RGB is the area occupied by the. たとえば、R画素が200μm×67μmであれば、Sp=13400平方μmである。 For example, R pixel if 200 [mu] m × 67 .mu.m, is Sp = 13400 square [mu] m.

Sp(平方μm)とすれば、1500/Sp ≦ Cs ≦ 30000/Spとし、さらに好ましくは、3000/Sp ≦ Cs ≦ 15000/Spとなるようにする。 If Sp (square [mu] m), and 1500 / Sp ≦ Cs ≦ 30000 / Sp, and more preferably, made to be 3000 / Sp ≦ Cs ≦ 15000 / Sp. なお、トランジスタ11のゲート容量は小さいので、ここでいうQとは、蓄積容量(コンデンサ)19単独の容量である。 Since the gate capacitance of the transistor 11 is small, and the Q referred to herein is a storage capacitance (capacitor) 19 alone capacity. Csが1500/Spよりも小さいと、ゲート信号線17の突き抜け電圧の影響が大きくなり、また、電圧の保持特性が低下し、輝度傾斜などが発生する。 If Cs is smaller than 1500 / Sp, the influence of the penetration voltage of the gate signal line 17 is increased, also reduces the retention characteristics of the voltage, such as luminance gradient is generated. また、TFTの補償性能が低下する。 Also, compensation performance of the TFT is reduced. Csが30000/Spよりも大きいと、画素16の開口率が低下する。 If Cs is larger than 30000 / Sp, the aperture ratio of the pixel 16 decreases. そのため、EL素子15の電界密度が高くなり、EL素子15の寿命が低下するなど悪影響が発生する。 Therefore, the electric field density of the EL element 15 is increased, the life of the EL element 15 is adversely generated like decreases. また、コンデンサ容量により、電流プログラムの書込み時間が長くなり、低階調領域で書込み不足が発生する。 Further, by the capacitor, a longer write time of the current program, insufficient writing in a low gradation region occurs.

本発明の目的は、トランジスタ特性のばらつきが表示に影響を与えない回路構成を提案するものであり、そのために4トランジスタ以上が必要である。 An object of the present invention is to propose a circuit configuration variations in transistor characteristics do not affect the display, it is necessary or 4 transistors for that. これらのトランジスタ特性により、回路定数を決定する場合、4つのトランジスタの特性がそろわなければ、適切な回路定数を求めることが困難である。 These transistor characteristics, when determining the circuit constants, if align the characteristics of the four transistors, it is difficult to determine the proper circuit constant. レーザー照射の長軸方向に対して、チャンネル方向が水平の場合と垂直の場合では、トランジスタ特性の閾値と移動度が異なって形成される。 To the long axis direction of the laser irradiation, in the case the channel direction is vertical and for horizontal threshold and mobility of the transistor characteristics are formed differently. なお、どちらの場合もばらつきの程度は同じである。 Incidentally, the degree of variation in both cases is the same. 水平方向と、垂直方向では移動度、閾値の値の平均値が異なる。 And horizontal, the average value of the mobility, the threshold values ​​are different in the vertical direction. したがって、画素を構成するすべてのトランジスタのチャンネル方向は同一であるほうが望ましい。 Therefore, the channel directions of all the transistors constituting the pixels it is desirable identical.

また、蓄積容量19の容量値をCs、第2のトランジスタ11bのオフ電流値をI offとした場合、次式を満足させることが好ましい。 Also, the capacitance value of the storage capacitance 19 Cs, if the off current value of the second transistor 11b and the I off, it is preferable to satisfy the following equation.

3 < Cs/I off < 24 3 <Cs / I off <24
さらに好ましくは、次式を満足させることが好ましい。 More preferably, it is preferable to satisfy the following equation.

6 < Cs/I off < 18 6 <Cs / I off <18
トランジスタ11bのオフ電流を5pA以下とすることにより、ELを流れる電流値の変化を2%以下に抑えることが可能である。 By less 5pA the off-state current of the transistor 11b, it is possible to suppress the change in the value of the current flowing through the EL to 2% or less. これはリーク電流が増加すると、電圧非書き込み状態においてゲート−ソース間(コンデンサの両端)に貯えられた電荷を1フィールド間保持できないためである。 This in leakage current increases, the gate in the voltage non-written state - is because between the source can not be maintained for one field electric charge stored in (across the capacitor). したがって、コンデンサ19の蓄積容量が大きければオフ電流の許容量も大きくなる。 Therefore, the allowable amount of the storage capacitance is large if the off current of the capacitor 19 is also increased. 上記の式を満たすことによって、隣接画素間の電流値の変動を2%以下に抑えることができる。 By satisfying the above equation, it is possible to suppress variation in current value between adjacent pixels to 2% or less.

以上の蓄積容量Csに関する事項は、図1の画素構成に限定されるものではなく、その他の電流プログラム方式の画素構成にも適用できることは言うまでもない。 Matters relating to more of the storage capacitor Cs, is not limited to the pixel configuration in Figure 1, the present invention can be applied to the pixel configuration of the other current programming. たとえば、適用される電流プログラム画素構成としては、図6から図13、図31から図36などが例示される。 For example, the applied current programmed pixel configuration, FIG. 13 from FIG. 6, etc. FIG. 36 is illustrated from Figure 31.

EL素子15の発光期間では、ゲート信号線17aを非アクティブ(OFF電圧を印加)に、ゲート信号線17bをアクティブとして、電流Iw=Ieの流れる経路を、EL素子15に接続されたトランジスタ11dならびに前記EL素子15を含む経路に切り替えて、記憶した電流Iwを前記EL素子15に流すように動作させる(図5(b)を参照のこと)。 The light emitting period of the EL element 15, the gate signal line 17a to deactivate (applying OFF voltage), gate signal line 17b as the active, the current flow paths Iw = Ie, connected transistors 11d and the EL element 15 switch a path including the EL element 15, operates the stored current Iw to flow in the EL element 15 (see Figure 5 (b)).

図1の画素回路は、1画素内に4つのトランジスタ11を有している。 The pixel circuit of Figure 1 has four transistors 11 in one pixel. 駆動用トランジスタ11aのゲート端子はトランジスタ11bのソース端子に接続されている。 The gate terminal of the driver transistor 11a is connected to the source terminal of the transistor 11b. また、トランジスタ11bおよびトランジスタ11cのゲート端子はゲート信号線17aに接続されている。 Further, the gate terminal of the transistor 11b and transistor 11c are connected to the gate signal line 17a. トランジスタ11bのドレイン端子はトランジスタ11cのソース端子ならびにトランジスタ11dのソース端子に接続され、トランジスタ11cのドレイン端子はソース信号線18に接続されている。 The drain terminal of the transistor 11b is connected to the source terminal of the source terminal and the transistor 11d of the transistor 11c, the drain terminal of the transistor 11c is connected to the source signal line 18. トランジスタ11dのゲート端子はゲート信号線17bに接続され、トランジスタ11dのドレイン端子はEL素子15のアノード電極に接続されている。 The gate terminal of the transistor 11d is connected to the gate signal line 17b, the drain terminal of the transistor 11d is connected to the anode electrode of the EL element 15.

なお、図1ではすべてのトランジスタはPチャンネルで構成している。 Incidentally, all the transistors in Figure 1 are P-channel. Pチャンネルは多少Nチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きく、また劣化も発生しにくいので好ましい。 Although the P-channel has a lower mobility compared somewhat N-channel transistors, the breakdown voltage is large, and because hardly occurs deterioration preferred. しかし、本発明はEL素子構成をPチャンネルで構成することのみに限定するものではなく、Nチャンネルのみで構成してもよい。 However, the present invention is not limited only to the EL element composed of a P-channel may be configured only with an N-channel. また、NチャンネルとPチャンネルの両方を用いて構成してもよい。 It may also be constructed by using both N-channel and P-channel. たとえば、図9から図13の画素構成などが例示される。 For example, such as a pixel configuration of Figures 9-13 is illustrated.

好ましくは、画素を構成するトランジスタ11をすべてPチャンネルで形成し、内蔵ゲートドライバ回路12もPチャンネルで形成することが好ましい。 Preferably, all of the transistors 11 of the pixel is formed by P-channel, internal gate driver circuit 12 is also preferably formed of a P-channel. このようにアレイをPチャンネルのみのトランジスタで形成することにより、マスク枚数が5枚となり、低コスト化、高歩留まり化を実現できる。 By thus forming the array of P-channel transistors only, the number of masks becomes five, low cost, high yield of can be achieved.

以上の事項は、図1の画素構成に限定されるものではなく、その他の電流プログラム方式の画素構成にも適用できることは言うまでもない。 The above items are not limited to the pixel configuration in Figure 1, the present invention can be applied to the pixel configuration of the other current programming. たとえば、適用される電流プログラム画素構成としては、図6から図13、図31から図36などが例示される。 For example, the applied current programmed pixel configuration, FIG. 13 from FIG. 6, etc. FIG. 36 is illustrated from Figure 31.

以下、さらに本発明の理解を容易にするために、本発明のEL素子構成について図5を用いて説明する。 Hereinafter, in order to further facilitate the understanding of the present invention, the EL element structure of the present invention will be described with reference to FIG. 本発明のEL素子構成は2つのタイミングにより制御される。 The EL element according to the present invention is controlled by two timing. 第1のタイミングは必要な電流値を記憶させるタイミングである。 First timing is a timing for storing a required current value. このタイミングでトランジスタ11bならびにトランジスタ11cがONすることにより、等価回路として図5(a)となる。 When the transistor 11b and transistor 11c with this timing turns ON, the the FIGS. 5 (a) as an equivalent circuit. ここで、信号線より所定の電流Iwが書き込まれる。 The predetermined current Iw is applied from signal lines. これによりトランジスタ11aはゲートとドレインが接続された状態となり、このトランジスタ11aとトランジスタ11cを通じて電流Iwが流れる。 Thus the transistor 11a becomes a state in which a gate and a drain are connected, allowing the current Iw to flow through the transistor 11a and transistor 11c. したがって、トランジスタ11aのゲート−ソースの電圧はIwが流れるような電圧となる。 Therefore, the gate of the transistor 11a - voltage source is a voltage flowing Iw is.

第2のタイミングは、トランジスタ11aとトランジスタ11cが閉じ、トランジスタ11dが開くタイミングであり、そのときの等価回路は図5(b)となる。 Second timing closes transistor 11a and transistor 11c is a timing at which the transistor 11d is opened, the equivalent circuit available at this time is FIG. 5 (b). トランジスタ11aのソース−ゲート間の電圧は保持されたままとなる。 The source of the transistor 11a - voltage between the gate remains held. この場合、トランジスタ11aは常に飽和領域で動作するため、Iwの電流は一定となる。 In this case, the transistor 11a is for always operates in a saturation region, the current Iw remains constant.

以上の動作を図示すると、図19のようになる。 To illustrate the above operation is as shown in Figure 19. 図19(a)の191は、表示画面144における、ある時刻での電流プログラムされている画素(行)(書き込み画素行)を示している。 19 191 (a) is, in the display screen 144 shows a pixel that is programmed with current at a certain time point (row) (write pixel row). 画素(行)191は、図5(b)に図示するように非点灯(非表示画素(行))とする。 Pixel (row) 191 is a non-lighting as shown in FIG. 5 (b) (non-display pixel (row)).

図1の画素構成の場合は、図5(a)に示すように、電流プログラム時は、プログラム電流Iwがソース信号線18に流れる。 If the pixel arrangement of FIG. 1, as shown in FIG. 5 (a), when the current program, the program current Iw flows through the source signal line 18. この電流Iwが駆動用トランジスタ11aを流れ、プログラム電流Iwを流す電流が保持されるように、コンデンサ19に電圧設定(プログラム)される。 The current Iw flows through the driver transistor 11a, so that current flowing programming current Iw is held, is a voltage set (programmed) in the capacitor 19. このとき、トランジスタ11dはオープン状態(オフ状態)である。 At this time, the transistor 11d is open (off).

次に、EL素子15に電流を流す期間は図5(b)のように、トランジスタ11c、11bがオフし、トランジスタ11dが動作する。 Then, a period when the current flows through the EL element 15 as shown in FIG. 5 (b), the transistors 11c, 11b are turned off, the transistor 11d is operated. つまり、ゲート信号線17aにオフ電圧(Vgh)が印加され、トランジスタ11b、11cがオフする。 That is, a turn-off voltage (Vgh) is applied to the gate signal line 17a, transistor 11b, 11c are turned off. 一方、ゲート信号線17bにオン電圧(Vgl)が印加され、トランジスタ11dがオンする。 On the other hand, on-voltage (Vgl) is applied to the gate signal line 17b, turning on the transistor 11d.

このタイミングチャートを図21に図示する。 It illustrates the timing chart in FIG 21. 図21などにおいて、括弧内の添え字(たとえば、(1)など)は画素行の番号を示している。 In such Figure 21, subscript in brackets shaped (e.g., (1)) indicate pixel row numbers. つまり、ゲート信号線17a(1)とは、画素行(1)のゲート信号線17aを示している。 That is, the gate signal line 17a (1), shows a gate signal line 17a of pixel row (1). また、図4の上段の*H(「*」には任意の記号、数値が当てはまり、水平走査線の番号を示す)とは、水平走査期間を示している。 Further, the upper * H in FIG. 4 (any symbol in the "*", the number is true, indicates the number of horizontal scanning lines) and shows the horizontal scanning period. つまり、1Hとは第1番目の水平走査期間である。 Specifically, 1H is a first horizontal scanning period. なお、以上の事項は、説明を容易にするためであって、限定(1Hの番号、1H周期、画素行番号の順番など)するものではない。 Incidentally, the above items are for ease of description, only (1H number, 1H cycle, such as the order of the pixel line numbers) do not.

図21でわかるように、各選択された画素行(選択期間は、1Hとしている)において、ゲート信号線17aにオン電圧が印加されている時には、ゲート信号線17bにはオフ電圧が印加されている。 As seen in Figure 21, in each selected pixel row (it is assumed that the selection period is 1H), when a turn-on voltage to the gate signal line 17a is applied, and a turn-off voltage is applied to the gate signal line 17b there. また、この期間は、EL素子15には電流が流れていない(非点灯状態)。 Also, during this period, no current flows through the EL element 15 (non-illuminated). そして、選択されていない画素行において、ゲート信号線17aにオフ電圧が印加され、ゲート信号線17bにはオン電圧が印加されている。 Then, in the pixel rows that are not selected, a turn-off voltage is applied to the gate signal line 17a, a turn-on voltage is applied to the gate signal line 17b.

なお、トランジスタ11aのゲートとトランジスタ11cのゲートは同一のゲート信号線11aに接続している。 The gate of the gate of the transistor 11c of the transistor 11a is connected to the same gate signal line 11a. しかし、トランジスタ11aのゲートとトランジスタ11cのゲートとを異なるゲート信号線11に接続してもよい(図6を参照のこと)。 However, it may be connected to the gates of the transistor 11c of the transistor 11a to the different gate signal line 11 (see FIG. 6). 図6において、1画素のゲート信号線は3本となる(図1の構成は2本である)。 6, one pixel of the gate signal line becomes three (the configuration of FIG. 1 is two).

図6の画素構成では、トランジスタ11bのゲートのON/OFFタイミングとトランジスタ11cのゲートのON/OFFタイミングを個別に制御することにより、トランジスタ11aのばらつきによるEL素子15の電流値バラツキをさらに低減することができる。 In the pixel configuration in Figure 6, by controlling the ON / OFF timing of the gate of the ON / OFF timing of the transistor 11c of the gate of the transistor 11b individually, further reduce variations in the current value of the EL element 15 due to variations in the transistor 11a be able to.

図6の画素構成において、画素16に電流プログラムを行う際は、ゲート信号線17a1、17a2を同時に選択し、トランジスタ11b、11cをオンさせる。 In the pixel structure of FIG. 6, when performing the current program to the pixel 16 selects the gate signal line 17a1,17a2 simultaneously, transistor 11b, turning on the 11c. なお、電流プログラムを実施している画素16のゲート信号線17bにはオフ電圧を印加し、トランジスタ11dをオフさせておく。 Note that the gate signal line 17b of the pixel 16 to have performed the current program by applying a turn-off voltage, allowed to turn off the transistor 11d.

選択した画素行における電流プログラム期間(通常、1水平走査期間)を完了する時は、まず、ゲート信号線17a1にオフ電圧(Vgh)を印加して、トランジスタ11bをオフする。 Current programming period (normally, one horizontal scanning period) in the selected pixel row when complete, first, by applying a a turn-off voltage (Vgh) to the gate signal line 17a1, turning off the transistor 11b. この時は、ゲート信号線17a2はオン電圧(Vgl)が印加されており、トランジスタ11cはオン状態である。 At this time, the gate signal line 17a2 is on-voltage (Vgl) is applied, the transistor 11c is turned on. 次に、ゲート信号線17a2にオフ電圧を印加し、トランジスタ11cをオフさせる。 Then, the off-voltage is applied to the gate signal line 17a2, turning off the transistor 11c. 以上のように、トランジスタ11b、11cの両方がオン状態から、トランジスタ11b、11cをオフ状態にする際(該当画素行の電流プログラム期間を終了させる時)は、まず、トランジスタ11bをオフにし、駆動用トランジスタ11aのゲート端子(G)とドレイン端子(D)間をオープンにする(ゲート信号線17a1にオフ電圧(Vgh)を印加する)。 As described above, the transistor 11b, both 11c is from the on state, when the transistor 11b, and 11c in the OFF state (when to terminate the current programming period of the corresponding pixel row), first, turn off the transistor 11b, the drive use the gate terminal of the transistor 11a and (G) to open between the drain terminal (D) (to apply the a turn-off voltage (Vgh) to the gate signal line 17a1). 次に、トランジスタ11cをオフにして、ソース信号線18と駆動用トランジスタ11aのドレイン端子(D)を切り離す(ゲート信号線17a2にもオフ電圧(Vgh)を印加する)。 Next, turn off the transistors 11c, (applying the a turn-off voltage (Vgh) to the gate signal line 17a2) disconnecting the drain terminal of the driver transistor 11a and the source signal line 18 (D).

ゲート信号線17a1にオフ電圧を印加してから、ゲート信号線17a2にオフ電圧を印加するまでの期間Twは、0.1μsec以上10μsec以下の期間とすることが好ましい。 From application of off-voltage to the gate signal line 17a1, the period Tw until an OFF voltage is applied to the gate signal line 17a2 is preferably set to 10μsec or shorter than 0.1Myusec. 0.1μsec以上10μsec以下の期間とすることが好ましい。 It is preferable that the 10μsec or shorter than 0.1Myusec. もしくは、1Hの期間をThとした時、Twは、Th/500以上Th/10以下とすることが好ましい。 Or, when the period of 1H and a Th, Tw is preferably between Th / 500 or Th / 10 or less. 特に、Twは、Th/200以上Th/50以下とすることが好ましい。 In particular, Tw is preferably between Th / 200 or Th / 50 or less.

以上の事項は、図6の画素構成に限定されるものではない。 The above items are not limited to the pixel configuration in Figure 6. たとえば、図12の画素構成にも適用される。 For example, also applies to the pixel configuration in Figure 12. 図12の画素構成において、画素16に電流プログラムを行う際は、ゲート信号線17a1、17a2を同時に選択し、トランジスタ11d、11cをオンさせる。 In the pixel configuration in FIG. 12, when programmed with current pixel 16 selects the gate signal line 17a1,17a2 simultaneously, transistor 11d, turn on the 11c. なお、電流プログラムを実施している画素16のゲート信号線17bにはオフ電圧を印加し、トランジスタ11eをオフさせておく。 Note that the gate signal line 17b of the pixel 16 to have performed the current program by applying a turn-off voltage, allowed to turn off the transistor 11e.

選択した画素行における電流プログラム期間(通常、1水平走査期間)を完了する時は、まず、ゲート信号線17a1にオフ電圧(Vgh)を印加して、トランジスタ11dをオフする。 Current programming period (normally, one horizontal scanning period) in the selected pixel row when complete, first, by applying a a turn-off voltage (Vgh) to the gate signal line 17a1, turning off the transistor 11d. この時は、ゲート信号線17a2はオン電圧(Vgl)が印加されており、トランジスタ11cはオン状態である。 At this time, the gate signal line 17a2 is on-voltage (Vgl) is applied, the transistor 11c is turned on. 次に、ゲート信号線17a2にオフ電圧を印加し、トランジスタ11cをオフさせる。 Then, the off-voltage is applied to the gate signal line 17a2, turning off the transistor 11c. 以上のように、トランジスタ11d、11cの両方がオン状態から、トランジスタ11d、11cをオフ状態にする際(該当画素行の電流プログラム期間を終了させる時)は、まず、トランジスタ11dをオフにし、トランジスタ11aのゲート端子(G)とドレイン端子(D)間をオープンにする(ゲート信号線17a1にオフ電圧(Vgh)を印加する)。 As described above, the transistors 11d, both 11c is from the on state, when the transistor 11d, and 11c in the OFF state (when to terminate the current programming period of the corresponding pixel row), first, turn off the transistor 11d, the transistor 11a the gate terminal of the (G) to open between the drain terminal (D) (to apply the a turn-off voltage (Vgh) to the gate signal line 17a1). 次に、トランジスタ11cをオフにして、ソース信号線18とトランジスタ11aのドレイン端子(D)を切り離す(ゲート信号線17a2にもオフ電圧(Vgh)を印加する)。 Next, turn off the transistors 11c, (applying the a turn-off voltage (Vgh) to the gate signal line 17a2) disconnecting the drain terminal of the source signal line 18 and the transistor 11a (D).

図12でも図6と同様に、ゲート信号線17a1にオフ電圧を印加してから、ゲート信号線17a2にオフ電圧を印加するまでの期間Twは、0.1μsec以上10μsec以下の期間とすることが好ましい。 Similar to FIG. 6, even 12, from application of off-voltage to the gate signal line 17a1, the period Tw until an OFF voltage is applied to the gate signal line 17a2 is be 10μsec following period than 0.1μsec preferable. もしくは、1Hの期間をThとした時、Twは、Th/500以上Th/10以下とすることが好ましい。 Or, when the period of 1H and a Th, Tw is preferably between Th / 500 or Th / 10 or less. 特に、Twは、Th/200以上Th/50以下とすることが好ましい。 In particular, Tw is preferably between Th / 200 or Th / 50 or less.

以上の事項は、図10などの画素構成にあっても適用できることは言うまでもない。 Above items, it is naturally applicable even in the pixel configurations such as Figure 10. また、図12では駆動用トランジスタ11bとEL素子15間にスイッチング用トランジスタ11eを配置しているが、図13に図示するように、スイッチング用トランジスタ11eを省略してもよいことは言うまでもない。 Further, although by arranging the switching transistor 11e between FIG. 12, the driver transistor 11b and EL element 15, as shown in FIG. 13, it may of course be omitted switching transistor 11e.

なお、本発明の画素構成は、図1、図2の構成に限定されるものではない。 Note that the pixel structure of the present invention, FIG. 1, is not limited to the configuration of FIG. たとえば、図7のように構成してもよい。 For example, it may be configured as shown in FIG. 図7は、図1の構成に比較してスイッチング用トランジスタ11dがない。 7, no switching transistor 11d as compared to the configuration of FIG. 替わりに切り替えスイッチ71が形成または配置されている。 Changeover switch 71 is formed or placed on instead. 図1のスイッチング用トランジスタ11dは、駆動用トランジスタ11aからEL素子15に流れる電流をオンオフ(流す/流さない)制御する機能を有する。 Switching transistor 11d in FIG. 1, OFF (flow / no flow) the current flowing through the EL element 15 from the driving transistor 11a has a function of controlling. 以降の実施例でも説明をするが、本発明では、このトランジスタ11dのオンオフ制御機能が重要な構成要素である。 Although the description in the following examples, the present invention, on-off control function of the transistor 11d is an important component. トランジスタ11dを形成せず、オンオフ機能を実現するのが、図7の構成である。 Without forming a transistor 11d, it is to achieve an on-off function, the configuration of FIG.

図7において、切り替えスイッチ71のa端子は、アノード電圧Vddに接続されている。 In FIG. 7, a terminal of the changeover switch 71 is connected to the anode voltage Vdd. なお、a端子に印加する電圧は、アノード電圧Vddに限定されるものではなく、EL素子15に流れる電流をオフできる電圧であればよい。 The voltage applied to a terminal is not limited to the anode voltage Vdd, it may be any voltage that can turn off the current flowing through the EL element 15.

切り替えスイッチ71のb端子は、カソード電圧(図7ではグランドと図示している)に接続されている。 b terminal of the changeover switch 71 is connected to cathode voltage (it depicts the ground in Figure 7). なお、b端子に印加する電圧はカソード電圧に限定されるものではなく、EL素子15に流れる電流をオンできる電圧であればいずれでもよい。 The voltage applied to the terminal b is not limited to the cathode voltage may be any voltage that can turn on the current flowing through the EL element 15.

切り替えスイッチ71のc端子にはEL素子15のカソード端子が接続されている。 The cathode terminal of the EL element 15 is connected to the terminal c of the changeover switch 71. なお、切り替えスイッチ71はEL素子15に流れる電流をオンオフさせる機能を持つものであればいずれでもよい。 Incidentally, the changeover switch 71 may be any as long as it has a function to turn on and off the current flowing through the EL element 15. したがって、図7の形成位置に限定されるものではなく、EL素子15の電流が流れる経路であればいずれでもよい。 Accordingly, the invention is not limited to the formation position of FIG. 7, may be any route which current of the EL element 15 flows. また、スイッチの機能に限定されるものでもなく、EL素子15に流れる電流をオンオフできればいずれでもよい。 Also, no limitation switch functionality may be any as long off the current flowing through the EL element 15. つまり、本発明では、EL素子15の電流経路にEL素子15に流す電流をオンオフできるスイッチング手段を具備すれば、いずれの画素構成でもよい。 That is, in the present invention, when provided with a switching means capable of turning on and off the current passed through the EL element 15 in the current path of the EL element 15 may be any pixel configuration.

本明細書において、オフとは完全に電流が流れない状態を意味するものではない。 In this specification, it does not mean a state in which no complete current flows off. EL素子15に流れる電流を通常よりも低減できるものであればよい。 The current flowing through the EL element 15 as long as it can be reduced as compared with the normal. 以上の事項は、本発明の他の構成においても同様である。 The above items are the same in other configurations of the present invention. つまり、トランジスタ11dはEL素子15が発光するリーク電流を流しても良い。 That is, the transistor 11d may be flowed leakage current EL element 15 emits light.

切り替えスイッチ71は、PチャンネルとNチャンネルのトランジスタを組み合わせることにより容易に実現できるので説明は必要ないであろう。 Changeover switch 71, would not be necessary so the description can be easily realized by combining the P-channel transistors and N-channel. もちろん、スイッチ71はEL素子15に流れる電流をオンオフするだけであるから、PチャンネルトランジスタあるいはNチャンネルトランジスタでも形成することができることは言うまでもない。 Of course, the switch 71 because only on-off the current flowing through the EL element 15, can of course be also be formed by P-channel transistors or N-channel transistor.

スイッチ71がa端子に接続されている時は、EL素子15のカソード端子にアノード電圧Vddが印加される。 When the switch 71 is connected to a terminal, the anode voltage Vdd is applied to the cathode terminal of the EL element 15. したがって、駆動用トランジスタ11aのゲート端子Gがいずれの電圧保持状態であってもEL素子15には電流が流れない。 Therefore, no current flows through the EL element 15 even if the gate terminal G of the driver transistor 11a is a one of the voltage holding state. したがって、EL素子15は非点灯状態となる。 Therefore, EL element 15 is non-illuminated. もちろん、駆動用トランジスタ11aのソース端子(S)−ドレイン端子(D)間の電圧が、カットオフあるいはその近傍にすることができるように、切り換え回路71のa端子の電圧を設定すればよい。 Of course, the source terminal of the driver transistor 11a (S) - voltage between the drain terminal (D) is, to be able to cut off or near, it may be set a voltage of a terminal of the switching circuit 71.

スイッチ71がb端子に接続されている時は、EL素子15のカソード端子にカソード電圧Vssが印加される。 When the switch 71 is connected to the terminal b, the cathode voltage Vss is applied to the cathode terminal of the EL element 15. したがって、駆動用トランジスタ11aのゲート端子Gに保持された電圧状態に応じてEL素子15に電流が流れる。 Thus, current flows through the EL element 15 in accordance with the voltage state held in the gate terminal G of the driver transistor 11a. したがって、EL素子15は点灯状態となる。 Therefore, EL element 15 is illuminated.

以上のことより、図7の画素構成では、駆動用トランジスタ11aとEL素子15間にはスイッチング用トランジスタ11dが形成されていない。 From the above, in the pixel configuration of FIG. 7, between the driver transistor 11a and the EL element 15 no switching transistor 11d is formed. しかし、スイッチ71を制御することによりEL素子15の点灯制御を行うことができる。 However, it is possible to perform the lighting control of the EL element 15 by controlling the switch 71.

なお、スイッチング用トランジスタ11などはホトトランジスタであってもよい。 Incidentally, a switching transistor 11 may be a phototransistor. たとえば、外光の強弱によりホトトランジスタ11をオンオフさせ、EL素子15に流れる電流を制御することにより、表示パネルの輝度を変化させることができる。 For example, by turning on and off the phototransistors 11 by the intensity of outside light, by controlling the current flowing through the EL element 15, it is possible to change the brightness of the display panel.

図1、図2、図6、図11、図12などの画素構成では、駆動用トランジスタ11aもしくは11bは1画素につき1個である。 1, 2, 6, 11, in the pixel arrangement such as FIG. 12, the driving transistor 11a or 11b is one per pixel. 本発明はこれに限定するものではなく、駆動用トランジスタ11aは1画素に複数個を形成または配置してもよい。 The present invention is not limited to this, the driving transistor 11a may be formed or placed a plurality to 1 pixel.

図8は、1画素16に複数個の駆動用トランジスタ11aが形成または構成された実施例である。 Figure 8 shows an embodiment in which a plurality of the driver transistor 11a is formed or configured in one pixel 16. 図8では1画素に2個の駆動用トランジスタ素子11a1、11a2が形成され、2個の駆動用トランジスタ11a1、11a2のゲート端子は共通のコンデンサ19に接続されている。 Two drive transistor elements 11a1,11a2 one pixel in FIG. 8 is formed, the gate terminals of the two driver transistors 11a1,11a2 is connected to a common capacitor 19. 駆動用トランジスタ11aを複数個形成することにより、プログラムされる電流バラツキが低減するという効果がある。 By form a plurality of driving transistors 11a, there is an effect that the current variation being programmed is reduced. 他の構成は、図1などと同様であるので説明を省略する。 Other structures is omitted because it is similar to FIG. 1 and the like. なお、図8において、駆動用トランジスタ11aは3個以上で構成(形成)してもよいことは言うまでもない。 In FIG. 8, the driving transistor 11a may of course be constituted by three or more (formation). また、複数の駆動用トランジスタ11aはNチャンネルとPチャンネルの両方を用いて構成(形成)してもよい。 Further, a plurality of driver transistors 11a may be constructed using both N-channel and P-channel (formation).

図1、図2は駆動用トランジスタ11aが出力する電流をEL素子15に流し、その電流を駆動用トランジスタ11aとEL素子15間に配置されたスイッチング素子11dでオンオフ制御するものであった。 1 and 2 passing a current to the output driver transistor 11a to the EL element 15 was achieved, thereby on-off control the switching element 11d arranged that current between the driving transistor 11a and EL elements 15. しかし、本発明はこれに限定されるものではない。 However, the present invention is not limited thereto. たとえば、図9の構成が例示される。 For example, the configuration of FIG. 9 is illustrated.

図9の実施例では、EL素子15に流す電流が駆動用トランジスタ11aで制御される。 In the embodiment of FIG. 9, the current passed through the EL element 15 is controlled by the driving transistor 11a. EL素子15に流れる電流をオンオフさせるのは、Vdd端子とEL素子15間に配置されたスイッチング素子11dで制御される。 The turn on and off the current flowing through the EL element 15 is controlled by the switching element 11d placed between the Vdd terminal and EL element 15. したがって、本発明はスイッチング素子11dの配置はどこでもよく、EL素子15に流れる電流を制御できるものであればいずれでもよい。 Accordingly, the present invention may everywhere arrangement of a switching element 11d, may be any as long as it can control the current flowing through the EL element 15. 動作などは図1などと同様あるいは類似であるので説明を省略する。 It omitted since such operation is the same or similar to FIG. 1 and the like.

また、図10の画素構成において、すべてのトランジスタはNチャンネルで構成されている。 Further, in the pixel structure of FIG. 10, all transistors are of an N-channel. しかし、本発明はEL素子構成をNチャンネルで構成することのみに限定するものではない。 However, the present invention is not limited only to the EL element composed of N-channel. NチャンネルとPチャンネルの両方を用いて構成してもよい。 It may be configured by using both N-channel and P-channel.

図10の画素構成は、2つのタイミングにより制御される。 The pixel configuration of FIG. 10 is controlled by two timing. 第1のタイミングは必要な電流値を記憶させるタイミングである。 First timing is a timing for storing a required current value. 第1のタイミングではゲート信号線17a1、17a2にオン電圧(Vgh)が印加されることにより、トランジスタ11bならびにトランジスタ11cがONする。 By the gate signal line 17a1,17a2 on voltage (Vgh) is applied at a first timing, the transistor 11b and the transistor 11c is turned ON. また、ゲート信号線17bにオフ電圧(Vgl)が印加され、トランジスタ11dがOFFする。 Also, off-voltage (Vgl) is applied to the gate signal line 17b, the transistor 11d is turned OFF. したがって、ソース信号線18より所定の電流Iwが書き込まれる。 Thus, a predetermined current Iw is applied from source signal line 18. これによりトランジスタ11aはゲートとドレインが短絡された状態となり、駆動用トランジスタ11aはトランジスタ11cを通じてプログラム電流が流れる。 Thus the transistor 11a becomes a state where the gate and drain are short-circuited, the driving transistor 11a programming current flows through the transistor 11c.

選択した画素行における電流プログラム期間(通常、1水平走査期間)を完了する時は、まず、ゲート信号線17a1にオフ電圧(Vgh)を印加して、トランジスタ11bをオフする。 Current programming period (normally, one horizontal scanning period) in the selected pixel row when complete, first, by applying a a turn-off voltage (Vgh) to the gate signal line 17a1, turning off the transistor 11b. この時は、ゲート信号線17a2はオン電圧(Vgl)が印加されており、トランジスタ11cはオン状態である。 At this time, the gate signal line 17a2 is on-voltage (Vgl) is applied, the transistor 11c is turned on. 次に、ゲート信号線17a2にオフ電圧を印加し、トランジスタ11cをオフさせる。 Then, the off-voltage is applied to the gate signal line 17a2, turning off the transistor 11c. 以上のように、トランジスタ11b、11cの両方がオン状態から、トランジスタ11b、11cをオフ状態にする際(該当画素行の電流プログラム期間を終了させる時)は、まず、トランジスタ11bをオフにし、トランジスタ11aのゲート端子(G)とドレイン端子(D)間をオープンにする(ゲート信号線17a1にオフ電圧(Vgh)を印加する)。 As described above, the transistor 11b, both 11c is from the on state, when the transistor 11b, and 11c in the OFF state (when to terminate the current programming period of the corresponding pixel row), first, turn off the transistor 11b, a transistor 11a the gate terminal of the (G) to open between the drain terminal (D) (to apply the a turn-off voltage (Vgh) to the gate signal line 17a1). 次に、トランジスタ11cをオフにして、ソース信号線18とトランジスタ11aのドレイン端子(D)を切り離す(ゲート信号線17a2にもオフ電圧(Vgh)を印加する)。 Next, turn off the transistors 11c, (applying the a turn-off voltage (Vgh) to the gate signal line 17a2) disconnecting the drain terminal of the source signal line 18 and the transistor 11a (D).

第2のタイミングはゲート信号線17a1、17a2にオフ電圧が印加され、ゲート信号線17bにオン電圧が印加される。 Second timing off voltage is applied to the gate signal line 17A1,17a2, on-voltage is applied to the gate signal line 17b. したがって、トランジスタ11bとトランジスタ11cがオフし、トランジスタ11dがオンする。 Accordingly, the transistor 11b and the transistor 11c is turned off, the transistor 11d is turned on. この場合、トランジスタ11aは常に飽和領域で動作するため、Iwの電流は一定となる。 In this case, the transistor 11a is for always operates in a saturation region, the current Iw remains constant.

電流プログラム方式の画素(図1、図6から図13、図31から図36など)では、駆動用トランジスタ11a(図11、図12などではトランジスタ11b)の特性のバラツキはトランジスタサイズに相関がある。 In the pixel of current programming (FIG. 1, FIGS. 6 13, such as 36 from FIG. 31), the driving transistor 11a variations in the characteristics of a correlation transistor size (FIG. 11, the transistor 11b in such FIG. 12) . 特性バラツキを小さくするため、駆動用トランジスタ11のチャンネル長Lが5μm以上100μm以下とすることが好ましい。 To reduce variations in characteristics, the channel length L of the driving transistor 11 is preferably set to 5μm or 100μm or less. さらに好ましくは、駆動用トランジスタ11のチャンネル長Lが10μm以上50μm以下とすることが好ましい。 More preferably, the channel length L of the driving transistor 11 is preferably set to 10μm or 50μm or less. これは、チャンネル長Lを長くした場合、チャンネルに含まれる粒界が増えることによって電界が緩和されキンク効果が低く抑えられるためであると考えられる。 This means that if you increase the channel length L, the kink effect is alleviated electric field is believed to be due to be kept low by the grain boundary contained in the channel increases.

以上のように、本発明は、EL素子15に電流が流れこむ経路、またはEL素子15から電流が流れ出す経路(つまり、EL素子15の電流経路である)に、EL素子15に流れる電流を制御する回路手段を構成または形成もしくは配置したものである。 As described above, the present invention is to route a current flows into the EL element 15 or the path of current flowing from the EL element 15, (that is, the current path of the EL element 15), controls the current flowing through the EL element 15 it is obtained by configuration or form or place the circuit means for.

電流プログラム方式の1つであるカレントミラー方式であっても、図11に図示するように、駆動用トランジスタ11bとEL素子15間にスイッチング素子としてのトランジスタ11eを形成または配置することによりEL素子15に流れる電流をオンオフすることができる(制御することができる)。 Even current mirror scheme, which is one of the current program method, as shown in FIG. 11, EL by forming or placing a transistor 11e as a switching element between the driver transistor 11b and EL element 15 element 15 it is possible to turn on and off the current flowing through the (can be controlled). もちろん、トランジスタ11eは、図7の切り換え回路71に置き換えても良い。 Of course, the transistor 11e may be replaced by a switching circuit 71 of FIG.

図11のスイッチング用トランジスタ11d、11cは1本のゲート信号線17aに接続されているが、図12に図示するように、トランジスタ11cはゲート信号線17a2で制御し、トランジスタ11dはゲート信号線17a1で制御するように構成してもよい。 Switching transistor 11d in FIG. 11, although 11c is connected to one gate signal line 17a, as shown in FIG. 12, the transistor 11c is controlled by the gate signal line 17a2, the transistor 11d is a gate signal line 17a1 it may be configured to control in. 先にも説明したように、図12の画素構成の方が、画素16の制御の汎用性が高くなり、駆動用トランジスタ11bの特性補償性能も向上する。 As explained previously, the direction of pixel arrangement of FIG. 12, the higher the flexibility of the control of the pixel 16, also improves the characteristic compensation performance of the driver transistor 11b.

次に、本発明のEL表示パネルあるいはEL表示装置について説明をする。 Next, the EL display panel or EL display apparatus of the present invention will be described. 図14はEL表示装置の回路を中心とした説明図である。 Figure 14 is an explanatory diagram which mainly illustrates a circuit of the EL display device. 画素16はマトリックス状に配置または形成されている。 Pixels 16 are arranged or formed in a matrix. 各画素16には各画素の電流プログラムを行うプログラム電流を出力するソースドライバ回路14が接続されている。 The source driver circuit 14 which outputs a program current for use in current programming of the pixels are connected to each pixel 16. ソースドライバ回路14の出力段は映像信号のビット数に対応したカレントミラー回路が形成されている(後に説明する)。 Output stage of the source driver circuit 14 (described later) current mirror circuits corresponding to the number of bits of the video signal is formed. たとえば、64階調であれば、63個のカレントミラー回路が各ソース信号線に形成され、これらのカレントミラー回路の個数を選択することにより所望の電流をソース信号線18に印加できるように構成されている(図15を参照のこと)。 For example, if 64 gradations, 63 current mirror circuits are formed on respective source signal lines, constituting the desired current by selecting the number of current mirror circuits so as to be applied to the source signal line 18 are (see Figure 15).

なお、単位トランジスタ154の最小出力電流は5nA以上100nA以下にしている。 The minimum output current of the unit transistor 154 are below 100nA than 5 nA. 特に単位トランジスタ154の最小出力電流は15nA以上50nA以下にすることがよい。 Preferably, the minimum output current of the unit transistors 154 may be below 50nA than 15 nA. ドライバIC14内の単位トランジスタ群431cを構成する単位トランジスタ154の精度を確保するためである。 This is to ensure the accuracy of the unit transistors 154 constituting the unit transistor group 431c in the driver IC 14.

また、ソース信号線18の電荷を強制的に放出または充電するプリチャージ回路を内蔵する(図16などを参照のこと)。 Further, a built-in pre-charge circuit for forcibly release or electric charge of the source signal line 18 (see such as Fig. 16). ソース信号線18の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路の電圧(電流)出力値は、R、G、Bで独立に設定できるように構成することが好ましい。 Forcing voltage of the precharge or discharge circuit which release or charging (current) output values ​​the charge of the source signal line 18, R, G, is preferably configured so as to be set separately for B. EL素子15の閾値がRGBで異なるからである。 Threshold of the EL element 15 is because different RGB.

なお、プリチャージによる電圧は、駆動用トランジスタ11aのゲート(G)端子に立ち上がり電圧あるいは立ち上がり電圧以下の電圧を印加する方法とも考えることができる。 The voltage by the precharge, the voltage or threshold voltage below the voltage rising to the gate (G) terminal of the driver transistor 11a can also be considered a method of applying a. つまり、駆動用トランジスタ11aをオフ状態にすることによりプログラム電流Iwが0になる状態を発生させ、EL素子15に電流が流れないようにする。 That is, the program current Iw by the driving transistor 11a in the off state to generate a state is 0, so that no current flows through the EL element 15. ソース信号線18の電荷の充放電は副次的なものである。 Charge and discharge of electric charge of the source signal line 18 are those side-.

本発明において、ソースドライバ回路14は半導体シリコンチップで形成し、ガラスオンチップ(COG)技術で基板30のソース信号線18の端子と接続されている。 In the present invention, the source driver circuit 14 is formed of semiconductor silicon chip and connected to the terminals of the source signal line 18 of the substrate 30 of glass on-chip (COG) technology. 一方、ゲートドライバ回路12は、低温ポリシリコン技術で形成している。 On the other hand, the gate driver circuit 12 is formed by low-temperature polysilicon technology. つまり、画素のトランジスタと同一のプロセスで形成している。 That is, formed in the same process as the transistors in pixels. これは、ソースドライバ回路14に比較して内部の構造が容易で、動作周波数も低いためである。 This internal structure compared to the source driver circuit 14 is easy, the operating frequency is also due to the low. したがって、低温ポリシリコン技術で形成しても容易に形成することができ、また、表示パネルの狭額縁化を実現できる。 Therefore, even if formed by low-temperature polysilicon technology can be easily formed, also possible to realize a narrow frame of the display panel. もちろん、ゲートドライバ回路12をシリコンチップで形成し、COG技術などを用いて基板30上に実装してもよいことは言うまでもない。 Of course, the gate driver circuit 12 formed of a silicon chip, may of course be mounted on the substrate 30 by using a COG technique. また、ドライバ12、14をCOFあるいはTAB技術で実装してもよい。 In addition, the driver 12 and 14 may be implemented in COF or TAB technology. また、画素トランジスタなどのスイッチング素子、ゲートドライバなどは高温ポリシリコン技術で形成してもよく、有機材料で形成(有機トランジスタ)してもよい。 Also, switching elements such as pixel transistors, such as a gate driver may be formed by high-temperature polysilicon technology or may be formed of an organic material (organic transistors).

ゲートドライバ回路12はゲート信号線17a用のシフトレジスタ回路141aと、ゲート信号線17b用のシフトレジスタ回路141bとを内蔵する。 The gate driver circuit 12 incorporates a shift register circuit 141a for a gate signal line 17a, and a shift register circuit 141b for a gate signal line 17b. なお、説明を容易にするため、画素構成は図1を例にあげて説明をする。 Incidentally, for ease of explanation, the pixel configuration will be described by way of example FIG. また、図6、図12のようにゲート信号線17aがゲート信号線17a1と17a2で構成される場合は、それぞれ独立にシフトレジスタ回路141を形成するか、1つのシフトレジスタ回路141の出力信号からロジック回路でゲート信号線17a1、17a2の制御信号を発生させる。 Also, FIG. 6, when configured in 17a2 gate signal line 17a is a gate signal line 17a1 as shown in Figure 12, the independently or form a shift register circuit 141, the output signal of one of the shift register circuit 141 generating a control signal of the gate signal line 17a1,17a2 logic circuit.

各シフトレジスタ回路141は正相と負相のクロック信号(CLKxP、CLKxN)、スタートパルス(STx)で制御される(図14を参照のこと)。 Each shift register circuit 141 positive and negative phase of the clock signal (CLKxP, CLKxN), is controlled by the start pulse (STx) (see Figure 14). その他、ゲート信号線の出力、非出力を制御するイネーブル(ENABL)信号、シフト方向を上下逆転するアップダウン(UPDWM)信号を付加することが好ましい。 Other outputs of the gate signal line, enable (ENABL) signal which controls the non-output, it is preferable to add up-down (UPDWM) signal for vertically reversing the shifting direction. 他に、スタートパルスがシフトレジスタ回路141にシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。 Alternatively, the start pulse is shifted into the shift register circuit 141, and it is preferable to install an output terminal to ensure that output. なお、シフトレジスタ回路141のシフトタイミングはコントロールIC760(後述する)からの制御信号で制御される。 The shift timing of the shift register circuit 141 is controlled by a control signal from a control IC760 (described later). また、外部データのレベルシフトを行うレベルシフト回路141を内蔵する。 Further, a built-in level shift circuit 141 which level-shifts external data. なお、クロック信号は正相のみとしてもよい。 The clock signal may be only a positive phase. 正相のみのクロック信号とすることにより、信号線数が削減でき、狭額縁化を実現できる。 With the clock signal of positive phase only, the number of signal lines can be reduced, it can be realized narrower frame.

シフトレジスタ回路141のバッファ容量は小さいため、直接にはゲート信号線17を駆動することができない。 The buffer capacity of the shift register circuit 141 is small, not directly able to drive the gate signal lines 17. そのため、シフトレジスタ回路141の出力とゲート信号線17を駆動する出力ゲート143間には少なくとも2つ以上のインバータ回路142が形成されている。 Therefore, at least two or more inverter circuits 142 are formed between the output gate 143 which drives the output and the gate signal line 17 of the shift register circuit 141.

ソースドライバ回路14を低温ポリシリなどのポリシリコン技術で基板30上に直接形成する場合も同様であり、ソース信号線18を駆動するトランスファーゲートなどのアナログスイッチのゲートとソースドライバ回路14のシフトレジスタ間には複数のインバータ回路が形成される。 The same applies to the case of directly formed on the substrate 30 to the source driver circuit 14 in polysilicon technology such as low-temperature polysilicon, between the shift register of the analog switch, such as a transfer gate for driving source signal line 18 gate and the source driver circuit 14 a plurality of inverter circuits are formed on. 以下の事項(シフトレジスタの出力と、信号線を駆動する出力段(出力ゲートあるいはトランスファーゲートなどの出力段間に配置されるインバータ回路に関する事項)は、ソースドライブおよびゲートドライバ回路に共通の事項である。 The following matters (and of the shift register output, regarding an inverter circuit disposed between the output stage such as output stage (output gates or transfer gates for driving the signal line), the common matters to the source drive and a gate driver circuit is there.

本発明のEL表示パネルにおいて、各画素の色はR、G、Bの3原色としたがこれに限定するものではなく、シアン、イエロー、マゼンダなどの3色でもよい。 In the EL display panel of the present invention, the color of each pixel R, G, and the three primary colors of B, but not limited to, cyan, yellow, it may be three colors, such as magenta. また、Bとイエローなどの2色でもよい。 It may also be a 2-color and B and yellow. Bとイエロー(Y)を用いれば白黒表示が可能である。 Black and white display By using B and yellow (Y) are possible. もちろん、単色でもよい。 Of course, it may be monochromatic. また、R、G、B、シアン、イエロー、マゼンダなどの6色でもよい。 Also, R, G, B, cyan, yellow, or six colors, such as magenta. R、G、B、シアン、マゼンダなどの5色でもよい。 R, G, B, cyan, or a five colors, such as magenta. これらはナチュラルカラーとして色再現範囲が拡大し良好な表示を実現できる。 These expanded color reproduction range as a natural color can be realized a good display. 以上のように本発明のEL表示装置は、RGBの3原色でカラー表示を行うものに限定されるものではない。 Above EL display device of the present invention as described are not intended to be limited to a color display by three primary colors of RGB.

有機EL表示パネルのカラー化には主に三つの方式がある。 The color of the organic EL display panel There are mainly three methods. そのうち、色変換方式はこのうちの一つである。 Among them, the color conversion method is one of the. 発光層として青色のみの画素16を形成すればよく、フルカラー化に必要な残りの緑色と赤色は、青色光から色変換によって作り出す。 May be formed to the pixel 16 of only blue light-emitting layer, the remaining green and red necessary full color is creates the color conversion from blue light. したがって、RGBの各層を塗り分ける必要がない、RGBの各色の有機EL材料をそろえる必要がないという利点がある。 Therefore, there is no need to separately applied layers of RGB, there is the advantage that it is not necessary to align the respective color organic EL material of RGB. 色変換方式は、塗り分け方式のような歩留まり低下がない。 The color conversion method, there is no reduction in yield as separate coloring method. 本発明のEL表示パネルは、これらのいずれの方式でもよい。 EL display panel of the present invention may be any of these methods. また、インクジェット方式で形成してもよい。 Further, it may be formed by an inkjet method.

RGBなどの3原色で1組の画素を構成する場合であっても、各色の画素電極の面積は異ならせることが好ましい。 Even when configuring a set of pixels in the three primary colors, such as RGB, it is preferable that the area of ​​each color of the pixel electrode made different. もちろん、各色の発光効率がバランスよく、色純度もバランスがよければ、同一面積でもかまわない。 Of course, the luminous efficiency of each color good balance, color purity if you like balanced, may be the same area. しかし、1つまたは複数の色のバランスが悪ければ、画素電極(発光面積)を調整することが好ましい。 However, if the balance of the one or more colors is poor, it is preferable to adjust the pixel electrode (light emission area). 各色の電極面積は電流密度を基準に決定すればよい。 Electrode area of ​​each color may be determined current density to the reference. また、R、G、Bを構成する画素16の駆動用トランジスタ11aは、サイズを変化させてもよい。 Also, R, G, the driving transistor 11a of the pixel 16 of the B may be varied in size. たとえば、最も効率の悪い画素色の駆動用トランジスタ11aを大きく構成する。 For example, increasing constituting the driver transistor 11a of the least efficient pixel color.

EL表示パネルの色温度は、色温度が7000K(ケルビン)以上12000K以下の範囲で、ホワイトバランスを調整した時、各色の電流密度の差が±30%以内となるようにする。 Color temperature of EL display panel, a color temperature range 7000K (Kelvin) or more 12000K below, when adjusting the white balance, the difference in colors of the current density is made to be within 30% ±. さらに好ましくは、±15%以内となるようにする。 More preferably, it should be within 15% ±. たとえば、電流密度が100A/平方メーターとすれば、3原色がいずれも70A/平方メーター以上130A/平方メーター以下となるようにする。 For example, the current density if 100A / square meter, three primary colors so that both become less 70A / square meter or more 130A / square meter. さらに好ましくは、3原色がいずれも85A/平方メーター以上115A/平方メーター以下となるようにする。 More preferably, the three primary colors is made to be less than either 85A / square meter or more 115A / square meter.

有機EL素子15は自己発光素子である。 The organic EL element 15 is a self-luminous element. この発光による光がスイッチング素子としてのトランジスタに入射すると、ホトコンダクタ現象(ホトコン)が発生する。 When light from this emission incident on the transistor as a switching element, a photoconductive phenomenon occurs. ホトコンとは、光励起によりトランジスタなどのスイッチング素子のオフ時でのリーク(オフリーク)が増える現象を言う。 The photoconductive phenomenon is a phenomenon in which leakage (off-leakage) increases at the time of off of the switching elements such as transistors by photoexcitation.

この課題に対処するため、本発明ではゲートドライバ回路12(場合によってはソースドライバ回路14)の下層、画素トランジスタ11の下層の遮光膜を形成している。 To address this problem, (and in some cases the source driver circuit 14) gate driver circuit 12 in the present invention forms a lower layer, the lower layer of the light-shielding film of the pixel transistor 11. 遮光膜はクロムなどの金属薄膜で形成し、その膜厚は50nm以上150nm以下にする。 Shielding film is formed by a metal thin film such as chromium and has a thickness to 50nm or 150nm or less. 膜厚が薄いと遮光効果が乏しく、厚いと凹凸が発生して上層のトランジスタ11のパターニングが困難になる。 And the light-shielding effect is poor film thickness is thin, the patterning of the upper layer of the transistor 11 becomes difficult thick, irregularities occur.

ドライバ回路12などは裏面だけでなく、表面からの光の進入も抑制するべきである。 Not only the rear surface such as a driver circuit 12, it should be suppressed penetration of light from the surface. ホトコンの影響により誤動作するからである。 This is because the malfunction due to the influence of the photoconductive phenomenon. したがって、本発明では、カソード電極が金属膜の場合は、ドライバ回路12などの表面にもカソード電極を形成し、この電極を遮光膜として用いている。 Therefore, in the present invention, when the cathode electrode is a metal film, also forms a cathode electrode on a surface such as a driver circuit 12, and using the electrode as a light shielding film.

しかし、ドライバ回路12の上にカソード電極を形成すると、このカソード電極からの電界によるドライバの誤動作、あるいはカソード電極とドライバ回路の電気的接触が発生する可能性がある。 However, when forming a cathode electrode on the driver circuit 12, the driver of a malfunction due to an electric field from the cathode electrode, or electrical contact of the cathode electrode and the driver circuit can occur. この課題に対処するため、本発明では、ドライバ回路12などの上に少なくとも1層、好ましくは複数層の有機EL膜を画素電極上の有機EL膜形成と同時に形成する。 To address this problem, the present invention, at least one layer on top of such a driver circuit 12, preferably formed simultaneously with the organic EL film formed on the organic EL layer and a pixel electrode of a plurality of layers.

以下、本発明の駆動方法について説明をする。 Hereinafter, the method for driving the present invention. 図1に示すように、ゲート信号線17aは行選択期間に導通状態(ここでは図1のトランジスタ11がPチャネルトランジスタであるためローレベルで導通となる)となり、ゲート信号線17bは非選択期間時にオン電圧を印加する。 As shown in FIG. 1, (transistor 11 in FIG. 1 becomes conductive at the low level for a P-channel transistor in this case) the conducting state to the gate signal line 17a row selection period, and the gate signal line 17b is non-selection period sometimes a turn-on voltage is applied to.

ソース信号線18には寄生容量(図示せず)が存在する。 Parasitic capacitance (not shown) is present in the source signal line 18. 寄生容量は、ソース信号線18とゲート信号線17との交差部の容量、トランジスタ11b、トランジスタ11cのチャンネル容量などにより発生する。 Parasitic capacitance, the capacitance of the intersection of the source signal line 18 and the gate signal line 17, the transistor 11b, generated by such channel capacity of the transistor 11c.

寄生容量はソース信号線18だけでなく、ソースドライバIC14でも発生する。 Parasitic capacitance is not only the source signal line 18, also occurs in the source driver IC 14. 図17に図示するように、保護ダイオード171が主原因である。 As shown in FIG. 17, the protection diode 171 is a major cause. 保護ダイオード171は、IC14を静電気保護する目的を有するが、コンデンサとなり寄生容量ともなってしまう。 Protection diode 171 has the a IC14 purpose of electrostatic protection, it becomes also parasitic capacitance becomes capacitor. 一般的な保護ダイオードの容量は3〜5pFである。 Capacity of a typical protective diode is 3~5PF.

本発明のソースドライバIC(後に詳細に説明をする)では、図17に図示するように、接続端子155と電流出力回路164間にサージ低減抵抗172を形成または配置している。 In the source driver IC of the present invention (it will be described in detail later), as shown in FIG. 17, to form or place a surge reduced resistance 172 between the connection terminal 155 and current output circuit 164. 抵抗172はポリシリコンまたは拡散抵抗で形成する。 Resistor 172 is formed of polysilicon or a diffused resistor. 抵抗172の抵抗値は、1KΩ以上1MΩ以下とする。 The resistance value of the resistor 172 is less 1MΩ or 1K ohm. この抵抗172により、外部からの静電気が抑制される。 This resistor 172, external static electricity can be suppressed. したがって、保護ダイオード171のサイズが小さくともよい。 Accordingly, the size of the protection diode 171 may even smaller. 保護ダイオード171が小さければ保護ダイオードによる寄生容量の大きさも小さくなる。 The size of the parasitic capacitance due to the protective diode Smaller protection diode 171 is also small.

なお、図17ではソースドライバIC14内に抵抗172を形成または配置しているように図示しているがこれに限定するものではなく、抵抗172は、アレイ30に形成または配置してもよいことはいうまでもない。 It is not intended Although illustrated as being formed or disposed a resistor 172 in the source driver IC14 in FIG. 17 to be limited to this, the resistor 172, it may be formed or placed on the array 30 needless to say. また、ダイオード(トランジスタをダイオード構成にしたものを含む)171についても同様である。 Further, (including those of the transistors in diode configuration) diode 171 is the same for.

ダイオード171は、抵抗171としてみなされる。 Diode 171 is regarded as a resistance 171. 抵抗171aと171bはトリミングにより抵抗値を調整できるように構成することが好ましい。 Resistor 171a and 171b is preferably configured to adjust the resistance value by trimming. トリミングにより、抵抗値171aと171bの抵抗値を調整でき、ソース信号線18に流れるリーク電流をなくすことができる。 Trimming, to adjust the resistance value of the resistance 171a and 171b, it is possible to eliminate leakage current flowing through the source signal line 18. トリミング以外で抵抗値などを調整することも可能である。 It is also possible to adjust and resistance value than trimming. たとえば、抵抗171を拡散抵抗で形成することより、加熱することにより抵抗値を調整できる。 For example, from forming a resistance 171 in the diffusion resistor can adjust the resistance value by heating. たとえば、抵抗にレーザー光を照射し、加熱することにより抵抗値を変化させることができる。 For example, by irradiating a laser beam to the resistance, it is possible to change the resistance value by heating. また、ICチップを全体的にあるいは部分的に加熱することにより、ICチップ内に形成または構成された抵抗値を全体的にあるいは一部の抵抗の抵抗値を、調整あるいは変化させることができる。 Further, by wholly or partially heated IC chip, the formation or configured resistance in the IC chip resistance of the whole or part resistance can be adjusted or changed. また、複数の抵抗171aなどを形成し、1つ以上の抵抗171aとソース信号線18との接続をカットすることにより全体として抵抗値の調整を実現でき、リーク電流などをなくすことができる。 Further, such a formation plurality of resistors 171a, 1 or more can be realized to adjust the resistance value as a whole by cutting the connection between the resistor 171a and the source signal line 18, it can be eliminated, such as leakage current. 以上のトリミング、調整などに関する事項は抵抗172に対しても適用されることは言うまでもない。 Or trimming, it is the of course applicable to matters relating to such adjustment resistor 172.

ソース信号線18の電流値変化に要する時間tは、浮遊容量の大きさをC、ソース信号線の電圧をV、ソース信号線に流れる電流をIとすると、t=C・V/Iである。 Time t required for the current value change of the source signal line 18, the magnitude of the stray capacitance C, and the current flowing through the voltage of the source signal line V, and the source signal line when the I, is t = C · V / I . たとえば、プログラム電流を10倍大きくすれば、電流値変化に要する時間が10分の1に短くできる。 For example, if the program current 10 times larger, the time required for the current value change can be shortened to one-tenth. したがって、短い水平走査期間内に所定の電流値を書きこむためには電流値を増加させることが有効である。 Therefore, in order to write the predetermined current value within a short horizontal scanning period, it is effective to increase the current value.

プログラム電流をN倍にするとEL素子15に流れる電流もN倍となる。 Current flowing through the programmed current to the EL element 15 when N times also becomes N times. そのため、EL素子15の輝度もN倍となる。 Therefore, the luminance of the EL element 15 becomes N times. そこで、所定の輝度を得るために、たとえば、図1のトランジスタ17dの導通期間を1/Nにする。 Therefore, in order to obtain a predetermined brightness, for example, the conduction period of transistor 17d in FIG. 1 to 1 / N.

以上のように、ソース信号線18の寄生容量の充放電を十分に行い、所定の電流値を画素16のトランジスタ11aに電流プログラムを行うためには、ソースドライバ回路14から比較的大きな電流を出力する必要がある。 As described above, carefully charge and discharge the parasitic capacitance of the source signal line 18, in order to perform the current program a predetermined current value into the transistor 11a of the pixel 16, a relatively large current outputted from the source driver circuit 14 There is a need to. しかし、N倍のプログラム電流をソース信号線18に流すとこのプログラム電流値が画素16にプログラムされてしまい、所定の電流に対しN倍の大きな電流がEL素子15に流れる。 However, the program current is flowed to N times the program current to the source signal line 18 will be programmed into the pixel 16, a large current which is N times for a given current flows through the EL element 15. たとえば、10倍の電流でプログラムすれば、当然、10倍の電流がEL素子15に流れ、EL素子15は10倍の輝度で発光する。 For example, if program 10 times larger current, of course, 10 times the current flows through the EL element 15, the EL element 15 emits light at 10 times the brightness. 所定の発光輝度にするためには、EL素子15に流れる時間を1/10にすればよい。 To predetermined emission brightness can be time flowing through the EL element 15 to 1/10. このように駆動することにより、ソース信号線18の寄生容量を十分に充放電できるし、所定の発光輝度を得ることができる。 By driving in this way, to be fully charged and discharged parasitic capacitance of the source signal line 18, it is possible to obtain a predetermined emission luminance.

なお、10倍の電流値を画素のトランジスタ11a(正確にはコンデンサ19の端子電圧を設定している)に書き込み、EL素子15のオン時間を1/10にするとしたが、これは一例である。 The write transistor 11a of the pixel 10 times the current value (more precisely, is set the terminal voltage of the capacitor 19), but the on-time of EL device 15 set to be 1/10, which is an example . 場合によっては、10倍の電流値を画素のトランジスタ11aに書き込み、EL素子15のオン時間を1/5にしてもよい。 Optionally, writes a 10-fold current value into the transistor 11a of the pixel may be the on-time of EL device 15 to 1/5. 逆に、10倍の電流値を画素のトランジスタ11aに書き込み、EL素子15のオン時間を1/2倍にする場合もあるであろう。 Conversely, writing a 10-fold current value into the transistor 11a of the pixel, it will sometimes be half the on-time of EL device 15. また、1倍の電流値を画素のトランジスタ11aに書き込み、EL素子15のオン時間を1/5にしてもよい。 The write current value of 1 times the pixel transistor 11a may be the on-time of EL device 15 to 1/5.

本発明は、画素への書き込み電流を所定値以外の値にし、EL素子15に流れる電流を間欠状態にして駆動することに特徴がある。 The present invention, the write current into a pixel value other than the predetermined value, is characterized in that the current flowing through the EL element 15 to be driven in the intermittent state. 本明細書では説明を容易にするため、N倍の電流値を画素16の駆動用トランジスタ11に書き込み、EL素子15のオン時間を1/N倍にするとして説明する。 For ease of description herein, the write current value of N times the driving transistor 11 of the pixel 16 will be described the on-time of EL device 15 as to 1 / N times. しかし、これに限定するものではなく、N1倍(N1は1以上には限定されない)の電流値を画素16の駆動用トランジスタ11に書き込み、EL素子15のオン時間を1/(N2)倍(N2は1以上である。N1とN2とは異なる)でもよいことは言うまでもない。 However, not limited thereto, writes the current values ​​of N1 times (N1 is not limited to 1 or higher) to the driving transistor 11 of the pixel 16, 1 / (N2) times the period of the EL element 15 ( N2 is needless to say that may be different) is 1 or higher is .N1 and N2.

本発明の駆動方法は、たとえば、白ラスター表示とし、表示画面144の1フィールド(フレーム)期間の平均輝度をB0と仮定した場合、各画素16の輝度B1が平均輝度B0よりも高くなるように電流プログラムを行う駆動方法である。 The driving method of the present invention is, for example, on the white raster display, if the average luminance of one field (frame) period of the display screen 144 was assumed B0, so that the brightness B1 of each pixel 16 is higher than the average brightness B0 a driving method for performing a current program. かつ、少なくとも1フィールド(フレーム)期間において、非表示領域192が発生するようにする駆動方法である。 And a driving method to make at least one field (frame) period, the non-display area 192 is generated. したがって、本発明の駆動方法では、1フィールド(フレーム)期間の平均輝度はB1よりも低くなる。 Therefore, in the driving method of the present invention, the average brightness over one field (frame) period is lower than B1.

また、1フィールド(フレーム)期間において、通常輝度で電流プログラムを画素16に対し実施し、非表示領域192が発生するようにする駆動方法である。 Also, in one field (frame) period, conducted current program to the pixel 16 in a normal luminance is a driving method for the non-display area 192 so as to generate. この方式では、1フィールド(フレーム)期間の平均輝度は通常の駆動方法(従来の駆動方法)よりも低くなる。 In this method, it is lower than the average luminance conventional driving method of one field (frame) period (conventional drive method). しかし、動画表示性能を向上できる効果が発揮される。 However, the effect that it is possible to improve moving image display performance can be exhibited.

なお、本発明は、画素構成が電流プログラム方式のみに限定されない。 The present invention is a pixel configuration is not limited to current programming. たとえば、図26のような電圧プログラム方式の画素構成にも適用できる。 For example, it can be applied to the pixel configuration of the voltage program method such as FIG. 26. 1フレーム(フィールド)の所定期間を高い輝度で表示し、他の期間を非点灯状態にすることが、電圧駆動方式においても、動画表示性能の向上などに有効だからである。 The predetermined period of one frame (field) display with high luminance, that the other periods in a non-lighting state, even in the voltage driving method is because effective for improving moving image display performance. また、電圧駆動方式においても、ソース信号線18の寄生容量の影響は無視できない。 Also in the voltage driving method, the influence of the parasitic capacitance of the source signal line 18 can not be ignored. 特に大型EL表示パネルにおいて、寄生容量が大きいため、本発明の駆動方法を実施することは効果がある。 Particularly in a large-sized EL display panel, since parasitic capacitance is large, it is effective to carry out the driving method of the present invention.

なお、図23に図示するように、間欠する間隔(非表示領域192/表示領域193)は等間隔に限定するものではない。 Incidentally, as shown in FIG. 23, the intermittent to interval (non-display area 192 / display area 193) it is not limited to equal intervals. たとえば、ランダムでもよい(全体として、表示期間もしくは非表示期間が所定値(一定割合)となればよい)。 For example, it may be a random (as a whole, the display period or non-display period may if the predetermined value (constant ratio)). また、RGBで異なっていてもよい。 In addition, it may be different in RGB. つまり、白(ホワイト)バランスが最適になるように、R、G、B表示期間もしくは非表示期間が所定値(一定割合)となるように調整(設定)すればよい。 In other words, white as (white) balance is optimal, R, G, may be adjusted (set) as B display periods or non-display period becomes a predetermined value (constant ratio).

非表示領域192とは、ある時刻において非点灯EL素子15の画素16領域である。 The non-display region 192 is a pixel 16 area unlit EL element 15 at a certain time. 表示領域193とは、ある時刻において点灯EL素子15の画素16領域である。 The display region 193 is a pixel 16 area lighting EL element 15 at a certain time. 非表示領域192、表示領域193は、水平同期信号に同期して、1画素行ずつ位置がシフトしていく。 Non-display area 192, display area 193 is synchronized with the horizontal synchronizing signal, one pixel row position shifts.

本発明の駆動方法の説明を容易にするため、1/Nとは、1F(1フィールドまたは1フレーム)を基準にしてこの1Fを1/Nにするとして説明する。 To facilitate the description of the driving method of the present invention, the 1 / N, based on the 1F (1 field or 1 frame) it will be described as to the 1F to 1 / N. しかし、1画素行が選択され、電流値がプログラムされる時間(通常、1水平走査期間(1H))があるし、また、走査状態によっては誤差も生じることは言うまでもない。 However, one pixel row is selected, the time the current value is programmed to have (usually one horizontal scanning period (IH)), Further, it goes without saying that the error is also caused by the scan state. もちろん、ゲート信号線17aからの突き抜け電圧によっても、理想状態から変化する。 Of course, the punch-through voltage from the gate signal line 17a, changes from the ideal state. ここでは説明を容易にするため、理想状態として説明をする。 Here For ease of description, the description as an ideal state.

液晶表示パネルは、1F(1フィールドあるいは1フレーム)の期間の間は、画素に書き込んだ電流(電圧)を保持する。 The liquid crystal display panel during the period of 1F (1 field or 1 frame) holds the current (voltage) written into a pixel. そのため、動画表示を行うと表示画像の輪郭ぼけが発生するという課題が発生する。 Therefore, a problem that contour blurring of the displayed image a moving display is generated is generated.

有機(無機)EL表示パネル(表示装置)も1F(1フィールドあるいは1フレーム)の期間の間は、画素に書き込んだ電流(電圧)を保持する。 During the period of the organic (inorganic) EL display panel (display device) is also 1F (1 field or 1 frame) holds the current (voltage) written into a pixel. したがって、液晶表示パネルと同様の課題が発生する。 Therefore, the same problem as the liquid crystal display panel occurs. 一方、CRTのように電子銃で線表示の集合として画像を表示するディスプレイは、人間の眼の残像特性を用いて画像表示を行うため、動画表示画像の輪郭ぼけは発生しない。 Meanwhile, a display for displaying an image as a set of lines displayed in the electron gun as a CRT, since an image is displayed on the afterimage characteristics of the human eye, blurred outline of the video display image does not occur.

本発明の駆動方法では、1F/Nの期間の間だけ、EL素子15に電流を流し、他の期間(1F(N−1)/N)は電流を流さない。 In the driving method of the present invention, only during the period of 1F / N, a current flows to the EL element 15, during the remaining period (1F (N-1) / N) will not conduct current. 本発明の駆動方式を実施し、画面の一点を観測した場合を考える。 Implementing the driving method of the invention, consider the case of observing a point of the screen. この表示状態では、1Fごとに画像データ表示、黒表示(非点灯)が繰り返し表示される。 In this display state, the image data display for each 1F, black display (non-illumination) are repeated displayed. つまり、画像データ表示状態が時間的に間欠表示状態となる。 That is, the image data display state temporally an intermittent display state. 動画データ表示を間欠表示状態でみると、画像の輪郭ぼけがなくなり良好な表示状態を実現できる。 Looking at the video data displayed on an intermittent display state, edge blur is eliminated can realize good display state. つまり、CRTに近い動画表示を実現することができる。 In other words, it is possible to realize a moving picture display close to CRT.

本発明の駆動方法では、間欠表示を実現する。 In the driving method of the present invention, to achieve intermittent display. しかし、間欠表示を実施するにあたり、トランジスタ11dは最大でも1H周期でオンオフ制御するだけでよい。 However, carrying out the intermittent display, the transistor 11d need only off control by 1H period at the maximum. したがって、回路のメインクロックは従来と変わらないため、回路の消費電力が増加することもない。 Therefore, the main clock of the circuit does not change the conventional, the power consumption of the circuit is not increased. 液晶表示パネルでは、間欠表示を実現するために画像メモリが必要である。 The liquid crystal display panel, it is necessary to image memory in order to achieve intermittent display. 本発明は、画像データは各画素16に保持されている。 The present invention relates to an image data is held in each pixel 16. そのため、本発明の駆動方法において、間欠表示を実施するための画像メモリは不要である。 Therefore, in the driving method of the present invention, an image memory for performing intermittent display is not required.

本発明の駆動方法はスイッチングのトランジスタ11d、あるいはトランジスタ11e(図12など)などをオンオフさせるだけでEL素子15に流す電流を制御する。 The driving method of the present invention controls the current passed through the EL element 15 by simply turning on and off the switching transistor 11d or transistor 11e, (such as Fig 12). つまり、EL素子15に流れる電流Iwをオフしても、画像データはそのまま画素16のコンデンサ19に保持されている。 That is, even by turning off the current Iw flowing through the EL element 15, the image data is directly held in the capacitor 19 of the pixel 16. したがって、次のタイミングでスイッチング素子11dなどをオンさせ、EL素子15に電流を流せば、その流れる電流は前に流れていた電流値と同一である。 Accordingly, to turn on the switching element or the like 11d at the next timing, if a current is supplied to the EL element 15, the current flows is the same as the current value flowing in the front.

本発明では、黒挿入(黒表示などの間欠表示)を実現する際においても、回路のメインクロックをあげる必要がない。 In the present invention, even when to achieve black insertion (intermittent display such as black display), it is not necessary to raise the main clock of the circuit. また、時間軸伸張を実施する必要もないため、画像メモリも不要である。 Moreover, there is no need to elongate a time axis, the image memory is not necessary. また、有機EL素子15は電流を印加してから発光するまでの時間が短く、高速に応答する。 Further, the organic EL element 15 is the time to light emission from application of current responds quickly, requiring a short. そのため、動画表示に適し、さらに間欠表示を実施することにより、従来のデータ保持型の表示パネル(液晶表示パネル、EL表示パネルなど)の問題である動画表示の問題を解決できる。 Therefore, suitable for movie display, further by performing intermittent display, the conventional data holding type display panel (liquid crystal display panel, EL display panel, etc.) a video display problem which is a problem can be solved.

さらに、大型の表示装置でソース信号線18の配線長が長くなり、ソース信号線18の寄生容量が大きくなる場合は、N値を大きくすることにより対応できる。 Furthermore, the wiring length of the source signal line 18 becomes longer in a large display device, when the parasitic capacitance of the source signal line 18 is large, it corresponds by increasing the N value. ソース信号線18に印加するプログラム電流値をN倍にした場合、ゲート信号線17b(トランジスタ11d)の導通期間を1F/Nとすればよい。 If the program current applied to the source signal line 18 and the N times, the conduction period of the gate signal line 17b (the transistor 11d) may be set to 1F / N. これによりテレビ、モニターなどの大型表示装置などにも適用が可能である。 This makes it possible to apply the present TV, also in such a large display device such as a monitor.

電流駆動では、特に黒レベルの画像表示では20nA以下の微小電流で画素のコンデンサ19をプログラムする必要がある。 In current driving, it is necessary to program the capacitor 19 of the pixel in the following minute current 20nA, especially black level image display. したがって、寄生容量が所定値以上の大きさで発生すると、1画素行にプログラムする時間(基本的には1H以内である。ただし、2画素行を同時に書き込む場合もあるので1H以内に限定されるものではない。)内に寄生容量を充放電することができない。 Therefore, the parasitic capacitance is generated at a predetermined value or more in size, the time to program the one pixel row (basically within 1H. However, limited within 1H Because sometimes written two pixel rows simultaneously without.) it can not be charged and discharged parasitic capacitance within. 1H期間で充放電できなれば、画素への書き込み不足となり、解像度が出ない。 If possible charging and discharging in the 1H period becomes the insufficient writing to the pixel is not out resolution.

図1の画素構成の場合、図6(a)に示すように、電流プログラム時は、プログラム電流Iwがソース信号線18に流れる。 In the pixel configuration in FIG. 1, as shown in FIG. 6 (a), when the current program, the program current Iw flows through the source signal line 18. この電流Iwがトランジスタ11aを流れ、Iwを流す電流が保持されるように、コンデンサ19に電圧設定(プログラム)される。 The current Iw flows through the transistor 11a, so that the current Iw is held, is a voltage set (programmed) in the capacitor 19. このとき、トランジスタ11dはオープン状態(オフ状態)である。 At this time, the transistor 11d is open (off).

次に、EL素子15に電流を流す期間は、図6(b)のように、トランジスタ11c、11bがオフし、トランジスタ11dが動作する。 Then, a period when the current flows through the EL element 15, as shown in FIG. 6 (b), the transistors 11c, 11b are turned off, the transistor 11d is operated. つまり、ゲート信号線17aにオフ電圧(Vgh)が印加され、トランジスタ11b、11cがオフする。 That is, a turn-off voltage (Vgh) is applied to the gate signal line 17a, transistor 11b, 11c are turned off. 一方、ゲート信号線17bにオン電圧(Vgl)が印加され、トランジスタ11dがオンする。 On the other hand, on-voltage (Vgl) is applied to the gate signal line 17b, turning on the transistor 11d.

プログラム電流Iwが本来流す電流(所定値)のN倍であるとすると、図6(b)のEL素子15に流れる電流Ieも10倍になる。 When the program current Iw is assumed to be N times the current (predetermined value) flowing originally also becomes 10 times current Ie flowing through the EL element 15 in FIG. 6 (b). したがって、所定値の10倍の輝度でEL素子15は発光する。 Therefore, EL element 15 at 10 times the brightness of a predetermined value emits light. つまり、図18に図示するように、倍率Nを高くするほど、画素16の瞬時の表示輝度Bも高くなる。 In other words, as shown in FIG. 18, the higher the magnification N, the higher the display luminance B of the instantaneous pixel 16. 基本的には倍率Nと画素16の輝度とは比例関係となる。 A proportional relationship between the luminance magnification N and the pixel 16 is basically.

そこで、トランジスタ11dを本来オンする時間(約1F)の1/Nの期間だけオンさせ、他の期間(N−1)/N期間はオフさせれば、1F全体の平均輝度は所定の輝度となる。 Therefore, not only the on period of 1 / N of the time (approximately 1F) to turn on the original transistor 11d, other time periods (N-1) / N period if brought into OFF, the average luminance of the entire 1F is a predetermined luminance Become. この表示状態は、CRTが電子銃で画面を走査しているのと近似する。 This display state is approximated as CRT is scanning the screen with the electron gun. 異なる点は、画像を表示している範囲が画面全体の1/N(全画面を1とする)が点灯している点である(CRTでは、点灯している範囲は1画素行(厳密には1画素)である)。 The difference is that the range that is displaying an image of the entire screen 1 / N (and 1 full screen) is on (the CRT, the range is lit 1 pixel row (strictly is a 1 pixel)).

本発明では、この1F/Nの表示(点灯)領域193が、図19(b)に示すように表示画面144の上から下に移動する。 In the present invention, the display (lighting) area 193 of the 1F / N is moved from the top to the bottom of the display screen 144 as shown in FIG. 19 (b). なお、表示領域193の走査方向は、表示画面144の下から上であってもよい。 The scanning direction of the display area 193 may be from bottom of the display screen 144. また、ランダムであってもよい。 In addition, it may be a random.

本発明では、1F/Nの期間の間だけ、EL素子15に電流が流れ、他の期間(1F・(N−1)/N)は該当画素行のEL素子15には電流が流れない。 In the present invention, only during the period of 1F / N, a current flows through the EL element 15, during the remaining period (1F · (N-1) / N) is the EL elements 15 in the corresponding pixel rows no current flows. したがって、各画素16は間欠表示となる。 Thus, each pixel 16 becomes intermittent display. しかし、人間の目には残像により画像が保持された状態となるので、全画面が均一に表示されているように見える。 However, since a state of the image by residual image was retained in the human eye, it appears to full screen is uniformly displayed.

なお、図19に図示するように、書き込み画素行191aは非点灯表示領域192とする。 Incidentally, as shown in FIG. 19, the write pixel row 191a is non-illuminated display area 192. しかし、これは、図1、図2などの画素構成の場合である。 However, this is FIG. 1, a case of a pixel structure such as FIG. 図11、図12などで図示するカレントミラーの画素構成では、書き込み画素行191は点灯状態としてもよい。 11, in the pixel configuration of a current mirror shown in such FIG. 12, the write pixel row 191 may be illuminated. しかし、本明細書では、説明を容易にするため、主として、図1の画素構成を例示して説明をする。 However, in this specification, for ease of description, mainly, the description exemplifies the pixel configuration in Figure 1.

以上のように、図19、図23などのように所定駆動電流Iwよりも大きい電流でプログラムし、間欠駆動する駆動方法をN倍パルス駆動と呼ぶ。 As described above, FIG. 19, programmed with a current larger than the predetermined drive current Iw, such as FIG. 23, referred to a driving method for intermittently driving the N-fold pulse driving. 図19の駆動方法では1Fごとに画像データ表示、黒表示(非点灯)が繰り返し表示される。 In the driving method of FIG. 19 the image data display for each 1F, black display (non-illumination) are repeated displayed. つまり、画像データ表示状態が時間的に飛び飛び表示(間欠表示)状態となる。 That is, imaging data display state time becomes discontinuous display (intermittent display) state.

液晶表示パネル(本発明以外のEL表示パネル)では、1Fの期間、画素にデータが保持されているため、動画表示の場合は画像データが変化してもその変化に追従することができず、動画ボケとなっていた(画像の輪郭ボケ)。 In the liquid crystal display panel (EL display panel other than the present invention), because they are holding period of 1F, the data in pixel, in the case of moving image display can not follow the change even image data is changed, It has been a moving image blur (contour blurring of the image). しかし、本発明では画像を間欠表示するため、画像の輪郭ボケがなくなり良好な表示状態を実現できる。 However, in the present invention for intermittent display an image, the outline image blur is eliminated can realize good display state. つまり、CRTに近い動画表示を実現することができる。 In other words, it is possible to realize a moving picture display close to CRT.

図19に図示するように、駆動するためには、画素16の電流プログラム期間(図1の画素構成においては、ゲート信号線17aのオン電圧Vglが印加されている期間)と、EL素子15をオフまたはオン制御している期間(図1の画素構成においては、ゲート信号線17bのオン電圧Vglまたはオフ電圧Vghが印加されている期間)とを独立に制御できる必要がある。 As shown in FIG. 19, in order to drive the (in the pixel configuration of FIG. 1, the period during which the turn-on voltage Vgl of a gate signal line 17a is applied) current programming period of the pixel 16 and the EL element 15 (in the pixel configuration in Figure 1, the period during which the turn-on voltage Vgl or turn-off voltage Vgh of the gate signal line 17b is applied) period during which the oFF or oN control should be able to control the independently. したがって、ゲート信号線17aとゲート信号線17bは分離されている必要がある。 Therefore, the gate signal line 17a and gate signal line 17b must be separated.

たとえば、ゲートドライバ回路12から画素16に配線されたゲート信号線17が1本である場合、ゲート信号線17に印加されたロジック(VghまたはVgl)をトランジスタ11bに印加し、ゲート信号線17に印加されたロジックをインバータで変換(VglまたはVgh)して、トランジスタ11dに印加するという構成では、本発明の駆動方法は実施できない。 For example, if the gate signal line 17 wired in the pixel 16 from the gate driver circuit 12 is one, is applied to the gate signal line 17 Logic (Vgh or Vgl) is applied to the transistor 11b, the gate signal line 17 the applied logic is converted by the inverter (Vgl or Vgh), in the configuration that is applied to the transistor 11d, the driving method of the present invention can not be carried out. したがって、本発明では、ゲート信号線17aを操作するゲートドライバ回路12aと、ゲート信号線17bを操作するゲートドライバ回路12bが必要となる。 Therefore, in the present invention, the gate driver circuit 12a which operates the gate signal line 17a, the gate driver circuit 12b which operates the gate signal line 17b is required.

図19の駆動方法のタイミングチャートを図20に図示する。 The timing chart of the driving method of FIG. 19 is illustrated in Figure 20. なお、本発明などにおいて、説明を容易にするため、特に断りがない時の画素構成は図1であるとする。 Incidentally, in the present invention, such as, for ease of explanation, a particular pixel structure when otherwise noted diagrams 1. 図20でわかるように、各選択された画素行(選択期間は、1Hとしている)において、ゲート信号線17aにオン電圧(Vgl)が印加されている時(図20(a)を参照)には、ゲート信号線17bにはオフ電圧(Vgh)が印加されている(図20(b)を参照)。 As seen in FIG. 20, in each selected pixel row (it is assumed that the selection period is 1H) In, when the gate signal line 17a on voltage (Vgl) is applied (see Figure 20 (a)) is to the gate signal line 17b-off voltage (Vgh) is applied (see FIG. 20 (b)). この期間は、EL素子15には電流が流れていない(非点灯状態)。 During this period, no current flows through the EL element 15 (non-illuminated).

選択されていない画素行において、ゲート信号線17aにオフ電圧(Vgh)が印加され、ゲート信号線17bにはオン電圧(Vgl)が印加されている。 In the pixel rows that are not selected, it is applied a turn-off voltage (Vgh) to the gate signal line 17a, the gate signal line 17b on voltage (Vgl) is applied. また、この期間は、EL素子15に電流が流れている(点灯状態)。 Furthermore, this period, current flows through the EL element 15 (illuminated state). また、点灯状態では、EL素子15は所定のN倍の輝度(N・B)で点灯し、その点灯期間は1F/Nである。 Further, in the lighting state, EL device 15 is illuminated with a predetermined N times the brightness (N · B), the lighting period is 1F / N. したがって、1Fを平均した表示パネルの表示輝度は、(N・B)×(1/N)=B(所定輝度)となる。 Therefore, the display luminance of the display panel obtained by averaging 1F is a (N · B) × (1 / N) = B (predetermined luminance). なお、Nは1以上であればいずれの値でもよい。 Incidentally, N represents may be any value as long as 1 or more.

図21は、図20の動作を各画素行に適用した実施例である。 Figure 21 is an embodiment applied to each pixel row the operation of FIG. 20. ゲート信号線17に印加する電圧波形を示している。 It shows the voltage waveforms applied to gate signal line 17. 電圧波形は、オフ電圧をVgh(Hレベル)とし、オン電圧をVgl(Lレベル)としている。 Voltage waveform, the off voltage is Vgh (H level), and the on-voltage Vgl (L level). (1)、(2)などの添え字は選択している画素行番号を示している。 (1) shows the pixel line number selected subscripts such as (2).

図21において、ゲート信号線17a(1)が選択され(Vgl電圧)、選択された画素行のトランジスタ11aからソースドライバ回路14に向かってソース信号線18にプログラム電流が流れる。 In Figure 21, gate signal line 17a (1) is selected (Vgl voltage) and a programming current flows through the source signal line 18 in the direction from the transistor 11a in the selected pixel row to the source driver circuit 14. このプログラム電流は所定値のN倍である。 The programming current is N times the predetermined value. ただし、所定値とは画像を表示するデータ電流であるから、白ラスター表示などでない限り固定値ではない。 However, since the predetermined value is a data current that displays an image, not a fixed value unless in the case of white raster display. コンデンサ19には、N倍の電流がトランジスタ11aに流れるようにプログラムされる。 The capacitor 19, N times larger current is programmed to flow into the transistor 11a. 画素行(1)が選択されている時は、図1の画素構成ではゲート信号線17b(1)はオフ電圧(Vgh)が印加され、EL素子15には電流が流れない。 When the pixel row (1) is selected, the gate signal line 17b (1) in the pixel configuration of Figure 1 is applied off-voltage (Vgh), current does not flow through the EL element 15.

1H後には、ゲート信号線17a(2)が選択され(Vgl電圧)、選択された画素行のトランジスタ11aからソースドライバ回路14に向かってソース信号線18にプログラム電流が流れる。 After 1H, gate signal line 17a (2) is selected (Vgl voltage) and a programming current flows through the source signal line 18 in the direction from the transistor 11a in the selected pixel row to the source driver circuit 14. このプログラム電流は所定値のN倍である。 The programming current is N times the predetermined value. したがって、コンデンサ19にはN倍の電流がトランジスタ11aに流れるようにプログラムされる。 Thus, the capacitor 19 N times larger current is programmed to flow into the transistor 11a. 画素行(2)が選択されている時は、図1の画素構成ではゲート信号線17b(2)はオフ電圧(Vgh)が印加され、EL素子15には電流が流れない。 When pixel row (2) is selected, the gate signal line 17b (2) in the pixel configuration of Figure 1 is applied off-voltage (Vgh), current does not flow through the EL element 15. しかし、先の画素行(1)のゲート信号線17a(1)にはオフ電圧(Vgh)が印加され、ゲート信号線17b(1)にはオン電圧(Vgl)が印加されるため、点灯状態となっている。 However, since the gate signal line 17a (1) of the previous pixel row (1) is applied a turn-off voltage (Vgh), a turn-on voltage (Vgl) is applied to the gate signal line 17b (1), on state It has become.

次の1H後には、ゲート信号線17a(3)が選択され、ゲート信号線17b(3)はオフ電圧(Vgh)が印加され、画素行(3)のEL素子15には電流が流れない。 After the next 1H, gate signal line 17a (3) is selected, the gate signal line 17b (3) is off-voltage (Vgh) is applied, no current flows through the EL element 15 of the pixel row (3). しかし、先の画素行(1)、(2)のゲート信号線17a(1)、17a(2)にはオフ電圧(Vgh)が印加され、ゲート信号線17b(1)、17b(2)にはオン電圧(Vgl)が印加されるため、点灯状態となっている。 However, the previous pixel row (1), gate signal line 17a of (2) (1), 17a (2) off-voltage (Vgh) is applied to the gate signal line 17b (1), the 17b (2) since the on voltage (Vgl) is applied, and has a lighting state.

以上の動作を、1Hの同期信号に同期して画像を表示していく。 The above operation is going to display the image in synchronization with the synchronization signal 1H. しかし、図21の駆動方式では、EL素子15にはN倍の電流が流れる。 However, in the driving method of FIG. 21, N times larger current flows through the EL element 15. したがって、表示画面144はN倍の輝度で表示される。 Thus, the display screen 144 is displayed in N-fold luminance. もちろん、この状態で所定の輝度表示を行うためには、プログラム電流を1/Nにしておけばよいことは言うまでもない。 Of course, in order to perform a predetermined brightness display in this state, the programming current it is sufficient to to 1 / N of course. 1/Nの電流であれば寄生容量などにより書き込み不足が発生するため、高い電流でプログラムし、黒画面(非点灯表示領域)192の挿入により所定の輝度を得るのが本発明の基本的な主旨である。 Since insufficient writing by parasitic capacitance if current 1 / N occurs, programmed with high current, to obtain a predetermined brightness is basically of the invention by insertion of a black screen (non-illuminated display area) 192 it is the gist.

しかし、寄生容量の影響が無視できるあるいは影響が軽微の場合は、N=1として、本発明の駆動方法を実施してもよいことはいうまでもない。 However, when the influence of the parasitic capacitance is negligible can or effects ignored, as N = 1, it is needless to say that the driving method of the present invention may be implemented. この駆動方法は、図99から図116などを用いて後ほど説明をする。 The driving method later be described with reference to such Figure 116 from FIG. 99.

なお、本発明の駆動方法において、所定電流よりも高い電流がEL素子15に流れるようにし、ソース信号線18の寄生容量を十分に充放電するという概念である。 Incidentally, in the driving method of the present invention, a concept of higher than a predetermined current current to flow in the EL element 15, to sufficiently charge and discharge the parasitic capacitance of the source signal line 18. つまり、EL素子15にN倍の電流を流さなくともよい。 That may not shed N times larger current through EL elements 15. たとえば、EL素子15に並列に電流経路を形成し(ダミーのEL素子を形成し、このEL素子は遮光膜を形成して発光させないなど)、ダミーEL素子とEL素子15に分流してプログラム電流を流しても良い。 For example, to form a current path in parallel with the EL element 15 (form a dummy EL element, etc. This EL element is not emitting light by forming the light shielding film), the program current is diverted to the dummy EL device and EL device 15 it may be shed. たとえば、プログラム対象の画素16に書き込むプログラム電流が0.2μAとし、ソースドライバ回路14から出力するプログラム電流を2.0μAとする。 For example, program current which writes to the pixel 16 to be programmed is a 0.2 .mu.A, and 2.0μA program current outputted from the source driver circuit 14. したがって、ソースドライバ回路14から見れば、N=2.0/0.2=10である。 Therefore, when viewed from the source driver circuit 14, a N = 2.0 / 0.2 = 10. ソースドライバ回路14から出力されたプログラム電流のうち、1.8μA(2.0−0.2)をダミー画素に流す。 Of the output program current from the source driver circuit 14, flow 1.8μA a (2.0-0.2) in the dummy pixel. 残りの0.2μAを対象画素16の駆動用トランジスタ11aに流す。 Flow remaining 0.2μA the driver transistor 11a of the pixel 16. ダミー画素行は発光させないか、もしくは、遮光膜などを形成し、発光していても視覚的に見えないように構成する。 The dummy pixel row is either not emit light, or the like to form light-shielding film is configured not look visually also be luminescent.

以上のように構成することにより、ソース信号線18に流す電流をN倍に増加させることにより、駆動用トランジスタ11aにN倍の電流が流れるようにプログラムすることができる。 By the above configuration, by increasing the current passed through the source signal line 18 N times, it can be programmed to N times larger current flows through the driver transistor 11a. また、EL素子15には、N倍よりは十分小さい電流を流すことができることになる。 Further, the EL element 15, will be able to flow sufficiently smaller current than N times.

図19(a)は、表示画面144への書き込み状態を図示している。 FIG. 19 (a) illustrates a written state of the display screen 144. 図19(a)において、191aは書き込み画素行である。 In FIG. 19 (a), 191a is a write pixel row. ソースドライバIC14から各ソース信号線18にプログラム電流が供給される。 Program current is supplied to the source signal line 18 from the source driver IC 14. なお、図19などでは1H期間に書き込む画素行は1行である。 The pixel rows to be written in the 1H period, etc. FIG. 19 is a single line. しかし、何ら1Hに限定するものではなく、0.5H期間でも、2H期間でもよい。 However, not in any way limited to 1H, even 0.5H period, or a 2H period. また、ソース信号線18にプログラム電流を書き込むとしたが、本発明は電流プログラム方式に限定するものではなく、ソース信号線18に書き込まれるのは電圧である電圧プログラム方式(図28など)でもよい。 Although the writing program current to the source signal line 18, the present invention is not limited to current programming, to be written to the source signal line 18 (including Fig. 28) voltage program method, which is a voltage even better .

図19(a)において、ゲート信号線17aが選択されるとソース信号線18に流れる電流がトランジスタ11aにプログラムされる。 In FIG. 19 (a), when the gate signal line 17a is selected, the current flowing through the source signal line 18 is programmed into the transistor 11a. この時、ゲート信号線17bはオフ電圧が印加されEL素子15には電流が流れない。 At this time, the gate signal line 17b is current does not flow through the EL element 15 off voltage is applied. これは、EL素子15側にトランジスタ11dがオン状態であると、ソース信号線18からEL素子15の容量成分が見え、この容量に影響されてコンデンサ19に十分に正確な電流プログラムができなくなるためである。 This is because when the EL element 15 side transistor 11d is in on-state, a capacitance component of EL element 15 from the source signal line 18 is visible, it becomes impossible sufficiently accurate current program to the capacitor 19 is affected in this capacity it is. したがって、図1の構成を例にすれば、図19(b)で示すように電流を書き込まれている画素行は非点灯領域192となる。 Thus, if as an example the configuration of FIG. 1, a pixel row written with current, as shown in FIG. 19 (b) a non-illuminated area 192.

今、N(ここでは、先に述べたようにN=10とする)倍の電流でプログラムしたとすれば、画面の輝度は10倍になる。 Now, N (here, previously to N = 10 as mentioned) if programmed at double the current, brightness of the screen becomes 10 times. したがって、表示画面144の90%の範囲を非点灯領域192とすればよい。 Therefore, it is sufficient 90% of the display screen 144 and the non-illuminated area 192. 表示パネルの表示画面144の水平走査線がQCIFの220本(S=220)とすれば、22本を表示領域193とし、220−22=198本を非表示領域192とすればよい。 If 220 present horizontal scanning line is QCIF display screen 144 of the display panel (S = 220), the display area 193 to the 22 may be a non-display region 192 of the present 220-22 = 198. 一般的に述べれば、水平走査線(画素行数)をSとすれば、S/Nの領域を表示領域193とし、この表示領域193をN倍の輝度で発光させる(Nは1以上の値である)。 Generally speaking, if the horizontal scanning lines (pixel rows) and S, S / N-region of the display region 193, emitted to (N is 1 or more values ​​of the display region 193 in N-fold luminance in is). この表示領域193を画面の上下方向に走査する。 Scanning the display area 193 in the vertical direction of the screen. したがって、S(N−1)/Nの領域は非点灯領域192とする。 Accordingly, the area of ​​S (N-1) / N is a non-illuminated area 192. この非点灯領域は黒表示(非発光)である。 The non-illuminated area is in the black display (non-emitting). また、この非発光部192は、トランジスタ11dをオフさせることにより実現する。 Also, the non-light emitting portion 192 is realized by turning off the transistor 11d. なお、N倍の輝度で点灯させるとしたが、当然のことながら明るさ調整、ガンマ調整によりN倍の値は変化することは言うまでもない。 Although a are turned on with the N-fold luminance, of course brightness adjustment, it is needless to say that the value of N times is changed by gamma adjustment.

また、先の実施例で、10倍の電流でプログラムしたとすれば、画面の輝度は10倍になり、表示画面144の90%の範囲を非点灯領域192とすればよいとした。 Further, in the previous example, if programmed with a 10-fold current, the luminance of the screen becomes 10 times, was 90% of the display screen 144 may be the non-illuminated area 192. しかし、これは、RGBの画素を共通に非点灯領域192とすることに限定するものではない。 However, this is not limited to a non-illuminated area 192 of RGB pixels in common. 例えば、Rの画素は1/8を非点灯領域192とし、Gの画素は1/6を非点灯領域192とし、Bの画素は1/10を非点灯領域192と、それぞれの色により変化させてもよい。 For example, the R pixel and the non-illuminated area 192 1/8, the pixel of the G and non-illuminated area 192 1/6, and B pixels and the non-illuminated area 192 1/10, is changed by each color it may be. また、RGBの色で個別に非点灯領域192(あるいは点灯領域193)を調整できるようにしてもよい。 Also, it may be adjusted individually non-illuminated area in the RGB color 192 (or illuminated area 193). これらを実現するためには、R、G、Bで個別のゲート信号線17bが必要になる。 To realize these, R, G, it is necessary to separate the gate signal line 17b in B. しかし、以上のRGBの個別調整を可能にすることにより、ホワイトバランスを調整することが可能になり、各階調において色のバランス調整が容易になる。 However, by allowing individual adjustment of the above RGB, it is possible to adjust the white balance, it is easy to color balance adjustment of each gradation. この実施例を図22に示す。 This embodiment is shown in FIG. 22.

図19(b)に図示するように、書き込み画素行191aを含む画素行を非点灯領域192とし、書き込み画素行191aよりも上画面のS/N(時間的には1F/N)の範囲を表示領域193とする(書き込み走査が画面の上から下方向の場合、画面を下から上に走査する場合は、その逆となる)。 As shown in FIG. 19 (b), the pixel row including the write pixel row 191a and the non-illuminated area 192, the range of S / N (in time 1F / N) of the upper screen than the write pixel row 191a the display area 193 (when write scan is downward from the top of the screen, when scanning on the screen from the bottom, and vice versa). 画像表示状態は、表示領域193が帯状になって、画面の上から下に移動する。 Image display state, the display region 193 becomes a strip, moves from top to bottom of the screen.

図19の表示では、1つの表示領域193が画面の上から下方向に移動する。 In the display of Figure 19, one display area 193 moves from top to bottom of the screen. フレームレートが低いと、表示領域193が移動するのが視覚的に認識される。 When the frame rate is low, the display area 193 to movement is visually recognized. 特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。 In particular, it tends to be recognized, such as when moving when closing the eyelids, or face down.

この課題に対しては、図23に図示するように、表示領域193を複数に分割するとよい。 To deal with this problem, as shown in FIG. 23, it is preferable to divide the display area 193 into a plurality. この分割された総和がS(N−1)/Nの面積となれば、図19の明るさと同等になる。 If the divided sum to the area of ​​S (N-1) / N, becomes equal to the brightness of FIG. 19. なお、分割された表示領域193は等しく(等分に)する必要はない。 Incidentally, the divided display area 193 is equal (equally) need not be. また、分割された非表示領域192も等しくする必要はない。 Moreover, it is not necessary to equally non-display area 192 divided.

以上のように、表示領域193を複数に分割することにより画面のちらつきは減少する。 As described above, flickering is reduced by dividing the display area 193 into a plurality. したがって、フリッカの発生はなく、良好な画像表示を実現できる。 Thus, a flicker-free good image display can be achieved. なお、分割はもっと細かくしてもよい。 It should be noted that the division may be more finely. しかし、分割するほど動画表示性能は低下する。 However, the video display performance enough to divide is reduced.

図24は、ゲート信号線17の電圧波形およびELの発光輝度を図示している。 Figure 24 illustrates the emission luminance of the voltage waveform and EL of the gate signal line 17. 図24で明らかなように、ゲート信号線17bをVglにする期間(1F/N)を複数に分割(分割数K)している。 As is apparent in FIG. 24, a period (1F / N) is divided into a plurality of parts (the number K) to the gate signal line 17b to Vgl. つまり、Vglにする期間は1F/(K・N)の期間をK回実施する。 In other words, the period that Vgl is the period of 1F / (K · N) repeats K times. このように制御すれば、フリッカの発生を抑制でき、低フレームレートの画像表示を実現できる。 Thus controlled, it is possible to suppress the generation of flicker can be realized an image display of a low frame rate.

画像の分割数は可変できるように構成することが好ましい。 The division number of the image is preferably configured to variably. たとえば、ユーザーが明るさ調整スイッチを押すことにより、あるいは明るさ調整ボリウムを回すことにより、この変化を検出してKの値を変更してもよい。 For example, when the user presses a brightness adjustment switch or turns a brightness adjustment volume may change the value of K by detecting this change. また、ユーザーが輝度を調整するように構成してもよい。 Further, it may be configured so that the user adjusts the brightness. 表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。 Content of the image to be displayed manually or may be configured to be automatically changed by the data.

図24などにおいて、ゲート信号線17bをVglにする期間(1F/N)を複数に分割(分割数K)し、Vglにする期間は1F/(K・N)の期間をK回実施するとしたが、これ限定するものではない。 In such Figure 24, plurality of divided periods (1F / N) to the gate signal line 17b is set to Vgl and (division number K), time to Vgl is the period of 1F / (K · N) was performed K times but not to this limit. 1F/(K・N)の期間をL(L≠K)回実施してもよい。 The period of 1F / (K · N) may be carried L (L ≠ K) times. つまり、本発明は、EL素子15に流す期間(時間)を制御することにより表示画面144を表示するものである。 That is, the present invention is to display the display screen 144 by controlling the period (time) passed through the EL element 15. したがって、1F/(K・N)の期間をL(L≠K)回実施することは本発明の技術的思想に含まれる。 Therefore, 1F / to the (K · N) period for implementing L (L ≠ K) times is included in the technical idea of ​​the present invention. また、Lの値を変化させることにより、表示画面144の輝度をデジタル的に変更することができる。 In addition, by varying the value of L, it is possible to change the brightness of the display screen 144 digitally. たとえば、L=2とL=3では50%の輝度(コントラスト)変化となる。 For example, L = 2 and L = 3 at 50% change of brightness (contrast) between. また、画像の表示領域193を分割する時、ゲート信号線17bをVglにする期間は同一期間に限定するものではない。 Furthermore, when dividing a display area 193 of the image, the period of the gate signal line 17b is set to Vgl is not limited to the same period.

以上の実施例は、トランジスタ11dまたは切り換え回路71などによりEL素子15に流れる電流を遮断し、また、EL素子15に流れる経路を形成することにより、表示画面144をオンオフ(点灯、非点灯)するものであった。 Above example, it cuts off the current flowing through the EL element 15 due transistor 11d or switching circuit 71, also, by forming a path flowing through the EL element 15 to turn on and off the display screen 144 (lighting, non-lighting) It was those. つまり、コンデンサ19に保持された電荷により駆動用トランジスタ11aに複数回、略同一電流を流すものである。 That is, a plurality of times to the driving transistor 11a by the charge held in the capacitor 19, is intended to flow a substantially same current. 本発明はこれに限定するものではない。 The present invention is not limited thereto. たとえば、コンデンサ19に保持された電荷を充放電させることにより、表示画面144をオンオフ(点灯、非点灯)する方式でもよい。 For example, by charging and discharging the electric charges held in the capacitor 19, the display screen 144 off (lighting, non-lighting) may be to scheme.

図25は図23の画像表示状態を実現するための、ゲート信号線17に印加する電圧波形である。 Figure 25 is for realizing the image display state of FIG. 23 is a voltage waveform applied to the gate signal line 17. 図25と図21の差異は、ゲート信号線17bの動作である。 The difference of FIG. 25 and FIG. 21 is an operation of the gate signal line 17b. ゲート信号線17bは画面を分割する個数に対応して、その個数分だけオンオフ(VglとVgh)動作する。 The gate signal line 17b is corresponding to the number of dividing the screen, on-off by the quantity fraction (Vgl and Vgh) operates. 他の点は図21と同一であるので説明を省略する。 It omitted since the other points are the same as FIG. 21.

EL表示装置における黒表示は完全に非点灯であるから、液晶表示パネルを間欠表示した場合のように、コントラスト低下もない。 Since black display on EL display device is a completely non-lighting, as in the case of intermittent display of the liquid crystal display panel, there is no reduction in contrast. また、図1、図6、図7、図8、図9、図10、図11、図12、図28の構成においては、トランジスタ11dあるいはトランジスタ11eもしくは切り換え回路71をオンオフ操作するだけで間欠表示を実現できる。 Further, FIGS. 1, 6, 7, 8, 9, in the configuration of FIG. 10, 11, 12, 28, intermittent display in the transistor 11d or transistor 11e or switching circuit 71 only on-off operation It can be realized. これは、コンデンサ19に画像データがメモリ(アナログ値であるから階調数は無限大)されているからである。 This is because the image data in the capacitor 19 (the number of gradations from an analog value infinite) memory is. つまり、各画素16に、画像データは1Fの期間中は保持されている。 In other words, in each pixel 16, the image data during the period of 1F is maintained. この保持されている画像データに相当する電流をEL素子15に流すか否かを、トランジスタ11d、11eなどの制御により実現しているのである。 Whether or not to pass a current corresponding to image data to which this is held to the EL element 15, with each other to achieve the control of such transistors 11d, 11e.

したがって、以上の駆動方法は、電流駆動方式に限定されるものではなく、電圧駆動方式にも適用できるものである。 Accordingly, the foregoing driving method, not limited to the current driving system, it is also applicable to the voltage driving method. つまり、EL素子15に流す電流が各画素内で保存している構成において、駆動用トランジスタ11をEL素子15間の電流経路をオンオフすることにより、間欠駆動を実現するものである。 In other words, in a configuration in which current passed through the EL element 15 is stored in each pixel by the driving transistor 11 on and off a current path between EL device 15, it realizes the intermittent drive.

コンデンサ19の端子電圧を維持することはフリッカ低減と低消費電力化に重要である。 Maintaining the terminal voltage of the capacitor 19 is important to the flicker reduction and lower power consumption. 1フィールド(フレーム)期間でコンデンサ19の端子電圧が変化(充放電)すると、画面輝度が変化し、フレームレートが低下した時にちらつき(フリッカなど)が発生するからである。 Then one field (frame) terminal voltage of the capacitor 19 is changed in the period (charge and discharge), the screen luminance is changed, because flickering when the frame rate is lowered (such as flicker) occurs. トランジスタ11aが1フレーム(1フィールド)期間でEL素子15に流す電流は、少なくとも65%以下に低下しないようにする必要がある。 Current transistor 11a is passed through the EL element 15 by one frame (one field) period, it is necessary not to decrease at least 65% less. この65%とは、画素16に書き込み、EL素子15に流す電流の最初が100%とした時、次のフレーム(フィールド)で前記画素16に書き込む直前のEL素子15に流す電流が65%以上とすることである。 And the 65%, the writing into the pixel 16, when the first current passed through the EL element 15 was 100%, the next frame (field) in the current passed through the EL element 15 just before writing to the pixel 16 is more than 65% is that it.

図1の画素構成では、間欠表示を実現する場合としない場合では、1画素を構成するトランジスタ11の個数に変化はない。 In the pixel configuration in Figure 1, in the case where no case of realizing the intermittent display, no change in the number of transistors 11 forming one pixel. つまり、画素構成はそのままで、ソース信号線18の寄生容量の影響を除去し、良好な電流プログラムを実現している。 That is, the pixel structure is intact, remove the influence of the parasitic capacitance of the source signal line 18, and achieve a good current program. その上、CRTに近い動画表示を実現しているのである。 Moreover, with each other to achieve a moving picture display close to CRT.

また、ゲートドライバ回路12の動作クロックはソースドライバ回路14の動作クロックに比較して十分に遅いため、回路のメインクロックが高くなるということはない。 Further, the operation clock of the gate driver circuit 12 is sufficiently slow compared to the operation clock of the source driver circuit 14, not that the main clock of the circuit is increased. また、Nの値の変更も容易である。 Further, changing the value of N is easy.

なお、画像表示方向(画像書き込み方向)は、1フィールド(1フレーム)目では画面の上から下方向とし、つぎの第2フィールド(フレーム)目では画面の下から上方向としてもよい。 Incidentally, the image display direction (image writing direction), a downward direction from the top of the screen in one field (one frame) eyes may be upward from the bottom of the screen in the second field (frame) follows. つまり、上から下方向と、下から上方向とを交互にくりかえす。 That is, repeated and downwardly from the top, and upward direction alternately.

また、1フィールド(1フレーム)目では画面の上から下方向とし、いったん、全画面を黒表示(非表示)とした後、つぎの第2フィールド(フレーム)目では画面の下から上方向としてもよい。 Further, a downward direction from the top of the screen in one field (one frame) eyes, once after the entire screen has a black display (non-display), in the second field (frame) following the upward direction of the screen it may be. また、いったん、全画面を黒表示(非表示)としてもよい。 Also, once it may be black display full screen (not shown). また、画面の中央部から走査してもよい。 It is also possible to scan from the center of the screen. また、走査開始位置をランダム化してもよい。 Further, the scanning start position may be randomized.

なお、以上の駆動方法の説明では、画面の書き込み方法を画面の上から下あるいは下から上としたが、これに限定するものではない。 In the above description of the driving method, although the upper from the lower or bottom writing method for image from the top of the screen, not limited thereto. 画面の書き込み方向は、絶えず画面の上から下あるいは下から上と固定し、非表示領域192の動作方向を1フィールド目では画面の上から下方向とし、つぎの第2フィールド目では画面の下から上方向としてもよい。 Writing direction of the screen, constantly fixed to the upper from the lower or down from the top of the screen, and downwards to the direction of movement of the non-display area 192 in the first field from the top of the screen, the bottom of the screen in the second field of the next it may be used as the above direction from. また、1フレームを3フィールドに分割し、第1のフィールドではR、第2のフィールドではG、第3のフィールドではBとして、3フィールドで1フレームを形成するとしてもよい。 Further, 1 is divided frame into three fields, the first field R, the second field G, as in the third field B, may form one frame in three fields. また、1水平走査期間(1H)ごとに、R、G、Bを切り替えて表示してもよい(図25から図39とその説明などを参照のこと)。 Further, 1 for each horizontal scanning period (IH), R, G, (see such as Fig. 39 and description thereof Figure 25) displayed may be switched to B. 以上の事項は他の本発明の実施例でも同様である。 The items mentioned above also apply in the Examples of the other present invention.

非表示領域192は完全に非点灯状態である必要はない。 Non-display area 192 need not be totally non-illuminated. 微弱な発光あるいは低輝度の画像表示があっても実用上は問題ない。 No practical problems even if the image display of the weak light emission or low luminance. つまり、表示(点灯)領域193よりも表示輝度が低い領域と解釈するべきである。 In other words, it should be interpreted as displaying (lighting) region is lower display brightness than the region 193. また、非表示領域192とは、R、G、B画像表示のうち、1色または2色のみが非表示状態という場合も含まれる。 Also, the non-display area 192, R, G, B image display of only one color or two colors but also the case that the non-display state. また、R、G、B画像表示のうち、1色または2色のみが低輝度の画像表示状態という場合も含まれる。 Also, R, G, B image display of only one color or two colors but also the case that the image display state of low luminance.

基本的には表示領域193の輝度(明るさ)が所定値に維持される場合、表示領域193の面積が広くなるほど、表示画面144の輝度は高くなる。 If basically the brightness of the display area 193 (brightness) is kept at a predetermined value, as the area of ​​the display region 193 becomes wider, the brightness of the display screen 144 increases. たとえば、表示領域193の輝度が100(nt)の場合、表示領域193が全表示画面144に占める割合を10%から20%にすれば、画面の輝度は2倍となる。 For example, when the brightness of the display area 193 is 100 (nt), if the percentage display area 193 occupies the entire display screen 144 from 10% to 20%, the brightness of the screen is doubled. したがって、全表示画面144に占める表示領域193の面積を変化させることにより、画面の表示輝度を変化させることができる。 Therefore, by changing the area of ​​the display area 193 to the total display screen 144, it is possible to change the display brightness of the screen. 表示画面144の表示輝度は、表示画面144に占める表示領域193の割合に比例する。 Display brightness of the display screen 144 is proportional to the ratio of the display area 193 occupying the display screen 144.

表示領域193の面積は、図14に図示するシフトレジスタ回路141へのデータパルス(ST2)を制御することにより、任意に設定できる。 Area of ​​the display area 193, by controlling the data pulse (ST2) to the shift register circuit 141 shown in FIG. 14, can be arbitrarily set. また、データパルスの入力タイミング、周期を変化させることにより、図23の表示状態と図19の表示状態とを切り替えることができる。 The input timing of the data pulses, by varying the period, it is possible to switch the display state of the display state and 19 in FIG. 23. 1F周期でのデータパルス数を多くすれば、表示画面144は明るくなり、少なくすれば、表示画面144は暗くなる。 If increasing the number of data pulses in the 1F period, the display screen 144 is brighter, if less, the display screen 144 becomes dark. また、連続してデータパルスを印加すれば図19の表示状態となり、間欠にデータパルスを入力すれば図23の表示状態となる。 Further, by applying a data pulse is continuously becomes the display state of FIG. 19, the display state of FIG. 23 by entering the data pulses intermittently.

従来の画面の輝度調整では、表示画面144の輝度が低い時は、階調性能が低下する。 In brightness adjustment of a conventional screen, when the low brightness of the display screen 144, the gradation performance is reduced. つまり、高輝度表示の時は64階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない場合がほとんどである。 That is, even can be achieved is 64 gray scale display at high brightness display, when a low luminance display is in most cases half can only display the following number of gradations. これに比較して、本発明の駆動方法では、画面の表示輝度に依存せず、最高の64階調表示を実現できる。 In comparison, in the driving method of the present invention, without depending on the display brightness of the screen can be realized up to 64 grayscale display.

以上の実施例は、主として、N=2倍、4倍などにする実施例であった。 Above example, primarily, N = 2 times, was embodiments to like four times. しかし、本発明は整数倍に限定されるものではないことは言うまでもない。 However, the present invention is of course not limited to an integral multiple. また、N=1より大きいことに限定されるものでもない。 Further, the present invention is not limited to be greater than N = 1. たとえば、ある時刻で表示画面144の半分以下の領域を非点灯領域192とすることもある。 For example, sometimes a non-illuminated area 192 less than half the area of ​​the display screen 144 at a certain time. 所定値の5/4倍の電流Iwで電流プログラムし、1Fの4/5期間点灯させれば、所定の輝度を実現できる。 And current programming in 5/4 times the current Iw of predetermined value, if 4/5 period lighting of 1F, can be realized a predetermined brightness.

本発明は、これに限定されるものではない。 The present invention is not limited thereto. 一例として、10/4倍の電流Iwで電流プログラミングし、1Fの4/5期間の間点灯させるという方法もある。 As an example, current programming at 10/4 times the current Iw, there is a method to illuminate the EL element for 4/5 period of 1F. この場合は、所定輝度の2倍で点灯する。 In this case, it lit at twice the predetermined luminance. また、5/4倍の電流Iwで電流プログラミングし、1Fの2/5期間の間点灯させるという方法もある。 In addition, current programming at 5/4 times the current Iw, there is a method to illuminate the EL element for 2/5 period of 1F. この場合は、所定輝度の1/2倍で点灯する。 In this case, it lights in half the predetermined luminance. また、5/4倍の電流Iwで電流プログラミングし、1Fの1/1期間の間点灯させるという方法もある。 In addition, current programming at 5/4 times the current Iw, there is a method to illuminate the EL element for 1/1 period of 1F. この場合は、所定輝度の5/4倍で点灯する。 In this case, it lit by 5/4 times the predetermined brightness. また、1倍の電流Iwで電流プログラミングし、1Fの1/4期間の間点灯させるという方法もある。 In addition, current programming in 1 times the current Iw, there is a method to illuminate the EL element for 1/4 period of 1F. この場合は、所定輝度の1/4倍で点灯する。 In this case, it lights 1/4 times the predetermined brightness.

つまり、本発明は、プログラム電流の大きさと、1Fの点灯期間を制御することにより、表示画面の輝度を制御する方式である。 That is, the present invention is, by controlling the magnitude of programming current, a lighting period of 1F, a method of controlling the brightness of the display screen. 1F期間よりも短い期間点灯させることにより、黒画面192を挿入でき、動画表示性能を向上できる。 By short period lit than 1F period can insert a black screen 192, can be improved moving image display performance. 逆に、Nを1以上とし、1Fの期間、常時点灯させることにより明るい画面を表示できる。 Conversely, the N and 1 or more, a period of 1F, can display a bright screen by lighting at all times.

好ましくは、画素に書き込む電流(ソースドライバ回路14から出力するプログラム電流)は、画素サイズがA平方mmとし、白ラスター表示所定輝度をB(nt)とした時、プログラム電流I(μA)は、 Preferably, the current to be written to the pixel (the program current outputted from the source driver circuit 14), the pixel size is set to A square mm, when the white raster display predetermined brightness was B (nt), the program current I (.mu.A) is
(A×B)/20 ≦ I ≦ (A×B) (A × B) / 20 ≦ I ≦ (A × B)
の範囲とすることが好ましい。 It is preferable that the range. 発光効率が良好となり、かつ、電流書込み不足が解消する。 Luminous efficiency is improved, and current insufficient writing is eliminated.

さらに、好ましくは、プログラム電流I(μA)は、 Further, preferably, the programming current I (.mu.A) is
(A×B)/10 ≦ I ≦ (A×B) (A × B) / 10 ≦ I ≦ (A × B)
の範囲とすることが好ましい。 It is preferable that the range.

図20、図24では、ゲート信号線17aの動作タイミングとゲート信号線17bの書込みタイミングには言及していない。 20, FIG. 24, the write timing of the operation timing and the gate signal line 17b of the gate signal line 17a is not mentioned. しかし、ある画素が選択されているとした時(上記画素が接続されているゲート信号線17aにオン電圧が印加されている時)、その前後の1H期間(1水平走査期間)はゲート信号線17b(EL側のトランジスタ11dを制御するゲート信号線)には、オフ電圧を印加する。 However, (when the turn-on voltage to the gate signal line 17a of the pixel is connected is applied) when a certain pixel is selected, 1H period (one horizontal scanning period) before and after the gate signal line the 17b (the gate signal line for controlling the EL-side transistor 11d), an oFF voltage is applied. 前後1H期間にゲート信号線17bにオフ電圧を印加した状態にすることにより、パネルにクロストークが発生せず、安定した画像表示を実現できる。 By the state of applying an off voltage to the gate signal line 17b in the longitudinal 1H period, the crosstalk is not generated in the panel, it can achieve stable image display was.

この駆動方法のタイミングチャートを図26に示す。 It shows a timing chart of the driving method in FIG. 26. 図26では、ゲート信号線17aには、1H(選択期間)にオン電圧(Vgl)が印加されている。 In Figure 26, the gate signal line 17a is, IH (selection period) in a turn-on voltage (Vgl) is applied. 該当画素行が選択されている1H期間の前後1H期間(計3H期間)には、ゲート信号線17bにはオフ電圧(Vgh)が印加されている。 Before and after 1H period 1H period corresponding pixel row is selected (a total of 3H periods), a turn-off voltage (Vgh) is applied to the gate signal line 17b.

なお、以上の実施例は選択期間の前後1H期間の間は、ゲート信号線17bにはオフ電圧を印加するとした。 Incidentally, between the front and rear 1H period above example selection period, the gate signal line 17b and to apply the off-voltage. しかし、本発明はこれに限定するものではない。 However, the present invention is not limited thereto. たとえば、図27に図示するように、選択期間の前の1H期間と選択期間後の2H期間に、ゲート信号線17bにオフ電圧を印加するように構成してもよい。 For example, as shown in FIG. 27, the 2H period after the 1H period and the selection period of the previous selection period, may be configured to apply a turn-off voltage to the gate signal line 17b. 以上の実施例は、本発明の他の実施例にも適用できることは言うまでもない。 Above example, it goes without saying that can be applied to other embodiments of the present invention.

EL素子15をオンオフする周期は0.5msec以上にする必要がある。 Period for turning on and off the EL element 15 should be at least 0.5 msec. この周期が短いと、人間の目の残像特性により完全な黒表示状態とならず、画像がぼやけたようになり、あたかも解像度が低下したようになる。 If the period is short, not a complete black display state by afterimage characteristics of the human eye, become image is blurred as if the resolution is so decreased. また、データ保持型の表示パネルの表示状態となる。 Further, the display state of the display panel of the data holding type. しかし、オンオフ周期が100msec以上になると、点滅状態に見える。 However, the off period is equal to or greater than 100 msec, it appears to blink. したがって、EL素子のオンオフ周期は、0.5μsec以上100msec以下にすべきである。 Therefore, on-off cycle of EL device should be less than 100msec than 0.5 .mu.sec. さらに好ましくは、オンオフ周期を2msec以上30msec以下にすべきである。 More preferably, it should be an on-off cycle to no more than 30msec or 2 msec. さらに好ましくは、オンオフ周期を3msec以上20msec以下にすべきである。 More preferably, it should be an on-off cycle to no more than 20msec or 3 msec.

先にも記載したが、黒画面192の分割数は、1つにすると良好な動画表示を実現できるが、画面のちらつきが見えやすくなる。 Has been described previously, the number of divisions of a black screen 192 is when one good movie display can be realized, flickering of the screen is more visible. したがって、黒挿入部を複数に分割することが好ましい。 Therefore, it is preferable to divide the black insertion portion into a plurality. しかし、分割数をあまりに多くすると動画ボケが発生する。 However, motion blur occurs when too much the number of divisions. 分割数は1以上8以下とすべきである。 The number of divisions should be from 1 to 8. さらに好ましくは1以上5以下とすることが好ましい。 More preferably it is preferably 1 to 5.

なお、黒画面の分割数は静止画と動画で変更できるように構成することが好ましい。 Incidentally, the number of divisions of a black screen is preferably configured to be able to change the still images and moving images. 分割数とは、N=4では、75%が黒画面であり、25%が画像表示である。 Number of divisions is the N = 4, a black screen 75%, 25% is displayed images. このとき、75%の黒表示部を75%の黒帯状態で画面の上下方向に走査するのが分割数1である。 At this time, that scans the black display portion of 75 percent in the vertical direction of the screen in a black band state of 75% is split number 1. 25%の黒画面と25/3%の表示画面の3ブロックで走査するのが分割数3である。 That scanning at 25% of the black screen and 25/3% of the 3 blocks of the display screen is split number 3. 静止画は分割数を多くする。 A still image is to increase the number of divisions. 動画は分割数を少なくする。 Video is to reduce the number of divisions. 切り替えは入力画像に応じて自動的(動画検出など)に行っても良く、ユーザーが手動で行ってもよい。 Switching may be performed automatically according to the input image (such as video detection) may be performed manually by the user. また、表示装置の映像などの入力コンセントに対応して切り替えするように構成すればよい。 Further, it may be configured to switch in response to input receptacle such as video display device.

たとえば、携帯電話などにおいて、壁紙表示、入力画面では、分割数を10以上とする(極端には1Hごとにオンオフしてもよい)。 For example, in mobile phones, picture display, in the input screen, the number of divisions is 10 or more (in extreme cases may be turned on and off every IH). NTSCの動画を表示するときは、分割数を1以上5以下とする。 When displaying NTSC video, the number of divisions is 1 to 5. なお、分割数は3以上の多段階に切り替えできるように構成することが好ましい。 Incidentally, the number of divisions is preferably configured so as to be switched to 3 or more steps. たとえば、分割数なし、2、4、8などである。 For example, without the number of divisions, 2, 4, 8, or the like.

また、全表示画面に対する黒画面の割合は、全画面144の面積を1とした時、0.2以上0.9以下(Nで表示すれば1.2以上9以下)とすることが好ましい。 Further, the ratio of the black screen to the entire display screen, when one area of ​​the entire screen 144, preferably 0.2 to 0.9 (1.2 to 9 by displaying in N). また、特に0.25以上0.6以下(Nで表示すれば1.25以上6以下)とすることが好ましい。 Further, it is particularly preferable to be 0.25 to 0.6 (1.25 to 6 by displaying in N). 0.20以下であると動画表示での改善効果が低い。 If it is 0.20 or less the effect of improving the video display is low. 0.9以上であると、表示部分の輝度が高くなり、表示部分が上下に移動することが視覚的に認識されやすくなる。 If it is 0.9 or more, the brightness of the display portion is increased, the display part moves up and down is likely to be visually recognized.

また、1秒あたりのフレーム数は、10以上100以下(10Hz以上100Hz以下)が好ましい。 Further, the number of frames per second is 10 or more and 100 or less (10 Hz or 100Hz or less) are preferred. さらには、12以上65以下(12Hz以上65Hz以下)が好ましい。 Furthermore, 12 or more 65 or less (12 Hz or 65Hz or less) are preferred. フレーム数が少ないと、画面のちらつきが目立つようになり、あまりにもフレーム数が多いと、ソースドライバ回路14などからの書き込みが苦しくなり解像度が劣化する。 When the number of frames is small, is as screen flicker is conspicuous, the too many number of frames, writing from such a source driver circuit 14 becomes the resolution is degraded painful.

ゲート信号線17bの1F/Nの期間だけ、Vglにする時刻は1F(1Fに限定するものではない。単位期間でよい。)の期間のうち、どの時刻でもよい。 For a period of 1F / N of the gate signal line 17b, the time to Vgl Among the period 1F (not limited to 1F. May be unit period.), It may be any time. 単位時間のうち、所定の期間だけEL素子15をオンさせることにより、所定の平均輝度を得るものだからである。 Of the unit time, it is by turning on the EL element 15 for a predetermined duration, because to obtain a predetermined average luminance. ただし、電流プログラム期間(1H)後、すぐにゲート信号線17bをVglにしてEL素子15を発光させる方がよい。 However, after the current programming period (IH), it is better to emit the EL element 15 immediately to the gate signal line 17b to Vgl. 図1のコンデンサ19の保持率特性の影響を受けにくくなるからである。 This is because receiving hardly the influence of retention characteristics of the capacitor 19 of FIG. 1.

トランジスタ11b、11cを駆動するゲート信号線17aとトランジスタ11dを駆動するゲート信号線17bの駆動電圧は変化させるとよい。 Transistor 11b, the driving voltage of the gate signal line 17b which drives the gate signal line 17a and the transistor 11d that drives 11c is may vary. ゲート信号線17aの振幅値(オン電圧とオフ電圧との差)は、ゲート信号線17bの振幅値よりも小さくする。 The amplitude value of the gate signal line 17a (the difference between on-voltage and off-voltage) is smaller than the amplitude value of the gate signal line 17b.

ゲート信号線17aの振幅値が大きいと、ゲート信号線17aと画素16との突き抜け電圧が大きくなり、黒浮きが発生する。 When the amplitude value of the gate signal line 17a is high, penetration voltage of the gate signal line 17a and pixel 16 is increased, the black floating occurs. ゲート信号線17aの振幅は、ソース信号線18の電位が画素16に印加されるように制御できればよい。 The amplitude of the gate signal line 17a may if controlled so that the potential of the source signal line 18 is applied to the pixel 16. ソース信号線18の電位変動は小さいから、ゲート信号線17aの振幅値は小さくすることができる。 Since the potential fluctuation of the source signal line 18 is small, the amplitude value of the gate signal line 17a can be reduced.

一方、ゲート信号線17bはEL素子15のオンオフ制御を実施する必要がある。 On the other hand, the gate signal line 17b is required to implement the on-off control of EL element 15. したがって、振幅値は大きくなる。 Therefore, the amplitude value becomes larger. これに対応するため、図6のシフトレジスタ回路141aと141bとの出力電圧を変化させる。 To accommodate this, changing the output voltage of the shift register circuit 141a and 141b in FIG. 画素がPチャンネルトランジスタで形成されている場合は、シフトレジスタ回路141aと141bのVgh(オフ電圧)を略同一にし、シフトレジスタ回路141aのVgl(オン電圧)をシフトレジスタ回路141bのVgl(オン電圧)よりも低くする。 If the pixel is formed by P-channel transistors, and the shift register circuit 141a and 141b Vgh (off-voltage) to substantially the same, the shift register circuit 141a of Vgl (turn-on voltage) of the shift register circuit 141b of Vgl (turn-on voltage ) lower than.

以上の実施例は、1画素行ごとに1本の選択画素行を配置(形成)する構成であった。 Above example was one selected pixel arranged rows (formed) constituting for each pixel row. 本発明は、これに限定するものではなく、複数の画素行で1本のゲート信号線17aを配置(形成)してもよい。 The present invention is not limited thereto and may be a single gate signal line 17a at a plurality of pixel rows arranged (formed).

図22はその実施例である。 Figure 22 shows an example. なお、説明を容易にするため、画素構成は図1の場合を主として例示して説明をする。 Incidentally, for ease of explanation, the pixel configuration will be described primarily illustrated in FIG. 1. 図22ではゲート信号線17aは3つの画素(16R、16G、16B)を同時に選択する。 The gate signal line 17a in FIG. 22 is three pixels (16R, 16G, 16B) are simultaneously selected. Rの記号とは赤色の画素関連を意味し、Gの記号とは緑色の画素関連を意味し、Bの記号とは青色の画素関連を意味するものとする。 The R symbols means associated red pixel, the symbol G means associated green pixel, and the symbol B is intended to mean the association blue pixel.

ゲート信号線17aの選択により、画素16R、画素16Gおよび画素16Bが同時に選択されデータ書き込み状態となる。 The selection of the gate signal line 17a, the pixel 16R, the pixel 16G and the pixel 16B becomes the data write state is selected at the same time. 画素16Rはソース信号線18Rから映像データをコンデンサ19Rに書き込み、画素16Gはソース信号線18Gから映像データをコンデンサ19Gに書き込む。 Pixel 16R writes from the source signal line 18R video data into a capacitor 19R, pixel 16G writes video data into a capacitor 19G via a source signal line 18G. 画素16Bはソース信号線18Bから映像データをコンデンサ19Bに書き込む。 Pixel 16B writes video data into a capacitor 19B via a source signal line 18B.

画素16Rのトランジスタ11dはゲート信号線17bRに接続されている。 Transistor 11d of pixel 16R is connected to the gate signal line 17bR. また、画素16Gのトランジスタ11dはゲート信号線17bGに接続され、画素16Bのトランジスタ11dはゲート信号線17bBに接続されている。 The transistor 11d of pixel 16G is connected to the gate signal line 17bG, transistor 11d of pixel 16B is connected to the gate signal line 17bB. 画素16RのEL素子15R、画素16GのEL素子15G、画素16BのEL素子15Bは、別個にオンオフ制御することができる。 EL elements 15R, EL element 15G of the pixel 16G, EL element 15B of the pixel 16B in the pixel 16R can be separately turned on and off control. つまり、EL素子15R、EL素子15G、EL素子15Bは、それぞれのゲート信号線17bR、17bG、17bBを制御することにより、点灯時間、点灯周期を個別に制御可能である。 That, EL elements 15R, EL element 15G, EL element 15B, each gate signal line 17bR, 17bG, by controlling the 17bB, lighting time, it is possible to control the lighting cycle separately.

この動作を実現するためには、図6の構成において、ゲート信号線17aを走査するシフトレジスタ回路141と、ゲート信号線17bRを走査するシフトレジスタ回路141R(図示せず)と、ゲート信号線17bGを走査するシフトレジスタ回路141G(図示せず)と、ゲート信号線17bBを走査するシフトレジスタ回路141B(図示せず)の4つを形成(配置)することが適切である。 To realize this operation, in the configuration of FIG. 6, the shift register circuit 141 which scans the gate signal line 17a, a shift register circuit 141R (not shown) which scans the gate signal line 17bR, gate signal line 17bG and scanning the shift register circuit 141G (not shown), four in the formation of the shift register circuit 141B for scanning gate signal line 17bB (not shown) (arranged) it is appropriate to.

ソース信号線18に所定電流のN倍の電流を流し、EL素子15に所定電流のN倍の電流を1/Nの期間流すとしたが、これは理想状態である。 The source signal line 18 flows to N times the current of a predetermined current, and a flow period of 1 / N the N times the current of a predetermined current to the EL element 15, which is a ideal state. 実際にはゲート信号線17に印加した信号パルスがコンデンサ19に突き抜け、コンデンサ19に所望の電圧値(電流値)を設定できないからである。 In fact penetrate the signal pulse capacitor 19 is applied to the gate signal line 17, it can not be set a desired voltage value to the capacitor 19 (current value). 一般的に、コンデンサ19には所望の電圧値(電流値)よりも低い電圧値(電流値)が設定される。 Generally, a desired voltage value (current value) lower voltage than the capacitor 19 (current value) is set. たとえば、10倍の電流値を設定するように駆動しても、10倍以下の電流しかコンデンサ19には設定されない。 For example, it is driven so as to set a 10-fold current value, only 10 times or less of the current in the capacitor 19 is not set. たとえば、N=10としても実際にEL素子15に流れる電流はN=10未満の場合と同一となる。 For example, actual current flowing through the EL element 15 is the same as in the case of less than N = 10 as N = 10.

しかし、本明細書では、説明を容易にするため、突き抜け電圧などの影響がなく、理想状態として説明をする。 However, in this specification, for ease of explanation, there is no influence of punch-through voltage, it will be described as an ideal state. 実際には本発明はN倍の電流値を設定し、N倍に比例したあるいは対応する電流をEL素子15に流れるように駆動する方法である。 In practice, the present invention is a method of setting the current value of N times to drive a current proportional to the or a corresponding N-fold to flow in the EL element 15.

また、本発明は、所望値より大きな電流(そのまま、EL素子15に連続して電流を流すと所望輝度よりも高くなるような電流)を駆動用トランジスタ11a(図1を例示する場合)に電流(電圧)プログラムを行い、EL素子15に流れる電流を間欠にすることにより、所望のEL素子の発光輝度を得るものである。 The present invention also current current larger than a desired value (to illustrate the FIG. 1) the driver transistor 11a (the intact, currents higher than the desired luminance and a current flows continuously in the EL element 15) performed (voltage) programming, by the current flowing through the EL element 15 intermittently, thereby obtaining a light emission luminance of a desired EL element.

図1のスイッチング用トランジスタ11b、11cをPチャンネルにすることのより突き抜けを発生させて、より黒表示を良好にする方法も有効である。 Switching transistor 11b in Figure 1, 11c to be more penetration is generated in that a P-channel, it is also effective to improve the more black display. Pチャンネルトランジスタ11bがオフするときにはVgh電圧となる。 P-channel transistor 11b is Vgh voltage when turning off. そのため、コンデンサ19の端子電圧がVdd側に少しシフトする。 Therefore, the terminal voltage of the capacitor 19 is slightly shifted to the Vdd side. そのため、トランジスタ11aのゲート(G)端子電圧は上昇し、より黒表示となる。 Therefore, the gate terminal (G) voltage of transistor 11a rises, resulting in more intense black display. また、第1階調表示とする電流値を大きくすることができるから(階調1までに一定のベース電流を流すことができる)、電流プログラム方式で書き込み電流不足を軽減できる。 Further, since it is possible to increase the current value to the first gray scale display (can flow a constant base current to the first gray scale), it can reduce the write current insufficient current programming.

図1におけるトランジスタ11bは駆動用トランジスタ11aが流す電流をコンデンサ19に保持するために動作する。 Transistor 11b in Figure 1 operates to hold the current driving transistor 11a flows to the capacitor 19. つまり、駆動用トランジスタ11aのゲート端子(G)とドレイン端子(D)もしくはソース端子(S)間をプログラム時にショートさせる機能を有する。 That is, has the function of shorting between the gate terminal of the driver transistor 11a (G) and drain terminal (D) or source terminal (S) during program.

トランジスタ11bは、ソース端子またはドレイン端子が保持用のコンデンサ19に接続されている。 Transistor 11b has a source terminal and a drain terminal is connected to the capacitor 19 for holding. トランジスタ11bはゲート信号線17aに印加された電圧により、オンオフ制御される。 Transistor 11b by the voltage applied to the gate signal line 17a, is turned on and off controlled. 課題は、オフ電圧が印加された時にゲート信号線17aの電圧がコンデンサ19に突き抜けることである。 Problem is the voltage of the gate signal line 17a can penetrate into the capacitor 19 when the OFF voltage is applied. この突き抜け電圧により、コンデンサ19の電位(=駆動用トランジスタ11aのゲート端子(G)電位)が変動する。 This punch-through voltage, the potential of the capacitor 19 (= the gate terminal of the driver transistor 11a (G) potential) varies. そのため、電流プログラムによるトランジスタ11aの特性補償ができなくなる。 Therefore, it is impossible characteristic compensation of the transistor 11a by the current program. したがって、突き抜け電圧は小さくする必要がある。 Therefore, penetration voltage must be reduced.

突き抜け電圧を小さくするためには、トランジスタ11bのサイズを小さくするとよい。 To reduce the penetration voltage, it is preferable to reduce the size of the transistor 11b. 今、トランジスタのサイズSccをチャンネル幅W(μm)、チャンネル長L(μm)とし、Scc=W・L(平方μm)とする。 Now, the size Scc of the transistor and the channel width W (μm), the channel length L (μm), and Scc = W · L (square μm). トランジスタが複数直列接続されて構成されている場合は、Sccは接続されたトランジスタサイズの総和である。 If the transistor is configured with a plurality of serially connected, Scc is the sum of the connected transistor size. たとえば、1つのトランジスタを、W=5(μm)、L=6(μm)とし、個数(n=4)が接続されて構成されていれば、Scc=5×6×4=120(平方μm)である。 For example, one transistor, W = 5 (μm), L = 6 and ([mu] m), the number (n = 4) long as it is configured by connecting, Scc = 5 × 6 × 4 = 120 (square [mu] m ) it is.

トランジスタのサイズと突き抜け電圧は相関がある。 Penetration voltage and the transistor size is correlated. この関係を図29に示す。 This relationship is shown in Figure 29. なお、トランジスタはPチャンネルトランジスタであるとする。 In addition, the transistor is a P-channel transistor. ただし、Nチャンネルトランジスタであっても適用できる。 However, it can be applied even in the N-channel transistor.

図29において、横軸はScc/nとしている。 29, the horizontal axis is the Scc / n. Sccは先に説明したように、トランジスタのサイズの総和である。 Scc, as previously described, is the sum of the sizes of the transistors. nは接続されたトランジスタ数である。 n is the number of transistors connected. 図29ではSccをn個でわったものを横軸にしている。 The Scc FIG 29 is the horizontal axis divided by n pieces. つまり、トランジスタ1個あたりのサイズである。 In other words, the size of the per transistor.

先の実施例では、トランジスタのサイズSccを、チャンネル幅W(μm)、チャンネル長L(μm)とし、トランジスタ数がn=4であれば、Scc/n=5×6×4/4=30(平方μm)である。 In the previous embodiment, the size Scc transistor, the channel width W ([mu] m), and the channel length L ([mu] m), if the number of transistors is n = a 4, Scc / n = 5 × 6 × 4/4 = 30 it is a (square μm). 図29において、縦軸は突き抜け電圧(V)である。 29, a vertical axis represents penetration voltage (V).

突き抜け電圧は0.3(V)以内にしないと、レーザーショットムラが発生し、視覚的に許容できない。 Penetration voltage is unless within 0.3 (V), laser shot unevenness occurs, not visually acceptable. したがって、1つあたりのトランジスタのサイズは25(平方μm)以下にする必要がある。 Thus, transistor size of per one should be below 25 (square [mu] m). 一方で、トランジスタは5(平方μm)以上にしないと、トランジスタの加工精度がでず、ばらつきが大きくなる。 On the other hand, the transistor Failure to 5 (square [mu] m) or more, not out processing accuracy of the transistor, the variation is increased. また、駆動能力にも課題を生じる。 Also cause problems in driving capability. 以上のことからトランジスタ11bは、5(平方μm)以上25(平方μm)以下にする必要がある。 Transistor 11b From the above, it is necessary to 5 (square [mu] m) to 25 (square [mu] m) or less. さらに好ましくは、トランジスタ11bは、5(平方μm)以上20(平方μm)以下にする必要がある。 More preferably, the transistor 11b, it is necessary to 5 (square [mu] m) or more 20 (square [mu] m) or less.

トランジスタによる突き抜け電圧は、トランジスタを駆動する電圧(Vgh、Vgl)の振幅値(Vgh−Vgl)とも相関がある。 Penetration voltage by the transistor, the voltage for driving the transistor (Vgh, Vgl) with amplitude values ​​(Vgh-Vgl) is correlated. 振幅値が大きいほど突き抜け電圧は大きくなる。 Penetration voltage increases the larger the amplitude value. この関係を図30に図示している。 It illustrates this relationship in Figure 30. 図30において、横軸を振幅値(Vgh−Vhl)(V)としている。 In Figure 30, the horizontal axis and the amplitude value (Vgh-Vhl) (V). 縦軸は突き抜け電圧である。 The vertical axis represents the punch-through voltage. 図29でも説明したように、突き抜け電圧は0.3(V)以下となるようにする必要がある。 As described in FIG. 29, the penetration voltage must be such that 0.3 (V) or less.

なお、突き抜け電圧の許容値0.3(V)は、言い換えると、ソース信号線18の振幅値の1/5以下(20%以下)である。 Incidentally, the punch-through voltage tolerance 0.3 (V), in turn, is 1/5 or less of the amplitude of the source signal line 18 (20% less). ソース信号線18は、プログラム電流が白表示の場合は1.5(V)であり、プログラム電流が黒表示の場合は3.0(V)である。 The source signal line 18, if the program current is in a white display is 1.5 (V), if the program current black display is 3.0 (V). したがって、(3.0−1.5)/5=0.3(V)となる。 Therefore, the (3.0-1.5) /5=0.3 (V).

一方、ゲート信号線の振幅値(Vgh−Vhl)は、4(V)以上ないと十分に画素16に書き込むことができない。 On the other hand, the amplitude value of the gate signal line (Vgh-Vhl) can not be written sufficiently pixels 16 not 4 (V) or more. 以上のことから、ゲート信号線の振幅値(Vgh−Vgl)は、4(V)以上15(V)以下の条件を満足させる必要がある。 From the above, the amplitude value of the gate signal line (Vgh-Vgl), it is necessary to satisfy the 4 (V) or 15 (V) the following conditions. さらに好ましくは、ゲート信号線の振幅値(Vgh−Vgl)は、5(V)以上12(V)以下の条件を満足させる必要がある。 More preferably, the amplitude value of the gate signal line (Vgh-Vgl), it is necessary to satisfy 5 (V) or 12 (V) the following conditions.

トランジスタ11bを複数のトランジスタを直列に接続して構成する場合は、駆動用トランジスタ11aのゲート端子(G)に近いトランジスタ(トランジスタ11bxと呼ぶ)のチャンネル長Lを長くすることが好ましい。 If configured by the transistors 11b connecting a plurality of transistors in series, it is preferable to increase the channel length L near the gate terminal of the driver transistor 11a (G) transistors (referred to as transistor 11 bx). ゲート信号線17aにオン電圧(Vgl)からオフ電圧(Vgh)に変化させた時、トランジスタ11bxが他のトランジスタ11bよりも速くオフ状態になる。 When the gate signal line 17a from a turn-on voltage (Vgl) is changed to the off-voltage (Vgh), the transistor 11bx is faster off state than the other transistors 11b. そのため、突き抜け電圧の影響が軽減される。 Therefore, the influence of the punch-through voltage is reduced. たとえば、複数のトランジスタ11bとトランジスタ11bxのチャンネル幅Wが3μmであれば、複数のトランジスタ11b(トランジスタ11bx以外)のチャンネル長Lは5μmとし、トランジスタ11bxのチャンネル長Lxは10μmとする。 For example, if the channel width W of the plurality of transistors 11b and 11bx is 3 [mu] m, the channel length L of the plurality of transistors 11b (other than the transistor 11bx) is a 5 [mu] m, the channel length Lx of the transistor 11bx is a 10 [mu] m. トランジスタ11bはトランジスタ11c側から配置し、トランジスタ11bxは駆動用トランジスタ11aのゲート端子(G)側に配置する。 Transistor 11b is placed from the transistor 11c side, the transistor 11bx is placed on the gate terminal (G) side of the driving transistor 11a.

なお、トランジスタ11bxのチャンネル長Lxは、トランジスタ11bのチャンネル長Lの1.4倍以上4倍以下にすることが好ましい。 Note that the channel length Lx of the transistor 11bx is preferably below 4 times 1.4 times the channel length L of the transistor 11b. さらに好ましくは、トランジスタ11bxのチャンネル長Lxは、トランジスタ11bのチャンネル長Lの1.5倍以上3倍以下にすることが好ましい。 More preferably, the channel length Lx of the transistor 11bx is preferably below 3 times 1.5 times the channel length L of the transistor 11b.

図1などで説明した画素構成では、駆動用トランジスタ11aは各画素16に対して1つの構成である。 In the pixel configuration described in FIG. 1 and the like, the driving transistor 11a is one configuration for each pixel 16. しかし、本発明において、駆動用トランジスタ11aは1つに限定されるものでなない。 However, in the present invention, the driving transistor 11a is not a limited one. たとえば、図31の画素構成が例示される。 For example, the pixel structure of FIG 31 is illustrated.

図31は、画素16を構成するトランジスタ数を6個とし、プログラム用トランジスタ11anを、トランジスタ11b2とトランジスタ11cの2個のトランジスタを経由してソース信号線18に接続されるように構成し、駆動用トランジスタ11a1を、トランジスタ11b1とトランジスタ11cの2個のトランジスタを経由してソース信号線18に接続されるように構成した実施例である。 Figure 31 is the number of transistors constituting the pixels 16 and six, the programming transistor 11an, configured to be connected to the source signal line 18 via two transistors of the transistor 11b2 and transistor 11c, the driving the use transistor 11 a 1, a configuration described embodiments so as to be connected to the source signal line 18 via two transistors of the transistor 11b1 and transistor 11c.

図31において、駆動用トランジスタ11a1のゲート端子とプログラム用トランジスタ11anのゲート端子とを共通にしている。 In Figure 31, and the gate terminal of the gate terminal of the driver transistor 11a1 and programming transistor 11an in common. トランジスタ11b1は、電流プログラム時に駆動用トランジスタ11a1のドレイン端子とゲート端子とを短絡するように動作する。 Transistor 11b1 operates to short-circuit the drain terminal and the gate terminal of the driver transistor 11a1 during current programming. トランジスタ11b2は、電流プログラム時にプログラム用トランジスタ11anのドレイン端子とゲート端子とを短絡するように動作する。 Transistor 11b2 operates to short-circuit the drain and gate terminals of the programming transistor 11an during current programming.

トランジスタ11cは、駆動用トランジスタ11a1のゲート端子に接続されており、トランジスタ11dは、駆動用トランジスタ11a1とEL素子15間に形成または配置され、EL素子15に流れる電流を制御する。 Transistor 11c is connected to the gate terminal of the driver transistor 11a1, the transistor 11d, are formed or placed between the driver transistor 11a1 and EL element 15 to control the current flowing through the EL element 15. また、駆動用トランジスタ11a1のゲート端子とアノード(Vdd)端子間には付加コンデンサ19が形成または配置されており、駆動用トランジスタ11a1とプログラム用トランジスタ11anのソース端子はアノード(Vdd)端子に接続されている。 Further, between the gate terminal of the driver transistor 11a1 and the anode (Vdd) terminal and the additional capacitor 19 is formed or placed, the source terminal of the driver transistor 11a1 and programming transistor 11an is connected to the anode (Vdd) terminal ing.

以上のように、駆動用トランジスタ11a1とプログラム用トランジスタ11anが、同一数のトランジスタを通過するように構成することにより、精度を向上させることができる。 As described above, the driver transistor 11a1 and programming transistor 11an is, by constituting so as to pass through the same number of transistors, it is possible to improve the accuracy. つまり、駆動用トランジスタ11a1を流れる電流は、トランジスタ11b1、トランジスタ11cを通じてソース信号線18に流れる。 That is, the current flowing through the driver transistor 11a1 is the transistor 11 b 1, flows through the source signal line 18 via transistor 11c. また、プログラム用トランジスタ11anを流れる電流は、トランジスタ11b2、トランジスタ11cを通じてソース信号線18に流れる。 Further, the current flowing through the programming transistor 11an are transistors 11b2, flows through the source signal line 18 via transistor 11c. したがって、駆動用トランジスタ11a1の電流と、プログラム用トランジスタ11anの電流は、同数の2つのトランジスタを通過してソース信号線18に流れるように構成されている。 Therefore, a current of the driving transistor 11 a 1, a current of the programming transistor 11an is configured to flow to the source signal line 18 passes through the same number of two transistors.

図31では、駆動用トランジスタ11anを1つのトランジスタとして図示しているが、これに限定するものではない。 In Figure 31, but it illustrates the driving transistor 11an as one transistor, not limited thereto. 駆動用トランジスタ11anは、同一チャンネル幅W、同一チャンネル長Lあるいは同一WL比の複数のトランジスタから構成してもよい。 Driving transistor 11an is the same channel width W, it may be composed of a plurality of transistors of the same channel length L or the same WL ratio. また、駆動用トランジスタ11a1の駆動用トランジスタ11anと、同一チャンネル幅W、同一チャンネル長Lあるいは同一WL比にすることが好ましい。 Further, a driving transistor 11an of the driver transistor 11 a 1, the same channel width W, it is preferable that the same channel length L or the same WL ratio. 同一WLあるいはWL比のトランジスタを複数形成する方が、各トランジスタ11aの出力バラツキが小さくなり、また画素16間のばらつきも少なくなり好ましい。 How to form a plurality of transistors of the same WL or WL ratio, the output variation of each transistor 11a is reduced, also preferred Nari less variation between the pixel 16.

ゲート信号線17aに選択電圧(オン電圧)が印加されると、トランジスタ11anとトランジスタ11a1からの電流が合成されたものがプログラム電流Iwとなる。 When the gate signal line 17a to the selection voltage (turn-on voltage) is applied, that the current from the transistor 11an and transistor 11a1 are synthesized is the program current Iw. このプログラム電流Iwを、駆動用トランジスタ11a1からEL素子15に流れる電流Ieの所定倍率にする。 The program current Iw, to a predetermined ratio of current Ie flowing from the driver transistor 11a1 to the EL element 15.

Iw=n・Ie(nは1以上の自然数) Iw = n · Ie (n is a natural number of 1 or more)
上式において、表示パネルの最大白ラスターでの表示輝度B(nt)、表示パネルの画素面積S(平方ミリメートル)(画素面積は、RGBを1単位として取り扱う。したがって、各R、G、Bの絵素が、縦0.1mm、横0.05mmであれば、S=0.1×(0.05×3)(平方ミリメートル)である)、表示パネルの1画素行選択期間(1水平走査(1H)期間)をH(ミリ秒)としたとき、以下の条件を満足するようにする。 In the above equation, the display luminance B of the maximum white raster on the display panel (nt), the pixel area S (mm) (pixel area of ​​the display panel, handle RGB as one unit. Therefore, the R, G, and B picture elements, vertical 0.1 mm, if lateral 0.05 mm, an S = 0.1 × (0.05 × 3) (mm)), one pixel row selection period (one horizontal scanning of the display panel the (1H) period) when the H (milliseconds), so as to satisfy the following condition. なお、表示輝度Bは、パネル仕様に規定する表示できる最大輝度である。 The display brightness B is the maximum luminance that can be displayed specified in the panel specification.

5 ≦ (B・S)/(n・H) ≦ 150 5 ≦ (B · S) / (n · H) ≦ 150
さらに好ましくは、以下の条件を満足するようにする。 More preferably, so as to satisfy the following condition.

10 ≦ (B・S)/(n・H) ≦ 100 10 ≦ (B · S) / (n · H) ≦ 100
IwはソースドライバIC(回路)14が出力するプログラム電流であり、このプログラム電流に対応する電圧が、画素16のコンデンサ19にホールドされる。 Iw is a program current output source driver IC (circuit) 14, a voltage corresponding to this programming current is held in the capacitor 19 of the pixel 16. また、Ieは駆動用トランジスタ11a1がEL素子15に流す電流である。 Further, Ie is the current driver transistor 11a1 is passed through the EL element 15.

トランジスタ11a1、トランジスタ11anの出力ばらつきに関しては、トランジスタ11anと駆動用トランジスタ11a1を近接させて形成または配置することにより改善できる。 Transistor 11a1, with respect to the output variation of the transistor 11an, can be improved by forming or disposed close to each driver transistor 11a1 and transistor 11an. また、トランジスタ11an、トランジスタ11a1の特性は形成方向によっても特性が異なる場合がある。 Further, the transistor 11an, characteristics of the transistor 11a1 is sometimes also characteristics are different depending formation direction. したがって、同一方向に形成することが好ましい。 Therefore, it is preferable to form in the same direction.

ゲート信号線17aが選択されると、駆動用トランジスタ11a1およびプログラム用トランジスタ11anの両方がオンする。 When the gate signal line 17a is selected, both of the driver transistor 11a1 and programming transistor 11an is turned on. 駆動用トランジスタ11a1が流す電流Iw1と、プログラム用トランジスタ11a1が流す電流Iw2とは、略一致させることが好ましい。 A current Iw1 the driving transistor 11a1 is passed, the current Iw2 flow is the programming transistor 11a1, it is preferable to substantially coincide. 最も好ましくは、プログラム用トランジスタ11anと駆動用トランジスタ11a1のサイズ(W、L)を一致させることである。 Most preferably, it is to match the size of the programming transistor 11an and driver transistor 11a1 (W, L). つまり、Iw1=Iw2、Iw=2Ieの関係を満足させることが好ましい。 In other words, it is preferable to satisfy the relationship Iw1 = Iw2, Iw = 2Ie. もちろん、Iw1=Iw2の関係を満足させるには、トランジスタサイズ(W、L)を一致させることに限定されるものではなく、サイズを変化することにより一致させてもよい。 Of course, in order to satisfy the relationship Iw1 = Iw2 is not intended to be limited to match the transistor size (W, L), it may be matched by changing the size. これは、トランジスタのWLを調整することにより容易に実現できる。 This can be easily realized by adjusting the WL transistor. 略Iw2/Iw1=1であれば、トランジスタ11b1とトランジスタ11b1のサイズは略一致して構成あるいは形成することができる。 If substantially Iw2 / Iw1 = 1, the size of the transistor 11b1 and transistor 11b1 can be constructed or formed substantially coincides.

なお、Iw2/Iw1は、1以上10以下の関係を満足させておくことが好ましい。 Incidentally, Iw2 / Iw1, it is preferable to satisfy at least one but no more than 10 related. Iw2/Iw1は、1以上10以下の関係を満足させておくことが好ましい。 Iw2 / Iw1, it is preferable to satisfy at least one but no more than 10 related. さらに好ましくは、1.5以上5以下の関係を満足させておくことが好ましい。 More preferably, it is preferable to satisfy the 1.5 or 5 following relationship.

Iw2/Iw1が1以下では、ほとんど、ソース信号線18の寄生容量の影響を改善する効果は見込めない。 Iw2 / Iw1 is 1 or less, most unlikely the effect of improving the effect of parasitic capacitance of the source signal line 18. 一方、Iw2/Iwが10以上となると、Iwに対するIeの関係に画素ごとにばらつきが発生し、均一な画像表示が実現できない。 On the other hand, if Iw2 / Iw is 10 or higher, variation occurs in each pixel in relation Ie for Iw, uniform image display can not be realized. また、トランジスタ11bのオン抵抗の影響を大きく受けるようになり、画素設計も困難になる。 Also, now greatly influenced by the ON resistance of the transistor 11b, it becomes difficult pixel design.

プログラム用トランジスタ11anが流す電流Iw2が、駆動用トランジスタ11a1が流す電流Iw1に比較して一定以上大きい場合は(Iw2 > Iw1)、スイッチング用トランジスタ11b2のオン抵抗を、スイッチング用トランジスタ11b1のオン抵抗よりも小さくする必要がある。 Current Iw2 flowing the programming transistor 11an is, when compared to the current Iw1 the driving transistor 11a1 shed large constant above (Iw2> Iw1), the on-resistance of the switching transistor 11b2, than the ON resistance of the switching transistor 11b1 it is also necessary to reduce. スイッチング用トランジスタ11b2は、トランジスタ11b1よりも大きな電流を、同一のゲート信号線17aの電圧に対して流すように構成する必要があるからである。 Switching transistor 11b2 is a larger current than transistor 11 b 1, it is necessary to be configured to flow the voltage of the same gate signal line 17a.

つまり、駆動用トランジスタ11a1の出力電流の大きさに対するトランジスタ11b1の大きさと、プログラム用トランジスタ11anの出力電流の大きさに対するトランジスタ11b2の大きさをマッチングさせる必要がある。 In other words, it is necessary to match the size of the transistor 11b1 with respect to the magnitude of the output current of the driving transistor 11 a 1, the size of the transistor 11b2 with respect to the magnitude of the output current of the programming transistor 11an.

言い換えれば、プログラム電流Iw2、プログラム電流Iw1に対して、トランジスタ11bのオン抵抗を変化させる必要がある。 In other words, the programming current Iw2, to the program current Iw1, it is necessary to change the on-resistance of the transistor 11b. また、プログラム電流Iw2、プログラム電流Iw1に対して、トランジスタ11b1と11b2のサイズを変化させる必要がある。 The program current Iw2, to the program current Iw1, it is necessary to change the size of the transistors 11b1 and 11b2.

プログラム電流Iw2がプログラム電流Iw1よりも大きければ、トランジスタ11b2のオン抵抗はトランジスタ11b1のオン抵抗よりも小さくする必要がある(トランジスタ11b1とトランジスタ11b2のゲート端子電圧が同一の場合である)。 If the programming current Iw2 is larger than the programming current Iw1, the on-resistance of the transistor 11b2 should be lower than the ON resistance of the transistor 11b1 (the gate terminal voltage of the transistor 11b1 and transistor 11b2 are cases of the same). プログラム電流Iw2がプログラム電流Iw1よりも大きければ、トランジスタ11b2のオン電流(Iw2)はトランジスタ11b1のオン電流(Iw1)よりも大きくする必要がある(トランジスタ11b1とトランジスタ11b2のゲート端子電圧が同一の場合である)。 If the programming current Iw2 is larger than the programming current Iw1, the on-current (Iw2) of the transistor 11b2 when the gate terminal voltage which has to be larger than the on-current of the transistor 11b1 (Iw1) (transistor 11b1 and transistor 11b2 are equal in is).

Iw2:Iw1=n:1とし、ゲート信号線17aにオン電圧が印加され、トランジスタ11b1とトランジスタ11b2がオンしたときのトランジスタ11b2のオン抵抗をR2、トランジスタ11b1のオン抵抗をR1とする。 Iw2: Iw1 = n: 1 and then, on-voltage is applied to the gate signal line 17a, the transistor 11b1 and transistor 11b2 R2 the on-resistance of the transistor 11b2 when turned on, the on resistance of the transistor 11b1 and R1. この時、R2は、R1/(n+5)以上、R1/(n)以下の関係を満足するように構成する。 In this case, R2 is, R1 / (n + 5) above, be configured to satisfy R1 / (n) the following relationship. 構成するとは、トランジスタ11bの所定のサイズに形成する、あるいは配置する、もしくは動作させるの意味である。 The forming, is formed into a predetermined size of the transistor 11b, or arranging, or a means to operate. ただし、nは1よりも大きな値である。 However, n is a value greater than 1.

なお、上記事項は、トランジスタ11b1とトランジスタ11b2のオン抵抗Rあるいは、プログラム電流Iwの説明である。 The above matters, the on-resistance R or the transistor 11b1 and transistor 11b2, a description of the program current Iw. したがって、上記条件を満足するように画素構成を実現すればいずれの構成でもよい。 Therefore, it may be any configuration if realize a pixel structure so as to satisfy the above conditions. たとえば、トランジスタ11b1のゲート端子に接続されたゲート信号線17と、トランジスタ11b2のゲート端子に接続されたゲート信号線17とが異なる信号線の場合は、各ゲート信号線に印加する電圧を変化させれば、オン抵抗などを変化でき、本発明の条件を満足させることできる。 For example, the gate signal line 17 connected to the gate terminal of the transistor 11 b 1, in the case of the gate signal line 17 connected to the gate terminal of the transistor 11b2 is different signal lines, by changing the voltage applied to each gate signal line lever, and on-resistance can be changed, it can be to satisfy the conditions of the present invention.

図32は図31の画素構成の動作の説明図である。 Figure 32 is an explanatory diagram of the operation of the pixel configuration of FIG. 31. 図32(a)は電流プログラム状態であり、図31(b)はEL素子15に電流を供給している状態である。 Figure 32 (a) is the current program state, FIG. 31 (b) is a state in which current is supplied to the EL element 15. なお、図32(b)の状態で、トランジスタ11dをオンオフさせて間欠表示を実施してもよいことは言うまでもない。 Incidentally, in the state of FIG. 32 (b), by turning on and off the transistor 11d may be practiced intermittent display of course.

図32(a)では、ゲート信号線17aにオン電圧が印加され、トランジスタ11b1、11b2、11cがオンする。 In FIG. 32 (a), on-voltage is applied to the gate signal line 17a, the transistor 11b1,11b2,11c is turned on. トランジスタ11a1は電流Ieを供給し、トランジスタ11anは電流Iw−Ieを供給し、合成した電流IwがソースドライバIcのプログラム電流となる。 Transistor 11a1 supplies current Ie, the transistor 11an supplies current Iw-Ie, synthesized current Iw provides a programming current for the source driver Ic. 以上の動作により、プログラム電流Iwに対応する電圧がコンデンサ19に保持される。 By the above operation, the voltage corresponding to the programming current Iw is held in the capacitor 19. 電流プログラム時には、トランジスタ11dはオフ状態に保持される(ゲート信号線17bにはオフ電圧が印加されている)。 During current programming, the transistor 11d is kept in the OFF state (the gate signal line 17b is applied off-voltage).

EL素子15に電流を流す場合が、図32(b)の動作状態である。 If the current flows through the EL element 15 is the operation state of FIG. 32 (b). ゲート信号線17aにオフ電圧が印加され、ゲート信号線17bにオン電圧が印加される。 Off voltage is applied to the gate signal line 17a, the on voltage is applied to the gate signal line 17b. この状態では、トランジスタ11b1、11b2、11cがオフ状態になり、トランジスタ11dがオン状態になる。 In this state, transistor 11b1,11b2,11c is turned off, the transistor 11d is turned on. EL素子15には、Ie電流が供給される。 The EL element 15, Ie current is supplied.

図33は図31の変形例である。 Figure 33 is a modification of FIG. 31. 図33は、トランジスタ11cがソース信号線18とトランジスタ11a1のドレイン端子間に配置されている。 Figure 33 is a transistor 11c is disposed between the drain terminal of the source signal line 18 and transistor 11 a 1. 以上のように、図31には多数の変形例が例示することができる。 As described above, in FIG. 31 may be many variations are illustrated.

図31は、ゲート信号線17aにオンオフ電圧を印加することにより、トランジスタ11b1、11b2、11cが制御される。 Figure 31, by applying the OFF voltage to the gate signal line 17a, the transistor 11b1,11b2,11c is controlled. しかし、電流プログラム状態から電流プログラム状態以外に変化する時、トランジスタ11b1、11b2とトランジスタ11cが同時にオフする場合と、トランジスタ11cの方が、トランジスタ11b1、11b2よりも先にオフになる場合とでは、コンデンサ19に保持される電圧が規定の値から変化する場合がある。 However, when changing from current programming state other than the current program state, and if the transistor 11b1,11b2 and the transistor 11c is turned off at the same time, towards the transistor 11c is between when turned off before the transistor 11b1,11b2 is sometimes voltage held in the capacitor 19 is changed from the specified value. コンデンサ19に保持される電圧の変化により、駆動用トランジスタ11aからEL素子15に供給する電流Ieに誤差が発生する。 The change in the voltage held in the capacitor 19, an error occurs in the current Ie supplied to the EL element 15 from the driving transistor 11a.

この課題に対しては、図34のように構成することが好ましい。 To deal with this problem, it is preferably configured as shown in FIG. 34. 図34では、ゲート信号線17a1のトランジスタ11b1と11b2のゲート端子が接続されている。 In Figure 34, the gate terminal of the transistor 11b1 and 11b2 of the gate signal line 17a1 are connected. また、ゲート信号線17a2に、トランジスタ11cのゲート端子が接続されている。 Further, the gate signal line 17a2, the gate terminal of the transistor 11c is connected. したがって、ゲート信号線17a1にオンオフ電圧を印加することにより、トランジスタ11b1と11b2がオンオフ制御される。 Therefore, by applying the OFF voltage to the gate signal line 17a1, the transistor 11b1 and 11b2 are on-off controlled. また、ゲート信号線17a2にオンオフ電圧を印加することにより、トランジスタ11cがオンオフ制御される。 Further, by applying an on-off voltage to the gate signal line 17a2, transistor 11c is on-off controlled.

電流プログラム状態から電流プログラム状態以外に変化させる時(ゲート信号線17a1、17a2にオン電圧が印加されている状態から、ゲート信号線17a1、17a2にオフ電圧を印加する状態に変化させる時)、まず、ゲート信号線17a1の印加電圧をオン電圧からオフ電圧にする。 When changing from current programming state other than the current program state (the gate signal line 17A1,17a2 from a state in which the on voltage is applied, when changing the state of an OFF voltage is applied to the gate signal line 17A1,17a2), first , to turn off the voltage the voltage applied to the gate signal line 17a1 the on-voltage. したがって、トランジスタ11b1と11b2がオフ状態になる。 Therefore, the transistor 11b1 and 11b2 is turned off. 次に、ゲート信号線17a2をオン電圧印加状態からオフ電圧印加状態に変化させる。 Next, to change the gate signal line 17a2 from an on-voltage applied state to the off-voltage applied state. したがって、トランジスタ11cがオフ状態になる。 Accordingly, the transistor 11c is turned off.

以上のように、トランジスタ11b1、11b2をオフ状態にしてから、トランジスタ11cをオフ状態にすることにより、突き抜け電圧の影響が小さくなり、また、リーク電流量なども低減するため、コンデンサ19に保持される電圧が規定値どおりとなる。 As described above, since the transistor 11b1,11b2 off, so that the transistor 11c off, penetration influence of voltage decreases, also to be reduced, such as the amount of leakage current, is held in the capacitor 19 voltage becomes the specified value exactly that. なお、ゲート信号線17a1とゲート信号線17a2にオフ電圧を印加するタイミングのずれは、0.1μsec以上5μsec以下にすることが好ましい。 Incidentally, the deviation of the timing of applying the OFF voltage to the gate signal line 17a1 and gate signal line 17a2 is preferably below than 0.1μsec 5μsec.

図34は駆動用トランジスタ11aが1個の構成であったが、本発明はこれに限定するものではなく、図193に図示するように2個以上であってもよい。 Figure 34 is the driver transistor 11a is a single structure, the present invention is not limited thereto and may be two or more as shown in FIG. 193. 図193はEL素子15を駆動するトランジスタ11aが2個(駆動用トランジスタ11a1、11a2)で構成され、また、プログラム用トランジスタ11anが2個(11an1、11an2)で構成されている。 Figure 193 is composed of two transistors 11a for driving the EL element 15 (driving transistor 11a1 and 11a2), also programming transistor 11an is composed of two (11an1,11an2). 図193のように構成することにより、画素の特性バラツキをより低減することができる。 By configuring as in FIG. 193, it is possible to further reduce the characteristic variation of pixels. なお、駆動用トランジスタ11aとプログラム用トランジスタ11anとは、交互のならびになるようにレイアウト配置を行ってもよい。 Note that the driver transistor 11a and programming transistors 11an, may be performed arranged so as to be alternately aligned.

図194に図示するように、画素構成することも有効である。 As shown in FIG. 194, it is effective to constitute a pixel. 図194は、2つの駆動用トランジスタ11a(11a1、11a2)を有している。 Figure 194 has two driver transistors 11a (11a1 and 11a2). この2つの駆動用トランジスタ11a(11a1、11a2)の両方は、EL素子15に電流Ieを供給し、この電流によりEL素子は輝度Bで発光する。 Both of the two driver transistors 11a (11a1 and 11a2) supplies current Ie to the EL element 15, the EL element by the current to emit light at luminance B.

図195は、図194の画素の動作を説明するためのタイミング図である。 Figure 195 is a timing diagram illustrating the operation of the pixel of FIG. 194. 以下、図194の動作について説明をする。 Hereinafter, the operation of FIG. 194. なお、図194の画素はマトリックス状に配置され、順次ゲート信号線が選択されることにより該当画素が選択される。 The pixel of FIG. 194 is arranged in a matrix, the corresponding pixel is selected by sequentially gate signal line is selected. ここでは説明を容易にするために、図1と同様に1画素について説明を行う。 Here, for ease of description, a description is given of one pixel as in FIG.

まず、ゲート信号線17aが選択され、Vgl電圧が印加されると、トランジスタ11b2、11b1、11cがオンし、導通状態となる。 First, the selected gate signal line 17a is, the Vgl voltage is applied, the transistor 11b2,11b1,11c is turned on, becomes conductive. この状態で、ソース信号線18に印加されたプログラム電流がトランジスタ11a2、11a1に流れ、このプログラム電流Iwが流れるように、コンデンサ19に電圧が保持される(図195のゲート信号線17aの欄を参照のこと)。 In this state, the program current applied to the source signal line 18 flows through the transistor 11A2,11a1, to flow the program current Iw, a column gate signal line 17a of the voltage is held in the capacitor 19 (FIG. 195 see). 以上で電流プログラムが完了する。 More than in the current program is completed. 1Hの期間のゲート信号線17aには、オン電圧(Vgl)が印加され、選択期間経過後、オフ電圧(Vgh)が印加される。 The gate signal line 17a of the period of 1H, is a turn-on voltage (Vgl) is applied, after the selection period, a turn-off voltage (Vgh) is applied. 以上は基本的な動作であって、実際にはゲート信号線のオンオフタイミングなどは、図26、図27などが適用されることは言うまでもない。 Above is a basic operation, in fact, such as on-off timing of the gate signal lines 26, it is needless to say that such Figure 27 is applied.

次に、駆動用トランジスタ11a1の電流Ie1をEL素子15に流す期間は、ゲート信号線17b1が選択される(Vgl電圧が印加される)。 During a period when the current flows through Ie1 of the driver transistor 11a1 to the EL element 15, the gate signal line 17b1 is selected (Vgl voltage is applied). また、EL素子15に電流を流さない期間には、ゲート信号線17b1にはオフ電圧(Vgh電圧)が印加される。 In addition, the period in which no current to the EL element 15, the gate signal line 17b1 turn-off voltage (Vgh voltage) is applied. 以上の状態を定常的に繰り返すこと、あるいは周期的あるいはランダム的に行うことによりEL素子15が発光する。 To repeat the above state constantly, or EL element 15 emits light by performing periodic or random manner. 図195では、EL素子15の発光を輝度Bで示している。 In Figure 195 shows the light emission of the EL element 15 in the luminance B. なお、ゲート信号線17b1のタイミングチャートを図195のゲート信号線17b1で示している。 Incidentally, a timing chart of the gate signal line 17b1 in the gate signal line 17b1 in Figure 195.

駆動用トランジスタ11a2の電流Ie2をEL素子15に流す期間は、ゲート信号線17b2が選択される(Vgl電圧が印加される)。 Period of time in which current is supplied Ie2 of the driving transistor 11a2 to the EL element 15, the gate signal line 17b2 is selected (Vgl voltage is applied). また、EL素子15に電流を流さない期間には、ゲート信号線17b2にはオフ電圧(Vgh電圧)が印加される。 In addition, the period in which no current to the EL element 15, the gate signal line 17b2 turn-off voltage (Vgh voltage) is applied. 以上の状態を定常的に繰り返すこと、あるいは周期的あるいはランダム的に行うことによりEL素子15が発光する(図195では、EL素子15の発光を輝度Bで示している。なお、ゲート信号線17b2のタイミングチャートを図195のゲート信号線17b2で示している。) In more states constantly repeated by the, or EL element 15 emits light by performing periodic or random manner (FIG. 195 illustrates the light emission of the EL element 15 at a luminance B. The gate signal line 17b2 It shows a timing chart in the gate signal line 17b2 in Figure 195.)
なお、図194、図195の実施例において、駆動用トランジスタ11aは2つとし、この2つを切り換えると説明したが、これに限定するものではなく、駆動用トランジスタ11aを3個以上形成または配置し、3個以上の駆動用トランジスタ11aを切り換えて、EL素子15に電流Ieを供給してもよい。 Incidentally, FIG. 194, in the embodiment of FIG. 195, the driving transistor 11a 2 Tsutoshi has been described with switching the two is not limited thereto, form or place the driving transistor 11a 3 or more and switches the three or more driver transistors 11a, may supply the current Ie to the EL element 15. また、2つ以上の駆動用トランジスタ11aが同時にEL素子に電流Ieを供給してもよい。 Also, two or more driver transistors 11a may supply the current Ie to the EL element at the same time. また、駆動用トランジスタ11a1がEL素子15に供給する電流Ie1と、駆動用トランジスタ11a2がEL素子15に供給する電流Ie2とはその電流の大きさを異ならせてもよい。 Further, the current Ie1 supplied to the driving transistor 11a1 is EL element 15, the driving transistor 11a2 may be different the size of the current from the supply current Ie2 the EL element 15.

また、複数の駆動用トランジスタ11aはサイズを異ならせてもよい。 Further, a plurality of driver transistors 11a may be different in size. また、複数の駆動用トランジスタ11aがEL素子15に電流を流す時間は同一である必要はなく、異なっていてもよい。 Further, the plurality of the driver transistor 11a is time when the current flows through the EL element 15 need not be identical or different. たとえば、駆動用トランジスタ11a1が10μsecの時間(10μ秒)の間、EL素子15に電流を供給し、駆動用トランジスタ11a2が20μsecの時間(20μ秒)の間、EL素子15に電流を供給するように構成してもよい。 For example, during the driving transistor 11a1 is 10μsec time (10 [mu] sec), supplying a current to the EL element 15, during the time the driving transistor 11a2 is 20 .mu.sec (20 [mu] s), to supply current to the EL element 15 it may be configured to. 図194において、また、駆動用トランジスタ194において、駆動用トランジスタ11a1のゲート端子と駆動用トランジスタ11a2のゲート端子は共通に接続されているが、これに限定するものではなく、各ゲート端子が別のゲート電位に設定できるものであってもよいことは言うまでもない。 In Figure 194, also in the driving transistor 194, the driver transistor 11a1 is gate terminals of the driving transistor 11a2 is connected to a common, not limited to this, each gate terminal of another it may be capable of setting the gate potential of course. 以上の実施例は、図31から図36の画素構成にも適用できる。 Above embodiment can also be applied to the pixel configuration of FIG. 36 from FIG. 31. この場合は、プログラム用トランジスタと駆動用トランジスタに適用される。 In this case, it is applied to the driving transistor and programming transistor.

以上の実施例は、主として図1の変形例の実施例であった。 Above example was an embodiment of the primarily modified example of FIG. 本発明はこれに限定するものではなく、図13などのカレントミラーの画素構成にも適用することができる。 The present invention is not limited thereto, it can be applied to the current-mirror pixel configuration such as Figure 13.

図35は本発明の実施例である。 Figure 35 is an embodiment of the present invention. 図35は駆動用トランジスタ11bが1個で、プログラム用トランジスタ11anが4個で、画素が構成された実施例である。 Figure 35 is drive transistor 11b is a single, a transistor 11an four program, an embodiment in which the pixel is configured. 他の構成は、図12または図13の実施例と同様である。 Other configuration is similar to the embodiment of FIG. 12 or 13.

図35の実施例では、ゲート信号線17a1、17a2が選択されると、トランジスタ11c、11dが動作状態となり、プログラム用トランジスタ11anとソース信号線18との電流経路が形成される。 In the embodiment of FIG. 35, when the gate signal line 17a1,17a2 is selected, the transistors 11c, 11d is an operating state, a current path between the programming transistors 11an and the source signal line 18 is formed. なお、4つのプログラム用トランジスタ11anは、同一サイズ(同一チャンネル幅W、同一チャンネル長L)で形成することが好ましい。 The transistor 11an is for four programs, it is preferable to form the same size (the same channel width W, the same channel length L). ただし、本発明において、プログラム用トランジスタ11anは1つで構成してもよい。 However, in the present invention, the programming transistor 11an may be constituted by one. この場合は、1つのプログラム用トランジスタ11anの形状あるいはWL比を考慮し、所定のプログラム電流Iwが実現できるようにすることが好ましい。 In this case, consideration of the shape or WL ratio of the transistor 11an for one program, it is preferable that the predetermined program current Iw can be realized.

図35の実施例では、プログラム電流Iwは、4つのプログラム用トランジスタ11anの電流が合成されたものとなる。 In the embodiment of FIG. 35, the program current Iw becomes that the current of the transistor 11an for four programs have been synthesized. 説明を容易にするため、各プログラム用トランジスタ11aに流れる電流が等しいとする。 For ease of description, the current flowing through each programming transistor 11a are equal. なお、説明を容易にするため、EL素子15に電流を供給するトランジスタ11aを駆動用トランジスタ11bと呼び、電流プログラム時に動作するトランジスタ11anなどをプログラム用トランジスタ11anと呼ぶことにする。 Incidentally, for ease of explanation, the transistor 11a supplies the current is referred to as drive transistor 11b to the EL element 15, will be such as transistors 11an which operate during current programming is referred to as programming transistors 11an.

図35では、駆動用トランジスタ11bと1つのプログラム用トランジスタ11anは同一出力電流となるようにしている(駆動用トランジスタおよびプログラム用トランジスタのゲート端子に印加された電圧が同一の場合)。 In Figure 35, (if the voltage applied to the gate terminal of the driver transistor and programming transistor of the same) drive transistor 11b and one programming transistor 11an is that way that the same output current. 出力電流を等しくするためには、トランジスタ11anおよび11bのWL(チャンネル幅Wとチャンネル長L)を同一にすればよい。 To equalize the output current may be transistors 11an and 11b WL (the channel width W and channel length L) in the same. 同一WLあるいはWL比のトランジスタ11aを複数形成する方が、各トランジスタ11aの出力バラツキが小さくなり、また画素16間のばらつきも少なくなり好ましい。 How to form a plurality of transistors 11a of the same WL or WL ratio, the output variation is reduced in the transistors 11a, also preferred Nari less variation between the pixel 16.

ゲート信号線17a1、17a2に選択電圧(オン電圧)が印加されると、複数のプログラム用トランジスタ11anからの電流が合成されたものがプログラム電流Iwとなる。 When the selection voltage to the gate signal line 17A1,17a2 (ON voltage) is applied, which current from a plurality of program transistor 11an it is synthesized a programming current Iw. このプログラム電流Iwを、駆動用トランジスタ11bからEL素子15に流れる電流Ieの所定倍率にする。 The program current Iw, to a predetermined ratio of current Ie flowing through the EL element 15 from the driving transistor 11b.

Iw=n・Ie(nは1より大きい自然数) Iw = n · Ie (n is a natural number greater than 1)
上式において、表示パネルの最大白ラスターでの表示輝度B(nt)、表示パネルの画素面積S(平方ミリメートル)(画素面積は、RGBを1単位として取り扱う。したがって、各RGBの絵素が縦0.1mm、横0.05mmであれば、S=0.1×(0.05×3)(平方ミリメートル)である)、表示パネルの1画素行選択期間(1水平走査(1H)期間)をH(ミリ秒)としたとき、以下の条件を満足するようにする。 In the above equation, the display brightness B (nt), the pixel area S (mm) (pixel area of ​​the display panel at a maximum white raster display panel, handle RGB as one unit. Therefore, picture elements vertical of each RGB 0.1 mm, if lateral 0.05mm, S = 0.1 × (0.05 × 3) a (mm)), one pixel row selection period of the display panel (1 horizontal scanning (1H) period) the when the H (milliseconds), so as to satisfy the following condition. なお、表示輝度Bは、パネル仕様に規定する表示できる最大輝度である。 The display brightness B is the maximum luminance that can be displayed specified in the panel specification.

5 ≦ (B・S)/(n・H) ≦ 150 5 ≦ (B · S) / (n · H) ≦ 150
さらに好ましくは、以下の条件と満足するようにする。 More preferably, so as to satisfy the following condition.

10 ≦ (B・S)/(n・H) ≦ 100 10 ≦ (B · S) / (n · H) ≦ 100
IwはソースドライバIC(回路)14が出力するプログラム電流であり、このプログラム電流に対応する電圧が、画素16のコンデンサ19にホールドされる。 Iw is a program current output source driver IC (circuit) 14, a voltage corresponding to this programming current is held in the capacitor 19 of the pixel 16. また、Ieは駆動用トランジスタ11aがEL素子15に流す電流である。 Further, Ie is the current driving transistor 11a passed through the EL element 15.

したがって、駆動用トランジスタ11bおよびプログラム用トランジスタ11aのWLまたは大きさ(形状)、出力電流は上記の関係式を満足するように構成または形成する。 Therefore, WL or size (shape) of the driver transistor 11b and programming transistor 11a, the output current is configured or formed so as to satisfy the above relation. なお、説明を容易にするため、図35の構成では、駆動用トランジスタ11bのサイズもしくは供給電流と、プログラム用トランジスタ11anのサイズ(形状)もしくは1つあたりの供給電流が等しいとすると、n−1個のプログラム用トランジスタ11aを形成することにより上式の関係を満足させることができる。 Incidentally, for ease of explanation, in the configuration of FIG. 35, the size or supply current of the driving transistor 11b, the current supplied per or size (shape) of the programming transistor 11an are equal, n-1 it can satisfy the relation of the above equation by forming a number of programming transistor 11a. 特に図35の画素構成では、駆動用トランジスタ11aの電流もプログラム電流にすることができ、画素16の開口率をカレントミラーの画素構成に比較して高くすることができる。 Particularly in the pixel structure of FIG. 35, the current of the driving transistor 11a can also be the program current can be higher than the aperture ratio of the pixel 16 in the current mirror pixel configuration.

以上のように画素16を構成することにより、プログラム電流Iwは、Ieに対してn倍になる。 By forming the pixel 16 as described above, the program current Iw becomes n times the Ie. したがって、ソース信号線18に寄生容量が存在しても、書き込み不足はなくなる。 Therefore, even if a parasitic capacitance exists in the source signal line 18, insufficient writing can not.

各トランジスタ11b、11anの出力ばらつきに関しては、プログラム用トランジスタ11anと駆動用トランジスタ11bとを近接させて形成または配置することにより改善できる。 Each transistor 11b, with respect to the output variation of 11an, can be improved by forming or disposed a drive transistor 11b and programming transistors 11an in proximity. また、トランジスタ11an、トランジスタ11bの特性は、形成方向によっても異なる場合がある。 Further, the transistor 11an, characteristics of the transistor 11b may vary depending on the forming direction. したがって、トランジスタのチャンネル形成方向を横方向または縦方向に統一することが好ましい。 Therefore, it is preferable to unify the channel forming direction of the transistor horizontally or vertically.

EL表示パネルでは、RGBのEL素子は異なる材料で構成される。 The EL display panel, RGB EL elements is composed of different materials. したがって、各色で発光効率が異なる場合が多い。 Therefore, if the emission efficiency is different in many cases for each color. そのため、各RGBのプログラム電流Iwも異なる。 Therefore, even a program current Iw of the respective RGB different. ソース信号線18の寄生容量は、一般的にRGBに対する変化はなく、同一である場合が多い。 Parasitic capacitance of the source signal line 18 is generally changes to RGB is not often the same. 各RGBのプログラム電流Iwが異なり、ソース信号線18の寄生容量がRGBで同一であれば、プログラム電流の書き込み時定数が異なることになる。 Unlike each RGB program current Iw, if the same parasitic capacitance RGB source signal line 18, so that the write time constant of the programming current varies.

図35の画素構成に関しても、各RGBのプログラム用トランジスタ11anの個数を変化させればよい。 Regard the pixel configuration in Figure 35, may be changed, the number of programming transistors 11an for each RGB. また、各RGBのプログラム用トランジスタ11anのサイズ(WLなど)あるいは供給電流の大きさを変化させてもよいことはいうまでもない。 Each RGB of programming transistors 11an size (WL, etc.) or to the magnitude of the supply current may be varied of course. また、駆動用トランジスタ11bの個数あるいはサイズを変化させてもよい。 It may also be varied the number or size of the driving transistor 11b.

以上の事項は、図31、図33、図34などの画素構成においても同様に適用できることは言うまでもない。 The above items, 31, 33, can of course be similarly applied in the pixel structure such as Figure 34. 各RGBのプログラム用トランジスタ11anの個数を変化させればよい。 The number of programming transistors 11an of each RGB may be changed. また、各RGBのプログラム用トランジスタ11anのサイズ(WLなど)あるいは供給電流の大きさを変化させてもよいことはいうまでもない。 Each RGB of programming transistors 11an size (WL, etc.) or to the magnitude of the supply current may be varied of course. また、駆動用トランジスタ11aの個数あるいはサイズを変化させてもよい。 It may also be varied the number or size of the driver transistor 11a.

図35は、ゲート信号線17a2でトランジスタ11cを制御し、ゲート信号線17a1でトランジスタ11dを制御する。 Figure 35 controls the transistor 11c in the gate signal line 17a2, controls the transistor 11d in the gate signal line 17a1. 電流プログラム状態から電流プログラム状態以外に変化する時、トランジスタ11cとトランジスタ11dが同時にオフすることを抑制することができる。 When changing from current programming state other than the current program state, can the transistor 11c and the transistor 11d is prevented from being turned off simultaneously.

電流プログラム状態から電流プログラム状態以外に変化させる時(ゲート信号線17a1、17a2にオン電圧が印加されている状態から、ゲート信号線17a1、17a2にオフ電圧を印加する状態に変化させる時)、まず、ゲート信号線17a2の印加電圧をオン電圧からオフ電圧にする。 When changing from current programming state other than the current program state (the gate signal line 17A1,17a2 from a state in which the on voltage is applied, when changing the state of an OFF voltage is applied to the gate signal line 17A1,17a2), first , to turn off the voltage the voltage applied to the gate signal line 17a2 the on-voltage. したがって、トランジスタ11dがオフ状態になる。 Therefore, the transistor 11d is turned off. 次に、ゲート信号線17a1をオン電圧印加状態からオフ電圧印加状態に変化させる。 Next, to change the gate signal line 17a1 from an on-voltage applied state to the off-voltage applied state. したがって、トランジスタ11cがオフ状態になる。 Accordingly, the transistor 11c is turned off.

以上のように、トランジスタ11dをオフ状態にしてから、トランジスタ11cをオフ状態にすることにより、突き抜け電圧の影響が小さくなり、また、リーク電流量なども低減するため、コンデンサ19に保持される電圧が規定値どおりとなる。 As described above, since the transistor 11d in off-state, so that the transistor 11c off, penetration influence of voltage decreases, also to be reduced, such as the amount of leakage current, the voltage held in the capacitor 19 There becomes a specified value as expected. なお、ゲート信号線17a1とゲート信号線17a2にオフ電圧を印加するタイミングのずれは、0.1μsec以上5μsec以下にすることが好ましい。 Incidentally, the deviation of the timing of applying the OFF voltage to the gate signal line 17a1 and gate signal line 17a2 is preferably below than 0.1μsec 5μsec.

図36は、トランジスタ11cとトランジスタ11dをゲート信号線17aに印加する電圧により制御できるようにした構成である。 Figure 36 is a configuration in which can be controlled by the voltage applied to the transistor 11c and the transistor 11d in the gate signal line 17a. 図36の構成では、画素16を駆動するゲート信号線17は1本ですむため、配線信号線数が少なくてすむ。 In the configuration of FIG. 36, the gate signal line 17 for driving the pixels 16 for requires only one, requires less wiring number of signal lines. 図36の画素構成では、非表示領域192を発生させることはできない。 In the pixel configuration in Figure 36, it is impossible to generate a non-display area 192. しかし、画素の制御は容易であり、画素の開口率も向上できる。 However, control of pixels is facilitated, improved pixel aperture ratio.

以上の実施例は、電流プログラムの画素構成であった。 Above example was pixel configuration of current programming. 本発明はこれに限定するものではなく、電圧駆動と電流駆動の画素構成を組み合わせてもよい。 The present invention is not limited thereto, may be combined pixel configuration of the voltage driving and current driving. 図211は電圧駆動と電流駆動の両方を実施できる画素構成である。 Figure 211 is a pixel structure which can perform both voltage driving and current driving. 電流駆動では低階調領域で電流書き込みが発生する。 In current drive current writing occurs in the low gradation region. 一方で電圧駆動では、低階調でも書き込み不足はない。 In contrast with voltage driving, no shortage of writing in a low gradation. しかし、電圧駆動では、表示画面に形成された駆動用トランジスタ11aの特性バラツキを吸収することができないため、レーザーアニールのムラが表示されてしまう。 However, in the voltage driving, it is impossible to absorb variations in the characteristics of the driving transistor 11a formed on the display screen, unevenness of laser annealing from being displayed. 電流駆動ではこの問題がない。 It does not have this problem in the current drive. したがって、図213に図示するように、低階調領域で電圧駆動を実施し、高階調領域で電流駆動を実施し、その中間の階調領域で電圧駆動の後、電流駆動を実施することにより、電流駆動と電圧駆動の双方の課題を解決することができる。 Therefore, as illustrated in FIG. 213, it carried a voltage driving in the low gradation region, conducted current driving in the high gradation region, after the voltage drive in the middle gradation region, by performing the current drive , it is possible to solve both the problems of the current drive and voltage driving.

図211は、電圧駆動と電流駆動の両方が実施することができる画素構成である。 Figure 211 is a pixel structure which can be both voltage driving and current driving are performed. ただし、説明を容易にするため、図1と同様に1画素のみを記載している。 However, for ease of description describes only similarly one pixel and FIG. また、ドライバ回路12なども概念的に記載している。 Also it describes conceptually well as driver circuitry 12.

図211で、トランジスタ11eを削除すると電圧オフセットキャンセル駆動の画素構成となる。 In Figure 211, the pixel configuration of the voltage offset canceling driving Removing the transistor 11e. 図211の画素構成は、基本的には電圧オフセットキャンセル構成において、コンデンサ19bをショートする11eを形成または配置したものである。 The pixel configuration of Figure 211 is basically the voltage offset canceling arrangement is obtained by forming or placing 11e shorting capacitor 19b.

図212は、図211の画素構成を説明する説明図である。 Figure 212 is an explanatory diagram for explaining the pixel configuration of Figure 211. 図212(a)は、電流駆動方式でのプログラム時の画素状態である。 Figure 212 (a) is a pixel state of when the program in the current driving method. 図212(b)は、電圧駆動方式でのプログラム時の状態である。 Figure 212 (b) is a state when the program in the voltage driving method.

まず、図212(a)の電流プログラム状態について説明をする。 First, the described current program state of FIG. 212 (a). 図212(a)ではトランジスタ11eがオン状態にされる。 Figure 212 (a) the transistor 11e is turned on. そのため、コンデンサ19bの両端がショートされる。 Therefore, both ends of the capacitor 19b are short-circuited. また、ゲートドライバ回路12dと12aは同一の動作が実施される(図212(a)では、ゲートドライバ回路12a+12aとして示している)。 The gate driver circuits 12d and 12a are the same operation is performed (FIG. 212 (a), shows a gate driver circuit 12a + 12a). つまり、各画素行を選択される時は、ゲートドライバ回路12a+12dからオン電圧はゲート信号線17bと17aに印加される。 That is, when it is selected each pixel row, the ON voltage from the gate driver circuit 12a + 12d is applied to the gate signal line 17b and 17a. したがって、トランジスタ11e、11c、11bが同時にオン状態になる。 Accordingly, the transistors 11e, 11c, 11b are turned on simultaneously. つまり、図212(a)は図1の画素構成と同一である。 That is, FIG. 212 (a) is identical to the pixel configuration in Figure 1. そのため、ソースドライバ回路14から出力されたプログラム電流Iwが駆動用トランジスタ11aに書き込まれる。 Therefore, the program current Iw outputted from the source driver circuit 14 is written into the driver transistor 11a. 以降の動作(ゲート信号線17bの選択状態、動作)は、図1と同様であるので説明を省略する。 Subsequent operations (selection state of the gate signal line 17b, operation) is omitted because it is similar to that of FIG 1. なお、図212(a)において、本発明で説明する図1に対応した駆動方式はいずれも適用できることは言うまでもない。 Note that in FIG. 212 (a), the driving system corresponding to FIG. 1 described in the present invention can of course be any applications.

次に、図212(b)はゲート信号線17aとゲート信号線17cは別個に動作する。 Next, FIG. 212 (b) is a gate signal line 17a and gate signal line 17c operates separately. なお、この画素構成は電圧オフセットキャンセラとして知られているので動作については説明を省略する。 Incidentally, this pixel configuration is not described here work because known as a voltage offset canceller.

本発明は、図213に図示するように、低階調領域では図212(b)の画素回路構成で動作させ、高階調領域では図212(a)の画素回路構成で動作させる。 The present invention, as illustrated in FIG. 213, in the low gray scale region is operated in the pixel circuit configuration of FIG. 212 (b), in the high gradation region operates in a pixel circuit configuration of FIG. 212 (a). 高階調領域と低階調領域の中間階調の領域では、図212(b)の回路構成で1Hの最初に行い、その後、図212(a)の回路構成で実施することが好ましい。 In the region of intermediate gray high gradation region and low gradation region, first carried out in the circuit arrangement of 1H in FIG. 212 (b), then, it is preferably carried out in the circuit configuration of FIG. 212 (a). 図212(a)と図212(b)の切り換え範囲は評価によって決定する必要がある。 Switching range of FIG. 212 (a) and FIG. 212 (b) should be determined by evaluation. 検討の結果によれば、全階調範囲のうち、最も低階調(階調0)から、全階調の1/10以上1/4の範囲以下のいずれかでは、図212(b)の電圧駆動のみを実施し、全階調の1/6以上1/3以下のいずれかの範囲から最高階調までは、図212(a)の電流プログラムを実施することが好ましい。 According to the results of examination, of the entire gradation range from the lowest gradation (gradation 0), in one of the following at least 1/10 1/4 of the range of all gradations, FIG 212 (b) performed only voltage driving, the 1/6 or 1/3 of one of the range of all gradation up tone, it is preferred to carry out the current program of FIG. 212 (a).

なお、この電流駆動のみあるいは電圧駆動のみを実施する階調範囲以外では図212(b)の電圧プログラムを実施した後、図212(a)の電流プログラムを実施する。 In addition tonal range to carry out only the current drive only or voltage driving after implementing the voltage program of FIG. 212 (b), to implement the current program of FIG. 212 (a). 高階調の領域においても図212(b)の電圧プログラムを実施した後、図212(a)の電流プログラムを実施してもよい。 After performing the voltage program of FIG. 212 (b) even in the area of ​​high tone may be performed a current program of FIG. 212 (a). なお、低階調領域においても、図212(b)の電圧プログラムを実施した後、図212(a)の電流プログラムを実施してもよい。 Also in the low gradation region, after implementing the voltage program of FIG. 212 (b), may be performed current program of FIG. 212 (a). 低階調領域では電圧プログラム状態が支配的であり、電圧プログラムの後に電流プログラムを実施しても電流プログラムの状態は画素16へのプログラム状態に影響を与えないからである。 In the low gray scale region is a voltage programmed state prevailing state of even current program to implement current program after the voltage program is because no effect on the programmed state of the pixel 16.

以上のように本発明は、低階調領域では、まず、1Hの最初には電圧プログラムの画素構成を実現して少なくとも電圧プログラムを実施し、高階調領域では、1Hの最後には電流プログラムの画素構成を実施して少なくとも電流プログラムを実施するものである。 Above, the present invention, in the low gray scale region, first, the first 1H achieves pixel configuration for voltage programming and performing at least voltage programming, a high gradation region, the end of the current program of 1H it is to implement the least current program to implement the pixel structure. なお、電流プログラムと電圧プログラムの組合せによる画素16へのプログラムは、図127から図143で説明しているので説明を省略する。 The program to the pixel 16 by a combination of current programming and voltage programming will be omitted because it is described in FIG. 143 from Figure 127. 図211および図212と、図127から図143の駆動方式とを組み合わせてもよいことはいうまでもない。 And Figure 211 and Figure 212, it may be combined with the driving method of FIG. 143 from FIG. 127 is a matter of course.

図1などは、電流プログラムの画素構成であるとして説明した。 Etc. Figure 1 has been described as a pixel configuration of current programming. しかし、図1のほか図6、図7、図8、図9、図10、図31などの画素構成においても以下の方法は適用できることは言うまでもない。 However, addition 6, 7 of FIG. 1, 8, 9, 10, also the following method in the pixel structure such as FIG. 31 is naturally applicable. 以上の事項は本発明の他の実施例でも同様に適用できることは言うまでもない。 It goes without saying that also applicable to other embodiments of the above items present invention.

図214は電流駆動の画素構成で電圧プログラムを行う実施例である。 Figure 214 is an embodiment of performing voltage program the pixel configuration of a current driver. 図214(a)は電圧プログラムを実施している状態であり、図214(b)はEL素子15にプログラム電流Iwを流して発光している状態である。 Figure 214 (a) is a state in which implement voltage program, FIG. 214 (b) is a state in which the light emission by applying a program current Iw to the EL element 15.

図214(a)では、ゲート信号線17aにオン電圧を印加し、トランジスタ11bとトランジスタ11cとをオン状態にする。 In FIG. 214 (a), a turn-on voltage is applied to gate signal line 17a, the transistor 11b and the transistor 11c in the ON state. この状態でソース信号線18にプログラム電圧Vを印加し、この電圧Vを画素16のコンデンサ19に保持させる。 The program voltage V is applied to the source signal line 18 in this state, thereby holding the voltage V to the capacitor 19 of the pixel 16. この時、ゲート信号線17bにはオフ電圧を印加してトランジスタ17dをオフ(オープン)状態にする。 At this time, to turn off (open) state transistor 17d to apply the off-voltage to the gate signal line 17b.

図214(b)は、EL素子15を発光させている時のトランジスタの状態を示している。 Figure 214 (b) shows a state of the transistor when that emit light of the EL element 15. ゲート信号線17aにはオフ電圧を印加し、トランジスタ11b、トランジスタ11cはオープン状態にする。 The gate signal line 17a is applied to turn-off voltage, the transistor 11b, the transistor 11c is in an open state. ゲート信号線17bにはオン電圧を印加し、トランジスタ11dは短絡(オン状態)にする。 The gate signal line 17b is applied with on-voltage, the transistor 11d is short-circuited (ON state).

以上のように駆動することにより電圧プログラムを実施できる。 It can be carried out voltage programming by driving as described above. つまり、低階調領域ではソース信号線に少なくも1Hの最初にはプログラム電圧Vを印加し、高階調領域では、少なくとも1Hの最後にはプログラム電流Iwを印加する。 In other words, less the source signal line in the low gradation region is applied first in the program voltage V of 1H, the high gradation region, applying the last program current Iw of at least 1H.

なお、電圧駆動と電流駆動の切り換えタイミングは、図212、図127から図143などで説明しているので説明を省略する。 Incidentally, the switching timing of the voltage driving and current driving are omitted because FIG 212, described in such Figure 143 Figure 127. 以上の事項は本発明の他の実施例でも同様である。 The items mentioned above also apply to other embodiments of the present invention.

図215は図211の変形例である。 Figure 215 is a modification of FIG. 211. また、図1と図2との組合せとも考えることができる。 Further, it can be considered also as a combination of FIGS. 1 and 2. 図1にトランジスタ11eが追加された画素構成であるからである。 Transistor 11e is because it is added pixel configuration in Figure 1. トランジスタ11eを制御するゲート信号線17cが追加され、このゲート信号線17cに順次オンオフ電圧を走査状態で印加するゲートドライバ回路12cを具備する。 Added gate signal line 17c which controls the transistor 11e is provided with a gate driver circuit 12c which applies a turn-off voltage to the gate signal line 17c in a scanning state.

図216は図215の動作の説明図である。 Figure 216 is an explanatory diagram of the operation of FIG. 215. 図215(a)は電流プログラムの駆動状態である。 Figure 215 (a) is in the driving state of the current program. 図215(b)は電圧プログラムの駆動状態である。 Figure 215 (b) is in the driving state of the voltage programming.

図215(a)では、ゲート信号線17cにオフ電圧が印加され、トランジスタ11eがオフ(オープン状態)になる。 In FIG. 215 (a), a turn-off voltage is applied to the gate signal line 17c, the transistor 11e is turned off (open state). この状態は、図1の画素構成と同一である。 This state is the same as the pixel configuration in Figure 1. したがって、ゲート信号線17cに絶えずオフ電圧を印加した状態で駆動することにより、図1で説明した駆動方法などを実現できることになり、電流プログラムを実施できる。 Therefore, by driving in a state of constantly applying an off voltage to the gate signal line 17c, will be able to realize a driving method described in Figure 1, it can be implemented current program.

図215(b)では、ゲート信号線17には常時オフ電圧が印加される。 In FIG 215 (b), the gate signal line 17 normally-off voltage is applied. したがって、ゲート信号線17aに接続されたトランジスタ11bとトランジスタ11cは常時オフ(オープン状態)にされる。 Thus, transistors 11b and 11c connected to the gate signal line 17a is a normally off (open). この状態で、ゲート信号線17cにはゲートドライバ回路12cにより順次走査状態でオン電圧が印加されていく。 In this state, it will be on-voltage in sequential scanning condition applied by the gate driver circuit 12c to the gate signal line 17c. 選択された画素行のトランジスタ11eがオン状態となり、ソース信号線18に印加されたプログラム電圧Vがコンデンサ19に印加される。 Transistor 11e in the selected pixel row is turned on, the program voltage V applied to the source signal line 18 is applied to the capacitor 19. なお、図216(b)での駆動方式では、電圧プログラム時にトランジスタ11dは必ずしもオフ(オープン)状態にすることはなく、図216(b)に図示するようにオン状態でもオフ状態のいずれでもよい。 In the driving method in FIG. 216 (b), rather it is the transistor 11d when a voltage program that always off (open) state, may be either in the off state even in the on state as shown in FIG. 216 (b) . ただし、EL素子15に電流を流す時はトランジスタ11dをオン状態にする必要があることは言うまでもない。 However, it is needless to say that when the current flows through the EL element 15 is required when the transistor 11d turned on. 他の動作などに関しては先の実施例の動作と同様であるので説明を省略する。 Further explanation is omitted with respect to such other operations is similar to the operation of the previous embodiment.

図217は、図212もしくは図215の変形例である。 Figure 217 is a modification of FIG. 212 or Fig. 215. 図217は、駆動用トランジスタ11aとトランジスタ11d間にトランジスタ11eが形成または配置されている。 Figure 217, the transistor 11e is formed or placed between the driver transistor 11a and the transistor 11d. トランジスタ11eは、ゲートドライバ回路12cに接続されたゲート信号線17cによってオンオフ制御される。 Transistor 11e is controlled to be turned on and off by the gate signal line 17c connected to the gate driver circuit 12c.

図218は図217の動作の説明図である。 Figure 218 is an explanatory diagram of the operation of FIG. 217. 図218(a)は電流プログラムの状態を示しており、図218(b)は電圧プログラムの状態を示している。 Figure 218 (a) shows the state of the current program, FIG. 218 (b) shows the state of the voltage programming.

図218(a)では、ゲート信号線17cには常時オン電圧が印加され(図212と同様に、画素行が選択される時にトランジスタ11eをオン状態にしてもよいことは言うまでもない。このことは図215についても同様である。)、選択された画素行のゲート信号線17aにはオン電圧が印加される。 In FIG. 218 (a), always-on voltage is applied to the gate signal line 17c (similarly to FIG. 212, the may be a transistor 11e in the ON state is of course when the pixel row is selected. This is the same applies to FIG. 215.), a turn-on voltage is applied to the gate signal line 17a of pixel row selected. そのため、トランジスタ11b、トランジスタ11cがオンとなる。 Therefore, the transistor 11b, the transistor 11c is turned on. この状態でソース信号線18にプログラム電流Iwが印加され、このプログラム電流Iwが、選択された画素16のコンデンサ19に書き込まれる。 The state program current Iw is applied to the source signal line 18, the program current Iw is written to the capacitor 19 of the pixel 16 is selected.

図218(b)は、電圧プログラム時の画素書き込み状態を図示している。 Figure 218 (b) shows the pixels written state when a voltage program. 基本的には図2の電圧プログラム状態となる。 Basically the voltage programming state of FIG. ゲート信号線17cにはオフ電圧が印加され、トランジスタ11eがオフ(オープン状態)となる。 Off voltage is applied to the gate signal line 17c, the transistor 11e is turned off (open state). また、図28(a)と同様にゲート信号線17bにはオフ電圧が印加され、トランジスタ11dがオフ状態となる。 Moreover, the off voltage is applied to the similarly gate signal line 17b and FIG. 28 (a), the transistor 11d is turned off. この状態でソース信号線18に印加されたプログラム電圧Vが、選択された画素16のコンデンサ19に書き込まれる。 Program voltage V applied to the source signal line 18 in this state is written into the capacitor 19 of the pixel 16 is selected. 他の動作などに関しては、先の実施例の動作と同様であるので説明を省略する。 Regarding such other operations, the description thereof is omitted because it is similar to the operation of the previous embodiment.

図2の画素構成において、特に問題となる事項に、電源(パネルに供給するカソード電圧、アノード電圧)をオンオフする際に、過渡電流がEL素子15に流れるということがある。 In the pixel configuration of FIG. 2, the matters particularly problematic, (cathode voltage supplied to the panel, the anode voltage) power source when turning on and off the transient current is that flows through the EL element 15. つまり、トランジスタ11bのオンオフ状態が確定せす、また、コンデンサ19の電位状態が不定の状態で電源がオンされるからである。 In other words, to cause definite OFF state of the transistor 11b is also a potential state of the capacitor 19 because the power in the indefinite state is turned on. この課題は電源オフ時でも発生する。 This problem occurs even when the power is off.

この課題に対しては、図219に図示するように、アノードとトランジスタ11a間にスイッチ用トランジスタ219aを配置または形成し、駆動用トランジスタ11aからEL素子15あるいはカソード間にトランジスタ219bを形成または配置することにより解決することができる。 To deal with this problem, as shown in FIG. 219, the switching transistor 219a is arranged or formed between the anode and the transistor 11a, to form or place the transistor 219b between the EL element 15 or the cathode from the driving transistor 11a it can be solved by.

電源オフする際は、図220に図示するように電源をオフする前に、コントローラによりトランジスタ2191をオフにする。 When power off before turning off the power supply as shown in FIG. 220, turning off transistor 2191 by the controller. トランジスタ2191のオフは図220(a)に図示するように、トランジスタ2191aまたはトランジスタ2191bのいずれか一方をオフにしてもよいし、図220(b)に図示するように、トランジスタ2191aとトランジスタ2191bの両方をオフにした後、電源回路をオフ状態にしてもよい。 As off of the transistor 2191 is shown in FIG. 220 (a), may be turned off either of the transistors 2191a or transistor 2191B, as shown in FIG. 220 (b), of the transistor 2191a and the transistor 2191B after turning off both, it may be a power circuit in the oFF state.

電源オンする際は、コントローラによりトランジスタ2191をオフにする。 When power is turned on, turning off transistor 2191 by the controller. その後、電源回路をオンにしてから、トランジスタ2191をオン状態にすることが好ましい。 Thereafter, turn on circuit, it is preferable that the transistors 2191 in the ON state.

以上の、図219、図220で説明した事項は、本発明の他の画素構成にも適用できることはいうまでもない。 Above, FIG. 219, the matters described in Figure 220, the present invention can be applied to other pixel configurations of the present invention. 図219のトランジスタ219aとトランジスタ219bのいずれか一方を配置または形成すれば効果が得られることは言うまでもない。 It goes without saying that the effect is obtained by arranging or forming one of the transistors 219a and the transistor 219b in FIG 219.

また、図219は各画素16にスイッチ用のトランジスタ2191を形成または配置するとしたが、これに限定するものではなく、アノード端子に1個のスイッチ2191aを配置し、カソード端子に1個のスイッチ2191bを配置してもよい。 Although FIG. 219 was formed or placed a transistor 2191 for switching each pixel 16 is not limited thereto, the one switch 2191a disposed to the anode terminal, one switch 2191b to the cathode terminal the may be arranged. また、図219において2191はトランジスタであるとしたが、これに限定するものではなく、サイリスタのような他の素子、ホトダイオード、リレー素子などでもよいことは言うまでもない。 Although 2191 in FIG. 219 was a transistor is not limited to this, other elements such as thyristors, photodiodes, it is needless to say may be such as a relay device.

以上の実施例は、表示領域に形成あるいは配置された画素16は、電流駆動方式の画素または電圧駆動方式の画素構成か、もしくは、電圧駆動と電流駆動とを切り換えることができるものであった。 Above example, the pixels 16 formed or disposed in the display area, whether the pixel configuration of the pixel or a voltage driving method of the current driving method, or were capable to switch between voltage driving and current driving. しかし、本発明はこれに限定するものではない。 However, the present invention is not limited thereto. たとえば、図221にように構成してもよい。 For example, it may be configured as in Figure 221.

図221は、1本のソース信号線18に電流駆動の画素(図1など)16bと電圧駆動の画素(図2など)16aが接続された構成である。 Figure 221 is a one to the source signal line 18 a current driving the pixel (such as Fig. 1) 16b and voltage-driven pixels (such as FIG. 2) 16a is connected configuration. 電流駆動の画素16bはソース信号線18の一端に配置または形成され、また、形成位置はソースドライバ回路(IC)14から遠い位置に配置または形成される。 Pixel 16b of the current drive is disposed or formed on one end of the source signal line 18, also formed positions are arranged or formed at a position farther from the source driver circuit (IC) 14. また、電流駆動の画素16bの駆動用トランジスタ11aのWLと電圧駆動の画素16aの駆動用トランジスタ11aのWLとは一致させる。 Further, the WL of the driver transistor 11a of the WL and the voltage driving the pixels 16a of the driving transistor 11a of pixel 16b of the current drive to match.

電流駆動の画素16bは、プログラム電流(電圧)の大きさなどの場合に応じてオン状態にされ、ソース信号線18に電流を供給し、ソース信号線18の充放電を実施して、画素16へのプログラム書き込みを実施する。 Pixel 16b of the current driver is turned on in response to the case such as the size of the program current (voltage), current is supplied to the source signal line 18, to implement charging and discharging of the source signal line 18, the pixel 16 to implement the program write to.

なお、図222は、図221の電圧画素16aと電流画素16bの関係を入れ替えた構成である。 Incidentally, FIG. 222 is a configuration obtained by rearranging the relation between the voltage pixels 16a and current pixel 16b in FIG 221. 以上のように本発明は、表示領域に電圧画素16aと電流画素16bの両方を形成または配置するものである。 Above, the present invention is to form or place both the voltage pixels 16a and current pixel 16b in the display area.

本発明の画素構成によれば、トランジスタ11d(図1の場合)などのスイッチング手段を制御することにより、RGB画像を順次表示することができる(図22の構成も参照のこと)。 According to the pixel configuration of the present invention, by controlling the switching means such as transistor 11d (the case of FIG. 1) can be sequentially displayed RGB image (see also construction of FIG. 22). 図37(a)は、1フレーム(1フィールド)期間にR表示領域193R、G表示領域193G、B表示領域193Bを画面の上から下方向(下方向から上方向でもよい)に走査する。 Figure 37 (a) is, one frame (one field) period R display area 193R, G display area 193 g, scans the B display area 193B from the top of the screen in a downward direction (or in the upward direction from below). RGBの表示領域以外の領域は非表示領域52とする。 Region other than the display region of the RGB is a non-display area 52. つまり、間欠駆動を実施する。 That is, to implement the intermittent drive. R、G、Bの表示領域193は個別に間欠表示が実施される。 R, G, display area 193 of the B may be practiced intermittently displayed individually.

図37(b)は、1フィールド(1フレーム)期間にR、G、B表示領域193を複数発生するように実施した実施例である。 Figure 37 (b) shows an embodiment in which performed the R, G, B display area 193 to multiple occurrences of one field (one frame) period. この駆動方法は、図23の駆動方法と類似である。 This driving method is similar to the driving method of FIG. 23. したがって、説明を必要としないであろう。 Therefore, it would not require an explanation. 図37(b)のように表示領域193を複数に分割することにより、フリッカの発生はより低フレームレートでもなくなる。 By dividing the display area 193 into a plurality as shown in FIG. 37 (b), the occurrence of flicker is eliminated even at a lower frame rate.

図38(a)は、RGBの表示領域193で、表示領域193の面積を異ならせたものである。 Figure 38 (a) is a RGB display area 193, those having different area of ​​the display area 193. なお、表示領域193の面積は点灯期間に比例することは言うまでもない。 The area of ​​the display region 193 is naturally proportional to the lighting period. 図38(a)では、R表示領域193RとG表示領域193Gの面積を同一にしている。 In FIG. 38 (a), it has a surface area of ​​the R display area 193R and G display area 193G in the same. G表示領域193GよりB表示領域193Bの面積を大きくしている。 And to increase the area of ​​the B display area 193B than the G display area 193 g.

有機EL表示パネルでは、Bの発光効率が悪い場合が多い。 The organic EL display panel, is often poor luminous efficiency of B. 図38(a)のようにB表示領域193Bを他の色の表示領域193よりも大きくすることにより、効率よくホワイトバランスをとることができるようになる。 To be larger than the display area 193 the B display area 193B of the other colors as shown in FIG. 38 (a), efficiently it is possible to take white balance. また、R、G、B表示領域193の面積を変化させることにより、ホワイトバランス調整、色温度調整を容易に実現できる。 Also, R, G, by changing the area of ​​the B display area 193 can be easily realized white balance adjustment, a color temperature adjustment.

図38(b)は、1フィールド(フレーム)期間で、B表示期間193Bが複数(193B1、193B2)となるようにした実施例である。 Figure 38 (b) is a one field (frame) period, an embodiment in which so as B display periods 193B becomes more (193B1,193B2). 図38(a)は、1つのB表示領域193Bを変化させる方法であった。 Figure 38 (a) was a method of changing the one B display area 193B. 変化させることによりホワイトバランスを良好に調整できるようにする。 To allow better adjust the white balance by changing. 図38(b)は、同一面積のB表示領域193Bを複数表示させることにより、ホワイトバランス調整(補正)を良好にする。 Figure 38 (b), by displaying multiple B display areas 193B having the same area, to improve the white balance adjustment (correction). また、色温度補正(調整)を良好にする。 Further, to improve the color temperature correction (adjustment). たとえば、屋外と屋内で色温度を変化させることは有効である。 For example, it is effective to vary the color temperature outdoors and indoors. たとえば、屋内では、色温度を低下させ、屋外では色温度を高くする。 For example, indoors, reduce the color temperature, high color temperature outdoors.

本発明の駆動方式は、図37、図38のいずれかに限定するものではない。 Drive method of the present invention, FIG. 37, not limited to any of Fig 38. R、G、Bの表示領域193を発生し、また、間欠表示する。 Generated R, G, and display area 193 of the B, also intermittently displayed. 結果として動画ボケを対策し、画素16への書き込み不足を改善する。 As a result to measure motion blur and improve insufficient writing to the pixel 16. なお、図23の駆動方法では、R、G、Bが独立の表示領域193は発生しない。 In the driving method of FIG. 23, R, G, B are independent of the display area 193 does not occur. RGBが同時に表示される(W表示領域193が表示されると表現すべきである)。 RGB is (should be expressed as being displayed W display area 193) are displayed simultaneously. なお、図38(a)と図38(b)とは組み合わせてもよいことはいうまでもない。 Incidentally, FIG. 38 (a) and FIG. 38 (b) and may of course be combined in. たとえば、図38(a)のRGBの表示面積193を変化し、かつ図38(b)のRGBの表示領域193を複数発生させる駆動方法の実施である。 For example, an embodiment of a driving method of changing the RGB display area 193 in FIG. 38 (a), and thereby a plurality generate RGB of the display area 193 in FIG. 38 (b).

なお、図37から図38の駆動方式は、図22のように、RGBごとにEL素子15(EL素子15R、EL素子15G、EL素子15B)に流れる電流を制御できる構成あれば、図37、図38の駆動方式を容易に実施できることは言うまでもないであろう。 The driving method of FIG. 38 from FIG. 37, as in FIG. 22, EL element 15 for each RGB (EL elements 15R, EL element 15G, EL elements 15B) if configured to control the current flowing in, FIG. 37, can be easily carried out the driving method of FIG. 38 it will be understood.

図22の表示パネルの構成において、ゲート信号線17bRにオンオフ電圧を印加することにより、R画素16Rをオンオフ制御することができる。 In the configuration of the display panel of FIG. 22, by applying an on-off voltage to the gate signal line 17bR, it is possible to turn on and off the R pixel 16R. ゲート信号線17bGにオンオフ電圧を印加することにより、G画素16Gをオンオフ制御することができる。 By applying the OFF voltage to the gate signal line 17bG, it is possible to turn on and off the G pixel 16G. ゲート信号線17bBにオンオフ電圧を印加することにより、B画素16Bをオンオフ制御することができる。 By applying the OFF voltage to the gate signal line 17bB, it is possible to turn on and off the B pixel 16B.

また、以上の駆動を実現するためには、図39に図示するように、ゲート信号線17bRを制御するゲートドライバ回路12bR、ゲート信号線17bGを制御するゲートドライバ回路12bG、ゲート信号線17bBを制御するゲートドライバ回路12bBを形成または配置すればよい。 Further, more in order to realize the driving of, as shown in FIG. 39, a gate driver circuit 12bR which controls the gate signal line 17bR, a gate driver circuit 12bG which controls the gate signal line 17bG, controls the gate signal line 17bB the gate driver circuit 12bB which may be formed or arranged.

図39のゲートドライバ回路12bR、12bG、12bBを、図19、図20などで説明した方法で駆動することにより、図37、図38の駆動方法を実現できる。 The gate driver circuit 12bR of Figure 39, 12BG, the 12bB, 19, by driving by the method described in such as FIGS. 20, 37, can be realized driving method of FIG. 38. もちろん、図39の表示パネルの構成で、図23の駆動方法なども実現できることは言うまでもない。 Of course, the configuration of a display panel in FIG. 39, also including a driving method of FIG. 23 can of course be realized.

図20、図24、図26、図27などでは、ゲート信号線17b(EL側選択信号線)は1水平走査期間(1H)を単位として、オン電圧(Vgl)、オフ電圧(Vgh)を印加するとして説明をした。 Figure 20, is applied 24, 26, in such 27, gate signal line 17b (EL-side selection signal line) in units of 1 horizontal scanning period (1H), on-voltage (Vgl), off voltage (Vgh) It was described as. しかし、EL素子15の発光量は、流す電流が定電流の時、流す時間に比例する。 However, the light emission quantity of the EL element 15, when the current is a constant current flowing in proportion to the time passing. したがって、流す時間は1H単位に限定する必要はない。 Therefore, flow time is not necessarily limited to 1H units. なお、以下の事項はゲート信号線17a(17a1、17a2)にも適用される。 Note that the following matters are also applicable to the gate signal line 17a (17a1,17a2).

まず、アウトプットイネーブル(OEV)の概念を導入するため、以下のように規定する。 First, to introduce the concept of output enable (OEV), defined as follows. OEV制御を行うことにより、1水平走査期間(1H)以内のゲート信号線17a、17bにオンオフ電圧(Vgl電圧、Vgh電圧)を画素16に印加できるようになる。 By performing OEV control, it becomes possible to apply one horizontal scanning period (1H) within the gate signal line 17a, 17b to the off voltage (Vgl voltage, Vgh voltage) to the pixel 16.
説明を容易にするため、本発明の表示パネルでは、電流プログラムを行う画素行を選択するゲート信号線17a(図1の場合)であるとして説明をする。 For ease of description, the display panel of the present invention will be described as a gate signal line 17a to select a pixel row programmed with current (in the case of FIG. 1). また、ゲート信号線17aを制御するゲートドライバ回路12aの出力をWR側選択信号線と呼ぶ。 Further, it called the output of the gate driver circuit 12a which controls the gate signal line 17a and the WR-side selection signal line. EL素子15を選択するゲート信号線17b(図1の場合)であるとして説明をする。 Be described as a gate signal line 17b for selecting the EL element 15 (the case of FIG. 1). また、ゲート信号線17bを制御するゲートドライバ回路12bの出力をEL側選択信号線と呼ぶ。 Further, it called the output of the gate driver circuit 12b which controls the gate signal line 17b and the EL-side selection signal line.

ゲートドライバ回路12は、スタートパルスが入力され、入力されたスタートパルスが保持データとして順次シフトレジスタ内をシフトする。 The gate driver circuit 12 is supplied with a start pulse, start pulse input sequentially shifts the shift register as the held data. ゲートドライバ回路12aのシフトレジスタ内の保持データにより、WR側選択信号線に出力される電圧がオン電圧(Vgl)かオフ電圧(Vgh)かが決定される。 The data held in the shift register of the gate driver circuit 12a, voltage output to the WR-side selection signal line or a turn-on voltage (Vgl) or off voltage (Vgh) is determined. さらに、ゲートドライバ回路12aの出力段には、強制的に出力をオフにするOEV1回路(図示せず)が形成または配置されている。 Furthermore, the output stage of the gate driver circuit 12a, OEV1 circuit turns off output forcibly (not shown) is formed or placed. OEV1回路がLレベルの時には、ゲートドライバ回路12aの出力であるWR側選択信号をそのままゲート信号線17aに出力する。 When OEV1 circuit is at L level, it outputs a WR-side selection signal which is the output of the gate driver circuit 12a as it is to the gate signal line 17a.

以上の関係をロジック的に図示すれば、OR回路の関係となる(図40(b)を参照のこと)。 If illustrated above relationship logically, a relationship of OR circuits (see FIG. 40 (b)). なお、オン電圧をロジックレベルのL(0)とし、オフ電圧をロジック電圧のH(1)としている。 Incidentally, the on-voltage logic level L (0), is set to H (1) of the logic voltage off voltage. ゲートドライバ回路12aがオフ電圧を出力している場合は、ゲート信号線17aにオフ電圧が印加される。 When the gate driver circuit 12a outputs a turn-off voltage, the turn-off voltage is applied to the gate signal line 17a. ゲートドライバ回路12aがオン電圧(ロジックではLレベル)を出力している場合は、OR回路でOEV1回路の出力とORが取られてゲート信号線17aに出力される。 The gate driver circuit 12a if (in the logic L level) ON voltage and outputs the output and OR OEV1 circuit OR circuit is output to the taken by the gate signal line 17a. OEV1回路は、Hレベルの時、ゲートドライバ信号線17aに出力する電圧をオフ電圧(Vgh)にする(図40(a)のタイミングチャートの例を参照のこと)。 OEV1 circuit, when the H level, to turn off voltage (Vgh) is output to the gate driver signal line 17a (see an example of a timing chart of FIG. 40 (a)).

ゲートドライバ回路12bのシフトレジスタ内の保持データにより、ゲート信号線17b(EL側選択信号線)に出力される電圧がオン電圧(Vgl)かオフ電圧(Vgh)かが決定される。 The data held in the shift register of the gate driver circuit 12b, the voltage output to the gate signal line 17b (EL-side selection signal line) or a turn-on voltage (Vgl) or off voltage (Vgh) is determined. さらに、ゲートドライバ回路12bの出力段には、強制的に出力をオフにするOEV2回路(図示せず)が形成または配置されている。 Furthermore, the output stage of the gate driver circuit 12b, OEV2 circuit turns off output forcibly (not shown) is formed or placed. OEV2回路がLレベルの時には、ゲートドライバ回路12bの出力をそのままゲート信号線17bに出力する。 When OEV2 circuit is at L level, it outputs the output of the gate driver circuit 12b as it is to the gate signal line 17b. 以上の関係をロジック的に図示すれば、図40(a)の関係となる。 If illustrated above relationship logically, the relationship of FIG. 40 (a). なお、オン電圧をロジックレベルのL(0)とし、オフ電圧をロジック電圧のH(1)としている。 Incidentally, the on-voltage logic level L (0), is set to H (1) of the logic voltage off voltage.

ゲートドライバ回路12bがオフ電圧を出力している場合(EL側選択信号はオフ電圧)は、ゲート信号線17bにオフ電圧が印加される。 When the gate driver circuit 12b outputs a turn-off voltage (EL-side selection signal is off voltage), the turn-off voltage is applied to the gate signal line 17b. ゲートドライバ回路12bがオン電圧(ロジックではLレベル)を出力している場合は、OR回路でOEV2回路の出力とORが取られてゲート信号線17bに出力される。 The gate driver circuit 12b is if (in the logic L level) ON voltage and outputs the output and OR OEV2 circuit by the OR circuit and the result is output to the taken by the gate signal line 17b. つまり、OEV2回路は、入力信号がHレベルの時、ゲートドライバ信号線17bに出力する電圧をオフ電圧(Vgh)にする。 That, OEV2 circuit, the input signal is at the H level, to turn off voltage (Vgh) is output to the gate driver signal line 17b. したがって、OEV2回路によりEL側選択信号がオン電圧出力状態であっても、強制的にゲート信号線17bに出力される信号はオフ電圧(Vgh)になる。 Therefore, EL-side selection signal is also an on-voltage output state, forcing the signal output to the gate signal line 17b becomes a turn-off voltage (Vgh) by OEV2 circuit. なお、OEV2回路の入力がLであれば、EL側選択信号がスルーでゲート信号線17bに出力される(図40(a)のタイミングチャートの例を参照のこと)。 Incidentally, if the input of the OEV2 circuit is L, (that is an example of the timing chart of FIG. 40 (a) of the reference) that EL-side selection signal is output to the gate signal line 17b in the through.

ゲート信号線17b(EL側選択信号線)にオン電圧を印加する期間を調整することにより、表示画面144の輝度をリニアに調整することができる。 By adjusting the period for applying the on voltage to the gate signal line 17b (EL-side selection signal line), it is possible to adjust the brightness of the display screen 144 linearly. これはOEV2回路を制御することにより容易に実現できる。 This can be easily realized by controlling the OEV2 circuit. たとえば、図41では、図41(a)よりも図41(b)の方が表示輝度は低くなる。 For example, in Figure 41, display brightness towards FIG 41 (b) than in FIG. 41 (a) is low. また、図41(b)よりも図41(c)の方が表示輝度は低くなる。 Also, display brightness towards FIG 41 (c) than in FIG. 41 (b) is lowered.

また、図42に図示するように、1H期間にオン電圧を印加する期間とオフ電圧を印加する期間の組を複数回設けてもよい。 Further, as illustrated in FIG. 42, it may be provided a plurality of times a set of period for applying the period and the off-voltage to a turn-on voltage is applied to the 1H period. 図42(a)は、6回設けた実施例である。 Figure 42 (a) is an example of providing six times. 図42(b)は、3回設けた実施例である。 Figure 42 (b) is an example of providing three times. 図42(c)は、1回設けた実施例である。 Figure 42 (c) is an example of providing one. 図42では、図42(a)よりも図42(b)の方が表示輝度は低くなる。 In Figure 42, display brightness towards FIG 42 (b) than in FIG. 42 (a) is low. また、図42(b)よりも図42(c)の方が表示輝度は低くなる。 Also, display brightness towards FIG 42 (c) than in FIG. 42 (b) is lowered. したがって、オン期間の回数を制御することにより表示輝度を容易に調整(制御)できる。 Accordingly, easily adjust the display luminance by controlling the number of ON period can (control).

以後、本発明の電流駆動方式のソースドライバIC(回路)14について説明をする。 Thereafter, the source driver IC (circuit) of the current driving system of the present invention 14 will be described. 本発明のソースドライバICは、以前に説明した本発明の駆動方法、駆動回路を実現するために用いる。 The source driver IC of the present invention, the driving method of the present invention described earlier, used to implement the drive circuit. また、本発明の駆動方法、駆動回路、表示装置と組み合わせて用いる。 The driving method of the present invention, the drive circuit is used in combination with the display device. なお、説明は、ICチップとして説明をするがこれに限定するものではなく、高温彫りシリコン技術、低温ポリシリコン技術、CGS技術、アモルファスシリコン技術などを用いて、表示パネルの基板30上に作製してもよいことは言うまでもない。 Note that description is not intended it will be described as an IC chip limited to, high temperature carving silicon technology, low-temperature polysilicon technology, using CGS technology, amorphous silicon technology, etc., to produce on the substrate 30 of the display panel and it may be it is needless to say. また、シリコンウエハなどに形成したソースドライバ回路14を基板30に転写してもよい。 Further, the source driver circuit 14 formed such as a silicon wafer may be transferred to the substrate 30.

図43は、ソースドライバIC(回路)14の1出力段の構造図である。 Figure 43 is a structural diagram of a first output stage of the source driver IC (circuit) 14. つまり、1つのソース信号線18に接続される出力部である。 That is, an output part connected to one source signal line 18. 複数の同一サイズの単位トランジスタ154(1単位)で構成されており、その個数が画像データのビットに対応して、ビット重み付けされている。 Consists of a plurality of unit transistors 154 of the same size (one unit), the number thereof is corresponding to the bits of image data are bit weighted. 図43は、64階調表示の一実施例である。 Figure 43 is an example of a 64-gradation display. 1出力段に相当するトランジスタ群431cには、単位トランジスタ154は63個で構成されている。 The transistor group 431c corresponding to one output stage unit transistors 154 is composed of 63 pieces.

なお、本発明のソースドライバIC(回路)14を構成するトランジスタあるいはトランジスタ群は、MOSタイプに限定するものではなく、バイポーラタイプでもよい。 The transistor or transistor group constituting a source driver IC (circuit) 14 of the present invention is not limited to MOS type, it may be a bipolar type. また、シリコン半導体に限定するものではなく、ガリ砒素半導体でもよい。 Further, not limited to a silicon semiconductor, or a gully arsenide semiconductor. また、ゲルマニウム半導体でもよい。 In addition, it may be a germanium semiconductor.

図43は、本発明の1実施例として、6ビットのデジタル入力の場合を図示している。 Figure 43 is a first embodiment of the present invention illustrates a case of 6-bit digital input. つまり、2の6乗であるから、64階調表示である。 That is, since it is the sixth power of 2, a 64-gradation display. このソースドライバIC14をアレイ基板に積載することにより、赤(R)、緑(G)、青(B)が各64階調であるから、64×64×64=約26万色を表示できることになる。 By stacking the source driver IC14 in the array substrate, red (R), green (G), and from blue (B) are each 64 gradations, that can display 64 × 64 × 64 = approximately 260,000 colors Become.

64階調の場合は、D0ビットの単位トランジスタ154は1個、D1ビットの単位トランジスタ154は2個、D2ビットの単位トランジスタ154は4個、D3ビットの単位トランジスタ154は8個、D4ビットの単位トランジスタ154は16個、D5ビットの単位トランジスタ154は32個であるから、合計で単位トランジスタ154は63個である。 64 For gradient, one the unit transistors 154 of D0 bit, two are unit transistors 154 of D1 bit, four in the unit transistors 154 of the D2 bit, eight unit transistors 154 of D3 bit, the D4 bit unit transistors 154 16, unit transistors 154 of the D5 bit because it is 32, the unit transistors 154 in total is 63. つまり、本発明は階調の表現数(この実施例の場合は、64階調)−1個の単位トランジスタ154を1出力と構成(形成)する。 That is, the present invention (in this example, 64 gradations) representation number of gradations -1 unit transistors 154 1 outputs the configuration (form) to.

なお、単位トランジスタ1個が複数のサブ単位トランジスタに分割されている場合であっても、単位トランジスタが単にサブ単位トランジスタに分割されているだけである。 Incidentally, even if one unit transistor is divided into a plurality of sub-unit transistors, only unit transistors is simply divided into sub-unit transistors. たとえば、1つの単位トランジスタ154が、4つのサブ単位トランジスタで構成される場合が例示される。 For example, one unit transistor 154, be composed as exemplified by four sub-unit transistors. したがって、本発明が、階調の表現数−1個の単位トランジスタで構成されていることには差異はない(同義である)。 Accordingly, the present invention is, no (synonymous) differences that are composed of expressions number -1 unit transistors of the gradation.

また、図43において、D5ビット目の単位トランジスタ154の32個は、密集させて配置(形成)しているように図示しているが、本発明はこれに限定するものではない。 Further, in FIG. 43, the 32 D5 bit unit transistors 154, are illustrated as arranged by densely (formed), the present invention is not limited thereto. たとえば、8個の単位トランジスタ154の群(つまり、8個のトランジスタの集まりが4組)に分割し、分割されたトランジスタ群を分散させて配置(構成)してもよい。 For example, a group of eight unit transistors 154 (i.e., a collection of eight transistors four sets) is divided into the divided transistors may be dispersed and arranged (arrangement). この方が、出力電流のバラツキが低減する。 This person is, the variation of the output current is reduced.

図43において、D0はLSB入力を示しており、D5はMSB入力を示している。 In Figure 43, D0 denotes the LSB input, D5 denotes the MSB input. D0入力端子にHレベル(正論理時)の時、スイッチ151a(オンオフ手段である。もちろん、単体トランジスタで構成してもよいし、PチャンネルトランジスタとNチャンネルトランジスタとを組み合わせたアナログスイッチなどでもよい)がオンする。 D0 at the H level to the input terminal (positive logic), a switch 151a (on-off means. Of course, it may be constituted by a single transistor, it may be an analog switch that combines the P-channel transistor and N-channel transistor ) is turned on. すると、カレントミラーを構成する単位トランジスタ154に向かって電流が流れる。 Then, current flows to a unit transistor 154 composing a current mirror. この電流はIC14内の内部配線153に流れる。 This current flows through the internal wiring 153 in the IC 14. この内部配線153はIC14の端子電極を介してソース信号線18に接続されているから、この内部配線153に流れる電流が画素16のプログラム電流となる。 Since this internal wiring 153 is connected to the source signal line 18 via a terminal electrode of the IC 14, the current flowing through internal wiring 153 provides a programming current for the pixels 16.

たとえば、D1入力端子にHレベル(正論理時)の時、スイッチ151がオンする。 For example, when the H level (positive logic) to the D1 input terminal, the switch 151 is turned on. すると、カレントミラーを構成する2つの単位トランジスタ154に向かって電流が流れる。 Then, current flows to two unit transistors 154 composing a current mirror. この電流はIC14内の内部配線153に流れる。 This current flows through the internal wiring 153 in the IC 14. この内部配線153はIC14の端子電極を介してソース信号線18に接続されているから、この内部配線153に流れる電流が画素16のプログラム電流となる。 Since this internal wiring 153 is connected to the source signal line 18 via a terminal electrode of the IC 14, the current flowing through internal wiring 153 provides a programming current for the pixels 16.

他のスイッチ151でも同様である。 The same applies to other switches 151. D2入力端子にHレベル(正論理時)の時は、スイッチ151cがオンする。 D2 when H level to the input terminal (positive logic), a switch 151c is turned on. すると、カレントミラーを構成する4つの単位トランジスタ154に向かって電流が流れる。 Then, current flows to four unit transistors 154 composing a current mirror. D5入力端子にHレベル(正論理時)の時は、スイッチ151fがオンする。 D5 at the H level to the input terminal (positive logic), a switch 151f is turned on. すると、カレントミラーを構成する32個の単位トランジスタ154に向かって電流が流れる。 Then, current flows to 32 unit transistors 154 composing a current mirror.

以上のように、外部からのデータ(D0〜D5)に応じて、それに対応する単位トランジスタに向かって電流が流れる。 As described above, according to the data from the external (D0-D5), current flows to a unit transistor corresponding thereto. したがって、データに応じて、0個から63個の単位トランジスタに電流が流れるように構成されている。 Therefore, according to the data, and is configured so that current flows to 0 to 63 unit transistors.

なお、本発明は説明を容易にするため、電流源は6ビットの63個としているが、これに限定するものではない。 Since the present invention is to simplify the description, the current source is a 63 6 bits, not limited thereto. 8ビットの場合は、255個の単位トランジスタ154を形成(配置)すればよい。 8-bit, it may be formed 255 unit transistors 154 (arranged). また、4ビットの時は、15個の単位トランジスタ154を形成(配置)すればよい。 Also, when the 4-bit, may be formed 15 unit transistors 154 (arranged). もちろん、8ビットの場合は、255×2個の単位トランジスタ154を形成(配置)してもよい。 Of course, in the case of 8 bits, it may be formed 255 × 2 unit transistors 154 (arranged). 1つの単位トランジスタ154が2個で1単位電流を出力する。 One unit transistor 154 outputs a 1 unit current at two. 単位電流源を構成する単位トランジスタ154は、同一のチャンネル幅W、チャンネル幅Lとする。 Unit constituting a unit current source transistor 154, the same channel width W, and the channel width L. このように同一のトランジスタで構成することにより、ばらつきの少ない出力段を構成することができる。 By thus configuring the same transistor, it is possible to construct a small variation output stage.

また、単位トランジスタ154はすべてが、同一の電流を流すことに限定するものではない。 Moreover, all the unit transistors 154 are not limited to flowing the same current. たとえば、各単位トランジスタ154を重み付けしてもよい。 For example, it may be weighted each unit transistor 154. たとえば、1単位の単位トランジスタ154と、2倍の単位トランジスタ154と、4倍の単位トランジスタ154などを混在させて電流出力回路を構成してもよい。 For example, the unit transistors 154 of one unit, the unit transistors 154 of the 2-fold, mix, etc. 4 times the unit transistor 154 may constitute a current output circuit.

しかし、単位トランジスタ154を重み付けして構成すると、各重み付けした電流源が重み付けした割合にならず、バラツキが発生する可能性がある。 However, when constructed by weighting the unit transistors 154, not in proportion to the weighted current source is weighted, it is possible that variations occur. したがって、重み付けする場合であっても、各電流源は、1単位の電流源となるトランジスタを複数個形成することにより構成することが好ましい。 Therefore, even when the weighting, each current source is preferably constituted by plural number of transistors to be 1 unit current sources.

6ビットの画像データD0、D1、D2、・・・、D5で制御されるスイッチを介して、プログラム電流Iwはソース信号線に出力される(電流を引き込む)。 6-bit image data D0, D1, D2, ···, via a switch controlled by D5, the program current Iw is outputted to the source signal line (draw current). したがって、6ビットの画像データD0、D1、D2、・・・、D5のON、OFFに応じて、出力線には、1倍、2倍、4倍、・・・、32倍の電流が加算されて出力される。 Thus, the image data D0 of 6 bits, D1, D2, ..., ON of D5, according to OFF, the output line, 1-fold, 2-fold, 4-fold, ..., 32 times larger current summing which is to be output. すなわち、6ビットの画像データD0、D1、D2、・・・、D5により、出力線153よりプログラム電流が出力される(ソース信号線18から電流を引き込む。)。 That is, the image data D0 of 6 bits, D1, D2, · · ·, the D5, an output line 153 the program current is outputted from (draw current from the source signal line 18.).

EL表示パネルで、フルカラー表示を実現するためには、RGBのそれぞれに基準電流を形成(作成)する必要がある。 In EL display panels, in order to realize a full color display, it is necessary to form a reference current to each of the RGB (creation). RGBの基準電流の比率でホワイトバランスを調整できる。 A ratio of the RGB reference currents can adjust the white balance. 基準電流は、単位トランジスタ154が流す電流値を決定する。 Reference current determines the current value unit transistor 154 is flowed. したがって、基準電流の大きさを決定すれば、単位トランジスタ154が流す電流を決定することができる。 Therefore, by determining the magnitude of the reference current, it is possible to determine the current unit transistor 154 is flowed. そのため、R、G、Bのそれぞれの基準電流を設定すれば、すべての階調におけるホワイトバランスが取れることになる。 Therefore, R, G, by setting the respective reference currents of B, so that the white balance in every gradation take. 以上の事項は、ソースドライバ回路14が電流きざみ出力(電流駆動)であることから発揮される効果である。 The above items are effect exerted since the source driver circuit 14 is chopped current output (current drive).

トランジスタ群431c内の単位トランジスタ154のゲート端子(G)は共通のゲート配線153と接続されている。 The gate terminals of the unit transistors 154 in the transistor group 431 c (G) is connected to a common gate line 153. また、単位トランジスタ154のソース端子(S)は共通の内部配線150に接続され、内部配線150の一端に端子155が構成されている。 The source terminals of the unit transistors 154 (S) is connected to a common internal wiring 150, terminal 155 is configured to one end of the internal wiring 150. 単位トランジスタ154のドレイン端子(D)はグランド電位(GND)に接地されている。 The drain terminal of the unit transistors 154 (D) is connected to the ground potential (GND).

1つのトランジスタ群431cは1本のソース信号線18に対応して構成(形成)されている。 One transistor group 431c is configured to correspond to one of the source signal line 18 (formed). また、図47に図示するように、単位トランジスタ154はトランジスタ158b1または158b2とカレントミラー回路を構成している。 Further, as shown in FIG. 47, the unit transistors 154 constitute a current mirror circuit with the transistor 158b1 or 158B2. トランジスタ158bには基準電流Icが流れ、この基準電流Icより単位トランジスタ154の出力電流が決定される。 Reference current Ic flows through the transistor 158b, the output current of the unit transistor 154 from the reference current Ic is determined.

図47に図示するように、トランジスタ158bのゲート端子(G)と単位トランジスタのゲート端子(G)とは共通のゲート配線153で接続されている。 As shown in FIG. 47, it is connected in common gate wiring 153 and the gate terminal of the gate terminal (G) and the unit transistor of the transistor 158b (G). そのため、トランジスタ158bと各トランジスタ群431cとはカレントミラー回路を構成している。 Therefore, it constitutes a current mirror circuit and the transistor 158b and the transistor group 431 c.
図47に図示するように、トランジスタ群431cの両側にトランジスタ158b1とトランジスタ158b2を配置することにより、ゲート配線153の電位勾配が小さくなる。 As shown in FIG. 47, by the sides of the transistor groups 431c to place the transistor 158b1 and transistor 158B2, the potential gradient of the gate wiring 153 is reduced. したがって、左右のトランジスタ群(431c1、431cn)の出力電流の大きさが等しくなる(同一階調の時)。 Thus, the magnitude of the output current of the right and left transistors (431C1,431cn) are equal (when the same gradation). また、基準電流Ic1とIc2の大きさを調整することにより、ゲート配線153の電位勾配を変化させることができる。 Further, by adjusting the magnitude of the reference current Ic1 and Ic2, it is possible to change the potential gradient of the gate wiring 153. 基準電流Ic1、Ic2の大きさを調整することにより、左右のトランジスタ群(431c1、431cn)の出力電流の大きさを調整できる。 By adjusting the magnitude of the reference current Ic1, Ic2, can adjust the magnitude of the output current of the right and left transistors (431c1,431cn).

図47ではトランジスタ群431cとトランジスタ158bがカレントミラー回路を構成するとしたが、実際には、トランジスタ158bは複数のトランジスタから構成されている。 Figure 47 In the transistor group 431c and the transistor 158b is has to constitute a current mirror circuit, in practice, transistor 158b is composed of a plurality of transistors. つまり、複数のトランジスタ158bによるトランジスタ群431bと、トランジスタ群431cがカレントミラー回路を構成している。 That is, the transistor group 431b by a plurality of transistors 158b, the transistor group 431c constitute a current mirror circuit. つまり、複数のトランジスタ158bのゲート端子と複数の単位トランジスタ154のゲート端子が、共通のゲート配線153で結線されている。 In other words, gate terminals of a plurality of unit transistors 154 of the plurality of transistors 158b, are connected by a common gate line 153.

図48は、トランジスタ群431bのトランジスタ483bの配置構成である。 Figure 48 is an arrangement structure of a transistor 483b of the transistor group 431b. 1つのトランジスタ群431bには、トランジスタ群431cの単位トランジスタ154と同一数の63個のトランジスタ158bが形成されている。 The one transistor group 431b, 63 of transistors 158b of the same number of the unit transistors 154 of the transistor group 431c are formed.

もちろん、1つのトランジスタ群431b内のトランジスタ158bの個数を63個に限定するものではない。 Of course, not intended to limit the number of transistors 158b in one transistor group 431b to 63. 単位トランジスタ群431cの単位トランジスタ154数が階調数−1で構成される場合は、トランジスタ群431b内のトランジスタ158bの個数も階調数−1あるいはこれと同様もしくは類似個数で形成される。 If the unit transistors 154 number of the unit transistor group 431c is composed of gray-scale level of -1, the number of transistors 158b in the transistor groups 431b are also formed by the gradation number -1 or similar thereto or similar number. また、図48の構成に限定されるものではなく、図49のようにマトリックス状に形成または配置してもよい。 Further, the invention is not limited to the configuration in FIG. 48, may be formed or placed in a matrix as shown in FIG. 49.

以上の構成を、図44に模式図的にしめす。 The above configuration, schematically diagrammatically shown in the Figure 44. 単位トランジスタ群431cが出力端子数分、並列に配置される。 Unit transistor group 431c few minutes an output terminal, are disposed in parallel. 単位トランジスタ群431cの両脇にトランジスタ群431bが複数ブロック形成されている。 Transistor group 431b on both sides of the unit transistor group 431c are plurality of blocks formed. トランジスタ群431bのトランジスタ158bのゲート端子と、単位トランジスタ群431cの単位トランジスタ154のゲート端子とはゲート配線153で接続される。 The gate terminal of the transistor 158b of the transistor group 431b, and the gate terminals of the unit transistors 154 of the unit transistor group 431c are connected by a gate wiring 153.

なお、以上の説明は、説明を容易にするため、単色のソースドライバIC14のように説明したが、本来は、図45のように構成される。 Incidentally, the above description, for ease of explanation, has been described as monochromatic source driver IC 14, originally configured as shown in Figure 45. つまり、トランジスタ群431bおよび単位トランジスタ群431cは、赤(R)、緑(G)、青(B)のトランジスタ群が交互に配置される(図45において、添え字Rが付加されたトランジスタ群は赤(R)用を示しており、添え字Gが付加されたトランジスタ群は緑(G)用を示しており、添え字Bが付加されたトランジスタ群は青(B)用を示している)。 That is, transistor groups 431b and unit transistor group 431c includes red (R), green (G), and blue in the transistor groups (B) are arranged alternately (Figure 45, subscript R is added in the transistor group red indicates a for (R), subscript G is the added transistors green (G) shows the use subscript B has the added transistor group shows for blue (B)) . 以上のように、RGB用のトランジスタ群を交互に配置することによりRGB間の出力バラツキが低減する。 As described above, the output variations among RGB is reduced by arranging the transistor group for RGB alternately. この構成もソースドライバIC14内のレイアウトとして重要な要件である。 This structure is also an important requirement as the layout in the source driver IC 14.

図47では、各トランジスタ群431c1と431cnの両側に、トランジスタ158b(158b1、158b2)が形成または配置されている。 In Figure 47, on both sides of each transistor group 431c1 and 431Cn, the transistor 158b (158b1,158b2) are formed or placed. 本発明はこれに限定するものではない。 The present invention is not limited thereto. 図46に図示するように、トランジスタ158bは片側であってもよい。 As shown in FIG. 46, the transistor 158b may be one-sided.

基準電流Icは、図50に図示するように、電子ボリウム501とオペアンプ502などで発生させることが好ましい。 Reference current Ic, as shown in FIG. 50, it is preferable to generate the like electronic regulator 501 and the operational amplifier 502. 電子ボリウム501とオペアンプ502などは、ソースドライバIC14に内蔵させる。 Such as the electronic regulator 501 and the operational amplifier 502 is built into the source driver IC 14. 電子ボリウム501の内部にはラダー抵抗Rが構成(形成)されており、ラダー抵抗Rは基準電圧Vs(もしくはIC電源電圧)を分割している。 Inside the electronic regulator 501 and the ladder resistor R is composed (formed), the ladder resistor R is to divide the reference voltage Vs (or IC power supply voltage). ラダー抵抗で分圧された電圧は、スイッチSで選択され、オペアンプ502の正極性端子に印加される。 Voltage divided by the ladder resistor is selected by the switch S, it is applied to the positive polarity terminal of the operational amplifier 502. 印加された電圧とソースドライバIC14の外付け抵抗R1により、基準電流Icが発生する。 An external resistor R1 of the voltage applied to the source driver IC 14, the reference current Ic is generated. 抵抗R1を外付けすることにより、R1の値により容易に基準電流の値を調整でき、また、RGB回路の外付け抵抗を調整することにより容易にホワイトバランスを取ることができる。 By the resistor R1 to external, easily adjust the value of the reference current by the value of R1, also easily can take the white balance by adjusting the external resistors of the RGB circuits.

図50の構成では、電子ボリウム501aと電子ボリウム501bを独立に動作させることができる。 In the configuration of FIG. 50, it is possible to operate the electronic regulator 501a and the electronic regulator 501b independently. したがって、トランジスタ158a1とトランジスタ158a2とが流す電流の値を変更することができる。 Therefore, it is possible to change the value of current flowing and the transistor 158a1 and the transistor 158A2. したがって、チップの左右のトランジスタ158b(158b1、158b2)に流す電流を調整でき、ゲート配線153の電位傾きを調整可能である。 Therefore, it is possible to adjust the current supplied to the transistor 158b of the left and right of the chip (158b1,158b2), it is possible to adjust the potential gradient of the gate wiring 153.

単位トランジスタ154を構成するトランジスタの大きさは、一定以上の大きさが必要である。 The size of the transistors constituting the unit transistors 154, it is necessary to a certain size or more. トランジスタサイズが小さいほど出力電流のバラツキが大きくなる。 Variations in the output current as the transistor size is small is larger. 単位トランジスタ154の大きさとは、チャンネル長Lとチャンネル幅Wをかけたサイズをいう。 The size of the unit transistor 154, refers to the size multiplied by the channel length L and channel width W. たとえば、チャンネル幅W=3μm、チャンネル長L=4μmであれば、1つの単位電流源を構成する単位トランジスタ154のサイズは、W×L=12平方μmである。 For example, the channel width W = 3 [mu] m, if the channel length L = 4 [mu] m, the size of the unit transistors 154 constituting one unit current source is W × L = 12 square [mu] m.

トランジスタサイズが小さくなるほどバラツキが大きくなるのは、シリコンウエハの結晶界面の状態が影響しているためと考えられる。 The variation as transistor size decreases increases is thought to be due to the state of the crystal interface of the silicon wafer is affected. したがって、1つのトランジスタが複数の結晶界面にまたがって形成されていると、トランジスタの出力電流バラツキは小さくなる。 Therefore, if one transistor is formed over a plurality of crystal interface, variations in output current of the transistor becomes small.

図44、図48において、トランジスタ群431bのトランジスタ158bの総面積(トランジスタ群431bの個数×トランジスタ群431b内のトランジスタ158bのWLサイズ×トランジスタ158b数)をSbとする。 Figure 44, in FIG. 48, the total area of ​​the transistors 158b in the transistor groups 431b and (WL size × transistor 158b number of transistors 158b in the number × transistor group 431b of the transistor group 431b) and Sb. トランジスタ群431bが1個のトランジスタ158bで構成される場合は、Sbは、トランジスタ群431bの個数×トランジスタ158bのWLサイズであることは言うまでもない。 If configured transistor group 431b is of one transistor 158b is, Sb is of course a WL size number × transistors 158b of the transistor groups 431b. 以上のように、トランジスタ158bの総面積をSbとする。 As described above, the total area of ​​the transistor 158b and Sb.

また、トランジスタ群431cの単位トランジスタ154の総面積(トランジスタ群431c内の単位トランジスタ154のWLサイズ×単位トランジスタ154数)をSc(平方μm)とする。 Further, the total area of ​​the unit transistors 154 of the transistor group 431c of the (WL size × the unit transistors 154 number of unit transistors 154 in the transistor group 431c) and Sc (square [mu] m). トランジスタ群431cの個数をn(nは整数)とする。 The number of transistor groups 431c and n (n is an integer). nはQCIF+パネルの場合は176である(RGBごとに基準電流回路が形成されている場合)。 n is in the case of QCIF + panel is 176 (when the reference current circuit is formed for each RGB). したがって、n×Sc(平方μm)は、トランジスタ群431bのトランジスタ158bとカレントミラー回路を形成する(トランジスタ158bとゲート配線153を共通にする)単位トランジスタ154の総面積である。 Therefore, n × Sc (square [mu] m) is, (the transistor 158b and the gate wiring 153 in common) to form the transistor 158b and the current mirror circuit of the transistor group 431b has a total area of ​​the unit transistor 154.

Sc×n/Sbが大きくなるにしたがって、ゲート配線153の揺れが大きくなる。 According sc × n / Sb increases, swing of the gate wiring 153 is increased. Sc×n/Sbが大きくなることは、出力端子数nを一定とすると、トランジスタ群431cの単位トランジスタ154総面積が、トランジスタ群431bのトランジスタ158b総面積に対して大きくなることを示す。 That Sc × n / Sb increases, when the number n of output terminals is constant, indicating that the unit transistors 154 total area of ​​the transistor group 431c is greater with respect to transistor 158b total area of ​​the transistor group 431b. ゲート配線153の揺れが大きくなる。 Swing of the gate wiring 153 is increased. 大きくなるにつれ、ゲート配線153の揺れが大きくなる。 As increases, swing of the gate wiring 153 is increased.

Sc×n/Sbが小さくなることは、出力端子数nを一定とすると、トランジスタ群431cの単位トランジスタ154総面積が、トランジスタ群431bのトランジスタ158b総面積に対して狭いことを示す。 That Sc × n / Sb is reduced, when the number n of output terminals is constant, unit transistors 154 total area of ​​the transistor group 431c indicates that narrow relative to the transistor 158b total area of ​​the transistor group 431b. この場合はゲート配線153の揺れが小さくなる。 The swing of the gate wiring 153 is small when.

ゲート配線153の揺れの許容範囲は、Sc×n/Sbが50以下である。 Allowable range of swing of the gate wiring 153, Sc × n / Sb is 50 or less. Sc×n/Sbが50以下であれば、変動比率は許容範囲内であり、ゲート配線153の電位変動は極めて小さくなる。 If sc × n / Sb is 50 or less, the variation ratio is within the allowable range, the potential fluctuation is extremely small in the gate wiring 153. したがって、横クロストークの発生もなく、出力バラツキも許容範囲内となり良好な画像表示を実現できる。 Therefore, no occurrence of horizontal crosstalk, output variations can be realized a good image display becomes within the allowable range.

図67は、IC耐圧と単位トランジスタ154の出力バラツキの関係を図示したものである。 Figure 67 illustrates the relationship between the output variation of the IC voltage resistance and unit transistors 154. 縦軸のバラツキ比率とは、1.8(V)耐圧プロセスで作製した単位トランジスタ154のバラツキを1としている。 The variation rate on the vertical axis, and one variation of unit transistors 154 produced in 1.8 (V) voltage process.

なお、図67は単位トランジスタ154の形状L/Wを12(μm)/6(μm)とし、各耐圧プロセスで製造した単位トランジスタ154の出力バラツキを示している。 Incidentally, FIG. 67 the shape L / W of unit transistors 154 and 12 (μm) / 6 (μm), shows the output variations of unit transistors 154 produced in each voltage process. また、各IC耐圧プロセスで複数の単位トランジスタを形成し、出力電流バラツキを求めている。 The plurality of unit transistors is formed in each IC voltage resistance process, seeking variations in output current. ただし、耐圧プロセスは、1.8(V)耐圧、2.5(V)耐圧、3.3(V)耐圧、5(V)耐圧、8(V)耐圧、10(V)耐圧、15(V)耐圧などとびとびである。 However, the withstand voltage process, 1.8 (V) breakdown voltage, 2.5 (V) breakdown voltage, 3.3 (V) breakdown voltage, 5 (V) breakdown voltage, 8 (V) breakdown voltage 10 (V) breakdown voltage, 15 ( V) breakdown voltage is a discrete, such as. しかし、説明を容易にするため、各耐圧で形成したトランジスタのバラツキをグラフに記入し、直線で結んでいる。 However, for ease of description, fill in the variation of the transistor formed in the withstand voltage in the graph, and with straight lines.

耐圧と出力バラツキに相関があるのは、トランジスタのゲート絶縁膜と関係しているためと推定される。 There is a correlation withstand the output variation is estimated because it is associated with a gate insulating film of the transistor. 耐圧が高い場合は、ゲート絶縁膜が厚い。 If the breakdown voltage is high, the gate insulating film is thick. ゲート絶縁膜が厚いとモビリティも低くなり、膜厚に対するバラツキも大きくなる。 A gate insulating film is thick mobility is also lowered, the variation becomes large with respect to the film thickness.

図67から、IC耐圧が13(V)程度までは、ICプロセスに対するバラツキ比率(単位トランジスタ154の出力電流バラツキ)の増加割合は小さい。 From Figure 67, until the IC voltage resistance is 13 (V) degree, increase the rate of variation rate (variations in output current of the unit transistors 154) to the IC process is small. しかし、IC耐圧が15(V)以上になるとIC耐圧に対するバラツキ比率の傾きが大きくなる。 However, the inclination of the variation rate increases with respect to IC voltage resistance when the IC voltage resistance becomes 15 (V) or more.

図67におけるバラツキ比率は、3以内が64階調から256階調表示でのバラツキ許容範囲である。 Variation ratio in FIG. 67 is a permissible dispersion range of 256 gradation display 3 within from 64 gradations. ただし、このばらつき比率は、単位トランジスタ154の面積、L/Wにより異なる。 However, this variation ratio is the area of ​​the unit transistor 154 varies with L / W. しかし、単位トランジスタ154の形状などを変化させても、IC耐圧に対するバラツキ比率の変化傾向はほとんど差がない。 However, even by changing the like shape of the unit transistor 154, there is little difference in the change trend of the variation ratio of IC voltage resistance. IC耐圧13〜15(V)以上でバラツキ比率が大きくなる傾向がある。 It tends to variation rate increases in the IC voltage resistance 13 to 15 (V) or more.

一方、ソースドライバIC(回路)14の出力端子155の電位は、画素16の駆動用トランジスタ11aのプログラム電流により変化する。 On the other hand, the potential of the output terminal 155 of the source driver IC (circuit) 14 is changed by the program current of the driving transistor 11a of the pixel 16. 画素16の駆動用トランジスタ11aが、白ラスター(最大白表示)の電流を流す時のゲート端子電位Vwとする。 The driving transistor 11a of the pixel 16, the gate terminal potential Vw when passing a current of white raster (maximum white display). 画素16の駆動用トランジスタ11aが、黒ラスター(完全黒表示)の電流を流す時のゲート端子電位Vbとする。 The driving transistor 11a of the pixel 16, the gate terminal potential Vb when passing a current of black raster (completely black display). Vw−Vbの絶対値は2(V)以上必要である。 The absolute value of Vw-Vb is required 2 (V) or more. また、Vw電圧が出力端子155に印加されている時、単位トランジスタ154のチャンネル間電圧は、0.5(V)必要である。 Further, when the Vw voltage is applied to the output terminal 155, inter-channel voltage of the unit transistors 154 are required 0.5 (V).

したがって、出力端子155(端子155はソース信号線18と接続され、電流プログラム時、画素16の駆動用トランジスタ11aのゲート端子電圧が印加される)には、0.5(V)から((Vw−Vb)+0.5)(V)の電圧が印加される。 Accordingly, the output terminal 155 (terminal 155 is connected to the source signal line 18 during current programming, the gate terminal voltage is applied to the driving transistor 11a of the pixel 16) to from 0.5 (V) ((Vw -Vb) +0.5) is the voltage of (V) is applied. Vw−Vbは2(V)であるから、端子155は最大2(V)+0.5(V)=2.5(V)印加される。 Since Vw-Vb is 2 (V), the terminal 155 is maximum 2 (V) +0.5 (V) = 2.5 (V) is applied. したがって、ソースドライバIC14の出力電圧(電流)がrail−to−rail出力であっても、IC耐圧としては2.5(V)必要である。 Therefore, even if the output voltage (current) is rail-to-rail output of the source driver IC 14, as the IC voltage resistance is required 2.5 (V). 出力端子155の振幅必要範囲は、2.5(V)以上必要である。 Amplitude required range of output terminal 155 is required 2.5 (V) or more.

以上のことから、ソースドライバIC14の耐圧は、2.5(V)以上15(V)以下のプロセスを使用することが好ましい。 From the above, the breakdown voltage of the source driver IC14, it is preferable to use the following process 2.5 (V) or 15 (V). さらに好ましくは、ソースドライバIC14の耐圧は、3(V)以上12(V)以下のプロセスを使用することが好ましい。 More preferably, the breakdown voltage of the source driver IC14, it is preferable to use the following process 3 (V) or 12 (V). さらに好ましくは、駆動用トランジスタ11aの振幅値を比較的大きくし、プログラム電流に対するトランジスタ11aのゲート端子電圧変化を大きくし、プログラム精度を向上させるという観点から、最低耐圧は4.5(V)以上にすることが好ましい。 More preferably, a relatively large amplitude value of the driving transistor 11a, to increase the gate terminal voltage change of the transistor 11a to the program current, from the viewpoint of improving the program accuracy, minimum breakdown voltage 4.5 (V) or it is preferable to. IC耐圧とは、使用できる電源電圧の最大値と同等である。 The IC voltage resistance is equivalent to the maximum value of the supply voltage can be used. なお、使用できる電源電圧とは、常時使用できる電圧であり、瞬時耐圧ではない。 Note that the supply voltage can be used, a constant voltage can be used, not the instantaneous breakdown voltage.

なお、以上の説明は、ソースドライバIC12の使用耐圧プロセスが、2.5(V)以上13(V)以下のプロセスを使用するとした。 Incidentally, the above description, use voltage process of the source driver IC12 is set to use the process of 2.5 (V) or 13 (V) below. しかし、この耐圧は、アレイ基板30に直接にソースドライバ回路14が形成された実施例(低温ポリシリコンプロセスなど)にも適用される。 However, this breakdown voltage is also applied directly to the examples the source driver circuit 14 are formed on the array substrate 30 (such as low-temperature polysilicon process). アレイ基板30に形成されたソースドライバ回路14の使用耐圧は15(V)以上と高い場合がある。 Using the breakdown voltage of the source driver circuit 14 formed on the array substrate 30 in some cases as high as 15 (V) or more. この場合は、ソースドライバ回路14に使用する電源電圧を図67に図示するIC耐圧に置き換えてもよい。 In this case, may be replaced with IC voltage resistance illustrated a power supply voltage used in the source driver circuit 14 in FIG. 67. また、ソースドライバIC14にあっても、IC耐圧とせず、使用する電源電圧に置き換えても良い。 In addition, even in the source driver IC14, without the IC voltage resistance, it may be replaced with a power supply voltage to be used.

単位トランジスタ154に一定のトランジスタサイズが必要な理由は、ウエハにモビリティの特性分布があるからである。 Necessary because a certain transistor size to the unit transistor 154 is because the wafer has a characteristic distribution of mobility.

単位トランジスタ154のチャンネル幅Wは、出力電流のバラツキと相関がある。 The channel width W of the unit transistor 154 is correlated with the variations in output current. 図51は、単位トランジスタ154の面積を一定とし、単位トランジスタ154のトランジスタ幅Wを変化させた時のグラフである。 Figure 51, the area of ​​the unit transistor 154 kept constant, is a graph of when changing the transistor width W of the unit transistor 154. 図51は単位トランジスタ154のチャンネル幅W=2(μm)のバラツキを1としている。 Figure 51 is set to 1 variation in the channel width W = 2 unit transistors 154 ([mu] m).

図51で示すように、バラツキ比率は、単位トランジスタのWが2(μm)から9〜10(μm)まで緩やかに増加し、10(μm)以上でバラツキ比率の増加が大きくなる傾向がある。 As shown in Figure 51, the variation ratio, W of the unit transistor increases from 2 (μm) 9~10 (μm) to gradually tends to increase the variation rate becomes large at 10 ([mu] m) or more. また、チャンネル幅W=2(μm)以下でバラツキ比率が増加する傾向がある。 Further, there is a tendency that the variation ratio is increased in the following channel width W = 2 (μm).

図51におけるバラツキ比率は、3以内が64階調から256階調表示でのバラツキ許容範囲である。 Variation ratio in FIG. 51 is a permissible dispersion range of 256 gradation display 3 within from 64 gradations. ただし、このばらつき比率は、単位トランジスタ154の面積により異なる。 However, the variation rate varies by the area of ​​the unit transistor 154. しかし、単位トランジスタ154の面積を変化させても、IC耐圧に対するバラツキ比率の変化傾向はほとんど差がない。 However, even by changing the area of ​​the unit transistors 154, there is little difference in the change trend of the variation ratio of IC voltage resistance.

以上のことから、単位トランジスタ154のチャンネル幅Wは、2(μm)以上10(μm)以下とすることが好ましい。 From the above, the channel width W of the unit transistor 154 is preferably set at 2 ([mu] m) or 10 ([mu] m) or less. さらに好ましくは、単位トランジスタ154のチャンネル幅Wは、2(μm)以上9(μm)以下とすることが好ましい。 More preferably, the channel width W of the unit transistor 154 is preferably set at 2 ([mu] m) or 9 ([mu] m) or less. また、単位トランジスタ154のチャンネル幅Wは、図52のゲート配線153のリンキング抑制対策からも上記範囲で形成することが好ましい。 Also, the channel width W of the unit transistor 154 is preferably also formed in the range of linking suppression of the gate wiring 153 of Fig. 52.

図53は、単位トランジスタ154のL/Wと目標値からのずれ(ばらつき)のグラフである。 Figure 53 is a graph of the deviation (variation) from L / W and the target value of the unit transistor 154. 単位トランジスタ154のL/W比が2以下では、目標値からのずれが大きい(直線の傾きが大きい)。 Units L / W ratio of the transistor 154 is 2 or less, the deviation from the target value is large (the slope of the straight line is large). しかし、L/Wが大きくなるにつれて、目標値のずれが小さくなる傾向にある。 However, as L / W increases, there is a tendency that the deviation of the target value becomes smaller. 単位トランジスタ154のL/Wが2以上では目標値からのずれの変化は小さくなる。 L / W of the unit transistor 154 changes in deviation from the target value is small at 2 or more. また、目標値からのずれ(ばらつき)はL/W=2以上で、0.5%以下となる。 Further, the deviation from the target value (variation) in L / W = 2 or more, is 0.5% or less. したがって、トランジスタの精度としてソースドライバ回路14に採用できる。 Therefore, it can be employed in the source driver circuit 14 as the accuracy of the transistor.

以上のことから、単位トランジスタ154のL/Wは2以上にすることが好ましい。 From the above, L / W of the unit transistor 154 is preferably set to 2 or more. しかし、L/Wが大きいということはLが長くなることを意味しているからトランジスタサイズが大きくなる。 However, the transistor size is increased from the fact that L / W is large, which means that L is longer. したがって、L/Wは40以下にすることが好ましい。 Thus, L / W is preferably set to 40 or less. さらに好ましくは、L/Wは3以上12以下にすることが好ましい。 More preferably, L / W is preferably set to 3 to 12.

L/Wが比較的大きな値の時に、出力バラツキが小さくなるのは、該当単位トランジスタ154のゲート電圧が高くなり、ゲート電圧の変動に対する出力電流変化が小さくなるためと思われる。 When L / W is relatively large value, the output variation from becoming small, the gate voltage of the corresponding unit transistors 154 increases, seems to be because the output current changes with respect to the variation of the gate voltage decreases.

また、L/Wの大きさは階調数にも依存する。 The size of L / W also depends on the number of gradations. 階調数が少ない場合は、階調と階調との差が大きいため、キンクの影響により単位トランジスタ154の出力電流がばらついても問題がない。 If the number of gradations is small, because the difference between the gradation and the gradation is large, there is no problem even if variations in the output current of the unit transistor 154 due to kink effect. しかし、階調数が多い表示パネルでは、階調と階調との差が小さいため、キンクの影響により単位トランジスタ154の出力電流が少しでもばらつくと階調数が低減する。 However, in the display panel the number of gradations is large, since the difference between the gradation and the gradation is small, the number of gradations is reduced when the output current of the unit transistor 154 due to kink effect varies little.

以上のことを勘案し、本発明のドライバ回路14は、階調数をKとし、単位トランジスタ154のL/W(Lは単位トランジスタ154のチャンネル長、Wは単位トランジスタのチャンネル幅)とした時、 Considering the above, the driver circuit 14 of the present invention, when the number of gradations and K, (channel length L is a unit transistor 154, W is the channel width of the unit transistor) L / W of unit transistors 154 and the ,
(√(K/16))≦L/W ≦かつ (√(K/16))×20 (√ (K / 16)) ≦ L / W ≦ and (√ (K / 16)) × 20
の関係を満足させるように構成(形成)している。 Constitute (form) so as to satisfy the relationship.

64階調(RGB各6ビット)の場合は、63個の単位トランジスタ154を形成するとした。 For 64 gradations (RGB each 6 bits), and to form a 63 unit transistors 154. したがって、256階調(RGB各8ビット)の場合、255個の単位トランジスタ154が必要になることになる。 Therefore, in the case of 256 gradations (RGB each 8 bits), so that it is necessary to 255 unit transistors 154.

電流駆動方式では、電流の加算ができるという特徴ある効果がある。 The current driving method, there is a distinctive effect that the addition of the current. また、単位トランジスタ154において、チャンネル長Lを一定にし、チャンネル幅Wを1/2にすれば、単位トランジスタ154が流す電流がおよそ1/2になるという特徴ある効果がある(特徴ある構成がある)。 Further, the unit transistors 154, the channel length L constant, if the channel width W to 1/2, there is an effect there (characteristic configuration in characterized current unit transistor 154 flows becomes approximately 1/2 ). 同様に、チャンネル長Lを一定にし、チャンネル幅Wを1/4にすれば、単位トランジスタ154が流す電流がおよそ1/4になるという特徴ある効果がある。 Similarly, the channel length L constant, if the channel width W to 1/4, the current unit transistor 154 is passed there is a distinctive effect that approximately 1/4.

図55(b)は、各ビットに対して同一のサイズの単位トランジスタ154を配置したトランジスタ群431cの構成である。 Figure 55 (b) shows a configuration of a transistor group 431c arranged the unit transistors 154 of the same size for each bit. 説明を容易にするため、図55(a)は63個の単位トランジスタ154で構成され、6ビットのトランジスタ群431cを構成(形成)しているとする。 For ease of explanation, FIG. 55 (a) is composed of 63 unit transistors 154, and constitutes (forms) a 6-bit transistor group 431 c. また、図55(b)は8ビットであるとする。 Further, FIG. 55 (b) is assumed to be 8 bits.

図55(b)では、下位2ビット(Aで示す)は、単位トランジスタ154よりも小さいサイズのトランジスタで構成している。 Figure 55 In (b), (indicated by A) the lower 2 bits are constituted by transistors smaller in size than the unit transistors 154. 最小ビット目の第0ビット目は、単位トランジスタ154のチャンネル幅Wの1/4で形成している(単位トランジスタ154bで示す)。 The 0th bit of the minimum bit (shown by unit transistors 154b) formed at 1/4 and the channel width W of the unit transistor 154. また、第1ビット目は、単位トランジスタ154のチャンネル幅Wの1/2で形成している(単位トランジスタ154aで示す)。 The first bit (shown by unit transistors 154a) 1/2 in form to that of the channel width W of the unit transistor 154.

以上のように、下位2ビットは上位の単位トランジスタ154よりも小さいサイズの単位トランジスタ(154a、154b)で形成している。 As described above, the lower two bits are formed in the unit transistors smaller in size than the unit transistors 154 of the upper (154a, 154b). また、正規の単位トランジスタ154の個数は63個で変化がない。 The number of unit transistors 154 of the normal is no change in 63. したがって、6ビットから8ビットに変更しても、トランジスタ群431cの形成面積は図55(a)と図55(b)で大差はない。 Therefore, changing the 8 bits from 6 bits, the formation area of ​​the transistor group 431c is not much difference in FIG. 55 (b) Fig. 55 and (a).

図55(b)に図示するように、6ビットから8ビット仕様に変化させても出力段のトランジスタ群431cのサイズが大きくならないのは、電流の加算ができるという点、単位トランジスタ154において、チャンネル長Lを一定にし、チャンネル幅Wを1/nにすれば、単位トランジスタ154が流す電流がおよそ1/nになるという点をうまく利用しているからである。 As shown in FIG. 55 (b), the size of the transistor group 431c of even the output stage is varied in 8-bit specifications from 6 bit it does not become large, that it is the addition of the current, the unit transistors 154, the channel the length L constant, if the channel width W to 1 / n, it is because they take advantage of the fact that current unit transistor 154 flows becomes approximately 1 / n.

また、図55(b)に図示するように、単位トランジスタ154a、154bのようにトランジスタサイズが小さくなると、出力電流バラツキも大きくなる。 Further, as illustrated in FIG. 55 (b), unit transistors 154a, the transistor size as 154b decreases, the greater the output current variation. しかし、いかにバラツキが大きくとも、単位トランジスタ154aまたは154bの出力電流は加算される。 However, how even variation is large, the output current of the unit transistor 154a or 154b is added. したがって、図55(a)の6ビット仕様より、図55(b)の8ビット仕様のほうが高階調出力を実現できる。 Accordingly, from the 6-bit specification in Figure 55 (a), towards the 8-bit specification in Figure 55 (b) can be realized high-gradation output. もちろん、単位トランジスタ154a、154bの出力バラツキが大きいから、正確な8ビット表示を実現することはできない可能性はある。 Of course, the unit transistors 154a, because of the large output variations of the 154b, is a possibility that it is impossible to achieve an accurate 8-bit display. でも、かならず、図55(a)よりは高精細表示を実現できる。 But always, it is possible to realize a high definition display from FIG 55 (a).

なお、実際にはチャンネル幅Wを1/2にしても出力電流は正確には1/2にはならない。 Actually, the output current even when the channel width W 1/2 is not a 1/2 exactly. 多少の補正が必要である。 There is a need for some correction. 補正は、テストトランジスタを形成し、測定することにより補正係数を容易に把握することができる。 Correction, it is possible to form a test transistor, to easily grasp the correction coefficient by measuring.

本発明は、下位のビットを作製(構成)するために、上位のビットの単位トランジスタ154に比較して小さい小単位トランジスタを形成または配置するのもである。 The present invention, in order to produce (configuration) of the low order bits is also to form or place a small subunits transistors compared to the unit transistors 154 of the upper bits. この小さいという概念は、上位ビットを構成する単位トランジスタ154の出力電流よりも小さいという意味である。 This concept of small, it is meant that less than the output current of the unit transistors 154 constituting the upper bits. したがって、単位トランジスタ154に比較してチャンネル幅Wが小さいだけでなく、同時にチャンネル長Lも小さい場合も含まれる。 Therefore, not only the channel width W is smaller than the unit transistors 154 includes case smaller channel length L at the same time. また、他の形状も含まれる。 Also, other shapes are also included.

図55は、トランジスタ群431cを構成する単位トランジスタ154のサイズを複数種類とするものであった。 Figure 55 has been to the size of the unit transistors 154 in the transistor group 431c and a plurality of types. 図55では2種類としている。 In Figure 55 are the two types. 2種類とするのは単位トランジスタ154のサイズが異なると出力電流の大きさが形状に比例しないため、設計が難しくなるからである。 Since the size of the unit transistor 154 to the two types different sizes of the output current is not proportional to the shape, because the design is difficult. したがって、トランジスタ431cを構成する単位トランジスタ154のサイズは、低階調用と高階調用の2種類とすることが好ましい。 Accordingly, the size of the unit transistors 154 in the transistor 431c is preferably set with a low gray level two for high gradation. しかし、本発明はこれに限定するものではない。 However, the present invention is not limited thereto. 3種類以上であってもよいことは言うまでもない。 3 may be more than it is needless to say.

図43でも図示しているように、トランジスタ群431cを構成する単位トランジスタ154のゲート端子は、1つのゲート配線153で接続されている。 As shown also in FIG. 43, the gate terminals of the unit transistors 154 in the transistor group 431c are connected with one gate line 153. ゲート配線153に印加された電圧により単位トランジスタ154の出力電流が決定される。 Output current of the unit transistor 154 is determined by the voltage applied to the gate wiring 153. したがって、トランジスタ群431c内の単位トランジスタ154の形状が同一であれば、各単位トランジスタ154は同一の単位電流を出力する。 Therefore, if the same shape of the unit transistors 154 in the transistor group 431 c, the unit transistor 154 outputs the same unit current.

本発明は、トランジスタ群431cを構成する単位トランジスタ154のゲート配線153を共通にすることには限定されない。 The present invention is not limited to a common gate line 153 of the unit transistors 154 in the transistor group 431 c. たとえば、図56(a)のように構成してもよい。 For example, it may be configured as shown in FIG. 56 (a). 図56(a)において、トランジスタ158b1とカレントミラーをなす単位トランジスタ154と、トランジスタ158b2とカレントミラーをなす単位トランジスタ154とが配置されている。 In FIG. 56 (a), the unit transistors 154 constituting the transistor 158b1 and a current mirror, the unit transistors 154 constituting the transistor 158b2 and a current mirror is arranged.

トランジスタ158b1はゲート配線153aで接続されている。 Transistor 158b1 is connected to the gate wiring 153a. トランジスタ158b2はゲート配線153bで接続されている。 Transistor 158b2 is connected to the gate wiring 153b. 図56(a)の一番上の1個の単位トランジスタ154はLSB(0ビット目)であり、2段目の2個の単位トランジスタ154は1ビット目、3段目の4個の単位トランジスタ154は2ビット目である。 Figure 56 top one unit transistors 154 (a) is a LSB (0-th bit), the second stage two unit transistors 154 of the first bit of four unit transistors of the third stage 154 is a second bit. また、4段目の組の8個の単位トランジスタ154は3ビット目である。 Further, eight unit transistors of the fourth-stage set of 154 is the third bit.

図56(a)において、ゲート配線153aとゲート配線153bの印加電圧を変化させることにより、各単位トランジスタ154のサイズ、形状が同一であっても、各単位トランジスタ154の出力電流をゲート配線153の印加電圧により変化(変更)することができる。 In FIG. 56 (a), by changing the voltage applied to the gate wiring 153a and gate wiring 153b, the size of each unit transistor 154, the shape is also the same, the gate wiring 153 outputs currents of the unit transistors 154 the applied voltage may be varied (changed).

図56(a)において、単位トランジスタ154のサイズなどを同一にして、ゲート配線153a、153bの電圧を異ならせるとしたが、本発明はこれに限定するものではない。 In FIG. 56 (a), and the size, etc. of the unit transistors 154 in the same gate line 153a, but was varied the voltage 153b, the present invention is not limited thereto. 単位トランジスタ154のサイズなどを異ならせ、印加するゲート配線153a、153bの電圧を調整することにより、異なる形状の単位トランジスタ154の出力電流を同一となるようにしてもよい。 Varied size, etc. of the unit transistor 154, applied to the gate wiring 153a, by adjusting the voltage of the 153b, may be the same the output current of the unit transistors 154 of different shapes.

図55では、低階調のビットを構成する単位トランジスタ154のサイズは、高階調を構成する単位トランジスタ154よりも小さくした。 In Figure 55, the size of the unit transistors 154 constituting the bit of the low tone were smaller than the unit transistors 154 constituting the high gradation. 単位トランジスタ154のサイズが小さくなると、出力バラツキが大きくなる。 When the size of the unit transistor 154 becomes small, the output variation becomes large. この課題を解決するため、実際には、低階調の単位トランジスタ154のチャンネル長Lを高階調よりも大きくし、単位トランジスタ154の面積を小さくならないようにしてバラツキを抑制している。 To solve this problem, in practice, the channel length L of the unit transistor 154 of the low gradation is larger than the high tone is suppressed variations as not reduce the area of ​​the unit transistors 154.

図57に図示するように、低階調領域Aの範囲の単位トランジスタ154のサイズと、高階調領域Bの範囲の単位トランジスタ154のサイズを異ならせると、出力ばらつきは2つの曲線が組み合わさったものとなる。 As shown in FIG. 57, the size of the unit transistors 154 in the range of low gradation region A, when the different size of the unit transistors 154 in the range of high gradation region B, the output variation has two curves combined the things. しかし、実用上は問題ない。 However, there is no practical problem. 逆に、低階調部の単位トランジスタ154のサイズを高階調部の単位トランジスタ154のサイズよりも大きくすることにより、単位トランジスタ154あたりの出力バラツキを小さくすることができて好ましい。 Conversely, to be larger than the size of the unit transistors 154 of the high gradation part the size of the unit transistors 154 of the lower tone region, preferably to be able to reduce the output variations per unit transistor 154.

図56のように構成すれば、低階調と高階調の単位トランジスタ154のサイズに関わらず、ゲート配線153への印加電圧調整により、単位トランジスタ154の出力電流を同一にすることができる。 If configured as shown in FIG. 56, irrespective of the low gray level and the size of the unit transistors 154 of the high gradation, the voltage applied adjustment to the gate wiring 153, the output current of the unit transistor 154 can be the same.

なお、本発明において、ゲート配線153は153aと153bの2種類として説明しているが、これに限定するものではない。 In the present invention, the gate wiring 153 is described as two 153a and 153b, but the embodiment is not limited thereto. 3種類以上であってもよい。 It may be three or more. また、単位トランジスタ154の形状なども3種類以上であってもよい。 Also, the shapes of unit transistors 154 may also be three or more.

図56(b)は、単位トランジスタ154サイズを同一にし、2つのゲート配線153で構成した実施例である。 Figure 56 (b) is a unit transistor 154 size the same, an embodiment constructed in two gate lines 153. 図56(b)の一番上の2個の単位トランジスタ154はLSB(0ビット目)であり、2段目の4個の単位トランジスタ154は1ビット目、3段目の8個の単位トランジスタ154の組は2ビット目である。 Figure 56 top 2 unit transistors 154 (b) is LSB (0-th bit), the four unit transistors 154 in the second stage 1 bit, eight unit transistors of the third stage 154 sets of is the second bit. また、ゲート配線153bに接続された4組目の8個の単位トランジスタ154は3ビット目である。 Further, eight unit transistors of 4th group connected to the gate wiring 153b 154 is the third bit.

図56(b)においても、ゲート配線153aとゲート配線153bの印加電圧を変化させることにより、各単位トランジスタ154のサイズ、形状が同一であっても、各単位トランジスタ154の出力電流をゲート配線153の印加電圧により変化(変更)することができる。 Also in FIG. 56 (b), by changing the voltage applied to the gate wiring 153a and gate wiring 153b, the size of each unit transistor 154, the shape is the same, a gate wiring the output currents of the unit transistors 154 153 it can be changed by applied voltage (changes).

図56(b)では、低階調部に該当するゲート配線153aに接続された単位トランジスタ154aの1つの出力電流は、高階調部に該当するゲート配線153bに接続された単位トランジスタ154の出力電流の1/2となるように構成している。 In FIG. 56 (b), 1 single output current of the low gradation part connected to the corresponding gate line 153a to the unit transistor 154a, the output current of the unit transistors 154 connected to the gate wiring 153b corresponding to the high gradation part It is constituted of so as to be 1/2. 単位トランジスタ154aと単位トランジスタ154とは同一形状としている。 It has the same shape as the unit transistor 154a and the unit transistor 154.

単位トランジスタ154aの出力電流を単位トランジスタ154の1/2とするために、ゲート配線153aに印加する電圧をゲート配線153bよりも低くしている。 To the output current of the unit transistors 154a to 1/2 of the unit transistor 154 is set lower than the gate wiring 153b the voltage applied to the gate wiring 153a. ゲート配線153に印加する電圧を調整することにより、単位トランジスタ154aと単位トランジスタ154の形状が略同一であっても出力電流を変化あるいは調整することができる。 By adjusting the voltage applied to the gate wiring 153, it is possible to form the unit transistors 154a and unit transistors 154 be substantially equal to change or adjust the output current.

なお、図56の実施例において、ゲート配線153の印加電圧を変化するとして説明をした。 Incidentally, it was in the embodiment of FIG. 56, described as changing the voltage applied to the gate wiring 153. ゲート配線153の印加電圧は、ソースドライバIC(回路)14の外部から印加することもできることは言うまでもない。 Voltage applied to the gate wiring 153, it goes without saying that it is also possible to apply from the outside of the source driver IC (circuit) 14. しかし、一般的には、単位トランジスタ154とカレントミラー対をなすトランジスタ158b(トランジスタ群431b)の構成あるいはサイズを変化あるいは設計もしくは構成を行うことにより、ゲート配線153の電圧を調整もしくは変更することができる。 However, in general, by performing a change or design or configuration of the structure or size of the transistors 158b constituting the unit transistor 154 and the current mirror pair (transistor group 431b), to adjust or change the voltage of the gate wiring 153 it can. また、単位トランジスタ154とカレントミラー対をなすトランジスタ158b(トランジスタ群431b)に流す電流Icを変更あるいは調整できることは言うまでもない。 Further, it goes without saying that the change or adjust the current Ic passed through the transistors constituting the unit transistor 154 and the current mirror pair 158b (transistor group 431b).

図58は、高階調側の単位トランジスタ154a(D2、D3、D4・・・・・・)は、2の乗数個を配置している。 Figure 58 is a unit transistor 154a of the high tone (D2, D3, D4 ······) is arranged second multiplier number. 一方、低階調側の単位トランジスタ154b(D1、D2)も。 On the other hand, unit transistors 154b of the low gradation side (D1, D2) also. 2の乗数個を配置している。 It is arranged 2 of the multiplier number. 単位トランジスタ154aと単位トランジスタ154bの単位出力電流は異ならせている(154bの単位電流のほうが、154aよりも小さい。たとえば、単位トランジスタのWを低階調側のほうを狭くしている)。 Are made different units transistor 154a and the unit output current of the unit transistors 154b (towards the unit current of 154b have small. For example, a W unit transistors narrowed towards the low gradation side than 154a). 低階調側も高階調側の単位トランジスタ154も共通のゲート配線153で接続されており、カレントミラー回路を構成するトランジスタ158bに流れる基準電流Icで制御される。 Unit transistors 154 of the low-gradation side higher tone side are connected in common gate wiring 153 is controlled by the reference current Ic flowing through the transistor 158b to constitute a current mirror circuit.

図59では、高階調側の単位トランジスタ154a(D2、D3、D4・・・・・・)は、2の乗数個を配置している。 In Figure 59, the unit transistors 154a of the high gradation side (D2, D3, D4 ······) is arranged second multiplier number. 一方、低階調側の単位トランジスタ154b(D1、D2)も、2の乗数個を配置している。 On the other hand, unit transistors 154b of the low gradation side (D1, D2) are also arranged two multipliers pieces. 高階調側の単位トランジスタ154aは、トランジスタ158bhとカレントミラー回路を構成している。 Unit transistors 154a of the high gradation side, constitutes a transistor 158bh a current mirror circuit. また、トランジスタ158bhに流れる基準電流はIchである。 The reference current flowing through the transistor 158bh is Ich. 一方、低階調側の単位トランジスタ154bは、トランジスタ158blとカレントミラー回路を構成している。 On the other hand, unit transistors 154b of the low gradation side, constitutes a transistor 158bl a current mirror circuit. また、トランジスタ158blに流れる基準電流はIclである。 The reference current flowing through the transistor 158bl is Icl.

以上のように構成することにより、単位トランジスタ154aと単位トランジスタ154bの単位出力電流を異ならせている(154bの単位電流のほうが、154aよりも小さい)。 By configuring as described above, it is made different units output current of the unit transistors 154a and unit transistors 154b (towards the unit current of 154b is smaller than 154a). 低階調側と高階調側の単位トランジスタ154は、異なるゲート配線153で接続されている。 Unit transistors 154 of the low gradation side and the high gradation side is connected with different gate wiring 153.

以上のように、本発明では多数の変形実施例がある。 As described above, there are numerous alternative embodiments in the present invention. たとえば、図58と図59との組合せも例示される。 For example, it is also exemplified combination of Figure 58 and Figure 59. 以上の事項は、本発明の他の実施例にも適用できることは言うまでもない。 Above items, it can of course be also applied to other embodiments of the present invention. また、一部の単位トランジスタ154を大きくしてもよく、また小さくしてもよい。 It is also possible to increase the portion of the unit transistors 154, also may be reduced.

単位トランジスタ群431cを構成する単位トランジスタ154、トランジスタ群431bを構成するトランジスタ158bは、Nチャンネルトランジスタで構成(形成)することが好ましい。 Unit transistors 154 constituting the unit transistor group 431 c, transistor 158b constituting the transistor group 431b are preferably configured (formed) in N-channel transistors. これは、Nチャンネルトランジスタは、Pチャンネルトランジスタに比較して単位トランジスタ面積あたりに対する出力バラツキが小さいからである。 This, N-channel transistors is because the output variation for a small unit transistors per unit area as compared to the P-channel transistor. したがって、単位トランジスタ154などをNチャンネルで構成することにより、ソースドライバICのサイズを小さくすることができる。 Therefore, like the unit transistor 154 by an N-channel, it is possible to reduce the size of the source driver IC.

なお、単位トランジスタ154をNチャンネルで形成することは、ソースドライバIC14をシンクタイプ(吸い込み電流方式)にすることになる。 Incidentally, by forming the unit transistors 154 in N-channel will have a source driver IC14 in sink type (sink current type). したがって、画素16の駆動用トランジスタ11aはPチャンネルトランジスタで構成することが好ましい。 Accordingly, the driving transistor 11a of the pixel 16 is preferably formed of a P-channel transistor.

図159のグラフは、PチャンネルトランジスタとNチャンネルトランジスタのサイズ(WL)を同一にし、出力電流を同一にした場合の出力バラツキを示している。 Graph of Figure 159 shows the output variation of the case where the size of the P-channel transistor and N-channel transistor (WL) to the same, and the output current in the same. 横軸は、1出力を構成するトランジスタ群431cの総面積Scの面積比である。 The horizontal axis is the area ratio of the total area Sc of the transistor group 431c constituting one output. 面積Scが大きくなるほど、出力バラツキは小さいなる。 Area Sc is larger, the output variation is small.

縦軸は、出力バラツキの比を示している。 The vertical axis indicates the ratio of output variation. 図159では、Nチャンネルトランジスタの総面積Scが1の時の出力バラツキを1としている。 In Figure 159, the total area Sc of the N-channel transistor is set to 1 the output variation when the 1.

図159に図示するように、Nチャンネルトランジスタの総面積Scが4倍になると出力バラツキは0.5になる。 As shown in FIG. 159, the output variations total area Sc of the N-channel transistor is 4 times of 0.5. Nチャンネルトランジスタの総面積Scが8倍になると出力バラツキは0.25になる。 An output variation total area Sc of the N-channel transistor is eight times becomes 0.25. つまり、本発明の結果から、出力バラツキは1/√Scに比例する。 In other words, the results of the present invention, the output variation is proportional to 1 / √Sc.

Nチャンネルトランジスタの総面積ScとPチャンネルトランジスタの総面積Scが同一の時、出力バラツキは1.4倍になる。 When the total area Sc of the total area Sc and the P-channel transistor of the N-channel transistors are identical, the output variation becomes 1.4 times. Pチャンネルトランジスタの総面積ScがNチャンネルトランジスタの総面積Scの2倍の時、出力バラツキは同一になる。 When the total area Sc of the P-channel transistor is twice the total area Sc of the N-channel transistor, the output variation becomes the same. つまり、出力バラツキは、Nチャンネルトランジスタの総面積Sc/2=Pチャンネルトランジスタの総面積Sc、の関係がある。 That is, the output variation is the total area Sc of the total area Sc / 2 = P-channel transistor of the N-channel transistor, a relationship of.

以上の結果から、単位トランジスタ群431cを構成する単位トランジスタ154と、トランジスタ群431bを構成するトランジスタ158bは、Nチャンネルトランジスタで構成(形成)することが好ましい。 From the above results, the unit transistors 154 constituting the unit transistor group 431 c, transistor 158b constituting the transistor group 431b are composed of N-channel transistor (formation) it is preferable to.

出力段は単位トランジスタ154などで形成し、トンジスタ群431cと、トランジスタ158bもしくはトランジスタ158bから構成されるトランジスタ群とは、カレントミラー回路を構成する。 The output stage is formed by such a unit transistor 154, and Tonjisuta group 431 c, and configured transistor group of the transistor 158b or transistor 158b, a current mirror circuit. トランジスタ154cとトランジスタ158bとを近接させることによりカレントミラー比は、ほぼ一定値になる。 Current mirror ratio by approaching the transistor 154c and the transistor 158b becomes substantially constant value. しかし、バラツキの範囲で変動する場合がある。 However, it can vary in the range of variation. この場合は、図160に図示するように、トリミング(レーザートリミング、サンドブラストトリミングなど)により、トランジスタ158bなどを切り離し所定範囲内のカレントミラー比に調整することが有効である。 In this case, as shown in FIG. 160, the trimming (laser trimming, sand blasting trimming etc.), it is effective to adjust the current mirror ratio within a predetermined range disconnected and transistor 158b.

トリミングは、図160のA点に実施し、トランジスタ158b2を切り離すことにより実施する。 Trimming was performed to point A in FIG. 160, carried out by disconnecting the transistor 158B2. トランジスタ158bを多く形成し、この複数のトランジスタ158bのうち、1つ以上をきり流すことによりカレントミラー比を高くすることできる。 The transistor 158b many forms, among the plurality of transistors 158b, may be to increase the current mirror ratio by supplying cutting one or more.

なお、好ましくは、図161に図示するように、配線153の両側にトランジスタ158bを形成または配置する。 Incidentally, preferably, as illustrated in FIG. 161, to form or place the transistor 158b to both sides of the wiring 153. トリミング点、A1またはA2をカットすることにより、ICチップの出力端子155aと115nからの出力電流の差を均一化させる。 Trimming point, by cutting the A1 or A2, make uniform the difference between the output current from the output terminal 155a and 115n of the IC chip.

また、各出力段のトランジスタ431cの出力バラツキを調整するためには、図162のように構成することも有効である。 Further, in order to adjust the output variations of transistors 431c in each output stage, it is also effective to structure as shown in FIG. 162. 図162では、各出力トランジスタ群431c(トランジスタ群に限定するものではない。電流出力回路であればいずれの構成でもよい)とゲート配線153との間に、高抵抗1623を形成または配置している。 In FIG. 162, (not limited to transistor groups. If the current output circuit either may be configured) each output transistor group 431c and between the gate wiring 153, to form or place a high resistance 1623 . 高抵抗であるため、出力段からの出力電流が微小であっても、抵抗1623で電圧降下する。 Since a high resistance, even the output current from the output stage is small, and the voltage drop across resistor 1623. 電圧降下により出力電流を変化させることができる。 It is possible to change the output current due to the voltage drop.

抵抗1623のトリミングは、トリミング装置1621からのレーザー光1622で行う。 Trimming of the resistor 1623 is performed in laser beam 1622 from the trimming apparatus 1621. 抵抗1623をトリミングして高抵抗値に調整する。 A resistor 1623 is trimmed to adjust to the high resistance value.

なお、本発明の実施例ではトランジスタ群431cは単位トランジスタ154で構成するとしたが、これに限定するものはない。 The transistor group 431c in the embodiment of the present invention has been to constitute a unit transistor 154 is not limited thereto. 単体トランジスタで構成してもよいし、電流保持回路(後に説明する)で構成してもよい。 May be configured by single transistors may be formed by current holding circuit (described later). また、電圧−電流変換(V−I変換)回路であってもよい。 The voltage - current conversion (V-I conversion) may be a circuit. つまり、本明細書では出力段はトランジスタ群431cで構成するとして説明するが、これに限定するものではなく、電流出力回路であればいずれの構成であってもよい。 In other words, the output stage is herein will be described as a transistor group 431 c, not limited thereto and may be any configuration as long as the current output circuit.

図163は、トランジスタ157bと複数のトランジスタ158aとカレントミラー回路を構成し、トランジスタ158aとトランジスタ158bとはカレントミラー回路を構成している。 Figure 163 constitutes a transistor 157b and a plurality of transistors 158a and a current mirror circuit, constitute a current mirror circuit with the transistor 158a and the transistor 158b. また、トランジスタ158bとトランジスタ431cともカレントミラー回路を構成している。 Also, both the transistor 158b and the transistor 431c constitute a current mirror circuit.

以上の図163ような構成も本発明の範疇である。 Above Figure 163, such as configuration also falls within the scope of the present invention. トリミングによる調整は、各出力段のトランジスタ158bまたはトランジスタ群431cに実施すればよい。 Adjustment by trimming, may be carried to the transistor 158b or transistor group 431c in each output stage.

他の構成として、図164の構成も例示される。 In another configuration, the configuration of FIG. 164 is also illustrated. 図164は、本発明のソースドライバICの出力段を概念的に図示したものである。 Figure 164 is for an output stage of the source driver IC of the present invention conceptually illustrated. 基準電圧(もしくはIC(回路)14電源電圧)Vsと外づけ抵抗Ra、Rbによりゲート配線153aの電位が決定される(調整される)。 Reference voltage (or IC (circuit) 14 power supply voltage) Vs and external pickled resistors Ra, the potential of the gate wiring 153a is determined by Rb (adjusted).

各出力段は抵抗Rnと、トランジスタ158a、158bで電流回路が構成される。 Each output stage and the resistor Rn, the transistors 158a, a current circuit is composed of 158b. この電流回路に流れる電流は抵抗Rnにより決定される。 Current flowing through the current circuit is determined by the resistor Rn. トランジスタ158bとトランジスタ群431cはカレントミラー回路を構成する。 Transistor 158b and transistor group 431c compose a current mirror circuit. トランジスタ群431cの出力端子155から出力される電流は抵抗Rnをトリミングすることにより行われる。 Current output from the output terminal 155 of the transistor group 431c is performed by trimming the resistor Rn. 抵抗Rnをレーザートリミングすることにより、カレントミラー回路(トランジスタ158bとトランジスタ群431c)に流れる電流を調整することができる。 By the resistor Rn laser trimming, it is possible to adjust the current flowing through the current mirror circuit (transistor 158b and transistor group 431 c). なお、もちろん、トランジスタ158a、158b部は、トランジスタ群を構成してもよい。 Needless to say, the transistors 158a, 158b portions may constitute a transistor group.

ICチップの左右の出力電流の傾きを調整する(出力端子155a〜155nを同一にする(出力バラツキがないようにする))ためには、図165の構成も例示される。 To adjust the gradient of the output current of the left and right of the IC chip (to the same output terminal 155A~155n (so that there is no output variations)), the configuration of FIG. 165 is also illustrated. トランジスタ158bの電流Ic1経路に抵抗Ra、トランジスタ158bの電流Ic2経路に抵抗Rbを配置している。 Resistance to a current Ic1 path of a transistor 158b Ra, are arranged a resistor Rb to a current Ic2 path of a transistor 158b. 抵抗Ra、Rbは内蔵、外づけのいずれでもよい。 Resistance Ra, Rb are built, it may be either external pickled. RaまたはRb、もしくはRaとRbの両方をトリミングすることにより、ゲート配線153に流れる電流Idが変化する。 By trimming both Ra or Rb or Ra and Rb,, current flows through the gate wiring 153 Id is changed. したがって、ゲート配線153の電圧降下により、出力段431の単位トランジスタ154のゲート信号線の電位が変化する。 Therefore, the voltage drop of the gate wiring 153, the potential of the gate signal line of the unit transistor 154 of output stage 431 is changed. したがって、出力段431a〜431nの出力電流の傾斜分布を補正することができる。 Therefore, it is possible to correct the slope distribution of output current of the output stage 431A~431n.

なお、トリミングの概念には、ボリウムも含まれる。 It is to be noted that the concept of trimming, volume is also included. たとえば、図165において、抵抗RaとRbをボリウムで形成し(配置し)、ボリウムを調整することによって、電流Idの大きさを調整できる。 For example, in FIG. 165, the resistors Ra and Rb form with volume (place), by adjusting the volume, it is possible to adjust the magnitude of the current Id. また、抵抗が拡散抵抗の場合は、加熱により抵抗値を調整あるいは変化させることができる。 Also, if resistance of the diffusion resistance can be adjusted or changed resistance value by heating. たとえば、抵抗にレーザー光を照射し、加熱することにより抵抗値を変化させることができる。 For example, by irradiating a laser beam to the resistance, it is possible to change the resistance value by heating. また、ICチップを全体的にあるいは部分的に加熱することによりICチップ内に形成または構成された抵抗値を全体的にあるいは一部の抵抗の抵抗値を調整あるいは変化させることができる。 Further, it is possible to adjust or change the resistance value of the whole or a part resistor formed or configured resistance in the IC chip by wholly or partially heated IC chip.

以上の事項は、本発明の他の実施例にも適用できることはいうまでもない。 Above items, it can of course be also applied to other embodiments of the present invention. また、トリミングとは、抵抗値を変化させる素子トリミングあるいは機能を変化させる機能トリミング、トランジスタなどの素子を配線から切り離す切断トリミング、1つの抵抗素子を複数に分割する分割トリミング、非接続箇所にレーザー光を照射することにより短絡させ接続するトリミング、ボリウムなどの抵抗値を調整する調整トリミングも含まれる。 Also, the trimming and the functional trimming of changing the device trimming or functional changing the resistance value, disconnection trimmed to separate the elements such as transistors from wiring, division trimming for dividing one resistor element into a plurality of laser beams to a non-connected position trimming connecting are short by irradiating also includes adjusting the trimming for adjusting the resistance value of such volume. また、トランジスタであれば、S値を変化させること、μを変化させること、WL比を変化させ出力電流の大きさを変化させること、立ち上がり電圧位置を変更することなどが例示される。 Further, if transistors, changing the S value, varying the mu, varying the magnitude of the output current by varying the WL ratio, such as changing the threshold voltage position is illustrated. その他、発振周波数を変化すること、カットオフ位置を変化させることも含まれる。 Other, changing an oscillation frequency, also it includes varying the cut-off position. つまり、トリミングとは、加工、調整、変更の概念である。 That is, the trimming and the processing, adjustment, is the concept of change. 以上の事項は本発明の他の実施例でも同様である。 The items mentioned above also apply to other embodiments of the present invention.

他の構成として、図166の構成も例示される。 In another configuration, the configuration of FIG. 166 is also illustrated. 図166は本発明のソースドライバICの出力段を概念的に図示したものである。 Figure 166 is that the output stage of the source driver IC of the present invention conceptually illustrated. 電子ボリウム回路501とオペアンプ502によって、ゲート配線152aの電位が決定(調整)される。 The electronic regulator circuit 501 and operational amplifier 502, the potential of the gate wiring 152a is determined (adjusted). オペアンプ502、抵抗R1、トランジスタ158aで定電流回路が構成されている。 Operational amplifier 502, resistor R1, a constant current circuit with the transistor 158a is formed. 抵抗R1には基準電流Icが流れる。 Reference current Ic flows through the resistor R1. R1に流れる電流値は、オペアンプ502の正極端子印加電圧と、抵抗値R1の値によって決定される。 Current flowing through the R1 is determined by the positive terminal applied voltage of the operational amplifier 502, the value of the resistance R1. したがって、抵抗R1をトリミングすることによって、基準電流Icの大きさを変化させることができる。 Accordingly, by trimming the resistor R1, it is possible to change the magnitude of the reference current Ic. 変化により出力端子155からの出力電流の大きさを変更あるいは調整できる。 Change makes changing or adjusting the magnitude of the output current from the output terminal 155. 抵抗R1は外づけ抵抗にし、ボリウムとしてもよい。 Resistor R1 is outside pickled resistance may be volume. また、電子ボリウム回路としてもよい。 The present invention may also be electronic regulator circuit. また、アナログ的に入力してもよい。 In addition, it may be analog input.

オペアンプ502からの出力電圧は複数のトランジスタ158aのゲート端子に印加され、抵抗R1に電流Icが流れる。 The output voltage from the operational amplifier 502 is applied to the gate terminals of the transistors 158a, flows current Ic to the resistor R1. この電流Icは分割され、トランジスタ158bに流れる。 The current Ic is divided and flows to the transistor 158b. この電流によりゲート配線153bを所定の電位にする。 The gate wiring 153b to a predetermined potential by the current. ゲート配線153bは、複数の箇所に配置されたトランジスタ158bにより電位が固定される。 Gate wiring 153b, the potential is fixed by the transistors 158b arranged in a plurality of locations. そのため、ゲート配線153bに電位傾きが発生しにくく、出力端子155からの出力バラツキが減少する。 Therefore, the potential gradient is less likely to occur in the gate wire 153b, output variation from the output terminal 155 is decreased.

以上の実施例は、図43に図示するように、階調ビットに対応して単位トランジスタ154が形成され、オン(端子155に電流を出力する)する単位トランジスタ154の個数を変化させることにより出力電流を変化させるものである。 Above example, as shown in FIG. 43, the unit transistors 154 are formed corresponding to gradation bits, on outputs by varying the number of unit transistors 154 (to output current to terminal 155) it is intended to vary the current. たとえば、図43では、D5ビットには32個の単位トランジスタ154が配置されており、D0ビットには1個の単位トランジスタ154が配置(形成)されており、D1ビットには2個の単位トランジスタ154が配置(形成)されている。 For example, in Figure 43, D5 bits are arranged 32 unit transistors 154, the D0 bit is one unit transistor 154 is placed (formed), two unit transistors the D1 bit 154 are arranged (formed).

しかし、本発明はこれに限定するものではない。 However, the present invention is not limited thereto. たとえば、図167に図示するように、各ビットを大きさの異なるトランジスタで構成してもよい。 For example, as shown in FIG. 167 may be constituted by transistors having different respective bit size. 図167において、トランジスタ154bはトランジスタ154aの略2倍の電流を出力し、トランジスタ154fはトランジスタ154eの略2倍の電流を出力する。 In Figure 167, the transistor 154b outputs a substantially twice the current of the transistor 154a, the transistor 154f outputs a substantially twice the current of the transistor 154e. 以上のように、本発明は出力段431cが単位トランジスタ154で構成されていることに限定するものではない。 As described above, the present invention is not limited to the output stage 431c is composed of unit transistors 154.

図165はゲート配線153の両端をトランジスタ158bで保持する構成であり、図166はゲート配線153の複数のトランジスタ158bで電位保持する構成である。 Figure 165 is a structure that holds the two ends of the gate wiring 153 with the transistors 158b, FIG. 166 is a configuration in which the potential holding a plurality of transistors 158b of the gate wiring 153. 本発明はこれに限定するものではない。 The present invention is not limited thereto. たとえば、図168に図示するように、ゲート配線153の一端をトランジスタ1681で保持し、トランジスタ1681に流れる電流Idでゲート配線153の電位傾きを調整してもよい。 For example, as shown in FIG. 168, and holds one end of the gate wiring 153 with the transistors 1681 may adjust the potential gradient of the gate wiring 153 by a current flowing through the transistor 1681 Id. トランジスタ1681はゲート端子に接続された抵抗RaとRbの分圧電圧で流れる電流が調整される。 Transistor 1681 is a current flowing in the divided voltage of the resistors Ra and Rb connected to the gate terminal is adjusted. 抵抗Rbはボリウムに構成するか、トリミングにより抵抗値を調整する。 Resistance Rb is either configured volume, adjusting the resistance value by trimming. 基本的には、トランジスタ1681に流れる電流は微小である。 Basically, the current flowing through the transistor 1681 is very small. しかし、特殊な動作方法として、トランジスタ1681を完全にすることにより、ゲート配線153の電位をグランド電圧近くに低下させる方法が例示される。 However, as a special operating method, by completely transistor 1681, a method of reducing the potential of the gate wiring 153 close to ground voltage is illustrated. ゲート配線153をグランド電圧近くに低下させることにより、トランジスタ群431cの単位トランジスタ154をオフ状態にできる。 By lowering the gate wiring 153 close to ground voltage, it can be a unit transistors 154 of the transistor group 431c in the OFF state. つまり、トランジスタ1681の動作により、出力端子155の出力電流をオンオフ制御することができる。 In other words, the operation of the transistor 1681, the output current of the output terminal 155 can be on-off controlled.

以上の実施例では、トランジスタ(158、154など)をトリミングあるいは調整することにより出力電流などを変化あるいは変更もしくは調整するとした。 In the above embodiments, and a change or changes or the like are adjusted output current by trimming or adjusting transistors (such as 158,154). 調整などするトランジスタは、具体的には図169に図示するように構成することが好ましい。 Transistors that such adjustment is preferably configured as specifically illustrated in FIG. 169. 図169は調整などするトランジスタ1694の構成を概念的に図示したものである。 Figure 169 is conceptually the structure of a transistor 1694 to such adjustment. トランジスタ1694はゲート端子1692、ソース端子1691、ドレイン端子1693で構成される。 Transistor 1694 gate terminal 1692, source terminal 1691, and a drain terminal 1693. ドレイン端子1693は、トリミングしやすいように複数に分割されている(ドレイン端子1693a、1693b、1693c・・・・・)。 The drain terminal 1693 is divided into a plurality for easy trimming (drain terminal 1693a, 1693b, 1693c ·····). 図169(a)のA線でカットすることにより、ドレイン端子1693eはカットされ、トランジスタ1693の出力電流を減少させることができる。 By cutting in line A of Figure 169 (a), the drain terminal 1693e is cut, it is possible to reduce the output current of the transistor 1693.

図169(b)はドレイン端子1693のトリミングする間隔を変化させたものである。 Figure 169 (b) is obtained by varying the interval of trimming of the drain terminal 1693. 減少させる電流の大きさに応じて、1箇所以上のドレイン端子1693をトリミングし、出力電流を調整する。 Depending on the magnitude of the current decreasing, trim least one point of the drain terminal 1693, to adjust the output current. 図169(b)ではB線の箇所とトリミングしている。 In FIG 169 (b) are portions trimming line B.

図170は図169の変形例である。 Figure 170 is a modification of FIG. 169. 図170(a)は、ゲート端子1692を1692aと1692bに分割した例である。 Figure 170 (a) is an example of dividing a gate terminal 1692 to 1692a and 1692B. また、図170(b)は、ドレイン端子1693とソース端子1691にトリミング箇所(C線、D線)を設けた実施例である。 Further, FIG. 170 (b), the drain terminal 1693 and the trimming position in the source terminal 1691 (C line, D line) an embodiment in which a.

なお、以上の実施例では、ドレイン端子1693あるいはソース端子1691を1箇所あるいは複数箇所をトリミングするとしたが、本発明はこれに限定するものではない。 Incidentally, In the above embodiments, although the drain terminal 1693 or source terminal 1691 is trimmed one place or plural places, the present invention is not limited thereto. たとえば、ゲート端子1692をトリミングしてもよい。 For example, it may be trimming the gate terminal 1692. また、トリミングだけに限定するものではなく、トランジスタ1694の半導体膜に、レーザー光あるいは熱的エネルギーを照射し、トランジスタ1694を劣化させることにより、出力電流などを調整してもよいことは言うまでもない。 Further, trimming just not limited, to a semiconductor film of the transistor 1694, is irradiated with laser light or thermal energy, by degrading the transistor 1694, such as by a may be adjusted output current course. また、図169、図170などの実施例はトランジスタだけに限定されるものではなく、ダイオード、水晶、サイリスタ、コンデンサ、抵抗などに適用してもよいことはいうまでもない。 Further, FIG. 169, the embodiment of such Figure 170 is not intended to be only limited transistors, diodes, quartz, thyristors, capacitors, it is needless to say that may be applied to a resistor.

また、図167に図示するように、各ビットでトランジスタサイズが異なる場合(ビットの大きさに比例する場合など)は、トリミングする長さ(ドレインなどの長さ)もビットの大きさに比例するように構成することが好ましい。 Further, as illustrated in Figure 167, with each bit transistor sizes (if proportional to the magnitude of the bit, etc.) if different, (length, such as the drain) length trimming is also proportional to the magnitude of the bit it is preferably configured to. この実施例を図175に図示している。 It illustrates this embodiment in FIG. 175.

図175では、図175(a)が下位ビットであり、図175(c)が上位ビットである。 In Figure 175, a backward bits FIG 175 (a), FIG. 175 (c) is a high-order bit. 下位ビットのトリミング長さAは、上位ビットのトリミング長さCよりも短くなるように構成している。 Trimming the length of the lower bits A is configured to be shorter than trimming length C of the upper bits. トリミング長さは、トランジスタの電流変化量に比例する。 Trimming length is proportional to the current change amount of the transistor. したがって、上位ビットのトランジスタの方がトリミング変化量は大きくなるように構成している。 Thus, trimming the variation direction of the transistors of the upper bits is configured to be large. 以上のように、本発明はトランジスタの大きさ、ビット位置などに応じて変化させてもよいことはいうまでもない。 As described above, the present invention is the size of the transistor, may of course be varied depending on the bit position. つまり、各ビットで一様にすることに限定されるものではない。 That is, the invention is not limited to be made uniform at each bit.

図43は、各ビットに必要数の単位トランジスタ154を形成または配置した例である。 Figure 43 is an example of forming or placing the unit transistors 154 of the required number of each bit. しかし、単位トランジスタ154は形成バラツキがある。 However, unit transistors 154 may form variations. そのため、出力端子155からの出力はばらつく。 Therefore, the output from the output terminal 155 varies. このばらつきを低減するためには、各ビットの出力電流を調整する必要がある。 To reduce this variation, it is necessary to adjust the output current of each bit. 出力電流の調整には、あらかじめ余分の単位トランジスタ154を形成しておき、この余分の単位トランジスタ154を出力端子155から切断することにより調整すればよい。 The adjustment of the output current, previously formed unit transistors 154 in advance extra, it may be adjusted by cutting the unit transistors 154 of the extra output terminal 155. なお、余分の単位トランジスタ154は、他の単位トランジスタ154と同一サイズにする必要はない。 Incidentally, the extra unit transistors 154 need not be the same size as the other unit transistors 154. 余分の単位トランジスタ154は小さめに形成(分担する出力電流を小さく)することが好ましい。 Extra unit transistors 154 is preferably smaller form (reduced output current sharing).

図171は上記説明の実施例である。 Figure 171 is an example of the description. D0ビットには3つの単位トランジスタ154が形成されている。 The D0 bit three unit transistors 154 are formed. 3つのうち、1つが正規の単位トランジスタ154であり、他の2つがトリミングにより調整され、必要があるときは、切り離される単位トランジスタ154(単位トランジスタ154と呼ぶよりは調整用トランジスタである)である。 Of the three, one of which is a unit transistor 154 of the normal, the other two are adjusted by trimming, when necessary, is a unit transistor 154 is disconnected (an adjustment transistor than is called a unit transistor 154) .

同様に、D1ビットには4つの単位トランジスタ154が形成されている。 Likewise, the D1 bit four unit transistors 154 are formed. 4つのうち、2つが正規の単位トランジスタ154であり、他の2つがトリミングにより調整され、必要があるときは、切り離される単位トランジスタ154(単位トランジスタ154と呼ぶよりは調整用トランジスタである)である。 Four out, two of the unit transistors 154 of the normal, the other two are adjusted by trimming, when necessary, is a unit transistor 154 is disconnected (an adjustment transistor than is called a unit transistor 154) . また、同様に、D2ビットには8つの単位トランジスタ154が形成されている。 Similarly, eight unit transistors 154 are formed in the D2 bit. 8つのうち、4つが正規の単位トランジスタ154であり、他の4つがトリミングにより調整され、必要があるときは、切り離される単位トランジスタ154(単位トランジスタ154と呼ぶよりは調整用トランジスタである)である。 Eight out, four are the unit transistors 154 of the normal, the other four, but is adjusted by trimming, when necessary, is a unit transistor 154 is disconnected (an adjustment transistor than is called a unit transistor 154) .

以上のように調整用トランジスタ154(図171でBで示す)は、出力電流を調整するためにトリミングなどが施される。 Or adjusting transistor 154 as (shown by B in FIG. 171), such as trimming is performed to adjust the output current. Bで示すトランジスタは、Aの矢印が示すライン上に配置されている。 The transistor described in B is disposed on a line indicated by the arrow A. したがって、レーザー光などでスキャンする際に、スキャン方向を一方向に移動させるだけで調整用トランジスタをトリミングすることができる。 Therefore, when scanning with a laser beam, it is possible to trim the adjustment transistor simply moving the scanning in one direction. したがって、高速トリミングを実施することができる。 Therefore, it is possible to implement a high speed trimming.

以上の実施例は、出力段が単位トランジスタ154などで構成された実施例である。 Above embodiment is an embodiment in which the output stage is constituted by a unit transistor 154. しかし、トリミングなどにより出力電流を調整する方法などは、本発明はこれに限定されるものではない。 However, a method of adjusting the output current due to the trimming, the present invention is not limited thereto. 図172に図示するように、各出力端子155に接続される出力段をオペアンプ502とトランジスタ158bおよび抵抗R1で形成した実施例にも適用できる。 As shown in Figure 172, an output stage connected to the output terminals 155 can be applied to the embodiment formed by an operational amplifier 502 and a transistor 158b and a resistor R1.

図172で図示する各出力段は、オペアンプ502とトランジスタ158bおよび抵抗R1で電流回路を構成している。 Each output stage shown in FIG. 172 constitutes a current circuit with an operational amplifier 502 and a transistor 158b and a resistor R1. 電流の大きさは抵抗R1で調整され、階調は、回路862から出力される階調電圧により表現される。 The magnitude of the current is adjusted by the resistor R1, the gradation is expressed by the gradation voltage output from the circuit 862.

図172で図示する各出力段は、レーザー装置1621などによりレーザー光1622などが照射されトリミングされる。 Each output stage shown in FIG. 172, a laser beam 1622 is trimmed is irradiated by a laser device 1621. 各出力段に対応する抵抗R1を順次トリミングしていくことにより、出力電流のバラツキが発生しないようにすることができる。 By sequentially trimmed resistance R1 corresponding to the output stage, variations in the output current can be prevented from occurrence.

なお、図172では、回路862から出力されるアナログ電圧で出力電流が決定される。 In FIG. 172, the output current in the analog voltage output from the circuit 862 is determined. ただし、本発明はこれに限定するものではなく、図174に図示するように、デジタル8ビットのデジタルデータをDA回路661でアナログ電圧に変換し、オペアンプ502aに印加してもよいことは言うまでもない。 However, the present invention is not limited to this, as shown in Figure 174, a digital 8-bit digital data into an analog voltage by the DA circuit 661, it may of course be applied to the operational amplifier 502a .

また、図209に図示するように、出力段は、映像データに対応する電流Icを流すトランジスタ158bと1対1で構成されるトランジスタ154からなるカレントミラー回路で構成してもよい。 Further, as illustrated in FIG. 209, the output stage may be constituted by a current mirror circuit consisting of a transistor formed 154 in the transistor 158b and the one-to-one to flow a current Ic corresponding to video data. 各出力段には、DA回路501とオペアンプ502、内蔵抵抗R1、トランジスタ158aなどからなる電流回路が構成されている。 Each output stage, DA circuit 501 and the operational amplifier 502, built-in resistor R1, a current circuit composed of a transistor 158a is formed. 抵抗R1にトリミングなどを施すことにより、出力ばらつきを極めて小さくすることができる。 By performing such trimming resistors R1, it can be made extremely small output variations.

図210は図209の類似の構成である。 Figure 210 is a similar arrangement of Figure 209. サンプリング回路862から映像データに対応する電流Icがトランジスタ158bに供給される。 Current Ic corresponding to video data from the sampling circuit 862 is supplied to the transistor 158b. トランジスタ158bとトランジスタ154とはN倍のカレントミラー回路を構成している。 The transistor 158b and the transistor 154 form a current mirror circuit of N times.

図172は抵抗R1を必要に応じて順次トリミングするとしたが、本発明はこれに限定するものではない。 Figure 172 is a sequential trimming according resistors R1 to need, but the present invention is not limited thereto. たとえば、図173に図示するように出力段431cを必要に応じてトリミングしてもよいことはいうまでもない。 For example, it goes without saying that it may be trimmed as necessary the output stage 431c as shown in FIG. 173. トリミングの必要度の判断は、端子155を検査用の端子1734などに接触させ、選択スイッチ1731、共通線1732を介して電流計(電流測定手段)1733に接続する。 Trimming the necessity determination comprises contacting the terminals 155 and the like terminal 1734 for inspection, selection switch 1731 is connected to a current meter via a common line 1732 (current measuring means) 1733. 選択スイッチ1731は順次オンし、出力段431cからの電流を電流計1733に印加する。 Selection switch 1731 sequentially turned on, a current is applied from the output stage 431c to the ammeter 1733. トリミング手段1632は、電流計1733の測定電流値に基づき、単位トランジスタ、抵抗などをトリミングして所定値に調整する。 Trimming means 1632 on the basis of the measured current value of the ammeter 1733, unit transistors, is trimmed and resistance is adjusted to a predetermined value.

以上の実施例は、電流の出力段などをトリミングして出力電流バラツキなどを変更あるいは調整するものであった。 Above example was intended to change or adjusting the output current variation to trim and output stage current. しかし、本発明はこれに限定するものではない。 However, the present invention is not limited thereto. たとえば、図176に図示するように、基準電流を発生あるいは所定値にする抵抗Ra、Rbなどをトリミングすることにより、基準電流Icを調整し、出力電流を変化あるいは調整してもよいことは言うまでもない。 For example, as shown in FIG. 176, the resistor Ra of the reference current generator or a predetermined value, by trimming or the like Rb, and adjusting the reference current Ic, it may vary or adjust the output current is needless to say There.

図60などの回路構成ではホワイトバランス調整が容易である。 In the circuit configuration, such as Fig. 60 is easy white balance adjustment. まず、RGBの電子ボリウム501を同一の設定値に調整する。 First, adjusting the RGB of the electronic regulator 501 to the same set value. 次に、外付け抵抗R1r、R1g、R1bを調整してホワイトバランスを調整する。 Next, external resistors R1r, R1g, to adjust the white balance by adjusting the R1b.

電流ドライバIC(回路)14では、いずれかの電子ボリウムの設定値でホワイトバランスをとれば、電子ボリウム501の値を同一にすればホワイトバランスを維持したまま、表示画面144の輝度調整を行えるという特徴がある。 In current driver IC (circuit) 14, taking the white balance set value of any of the electronic volume, while maintaining the white balance if the value of the electronic regulator 501 to the same, that allows the luminance adjustment of the display screen 144 there is a feature. なお、601は基準電流回路である。 Incidentally, 601 is a reference current circuit.

図60は、トランジスタ群431cの両側から給電する構成であるが、上記事項はこれに限定するものではない。 Figure 60 is a configuration for supplying power from both sides of the transistor groups 431 c, but not the matters to be limited thereto. 図61に図示するように、片側給電構成でも同様である。 As shown in FIG. 61, it is the same one side feed arrangement. まず、R、G、Bの電子ボリウム501が同一の設定値で、外付け抵抗R1r、R1g、R1bを調整してホワイトバランスをとる。 First, R, G, the electronic regulator 501 and B with the same set value, white balance by adjusting the external resistors R1r, R1g, and R1b. 一般的に、R回路のIcr、G回路のIcg、B回路のIcbを各RGBのEL素子の発光効率を考慮して所定の比率とすることによりホワイトバランスをとる。 Generally, white balance by Icr of R circuits, G circuit Icg, the Icb of B circuits in consideration of luminous efficiency of each of RGB EL elements to a predetermined ratio.

電流ドライバIC(回路)14では、どこかの電子ボリウムの設定値でホワイトバランスをとれば、電子ボリウム501の値を同一にすればホワイトバランスを維持したまま、表示画面144の輝度調整を行えるという特徴がある。 In current driver IC (circuit) 14, taking the white balance somewhere set value of the electronic volume, while maintaining the white balance if the value of the electronic regulator 501 to the same, that allows the luminance adjustment of the display screen 144 there is a feature. なお、RGBの電子ボリウムは、R、G、B独立に形成または配置することが好ましいが、これに限定するものではない。 Incidentally, RGB electronic volume of, R, G, is preferably formed or placed B independently, not limited thereto. たとえば、R、G、Bで1つの電子ボリウム501でも、ホワイトバランスを維持したまま画面輝度を調整することが可能である。 For example, R, G, and any one of the electronic regulator 501 in B, and can be adjusted screen brightness while maintaining the white balance.

本発明では、ソースドライバIC(回路)14の内部に電子ボリウムを形成または配置することにより、ソースドライバIC(回路)14の外部からのデジタルデータ制御により基準電流を可変あるいは変更することができる。 In the present invention, by forming or placing electronic regulators in the source driver IC (circuit) 14, it can be varied or change the reference current by a digital data control from outside the source driver IC (circuit) 14. この事項は、電流駆動ドライバにおいて重要な事項である。 This matter is an important consideration in the current driver. 電流駆動では、映像データがEL素子15に流れる電流に比例する。 In current driving, video data is proportional to the current flowing through the EL element 15. したがって、映像データをロジック処理することにより全EL素子に流れる電流を制御できる。 Therefore, it is possible to control the current flowing through the entire EL element by the logic processing video data. 基準電流もEL素子15に流れる電流に比例するから、基準電流をデジタル制御することにより、全EL素子15に流れる電流を制御できる。 Since the reference current is also proportional to the current flowing through the EL element 15, a reference current by digital control, it is possible to control the current flowing through the entire EL element 15. 以上のことから、映像データに基づき、基準電流制御を実施することにより、表示輝度のダイナミックレンジの拡大などを容易に実現できる。 From the above, based on the image data, by performing a reference current control can be easily realized and expansion of the dynamic range of display brightness.

基準電流の変更あるいは変化させることにより、単位トランジスタ154の出力電流を変化させることができる。 By changing or change in the reference current, it is possible to vary the output current of the unit transistor 154. たとえば、基準電流Icが100μAの時に、1つの単位トランジスタ154がオン状態での出力電流が1μAとする。 For example, when the reference current Ic is 100 .mu.A, 1 single unit transistor 154 is the output current in the ON state and 1 .mu.A. この状態で、基準電流Icを50μAにすれば、1つの単位トランジスタ154の出力電流は0.5μAとなる。 In this state, if the reference current Ic to 50 .mu.A, the output current of one unit transistor 154 becomes 0.5 .mu.A. 同様に、基準電流Icを200μAにすれば、1つの単位トランジスタ154の出力電流は2.0μAとなる。 Similarly, if the reference current Ic to 200 .mu.A, the output current of one unit transistor 154 becomes 2.0Myuei. つまり、基準電流Icと単位トランジスタ154の出力電流Idは比例関係を満足することが好ましい(図62の実線aを参照のこと)。 In other words, it is preferable output current Id of the reference current Ic and the unit transistors 154 which satisfy the proportional relation (see solid line a in FIG. 62).

基準電流Icを設定する設定データと基準電流Icとは比例関係となるように構成することが好ましい。 It is preferably configured such that the proportion of the setting data and the reference current Ic to set the reference current Ic. たとえば、設定データが1の時、基準電流Icが100μAとし、これと基底とするならば、設定データが100の時、基準電流Icが200μAとなるようにする。 For example, when the setting data is 1, the reference current Ic and 100 .mu.A, if the this and the base, setting data when the 100, the reference current Ic is made to be 200 .mu.A. つまり、設定データが1増加すると、基準電流Icが1μA増加するように構成することが好ましい。 That is, when setting data increases 1, it is preferable that the reference current Ic is configured to increase 1 .mu.A.

以上のように構成することにより、電子ボリウム501の設定データにより、RGBの基準電流(Icr、Icg、Icb)は線形関係を保持したまま変化することができる。 By the above configuration, the setting data of electronic regulators 501, RGB reference currents (Icr, Icg, Icb) can be varied while maintaining a linear relationship. したがって、線形関係を保持していることから、いずれかの設定データ時に、ホワイトバランスを調整すれば、どの設定データの時でもホワイトバランスが維持される。 Accordingly, since it holds the linear relationship, when one of the setting data, by adjusting the white balance, the white balance even when any setting data is maintained. この構成において、先に説明した外付け抵抗R1r、R1g、R1bを調整してホワイトバランスを調整する構成は重要性がある(特徴ある構成である)。 In this arrangement, structure to adjust the white balance by adjusting the external resistors R1r described earlier, R1g, and R1b is (a characteristic configuration) which is important.

以上の実施例では、外付け抵抗でホワイトバランスを調整するとしたが、抵抗R1はICチップに内蔵させてもよいことは言うまでもない。 In the above embodiment has been to adjust the white balance by an external resistor, the resistor R1 is naturally may be incorporated in an IC chip.

また、図63に図示するように、抵抗値を調整あるいは制御するスイッチSを付加してもよい。 Further, as illustrated in FIG. 63 may be added to the switch S for adjusting or controlling the resistance value. たとえば、図63(a)は、スイッチS1の選択により外付け抵抗はR1となる。 For example, FIG. 63 (a) is an external resistor by the selection of the switch S1 becomes R1. また、スイッチS2の選択により、外付け抵抗はR2となる。 Further, by selecting the switch S2, the external resistor becomes R2. また、スイッチS1とS2の両方野の選択により、外付け抵抗は、R1とR2とを並列に接続した抵抗値になる。 Further, the selection of both fields of switches S1 and S2, external resistor will resistance connected between R1 and R2 in parallel.

図63(b)は、直列に抵抗R1とR2を接続し、スイッチSの制御により外付け抵抗をR1+R2としたり、R1としたりできるように構成したものである。 Figure 63 (b) is connected to the series resistors R1 and R2, or the external resistor R1 + R2 by the control of the switch S, it is obtained by configured to be or with R1.

図63のように構成することにより、基準電流Icの変化範囲を拡大することができる。 By configuring as in FIG. 63, it is possible to expand the variable range of the reference current Ic. つまり、電子ボリウム501の設定データだけでなく、スイッチSの制御により基準電流を調整できるからである。 That is, not only the setting data of the electronic regulator 501, is because it adjusts the reference current under the control of the switch S. したがって、本発明のEL表示パネルの輝度調整範囲(ダイナミックレンジ)を拡大できる。 Therefore, we expand the brightness adjustment range of the EL display panel of the present invention (dynamic range).

本発明において、電子ボリウム501の1ステップ変化による基準電流の変化は3%程度にしている。 In the present invention, the change in the reference current by one step change in the electronic regulator 501 is set to about 3%. たとえば、基準電流が1倍から3倍まで変化し、電子ボリウムのステップ数が6ビットの64ステップであれば、(3−1)/64=0.03となり、約3%である。 For example, the reference current is changed to 3 times 1x, if 64 steps the number of steps of the 6-bit electronic volume, (3-1) /64=0.03 next is about 3%.

1ステップあたりの基準電流の変化が大きいと、電子ボリウムを変化させた時の表示画面144輝度変化が大きく、変化した時にフリッカとして認識されてしまう。 When the change of the reference current per step is large, the display screen 144 brightness variation is large when changing the electronic volume, would be recognized as a flicker when the change. 逆に、1ステップあたりの基準電流変化が小さいと、表示画面144輝度変化が小さく輝度調整のダイナミック変化が乏しくなる。 Conversely, when the reference current change per step is small, the dynamic change of the display screen 144 brightness change is small brightness adjustment becomes poor. また、ステップ数を大きくすることは、電子ボリウム501サイズを大きくすることに直結し、ソースドライバIC14のサイズが大きくなりコストが高くなる。 Also, increasing the number of steps is directly linked to increasing the electronic regulator 501 size, cost increases the size of the source driver IC14 increases.

以上のことから、1ステップあたりの基準電流の変化は、1%以上8%以下のきざみにすることが好ましい(ただし、基底を基準としている)。 From the above, the change in the reference current per step is preferably in increments of less than 1% and 8% (however, are based on the base). さらには、1%以上5%以下のきざみにすることが好ましい。 Further, it is preferable that the increments of 5% 1% or more. たとえば、電子ボリウム501が8ビット(256ステップ)とし、基準電流の変化が1倍から10倍までとすると、(10−1)/256=3.5%きざみとなり、条件1%以上5%以下を満足している。 For example, the electronic regulator 501 is 8 bits (256 steps), the change in the reference current is up to 10 times from 1x, (10-1) /256=3.5Pasento becomes increments, condition 1% to 5% We are satisfied.

以上の実施例では1ステップあたりの基準電流の変化として説明したが、基準電流の変化は、画面輝度の変化であるから、電子ボリウム501の1ステップあたりの表示画面144輝度変化、あるいはアノード(もしくはカソード)電流の変化としても言い換えることができることは言うまでもない。 Has been described as a change in the reference current per step in the above embodiment, the change in the reference current, since the change in the screen luminance, the display screen 144 brightness change per one step of the electronic regulator 501, or the anode (or it goes without saying that can be translated as a change in the cathode) current.

以上の実施例において、図62の実線aに図示するように、基準電流Icと単位トランジスタ154の出力電流Idは比例関係を満足することが好ましいとしたが、これに限定するものではない。 In the above embodiment, as shown in solid line a in FIG. 62, the output current Id of the reference current Ic and the unit transistor 154 is set to preferably satisfy the proportional relation, but the embodiment is not limited thereto. たとえば、図62の点線bで示すように、非線形(1.8乗から2.8乗の範囲が好ましい)としてもよい。 For example, as shown by the dotted line b in FIG. 62 may be non-linear (preferably a range of 2.8 square 1.8 square). 非線形(1.8乗から2.8乗の範囲が好ましい)とすることにより、電子ボリウム501の設計データに対する基準電流の変化が人間の視覚特性の2乗カーブに近づくため、階調特性が良好となる。 With non-linear (preferably in the range of 2.8 square 1.8 square), the change in the reference current with respect to design data of the electronic regulator 501 is closer to the square curve of human visual characteristics, excellent tone characteristics to become.

なお、以上の実施例では、電子ボリウム501の設定データで基準電流を変化させるとしたが、これに限定するものではない。 Incidentally, In the above embodiments, although a varying reference current in the configuration data of the electronic regulator 501, but the embodiment is not limited thereto. 図64、図65に図示するように、電圧入出力端子643により基準電流を変化あるいは調整もしくは制御してもよいことは言うまでもない。 Figure 64, as shown in FIG. 65, may of course be varied or adjusted or controlled reference current by the voltage output terminal 643.

図50、図60、図61などのの電子ボリウム501の構成は、図64のように構成してもよい。 Figure 50, Figure 60, configuration of the electronic regulator 501 of such Figure 61, it may be configured as shown in FIG. 64. 図64において、ラダー抵抗641(抵抗アレイあるいはトランジスタアレイ)とスイッチ642が電子ボリウム501に対応する。 In Figure 64, the ladder resistor 641 (the resistor array or transistor array) switch 642 corresponds to the electronic regulator 501. なお、ラダー抵抗641は一定間隔あるいは所定の間隔きざみの電圧を発生する手段であればいずれでもよい。 Incidentally, the ladder resistor 641 may be any means for generating a predetermined distance or a predetermined voltage of the unit interval. たとえば、トランジスタをダイオード接続してもよいし、トランジスタのオン抵抗で構成あるいは形成してよいことはいうまでもない。 For example, it may be diode-connected transistor, it goes without saying that may be configured or formed by the on-resistance of the transistor.

なお、以上のラダー抵抗641とスイッチ回路642などからなる構成、方式あるいは電圧入出力端子643の構成、方式などは、図75などのプリチャージ構成に適用できることはいうまでもない。 Note that the structure made of more of the ladder resistor 641 and switch circuit 642, the configuration of the system or the voltage output terminal 643, etc. system, it is naturally applicable to a precharge configuration, such as Fig. 75. また、図146、図147などのカラーマネージメント処理構成にも適用できる。 Further, FIG. 146, can also be applied to a color management processing structure, such as 147. また、図140、図141、図143などの電圧プログラム構成にも適用できることはいうまでもない。 Further, FIG. 140, FIG. 141, the present invention can be applied to the voltage program structure such as Figure 143.

また、図64、図65の構成は、図56、図57の構成にも適用できる。 Further, FIG. 64, the configuration of FIG. 65, FIG. 56, can be applied to the construction of FIG. 57. また、図50などのように、ソースドライバIC(回路)14の両側から基準電流を印加する構成にも適用できる。 Further, such as Figure 50 can be applied to the structure for applying a reference current from both sides of the source driver IC (circuit) 14. また、図46、図61などにも適用できることはいうまでもない。 Further, FIG. 46, can also be applied in such Figure 61.

図64において、トランジスタ158arがR回路の基準電流Icrを発生させ、トランジスタ158agがG回路の基準電流Icgを発生させる。 In Figure 64, the transistor 158ar is to generate a reference current Icr of R circuit, the transistor 158ag generates the reference current Icg of G circuit. また、トランジスタ158abがB回路の基準電流Icbを発生させる。 Further, the transistor 158ab generates the reference current Icb of B circuit.

図64では、ラダー抵抗641をRGBの3つのスイッチ回路(642r、642g、642b)で共用している。 In Figure 64, sharing the ladder resistor 641 RGB three switch circuits (642r, 642g, 642b) at. したがって、ソースドライバIC(回路)14内のラダー抵抗641の形成面積を小さくすることができる。 Therefore, it is possible to reduce the formation area of ​​the ladder resistor 641 in the source driver IC (circuit) 14.

図64、図65においても、スイッチ回路642の設定データにより、RGBの基準電流(Icr、Icg、Icb)は線形関係を保持したまま変化することができる。 Figure 64, also in FIG. 65, the setting data of the switch circuit 642, RGB reference currents (Icr, Icg, Icb) can be varied while maintaining a linear relationship. したがって、線形関係を保持していることから、いずれかの設定データ時に、ホワイトバランスを調整すれば、どの設定データの時でもホワイトバランスが維持される。 Accordingly, since it holds the linear relationship, when one of the setting data, by adjusting the white balance, the white balance even when any setting data is maintained. この構成において、先に説明した外付け抵抗R1r、R1g、R1bを調整してホワイトバランスをとることができる。 In this configuration, it is possible to take a white balance by adjusting the external resistors R1r described earlier, R1g, and R1b.

図64において、電圧入出力端子643はドライバIC(回路)14の外部からのアナログ電圧を入力する端子である。 In Figure 64, the voltage output terminal 643 is a terminal for inputting an analog voltage from an external driver IC (circuit) 14. アナログ電圧により基準電流Icを変化あるいは調整することができる。 It can be varied or adjusted reference current Ic by an analog voltage. したがって、スイッチ回路642によらず、ホワイトバランス調整、表示画面144輝度調整を実施することができる。 Therefore, regardless of the switch circuit 642 can be utilized to effect white balance adjustment, the display screen 144 brightness adjustment.

なお、スイッチ回路642は、設定データが0の時、すべてのスイッチがオープン状態になるように構成されている。 The switch circuit 642, when the setting data is 0, all the switches are configured to be open. したがって、スイッチ回路642の設定データが0で電圧入出力端子642の入力電圧が有効になるように制御される。 Therefore, it is controlled to the setting data of the switch circuit 642 is the input voltage of the voltage output terminal 642 is enabled by 0. 逆に、スイッチ回路642の設定データが0以外の場合は、ラダー抵抗641からの電圧がオペアンプ502の正極端子に入力される。 Conversely, when the setting data of the switch circuit 642 is other than 0, the voltage from the ladder resistor 641 is inputted to the positive terminal of the operational amplifier 502.

電圧入出力端子643は、スイッチ回路642からの出力電圧のモニター端子としても機能する。 Voltage output terminal 643 also functions as a monitor terminal for the output voltage from the switching circuit 642. つまり、ラダー抵抗641の選択電圧がスイッチ回路642で選択され、選択されたいずれの電圧がオペアンプ502に入力されているかをモニターできる。 That is, the selection voltage of the ladder resistor 641 is selected by the switch circuit 642, can be monitored whether the voltage of any selected is input to the operational amplifier 502.

図64は、ラダー抵抗641(きざみ電圧出力手段)とRGBのスイッチ回路642間の配線が多いため、チップ面積を必要とする。 Figure 64, since the ladder resistor 641 (the increments voltage output means) wire between RGB switch circuit 642 is large, and requires a chip area. 図65は、RGBで1つのスイッチ回路642とした実施例である。 Figure 65 shows an embodiment in which a single switch circuit 642 in RGB. 以上の構成によっても、ホワイトバランス調整などは実用上問題なく実現できる。 By the above configuration, the white balance adjustment can be realized without any practical problem.

以上の実施例は、電子ボリウム501、スイッチ回路642をデジタルの設定データにより変化させるものであった。 Above example, the electronic regulator 501 was a switch circuit 642 thereby changing the digital setting data. しかし、本発明はこれに限定するものではない。 However, the present invention is not limited thereto. たとえば、図66に図示するように、デジタル−アナログ変換回路(D/A回路)661により、オペアンプ502の入力電圧(c点で示す)を変化(変更)して基準電流Icを制御してもよいことは言うまでもない。 For example, as shown in FIG. 66, a digital - the analog conversion circuit (D / A circuit) 661, also varies the input voltage of the operational amplifier 502 (indicated by point c) (changed) to control the reference current Ic good it is needless to say.

図44に図示するようなソースドライバ回路14では、特に表示パネルに画像を表示するとソース信号線18に印加された電流によりソース信号線18電位が変動する。 In the source driver circuit 14 as illustrated in FIG. 44, the source signal line 18 potential varies due to particular current applied to the source signal line 18 when displaying an image on the display panel. この電位変動によりソースドライバIC14のゲート配線153がゆれる課題がある(図52を参照のこと)。 There is a problem that the gate wiring 153 of the source driver IC14 is sway by the potential change (see Figure 52). 図52に図示するように、ソース信号線18に印加される映像信号が変化するポイントでゲート配線153にリンキングが発生する。 As shown in FIG. 52, linking occurs in the gate wiring 153 at points where the video signal applied to the source signal line 18 changes. リンキングによりゲート配線153の電位が変化するから、単位トランジスタ154のゲート電位が変化し、出力電流が変動する。 Since the potential of the gate wiring 153 is varied by the linking, the gate potential of the unit transistor 154 changes, the output current fluctuates. 特に、ゲート配線153の電位変動は、ゲート信号線14に沿ったクロストーク(横クロストーク)となる。 In particular, the potential variation of the gate wiring 153 is a crosstalk along the gate signal lines 14 (horizontal crosstalk).

この揺れ(ゲート配線153のリンキング(図52を参照のこと))は、ソースドライバIC14の電源電圧が影響する。 The swing (linking of the gate wiring 153 (see FIG. 52)), the power supply voltage of the source driver IC14 affects. 電源電圧が高いほどリンキングする波高値が大きくなるからである。 Supply voltage is because the peak value of linking higher increases. 最悪、電源電圧も振幅する。 Worst, the power supply voltage is also amplitude. ゲート配線153の電圧は、定常値が0.55〜0.65(V)である。 Voltage of the gate line 153, the constant value of 0.55 to 0.65 (V). したがって、わずかなリンキングの発生でも出力電流の大きさの変動値は大きい。 Therefore, slight size variation value of the output current at the occurrence of linking is great.

図67は、ソースドライバIC14の電源電圧が1.8(V)の時を基準にしたゲート配線の電位変動比率である。 Figure 67 is a power supply voltage of the source driver IC14 is potential fluctuation ratio of the gate wiring based on the time of 1.8 (V). 変動比率は、ソースドライバIC14の電源電圧が高くなるにつれて大きくなる。 Variable ratio increases as the supply voltage of the source driver IC14 increases. 変動比率の許容範囲は3程度である。 Tolerance of variable ratio is about 3. これ以上変動比率が大きいと、横クロストークが発生する。 If this is greater than variable ratio, horizontal crosstalk occurs. また、変動比率は、IC電源電圧が13〜15(V)以上で電源電圧に対する変化割合が大きくなる傾向がある。 The variation ratio tends to IC power supply voltage variation rate with respect to the power supply voltage is increased by 13 to 15 (V) or more. したがって、ソースドライバIC14の電源電圧は13(V)以下にする必要がある。 Therefore, the power supply voltage of the source driver IC14 should be 13 (V) below.

一方、駆動用トランジスタ11aが白表示から黒表示の電流を流すために、ソース信号線18の電位は一定の振幅変化をさせる必要がある。 On the other hand, in order to drive transistor 11a flows black display current from the white display, the potential of the source signal line 18 needs to be a constant amplitude variation. この振幅必要範囲は、2.5(V)以上必要である。 The amplitude required range is required 2.5 (V) or more. 振幅必要範囲は電源電圧以下である。 Amplitude required range is below the supply voltage. ソース信号線18の出力電圧がICの電源電圧を越えることはできないからである。 The output voltage of the source signal line 18 is because it is impossible to exceed the supply voltage of the IC.

以上のことから、ソースドライバIC14の電源電圧は、2.5(V)以上13(V)以下にする必要がある。 From the above, the power supply voltage of the source driver IC14 should be 2.5 (V) or 13 (V) below. さらに好ましくは、IC14の電源電圧(使用する電圧)は、6(V)以上10(V)以下にすることが好ましい。 More preferably, IC 14 of the power supply voltage (voltage used), it is preferable to 6 (V) or 10 (V) below. この範囲とすることによりゲート配線153の変動が規定範囲に抑制され、横クロストークが発生せず、良好な画像表示を実現できる。 Fluctuations of the gate wiring 153 can be suppressed to a prescribed range by this range, horizontal crosstalk does not occur, making it possible to achieve proper image display.

ゲート配線153の配線抵抗も課題となる。 Wiring resistance of the gate wiring 153 also becomes a problem. ゲート配線153の配線抵抗R(Ω)とは、図47では、トランジスタ158b1からトランジスタ158b2までの配線全長の抵抗値である。 The wiring resistance R of gate wiring 153 (Omega), FIG. 47, the resistance value of the wiring total length from transistor 158b1 to transistor 158B2. または、ゲート配線全長の抵抗である。 Or, the resistance of the gate wiring length. また、図46では、トランジスタ158b(トランジスタ群431b)からトランジスタ群431cnまでの配線全長の抵抗値である。 Further, in FIG. 46, the resistance value of the wiring total length from transistor 158b (transistor group 431b) to transistor group 431Cn.

ゲート配線153の過渡現象の大きさは、1水平走査期間(1H)にも依存する。 The size of the transient of the gate wiring 153 is also dependent on the one horizontal scanning period (1H). 1H期間が短ければ、過渡現象の影響も大きいからである。 If the 1H period is short, because the greater the influence of the transient phenomenon. 配線抵抗R(Ω)が高いほど過渡現象は発生しやすい。 Transient phenomenon as the wiring resistance R (Ω) is high likely to occur. この現象は、特に、図44から図47の1段カレントミラー接続の構成のソースドライバ回路(IC)14で課題となる。 This phenomenon is particularly a challenge in the source driver circuit (IC) 14 of the first stage current mirror connections of the structure of FIG. 47 from FIG. 44. ゲート配線153が長く、1つのゲート配線153に接続された単位トランジスタ154の数が多いためである。 Gate wiring 153 is long, because the number of unit transistors 154 connected to one gate line 153 is large.

図68は、ゲート配線153の配線抵抗R(Ω)と1水平走査期間(1H期間)T(sec)との掛算(R・T)を横軸にとり、縦軸に変動比率をとったグラフである。 Figure 68 is a wiring resistance R (Omega) and one horizontal scanning period of the gate wiring 153 (1H period) multiplied with T (sec) (R · T) represented by the horizontal axis, a graph taking variable ratio on the vertical axis is there. 変動比率の1は、R・T=100を基準にしている。 1 variation ratio are based on the R · T = 100. 図68でわかるように、R・Tが5以下で変動比率が大きくなる傾向がある。 As seen in Figure 68, R · T tends to variable ratio increases by 5 or less. また、R・Tが1000以上で変動比率が大きくなる傾向がある。 Also, R · T tends to change the ratio increases more than 1000. したがって、R・Tは5以上1000以下にすることが好ましい。 Thus, R · T is preferably 5 to 1,000. さらに好ましくは、R・Tは10以上500以下の条件を満足することが好ましい。 More preferably, R · T preferably satisfy the 10 to 500 conditions.

duty比も課題となる。 duty ratio also becomes a problem. duty比によりソース信号線18の変動も大きくなるからである。 This is because the greater the variation of the source signal line 18 by the duty ratio. なお、duty比に関しては後ほど説明をする。 Note that the later described with respect to the duty ratio. ここでは、duty比とは間欠駆動の割合であるとする。 Here, the the duty ratio is a ratio of the intermittent driving. トランジスタ群431cの単位トランジスタ154の総面積(トランジスタ群431c内の単位トランジスタ154のWLサイズ×単位トランジスタ154数)をSc(平方μm)とする。 The total area of ​​the unit transistors 154 of the transistor group 431c of the (WL size × the unit transistors 154 number of unit transistors 154 in the transistor group 431c) and Sc (square [mu] m).

図69は、横軸をSc×duty比とし、縦軸を変動比率としている。 Figure 69, the horizontal axis is the Sc × duty ratio, and the vertical axis represents the variable ratio. 図69でわかるように、Sc×duty比が500以上で変動比率が大きくなる傾向がある。 As seen in FIG. 69, Sc × duty ratio tends to change ratio is increased by 500 or more. また、変動比率が3以下の時が変動許容範囲である。 The variation ratio is when 3 or less is allowable fluctuation range. したがって、Sc×duty比は500以下で駆動できるように制御することが好ましい。 Therefore, Sc × duty ratio is preferably controlled so as to be driven at 500 or less.

変動許容範囲は、Sc×duty比bが500以下である。 Allowable fluctuation range, Sc × duty ratio b is 500 or less. Sc×duty比が500以下であれば、変動比率は許容範囲内であり、ゲート配線153の電位変動は極めて小さくなる。 If sc × duty ratio is 500 or less, the variation ratio is within the allowable range, the potential fluctuation is extremely small in the gate wiring 153. したがって、横クロストークの発生もなく、出力バラツキも許容範囲内となり、良好な画像表示を実現できる。 Therefore, no occurrence of horizontal crosstalk, output variations becomes within the allowable range, good image display can be achieved. Sc×duty比が500以下であれば許容範囲であるが、Sc×duty比を50以下としてもほとんど効果がない。 Although sc × duty ratio is acceptable as long as 500 or less, has little effect even 50 or less Sc × duty ratio. 逆に、ソースドライバIC14のチップ面積が増加する。 Conversely, the chip area of ​​the source driver IC14 increases. したがって、Sc×duty比は50以上500以下にすることが好ましい。 Therefore, Sc × duty ratio is preferably set at 50 to 500.

本発明のソースドライバIC(回路)14において、単位トランジスタ群431cとカレントミラー回路をなすトランジスタ158bあるいはトランジスタ158bを構成するトランジスタ群431b(図48、図49を参照のこと)には、図70の関係を満足させることが好ましい。 In the source driver IC (circuit) 14 of the present invention, the transistor group 431b constituting the transistor 158b or transistor 158b constituting the unit transistor group 431c and the current mirror circuit (Fig. 48, see FIG. 49), in FIG. 70 it is preferable to satisfy the relationship.

トランジスタ158bあるいはトランジスタ158bを構成するトランジスタ群431b(図48、図49を参照のこと)に供給する電流をIcとし、1つの単位トランジスタ群431cから出力される電流をIdとする。 Transistor group 431b constituting the transistor 158b or the transistor 158b the current supplied to (Fig. 48, see FIG. 49) and Ic, the current output from one unit transistor group 431c and Id. Idはソース信号線18に出力されるプログラム電流(吸い込みあるいは吐き出し電流)であり、トランジスタ群431cを構成する単位トランジスタ154のすべてが選択状態の時の電流である。 Id is a program current outputted to the source signal line 18 (the suction or discharging current), all the unit transistors 154 in the transistor group 431c is current when selected. したがって、Idは画素16に印加する最大階調での電流である。 Therefore, Id is the current at maximum gradation applied to the pixel 16.

なお、図46のように、158bが1つの場合は、そのままIcとして用いてよいが、図47のように、トランジスタ158が複数個ある(複数群ある)場合は、加算したものをIcとして用いる。 Incidentally, as shown in FIG. 46, when 158b is one, it may be used as it is as Ic, as shown in FIG. 47, (there are a plurality of groups) transistors 158 are a plurality case, used after the addition as Ic . つまり、図47ではIc=Ic1+Ic2である。 That is Ic = Ic1 + Ic2 in Figure 47. 以上のように電流Icはトランジスタ群431cとカレントミラー回路を構成するトランジスタ群431bに流れる電流Icの総和である。 Above current Ic as a sum of the currents Ic flowing through the transistor group 431b constituting the transistor group 431c and the current mirror circuit.

この電流IdとIcの比(Ic/Id)は5以上にする必要がある。 The ratio of the current Id and Ic (Ic / Id) should be 5 or more. 図70において、縦軸はクロストーク比である。 In Figure 70, the vertical axis represents the crosstalk ratio. クロストークは、画像表示によるソース信号線18の電位変化がソースドライバIC(回路)14のゲート配線153を伝播し、表示画面144に横お引き(クロストーク)が発生する現象である。 Crosstalk is a phenomenon in which potential change of the source signal line 18 by the image display propagates the gate wiring 153 of the source driver IC (circuit) 14, the horizontal contact pull (crosstalk) occurs on the display screen 144. クロストークは、画像が白表示から黒表示になるポイント、黒表示から白表示になるポイント(たとえば、白ウインドウ表示の上エッジ部、下エッジ部など)に発生しやすい。 Crosstalk point image becomes black display from a white display, white display becomes point (e.g., on the edge portion of the white window display, the lower edge portion, etc.) from the black display likely to occur. Ic/Idが5以下では急激にクロストークの発生は強くなる(クロストーク比が大きくなる)が、5以上では曲線の傾きが小さくなる。 Ic / Id abruptly occurrence of crosstalk is stronger than 5 (crosstalk ratio increases) is the slope of the curve is reduced at least 5.

図70から理解できるように、Ic/Idは5以上にする必要がある。 As can be understood from FIG. 70, Ic / Id should be 5 or more. しかし、100以上にすると、トランジスタ158bを構成するトランジスタ群431bのサイズが大きく実用的でない。 However, when more than 100, the size of the transistor group 431b constituting the transistor 158b is not large practical. したがって、Ic/Idは5以上100以下にする必要がある。 Thus, Ic / Id should be 5 or more and 100 or less. さらに好ましくは、8以上50以下にすることが好ましい。 More preferably, it is preferable to the 8 or more and 50 or less.

Ic/Idは水平走査時間も考慮する必要がある。 Ic / Id is also necessary to consider the horizontal scanning time. 1水平走査期間Hが短いほどゲート配線153の時定数を小さくする必要があるからである。 One horizontal scanning period H is because it is necessary to reduce the time constant of the shorter gate wiring 153. なお、1水平走査期間とは、画素行にプログラム電流(プログラム電圧)を書き込む期間と考えても良い。 Note that one and the horizontal scanning period may be considered as a period for writing the program current (program voltage) to the pixel rows. つまり、各画素が選択され、各画素16に電流(電圧)が書き込まれている期間である。 That is, each pixel is selected, a period during which the current (voltage) is written to each pixel 16. したがって、2画素行を同時に選択する駆動方法では、2水平走査期間が該当する。 Therefore, in the driving method of simultaneously selecting two pixel rows, two horizontal scanning periods is applicable.

水平走査期間HをH(ミリ秒)としたとき(1画素行を選択する時間)、以下の関係を満足させることが好ましい。 The horizontal scanning period H H (milliseconds) and (time to select one pixel row) when it is preferable to satisfy the following relationship. なお、IcおよびIdの単位はμAである。 The unit of Ic and Id is .mu.A.

0.3≦ (Ic・H)/Id ≦ 6.0 0.3 ≦ (Ic · H) / Id ≦ 6.0
さらに好ましくは、以下の関係を満足させることが好ましい。 More preferably, it is preferable to satisfy the following relationship.

0.5≦ (Ic・H)/Id ≦ 5.0 0.5 ≦ (Ic · H) / Id ≦ 5.0
また、さらに好ましくは、以下の関係を満足させることが好ましい。 Further, more preferably, it is preferable to satisfy the following relationship.

0.6≦ (Ic・H)/Id ≦ 3.0 0.6 ≦ (Ic · H) / Id ≦ 3.0
以上の関係を満足させるように、Ic、Id電流を設定し、また、トランジスタ群431あるいは単位トランジスタ154、158を設計することにより、クロストークの発生は極めて少なくなる。 So as to satisfy the above relationship, Ic, set the Id current, also by designing the transistor group 431 or the unit transistors 154 and 158, occurrence of crosstalk becomes very small.

たとえば、QVGAパネルの場合は、およそH=1000(ミリ秒)/(60(Hz)・240画素行)=0.07(ミリ秒)である。 For example, in the case of QVGA panel is approximately H = 1000 (milliseconds) / (60 (Hz) · 240 pixel rows) = 0.07 (msec). Ic=18(μA)、最大プログラム電流Id=1(μA)とすれば、(Ic・H)/Id=(18・0.07)/1=1.3となり、上式を満足する。 Ic = 18 (μA), if the maximum programming current Id = 1 (μA), satisfying (Ic · H) / Id = (18 · 0.07) /1=1.3. Therefore, the above equation.

また、XGAパネルの場合は、およそH=0.025(ミリ秒)である。 In the case of XGA panel is approximately H = 0.025 (msec). Ic=18(μA)、最大プログラム電流Id=1(μA)とすれば、(Ic・H)/Id=(60・0.025)/1=1.5となり、上式を満足する。 Ic = 18 (μA), if the maximum programming current Id = 1 (μA), satisfying (Ic · H) / Id = (60 · 0.025) /1=1.5. Therefore, the above equation.

Hはパネルの画素行数で固定値であり、Idはプログラム電流の最大値であるので、該当表示パネルのEL素子の効率および表示輝度が決定されれば固定値である。 H is a fixed value in number of pixel rows of the panel, Id is because the maximum value of the programming current, which is a fixed value if the efficiency and display brightness of the EL elements of the relevant display panel has been determined. したがって、上式を満足するように、Icを決定すればよい。 Therefore, so as to satisfy the above equation, it may be determined Ic. たとえば、H=0.07(ミリ秒)、Id=1(μA)であれば、0.3≦ (Ic・H)/Id ≦ 6.0を満足するIcは、4(μA)以上86(μA)以下となる。 For example, H = 0.07 (millisecond), if Id = 1 (.mu.A), the Ic which satisfies 0.3 ≦ (Ic · H) / Id ≦ 6.0, 4 (μA) over 86 ( the μA) or less. また、H=0.025(ミリ秒)、Id=1(μA)であれば、0.3≦ (Ic・H)/Id ≦ 8.0を満足するIcは、12(μA)以上240(μA)以下となる。 Also, H = 0.025 (msec), if Id = 1 (.mu.A), the Ic which satisfies 0.3 ≦ (Ic · H) / Id ≦ 8.0, 12 (μA) or more 240 ( the μA) or less.

なお、以上の実施例は、出力段が単位トランジスタ154で構成されるトランジスタ群431cとして説明をしているが、本発明はこれに限定するものではない。 In the above embodiments, the output stage is described as the transistor group 431c composed of unit transistors 154, the present invention is not limited thereto. 後に説明する図160から図176などの構成においても適用できることは言うまでもない。 Also it can of course be applied in configuration, such as Fig. 176 Fig. 160 which will be described later. 以上の事項は以下の本発明においても同様に適用できる。 It can be similarly applied to the above items following the present invention.

トランジスタ群431cの出力電流の大きさと出力バラツキには相関がある。 The size and output variations of the output current of the transistor group 431c are correlated. 出力電流が大きいほど、出力バラツキが小さいなる。 As the output current is large, the output variation is small. 以上の関係を図182に示す。 FIG 182 The above relationship. 出力電流が10倍になれば、出力バラツキは約1/2(=0.5)になり、出力電流が100倍になれば約1/4(=0.25)となる。 If 10 times the output current, the output variation becomes about 1/2 (= 0.5), and becomes about 1/4 (= 0.25) when the output current becomes 100 times.

また、出力電流のバラツキは、1つの出力段のトランジスタ面積Sc(単位トランジスタ154で構成される場合は、トランジスタ群431c)の面積(WLあるいは1出力電流を発生する全トランジスタの総面積Sc)と相関がある。 The variation of the output current, one transistor area Sc of the output stage (if configured by the unit transistors 154, the transistor group 431 c) and the area (total area Sc of all the transistors for generating WL or one output current) of there is a correlation. この関係を図183に図示する。 To illustrate this relationship in Figure 183. 図183は出力バラツキを一定とした場合に、この出力バラツキを得るためのトランジスタ面積Scと出力電流との関係を示したものである。 Figure 183 when a constant output variations, shows the relationship between the transistor area Sc and the output current to obtain the output variation. 出力電流が大きいほど、ある出力バラツキを得るためのトランジスタ面積Scは小さくすむ。 As the output current increases, the transistor area Sc to obtain a certain output variations live small. 出力電流が10倍になれば、トランジスタ面積Scは約1/2(=0.5)でよい。 If the output current is 10 times, the transistor area Sc can be about 1/2 (= 0.5). 出力電流が100倍になれば、所定の出力バラツキを得るためのトランジスタ面積Scは約1/4(=0.25)でよい。 If the output current is 100 times, the transistor area Sc for obtaining a predetermined output variations can be about 1/4 (= 0.25).

本発明の検討の結果によれば、1端子の出力電流の最高出力電流の大きさは、0.2μA以上20μA以下にすることが好ましい。 According to the results of the examination of the present invention, the magnitude of the maximum output current of the output current of the first terminal is preferably below 20μA than 0.2 .mu.A. 0.2μA以下では、出力バラツキが大きく実用的でない。 0.2μA Hereinafter, the output variation is not large practical. 20μA以上では出力段のトランジスタのゲート端子電圧が高くなり、またソース端子電圧も低下することになり、ICの耐圧などを高くする必要がある。 In 20μA or more increases the gate terminal voltage of the transistor of the output stage, and the source terminal voltage will be lowered, it is necessary to raise and breakdown voltage of the IC. そのため、出力バラツキが大きくなり好ましくない。 Therefore, the output variation is large undesirably. なお、最高出力電流とは、最大階調での出力電流である。 It is to be noted that the maximum output current, which is the output current at the maximum tone. たとえば、256階調であれば、255階調目であり、64階調であれば63階調目である。 For example, if 256 gray levels, a 255 gray level, a 63 th gradation if 64 gradations.

また、本発明の検討の結果である図182および図183の関係から、1出力の最高出力電流をId(μA)とし、出力段を構成するトランジスタ(単位トランジスタ154で構成される場合は、トランジスタ群431c)の面積(WLあるいは1出力電流を発生する全トランジスタの総面積)をSc(平方μm)としたとき、以下の条件を満足させることが好ましい。 Further, if the relationship of FIG. 182 and FIG 183 is the result of the examination of the present invention, the maximum output current of the first output and Id (.mu.A), formed by the transistors (unit transistors 154 constituting the output stage, transistor when the area of ​​the group 431 c) (total area of ​​all the transistors for generating WL or one output current) was Sc (square [mu] m), it is preferable to satisfy the following condition.

500 ≦ Sc × Id ≦ 10000 500 ≦ Sc × Id ≦ 10000
さらに好ましくは、以下の条件を満足させることが好ましい。 More preferably, it is preferable to satisfy the following condition.

800 ≦ Sc × Id ≦ 8000 800 ≦ Sc × Id ≦ 8000
さらに好ましくは、以下の条件を満足させることが好ましい。 More preferably, it is preferable to satisfy the following condition.

1000 ≦ Sc × Id ≦ 5000 1000 ≦ Sc × Id ≦ 5000
以上の条件を満足することにより、出力端子155から出力される電流の隣接間バラツキは1%以下にすることができ、実用上十分な性能を得ることができる。 By satisfying the above conditions, the adjacent inter-variation of the current output from the output terminal 155 may be 1% or less, it is possible to obtain a practically sufficient performance.

なお、以上の実施例は、出力段が単位トランジスタ154で構成されるトランジスタ群431cとして説明をしているが、本発明はこれに限定するものではない。 In the above embodiments, the output stage is described as the transistor group 431c composed of unit transistors 154, the present invention is not limited thereto. 図160から図176などの構成においても適用できることは言うまでもない。 It goes without saying that it is also applicable in the construction of such Figure 176 Figure 160. 以上の事項は以下の本発明においても同様に適用できる。 It can be similarly applied to the above items following the present invention.

以上のように本発明の記載事項は、他の実施例に相互に適用あるいは組み合わせて使用できるものである。 Matters of the present invention as described above are those mutually applied or in combination can be used in other embodiments. 複数の組み合わせはすべてを記載することが不可能であるので、記載していないだけである。 Since a plurality of combinations is not possible to describe every, only not described.

図47で、トランジスタ158b1に流す基準電流Ic1と、トランジスタ158b2に流す基準電流Ic2とを調整することにより、図212に図示するように、ソースドライバIC14aと14bとのカスケード接続を良好に行えることを説明した。 In Figure 47, the reference current Ic1 flowing in the transistor 158B1, by adjusting the reference current Ic2 flowing in the transistors 158B2, as shown in FIG. 212, that perform satisfactorily cascade connection between the source driver IC14a and 14b explained.

カスケードは、図208に図示するように、ソースドライバIC14間をカスケード配線2081で結線する。 Cascade, as illustrated in FIG. 208, is connected between the source driver IC14 in the cascade wiring 2081. カスケード配線2081はアレイ30上で行う。 Cascade wire 2081 is carried out on the array 30.

カスケードで受け渡す基準電流は精度が求められる。 Reference current to pass in cascade accuracy is required. そのため、本発明では、カスケード部において基準電流を出力する電流源部は、トリミングを行い、所定の基準電流を出力されるように調整している。 Therefore, in the present invention includes a current source unit for outputting a reference current in the cascade unit performs trimming is adjusted so as to output a predetermined reference current. トリミングはレーザートリミングにより実施している。 Trimming is carried out by laser trimming.

なお、図47では、基準電流Ic1とIc2とを調整するとした。 Incidentally, it was adjusted and in Figure 47, the reference current Ic1 and Ic2. しかし、ゲート配線153が所定値以上の抵抗値を有していると、トランジスタ158b1に流す基準電流Ic1と、トランジスタ158b2に流す基準電流Ic2とを同一にしても、図47のように出力電流の傾斜が補正される。 However, if the gate wiring 153 has a resistance value greater than a predetermined value, the reference current Ic1 flowing in the transistor 158B1, even if the same with the reference current Ic2 flowing in the transistors 158B2, the output current as shown in FIG. 47 inclination is corrected.

理解を容易にするため、具体的な数値で説明する。 For ease of understanding, it will be described with specific numerical values. Ic1=Ic2=10(μA)とし、この時、トランジスタ158b1のゲート端子電圧V1=0.60(V)、トランジスタ158b2のゲート端子電圧V2=0.61(V)とする。 Ic1 = Ic2 = to 10 and (.mu.A), this time, the gate terminal voltage V1 = 0.60 transistor 158b1 (V), and the gate terminal voltage V2 = 0.61 transistor 158b2 (V). トランジスタ158b2に流れる基準電流とトランジスタ158b1に流れる基準電流との差を1%以内にする必要があるから、基準電流=10(μA)の1%は0.1(μA)である。 It is necessary to make difference between the reference current flowing through the reference current and the transistor 158b1 flowing through the transistor 158b2 to within 1%, 1% of the reference current = 10 (μA) is 0.1 (.mu.A). したがって、(V2−V1)/0.1(μA)=(0.61−0.60)(V)/0.1(μA)=100(KΩ)となる。 Therefore, (V2-V1) /0.1 (μA) = (0.61-0.60) (V) /0.1 (μA) = 100 (KΩ). したがって、ゲート配線153の抵抗値を100(KΩ)とすることにより、出力電流の傾きは調整され、隣接して配置されたIC14の出力電流の差は1%以内の差におさまる。 Therefore, by setting the resistance value of the gate wiring 153 and 100 (K.OMEGA.), The slope of the output current is adjusted, the difference between the output currents of the IC14 disposed adjacent the fit tolerance of less than 1%.

ゲート配線153が高抵抗であるほど、補正電流Idの大きさは小さくてよい。 As the gate wiring 153 has a high resistance, the magnitude of the correction current Id may be small. しかし、ゲート配線153の抵抗値をあまりに高くすると、図52のリンキングの波高値も大きくなり、横クロストークの発生が顕著となる。 However, if the resistance of the gate wiring 153 is too high, also increases the peak value of the linking of Figure 52, the occurrence of horizontal crosstalk becomes pronounced. したがって、ゲート配線153の抵抗値には適切な範囲が存在する。 Therefore, a suitable range exists in the resistance of the gate wiring 153.

本発明は、ゲート配線153のうちすべてを、または、少なくともゲート配線153の一部はポリシリコンからなる配線で形成したことを特徴としている。 The present invention, all of the gate lines 153, or, at least a portion of the gate wiring 153 is characterized by formed by wires made of polysilicon. 好ましくは、単位トランジスタ154のゲート端子とのコンタクト部あるいは近傍以外をポリシリコンで形成する。 Preferably, the non-contact portion or the vicinity of the gate terminals of the unit transistors 154 are formed of polysilicon. ゲート配線153は配線幅を調整することにより、あるいは、蛇行させることにより目標の抵抗値に形成あるいは構成する。 The gate wiring 153 by adjusting the wire width, or formed or constructed on the resistance value of the target by meandering.

ゲート配線のリンキング発生を抑制するには、ゲート配線153を所定値以下の抵抗値にすることで達成できる。 To suppress the linking generation of the gate wiring can be achieved by a gate wiring 153 to a predetermined value or less of the resistance value. また、トランジスタ158bの総面積Sb(トランジスタ群431bの総面積Sb)を大きくすることにより、達成できる。 Further, by increasing the total area of ​​the transistors 158b Sb (the total area Sb of the transistor group 431b), it can be achieved. また、基準電流Icを大きくすることにより達成できる。 Also be achieved by increasing the reference current Ic.

1出力の単位トランジスタ154の面積(1つのトランジスタ群431c内の単位トランジスタ154の総面積)をS0とし、トランジスタ群431bのトランジスタ158bの総面積をSb(図44のようにトランジスタ群431bが複数ある時は、複数のトランジスタ群431bのトランジスタ158bの総面積)とする。 Area of ​​one output of the unit transistor 154 (the total area of ​​the unit transistors 154 in one transistor group 431 c) and S0, the transistor group 431b is more like a Sb (FIG. 44 the total area of ​​the transistors 158b in the transistor group 431b when the total area of ​​the transistors 158b of a plurality of transistor groups 431b) to.

図71は、Sb/S0を横軸とし、許容できるゲート配線抵抗(KΩ)を縦軸とした時の関係を示している。 Figure 71 is a Sb / S0 represented by the horizontal axis shows the relationship when the allowable gate wiring resistance (K.OMEGA.) Was the vertical axis. 図71の実線の下側の範囲が許容範囲である(リンキングの発生の影響を受けない範囲である)。 Range of lower solid line in FIG. 71 is an allowable range (a range which is not affected by the occurrence of linking). 言い換えれば、横クロストークが実用上、許容できる範囲である。 In other words, the horizontal crosstalk practice is allowable range.

図71の横軸は、総トランジスタ群431bの大きさSbに対する1出力あたりの単位トランジスタ154の大きさS0である(64階調の場合は、単位トランジスタ154が63個分)。 The horizontal axis of FIG. 71, the size S0 of unit transistors 154 per output to the size Sb of the total transistor groups 431b (in the case of 64 gradations, the unit transistor 154 is 63 minutes). S0を固定値であるとすると、Sbが大きいほど、ゲート配線153が許容できる抵抗値も大きくなる。 When the S0 is a fixed value, as the Sb is larger, the gate wiring 153 is also large allowable resistance value. これは、Sbが大きくなるほどゲート配線153に対するインピーダンスが低くなり、安定度が増加するためである。 This, Sb impedance is low for more gate wiring 153 is increased, because the stability is increased.

S0は出力電流(プログラム電流)を発生させるものであり、また、出力バラツキを一定値以下にする必要から、S0の大きさは設計上の変更範囲は狭い。 S0 is intended to generate an output current (program current), also the output variation from the need to below a certain value, the size of S0 changes range in design is narrow. 一方でゲート配線153の抵抗値を所定値とするためには設計制約がある。 On the other hand there is a design constraint is to a predetermined value the resistance value of the gate wiring 153.

ゲート配線153を高抵抗にするには、配線が細くなり断線が発生する課題、安定度の課題がある。 The gate wiring 153 to a high resistance, the problem disconnection defect is thinner occurs, there is a stability issue. また、Sbを大きくするとチップ面積が大きくなり、コストが高くなる。 Further, the chip area is increased by increasing the Sb, the cost increases. したがって、IC14のチップサイズの課題から、Sb/S0は50以下にすることが好ましい、また、ゲート配線153の安定した設計、リンキングの課題などの制約から、Sb/S0は5以上にすることが好ましい。 Accordingly, the object of the IC14 of the chip size, Sb / S0 is preferably set to 50 or less, and stable design of gate wiring 153, due to restrictions such as problems of linking, Sb / S0 is to be 5 or more preferable. したがって、5≦ Sb/S0 ≦ 50の条件を満足させる必要がある。 Therefore, it is necessary to satisfy the conditions of 5 ≦ Sb / S0 ≦ 50.

図71のグラフ(実線)から、Sb/S0が小さくなるほど実線カーブの傾きは緩やかになる。 From the graph (solid line) in FIG. 71, solid line curve slope as Sb / S0 is smaller becomes gentle. また、Sb/S0が15以上では傾きが一定になる傾向がある。 Further, Sb / S0 tends to tilt becomes constant at 15 or more. したがって、Sb/S0が5以上15以下では、ゲート配線153の抵抗値は400(KΩ)以下にする必要がある。 Therefore, Sb / S0 is 5 or more and 15 or less, the resistance of the gate wiring 153 needs to be 400 (K.OMEGA.) Or less. また、Sb/S0が15以上50以下では、(Sb/S0)×24(KΩ)以下にする必要がある。 Further, the Sb / S0 is 15 or more and 50 or less, should be less than or equal to (Sb / S0) × 24 (KΩ). たとえば、Sb/S0=50の時は、50×24=1200(KΩ)以下にする必要がある。 For example, when the Sb / S0 = 50 has to be below 50 × 24 = 1200 (KΩ).

トランジスタ158bに流れる基準電流Icと、許容ゲート配線抵抗には相関がある。 A reference current Ic flowing through the transistors 158b, there is a correlation allowable gate wiring resistance. 基準電流Icが大きいほどトランジスタ158bからゲート配線153をみたときのインピーダンスが低くなるからである。 Impedance when viewed gate wiring 153 from the more transistors 158b reference current Ic is large because lower. 図72にその関係を示す。 Figure 72 shows the relationship. 図72の横軸は、トランジスタ158b(もしくはトランジスタ群431b)に流れる基準電流Ic(μA)である。 The horizontal axis of FIG. 72 is a reference current Ic flowing through the transistor 158b (or transistor group 431b) (μA). 縦軸が許容できるゲート配線抵抗(KΩ)を示している。 The vertical axis shows the gate wiring resistance (K.OMEGA.) Acceptable. 図72の実線の下側の範囲が許容範囲である(リンキングの発生の影響を受けない範囲である)。 Range of lower solid line in FIG. 72 is an allowable range (a range which is not affected by the occurrence of linking). 言い換えれば、横クロストークが実用上、許容できる範囲である。 In other words, the horizontal crosstalk practice is allowable range.

基準電流Icを大きくすれば、ゲート配線153の安定度は向上する。 By increasing the reference current Ic, stability of the gate wiring 153 is improved. しかし、ソースドライバIC14で消費する無効電流が増加し、また、ゲート配線153の電位も高くなる。 However, reactive current increases to consume the source driver IC 14, also increases the potential of the gate wiring 153. このことから、基準電流Icは50(μA)以下にする必要がある。 Therefore, the reference current Ic should be below 50 (μA).

基準電流Icを小さくすれば、ゲート配線153の安定度は低下するため、ゲート配線153の抵抗値を下げる必要がある。 By reducing the reference current Ic, since the stability of the gate wiring 153 decreases, it is necessary to lower the resistance of the gate wiring 153. しかし、一定値以下に基準電流を下げると単位トランジスタ431cからの出力電流のバラツキが大きくなる。 However, variations in the output current from the unit transistor 431c Lower reference current below a certain value increases. つまり出力電流の安定度がなくなる。 That stability of the output current is eliminated. このことから、基準電流Icは2(μA)以上にする必要がある。 Therefore, the reference current Ic should be 2 (.mu.A) above. 以上のことから、トランジスタ158bに流す基準電流Icは2(μA)以上50(μA)以下にする必要がある。 From the above, the reference current Ic passed through the transistors 158b should be 50 (.mu.A) below 2 (.mu.A) above.

図72のグラフ(実線)は、2つの直線に近似できる。 Graph of Figure 72 (solid line) can be approximated to the two straight lines. Icが2(μA)以上15(μA)以下では、ゲート配線153の抵抗値(MΩ)は、0.04×Ic(MΩ)以下にする必要がある。 Ic is at 2 (.mu.A) or 15 (.mu.A) below, the resistance of the gate wiring 153 (M.OMEGA.) Should be less than 0.04 × Ic (MΩ). たとえば、Ic=15(μA)であれば、ゲート配線153の抵抗値は、0.04×15=0.6(MΩ)以下の条件を満足させる必要がある。 For example, if Ic = 15 (μA), the resistance of the gate wiring 153, it is necessary to satisfy 0.04 × 15 = 0.6 (MΩ) the following conditions.

Icが15(μA)以上50(μA)以下では、ゲート配線153の抵抗値(MΩ)は、0.025×Ic(MΩ)以下にする必要がある。 Ic is at 15 (.mu.A) over 50 (.mu.A) below, the resistance of the gate wiring 153 (M.OMEGA.) Must be less than or equal to 0.025 × Ic (MΩ). たとえば、Ic=50(μA)であれば、ゲート配線153の抵抗値は、0.025×50=1.25(MΩ)以下の条件を満足させる必要がある。 For example, if Ic = 50 (μA), the resistance of the gate wiring 153, it is necessary to satisfy 0.025 × 50 = 1.25 (MΩ) the following conditions.

1画素行が選択される期間(1水平走査期間(1H))と、ゲート配線153の抵抗R(KΩ)×ゲート配線153の長さD(m)にも相関がある。 A period one pixel row is selected (one horizontal scanning period (IH)), there is a correlation to the length D (m) of the resistance R (K.OMEGA.) × the gate wiring 153 of the gate wiring 153. 1H期間が短いほど、ゲート配線153の電位が正常値に戻るのに要する期間を短くする必要があるからである。 As 1H period is short, because the potential of the gate wiring 153 needs to shorten the period required to return to normal values. また、図47のようにゲート配線153長D(=ドライバICのチップ長さ)が長くなると、トランジスタ158bから最も遠い単位トランジスタ群431cの電位変動が許容範囲を越えるからである。 Also, because it exceeds the gate wiring 153 length D (= chip length of the driver IC) becomes longer, the potential fluctuation of the farthest unit transistor group 431c from the transistor 158b is allowable range as shown in FIG. 47. この現象は、単位トランジスタ154とソース信号線18間の寄生容量が影響を与えているためと推定される。 This phenomenon is estimated to be due to parasitic capacitance between the unit transistors 154 and the source signal line 18 is influenced. つまり、ドライバIC14のチップ長Dが長くなると単純なゲート配線153の抵抗値だけでなく、寄生容量によるゲート配線153の電位変動も考慮する必要があることを示している。 In other words, it shows that the chip length D of the driver IC14 not only the resistance of a simple gate wiring 153 becomes longer, the potential variation of the gate wiring 153 caused by parasitic capacitance must also be considered.

図73は横軸を1水平走査期間(μ秒)としている。 Figure 73 is a horizontal axis 1 horizontal scanning period (mu sec). 縦軸がゲート配線抵抗(KΩ)とチップ長D(m)の掛算値である。 Ordinate gate wiring resistance (K.OMEGA.) Is a multiplication value of the chip length D (m). 図73の実線の下側の範囲が許容範囲である。 Range of lower solid line in FIG. 73 is acceptable. R・Dは、9(KΩ・m)がソースドライバICの作製限界である。 R · D is, 9 (KΩ · m) is manufactured limit of the source driver IC. これ以上は、コストが高くなり実用的でない。 More is not practical, the higher the cost. 一方、R・Dが0.05以下では、図191の電流Idが大きくなりすぎ、隣接出力電流の偏差が大きくなりすぎる。 On the other hand, in the R · D is 0.05 or less, the current Id in FIG. 191 becomes too large, the deviation of the adjacent output current becomes too large. したがって、R・D(KΩ・m)は0.05以上9以下にする必要がある。 Thus, R · D (KΩ · m) should be 0.05 to 9.

画素16を構成するトランジスタ11をPチャンネルで構成すると、プログラム電流は画素16からソース信号線18に流れ出す方向になる。 When the transistor 11 constituting the pixels 16 composed of P-channel, the program current is a direction flowing from the pixel 16 to the source signal line 18. そのため、ソースドライバ回路の単位トランジスタ154(図15、図57などを参照のこと)は、Nチャンネルのトランジスタで構成する必要がある。 Therefore, the unit transistors 154 of the source driver circuit (FIG. 15, see etc. Figure 57) must be composed of N-channel transistors. つまり、ソースドライバ回路14はプログラム電流Iwを引き込むように回路構成する必要がある。 That is, the source driver circuit 14 needs to be the circuit configured to draw the programming current Iw.

画素16の駆動用トランジスタ11a(図1の場合)がPチャンネルトランジスタの場合は、必ず、ソースドライバ回路14はプログラム電流Iwを引き込むように、単位トランジスタ154をNチャンネルトランジスタで構成する。 The driving transistor 11a of the pixel 16 (in FIG. 1) is the case of the P-channel transistor, always, the source driver circuit 14 to draw the programming current Iw, constituting the unit transistors 154 in the N-channel transistor.

ソースドライバ回路14をアレイ基板30に形成するには、Nチャンネル用マスク(プロセス)とPチャンネル用マスク(プロセス)の両方を用いる必要がある。 The source driver circuit 14 to form the array substrate 30, it is necessary to use both N-channel mask (process) and P-channel mask (process). 概念的に述べれば、画素16とゲートドライバ回路12をPチャンネルトランジスタで構成し、ソースドライバの引き込み電流源のトランジスタはNチャンネルで構成するのが本発明の表示パネル(表示装置)である。 Stated Conceptually, the pixel 16 and the gate driver circuit 12 and a P-channel transistor, the transistor of the current source retraction of the source drivers is to an N-channel is a display panel of the present invention (the display device).

本発明の1実施形態は、画素16のトランジスタ11をPチャンネルトランジスタで形成し、ゲートドライバ回路12をPチャンネルトランジスタで形成する。 1 embodiment of the present invention, the transistor 11 of the pixel 16 is formed by P-channel transistors, the gate driver circuit 12 formed of a P-channel transistor. このように画素16のトランジスタ11とゲートドライバ回路12の両方をPチャンネルトランジスタで形成することにより、基板30を低コスト化できる。 By forming the both transistor 11 and the gate driver circuit 12 of the pixel 16 in P-channel transistor, it can cost a substrate 30.

ソースドライバ回路14は、単位トランジスタ154をNチャンネルトランジスタで形成することが必要になる。 The source driver circuit 14 becomes the unit transistors 154 need to be formed with N-channel transistors. しかし、Pチャンネルのみのプロセスでは、ソースドライバ回路14は基板30に直接形成することができない。 However, in the process of only P-channel, a source driver circuit 14 can not be formed directly on the substrate 30. そこで別途、シリコンチップなどでソースドライバ回路14を作製し、基板30に積載する。 Therefore Separately, prepare the source driver circuit 14 in a silicon chip, it is stacked on the substrate 30. つまり、本発明は、ソースドライバIC14(映像信号としてのプログラム電流を出力する手段)を外付けする構成である。 That is, the present invention is a configuration for external source driver IC 14 (means for outputting the program current as a video signal).

また、単位トランジスタ154の面積を同一とした場合、Nチャンネルで形成した単位トランジスタ154のばらつきは、Pチャンネルで形成した単位トランジスタのばらつきに比較して、70%になる。 Also, when the area of ​​the unit transistor 154 with the same, variations in the unit transistors 154 formed in N-channel, compared to the variation of unit transistors formed in P-channel, of 70%. つまり、Nチャンネルで単位トランジスタ154を形成する方が、同一トランジスタ形成面積でバラツキを小さくすることができる。 In other words, better to form the unit transistors 154 in the N channels, it is possible to reduce the variation in the same transistor forming area. 検討の結果によれば、Pチャンネルの単位トランジスタのバラツキをNチャンネルの単位トランジスタと同一にするためには、2倍の形成面積が必要であった(図159参照のこと)。 According to the results of examination, to variations in the unit transistors of P-channel the same as the unit transistor of the N-channel is formed of two times the area was required (see Figure 159).

ソースドライバ回路14はシリコンチップで構成するとしたが、これに限定するものではない。 The source driver circuit 14 was constituted by the silicon chips, but is not limited to this. たとえば、低温ポリシリコン技術などでガラス基板に多数個を同時に形成し、チップ状に切断して、基板30に積載してもよい。 For example, a large number of simultaneously formed on the glass substrate at a low temperature polysilicon technology, and cut into chips may be stacked on the substrate 30.

また、基板30にソースドライバ回路を積載するとして説明しているが、積載に限定するものではない。 Although it described as stacking the source driver circuit board 30 and is not intended to limit the loading. ソースドライバ回路14の出力端子431を基板30のソース信号線18に接続するのであればいずれの形態でもよい。 An output terminal 431 of the source driver circuit 14 may be in any form as long as connected to the source signal line 18 of the substrate 30. たとえば、TAB技術でソースドライバ回路14をソース信号線18に接続する方式が例示される。 For example, a method of connecting the source driver circuit 14 to the source signal line 18 in the TAB technology is exemplified. シリコンチップなどに別途ソースドライバ回路14を形成することにより、出力電流のバラツキが低減し、良好な画像表示を実現できる。 By forming a silicon chip source driver circuit 14 separately etc., the variation is reduced in the output current and achieve proper image display. また、低コスト化が可能である。 Further, cost reduction is possible.

また、画素16の選択トランジスタをPチャンネルで構成し、ゲートドライバ回路をPチャンネルトランジスタで構成するという構成は、有機ELなどの自己発光デバイス(表示パネルあるいは表示装置)に限定されるものではない。 Also, the selection transistor of the pixel 16 is a P-channel configuration of the gate driver circuit composed of P-channel transistor is not limited to the self-luminous device such as an organic EL (display panel or display device). たとえば、液晶表示デバイス、FED(フィールドエミッションディスプレイ)にも適用することができる。 For example, a liquid crystal display device can be applied to a FED (field emission display).

画素16のスイッチング用トランジスタ11b、11cがPチャンネルトランジスタで形成されていると、Vghで画素16が選択状態となる。 When the switching transistor 11b of pixel 16, 11c are formed by P-channel transistors, the pixel 16 becomes selected at Vgh. Vglで画素16が非選択状態となる。 Pixel 16 is unselected state Vgl. 以前にも説明したが、ゲート信号線17aがオン(Vgl)からオフ(Vgh)になる時に電圧が突き抜ける(突き抜け電圧)。 Has been described previously as well, the voltage penetrates when the gate signal line 17a is turned off (Vgh) from ON (Vgl) (penetration voltage). 画素16の駆動用トランジスタ11aがPチャンネルトランジスタで形成されていると、黒表示状態の時、この突き抜け電圧によりトランジスタ11aがより電流が流れないようになる。 When the driving transistor 11a of the pixel 16 is formed by P-channel transistor, when the black display state, so that the transistor 11a is not more current flows through the penetration voltage. したがって、良好な黒表示を実現できる。 Therefore, it is possible to realize a good black display. 黒表示を実現することが困難であるという点が、電流駆動方式の課題である。 That it is difficult to realize the black display, it is an object of the current driving method.

本発明では、ゲートドライバ回路12をPチャンネルトランジスタで構成することにより、オン電圧はVghとなる。 In the present invention, by constituting the gate driver circuit 12 with P-channel transistors, the on voltage is Vgh. したがって、Pチャンネルトランジスタで形成された画素16とマッチングがよい。 Therefore, it is matched with the pixel 16 formed by P-channel transistors. また、黒表示を良好にする効果を発揮させるためには、図1、図2、図6、図7、図8の画素16の構成のように、アノード電圧Vddから駆動用トランジスタ11a、ソース信号線18を介してソースドライバ回路14の単位トランジスタ154にプログラム電流Iwが流入するように構成することが重要である。 Further, in order to exhibit the effect of improving the black display is 1, 2, 6, 7, as in the configuration of the pixel 16 in FIG. 8, the driving transistor 11a from the anode voltage Vdd, the source signal it is important to be configured to program current Iw to the unit transistors 154 of the source driver circuit 14 flows through the line 18.

したがって、ゲートドライバ回路12および画素16をPチャンネルトランジスタで構成し、ソースドライバ回路14を基板に積載し、かつソースドライバ回路14の単位トランジスタ154をNチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。 Therefore, the gate driver circuits 12 and pixels 16 constituted by P-channel transistors, the stacked source driver circuit 14 to a substrate and constituting the unit transistors 154 of the source driver circuit 14 by N-channel transistors, excellent synergy exhibit.

また、Nチャンネルで形成した単位トランジスタ154はPチャンネルで形成した単位トランジスタ154に比較して出力電流のバラツキが小さい。 Also, the unit transistors 154 formed in the N-channel is small variation in the output current as compared to the unit transistors 154 formed in the P-channel. 同一面積(W・L)の単位トランジスタ154で比較した場合、Nチャンネルの単位トランジスタ154はPチャンネルの単位トランジスタ154に比較して、出力電流のばらつきは、1/1.5から1/2になる。 When compared with the unit transistors 154 of the same area (W · L), unit transistors 154 of the N-channel compares the unit transistors 154 of the P-channel, the variation of the output current, from 1 / 1.5 to 1/2 Become. この理由からもソースドライバIC14の単位トランジスタ154はNチャンネルで形成することが好ましい。 Unit transistors 154 of the source driver IC14 also for this reason it is preferable to form the N-channel.

なお、図42(b)においても同様である。 The same applies to FIG. 42 (b). 図42(b)は、駆動用トランジスタ11bを介してソースドライバ回路14の単位トランジスタ154に電流が流入するのではない。 Figure 42 (b) is not the current to the unit transistors 154 of the source driver circuit 14 flows through the driving transistor 11b. しかし、アノード電圧Vddからプログラム用トランジスタ11a、ソース信号線18を介してソースドライバ回路14の単位トランジスタ154にプログラム電流Iwが流入するような構成である。 However, a structure such as programming transistors 11a from the anode voltage Vdd, the program current Iw to the unit transistors 154 of the source driver circuit 14 via the source signal line 18 flows. したがって、図1と同様に、ゲートドライバ回路12および画素16をPチャンネルトランジスタで構成し、ソースドライバ回路14を基板に積載し、かつソースドライバ回路14の単位トランジスタ154をNチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。 Therefore, similarly to FIG. 1, the gate driver circuits 12 and pixels 16 constituted by P-channel transistors, and loading the source driver circuit 14 to a substrate and constituting the unit transistors 154 of the source driver circuit 14 by N-channel transistor exhibits an excellent synergistic effect.

本発明では、画素16の駆動用トランジスタ11aをPチャンネルで構成し、スイッチングトランジスタ11b、11cをPチャンネルで構成する。 In the present invention, the driving transistor 11a of the pixel 16 is a P-channel, constituting a switching transistor 11b, and 11c in the P-channel. また、ソースドライバIC14の出力段の単位トランジスタ154をNチャンネルで構成するとした。 It was also to constitute a unit transistors 154 in the output stage of the source driver IC14 in N channels. また、好ましくは、ゲートドライバ回路12はPチャンネルトランジスタで構成するとした。 Also, preferably, the gate driver circuit 12 was constituted by P-channel transistors.

前述の逆の構成でも効果を発揮することは言うまでもない。 It goes without saying that effective also in the reverse configuration mentioned above. 画素16の駆動用トランジスタ11aをNチャンネルで構成し、スイッチングトランジスタ11b、11cをNチャンネルで構成する。 The driving transistor 11a of the pixel 16 is an N-channel, constituting a switching transistor 11b, 11c and an N-channel. また、ソースドライバIC14の出力段の単位トランジスタ154をPチャンネルとする構成である。 Further, a configuration of the unit transistors 154 in the output stage of the source driver IC14 and P-channel. なお、好ましくは、ゲートドライバ回路12はNチャンネルトランジスタで構成する。 Incidentally, preferably, the gate driver circuit 12 is composed of N-channel transistor. この構成も本発明の構成である。 This configuration is also the configuration of the present invention.

次に、プリチャージ回路について説明をする。 Description is now made precharge circuit. 先にも説明しているが、電流駆動方式では、黒表示時で、画素に書き込む電流が小さい。 Although also described above, in a current driving method, at the time of black display, a small current is written into the pixel. そのため、ソース信号線18などに寄生容量があると、1水平走査期間(1H)に画素16に十分な電流を書き込むことができないという問題点があった。 Therefore, if there is a parasitic capacitance such as the source signal line 18, there is a problem that can not be written enough current pixel 16 in one horizontal scanning period (1H). 一般に、電流駆動型発光素子では、黒レベルの電流値は数nA程度と微弱であるため、その信号値で数10pF程度あると思われる寄生容量(配線負荷容量)を駆動することは困難である。 In general, a current-driven type light emitting element, since the current value of the black level is weak and several nA, it is difficult to drive parasitic capacitance (wiring load capacitance) thought to be about several 10pF with the signal value .

この課題を解決するためには、ソース信号線18に画像データを書き込む前に、プリチャージ電圧を印加し、ソース信号線18の電位レベルを画素のトランジスタ11aの黒表示電流(基本的にはトランジスタ11aはオフ状態)にすることが有効である。 To solve this problem, prior to writing the image data into the source signal line 18 by applying a precharge voltage, the black display current of the transistor 11a of the pixel potential level of the source signal line 18 (basically transistor 11a, it is effective to turn off). このプリチャージ電圧の形成(作成)には、画像データの上位ビットをデコードすることにより、黒レベルの定電圧出力を行うことが有効である。 The formation of the pre-charge voltage (created) by decoding higher order bits of the image data, it is effective to perform the constant voltage output of the black level.

プリチャージとは、ソース信号線18に1Hの始めなどに、強制的に電圧を印加する方法である。 The precharge, etc. beginning of 1H to the source signal line 18, a method of applying a forcing voltage. 電圧は、駆動用トランジスタ11a(図1の場合を例示するが、これに限定されない。電圧駆動の画素構成でもよい)をオフ状態にするものである。 Voltage (illustrate the case of FIG. 1, but is not limited thereto. Or pixel structure of a voltage driving) driving transistor 11a a is to the OFF state. 駆動用トランジスタ11aがPチャンネルの場合は、アノード電圧に近い電圧を印加する。 Driver transistor 11a in the case of P-channel, applying a voltage close to the anode voltage. つまり、オフ状態にする電圧を印加する。 That applies a voltage to turn off. Nチャンネルの場合は、カソード電圧に近い電圧を印加する。 For N-channel, applying a voltage close to the cathode voltage.

プリチャージとは、駆動用トランジスタ11aをオフ状態(立ち上がり電流以下の状態)にする、またはその近傍の電圧を印加するものである。 The precharge turns off the driver transistor 11a state (following states rising current), or is to apply a voltage in the vicinity thereof. もしくは、図135〜139などのように複数のプリチャージ電圧を用いる(低階調プリチャージ駆動)場合は、駆動用トランジスタ11aのゲート端子(G)に電圧を印加し、印加した電圧に応じて駆動用トランジスタ11aの出力電流を変化(制御)させるものである。 Or, if using a plurality of the precharge voltage, such as FIG. 135-139 (low-gradation precharge driving), the voltage applied to the gate terminal of the driver transistor 11a (G), depending on the applied voltage is intended to the output current of the driving transistor 11a changes the (control). また、プリチャージ駆動は、画素トランジスタ11aに黒電圧を書き込むものである。 Also, the pre-charge driving is for writing the black voltage in the pixel transistor 11a. また、画素トランジスタ11aをカットオフ状態にする駆動方法である。 Further, a driving method of the pixel transistor 11a to cut off. また、コンデンサ11aの端子電圧を、トランジスタ11aがオフする電圧を書き込むものである。 Further, the terminal voltage of the capacitor 11a, the transistor 11a is intended to write the voltage off.

以上のように、プリチャージ電圧を印加するとは、駆動用トランジスタ11aを強制的にオフ状態にする電圧を印加する方式である。 As described above, to apply the pre-charge voltage is a method of applying a voltage forcibly turns off the driver transistor 11a. また、ソース信号線18に電圧を印加し、強制的に充放電させることをいう。 Further, a voltage is applied to the source signal line 18, it refers to forcibly charging and discharging.

また、プリチャージ電圧を印加するとしたが、ソース信号線18の電位を変化させるには、電圧の印加だけでなく、電流を印加(充電又は放電)してもソース信号線18の電位を変化させることができる。 Although the application of a precharge voltage, to vary the potential of the source signal line 18, not only the application of the voltage to change the potential of the source signal line 18 also applies a current (charge or discharge) be able to. したがって、プリチャージ電圧を印加する技術的思想は、プリチャージ電流を印加することも含まれる。 Therefore, the technical idea of ​​applying a precharge voltage is also included applying a precharge current.

また、プリチャージ電圧(電流)は1水平走査期間に1度印加することに限定するものではなく、1水平走査期間に複数回分割して印加してもよい。 Further, the precharge voltage (current) is not limited to applying once per horizontal scanning period, it may be applied by dividing a plurality of times in one horizontal scanning period. また、複数水平走査期間に1度印加するように制御してもよい。 It may also be controlled to apply once more horizontal scanning periods. また、1フレームまたは1フィールド期間に1度以上印加してもよく、複数フィールドまたは1フレームに複数回あるいは1回印加してもよいことは言うまでもない。 Further, one frame or may be applied more than once in one field period, it is needless to say that may be applied several times or once for a plurality of fields or frame. また、1水平走査期間または1フレームなどに複数回印加する場合は、複数回内でプリチャージ電圧の大きさを変化してもよく、複数回内で印加期間を変化させてもよいことは言うまでもない。 Also, 1 case of applying a plurality of times, such as the horizontal scanning period or one frame may vary the magnitude of the precharge voltage in a plurality of times, it may also alter the application period within the plurality of times needless to say There. また、印加位置(ソース信号線18の両端と中央部など)を変化させてもよい。 Also, application position (such as both end and middle portions of the source signal line 18) may be changed. 印加位置はフレームまたは水平走査期間で変化させてもよい。 Applied position may be varied in a frame or a horizontal scanning period.

なお、本発明は、駆動用トランジスタをPチャンネルにし、プリチャージ電圧をアノード電圧Vdd以下(アノード電圧Vdd−1.5(V)とすることを特徴としている。また、R、G、Bで少なくとも1つは他のプリチャージ電圧を異ならせることができるように構成していることを特徴としている。たとえば、R、G、Bごとに図75の構成をソースドライバIC14内に構成あるいは形成する。 The present invention is a driving transistor and a P-channel, is characterized in that the precharge voltage below the anode voltage Vdd (anode voltage Vdd-1.5 (V). Also, R, G, at least in B one is characterized by being configured to be able to vary the other precharge voltage. for example, R, G, and the configuration of Figure 75 constituting or forming in the source driver IC14 for each B.

なお、本発明は、1つのソースドライバIC(回路)14内にR、G、Bの出力回路(プログラム電流(電圧)出力回路など)を具備するとして説明しているが、これに限定するものではない。 The present invention is intended R in one source driver IC (circuit) 14, G, has been described as comprising the output circuit of the B (such as the program current (voltage) output circuit), limited to this is not. たとえば、R、G、Bそれぞれ個別の出力を出す3つのソースドライバIC(回路)14を設け、1つのアレイ基板30などに実装してもよい。 For example, R, G, B respectively provided with three source driver IC (circuit) 14 which issues a separate output may be implemented in such an array substrate 30. また、図75などで説明するプリチャージ回路構成は、各R、G、BのICチップ(回路)14内にそれぞれ配置する。 Also, the precharge circuit configuration described in such Figure 75, placing each of the R, G, IC chip (circuit) 14 of the B. また、本発明は、1つのソースドライバIC(回路)14内にR、G、Bの3つのプリチャージ回路などを配置することに限定されない。 Further, the present invention is not limited to placing R, G, 3 single precharge circuit B and the one source driver IC (circuit) 14. R、G、Bのうち、1つ以上のプリチャージ回路を配置または形成すればよい。 R, G, of B, may be placed or formed of one or more pre-charge circuit. RGBすべてにプリチャージしなくとも黒表示が良好に実施できる色のEL素子15があるからである。 Without precharged to all RGB there is a color EL elements 15 of the black display can be performed satisfactorily.

図186はプリチャージ駆動の説明図である。 Figure 186 is an explanatory diagram of a precharge driving. 図186(a)は駆動用トランジスタ11aがPチャンネルの場合である。 Figure 186 (a) is a case where the driving transistor 11a is P-channel. 画素構成は図1を例示して説明しているが、これに限定するものではない。 Although the pixel configuration is described as an example of FIG. 1, not limited thereto. 図2、図7、図11、図12、図13、図28、図31などの他の画素構成のEL表示パネルあるいはEL表示装置にも適用できることは言うまでもない。 2, 7, 11, 12, 13, 28, can also be applied to other EL display panel or EL display apparatus of the pixel configuration such as Figure 31.

プリチャージ電圧はソースドライバ回路14が発生する。 Precharge voltage source driver circuit 14 are generated. この点も本発明の特徴である。 This point is also a feature of the present invention. また、ソースドライバ回路14はシリコンチップのICである。 The source driver circuit 14 is an IC silicon chips. また、プリチャージ電圧は、駆動用トランジスタ11aがPチャンネルの場合、Vdd電圧以下でVdd−5.0(V)以上の電圧である。 Further, the precharge voltage, the driving transistor 11a for P-channel, a Vdd-5.0 (V) or of the voltage at the voltage Vdd or less. プリチャージ電圧Vpは、画素選択トランジスタ11cがオンし、駆動用トランジスタ11aのゲート端子とドレイン端子に印加される。 Precharge voltage Vp, the pixel selection transistor 11c is turned on, is applied to the gate terminal and the drain terminal of the driver transistor 11a. もしくはゲート端子に印加される。 Or applied to the gate terminal. プリチャージ電圧は駆動用トランジスタ11aをオフ状態(電流が流れないようにする電圧)にする電圧である。 Precharge voltage is a voltage to turn off the driving transistor 11a (voltage to prevent current flows). プリチャージ電圧を印加された画素のトランジスタ11dはオフ状態にされ、EL素子15にはプリチャージ電圧が印加されないように制御されている。 Transistor 11d of the pixel that is applying the precharge voltage is turned off, the EL element 15 is controlled so that the precharge voltage is not applied. そのため、プリチャージ電圧によりEL素子15が不要な発光を行うことはない。 Therefore, EL element 15 does not perform an unnecessary emission by the precharge voltage.

図186(b)は駆動用トランジスタ11aがNチャンネルの場合である。 Figure 186 (b) is a case where the driving transistor 11a is an N-channel. プリチャージ電圧はソースドライバ回路14が発生する。 Precharge voltage source driver circuit 14 are generated. プリチャージ電圧は、駆動用トランジスタ11aがNチャンネルの場合、Vss電圧以上Vss+5.0(V)以下の電圧である。 Precharge voltage, the driving transistor 11a when the N-channel, a Vss voltage above Vss + 5.0 (V) or less of the voltage. プリチャージ電圧Vpは、画素選択トランジスタ11cがオンし、駆動用トランジスタ11aのゲート端子とドレイン端子に印加される。 Precharge voltage Vp, the pixel selection transistor 11c is turned on, is applied to the gate terminal and the drain terminal of the driver transistor 11a. もしくはゲート端子に印加される。 Or applied to the gate terminal. プリチャージ電圧は駆動用トランジスタ11aをオフ状態(電流が流れないようにする電圧)にする電圧である。 Precharge voltage is a voltage to turn off the driving transistor 11a (voltage to prevent current flows). プリチャージ電圧を印加された画素のトランジスタ11dはオフ状態にされ、EL素子15にはプリチャージ電圧が印加されないように制御されている。 Transistor 11d of the pixel that is applying the precharge voltage is turned off, the EL element 15 is controlled so that the precharge voltage is not applied. そのため、プリチャージ電圧によりEL素子15が不要な発光を行うことはない。 Therefore, EL element 15 does not perform an unnecessary emission by the precharge voltage.

図187(a)は、図13のように画素構成がカレントミラー構成の場合である。 Figure 187 (a) is a case where the pixel structure as shown in FIG. 13 is a current mirror configuration. 駆動用トランジスタ11bがPチャンネルの場合である。 Drive transistor 11b is a case of P-channel. プリチャージ電圧はソースドライバ回路14が発生する。 Precharge voltage source driver circuit 14 are generated. プリチャージ電圧は、駆動用トランジスタ11aがPチャンネルの場合、Vdd電圧以下でVdd−5.0(V)以上の電圧である。 Precharge voltage, the driving transistor 11a for P-channel, a Vdd-5.0 (V) or of the voltage at the voltage Vdd or less. プリチャージ電圧Vpは、画素選択トランジスタ11cがオンし、駆動用トランジスタ11aのゲート端子とドレイン端子に印加される。 Precharge voltage Vp, the pixel selection transistor 11c is turned on, is applied to the gate terminal and the drain terminal of the driver transistor 11a. もしくはゲート端子に印加される。 Or applied to the gate terminal. プリチャージ電圧は駆動用トランジスタ11aをオフ状態(電流が流れないようにする電圧)にする電圧である。 Precharge voltage is a voltage to turn off the driving transistor 11a (voltage to prevent current flows). プリチャージ電圧を印加された画素のトランジスタ11dはオフ状態にされ、EL素子15にはプリチャージ電圧が印加されないように制御されている。 Transistor 11d of the pixel that is applying the precharge voltage is turned off, the EL element 15 is controlled so that the precharge voltage is not applied. そのため、プリチャージ電圧によりEL素子15が不要な発光を行うことはない。 Therefore, EL element 15 does not perform an unnecessary emission by the precharge voltage.

なお、図187(b)に図示するように、トランジスタ11dは必ずしも必要ではない。 Incidentally, as shown in FIG. 187 (b), the transistor 11d is not necessarily required. 特に、図13のようにカレントミラー回路構成では不要である。 In particular, it is not necessary in the current mirror circuit configuration as shown in FIG. 13. また、図186(b)で図示するように、図187においても駆動用トランジスタ11bをNチャンネルで構成できることも言うまでもない。 Further, as illustrated in FIG. 186 (b), it goes without saying that an N-channel drive transistor 11b also in FIG 187.

図75に、本発明のプリチャージ機能を有した電流出力方式のソースドライバIC(回路)14の一例を示す。 Figure 75 shows an example of the source driver IC (circuit) 14 of the current output type having a precharge function of the present invention. 図75では、6ビットの定電流出力回路164の出力段にプリチャージ機能を搭載した場合を示している。 In Figure 75, it shows the case of mounting a precharge function in the output stage of a 6-bit constant-current output circuit 164.

図75では、プリチャージ電圧を印加すると、内部配線150のB点にプリチャージ電圧が印加される。 In Figure 75, the application of a precharge voltage, a precharge voltage is applied to the point B of the internal wiring 150. したがって、プリチャージ電圧は電流出力段164にも印加されることになる。 Therefore, the precharge voltage will be also applied to the current output stage 164. しかし、電流出力段164は定電流回路であるから、高インピーダンスである。 However, the current output stage 164 is because it is a constant current circuit, a high impedance. そのため、定電流回路164にプリチャージ電圧が印加されても回路の動作上問題は発生しない。 Therefore, operational problems will not occur in circuits precharge voltage is applied to the constant current circuit 164.

プリチャージは全階調範囲で実施してもよいが、好ましくは、プリチャージを行う階調は、黒表示領域に限定すべきである。 Precharge may be performed in the entire gradation range, preferably, gradation precharging should be limited to a black display region. つまり、書き込み画像データを判定し、黒領域階調(低輝度、つまり、電流駆動方式では、書き込み電流が小さい(微小))を選択しプリチャージする(選択プリチャージと呼ぶ)。 That determines the write image data, a black area gradation (low brightness, i.e., the current driving method, the write current is small (minute)) (referred to as selective precharging) selected to precharge the. 全階調データに対し、プリチャージすると、今度は、白表示領域で、輝度の低下(目標輝度に到達しない)が発生する。 To all gradation data and precharging, this time, in the white display area, reduction in luminance (does not reach the target brightness) is generated. また、画像に縦筋が表示されるという課題が発生する場合がある。 Further, there is a case where a problem that vertical stripes are displayed on the image may occur.

好ましくは、階調データの階調0から全階調の1/8の領域の階調領域で、選択プリチャージを行う(たとえば、64階調の時は、0階調目から7階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む)。 Preferably, in the gradation region of 1/8 of the area of ​​all the gradations from gradation 0 gradation data, selective precharging is performed (e.g., in the case of 64 gradations, 7-th gray-scale from 0 th gradation when the image data to, after performing precharge, write image data). さらに、好ましくは、階調データの階調0から1/16の領域の階調で、選択プリチャージを行う(たとえば、64階調の時は、0階調目から3階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む)。 Further, preferably, the gradations beginning with the 0th gradation selective precharging is performed for 1/16 (eg, in the case of 64 gradations, image from 0 th gradation to 3 gray level time data, after performing precharge, write image data).

特に黒表示で、コントラストを高くするためには、階調0のみを検出してプリチャージする方式も有効である。 Especially in a black display, in order to increase the contrast, a method of precharging by detecting only the 0th gradation is also effective. 極めて黒表示が良好になる。 Extremely black display is improved. 階調0のみをプリチャージする方法は、画像表示に与える弊害の発生が少ない。 How to precharge only gradation 0 is less occurrence of adverse effects given to the image display. したがって、最もプリチャージ技術として採用することが好ましい。 Therefore, it is preferable to adopt the most precharge techniques.

プリチャージの電圧、階調範囲は、R、G、Bで異ならせることも有効である。 Voltage of the precharge, the gradation range, it is effective to vary R, ​​G, in B. EL表示素子15は、R、G、Bで発光開始電圧、発光輝度が異なっているからである。 EL display device 15 is R, G, emission start voltage B, since the light emission luminance are different. たとえば、Rは、階調データの階調0から1/8の領域の階調で、選択プリチャージを行う(たとえば、64階調の時は、0階調目から7階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む)。 For example, R, the gradations beginning with the 0th gradation data 1/8, selective precharging is performed (e.g., in the case of 64 gradations, image from 0 th gradation to 7 gradations th when data after performing precharge, write image data). 他の色(G、B)は、階調データの階調0から1/16の領域の階調で、選択プリチャージを行う(たとえば、64階調の時は、0階調目から3階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む)などの制御を行う。 Other colors (G, B) is the gradations beginning with the 0th gradation selective precharging is performed for 1/16 (e.g., when the 64 gradations, third floor from 0 th gradation when the image data to the tone th performs control after performing precharge, write image data) and the like. また、プリチャージ電圧も、Rは7(V)であれば、他の色(G、B)は、7.5(V)の電圧をソース信号線18に書き込むようにする。 Further, the precharge voltage, if R is 7 (V), other colors (G, B) is to write the voltage of 7.5 (V) to the source signal line 18.

最適なプリチャージ電圧は、EL表示パネルの製造ロットで異なることが多い。 Optimum precharge voltage often differ in the production lot of the EL display panel. したがって、プリチャージ電圧は、外部ボリウムなどで調整できるように構成しておくことが好ましい。 Therefore, the precharge voltage, it is preferable to configured to be adjusted by an external regulator. この調整回路も電子ボリウム回路を用いることにより容易に実現できる。 The adjusting circuit can be easily realized by using electronic regulator circuit.

なお、プリチャージ電圧は、図1のアノード電圧Vdd−0.5(V)以下、アノード電圧Vdd−2.5(V)以上にすることが好ましい。 Note that the precharge voltage is less anode voltage Vdd-0.5 in FIG. 1 (V), it is preferable that the anode voltage Vdd-2.5 (V) or more.

階調0のみをプリチャージする方法にあっても、R、G、Bの一色あるいは2色を選択してプリチャージする方法も有効である。 Even only gradation 0 in a method of precharging, R, G, a method of precharging select one color or two colors of B is also effective. 画像表示に与える弊害の発生が少ない。 The occurrence of adverse effects to be applied to the image display is small. また、画面輝度が所定輝度以下あるいは所定輝度以上の時に、プリチャージすることも有効である。 Further, when the screen brightness is equal to or greater than a predetermined brightness or not less than a predetermined luminance, it is effective to pre-charge. 特に表示画面144の輝度が低輝度の時は、黒表示が困難である。 In particular, when the luminance of the display screen 144 of the low-intensity, it is difficult to black display. 低輝度の時に、0階調プリチャージなどのプリチャージ駆動を実施することにより画像のコントラスト感が良好になる。 When a low luminance, contrast feeling of the image is improved by carrying out the pre-charge driving, such as 0 gradation precharge.

また、全くプリチャージしない第0モード、階調0のみをプリチャージする第1モード、階調0から階調3の範囲でプリチャージする第2モード、階調0から階調7の範囲でプリチャージする第3モード、全階調の範囲でプリチャージする第4モードなどを設定し、これらをコマンドで切り替えるように構成することが好ましい。 Also, quite zeroth mode without precharging the pre-first mode, a second mode in which precharging in a range of gradation 3 from gradation 0, the range of gradation 0 gradation 7 for precharging only gradation 0 third mode for charging, such as to set the fourth mode for precharging the range of all gradations, it is preferably configured to switch between them at command. これらは、ソースドライバIC(回路)14内においてロジック回路を構成(設計)することにより容易に実現できる。 These can be easily realized by configuring the logic circuit in the source driver IC (circuit) 14 (design).

以上の信号の印加状態により、スイッチ151aがオンオフ制御され、スイッチ151aオンの時、プリチャージ電圧PVがソース信号線18に印加される。 The applied state of the above signals, the switch 151a is on-off control, when the switch 151a turned on, the precharge voltage PV is applied to the source signal line 18. なお、プリチャージ電圧PVを印加する時間は、別途形成したカウンタ(図示せず)により設定される。 The time for applying the precharge voltage PV is set by a counter which is separately formed (not shown). このカウンタはコマンドにより設定できるように構成されている。 The counter is configured to be set by command. また、プリチャージ電圧の印加時間は1水平走査期間(1H)の1/100以上1/5以下の時間に設定することが好ましい。 Also, the application time of precharge voltage is preferably set to 1/100 1/5 times of the horizontal scanning period (1H). たとえば、1Hが100μsecとすれば、1μsec以上20μsec以下(1Hの1/100以上1Hの1/5以下)とする。 For example, 1H is if 100 .mu.sec, and more 1 .mu.sec 20 .mu.sec or less (1/5 or less of 1/100 1H of 1H). さらに好ましくは、2μsec以上10μsec以下(1Hの2/100以上1Hの1/10以下)とする。 More preferably, the above 2 .mu.sec 10 .mu.sec or less (1/10 of 2/100 or 1H of 1H).

一致回路161の出力と、カウンタ回路162の出力とが、AND回路163でANDされ、一定期間、黒レベル電圧Vpを出力するように構成されている。 And the output of the matching circuit 161, an output of the counter circuit 162, are AND by an AND circuit 163 for a predetermined period, and is configured to output a black level voltage Vp.

図75は、プリチャージ電圧を階調に応じて変化できるように構成した実施例である。 Figure 75 is an embodiment constructed so as to be changed in accordance with the precharge voltage to the gradation. 図75では印加する画像データに応じてプリチャージ電圧を変化させることが容易に実現できる。 It can be easily realized by changing the precharge voltage depending on the image data to be applied in Figure 75. プリチャージ電圧は画像データ(D3〜D0)によって、電子ボリウム501により変化させることができる。 The precharge voltage depending on the image data (D3-D0), can be varied by the electronic regulator 501. 図75では、D3〜D0ビットは電子ボリウムに接続されていることから、低階調のプリチャージ電圧が変更できるようにしていることがわかる。 In Figure 75, D3-D0 bits because it is connected to the electronic regulator, it can be seen that the precharge voltage of the low gradation is to be changed. これは、黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。 This black display of the write current is small, white display of the write current is because larger. したがって、低階調領域になるにしたがって、プリチャージ電圧を高くする。 Therefore, according to the low gradation region, higher the precharge voltage. 画素16の駆動用トランジスタ11aをPチャンネルとしているため、アノード電圧(Vdd)が最も黒表示電圧である。 Since the driving transistor 11a of the pixel 16 is a P-channel, the anode voltage (Vdd) is the most black display voltage. 高階調領域になるにしたがって、プリチャージ電圧を低く(画素トランジスタ11aがPチャンネルの時)する。 Accordance becomes high gradation region, the pre-charge voltage low (when the pixel transistor 11a is a P-channel). つまり、低階調表示では、電圧プログラム方式が実施され、高階調表示(白表示)では、電流プログラム方式が実施されていることになる。 That is, in the low gradation display is carried out voltage program method, the high grayscale display (white display), so that the current programming is performed. もちろん、図75は階調に応じてプリチャージ電圧を変化するだけでなく、温度あるいは点灯率、基準電流比、duty比に応じてプリチャージ電圧を変化あるいは制御してもよい。 Of course, FIG. 75 not only changes the precharge voltage according to the gradation, the temperature or the lighting rate, reference current ratio may be varied or controlled precharge voltage according to the duty ratio. また、温度あるいは点灯率、基準電流比、duty比に応じてプリチャージ電圧の印加時間を変化あるいは制御してもよい 図75のプリチャージ回路では、階調0のみをプリチャージするとか、階調0から階調7の範囲でプリチャージするとかを選択できる。 Further, temperature or lighting rate Toka reference current ratio, in the precharge circuit of which may FIG. 75 to change or control the application time of precharge voltage depending on the duty ratio, pre-charge only gradation 0, gradation 0 can be selected Toka precharged in a range of gradation 7. また、各階調に対するプリチャージ電圧も電子ボリウム501で変更できる。 Further, the precharge voltage for each gradation can be changed in the electronic regulator 501.

ソース信号線18に印加する画像データにより、プリチャージ電圧PV印加時間を可変することによっても良好な結果が得られる。 The image data applied to the source signal line 18, good results can be obtained by varying the precharge voltage PV application time. たとえば、完全黒表示の階調0では印加時間を長くし、階調4ではそれよりも短くするなどである。 For example, a longer full black display gradation 0 in the application time of shorter than the gradation 4, and the like. また、1H前の画像データと次に印加する画像データの差を考慮して、印加時間を設定することも良好な結果を得ることができる。 Moreover, taking into account the difference image data to be applied before image data and the next 1H, also set the application time can be used with good results.

たとえば、1H前にソース信号線に画素を白表示にする電流を書き込み、次の1Hに、画素に黒表示にする電流を書き込む時は、プリチャージ時間を長くする。 For example, the write current to the pixel in white display to the source signal line before 1H, the next 1H, when writing a current into black display pixels, a longer precharge time. 黒表示の電流は微小であるからである。 Black display current is because it is very small. 逆に、1H前にソース信号線に画素を黒表示にする電流を書き込み、次の1Hに、白素に黒表示にする電流を書き込む時は、プリチャージ時間を短くするか、もしくはプリチャージを停止する(行わない)。 Conversely, a write current to the pixel in black display to the source signal line before 1H, the next 1H, when writing a current into black display Shiromoto, shorten the precharge time or the precharge to stop (not performed). 白表示の書き込み電流は大きいからである。 White display of the write current is because large.

印加する画像データに応じてプリチャージ電圧を変えることも有効である。 It is also effective to vary the precharge voltage depending on the image data to be applied. 黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。 Black display of the write current is small, white display of the write current is because larger. したがって、低階調領域になるにしたがって、プリチャージ電圧を高く(Vddに対して。なお、画素トランジスタ11aがPチャンネルの時)し、高階調領域になるにしたがって、プリチャージ電圧を低く(画素トランジスタ11aがPチャンネルの時)するという制御方法も有効である。 Therefore, according to the low gradation region, the pre-charge voltage high (relative to Vdd. In addition, the pixel transistor 11a is when the P-channel) in accordance with, the high gradation region, lower the precharge voltage (pixel control method of the transistor 11a is when the P-channel) is also effective.

画面に白表示領域(一定の輝度を有する領域)の面積(白面積)と、黒表示領域(所定以下の輝度の領域)の面積(黒面積)が混在し、白面積と黒面積の割合が一定の範囲の時、プリチャージを停止するという機能を付加することは有効である(適正プリチャージ)。 And the area of ​​the white display area on the screen (the region having a constant brightness) (white area), a mix of black display region area (black area) of the (predetermined following areas of brightness), the proportion of white area and the black area when a certain range, it is effective to add a function that stops the precharge (proper precharging). この一定の範囲で、画像に縦筋が発生するからである。 In this constant range, the vertical stripe is generated in the image. もちろん、逆に一定の範囲で、プリチャージするという場合もある。 Of course, in a certain range Conversely, sometimes referred precharged. また、画像が動いた時、画像がノイズ的になるからである。 Further, when the image is moved, because the image is noise-. 適正プリチャージは、演算回路で白面積と黒面積に該当する画素のデータをカウント(演算)することにより、容易に実現することができる。 Money precharging by the data of the pixel corresponding to the white area and black area counts (operation) of the arithmetic circuit can be easily realized.

プリチャージ制御は、R、G、Bで異ならせることも有効である。 Precharge control, it is also effective to vary R, ​​G, in B. EL表示素子15は、R、G、Bで発光開始電圧、発光輝度が異なっているからである。 EL display device 15 is R, G, emission start voltage B, since the light emission luminance are different. たとえば、Rは、所定輝度の白面積:所定輝度の黒面積の比が1:20以上でプリチャージを停止または開始し、GとBは、所定輝度の白面積:所定輝度の黒面積の比が1:16以上でプリチャージを停止または開始するという方法が例示される。 For example, R, white area of ​​a predetermined luminance ratio of black area of ​​a predetermined luminance precharging stopped or started 1:20 or higher, G and B, white area of ​​a predetermined luminance ratio of black area of ​​a predetermined luminance There method of stopping or starting precharging 1:16 or more are exemplified. なお、実験および検討結果によれば、有機EL表示パネルの場合、所定輝度の白面積:所定輝度の黒面積の比が1:100以上(つまり、黒面積が白面積の100倍以上)でプリチャージを停止することが好ましい。 Incidentally, according to the experiments and study results, the case of the organic EL display panel, white area of ​​a predetermined luminance ratio of black area of ​​a predetermined luminance is 1: Pre over 100 (i.e., the black area is more than 100 times the white area) it is preferable to stop charging. さらには、所定輝度の白面積:所定輝度の黒面積の比が1:200以上(つまり、黒面積が白面積の200倍以上)でプリチャージを停止することが好ましい。 Furthermore, white area of ​​a predetermined luminance ratio of black area of ​​a predetermined luminance is 1: 200 or more (i.e., the black area is more than 200 times the white area) is preferably stopped precharge.

以前にも説明をしたが、図76に図示するように、RGBの画像データ(RDATA、GDATA、BDATA)は各8ビットである。 Was previously also described, as illustrated in FIG. 76, RGB image data (RDATA, GDATA, BDATA) is 8 bits each. RGB各8ビットの画像データは、ガンマ回路764でガンマ変換されて、10ビット信号となる。 RGB image data of each 8 bits are gamma conversion by a gamma circuit 764, a 10-bit signal. ガンマ変換された信号は、フレームレートコントロール(FRC)回路765でFRC処理されて、6ビットの画像データに変換される。 Gamma-converted signal is FRC process by a frame rate control (FRC) circuit 765, is converted into image data of 6 bits. プリチャージ制御回路(PC)761は、変換された6ビットの画像データからプリチャージ制御信号(プリチャージする時はHレベルとし、プリチャージしない時はLレベルとする)を発生させる。 Precharge control circuit (PC) 761, the precharge control signal from the converted 6-bit image data (when precharge is H level, when no precharging is the L level) to generate. このプリチャージを発生させる方式については後に説明をする。 For method of generating the precharge will be described later.

なお、FRCは10ビット信号を8ビットもしくは6ビット処理することが、画像の破綻もなく好ましい。 Incidentally, FRC is be 8-bit or 6-bit processing 10-bit signal, preferably without collapse of the image.

図77は、ソースドライバIC(回路)14のプリチャージ回路773を中心とするブロック図である。 Figure 77 is a block diagram centered on the pre-charge circuit 773 of the source driver IC (circuit) 14. プリチャージ回路773とは、プリチャージ制御回路761によりプリチャージ制御信号PC信号(赤(RPC)、緑(GPC)、青(BPC))が出力される。 A precharge circuit 773, a precharge control signal PC signal by the precharge control circuit 761 (red (RPC), green (GPC), and blue (BPC)) is output. このPC信号は図76に図示するコントロールIC81のプリチャージ制御回路761により発生し、PC信号は、図77に図示するソースドライバIC14のセレクタ回路772に入力される。 The PC signal is generated by the precharge control circuit 761 of the control IC81 illustrated in Figure 76, PC signal is input to the selector circuit 772 of the source driver IC14 illustrated in Figure 77.

セレクタ回路772は、メインクロックに同期して出力段に対応するラッチ回路771に順次ラッチしていく。 The selector circuit 772 is sequentially latched in the latch circuit 771 corresponding to the output stage in synchronization with the main clock. ラッチ回路771はラッチ回路771aとラッチ回路771bの2段構成である。 Latch circuit 771 is a two-stage configuration of the latch circuit 771a and latch circuit 771b. ラッチ回路771bは水平走査クロック(1H)に同期してプリチャージ回路773にデータを送出する。 The latch circuit 771b sends out data to the precharge circuit 773 in synchronism with the horizontal scanning clock (IH). つまり、セレクタは、1画素行分の画像データおよびPCデータを順次ラッチしていき、水平走査クロック(1H)に同期して、ラッチ回路771bでデータをストアする。 That is, the selector may continue to sequentially latch the image data and PC data in one pixel row, in synchronization with the horizontal scanning clock (IH), stores the data in the latch circuit 771b.

なお、図77では、ラッチ回路771のR、G、BはRGBの画像データ6ビットのラッチ回路であり、Pはプリチャージ信号(RPC、GPC、BPC)の3ビットをラッチするラッチ回路である。 In FIG 77, R of the latch circuit 771, G, B is the image data 6-bit latch circuit of RGB, P is a latch circuit for latching the 3 bits of pre-charge signal (RPC, GPC, BPC) .

プリチャージ回路773は、ラッチ回路771bの出力がHレベルの時、スイッチ151aをオンさせ、ソース信号線18にプリチャージ電圧を出力する。 The precharge circuit 773, the output of the latch circuit 771b is at H level, the switch 151a is turned on to output a precharge voltage to the source signal line 18. 電流出力回路164は、画像データに応じてプログラム電流をソース信号線18に出力する。 Current output circuit 164 outputs the program current to the source signal line 18 in accordance with image data.

図76、図77の構成を概略的に図示すれば、図78の構成となる。 Figure 76, if schematically illustrating the structure of FIG. 77, the arrangement of FIG. 78. なお、図78、図79は1つの表示パネルに複数のソースドライバIC(回路)14を積載した構成(ソースドライバICのカソード接続)である。 Incidentally, FIG. 78, FIG. 79 is a configuration loaded with multiple source driver IC (circuit) 14 in one display panel (cathode connection of source driver IC). また、図78、図79のCSEL1、CSEL2はICチップのセレクト信号である。 Further, FIG. 78, CSEL1, CSEL2 in FIG. 79 is a select signal of the IC chip. CSEL信号により、どちらのICチップを選択し、画像データおよびPC信号を入力するかを決定する。 The CSEL signal to select which of the IC chip, to determine whether the input image data and PC signal.

図77、図78の構成では、各RGB画像データに対応して、プリチャージコントロール(PC)信号を発生させている。 Figure 77, in the configuration of FIG. 78, corresponding to each RGB image data, thereby generating a precharge control (PC) signal. プリチャージの印加は、以上のようにRGBごとに行うことが好ましい。 Application of the precharge is preferably carried out for each RGB as above. しかし、動画表示、自然画表示では、RGBごとにプリチャージするかしないかを判断する必要がない場合が多い。 However, the video display, in the natural image display, if there is no need to determine whether or not to pre-charge for each RGB often. つまり、RGBを輝度信号に変換し(換算し)、輝度によりプリチャージをするかしないかを判断してもよい。 That converts RGB into a luminance signal (converted), it may determine whether to precharge the luminance. このようにしたのが、図79の構成である。 Was thus is the configuration of Figure 79.

図78の構成では、PC信号は3ビット必要である(RPC、GPC、BPC)が、図79の構成では、PC信号はRGBPCの1ビットでよい。 In the configuration of FIG. 78, PC signals are required 3 bits (RPC, GPC, BPC) are, in the configuration of FIG. 79, PC signal may be a 1-bit RGBPC. したがって、図77のラッチ回路771においても、Pは1ビットのラッチでよい。 Therefore, in the latch circuit 771 in FIG. 77, P can be a 1-bit latch. なお、以降の説明では、説明を容易にする点、作図を容易にする観点から、RGBを考慮せずに説明を行う。 In the following description, a point to facilitate the description, in terms of facilitating the drawing will be described without considering the RGB.

以上の本発明の構成は、コントローラ760が画像データに基づいてPC信号(プリチャージ制御信号)を発生する点、ソースドライバIC14がPC信号をラッチし1Hの同期信号に同期してソース信号線18に印加する点に特徴がある。 Structure of the present invention described above is that the controller 760 generates a PC signal (precharge control signal) based on the image data, the source signal line 18 the source driver IC14 is in synchronism with the sync signal of 1H latches the PC signal it is characterized in that applied to. また、コントローラ81は図76に図示するように、プリチャージモード(PMODE)信号により、プリチャージ信号の発生を容易に変更することができる。 The controller 81, as shown in FIG. 76, the precharge mode (PMODE) signal, it is possible to easily change the generation of the precharge signal.

たとえば、PMODEとは、階調0のみをプリチャージするモード、階調0−7など一定の階調範囲をプリチャージするモード、画像データが明るい画像データから暗い画像データに変化する時にプリチャージするモード、一定のフレームで連続して低階調表示となる時に、プリチャージするモードなどが例示される。 For example, a PMODE, precharged when changing only the 0th gradation mode to precharge mode to precharge a predetermined tone range, such as gradation 0-7, image data from the bright image data to dark image data mode, continuously at a constant frame when a low gradation display, such as mode for precharging is illustrated.

なお、1画素のデータについてプリチャージするかしないかを判断することに限定するものではない。 It is not intended to limit to determine whether or not to pre-charge the data of one pixel. たとえば、複数画素行の画像データにもとづいてプリチャージ判断をおこなってもよい。 For example, it may be performed precharge determination based on the image data of a plurality of pixels rows. また、プリチャージを行う周辺画素の画像データを勘案して(たとえば、重み付け処理など)プリチャージ判断を行っても良い。 Further, in consideration of the image data of the peripheral pixels to be precharged (e.g., weighting processing, etc.) may be performed precharge determination. また、動画と静止画でプリチャージ判断を変化する方法も例示される。 Further, a method of changing the pre-charge determination in moving and still images are exemplified. 以上の事項は、画像データに基づき、コントローラがプリチャージ信号を発生することにより、良好な汎用性が発揮される点が重要である。 The above items, based on the image data, the controller by generating a pre-charge signal, it is important that good versatility is exhibited. 以降、このプリチャージ判断とプリチャージモードを中心に説明をする。 Hereinafter, the description will focus on this precharge determination and a precharge mode.

なお、プリチャージをするかしないかの判定は、1画素行前の画像データ(あるいは、直前にソース信号線に印加された画像データ)にもとづいて行っても良い。 The determination of whether or not to pre-charge a one-pixel line preceding image data (or image data applied to the source signal line immediately before) may be performed based on. たとえば、あるソース信号線18に印加される画像データが白→黒→黒であれば、白から黒になる時は、プリチャージ電圧を印加する。 For example, the image data applied to a certain source signal line 18 if the white → black → black, when made from white to black applies a precharge voltage. 黒階調は書き込みにくいからである。 Black gradation is hardly write. 黒から黒の場合は、プリチャージ電圧を印加しない。 If the black black, not apply the precharge voltage. 先に黒表示でソース信号線18の電位が次に書き込む黒表示の電位となっているからである。 Previously because has a black display potential writing the potential of the source signal line 18 is then in a black display. 以上の動作は、コントローラ81に1画素行分(FIFOのため2ラインのメモリが必要)のラインメモリを形成(配置)することにより容易に実現できる。 The above operation can be easily realized by one pixel row to a controller 81 formed (arranged) a line memory (second line memory is required for FIFO).

また、本発明において、プリチャージ駆動では、プリチャージ電圧を出力するとして説明をするが、これに限定するものではない。 Further, in the present invention, the pre-charge driving, will be described as to output the precharge voltage is not limited thereto. 1水平走査期間よりも短く、プログラム電流よりも大きい電流をソース信号線18に書き込む方式でもよい。 1 shorter than the horizontal scanning period, the current may be in a manner to write the source signal line 18 larger than the program current. つまり、プリチャージ電流をソース信号線18に書込み、その後にプログラム電流をソース信号線18に書き込む方式でもよい。 That is, the write precharge currents to the source signal line 18, may be then writing the program current to the source signal line 18 to the system. プリチャージ電流も物理的には電圧変化を引き起こしていることには差異はない。 There is no difference in that it causes a change in voltage to the precharge current is also physically. プリチャージをプリチャージ電流で行う方式も本発明のプリチャージ駆動の範疇である。 Method of performing precharging by the precharge current is also included in the scope of the pre-charge driving of the present invention.

たとえば、図75では電子ボリウム501を切り換えることによりプリチャージ電圧が変化する。 For example, the pre-charge voltage is changed by switching the electronic regulator 501 in Figure 75. この電子ボリウム501を電流出力の電子ボリウムに変更すればよい。 The electronic regulator 501 should be changed to the electronic regulator of the current output. 変更は複数のカレントミラー回路を組み合わせることにより容易に実現できる。 Changes can be easily realized by combining a plurality of current mirror circuits. 本発明では説明を容易にするため、プリチャージ駆動はプリチャージ電圧で行うとして説明をする。 For ease of explanation in the present invention, the pre-charge driving is described as performed by the pre-charge voltage.

また、プリチャージ電圧(電流)の印加は、一定のプリチャージ電圧(電流)を印加することに限定するものではない。 Further, the application of the precharge voltage (current) is not limited to applying a constant precharge voltage (current). たとえば、複数のプリチャージ電圧をソース信号線に印加してもよい。 For example, it may be applied a plurality of pre-charge voltage to the source signal line. たとえば、第1のプリチャージ電圧5(V)を5(μsec)印加した後、第2のプリチャージ電圧4.5(V)を5(μsec)印加する方法である。 For example, after a first precharge voltage 5 (V) 5 (μsec) is applied, a second precharge voltage 4.5 a (V) 5 (μsec) a method of applying. その後に、プログラム電流Iwをソース信号線18に印加する。 Then, to apply the program current Iw to the source signal line 18.

また、プリチャージ電圧を鋸波状に変化させたものでもよい。 Further, it may be one obtained by changing the pre-charge voltage to the sawtooth waveform. また、矩形波を印加してもよい。 It is also possible to apply a rectangular wave. また、正規のプログラム電流(電圧)にプリチャージ電圧(電流)を重畳させてもよい。 Also, it may be superimposed the precharge voltage (current) to the normal program current (voltage). また、プリチャージ電圧(電流)の大きさ、プリチャージ電圧(電流)の印加期間は、画像データに対応させて変化させてもよい。 The size of the precharge voltage (current), the application period of the precharge voltage (current) may be changed in correspondence with the image data. また、画像データの値などに応じて、印加波形の種類、プリチャージ電圧の値などを変化させてもよい。 Also, depending on the image data values, the type of applied waveform may be changed such as the value of the precharge voltage.

本発明は電流駆動方式において、プリチャージ電圧(電流)を印加するとして説明をするが、プリチャージ駆動は、電圧駆動方式でも効果を発揮する。 In the present invention a current driving method will be described as applying the precharge voltage (current), the pre-charge driving is also effective in the voltage driving method. 電圧駆動方式では、EL素子15を駆動する駆動用トランジスタサイズが大きいため、ゲート容量が大きい。 The voltage driving method, since the driving transistor size for driving the EL element 15, the greater the gate capacitance. そのため、正規のプログラム電圧が書き込みにくいという課題がある。 Therefore, there is a problem that normal program voltage is hard to write. この課題に対して、プログラム電圧を印加する前に、プリチャージを実施することにより、駆動用トランジスタをリセット状態にすることができ、良好な書き込みを実現できる。 To solve this problem, before applying the program voltage, by performing the pre-charge driving transistor can be reset state, making it possible to achieve proper writing.

したがって、本発明のプリチャージ駆動方式は、電流プログラム駆動に限定されるものではない。 Thus, the precharge driving method of the present invention is not limited to the current program driving. 本発明の実施例では、説明を容易にするために、電流プログラム駆動の画素構成(図1などを参照のこと)を例示して説明をする。 In an embodiment of the present invention, for ease of explanation, the explanation exemplifies a pixel configuration of the current program driving (see FIG. 1, etc.).

本発明の実施例において、プリチャージ駆動方式は、駆動用トランジスタ11aのみに作用するものではない。 In an embodiment of the present invention, the precharge driving method, does not act only on the driving transistor 11a. たとえば、図11、図12、図13の画素構成において、カレントミラー回路を構成するトランジスタ11aにも作用して効果を発揮する。 For example, Figure 11, Figure 12, in the pixel structure of FIG. 13, it is effective to act on the transistor 11a configuring the current mirror circuit. 本発明のプリチャージ駆動方式は、ソースドライバIC(回路)14からみたソース信号線18の寄生容量を充放電することを1つの目的としているが、当然のことながらソースドライバIC(回路)14内の寄生容量も充放電されることも目的としている。 Precharge driving method of the present invention has as one object to charge and discharge the parasitic capacitance of the source driver IC (circuit) 14 viewed from the source signal line 18, it will be appreciated that the source driver IC (circuit) 14 also aims also the parasitic capacitance is charged and discharged.

また、プリチャージ電圧(電流)は、黒表示を良好にすることを1つの目的としているが、これに限定されるものではない。 Further, the precharge voltage (current), but as a single aim to improve the black display, but is not limited thereto. 白表示を書き込み易くする白書き込みプリチャージ電圧(電流)を印加すれば、良好な白表示も実現できる。 By applying a white writing precharge voltage (current) to facilitate writing white display, good white display can be realized. つまり、本発明のプリチャージ駆動とは、プログラム電流(プログラム電圧)を書き込む前に、前記プログラム電流(プログラム電圧)を書き込み易くするための、所定の電圧(電流)を印加し、予備充電するものである。 That is, as the precharge driving according to the present invention, before writing the program current (program voltage), the program current to easily write (program voltage), which applies a predetermined voltage (current), precharges it is.

また、本発明は、黒表示でプリチャージするとして説明をするが、これは、基本的には駆動用トランジスタ11aからソースドライバIC(回路)14に吸い込み電流で実施する場合である。 Further, the present invention will be described as precharging in black display, which is basically a case of carrying out a current intake to the source driver IC (circuit) 14 from the driving transistor 11a. 駆動用トランジスタ11aなどがNチャンネルトランジスタの場合は、ソースドライバIC(回路)14からは吐き出し電流でプログラムすることになる。 If a driving transistor 11a is an N-channel transistor, it will be programmed with a current discharged from the source driver IC (circuit) 14. この場合は、白表示で書き込みにくい画素構成の場合も発生する。 In this case, also occur when the writing difficult pixel structure in white display. したがって、本発明のプリチャージ駆動方法は、ソース信号線18などを所定電位に変化させるものであって、白表示でプリチャージするとか、黒表示でプリチャージするとかは実施形態にすぎない。 Thus, the precharge driving method of the present invention is intended to alter the like source signal line 18 to a predetermined potential, Toka precharged in white display, only the embodiment Toka precharged at black display. したがって、これらに限定されるものではない。 Accordingly, the invention is not limited thereto.

プリチャージ電圧(電流)の印加タイミングは、プログラム電圧(電流)を書き込む画素行を選択した状態でプリチャージ電圧(電流)を書き込むことが好ましいが、これに限定するものではなく、画素行が非選択の状態で、ソース信号線18にプリチャージ電圧(電流)を印加して予備充電を行ない、その後、プログラム電流(電圧)を書き込む画素行を選択してもよい。 Application timing of the precharge voltage (current), it is preferable to write the precharge voltage (current) while selecting a pixel row to write the program voltage (current) is not limited to this, the pixel rows are non selected state performs precharging by applying a precharge voltage (current) to the source signal line 18, then, may be selected pixel row to write programming current (voltage).

プリチャージ電圧は、ソース信号線18に印加するとしているが、他の方式も例示される。 Precharge voltage, although the applied to the source signal line 18 is also illustrated another method. たとえば、アノード端子への印加電圧(Vdd)またはカソード端子への印加電圧(Vss)を変化させてもよい(プリチャージ電圧を印加)。 For example, optionally by changing the voltage applied to the anode terminal (Vdd) or the voltage applied to the cathode terminal (Vss) (apply the precharge voltage). アノード電圧またはカソード電圧を変化させることにより、駆動用トランジスタ11aの書き込み能力が拡大される。 By varying the anode voltage or cathode voltage, the writing ability of the driving transistor 11a is expanded. したがって、プリチャージ効果が発揮される。 Therefore, the precharge effect is exhibited. 特に、アノード電圧(Vdd)をパルス的に変化させる方式を実施する効果が高い。 In particular, it is highly effective to implement the method of changing the anode voltage (Vdd) in a pulsed manner.

また、図236に図示するように、点灯率に対してアノード電圧とプリチャージ電圧とを変化させてもよい。 Further, as illustrated in FIG. 236 may be changed and the anode voltage and the precharge voltage to the lighting rate. また、図238に図示するように基準電流比に対してプリチャージ基準電圧(Vbv)の大きさを変化させてもよい。 It is also possible to change the size of the precharge reference voltage (Vbv) with respect to the reference current ratio as illustrated in Figure 238. プリチャージ基準電圧(Vbv)は図239に図示するように(図127から図143およびその説明を参照のこと)、基準電流Icを用いたI−V変換回路2391で発生することができる。 Precharge reference voltage (Vbv) is (that Figures 127 see Figure 143 and the description thereof) as shown in FIG. 239, can be generated by the I-V conversion circuit 2391 which uses a reference current Ic.

また、点灯率、基準電流、アノード(カソード)端子のアノード(カソード)電流に対して、ゲートドライバ回路12のオン電圧(Vgl)、オフ電圧(Vgh)も変化させてもよい。 Further, the lighting rate, reference current, to the anode (cathode) anode terminal (cathode) current, the ON voltage of the gate driver circuit 12 (Vgl), may be varied off voltage (Vgh). 特にアノード電圧Vddを上昇させるときは、連動してVgh電圧も上昇させることが好ましい。 Especially when raising the anode voltage Vdd, Vgh voltage preferably be raised in conjunction.

また、本発明の実施例では、点灯率あるいはアノード(カソード)端子のアノード(カソード)電流により、duty比、基準電流比などを可変あるいは制御するとして説明するが、点灯率あるいはアノード端子などの電流は電流駆動方式ではプログラム電流Iwに比例する。 In the embodiment of the present invention, the anode (cathode) current of the lighting rate or the anode (cathode) terminal, duty ratio will be described reference current ratio or the like as a variable or control, lighting rate or current such as the anode terminal It is proportional to the programming current Iw in current driving method. したがって、プログラム電流Iwあるいはプログラム電流の総和あるいは所定期間の和により、基準電流比(プリチャージ制御など以前あるいは以降に説明することも含む。たとえば、図127などの電圧プログラムと電流プログラムの切り換えタイミングなども含む)などを制御などすることも本発明の技術的範疇であることは明らかである。 Thus, by the sum of the sum or a predetermined period of the program current Iw or the program current, the reference current ratio (including that described like before or after the pre-charge control. For example, such the switching timing of the voltage program and current program, such as FIG. 127 it is clear that technical scope of the present invention that such be included) control and the like.
また、図75などにおいて、プリチャージ電圧(もしくはプリチャージ電流)は、1水平走査期間(1H)ごとに変化させることも有効である。 Further, in such FIG. 75, the precharge voltage (or precharge current), it is also effective to vary one horizontal scanning period (1H). プリチャージ電圧を印加する画素行の画像データを演算(加算など)し、特に低階調の画像(映像)データの割合が多い時に、プリチャージ電圧(電流)を印加する。 Calculating image data of a pixel row to apply a precharge voltage (addition, etc.), especially when the proportion of the low-gradation image (video) data is large, applying the precharge voltage (current). また、このプリチャージ電圧(電流)は、演算結果により変化する。 Further, the precharge voltage (current) is varied by the operation result. これは、比較的階調が高い場合は、EL表示パネル内でハレーションが発生し、一定の低階調の画素は輝度が浮いて高くなるからである。 This is because, when relatively gradation is high, halation occurs in the EL display panel, a pixel of constant low tone is because higher floating luminance. したがって、一定の低階調以下の画素16にはプリチャージ電圧を印加することにより、より完全な黒表示を実現し、画像のコントラスト感を高くすることができる。 Therefore, the constant low tone below the pixel 16 by applying a precharge voltage, it is possible to achieve more complete black display, increasing the contrast feeling of the image.

また、印加するプリチャージ電圧は一定の低階調の画素には一定の電圧を印加(一定の低階調の画素は黒つぶれ表示になる)してもよいし、また、図75のプリチャージ電圧の変更データDの値を制御してプリチャージ電圧を画素に印加する画像データに応じて変化させてもよい。 Further, it may be a constant voltage is applied to the precharge voltage to the pixel of constant low tone (the pixels of constant low tone becomes display underexposed) applied, also, precharging of FIG. 75 the precharge voltage may be changed in accordance with image data applied to the pixel by controlling the value of the changed data D voltage.

このように、場合に応じてプリチャージ電圧(電流)を変化できるのは、図75に図示するように、ソースドライバIC(回路)14内に電子ボリウム501を内蔵していることに起因する効果が大きい。 Thus, can vary the precharge voltage (current) in response to the case, the effect due to the fact that a built-in electronic regulator 501 as shown in FIG. 75, a source driver IC (circuit) 14 It is large. つまり、ソースドライバ回路(IC)14の外部からデジタル的にプリチャージ電圧などを変化させることができるからである。 That is because it is possible to change the digital precharged voltage from an external source driver circuit (IC) 14. この変化を実現するデジタルデータDはコントローラIC(回路)760で発生させる。 Digital data D to realize this change is generated in the controller IC (circuit) 760. したがって、ソースドライバ回路(IC)14とコントローラIC(回路)76とは機能分離され、設計あるいは変更が容易となる。 Thus, the source driver circuit (IC) 14 and controller IC (circuit) 76 are functionally separated, it becomes easy to design or change.

以上は1H期間内にプリチャージ電圧などを変化させるとしたが、本発明はこれに限定するものではない。 Above has been to alter the like precharge voltage in the 1H period, the present invention is not limited thereto. 複数画素行(たとえば、10画素行)内の画像(映像)データを演算し、変更データDを設定してプリチャージ電圧(電流)を印加してもよい。 Plural pixel rows (e.g., 10 pixel rows) calculates the image (video) data in, may apply the precharge voltage (current) to set the change data D. また、1フレーム(フィールド)あるいは複数フレーム(フィールド)内の画像(映像)データを演算し、プリチャージ電圧(電流)を印加してもよい。 Further, it calculates the image (video) data in one frame (field) or multiple frames (fields) may apply a precharge voltage (current).

なお、プリチャージ電圧(電流)は画像(映像)データを演算することにより、変更あるいは所定の電圧として、画素16あるいは画素行に印加するとしたが、これに限定するものではない。 Note that by pre-charge voltage (current) for calculating the image (video) data, as a change or a predetermined voltage, it was applied to the pixel 16 or pixel rows, but the embodiment is not limited thereto. たとえば、あらかじめ、印加するプリチャージ電圧(電流)を固定しておき、このプリチャージ電圧などを印加してもよく、また、複数のプリチャージ電圧などをあらかじめ選択しておき、このプリチャージ電圧などを順次あるいはランダムに画素あるいは画素行あるいは画面全体に印加できるように制御してもよいことは言うまでもない。 For example, preliminarily fixing the applied pre-charge voltage (current) may be applied and the pre-charge voltage, also have selected, such as multiple precharge voltage in advance, the precharge voltage, etc. sequentially or that may be controlled so as to apply to the entire pixels or pixel rows or screen at random course. また、演算結果などにより、プリチャージ電圧などを印加しない場合もあることはいうまでもない。 Further, due to the operation result, it goes without saying that there may not be applying such a precharge voltage.

また、プリチャージ電圧(電流)などは、フレームレートコントロール(FRC)の技術を用いて実施してもよい。 Further, such pre-charge voltage (current) may be carried out using techniques frame rate control (FRC). つまり、プリチャージ電圧などを印加する画素あるいは画素行に対して、複数のフレーム(フィールド)で、プリチャージ電圧などを印加したり、印加しなかったりすることにより、複数フレーム(フィールド)で階調表示できる(この場合は、プリチャージ電圧などの印加により階調表示されることになる)。 That is, for a pixel or pixel row is applied and pre-charge voltage, the gradation of a plurality of frames (fields), by or not applied or applied like precharge voltage, in a plurality of frames (fields) show (in this case, will be gradation display by applying such a precharge voltage). 以上のようにFRCを実施することにより、少ないプリチャージ電圧(電流)の種類で適切な黒表示あるいは階調表示を実現することができる。 By implementing the FRC as described above, it is possible to realize a proper black display or gradation display small number of types of the precharge voltage (current).

以上の実施例では、プリチャージ電圧などを演算などし、画素16などに印加するとした。 In the above embodiments, and such operation and the precharge voltage, and the applied like pixel 16. 印加は演算後すぐに行うのではなく、遅延時間をもたせて実施してもよい。 Applied, instead of doing immediately after the operation may be carried out remembering delay time. また、プリチャージ電圧などを順次あるいはランダムに変化などさせる時は、徐々にあるいは変化をゆっくりと、もしくは、ヒステリシスをもたせて行うことが好ましい。 Further, when to be such as changes in sequence or at random and the precharge voltage is slowly gradual or change, or is preferably performed by remembering hysteresis. 急激なプリチャージ電圧の変化は画像にスジ状の表示が発現すること、画像表示にフリッカが発生することがあるからである。 Abrupt change in the precharge voltage is the display streaky is expressed in the image, because flicker in the image display may occur. 遅延時間などの技術的思想は図98あるいは他の実施例で説明しているので、この思想を直接にあるいは類似に適用すればよいので説明を省略する。 Since the technical idea of ​​such delay time is described in Figure 98, or other embodiments, a description thereof will be omitted this idea may be directly or applied to similar.
また、FRCの動作も点灯率に応じて変化などしてもよいことは言うまでもない。 Further, it goes without saying that it may be like vary depending on operation lighting rate of FRC. 変化とは、FRCをするかしないかの制御、FRCをどの階調に実施するかの制御、FRCの変換ビット数の制御などである。 Change the control of whether or not to FRC, which gradation to implement one of the control, and the like control of conversion bits of the FRC the FRC.

たとえば、点灯率が高いときは、白ラスターに近い表示である。 For example, when the lighting rate is high, a display close to white raster. したがって、画面全体が白っぽく、FRCをする必要がない場合が多い。 Therefore, whitish the entire screen, if it is not necessary to the FRC often. 一方で点灯率が低い場合は、画面全体的に黒表示部が多い。 On the other hand when the lighting rate is low, generally there are many black display unit screen. この場合は、FRCを実施し、階調の再現性を高める必要がある。 In this case, it performed FRC, it is necessary to increase the reproducibility of the gradation.
以上は、点灯率によりFRCを変化させるとして説明したが、本発明はこれに限定するものではない。 Above has been described as changing the FRC by the lighting rate, the present invention is not limited thereto. たとえば、基準電流を上昇させると、面全体が白っぽく、FRCをする必要がない場合が多い。 For example, increasing the reference current, whitish entire surface, when there is no need to FRC often. 一方で基準電流が低い場合は、画面全体的に黒表示部が多い。 On the other hand if the reference current is low, generally there are many black display unit screen. この場合はFRCを実施し、階調の再現性を高める必要がある。 In this case performed FRC, it is necessary to increase the reproducibility of the gradation. 以上の事項はduty比制御にも適用できる。 The above items can be applied to duty ratio control. また、アノード(カソード)電流の変化に対応してFRC変化を実施してもよいことは言うまでもない。 The anode (cathode) to the FRC changes in response to changes in the current may be carried out of course.

以上の実施例は、画像(映像)データなどにより、プリチャージ電圧、FRCなどを変化あるいは制御するとしたが、本発明はこれに限定するものではない。 Above example, by an image (video) data, the precharge voltage has been to vary or controls the FRC, the present invention is not limited thereto. 例えば、点灯率あるいはアノード(カソード)端子に流れる電流あるいは基準電流あるいはduty比あるいはパネル温度もしくはこれらの組合せにより、プリチャージ電圧(電流)の大きさを変化させてもよい。 For example, the lighting rate or the anode (cathode) current flowing through the terminal or the reference current or duty ratio or panel temperature or combinations thereof, may be changed magnitude of precharge voltage (current). また、プリチャージ電圧の印加時間を変化させてもよい。 It is also possible to change the application time of precharge voltage. たとえば、基準電流の大きさに応じてプログラム電流の大きさが変化し、駆動用トランジスタ11aを流れる電流が変化するからプリチャージ電圧の大きさも変化させることが好ましい。 For example, it changes the magnitude of the program current according to the magnitude of the reference current, the magnitude of the precharge voltage from the current flowing through the driving transistor 11a changes also preferably be varied. また、点灯率が高い時は、画面は白表示に近く、画面全体にハレーションが発生しているから黒浮きが発生している。 Further, when the high lighting rate, the screen close to white display, black because halation occurs floating occurs in the entire screen. そのため、画素16にプリチャージ電圧などを印加しても効果がない。 Therefore, there is no effect by applying such a precharge voltage to the pixel 16. この場合は、プリチャージ電圧などの印加をやめた方が低消費電力化を実現できる。 In this case, better to stop the application of such pre-charge voltage reduction in power consumption can be realized. 一方で低点灯率の場合は、画面に黒表示部が多く、ハレーションの発生も少ないため、画素16に十分なプリチャージを行い、コントラスト感を向上させる必要がある。 For while the low lighting rate, often black display portion on the screen, for less occurrence of halation, perform sufficient precharge to pixels 16, it is necessary to improve the contrast feeling. 同様に、アノード(カソード)電流が大きい時は、画面に白表示部分が多いため、ハレーションが発生しやすい。 Similarly, when the anode (cathode) current is large, because many white display portion on the screen, halation tends to occur. この場合は、プリチャージ電圧などの印加が必要でない場合が多い。 In this case, it is often not necessary apply such pre-charge voltage. 逆にアノード(カソード)電流が小さい時は、プリチャージ電圧などの印加が必須となる場合が多い。 When Conversely anode (cathode) current is small, often applied, such as the pre-charge voltage is essential.

なお、上記実施例では、画像(映像)データ、点灯率あるいはアノード(カソード)端子に流れる電流あるいは基準電流あるいはduty比あるいはパネル温度もしくはこれらの組合せにより、FRCあるいはプリチャージ電圧(電流)の大きさを変化させるとしたが、これに限定するものではない。 In the above embodiment, the image of (video) data, the lighting rate or the anode (cathode) current flowing through the terminal or the reference current or duty ratio or panel temperature or combinations thereof, FRC or the pre-charge voltage (current) magnitude and to alter the, but not limited thereto. 画像(映像)データ、点灯率、アノード(カソード)端子に流れる電流、基準電流、duty比、パネル温度などの変化の割合あるいは変化を予測して、FRC、プリチャージ電圧などの制御を実施してもよいことはいうまでもない。 Image (video) data, lighting rate, current flowing through the anode (cathode) terminal, reference current, duty ratio, to predict the rate or change in the change, such as the panel temperature, FRC, and implement a control such as pre-charge voltage may it is needless to say also.

以上のように、本発明は、画素(映像)データなどにより、FRCあるいは点灯率あるいはアノード(カソード)端子に流れる電流あるいは基準電流あるいはduty比あるいはパネル温度などもしくはこれらの組合せにより、その結果などに対応してプリチャージ電圧(電流)の大きさ、プリチャージ電圧などの印加の有無、プリチャージ電圧などのFRC制御、プリチャージ電圧などの変化状態、プリチャージ印加期間などを制御する駆動方法である。 As described above, the present invention, such as by pixels (video) data, the FRC or the lighting rate or the anode (cathode) current flowing through the terminal or the reference current or duty ratio or panel temperature, etc. or a combination thereof, etc. As a result the size of the corresponding precharge voltage (current), whether the application of such pre-charge voltage, FRC control such as pre-charge voltage, changing state, such as the pre-charge voltage is the driving method of controlling the precharge application period . なお、変化あるいは変更は、図98で説明するようにゆっくりと、あるいは遅延させて実施することが好ましい。 The change or changes slowly as described in FIG. 98, or is preferably implemented with a delay.

以上の事項は、本発明の他の実施例でも同様に適用することができることは言うまでもない。 Above items, it can of course be similarly applied to other embodiments of the present invention. また、他の実施例と組み合わせることができることは言うまでもない。 It goes without saying that can be combined with other embodiments.

図78などでは、画素データはR、G、Bデータおよびプリチャージデータ(PRC、PGC、PBC)をパラレルにソースドライバ回路14に印加するとしたが、本発明はこれに限定するものではない。 In such Fig. 78, the pixel data R, G, B data and precharge data (PRC, PGC, PBC) was the applied to the source driver circuit 14 in parallel, the present invention is not limited thereto. 以上のようにパラレルに印加するように構成すると、コントローラ81とソースドライバIC14とを結ぶ配線数が多くなる。 When configured to apply in parallel as described above, the greater the number of wires connecting the controller 81 and the source driver IC 14. そのため、コントローラ81のピン数が増加しコントローラサイズが大きくなるという課題がある。 Therefore, there is a problem that the number of pins increases and the controller the size of the controller 81 increases.

この課題に対して、本発明は、図80に図示するように、画像データ(DAT)6ビットと、コントロールデータ(DCTL)4ビットで構成し、10ビットで画像データおよびプリチャージデータなどをコントローラ81からソースドライバ回路14に印加する。 To solve this problem, the present invention, as illustrated in FIG. 80, the image data and (DAT) 6 bits, configured by the control data (DCTL) 4 bits, the controller and the image data and the pre-charge data in 10-bit 81 is applied to the source driver circuit 14.
具体的には、従来(パラレルでRGBデータを転送する場合)の1クロックの4倍クロックを用いてシリアルで画像転送を行う。 Specifically, to transfer images serially using the conventional four-fold clock one clock (when transferring the RGB data in parallel). つまり、図80に図示(DATを参照のこと)するように、従来の1クロック期間にRデータ6ビット、Gデータ6ビット、Bデータ6ビット、制御データ6ビットを転送する。 In other words, as shown in FIG. 80 (see DAT), R data 6 bits to the conventional one clock period, G data 6 bits, and transfers B data 6 bits, control data 6 bits. 画像データ、制御データは設定データとして取り扱う。 Image data, control data handled as setting data.

R、G、B、データ識別データ(D)の識別は、DCTLの4ビットで行う。 R, G, B, the identification of the data identification data (D) is carried out in 4-bit DCTL. 以上のように画像データ、コントロールデータをシリアル転送(4相)で行うことによりコントローラとソースドライバ回路14を結線する配線数が減少し、コントロールICを小型化できる。 Image data as described above, reduces the number of wirings for connecting the controller and the source driver circuit 14 by performing the control data in serial transfer (4-phase), can be miniaturized control IC.

図80は画像データ(DAT)6ビットと、コントロールデータ(DCTL)4ビットで構成し、10ビットで画像データおよびプリチャージデータなどをコントローラ81からソースドライバ回路14に印加する方式である。 Figure 80 is a method of applying the image data (DAT) and 6 bits, configured by the control data (DCTL) 4 bits, and the image data and the pre-charge data from the controller 81 to the source driver circuit 14 of 10 bits. また、4倍クロックを用いてシリアルで画像転送を行っている実施例である。 Further, an embodiment that an image is transferred serially using a four-fold clock. しかし、本発明はこれに限定されるものではない。 However, the present invention is not limited thereto. たとえば、画像データであるRGBデータと、コントロールデータDとをシリアルで伝送し、画像データとコントロールデータの識別は、ID信号で行っても良い。 For example, the RGB data is image data, and transmitting the control data D serial identification of the image data and control data, may be performed in ID signal. IDデータがHレベルの時、画像データであることを意味し、Lレベルの時、コントロールデータであることを意味する。 When the ID data is at H level, which means that the image data, when the L level, which means that the control data.

また、画像データをRGBのシリアルで転送し、各画像データがプリチャージするか否かをプリチャージ識別信号PRCで行っても良い。 Further, to transfer the image data in RGB serial, each image data may be performed whether to precharge precharge identification signal PRC. PRC信号がHレベルの時、該当画像データはプリチャージしてからソース信号線18に印加されるように制御され、Lレベルの時は、プリチャージしないように制御される。 When PRC signal is H level, the corresponding image data is controlled so as to be applied from the pre-charged to the source signal line 18, when the L level is controlled so as not to pre-charge.

なお、図示するように、画像データと制御データをそれぞれシリアル伝送してもよいことは言うまでもない。 Incidentally, as illustrated, image data and control data, respectively that may be serially transmitted course. もちろん、画像データをシリアル伝送し、制御データをパラレル伝送してもよい。 Of course, the image data is serially transmitted, the control data may be parallel transmission.

以上の実施例は、ソースドライバIC(回路)14への入力データをシリアル伝送するものであった。 Above example was that serially transmits the input data to the source driver IC (circuit) 14. 本発明は、これに限定するものではない。 The present invention is not limited thereto. たとえば、図81に例示するように、差動信号にして伝送してもよい。 For example, as illustrated in FIG. 81, it may be transmitted in the differential signal. 差動信号にする手段として、LVDS、CMADS、RSDS、mini−LVDS、自己転送方式などが例示される。 As a means of differential signals, LVDS, CMADS, RSDS, mini-LVDS, and self-transfer method are exemplified.

図82は、シリアル映像データなどがさらに高い周波数の差動信号に変換されて伝送され、また、差動信号がシリアル映像データなどに戻され、ソースドライバ回路(IC)14に入力され、あるいは、さらにパラレルデータに変換されてソースドライバ回路(IC)14に入力されている実施例である。 Figure 82 is transmitted by being converted into a differential signal frequencies higher and serial image data, and the differential signal is returned, such as the serial video data, is input to the source driver circuit (IC) 14, or, an embodiment which is input to the source driver circuit (IC) 14 is further converted into parallel data. つまり、映像データはシリアルデータおよび差動信号に変換されて伝送されている。 That is, the video data is transmitted by being converted into serial data and differential signals. なお、伝送にあたり、一部の区間あるいは、すべての区間、もしくは一部のデータ信号などがパラレル伝送されてもよいことは言うまでもない。 Incidentally, when transmission, some sections or all sections or the like part of the data signal may be transmitted in parallel, of course.

図81に図示するように、本体回路(たとえば、図156の1561など)の映像信号処理回路からのシリアルデータは、差動回路としてのトランシーバ(トランスミッタ)(T)811aで差動信号に変換される。 As shown in FIG. 81, the body circuit (e.g., 1561 etc. FIG. 156) serial data from the video signal processing circuit is converted into differential signals by a transceiver (transmitter) (T) 811a serving as a differential circuit that. 差動信号に変換することにより、信号の振幅が減少し、ノイズの影響を受けにくくなり、また不要輻射も減少する。 By converting the differential signal, and the amplitude of the signal is reduced, less susceptible to noise, and also reduces unnecessary radiation. したがって、トランシーバ(T)811aとレシーバ(R)811b間の距離を長くすることができる。 Therefore, it is possible to increase the distance between the transceiver (T) 811a and receiver (R) 811b. また、信号線の本数も削減することができる。 Moreover, it is possible to reduce also the number of signal lines.

差動信号は、差動回路としてのレシーバ(R)811bによりシリアルデータに変換される。 Differential signal is converted into serial data by the receiver (R) 811b serving as a differential circuit. もちろん、一気に図82のコントローラIC821の機能を取り込みパラレルデータに変換してもよいことは言うまでもない。 Of course, it is needless to say that may be converted to parallel data capture at a stretch function of the controller IC821 in Figure 82. レシーバ(R)811bにより、トランシーバ811aで差動信号変換前のシリアルデータに復元される。 By the receiver (R) 811b, it is restored to the serial data before differential signal conversion in transceiver 811a.

図82は、レシーバ(R)811bの次段にシリアル−パラレル変換回路821が配置または形成された構成例である。 Figure 82 is a receiver (R) next stage serial 811b - is a configuration example of parallel conversion circuit 821 are arranged or formed. シリアル−パラレル変換回路821(具体的にはASICからなるコントローラIC(回路)(制御手段)が該当する。)により、シリアルデータはパラレルデータに変換され、変換されたパラレルデータがソースドライバIC(回路)14に入力される。 Serial - Parallel conversion circuit 821 (. Controller IC consisting in particular an ASIC (circuit) (control means) is applicable), the serial data is converted to parallel data, converted parallel data source driver IC (circuit ) is input to the 14.

また、図190に図示するように、ソースドライバIC16に差動回路およびデコーダ回路を形成(構成)し、パネルモジュール1264の外部からコネクタ1801を介して、差動信号1901を直接にソースドライバIC16に入力できるように構成してもよいことは言うまでもない。 Further, as illustrated in FIG. 190, form a differential circuit and decoder circuit in the source driver IC16 and (configuration), through the external from the connector 1801 of the panel module 1264, a source driver IC16 differential signal 1901 directly it may be configured to be input course.

なお、制御データとは、たとえば、図16、図75などのプリチャージ制御データ、図50、図60、図64、図65などの電子ボリウムデータなど多種多様な制御データが例示される。 Note that the control data, for example, FIG. 16, the precharge control data, Figure 50, such as Figure 75, Figure 60, Figure 64, a variety of control data such as the electronic regulator data, such as Figure 65 is illustrated.

図83は、コントロールIC81とソースドライバ回路14、ゲートドライバ回路12との接続構成を示す。 Figure 83 shows the control IC81 and the source driver circuit 14, the connection structure between the gate driver circuit 12. 画像データ、電子ボリウムデータ、プリチャージデータを、DCTL、DATとしてシリアル転送することにより接続配線を省略することができる。 Image data, electronic regulator data, and precharge data, it is possible to omit the connecting wires by serial transfer DCTL, as DAT. なお、ソースドライバ回路14の入力段でシリアル−パラレル変換を行うことにより、プリチャージデータ、画像データのラッチあるいは保持回路は図77と同様になる。 Incidentally, the serial input stage of the source driver circuit 14 - by performing parallel conversion, the pre-charge data, latch or holding circuits of the image data is similar to FIG 77. GCTLの4ビットは、クロック、スタートパルス、アップダウン切り換え、イネーブル信号である。 4 bits of GCTL a clock, start pulse, switching up-down, an enable signal.

図180は、本発明の表示パネルの外観図である。 Figure 180 is an external view of a display panel of the present invention. パネル1264にはソースドライバIC14がCOG実装され、ゲートドライバ回路12はポリシリコンで形成されている。 Source driver IC14 is COG-mounted on the panel 1264, a gate driver circuit 12 is formed of polysilicon. パネル1264の端子からフレキ基板1802が接続されている。 Flexible board 1802 is connected from the terminal of the panel 1264. フレキ基板1802にはコントローラIC760が実装されている。 Controller IC760 is mounted on the flexible board 1802. コントローラIC760の信号は端子1801から入力され、同様にゲートドライバ回路12の信号も端子1801から入力される。 Signal of the controller IC760 are input from the terminal 1801, the signal of the gate driver circuit 12 as well as input from the terminal 1801.

図181は、さらに詳細な本発明の表示パネルである。 Figure 181 is a display panel of the more detailed the present invention. カソード配線1811にはカソード電圧が印加され、カソード配線1811はカソード接続位置1812でカソード電極と接続されている。 Cathode voltage is applied to the cathode wiring 1811, the cathode wiring 1811 is connected to the cathode electrode at a cathode connecting location 1812. ゲートドライバ回路12にはコントローラIC760からのゲートドライバ信号1813が印加される。 The gate driver circuit 12 a gate driver signal 1813 from the controller IC760 is applied. また、ソースドライバIC14にもコントローラ760からソースドライバ信号1814が印加される。 The source driver signal 1814 from the controller 760 to the source driver IC14 is applied. アノード配線1815はソースドライバICの裏面(のアレイ面)に形成されている。 The anode wiring 1815 is formed on the back surface of the source driver IC (array surface) of. また、アノード配線1815は表示パネルの表示領域近傍に形成されている。 The anode wiring 1815 are formed in the display region near the display panel.

図191はフレキ基板1802部の断面図である。 Figure 191 is a sectional view of the flexible board 1802 parts. フレキ基板1802には電源モジュール1912が端子1914を介して、フレキ基板1802と接続されている。 Power module 1912 to flexible board 1802 via a terminal 1914 is connected to the flexible board 1802. 電源モジュール1912にはコイル(トランス)1913が実装されており、このコイル1913はフレキ基板1802にあけられた穴に挿入されている。 The power module 1912 has a coil (transformer) 1913 is mounted, the coil 1913 is inserted into a hole drilled in the flexible board 1802. 以上のように構成することにより、全体として薄いパネルモジュールを得ることができる。 By the above configuration, it is possible to obtain a thin panel module as a whole.

図1のように画素16の駆動用トランジスタ11a、選択トランジスタ(11b、11c)がPチャンネルトランジスタの場合は、突き抜け電圧が発生する。 The driver transistor 11a of the pixel 16 as shown in FIG. 1, the selection transistor (11b, 11c) is in the case of P-channel transistor, the penetration voltage is generated. これは、ゲート信号線17aの電位変動が、選択トランジスタ(11b、11c)のG−S容量(寄生容量)を介して、コンデンサ19の端子に突き抜けるためである。 This potential variation of the gate signal line 17a is, via the G-S capacitance of the selection transistor (11b, 11c) (parasitic capacitance) because penetrate to the terminals of the capacitor 19. Pチャンネルトランジスタ11bがオフするときにはVgh電圧となる。 P-channel transistor 11b is Vgh voltage when turning off. そのため、コンデンサ19の端子電圧がVdd側に少しシフトする。 Therefore, the terminal voltage of the capacitor 19 is slightly shifted to the Vdd side. そのため、トランジスタ11aのゲート(G)端子電圧は上昇し、より黒表示となる。 Therefore, the gate terminal (G) voltage of transistor 11a rises, resulting in more intense black display. したがって、良好な黒表示を実現できる。 Therefore, it is possible to realize a good black display.

しかし、第0階調目の完全黒表示は実現できるが、第1階調などは表示しにくいことになる。 However, although complete black display of the 0 th gradation can be achieved, such as the first gray level will be difficult to display. もしくは、第0階調から第1階調まで大きく階調飛びが発生したり、特定の階調範囲で黒つぶれが発生したりする。 Or, or greater tone jump from the 0 tone to the first tone is generated, underexposure in certain gradation range or generated.

この課題を解決する構成が、図84の構成である。 Structure for solving this problem is the structure of FIG. 84. 出力電流値を嵩上げする機能を有することを特徴としている。 It is characterized by having a function of raising the output current value. 嵩上げ回路841の主たる目的は、突き抜け電圧の補償である。 The main purpose of raising circuit 841 is a compensation of the penetration voltage.