JP2005102120A - 遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器 - Google Patents
遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器 Download PDFInfo
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Abstract
【課題】 ミスロック状態でも正常なクロック信号を発生させることができる遅延型位相同期回路及びこれを使用した通信機器を提供する。
【解決手段】 基準周波数信号φ0と帰還信号φfbの位相を比較し、その差に応じた誤差信号を出力する位相比較器3と、この誤差信号に基づいて遅延時間制御信号を形成する遅延時間制御手段4,5と、前記基準周波数信号が入力され、これを前記遅延時間制御信号によって制御される遅延時間だけ遅延させる複数の電圧制御遅延素子DE1〜DE5を有し、最終段の遅延信号を前記帰還信号として位相比較器3に出力する電圧制御遅延手段7とを備えた遅延型位相同期回路において、前記電圧制御遅延手段7は、電圧制御遅延素子数が各電圧制御遅延素子から出力される遅延信号の立ち上がりを分散するように素数に選定されている。
【選択図】 図2
【解決手段】 基準周波数信号φ0と帰還信号φfbの位相を比較し、その差に応じた誤差信号を出力する位相比較器3と、この誤差信号に基づいて遅延時間制御信号を形成する遅延時間制御手段4,5と、前記基準周波数信号が入力され、これを前記遅延時間制御信号によって制御される遅延時間だけ遅延させる複数の電圧制御遅延素子DE1〜DE5を有し、最終段の遅延信号を前記帰還信号として位相比較器3に出力する電圧制御遅延手段7とを備えた遅延型位相同期回路において、前記電圧制御遅延手段7は、電圧制御遅延素子数が各電圧制御遅延素子から出力される遅延信号の立ち上がりを分散するように素数に選定されている。
【選択図】 図2
Description
本発明は、通信機器に使用される逓倍回路等に適用され、入力信号を制御電圧に応じて遅延する遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器に関する。
従来の遅延型位相同期回路としては、例えば基準信号から、この基準信号の周波数と異なる周波数を有するクロック信号を生成する遅延ロックループによるクロック逓倍回路であって、このクロック逓倍回路は互いに直列接続された複数の遅延要素を有する遅延ロックループ回路を含み、各遅延要素は調整可能な時間量だけ基準信号を遅延させた遅延信号を出力し、第1マルチプレクサは遅延信号のうちの1個を位相検出器に送信し、位相検出器は、遅延信号の周波数と基準信号の周波数の差を示す制御信号を出力し、フィードバックループは制御信号を位相検出器から遅延素子へ送り、各遅延素子は制御信号にしたがって各遅延要素が基準信号を遅延させる時間量を調整し、さらにクロック逓倍回路は複数個の遅延信号を論理的に組合せる1個以上の混合回路を含み、第2マルチプレクサは受信される複数個の組合せ論理信号のうちの1個をクロック信号として出力するように構成したものが知られている(例えば、特許文献1参照)。
また、遅延同期型クロック逓倍回路のミスロックを防止するために、正常ロックかどうかを判別し、正常ロックでない場合に遅延量を強制的に増減させる方法がある(例えば、特許文献2参照)。
特開平7−202655号公報(第1頁、図4)
特開2003−259845号公報
しかしながら、上記特許文献1に記載された従来例にあっては、基準信号と遅延ロックループ回路の遅延信号との位相が揃えられるだけであるため、基準信号と遅延信号との位相差は理論上基準信号の周期Tの整数倍なら全てロックすることが可能であり、各遅延素子の遅延信号が所定の遅延時間有して時間順次に出力される状態となる正常なロック状態では図3に示すように、波形の整ったクロック信号を合成することができるが、各遅延素子の遅延信号の出力順序がバラバラとなるミスロック(不正ロックまたはハーモニックロックとも言う。)状態では、図8に示すように、クロック信号の波形が正常なロック状態に比較して位相及び周期の異なるクロック信号が合成されることになり、正常なクロック信号を発生することができないという未解決の課題がある。
また、上記特許文献2に記載された従来例にあっては、ロック状態から故意にロックを逸脱させ、再びロックを試みるというプロセスを経る。このため、ミスロックが発生した場合、正常な逓倍クロックが得られるまでに通常の数倍の時間を要し、スタートアップ時間が長くなることから、高速な起動特性が求められるアプリケーションには好ましくなかった。
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、ミスロック状態でも正常なクロック信号を発生させることができる遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器を提供することを目的としている。
第1の技術手段は、基準周波数信号と帰還信号の位相を比較し、その差に応じた誤差信号を出力する位相比較器と、この誤差信号に基づいて遅延時間制御信号を形成する遅延時間制御手段と、前記基準周波数信号が入力され、これを前記遅延時間制御信号によって制御された遅延信号を前記帰還信号として位相比較器に出力する電圧制御遅延手段とを備えた遅延型位相同期回路において、前記電圧制御遅延手段は、複数の電圧制御遅延素子を有し、各電圧制御遅延素子から出力される遅延信号の立ち上がりを分散するように当該電圧制御遅延素子数が素数に選定されていることを特徴としている。
この第1の技術手段では、電圧制御遅延手段の電圧制御遅延素子数を素数即ち2,3,5,7,11,13……とすることにより、全ての電圧制御遅延素子から出力される遅延信号が同一時刻で重なることなく全て異なる位相をもつ独立した信号とすることができ、これら電圧制御遅延素子から出力される遅延信号を合成することにより、正常なクロック信号を形成することができる。
また、第2の技術手段は、前記第1の技術手段において、前記電圧制御遅延手段の電圧制御遅延素子数をnとしたとき、当該電圧制御遅延手段の最終段出力信号と基準周波数信号との位相差が、基準周波数信号の周期のnk倍(kは自然数)であることを検出する位相差検出手段と、該位相差検出手段で、基準周波数信号の周期のnk倍の位相差を検出したときに、前記遅延時間制御手段から出力される遅延時間制御信号を補正する遅延時間補正手段を備えていることを特徴としている。
この第2の技術手段では、電圧制御遅延手段の最終段出力信号と基準周波数信号との位相差が、基準周波数信号の周期のnk倍の場合には全ての電圧制御遅延素子から出力される遅延信号が基準周波数信号と同一波形となり、クロック信号を形成することはできないので、このミスロック状態となるときに遅延時間補正手段で、電圧制御遅延素子の遅延時間を補正することにより、基準周波数信号の周期のnk倍の位相差でのミスロック状態の発生を阻止する。
さらに、第3の技術手段は、第1又は第2の技術手段において、正常ロック状態を除くミスロック状態で、前記電圧制御遅延手段における各電圧遅延素子から出力される遅延信号を正常ロック状態における遅延信号配列と同一の遅延信号配列に並び替える出力信号形成手段を備えていることを特徴としている。
この第3の技術手段では、ミスロック状態で、電圧制御遅延手段の各電圧遅延素子から出力される遅延進行を正常ロック状態における遅延進行配列と同一の遅延信号配列に並び替えることにより、ミスロック状態で正常ロック状態と同一の遅延信号を形成することができる。
この第3の技術手段では、ミスロック状態で、電圧制御遅延手段の各電圧遅延素子から出力される遅延進行を正常ロック状態における遅延進行配列と同一の遅延信号配列に並び替えることにより、ミスロック状態で正常ロック状態と同一の遅延信号を形成することができる。
さらにまた、第4の技術手段は、上記第3の技術手段において、前記出力信号形成手段は、正常ロック状態における基準周波数信号に対する第1段目の電圧制御遅延素子の遅延時間を基準遅延時間とし、この基準遅延時間と等しい遅延時間の遅延信号を出力する電圧制御遅延素子番号を検出する位相差検出手段と、前記電圧制御遅延手段における各電圧制御遅延素子から入力される遅延信号を、前記位相差検出手段で検出した電圧制御素子番号に基づいて所定順序に並び変える位相選択回路とで構成されていることを特徴としている。
この第4の技術手段では、位相差検出手段で、正常ロック状態での基準周波数信号と第1段目の電圧制御遅延素子の遅延信号との遅延時間を基準遅延時間とし、この基準遅延時間と等しい遅延時間を有する電圧制御遅延素子番号を検出し、位相選択回路で、検出した電圧制御遅延素子番号に基づいて各電圧制御遅延素子から入力される遅延信号を所定順序に並び変えることにより、ミスロック状態でも正常ロック状態と同一の信号配列の遅延出力を得ることができる。
なおさらに、第5の技術手段は、前記第1又は第2の技術手段に記載の遅延型位相同期回路と、該遅延型位相同期回路の電圧制御遅延手段における各電圧制御遅延素子から出力される分散した遅延信号に基づいて前記基準周波数信号を逓倍した逓倍信号を出力するクロック合成回路とを備えたことを特徴とするクロック逓倍回路である。
この第5の技術手段では、遅延型位相同期回路の電圧制御手段における各電圧制御遅延素子から出力される分散した遅延信号に基づいてクロック合成回路で基準周波数信号を逓倍した逓倍信号を出力するので、遅延型位相同期回路のミスロック状態でも正常ロック状態と同一の逓倍クロック信号を容易且つ正確に発生することができる。
この第5の技術手段では、遅延型位相同期回路の電圧制御手段における各電圧制御遅延素子から出力される分散した遅延信号に基づいてクロック合成回路で基準周波数信号を逓倍した逓倍信号を出力するので、遅延型位相同期回路のミスロック状態でも正常ロック状態と同一の逓倍クロック信号を容易且つ正確に発生することができる。
また、第6の技術手段は、前記第3の技術手段に記載の遅延型位相同期回路と、該遅延型位相同期回路の出力信号形成回路における位相選択回路から出力される多相信号を合成するクロック合成回路とを備えたことを特徴とするクロック逓倍回路である。
この第6の技術手段でも、クロック合成回路で、位相選択回路から出力される多相信号を合成して、ミスロック状態でも正常ロック状態と同一の逓倍クロック信号を容易且つ正確に発生することができる。
この第6の技術手段でも、クロック合成回路で、位相選択回路から出力される多相信号を合成して、ミスロック状態でも正常ロック状態と同一の逓倍クロック信号を容易且つ正確に発生することができる。
また、第7の技術手段は、周期がT、各相の位相差がT/N(Nは2以上の整数)のN相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第1クロック合成器と、周期がT、各相の位相差がkT/N(kは2以上N未満の整数)のN相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第2クロック合成器と、前記第1クロック合成器にて生成された逓倍クロックまたは前記第2クロック合成器にて生成された逓倍クロックの少なくともいずれか一方を出力する出力回路とを備えたことを特徴とする。
この第7の技術手段では、正常にロックされた多相クロックだけでなく、ミスロックされた多相クロックからも逓倍クロックを生成させることが可能となる。このため、逓倍クロックを生成するためにミスロックを回避させる必要がなくなり、ミスロックを回避させるための周波数レンジの制約を設ける必要がなくなるともに、再ロックを伴うようなプロセスが不要となる。この結果、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することが可能となり、高速な起動特性が求められるアプリケーションにも容易に適用することができる。
なお、正常にロックされた多相クロックとは、同一の周波数を持つ複数の信号で、多相クロックの周期をT、多相クロックの相数をNとすると、T/NずつエッジのずれたN個のクロック信号をいい、ミスロックされた多相クロックとは、kT/NずつエッジのずれたN個のクロック信号をいう。
また、第8の技術手段は、前記多相クロックの各相間の位相差に基づいて前記第1クロック合成器または前記第2クロック合成器の動作を停止させる制御信号を出力する位相差検出回路を備えたことを特徴とする。
また、第8の技術手段は、前記多相クロックの各相間の位相差に基づいて前記第1クロック合成器または前記第2クロック合成器の動作を停止させる制御信号を出力する位相差検出回路を備えたことを特徴とする。
この第8の技術手段では、同一の逓倍クロックが生成される複数のクロック合成器のうち、実際のミスロック状態に対応して逓倍クロックを生成しているクロック合成器のみを稼動させることができる。このため、ミスロックに対応した逓倍クロックを生成させる複数のクロック合成器を設けた場合においても、消費電力の増大を抑制することが可能となる。
また、第9の技術手段は、前記第2クロック合成器は、2T/N、3T/N、・・・、(N−1)T/Nの位相差の多相クロックにそれぞれ対応して逓倍クロックを生成する(N−2)個のクロック合成器を備えたことを特徴とする。
この第9の技術手段では、ミスロック時に取り得る位相差に対応した逓倍クロックを生成し、そこから正常な逓倍クロックを取り出すことが可能となり、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することができる。
この第9の技術手段では、ミスロック時に取り得る位相差に対応した逓倍クロックを生成し、そこから正常な逓倍クロックを取り出すことが可能となり、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することができる。
また、第10の技術手段は、前記第2クロック合成器に設けられた(N−2)個のクロック合成器は、2T/N、3T/N、・・・、(N−1)T/Nの位相差の多相クロックの各相の配列をT/Nの多相クロックの各相の配列に並べ替える結線部をそれぞれ備えたことを特徴とする。
この第10の技術手段では、ミスロック状態の多相クロックの各相の配列を正常ロック状態の多相クロックの各相の配列に並べ替えることで、ミスロック状態の多相クロックの各相のタイミングを正常ロック状態のタイミングに一致させることが可能となり、ミスロックが発生している場合においても、正常な逓倍クロックを容易に生成させることが可能となる。
この第10の技術手段では、ミスロック状態の多相クロックの各相の配列を正常ロック状態の多相クロックの各相の配列に並べ替えることで、ミスロック状態の多相クロックの各相のタイミングを正常ロック状態のタイミングに一致させることが可能となり、ミスロックが発生している場合においても、正常な逓倍クロックを容易に生成させることが可能となる。
また、第11の技術手段は、前記多相クロックの相数は素数であることを特徴とする。
この第11の技術手段では、ミスロックが生じた場合においても、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となる。このため、どのような位相差でミスロックが生じた場合においても、多相クロックの異なる相のタイミングが一致することを防止することが可能となり、正常な逓倍クロックを生成させることができる。
この第11の技術手段では、ミスロックが生じた場合においても、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となる。このため、どのような位相差でミスロックが生じた場合においても、多相クロックの異なる相のタイミングが一致することを防止することが可能となり、正常な逓倍クロックを生成させることができる。
また、第12の技術手段は、周期TのN相分の多相クロックを出力するN段接続された電圧制御遅延素子と、前記電圧制御遅延素子のN段目からの出力信号の位相と1段目に入力される周期Tの基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する遅延時間制御手段と、位相差T/Nにロックされた多相クロックの論理演算に基づいて逓倍クロックを生成する第1クロック合成器と、2T/N、3T/N、・・・、(N−1)T/Nの位相差のミスロックにそれぞれ対応した多相クロックの論理演算に基づいて逓倍クロックをそれぞれ生成する(N−2)個の第2クロック合成器と、前記第1クロック合成器にて生成された逓倍クロックまたは前記第2クロック合成器にて生成された逓倍クロックの少なくともいずれか1つを出力する出力回路を備えたことを特徴とする。
この第12の技術手段では、ミスロックされた多相クロックから正常な逓倍クロックを生成させることが可能となり、ミスロックを回避させるための周波数レンジの制約を設ける必要がなくなるともに、再ロックを伴うようなプロセスが不要となる。このため、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することが可能となり、高速な起動特性が求められるアプリケーションにも容易に適用することができる。
また、第13の技術手段は、前記電圧制御遅延素子の個数は素数であることを特徴とする。
この第13の技術手段では、ミスロックが生じた場合においても、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となり、正常な逓倍クロックを生成させることができる。
この第13の技術手段では、ミスロックが生じた場合においても、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となり、正常な逓倍クロックを生成させることができる。
さらに、第14の技術手段は、前記請求項1乃至4の何れか1つに記載された遅延型位相同期回路または前記請求項7乃至11の何れか1つに記載されたクロック合成回路を含んで通信機器を構成したことを特徴としている。
この第14の技術手段では、遅延型位相同期回路からミスロック時でも正常ロック時に対応する遅延信号を得ることができるので、この遅延信号から逓倍クロック信号を形成して、RF信号をIF信号に又はその逆に周波数変換する際の局部発振信号を形成することにより、正確な周波数変換を行って、正確な通信処理を行うことができる。
この第14の技術手段では、遅延型位相同期回路からミスロック時でも正常ロック時に対応する遅延信号を得ることができるので、この遅延信号から逓倍クロック信号を形成して、RF信号をIF信号に又はその逆に周波数変換する際の局部発振信号を形成することにより、正確な周波数変換を行って、正確な通信処理を行うことができる。
さらにまた、第15の技術手段は、前記請求項5、6、12又は13の何れか1つに記載されたクロック逓倍回路を含んで通信機器を構成したことを特徴としている。
この第15の技術手段では、クロック逓倍回路からミスロック時でも正常な逓倍クロック信号が発生されるので、この逓倍クロック信号を使用して、RF信号をIF信号に又はその逆に周波数変換する際の局部発振信号を形成することにより、正確な周波数変換を行って、正確な通信処理を行うことができる。
この第15の技術手段では、クロック逓倍回路からミスロック時でも正常な逓倍クロック信号が発生されるので、この逓倍クロック信号を使用して、RF信号をIF信号に又はその逆に周波数変換する際の局部発振信号を形成することにより、正確な周波数変換を行って、正確な通信処理を行うことができる。
以下、本発明の実施形態を図面に基づいて説明する。
図1は本発明の一実施形態を示すブロック図であり、図中、CGはクロック逓倍回路であって、所定周波数の基準周波数信号φ0を発生する基準周波数発振器1と、この基準周波数発振器1で発生される基準周波数信号φ0が入力される遅延型位相同期回路2と、この遅延型位相同期回路2から出力される遅延信号に基づいて所定のクロック信号CPを発生するクロック合成回路9とで構成されている。
図1は本発明の一実施形態を示すブロック図であり、図中、CGはクロック逓倍回路であって、所定周波数の基準周波数信号φ0を発生する基準周波数発振器1と、この基準周波数発振器1で発生される基準周波数信号φ0が入力される遅延型位相同期回路2と、この遅延型位相同期回路2から出力される遅延信号に基づいて所定のクロック信号CPを発生するクロック合成回路9とで構成されている。
遅延型位相同期回路2は、基準周波数発振器1から供給される所定周波数の基準周波数信号φ0が入力されると共に、後述する電圧制御遅延回路7から出力される帰還信号が入力され、両者の位相差を比較する位相比較器3と、この位相比較器3から出力される位相進み信号及び位相遅れ信号が入力されるチャージポンプ4と、このチャージポンプ4の出力信号を積分して電圧信号に変換し、これを制御電圧Vcとして出力するループフィルタ5と、このループフィルタ5から出力される制御電圧Vcを補正する遅延時間補正手段としての遅延時間補正回路6と、基準周波数発振器1から供給される基準周波数信号φ0が入力されると共に、遅延時間補正回路6で補正された制御電圧Vacが入力される素数n個の電圧制御遅延素子を有する電圧制御遅延手段としての電圧制御遅延回路7と、この電圧制御遅延回路7の各電圧制御遅延素子から出力される遅延信号の出力順位を入力される遅延信号の位相差を検出する位相差検出器8の検出信号に基づいて選択する位相選択回路9とを備えている。
ここで、チャージポンプ4及びループフィルタ5で遅延時間制御手段を構成し、位相差検出器8及び位相選択回路9で出力信号形成手段を構成している。
位相比較器3は、入力される基準周波数信号φ0に対する電圧制御遅延回路7から出力される帰還信号φfbの位相差を検出し、例えば基準周波数信号φ0の位相に対して帰還信号φfbの位相が進んでいるときには、位相進み信号SUをチャージポンプ4に出力し、基準周波数信号φ0の位相に対して帰還信号φfbの位相が遅れているときには、位相遅れ信号SDを出力するように構成されている。
位相比較器3は、入力される基準周波数信号φ0に対する電圧制御遅延回路7から出力される帰還信号φfbの位相差を検出し、例えば基準周波数信号φ0の位相に対して帰還信号φfbの位相が進んでいるときには、位相進み信号SUをチャージポンプ4に出力し、基準周波数信号φ0の位相に対して帰還信号φfbの位相が遅れているときには、位相遅れ信号SDを出力するように構成されている。
チャージポンプ4は、位相比較器3から位相進み信号SUが入力されたときにループフィルタ5の容量を充電し、位相遅れ信号SDが入力されたときにループフィルタ5の容量を放電するように構成されている。
ループフィルタ5は、少なくともチャージポンプ4の出力側と接地との間に接続されたコンデンサCを含むローパスフィルタで構成され、位相比較器3からパルス状に出力される位相差出力電流Ipによる電荷をコンデンサCに蓄えて積分することにより、平滑化し、さらにノイズの影響を低減する効果を有し、遅延制御電圧Vcを遅延時間補正回路6に出力する。
ループフィルタ5は、少なくともチャージポンプ4の出力側と接地との間に接続されたコンデンサCを含むローパスフィルタで構成され、位相比較器3からパルス状に出力される位相差出力電流Ipによる電荷をコンデンサCに蓄えて積分することにより、平滑化し、さらにノイズの影響を低減する効果を有し、遅延制御電圧Vcを遅延時間補正回路6に出力する。
遅延時間補正回路6は、ループフィルタ5の遅延制御電圧Vcが一方の入力側に、他方の入力側に補正電圧Vaが入力されるアナログ加算器6aと、補正電圧Vaを形成する補正電圧発生回路6bとで構成されている。ここで、補正電圧発生回路6bは、後述する電圧制御遅延回路7の各電圧制御遅延素子DE1〜DE5の遅延時間が基準周波数信号φ0の1周期分増加させる相当する補正電圧を発生する電圧源6cと、この電圧源6cの電圧と接地電圧とを選択する選択スイッチ6dと、この選択スイッチ6dを後述する位相差検出器8の位相差検出信号に基づいて切換制御する切換制御回路6eとで構成されている。切換制御回路6eは、位相差検出器8から入力された位相差信号が、電圧制御遅延素子数をnとしたときに、基準周波数信号の周期のnk倍(kは自然数)である場合に、選択スイッチ6dを電圧源6c側に切換え、その他の場合に選択スイッチ6dを接地側に切換えるように構成されている。
電圧制御型遅延回路7は、図2に示すように、2,3,5,7,11……で表される素数から選択した1つの素数例えば“5”個の電圧制御遅延素子DE1〜DE5を直列に接続した構成を有し、最終段の電圧制御遅延素子DE5から出力される遅延信号φ5が帰還信号φfbとして位相比較器3に出力され、電圧制御遅延素子DE1に入力される基準周波数信号φ0と各電圧制御遅延素子DE1〜DE5から出力される遅延信号φ1〜φ5とが位相選択回路9に出力される。各電圧制御遅延素子DE1〜DE5は、入力される制御電圧Vcの電圧が増加するにつれて遅延時間が増加するように設定されている。
位相選択回路9は、入力される基準周波数信号φ0及び第5段目の最終遅延信号φ5については選択信号φ0′及びφ5′に固定的に割り付け、残りの遅延信号φ1〜φ4については位相差検出器8で検出した正常ロック状態における基準周波数信号φ0に対する電圧制御遅延素子DE1から入力される遅延信号φ1の遅延時間ΔT1 と等しい遅延時間を有する遅延信号φkに基づいて選択信号φ1′〜φ4′との接続関係を選択し、選択信号φ0′〜φ5′をクロック合成回路10に出力する。
すなわち、図3に示すように、基準周波数信号φ0に対する最終段の遅延信号φ5の総遅延時間をTTDとし、この総遅延時間TTDが基準周波数信号φ0の1周期TBAと等しくなる正常ロック状態であるときの基準周波数信号φ0に対する第1段目の電圧制御遅延素子DE1の遅延時間を基準遅延時間ΔTS (=TBA/5)としたときに、位相差検出器7で基準周波数信号φ0に対する遅延時間がΔTS と等しい遅延素子番号kを検出し、検出した遅延素子番号kが“1”であるときに、遅延信号φ1〜φ4の順番φ1→φ2→φ3→φ4をそのまま選択信号φ1′〜φ4′として選択する。
また、総遅延時間TTDが基準周波数信号φ0の1周期TBAの2倍であるときには、第3段目の遅延信号φ3を選択信号φ1′とし、第1段目の遅延信号φ1を選択信号φ2′とし、第4段目の遅延信号φ4を選択信号φ3′とし、第2段目の遅延信号φ2を選択信号φ4′として選択する。
さらに、総遅延時間TTDが基準周波数信号φ0の1周期TBAの3倍であるときには、第2段目の遅延信号φ2を選択信号φ1′とし、第4段目の遅延信号φ4を選択信号φ2′とし、第1段目の遅延信号φ1を選択信号φ3′とし、第3段目の遅延信号φ3を選択信号φ4′として選択する。
さらに、総遅延時間TTDが基準周波数信号φ0の1周期TBAの3倍であるときには、第2段目の遅延信号φ2を選択信号φ1′とし、第4段目の遅延信号φ4を選択信号φ2′とし、第1段目の遅延信号φ1を選択信号φ3′とし、第3段目の遅延信号φ3を選択信号φ4′として選択する。
さらにまた、総時間TTDが基準周波数信号φ0の1周期TBAの4倍であるときには、第
4段目の遅延信号φ4を選択信号φ1′とし、第3段目の遅延信号φ3を選択信号φ2′とし、第2段目の遅延信号φ2を選択信号φ3′とし、第1段目の遅延信号φ1を選択信号φ4′として選択する。
この位相選択回路8での遅延信号φ1〜φ4の選択順位の決定は、基準遅延時間ΔTS と等しい遅延時間を有する遅延素子番号kが検出されると、遅延信号φ1〜φ4の選択順位はφ0→φk→φ(2*k)→φ(3*k)→φ(4*k)→φ5の順に設定される。ここで、2*k、3*k、4*kが電圧制御遅延素子数4を越える場合には、電圧制御遅延素子数5の整数倍を減算して4以下の数として設定する。
4段目の遅延信号φ4を選択信号φ1′とし、第3段目の遅延信号φ3を選択信号φ2′とし、第2段目の遅延信号φ2を選択信号φ3′とし、第1段目の遅延信号φ1を選択信号φ4′として選択する。
この位相選択回路8での遅延信号φ1〜φ4の選択順位の決定は、基準遅延時間ΔTS と等しい遅延時間を有する遅延素子番号kが検出されると、遅延信号φ1〜φ4の選択順位はφ0→φk→φ(2*k)→φ(3*k)→φ(4*k)→φ5の順に設定される。ここで、2*k、3*k、4*kが電圧制御遅延素子数4を越える場合には、電圧制御遅延素子数5の整数倍を減算して4以下の数として設定する。
また、位相差検出器8は、基準周波数信号φ0と電圧制御遅延回路7の最終段遅延信号φ5との位相差を検出し、これを遅延時間補正回路6の切換制御回路6eに出力する。
さらに、クロック合成回路10は、図2に示すように、位相選択回路9から出力される選択信号φ0′〜φ5′が入力され、選択信号φ0′と選択信号φ3′とが入力されるナンド回路10aと、選択信号φ1′と選択信号φ4′とが入力されるナンド回路10bと、選択信号φ2′と選択信号φ5′とが入力されるナンド回路10cと、選択信号φ3′と選択信号φ1′とが入力されるナンド回路10dと、選択信号φ4′と選択信号φ2′とが入力されるナンド回路10eと、各ナンド回路10a〜10eの出力信号が入力される5入力ナンド回路10fとで構成され、ナンド回路10fから選択信号φ0′〜φ5′に基づいて合成した逓倍クロック信号CPを出力する。
さらに、クロック合成回路10は、図2に示すように、位相選択回路9から出力される選択信号φ0′〜φ5′が入力され、選択信号φ0′と選択信号φ3′とが入力されるナンド回路10aと、選択信号φ1′と選択信号φ4′とが入力されるナンド回路10bと、選択信号φ2′と選択信号φ5′とが入力されるナンド回路10cと、選択信号φ3′と選択信号φ1′とが入力されるナンド回路10dと、選択信号φ4′と選択信号φ2′とが入力されるナンド回路10eと、各ナンド回路10a〜10eの出力信号が入力される5入力ナンド回路10fとで構成され、ナンド回路10fから選択信号φ0′〜φ5′に基づいて合成した逓倍クロック信号CPを出力する。
次に、上記実施形態の動作を説明する。
今、基準周波数発振器1から出力される基準周波数信号φ0が、図3(a)に示すように、オン期間とオフ期間とが等しい周期TBAの矩形波信号であるものとする。
この基準周波数信号φ0が遅延型位相同期回路2の位相比較器3及び電圧制御遅延回路6に供給されると、電圧制御遅延回路7では、その各電圧制御遅延素子DE1〜DE5で遅延されて、最終段の電圧制御遅延素子DE5から出力される遅延信号φ5が帰還信号φfbとして位相比較器3に入力される。初期状態では、電圧制御遅延回路6から出力される帰還信号φfbが出力されないので、位相比較器3で基準周波数信号φ0に対して帰還信号φfbが遅れているものと判断されて、位相遅れ信号SDがチャージポンプ4に出力され、このチャージポンプ4でループフィルタ5のコンデンサCを放電させることにより、このループフィルタ5から出力される遅延制御電圧Vcが小さい値となる。この状態では位相差検出器8で基準周波数信号φ0と最終段遅延信号φ5との位相差を検出できず、位相差が基準周波数信号のnk倍となることがないので、切換制御回路6eで選択スイッチ6dが接地側に切換られており、アナログ加算器6aに“0”の接地電圧が入力されることにより、アナログ加算器6aからループフィルタ5から出力される遅延制御電圧Vc
がそのまま電圧制御遅延回路7の各電圧遅延制御素子DE1〜DE5に供給される。このため、各電圧遅延制御素子DE1〜DE5の遅延時間が最小値に設定される。その後、電圧制御遅延回路7の最終段の電圧遅延素子DE5から遅延信号φ5が出力され、これが帰還信号φfbとして位相比較器3に入力されると、このときの基準周波数信号φ0との位相差に応じて、位相進み信号SU(又は位相遅れ信号SD)が出力され、これに応じてチャージポンプ4によってループフィルタ5のコンデンサCの充電(又は放電)を行って、遅延制御電圧Vcを高く(又は低く)することにより、電圧制御遅延回路6の各電圧遅延素子DE1〜DE5の遅延時間が長く(又は短く)なる。
今、基準周波数発振器1から出力される基準周波数信号φ0が、図3(a)に示すように、オン期間とオフ期間とが等しい周期TBAの矩形波信号であるものとする。
この基準周波数信号φ0が遅延型位相同期回路2の位相比較器3及び電圧制御遅延回路6に供給されると、電圧制御遅延回路7では、その各電圧制御遅延素子DE1〜DE5で遅延されて、最終段の電圧制御遅延素子DE5から出力される遅延信号φ5が帰還信号φfbとして位相比較器3に入力される。初期状態では、電圧制御遅延回路6から出力される帰還信号φfbが出力されないので、位相比較器3で基準周波数信号φ0に対して帰還信号φfbが遅れているものと判断されて、位相遅れ信号SDがチャージポンプ4に出力され、このチャージポンプ4でループフィルタ5のコンデンサCを放電させることにより、このループフィルタ5から出力される遅延制御電圧Vcが小さい値となる。この状態では位相差検出器8で基準周波数信号φ0と最終段遅延信号φ5との位相差を検出できず、位相差が基準周波数信号のnk倍となることがないので、切換制御回路6eで選択スイッチ6dが接地側に切換られており、アナログ加算器6aに“0”の接地電圧が入力されることにより、アナログ加算器6aからループフィルタ5から出力される遅延制御電圧Vc
がそのまま電圧制御遅延回路7の各電圧遅延制御素子DE1〜DE5に供給される。このため、各電圧遅延制御素子DE1〜DE5の遅延時間が最小値に設定される。その後、電圧制御遅延回路7の最終段の電圧遅延素子DE5から遅延信号φ5が出力され、これが帰還信号φfbとして位相比較器3に入力されると、このときの基準周波数信号φ0との位相差に応じて、位相進み信号SU(又は位相遅れ信号SD)が出力され、これに応じてチャージポンプ4によってループフィルタ5のコンデンサCの充電(又は放電)を行って、遅延制御電圧Vcを高く(又は低く)することにより、電圧制御遅延回路6の各電圧遅延素子DE1〜DE5の遅延時間が長く(又は短く)なる。
そして、基準周波数信号φ0と電圧制御遅延回路7から出力される帰還信号φfbとが一致すると位相ロック状態となり、このときの電圧制御遅延回路7における基準周波数信号φ0、各電圧制御遅延素子DE1〜DE5から出力される遅延信号φ1〜φ5が位相選択回路9に供給される。
このとき、図3(b)〜(f)に示すように、電圧制御遅延回路7の最終段の電圧制御遅延素子DE5から出力される遅延信号φ5の基準周波数信号φ0に対する総遅延時間TTDが基準周波数信号φ0の1周期TBAに一致する正常ロック状態では、基準周波数信号φ0に対する第1段目の電圧制御遅延素子DE1の遅延信号φ1の遅延時間ΔT1がTTD/
5=TBA/5であり、これが基準遅延時間ΔTSと一致するので、このことを位相差検出
器7で検出すると、位相選択回路9で入力される基準周波数信号φ0、遅延信号φ1〜φ5がそのまま選択信号φ0′〜φ5′としてクロック合成回路10に出力される。
このとき、図3(b)〜(f)に示すように、電圧制御遅延回路7の最終段の電圧制御遅延素子DE5から出力される遅延信号φ5の基準周波数信号φ0に対する総遅延時間TTDが基準周波数信号φ0の1周期TBAに一致する正常ロック状態では、基準周波数信号φ0に対する第1段目の電圧制御遅延素子DE1の遅延信号φ1の遅延時間ΔT1がTTD/
5=TBA/5であり、これが基準遅延時間ΔTSと一致するので、このことを位相差検出
器7で検出すると、位相選択回路9で入力される基準周波数信号φ0、遅延信号φ1〜φ5がそのまま選択信号φ0′〜φ5′としてクロック合成回路10に出力される。
このため、クロック合成回路10の各ナンド回路10a〜10eから図3(g)〜(k)に示すように、順次所定期間低レベルとなる出力信号が出力され、これらナンド回路10a〜10eの出力信号がナンド回路10fに入力されることにより、このナンド回路10fから図3(l)で示すように基準周波数信号φ0を5逓倍した逓倍パルス信号CPが出力される。
ところで、遅延型位相同期回路2では、上述したように総遅延時間TTDが基準周波数信号φ0の1周期TBAと等しい正常な位相ロック状態以外に、電源投入時等の電源電圧の変動や外乱ノイズの影響によって、総遅延時間TTDが基準周波数信号φ0の2以上の自然数倍となる状態でも電圧制御遅延回路6の最終段の電圧制御遅延素子DE5から出力される遅延信号φ5即ち帰還信号φfbの位相が基準周波数信号φ0の位相と同期して位相ロック状態となるミスロック状態が発生する。
すなわち、例えば図4に示すように、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの2倍となるミスロック状態が発生した場合には、基準周波数信号φ0に対して第1段目の電圧制御遅延素子DE1から出力される遅延信号φ1は遅延時間ΔT1 =TTD/5=2TBA/5=2ΔTSとなり、これに代えて第3段目の電圧制御遅
延素子DE3から出力される遅延信号φ3の遅延時間ΔT3 が基準遅延時間ΔTS と等しくなる。このため、位相差検出器8で電圧制御遅延素子DE3の番号“3”が検出されることにより、位相選択回路9で、電圧制御遅延回路7の電圧制御遅延素子DE3から出力される遅延信号φ3を選択信号φ1′とし、電圧制御遅延素子DE1から出力される遅延信号φ1を選択信号φ2′とし、電圧制御遅延素子DE4から出力される遅延信号φ4を選択信号φ3′とし、電圧制御遅延素子DE2から出力される遅延信号φ2を選択信号φ4′として選択する。
延素子DE3から出力される遅延信号φ3の遅延時間ΔT3 が基準遅延時間ΔTS と等しくなる。このため、位相差検出器8で電圧制御遅延素子DE3の番号“3”が検出されることにより、位相選択回路9で、電圧制御遅延回路7の電圧制御遅延素子DE3から出力される遅延信号φ3を選択信号φ1′とし、電圧制御遅延素子DE1から出力される遅延信号φ1を選択信号φ2′とし、電圧制御遅延素子DE4から出力される遅延信号φ4を選択信号φ3′とし、電圧制御遅延素子DE2から出力される遅延信号φ2を選択信号φ4′として選択する。
このため、位相選択回路9から出力される選択信号φ0′〜φ5′は、前述した図3の正常ロック状態における選択信号φ0′〜φ5′と全く同一となり、このため、クロック合成回路10から出力される逓倍クロック信号CPは図4(l)に示すように正常ロック状態における逓倍クロック信号CPと全く同一の位相及び周期となる。
また、図5に示すように、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの3倍となるミスロック状態が発生した場合には、基準周波数信号φ0に対して第1段目の電圧制御遅延素子DE1から出力される遅延信号φ1が遅延時間ΔT1 =TTD/5=3TBA/5=3ΔTS となる。このため、位相差検出器8で基準遅延時間ΔTS と等しい遅延信号φ2を出力する電圧制御遅延素子DE2の素子番号“2”が検出されることにより、位相選択回路9で、電圧制御遅延回路7の電圧制御遅延素子DE2から出力される遅延信号φ2を選択信号φ1′とし、電圧制御遅延素子DE4から出力される遅延信号φ4を選択信号φ2′とし、電圧制御遅延素子DE1から出力される遅延信号φ1を選択信号φ3′とし、電圧制御遅延素子DE3から出力される遅延信号φ3を選択信号φ4′として選択する。
また、図5に示すように、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの3倍となるミスロック状態が発生した場合には、基準周波数信号φ0に対して第1段目の電圧制御遅延素子DE1から出力される遅延信号φ1が遅延時間ΔT1 =TTD/5=3TBA/5=3ΔTS となる。このため、位相差検出器8で基準遅延時間ΔTS と等しい遅延信号φ2を出力する電圧制御遅延素子DE2の素子番号“2”が検出されることにより、位相選択回路9で、電圧制御遅延回路7の電圧制御遅延素子DE2から出力される遅延信号φ2を選択信号φ1′とし、電圧制御遅延素子DE4から出力される遅延信号φ4を選択信号φ2′とし、電圧制御遅延素子DE1から出力される遅延信号φ1を選択信号φ3′とし、電圧制御遅延素子DE3から出力される遅延信号φ3を選択信号φ4′として選択する。
このため、位相選択回路9から出力される選択信号φ0′〜φ5′は、前述した図3の正常ロック状態における選択信号φ0′〜φ5′と全く同一となり、このため、クロック合成回路10から出力される逓倍クロック信号CPは図5(l)に示すように正常ロック状態における逓倍クロック信号CPと全く同一の位相及び周期となる。
さらに、図6に示すように、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの4倍となるミスロック状態が発生した場合に、基準周波数信号φ0に対して第1段目の電圧制御遅延素子DE1から出力される遅延信号φ1が遅延時間ΔT4 =TTD/5=4TBA/5=4ΔTS となる。このため、位相差検出器8で基準遅延時間ΔTS と等しい遅延信号φ4を出力する電圧制御遅延素子DE4の素子番号“4”が検出されることにより、位相選択回路9で、電圧制御遅延回路7の電圧制御遅延素子DE4から出力される遅延信号φ4を選択信号φ1′とし、電圧制御遅延素子DE3から出力される遅延信号φ3を選択信号φ2′とし、電圧制御遅延素子DE2から出力される遅延信号φ2を選択信号φ3′とし、電圧制御遅延素子DE1から出力される遅延信号φ1を選択信号φ4′として選択する。
さらに、図6に示すように、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの4倍となるミスロック状態が発生した場合に、基準周波数信号φ0に対して第1段目の電圧制御遅延素子DE1から出力される遅延信号φ1が遅延時間ΔT4 =TTD/5=4TBA/5=4ΔTS となる。このため、位相差検出器8で基準遅延時間ΔTS と等しい遅延信号φ4を出力する電圧制御遅延素子DE4の素子番号“4”が検出されることにより、位相選択回路9で、電圧制御遅延回路7の電圧制御遅延素子DE4から出力される遅延信号φ4を選択信号φ1′とし、電圧制御遅延素子DE3から出力される遅延信号φ3を選択信号φ2′とし、電圧制御遅延素子DE2から出力される遅延信号φ2を選択信号φ3′とし、電圧制御遅延素子DE1から出力される遅延信号φ1を選択信号φ4′として選択する。
このため、位相選択回路9から出力される選択信号φ0′〜φ5′は、前述した図3の正常ロック状態における選択信号φ0′〜φ5′と全く同一となり、このため、クロック合成回路10から出力される逓倍クロック信号CPは図7(l)に示すように正常ロック状態における逓倍クロック信号CPと全く同一の位相及び周期となる。
しかしながら、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの5倍となるミスロック状態が発生した場合には、電圧制御遅延回路6の各電圧制御遅延素子DE1〜DE5から出力される遅延信号φ1〜φ5の全てが基準周波数信号φ0の位相及び周期と同一となるため、正常ロック状態と同一の逓倍クロック信号CPを発生することはできない。このときの位相差検出回路8で検出される位相差信号が遅延時間補正回路6の切換制御回路6eに供給され、この切換制御回路6eでは位相差信号が基準周波数信号φ0のnk倍であるので、選択スイッチ6dを電圧源6c側に切換えることにより、アナログ加算器6aに電圧制御遅延回路7の各電圧制御遅延素子DE1〜DE5の最終段遅延時間φ5を基準周波数信号φ0の1周期分増加させる補正電圧Vaが供給される。このため、ループフィルタ5から出力される遅延制御電圧Vcに補正電圧Vaが加算された補正電圧Vacが電圧制御遅延回路7の各電圧制御遅延素子DE1〜DE5に供給されることにより、各電圧制御遅延素子DE1〜DE5での遅延時間が増加されて、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの6倍となるミスロック状態に移行する。
しかしながら、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの5倍となるミスロック状態が発生した場合には、電圧制御遅延回路6の各電圧制御遅延素子DE1〜DE5から出力される遅延信号φ1〜φ5の全てが基準周波数信号φ0の位相及び周期と同一となるため、正常ロック状態と同一の逓倍クロック信号CPを発生することはできない。このときの位相差検出回路8で検出される位相差信号が遅延時間補正回路6の切換制御回路6eに供給され、この切換制御回路6eでは位相差信号が基準周波数信号φ0のnk倍であるので、選択スイッチ6dを電圧源6c側に切換えることにより、アナログ加算器6aに電圧制御遅延回路7の各電圧制御遅延素子DE1〜DE5の最終段遅延時間φ5を基準周波数信号φ0の1周期分増加させる補正電圧Vaが供給される。このため、ループフィルタ5から出力される遅延制御電圧Vcに補正電圧Vaが加算された補正電圧Vacが電圧制御遅延回路7の各電圧制御遅延素子DE1〜DE5に供給されることにより、各電圧制御遅延素子DE1〜DE5での遅延時間が増加されて、電圧制御遅延回路7の総遅延時間TTDが基準周波数信号φ0の1周期TBAの6倍となるミスロック状態に移行する。
この電圧制御遅延回路6の総遅延時間TTDが基準周波数信号φ0の1周期TBAの6倍となるミスロック状態では、電圧制御遅延回路6の各電圧制御遅延素子DE1〜DE5から出力される遅延信号φ1〜φ5は図3の総遅延時間TTDが基準周波数信号φ0の1周期TBAと一致する正常ロック状態と同様となる。さらに、総遅延時間TTDが基準周波数信号φ0の7倍となるミスロック状態となった場合には、図4の総遅延時間TTDが基準周波数信号φ0の1周期TBAの2倍となるミスロック状態と同様となり、以下総遅延時間TTDが基準周波数信号φ0の10倍となるミスロック状態となるまでの間では倍数から“5”を減算した値の倍数と同様となり、11倍〜15倍の範囲では倍数から“10”を減算した値の倍数と同様となる。
このように、上記第1の実施形態によると、遅延型位相同期回路1が正常ロック状態である場合はもとより総遅延時間TTDが基準周波数信号φ0の1周期TBAの2以上の自然数倍(但し、5の倍数を除く)でミスロック状態となった場合でも正常ロック状態と同様の逓倍クロック信号CPを正確に発生することができる。
しかも、電圧制御遅延回路6の電圧制御遅延素子数を素数とすることにより、ミスロック状態となった場合に、各電圧制御遅延素子から出力される遅延信号が同一時刻に重なることがなく、全ての遅延信号が異なる時刻に発生されることになり、ミスロック状態で正常ロック状態と同一の逓倍クロック信号CPを発生させることができる。
しかも、電圧制御遅延回路6の電圧制御遅延素子数を素数とすることにより、ミスロック状態となった場合に、各電圧制御遅延素子から出力される遅延信号が同一時刻に重なることがなく、全ての遅延信号が異なる時刻に発生されることになり、ミスロック状態で正常ロック状態と同一の逓倍クロック信号CPを発生させることができる。
因に、電圧制御遅延回路6の電圧制御遅延素子数を素数以外の数例えば6個とした場合には、総遅延時間TTDが基準周波数信号φ0の2倍でミスロック状態となったときに、図7に示すように、第1段目の電圧制御遅延素子から出力される遅延信号φ1と第4段目の電圧制御遅延素子から出力される遅延信号φ4とが重なり、第2段目の電圧制御遅延素子から出力される遅延信号φ2と第5段目の電圧制御遅延素子から出力される遅延信号φ5とが重なり、第3段目の電圧制御遅延素子から出力される遅延信号φ3と第6段目の電圧制御遅延素子から出力される遅延信号φ6とが重なることになり、これら遅延信号φ1〜φ6から6個の6逓倍クロック信号CPを形成することができず、ミスロック状態となったときに、正常ロック状態と同様の逓倍クロック信号CPを発生することはできない。
また、位相選択回路8を設けない場合には、例えば総遅延時間TTDが基準周波数信号φ0の2倍でミスロック状態となったときに、図8に示すように、クロック合成回路9の各ナンド回路9a〜9eの出力信号が図8(g)〜(k)に示すように、正常ロック状態の図3(g)〜(k)に示す出力信号とは全く異なる信号となることにより、ナンド回路9fから出力される逓倍クロック信号CPの波形も図8(l)に示すように、正常ロック状態に比較して位相及び周期が異なり、正常ロック状態と同一の逓倍クロック信号CPを発生することができない。
さらに、上記第1の実施形態では、電圧制御遅延回路7における最終段の電圧制御遅延素子DE5から出力される遅延信号φ5の基準周波数信号φ0に対する総遅延時間TTDが基準周波数信号φ0の1周期TBAのnk倍となって正常な遅延信号を発生できないミスロック状態が発生する場合には、遅延時間補正回路6で、遅延信号φ5の基準周波数信号φ0に対する総遅延時間TTDが基準周波数信号φ0の1周期TBAのnk+1倍となる補正電圧Vaを発生させて、この補正電圧Vaをループフィルタ5から出力される遅延制御電圧Vcに加算して遅延時間正電圧Vacを電圧制御遅延回路7の各電圧制御遅延素子DE1〜DE5に供給することにより、総遅延時間TTDが基準周波数信号φ0の1周期TBAのnk倍となって正常な遅延信号を発生できないミスロック状態となることを確実に阻止することができ、常に、正常ロック状態と同一のクロック信号CPを発生することができる。
なお、上記第1の実施形態においては位相比較器3が、基準周波数信号φ0の位相に対して帰還信号φfbの位相が進んでいるときには、位相進み信号SUをチャージポンプ4に出力し、基準周波数信号φ0の位相に対して帰還信号φfbの位相が遅れているときには、位相遅れ信号SDを出力するように構成されている場合について説明したが、これに限定されるものではなく、電圧制御遅延回路6の各電圧遅延制御素子DE1〜DE5が、制御電圧Vcが増加するにつれて遅延時間が短くなるように構成されている場合には、基準周波数信号φ0の位相に対して帰還信号φfbの位相が進んでいるときには、位相遅れ信号SDをチャージポンプ4に出力し、基準周波数信号φ0の位相に対して帰還信号φfbの位相が遅れているときには、位相進み信号SUを出力するように構成することもできる。
また、上記第1の実施形態においては、遅延時間補正回路6にアナログ加算器6aを適用した場合について説明したが、これに限定されるものではなく、アナログ減算器を適用して、ループフィルタ5の遅延制御電圧Vcから補正電圧Vaを減算した補正電圧Vacを形成することにより、電圧制御遅延回路7で基準周波数信号φ0の1周期のnk−1倍の最終段遅延信号φ0を得るようにしてもよい。また、補正電圧Vaとしては、電圧制御遅延回路7の総遅延時間を基準周波数信号φ0の1周期分ずらすために必要な電圧に設定する場合に限らず、その自然数倍の電圧を設定したり、負の電圧を設定したりするようにしてもよい。
さらに、上記第1の実施形態においては、電圧制御遅延回路7の電圧制御遅延素子数を“5”に設定した場合について説明したが、これに限定されるものではなく、他の素数に設定することができる。この場合、位相選択回路9で選択する遅延信号φ0〜φ5と選択信号φ0′〜φ5′との関係は、電圧制御遅延回路7の電圧制御遅延素子数をnとし、電圧制御遅延回路7の総遅延時間TTDの基準周波数信号φ0の周期に対する倍数をa(=TTD/TBA)とすると、図9に示すように、総遅延時間TTD=aTBAであるときに、1つの電圧制御遅延素子の遅延時間ΔTはaTBA/nで表される。第k番目の電圧制御遅延素子から出力される遅延信号φkはk個の電圧制御遅延素子を経由しているので、基準周波数信号φ0に対する遅延信号φkの遅延時間はakTBA/nとなる。
遅延信号φ0〜φnと選択信号φ0′〜φn′との関係を定めるには、遅延信号φkの遅延時間がTBA/nとなるように即ちakTBA/n=TBA/nとなるようにkを決めればよいが、kは自然数しかとり得ないので、明らかにakTBA/n≠TBA/nである。
しかし、遅延信号φ1〜φnは全て基準周波数信号φ0に基づく周期信号であるので、基準周波数信号φ0の1周期TBAだけシフトしても同一の信号が得られる。そこで、遅延信号φkの遅延時間TBA/nをyTBA(yは任意の自然数)だけシフトした遅延時間(TBA/n+yTBA)が遅延時間akTBA/nとなるようにkを決めればよく、下記(1)式によってkを求めることができる。
しかし、遅延信号φ1〜φnは全て基準周波数信号φ0に基づく周期信号であるので、基準周波数信号φ0の1周期TBAだけシフトしても同一の信号が得られる。そこで、遅延信号φkの遅延時間TBA/nをyTBA(yは任意の自然数)だけシフトした遅延時間(TBA/n+yTBA)が遅延時間akTBA/nとなるようにkを決めればよく、下記(1)式によってkを求めることができる。
k=(1+ny)/a …………(1)
ここで求めたkを用い、φ0→φk→φ(2*k)→φ(3*k)……と順次位相を選択する。但し、x*kが大きい値となり、φ(x*k)が存在しない(n<x*k)の場合には素子数nの倍数分シフトし、同位相で実在する遅延信号番号に変換する。
すなわち、前述した図4の例では、n=5,a=2であるので、前記(1)式にy=1を代入することにより、k=3を求めることができる。このため、遅延信号φ1〜φ5の位相順序としてはφ0→φ3→φ6→φ9→φ12→φ5となるが、φ6=φ(1+5)=φ1,φ9=φ(4+5)=φ4,φ12=φ(2+10)=φ2となって、結局位相順序としてはφ0→φ3→φ1→φ4→φ2→φ5となり、図4における位相選択回路9の選択順序と一致する。
ここで求めたkを用い、φ0→φk→φ(2*k)→φ(3*k)……と順次位相を選択する。但し、x*kが大きい値となり、φ(x*k)が存在しない(n<x*k)の場合には素子数nの倍数分シフトし、同位相で実在する遅延信号番号に変換する。
すなわち、前述した図4の例では、n=5,a=2であるので、前記(1)式にy=1を代入することにより、k=3を求めることができる。このため、遅延信号φ1〜φ5の位相順序としてはφ0→φ3→φ6→φ9→φ12→φ5となるが、φ6=φ(1+5)=φ1,φ9=φ(4+5)=φ4,φ12=φ(2+10)=φ2となって、結局位相順序としてはφ0→φ3→φ1→φ4→φ2→φ5となり、図4における位相選択回路9の選択順序と一致する。
次に、本発明の第2の実施形態を図10について説明する。
この第2の実施形態では、電圧制御遅延回路7から出力される遅延信号φ0〜φ4の並び替えを行うことなく、正常ロック時と同一のクロック信号CPを得るようにしたものである。
すなわち、第2の実施形態では、図10に示すように、上述した第1の実施形態の構成において、遅延型位相同期回路2の位相選択回路9とクロック合成回路10とが省略されていると共に、位相差検出器8が、これに電圧制御遅延回路7から出力される基準周波数信号φ0及び最終段遅延信号φ5とが入力されて、これら間の位相差信号を出力するように構成され、さらに、電圧制御遅延回路7から出力される基準周波数信号φ0及び各遅延信号φ1〜φ4がアナログ加算器11に供給され、このアナログ加算器11の加算出力がバンドパスフィルタ12を介してクロック信号CPとして出力されることを除いては図1と同様の構成を有し、図1との対応部分には同一符号を付し、その詳細説明はこれを省略する。
この第2の実施形態では、電圧制御遅延回路7から出力される遅延信号φ0〜φ4の並び替えを行うことなく、正常ロック時と同一のクロック信号CPを得るようにしたものである。
すなわち、第2の実施形態では、図10に示すように、上述した第1の実施形態の構成において、遅延型位相同期回路2の位相選択回路9とクロック合成回路10とが省略されていると共に、位相差検出器8が、これに電圧制御遅延回路7から出力される基準周波数信号φ0及び最終段遅延信号φ5とが入力されて、これら間の位相差信号を出力するように構成され、さらに、電圧制御遅延回路7から出力される基準周波数信号φ0及び各遅延信号φ1〜φ4がアナログ加算器11に供給され、このアナログ加算器11の加算出力がバンドパスフィルタ12を介してクロック信号CPとして出力されることを除いては図1と同様の構成を有し、図1との対応部分には同一符号を付し、その詳細説明はこれを省略する。
この第2の実施形態によると、電圧制御遅延回路7から出力される基準周波数信号φ0と遅延信号φ1〜φ4とがアナログ加算器11に入力されることにより、正常ロック状態及びミスロック状態で、基準周波数信号φ0及び遅延信号φ1〜φ4が図3〜図6に示されるように出力されるので、アナログ加算器11からオン状態の遅延信号数に対応する「3」と「2」とが交互に出力されることになり、遅延信号φ1〜φ4の並び替えを行うことなく、正常ロック状態とミスロック状態とで同一のクロック信号CPを得ることができる。
このように、第2の実施形態によると、電圧制御遅延回路7から出力される基準周波数信号φ0と遅延信号φ1〜φ4とが加算信号として入力されるアナログ加算器11及びバンドパスフィルタ12を設けるだけの簡易な構成で、正常ロック状態とミスロック状態とで同一のクロック信号CPを得ることができる。
次に、本発明の第3の実施形態を図11について説明する。
次に、本発明の第3の実施形態を図11について説明する。
この第2の実施形態は、本発明を無線LAN等の無線受信装置に適用したものである。すなわち、第2の実施形態では、図11に示すように、無線受信装置21は、受信アンテナ22と、この受信アンテナ22で受信した受信信号を増幅する低雑音増幅器23と、この低雑音増幅器23で増幅された受信信号の所定帯域のみを通過させるバンドパスフィルタ24と、このバンドパスフィルタ24から出力される受信信号(RF信号)をIF信号にダウンコンバートする周波数変換部25と、この周波数変換部25から出力されるIF信号の所定帯域のみを通過させるバンドパスフィルタ26と、このバンドパスフィルタ26のフィルタ出力が入力されるベースバンド信号処理部27とを備えている。
ここで、周波数変換部25は、所定周波数の発振信号を出力する局部発振器28と、この局部発振器28から入力される発振信号を5逓倍する前述した第1の実施形態における遅延型位相同期回路2とクロック合成回路10とで構成されるクロック逓倍回路CGと、このクロック合成回路10から出力される5逓倍したクロック信号の高調波成分を除去するローパスフィルタ29と、このローパスフィルタ29のフィルタ出力から必要な周波数帯域のみを局部発振信号として通過させるバンドパスフィルタ30と、このバンドパスフィルタ30から出力される局部発振信号が入力されると共に、前述したバンドパスフィルタ24を通過した受信信号が入力されて、受信信号をIF信号にダウンコンバートするミキサ31とを備えている。
この第3の実施形態によると、受信アンテナ22で受信信号を受信すると、この受信信号(RF信号)が低雑音増幅器23で増幅され、バンドパスフィルタ24で必要な帯域のみが通過されて周波数変換部25に供給される。この周波数変換部25では、局部発振器28から出力される局部発振信号がクロック逓倍回路CGで5逓倍されたクロック信号が形成され、この5逓倍されたクロック信号がローパスフィルタ29で高調波成分を除去され、次いでバンドパスフィルタ30で必要な周波数帯域のみを局部発振信号として通過させてミキサ31に供給することにより、このミキサ31によって低雑音増幅器23で増幅しバンドパスフィルタ24を通過した受信信号をIF信号にダウンコンバートし、このミキサ31から出力されるIF信号がバンドパスフィルタ26を介してベースバンド信号処理部27に供給され、このベースバンド信号処理部27で所定の受信処理が行われる。
この第3の実施形態では、周波数変換部25に遅延型位相同期回路2を含むクロック逓倍回路CGを逓倍回路として設けたので、電源投入時等に外乱ノイズや電圧変動によって遅延型位相同期回路1で局部発振信号の1周期で位相ロックする正常ロック状態以外の局部発振信号の整数倍で位相ロックするミスロック状態が発生しても、この遅延型位相同期回路1から出力される逓倍クロック信号が正常ロック状態と同一の逓倍クロック信号として得られるので、ミキサ31でのRF信号からIF信号へのダウンコンバートを正確に行うことができ、良好な受信処理を行うことができる。
なお、上記第3の実施形態においては、上記第1の実施形態におけるクロック逓倍回路CGを適用した場合について説明したが、これに限定されるものではなく、上記第2の実施形態におけるクロック逓倍回路CGを適用するようにしてもよい。また、上記第3の実施形態においては、本発明を無線受信装置に適用した場合について説明したが、これに限定されるものではなく、無線送信装置のIF信号をRF信号にアップコンバートする周波数変換部にも適用することができ、また無線通信装置に限らず光ファイバを使用したデータ伝送装置等の任意の通信機器に適用することができる。
図12は、本発明の第4の実施形態を示すブロック図である。なお、図12の実施形態では、電圧制御遅延回路47が5段接続された電圧制御遅延素子から構成され、5相分の多相クロックφ0〜φ4がクロック合成回路49に入力される場合を例にとって説明する。
図12において、クロック逓倍回路40には、所定周波数の基準周波数信号φ0を発生する基準周波数発振器41と、基準周波数発振器41から供給される所定周波数の基準周波数信号φ0が入力されると共に、電圧制御遅延回路47の最終段からの出力信号φ5が入力され、両者の位相差を比較する位相比較器43と、この位相比較器43から出力される位相進み信号及び位相遅れ信号が入力されるチャージポンプ44と、このチャージポンプ44の出力信号を積分して電圧信号に変換し、これを制御電圧Vcとして出力するループフィルタ45と、このループフィルタ45から出力される制御電圧Vcに基づいて遅延量を制御可能な電圧制御遅延素子を有する電圧制御遅延回路47と、この電圧制御遅延回路47から出力される多相クロックφ0〜φ4に基づいて所定の逓倍クロック信号Tcを発生するクロック合成回路49が設けられている。
図12において、クロック逓倍回路40には、所定周波数の基準周波数信号φ0を発生する基準周波数発振器41と、基準周波数発振器41から供給される所定周波数の基準周波数信号φ0が入力されると共に、電圧制御遅延回路47の最終段からの出力信号φ5が入力され、両者の位相差を比較する位相比較器43と、この位相比較器43から出力される位相進み信号及び位相遅れ信号が入力されるチャージポンプ44と、このチャージポンプ44の出力信号を積分して電圧信号に変換し、これを制御電圧Vcとして出力するループフィルタ45と、このループフィルタ45から出力される制御電圧Vcに基づいて遅延量を制御可能な電圧制御遅延素子を有する電圧制御遅延回路47と、この電圧制御遅延回路47から出力される多相クロックφ0〜φ4に基づいて所定の逓倍クロック信号Tcを発生するクロック合成回路49が設けられている。
ここで、位相比較器43は、入力される基準周波数信号φ0に対する電圧制御遅延回路47の最終段からの出力信号φ5の位相差を検出し、例えば、基準周波数信号φ0の位相に対して出力信号φ5の位相が進んでいる時には、位相進み信号SUをチャージポンプ4に出力し、基準周波数信号φ0の位相に対して出力信号φ5の位相が遅れている時には、位相遅れ信号SDを出力することができる。
チャージポンプ44は、位相比較器43から位相進み信号SUが入力されたときにループフィルタ45の容量を充電し、位相遅れ信号SDが入力されたときにループフィルタ45の容量を放電することができる。
ループフィルタ45は、少なくともチャージポンプ44の出力側と接地との間に接続されたコンデンサCを含むローパスフィルタで構成され、位相比較器43からパルス状に出力される位相差出力電流Ipによる電荷をコンデンサCに蓄えて積分することにより、平滑化し、さらにノイズの影響を低減する効果を有し、電圧制御型遅延回路47の各電圧制御遅延素子に遅延制御電圧Vcを出力することができる。
ループフィルタ45は、少なくともチャージポンプ44の出力側と接地との間に接続されたコンデンサCを含むローパスフィルタで構成され、位相比較器43からパルス状に出力される位相差出力電流Ipによる電荷をコンデンサCに蓄えて積分することにより、平滑化し、さらにノイズの影響を低減する効果を有し、電圧制御型遅延回路47の各電圧制御遅延素子に遅延制御電圧Vcを出力することができる。
電圧制御型遅延回路47は、図2に示すように、5個の電圧制御遅延素子DE1〜DE5を直列に接続した構成を有し、最終段の電圧制御遅延素子DE5から出力信号φ5が位相比較器43に出力され、電圧制御遅延素子DE1に入力される基準周波数信号φ0と各電圧制御遅延素子DE1〜DE4からの出力信号φ1〜φ4とがクロック合成回路49に出力される。各電圧制御遅延素子DE1〜DE5は、入力される制御電圧Vcの電圧が増加するにつれて遅延時間が増加するように設定されている。なお、電圧制御型遅延回路47の電圧制御遅延素子の個数は、2、3、5、7、11・・・で表される素数から選択した1つの素数に設定することが好ましい。また、電圧制御遅延素子DE1に入力される基準周波数信号φ0の代わりに、電圧制御遅延素子DE5からの出力信号φ5をクロック合成回路49に出力するようにしてもよい。
クロック合成回路49は、正常ロック状態の多相クロックφ0〜φ4またはミスロック状態の多相クロックφ0〜φ4に基づいて逓倍クロックTcを生成することができる。すなわち、クロック合成回路49には、位相差がT/5の多相クロックφ0〜φ4に基づいて周期がT/5の逓倍クロックTcを生成するクロック合成器が設けられるとともに、位相差が2T/N、3T/Nおよび4T/Nの多相クロックφ0〜φ4にそれぞれ基づいて周期がT/5の逓倍クロックTcを生成するクロック合成器が設けられている。
ここで、正常ロック時には、位相差がT/5の多相クロックφ0〜φ4がクロック合成回路49に入力されるとともに、ミスロック時には、位相差が2T/5、3T/5または4T/5のいずれかの多相クロックφ0〜φ4がクロック合成回路49に入力される。そして、クロック合成回路49は、位相差がT/5、2T/5、3T/5または4T/5のいずれの多相クロックφ0〜φ4が入力された場合においても、周期がT/5の正常な逓倍クロックTcを出力することができる。
図13は、図12のクロック合成回路49の概略構成を示すブロック図である。
図13において、クロック合成回路49には、多相クロックφ0〜φ4に基づいて逓倍クロックをそれぞれ生成するクロック合成器B1〜B4が設けられるとともに、各クロック合成器B1〜B4からの出力信号OUT1〜OUT4の論理積をとるアンド回路51が設けられている。
図13において、クロック合成回路49には、多相クロックφ0〜φ4に基づいて逓倍クロックをそれぞれ生成するクロック合成器B1〜B4が設けられるとともに、各クロック合成器B1〜B4からの出力信号OUT1〜OUT4の論理積をとるアンド回路51が設けられている。
ここで、クロック合成器B1は、位相差がT/5の多相クロックφ0〜φ4に基づいて逓倍クロックを生成し、クロック合成器B2は、位相差が2T/5の多相クロックφ0〜φ4に基づいて逓倍クロックを生成し、クロック合成器B3は、位相差が3T/5の多相クロックφ0〜φ4に基づいて逓倍クロックを生成し、クロック合成器B4は、位相差が4T/5の多相クロックφ0〜φ4に基づいて逓倍クロックを生成することができる。
すなわち、クロック合成器B1の入力端子は、クロック合成器B1に入力される多相クロックφ0〜φ4がφ0、φ1、φ2、φ3、φ4の順序で配列されるように結線され、クロック合成器B2の入力端子は、クロック合成器B2に入力される多相クロックφ0〜φ4がφ0、φ2、φ4、φ1、φ3の順序で配列されるように結線され、クロック合成器B3の入力端子は、クロック合成器B3に入力される多相クロックφ0〜φ4がφ0、φ3、φ1、φ4、φ2の順序で配列されるように結線され、クロック合成器B4の入力端子は、クロック合成器B4に入力される多相クロックφ0〜φ4がφ0、φ4、φ3、φ2、φ1の順序で配列されるように結線されている。
そして、アンド回路51には、各クロック合成器B1〜B4からの出力信号OUT1〜OUT4が入力され、これらの出力信号OUT1〜OUT4の論理積をとることにより、逓倍クロックTcを出力することができる。
ここで、多相クロックφ0〜φ4の入力順序が異なるように、クロック合成器B1〜B4の入力端子を結線することにより、ミスロック状態の多相クロックφ0〜φ4の各相の配列を正常ロック状態の多相クロックφ0〜φ4の各相の配列に並べ替えることができる。
ここで、多相クロックφ0〜φ4の入力順序が異なるように、クロック合成器B1〜B4の入力端子を結線することにより、ミスロック状態の多相クロックφ0〜φ4の各相の配列を正常ロック状態の多相クロックφ0〜φ4の各相の配列に並べ替えることができる。
このため、正常にロック(位相差がT/5)された多相クロックφ0〜φ4からだけでなく、ミスロック(位相差が2T/5、3T/5または4T/5)された多相クロックφ0〜φ4からも逓倍クロックを生成することが可能となり、ミスロックを回避させるための周波数レンジの制約を設ける必要がなくなるとともに、再ロックを伴うようなプロセスが不要となる。この結果、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することが可能となり、高速な起動特性が求められるアプリケーションにも容易に適用することができる。
なお、多相クロックφ0〜φ4の各相間の位相差Δφが周期Tの倍数となる場合は、各相のクロック信号のエッジが全て揃うので、位相差信号としての意味を持たない。また、6T/5=T/5+Tであるから、位相差Δφについて0<Δφ<Tの間で考えればよい。このため、全てのミスロックに対応して正常な逓倍クロックを生成させるためには、ロック時の位相差がT/5、2T/5、3T/5および4T/5にそれぞれ対応した4個のクロック合成器B1〜B4を設ければよい。
図14は、図13のクロック合成器B1の構成例を示す図である。
図14において、クロック合成器B1には、5個の2入力アンド回路61a〜61eおよび5入力オア回路62が設けられている。そして、2入力アンド回路61a〜61eには、多相クロックφ0〜φ4のうちのφ0−φ2、φ1−φ3、φ2−φ4、φ3−φ0、φ4−φ1の組み合わせがそれぞれ入力される。そして、5入力オア回路62には、2入力アンド回路61a〜61eからの出力信号N1〜N5が入力され、出力信号N1〜N5の論理和が出力信号OUT1として出力される。
図14において、クロック合成器B1には、5個の2入力アンド回路61a〜61eおよび5入力オア回路62が設けられている。そして、2入力アンド回路61a〜61eには、多相クロックφ0〜φ4のうちのφ0−φ2、φ1−φ3、φ2−φ4、φ3−φ0、φ4−φ1の組み合わせがそれぞれ入力される。そして、5入力オア回路62には、2入力アンド回路61a〜61eからの出力信号N1〜N5が入力され、出力信号N1〜N5の論理和が出力信号OUT1として出力される。
図15は、図14のクロック合成器B1の動作を示すタイムチャートである。
図15において、位相差Δ0=T/5の多相クロックφ0〜φ4が図14のクロック合成器B1に入力されると、期間t1では2入力アンド回路61dがオンし、期間t2では2入力アンド回路61eがオンし、期間t3では2入力アンド回路61aがオンし、期間t4では2入力アンド回路61bがオンし、期間t5では2入力アンド回路61cがオンし、期間t1´〜t5´では全ての2入力アンド回路61a〜61eがオフする。このため、5入力オア回路62にて出力信号N1〜N5の論理和をとることにより、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT1を生成することができる。
図15において、位相差Δ0=T/5の多相クロックφ0〜φ4が図14のクロック合成器B1に入力されると、期間t1では2入力アンド回路61dがオンし、期間t2では2入力アンド回路61eがオンし、期間t3では2入力アンド回路61aがオンし、期間t4では2入力アンド回路61bがオンし、期間t5では2入力アンド回路61cがオンし、期間t1´〜t5´では全ての2入力アンド回路61a〜61eがオフする。このため、5入力オア回路62にて出力信号N1〜N5の論理和をとることにより、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT1を生成することができる。
なお、図14の実施形態では、アンド回路61a〜61eおよびオア回路62を用いてクロック合成器B1を構成する方法について説明したが、アンド回路61a〜61eおよびオア回路62の代わりにナンド回路それぞれを用いてクロック合成器B1を構成するようにしてもよい。
また、図13のクロック合成器B2〜B4についても、多相クロックφ0〜φ4の各相の入力順序を異ならせることで、図14のクロック合成器B1の構成をそのまま用いることができる。すわわち、クロック合成器B2では、φ0−φ4、φ2−φ1、φ4−φ3、φ1−φ0、φ3−φ2の組み合わせを図14の2入力アンド回路61a〜61eにそれぞれ入力し、クロック合成器B3では、φ0−φ1、φ3−φ4、φ1−φ2、φ4−φ0、φ2−φ3の組み合わせを図14の2入力アンド回路61a〜61eにそれぞれ入力し、クロック合成器B4では、φ0−φ3、φ4−φ2、φ3−φ1、φ2−φ0、φ1−φ4の組み合わせを図14の2入力アンド回路61a〜61eにそれぞれ入力することができる。
また、図13のクロック合成器B2〜B4についても、多相クロックφ0〜φ4の各相の入力順序を異ならせることで、図14のクロック合成器B1の構成をそのまま用いることができる。すわわち、クロック合成器B2では、φ0−φ4、φ2−φ1、φ4−φ3、φ1−φ0、φ3−φ2の組み合わせを図14の2入力アンド回路61a〜61eにそれぞれ入力し、クロック合成器B3では、φ0−φ1、φ3−φ4、φ1−φ2、φ4−φ0、φ2−φ3の組み合わせを図14の2入力アンド回路61a〜61eにそれぞれ入力し、クロック合成器B4では、φ0−φ3、φ4−φ2、φ3−φ1、φ2−φ0、φ1−φ4の組み合わせを図14の2入力アンド回路61a〜61eにそれぞれ入力することができる。
図16は、位相差が異なる場合の図13のクロック合成回路49の動作を示すタイムチャートである。なお、図16(a)は、多相クロックφ0〜φ4の各相の位相差ΔφがT/5(正常ロック)の時における図13の各クロック合成器B1〜B4からの出力信号OUT1〜OUT4を示し、図16(b)は、多相クロックφ0〜φ4の各相の位相差Δφが2T/5(ミスロック)の時における図13の各クロック合成器B1〜B4からの出力信号OUT1〜OUT4を示し、図16(c)は、多相クロックφ0〜φ4の各相の位相差Δφが3T/5(ミスロック)の時における図13の各クロック合成器B1〜B4からの出力信号OUT1〜OUT4を示し、図16(d)は、多相クロックφ0〜φ4の各相の位相差Δφが4T/5(ミスロック)の時における図13の各クロック合成器B1〜B4からの出力信号OUT1〜OUT4を示す。
図16(a)において、多相クロックφ0〜φ4の各相の位相差ΔφがT/5の場合、クロック合成器B1にて、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT1を生成させることができる。
また、図16(b)において、多相クロックφ0〜φ4の各相の位相差Δφが2T/5の場合、クロック合成器B2にて、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT2を生成させることができる。
また、図16(b)において、多相クロックφ0〜φ4の各相の位相差Δφが2T/5の場合、クロック合成器B2にて、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT2を生成させることができる。
また、図16(c)において、多相クロックφ0〜φ4の各相の位相差Δφが3T/5の場合、クロック合成器B3にて、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT3を生成させることができる。
また、図16(d)において、多相クロックφ0〜φ4の各相の位相差Δφが4T/5の場合、クロック合成器B4にて、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT4を生成させることができる。
また、図16(d)において、多相クロックφ0〜φ4の各相の位相差Δφが4T/5の場合、クロック合成器B4にて、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT4を生成させることができる。
一方、クロック合成器B1〜B4のいずれかにおいて、多相クロックφ0〜φ4の周波数が5逓倍された出力信号OUT1〜OUT4がそれぞれ生成されている場合、他のクロック合成器B1〜B4では、これらの出力信号OUT1〜OUT4と同じタイミングの信号または論理値“1”の信号が生成される。
このため、各クロック合成器B1〜B4からの出力信号OUT1〜OUT4を図13のアンド回路51に入力することにより、他のクロック合成器B1〜B4からの出力信号OUT1〜OUT4の影響を排除しつつ、正常な逓倍クロックTcを出力させることができる。
このため、各クロック合成器B1〜B4からの出力信号OUT1〜OUT4を図13のアンド回路51に入力することにより、他のクロック合成器B1〜B4からの出力信号OUT1〜OUT4の影響を排除しつつ、正常な逓倍クロックTcを出力させることができる。
ここで、図16(a)〜図16(d)の多相クロックφ0〜φ4の各相の波形を比べると、各相の波形の順序は異なるが、組み合わせは等しくなっている。すなわち、多相クロックφ0〜φ4の各相の位相差ΔφがT/5の時のクロックφ1は、位相差Δφが2T/5の時にはクロックφ3に対応し、位相差Δφが3T/5の時にはクロックφ2に対応し、位相差Δφが4T/5の時にはクロックφ4に対応する。また、位相差ΔφがT/5の時のクロックφ2は、位相差Δφが2T/5の時にはクロックφ1に対応し、位相差Δφが3T/5の時にはクロックφ4に対応し、位相差Δφが4T/5の時にはクロックφ3に対応する。また、位相差ΔφがT/5の時のクロックφ3は、位相差Δφが2T/5の時にはクロックφ4に対応し、位相差Δφが3T/5の時にはクロックφ1に対応し、位相差Δφが4T/5の時にはクロックφ2に対応する。また、位相差ΔφがT/5の時のクロックφ4は、位相差Δφが2T/5の時にはクロックφ2に対応し、位相差Δφが3T/5の時にはクロックφ3に対応し、位相差Δφが4T/5の時にはクロックφ1に対応する。
このため、位相差ΔφがT/5の多相クロックφ0〜φ4の各相の配列順序に一致するように、位相差Δφが2T/5、3T/5および4T/5の多相クロックφ0〜φ4の各相の配列順序を並べ替えることにより、ミスロック状態の多相クロックφ0〜φ4の各相のタイミングを正常ロック状態のタイミングに一致させることが可能となり、ミスロックを強制的に回避させることなく、正常な逓倍クロックを生成することが可能となる。
また、電圧制御型遅延回路47の電圧制御遅延素子の個数は、2、3、5、7、11・・・で表される素数から選択した1つの素数に限定することにより、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となる。このため、どのような位相差でミスロックが生じた場合においても、多相クロックの異なる相のタイミングが一致することを防止することが可能となり、正常な逓倍クロックを生成させることができる。
例えば、素数以外の例として、図7に示すように、6相の多相クロックφ0〜φ5について考えると、多相クロックφ0〜φ5の各相間の位相差Δφが2TBA/6(TBAは多相クロックφ0〜φ5の周期)の場合、クロック信号φ0とクロック信号φ3、クロック信号φ1とクロック信号φ4、クロック信号φ2とクロック信号φ5は、それぞれ互いに同じタイミングの信号となる。このため、6相分の多相クロックφ0〜φ5のうちの3相分しか有効に機能しなくなるため、ミスロック時の6相分の多相クロックφ0〜φ5から6逓倍された逓倍クロックを生成することができなくなる。従って、ミスロックを強制的に回避させることなく、正常な逓倍クロックを生成するためには、多相クロックの全ての相の立ち上がりの位置を分散させることが必要となる。
図17は、本発明の第5の実施形態を示すブロック図である。
図17において、クロック合成回路49´には、多相クロックφ0〜φ4に基づいて逓倍クロックをそれぞれ生成するクロック合成器B11〜B14が設けられるとともに、各クロック合成器B11〜B14からの出力信号OUT1〜OUT4の論理和をとるオア回路71が設けられている。ここで、各クロック合成器B11〜B14には、クロック合成器B11〜B14の動作を停止させる制御信号を入力する制御信号入力端子OE1〜OE4が設けられている。また、クロック合成回路49´には、多相クロックφ0〜φ4の各相間の位相差に基づいてクロック合成器B11〜B14の動作を停止させる制御信号を出力する位相差検出回路72が設けられている。
図17において、クロック合成回路49´には、多相クロックφ0〜φ4に基づいて逓倍クロックをそれぞれ生成するクロック合成器B11〜B14が設けられるとともに、各クロック合成器B11〜B14からの出力信号OUT1〜OUT4の論理和をとるオア回路71が設けられている。ここで、各クロック合成器B11〜B14には、クロック合成器B11〜B14の動作を停止させる制御信号を入力する制御信号入力端子OE1〜OE4が設けられている。また、クロック合成回路49´には、多相クロックφ0〜φ4の各相間の位相差に基づいてクロック合成器B11〜B14の動作を停止させる制御信号を出力する位相差検出回路72が設けられている。
ここで、クロック合成器B11の入力端子は、クロック合成器B11に入力される多相クロックφ0〜φ4がφ0、φ1、φ2、φ3、φ4の順序で配列されるように結線され、クロック合成器B12の入力端子は、クロック合成器B12に入力される多相クロックφ0〜φ4がφ0、φ2、φ4、φ1、φ3の順序で配列されるように結線され、クロック合成器B13の入力端子は、クロック合成器B13に入力される多相クロックφ0〜φ4がφ0、φ3、φ1、φ4、φ2の順序で配列されるように結線され、クロック合成器B14の入力端子は、クロック合成器B14に入力される多相クロックφ0〜φ4がφ0、φ4、φ3、φ2、φ1の順序で配列されるように結線されている。
また、位相差検出回路72には、多相クロックφ0〜φ4のうちのクロック信号φ0、φ1が入力されるとともに、位相差検出回路72の出力は、クロック合成器B11〜B14の動作をそれぞれ停止させる制御信号を入力する制御信号入力端子OE1〜OE4に接続されている。
そして、多相クロックφ0〜φ4がクロック合成回路49´に入力されると、クロック合成器B11〜B14は、位相差がT/N、2T/N、3T/Nおよび4T/Nの多相クロックφ0〜φ4にそれぞれ基づいて、周期がT/5の逓倍クロックTcをそれぞれ生成することができる。
そして、多相クロックφ0〜φ4がクロック合成回路49´に入力されると、クロック合成器B11〜B14は、位相差がT/N、2T/N、3T/Nおよび4T/Nの多相クロックφ0〜φ4にそれぞれ基づいて、周期がT/5の逓倍クロックTcをそれぞれ生成することができる。
ここで、位相差検出回路72は、クロック信号φ0、φ1間の位相差を判定する。そして、クロック信号φ0、φ1間の位相差がT/Nの場合、クロック合成器B12〜B14の動作をそれぞれ停止させ、クロック信号φ0、φ1間の位相差が2T/Nの場合、クロック合成器B11、B13、B14の動作をそれぞれ停止させ、クロック信号φ0、φ1間の位相差が3T/Nの場合、クロック合成器B11、B12、B14の動作をそれぞれ停止させ、クロック信号φ0、φ1間の位相差が4/Nの場合、クロック合成器B11〜B13の動作をそれぞれ停止させる。
そして、オア回路71には、各クロック合成器B11〜B14からの出力信号OUT1〜OUT4が入力される。ここで、位相差検出回路72にて動作が停止された各クロック合成器B11〜B14の出力信号OUT1〜OUT4は論理値“0”となるため、これらの出力信号OUT11〜OUT14の論理和をとることにより、逓倍クロックTcを出力することができる。
これにより、同一の逓倍クロックが生成される複数のクロック合成器B11〜B14のうち、実際のミスロック状態に対応して逓倍クロックTcを生成しているクロック合成器B11〜B14のみを稼動させることができる。このため、ミスロックに対応した逓倍クロックをTc生成させる複数のクロック合成器B11〜B14を設けた場合においても、消費電力の増大を抑制することが可能となる。
なお、上述した図12のクロック逓倍回路は、図11のクロック逓倍回路CGの代わりに用いるようにしてもよく、また、図12のクロック逓倍回路は、無線送信装置のIF信号をRF信号にアップコンバートする周波数変換部にも適用することができ、また無線通信装置に限らず光ファイバを使用したデータ伝送装置等の任意の通信機器に適用することができる。
CG…クロック逓倍回路、1、41…基準信号発生器、2…電圧制御型位相同期回路、3、43…位相比較器、4、44…チャージポンプ、5、45…ループフィルタ、6…遅延時間補正回路、7、47…電圧制御遅延回路、DE1〜DE5…電圧制御遅延素子、8…位相差検出器、9…位相選択回路、10、49、49´…クロック合成回路、10a〜10f…ナンド回路、11…アナログ加算器、12…バンドパスフィルタ、21…無線受信機、22…受信アンテナ、23…低雑音増幅器、24…バンドパスフィルタ、25…周波数変換部、26…バンドパスフィルタ、27…ベースバンド信号処理部、28…局部発振器、29…ローパスフィルタ、30…バンドパスフィルタ、31…ミキサ、40…クロック逓倍回路、B1〜B4、B11〜B14…クロック合成器、51、61a〜61e…アンド回路、62、71…オア回路、72…位相差検出回路、OE1〜OE4…制御信号入力端子
Claims (15)
- 基準周波数信号と帰還信号の位相を比較し、その差に応じた誤差信号を出力する位相比較器と、この誤差信号に基づいて遅延時間制御信号を形成する遅延時間制御手段と、前記基準周波数信号が入力され、これを前記遅延時間制御信号によって制御される遅延時間だけ遅延させた遅延信号を前記帰還信号として位相比較器に出力する電圧制御遅延手段とを備えた遅延型位相同期回路において、
前記電圧制御遅延手段は、複数の電圧制御遅延素子を有し、各電圧制御遅延素子から出力される遅延信号の立ち上がりが分散するように当該電圧制御遅延素子数が素数に選定されていることを特徴とする遅延型位相同期回路。 - 前記電圧制御遅延手段の電圧制御遅延素子数をnとしたとき、当該電圧制御遅延手段の最終段出力信号と基準周波数信号との位相差が、基準周波数信号の周期のnk倍(kは自然数)であることを検出する位相差検出手段と、該位相差検出手段で、基準周波数信号の周期のnk倍の位相差を検出したときに、前記遅延時間制御手段から出力される遅延時間制御信号を補正する遅延時間補正手段を備えていることを特徴とする請求項1記載の遅延型位相同期回路。
- 正常ロック状態を除くミスロック状態で、前記電圧制御遅延手段における各電圧遅延素子から出力される遅延信号を正常ロック状態における遅延信号配列と同一の遅延信号配列に並び替える出力信号形成手段を備えていることを特徴とする請求項1又は2に記載の遅延型位相同期回路。
- 前記出力信号形成手段は、正常ロック状態における基準周波数信号に対する第1段目の電圧制御遅延素子の遅延時間を基準遅延時間とし、この基準遅延時間と等しい遅延時間の遅延信号を出力する電圧制御遅延素子番号を検出する位相差検出手段と、前記電圧制御遅延手段における各電圧制御遅延素子から入力される遅延信号を、前記位相差検出手段で検出した電圧制御素子番号に基づいて所定順序に並び変える位相選択回路とで構成されていることを特徴とする請求項3に記載の遅延型位相同期回路。
- 前記請求項1又は2に記載の遅延型位相同期回路と、該遅延型位相同期回路の電圧制御遅延手段における各電圧制御遅延素子から出力される分散した遅延信号に基づいて前記基準周波数信号を逓倍した逓倍信号を出力するクロック合成回路とを備えたことを特徴とするクロック逓倍回路。
- 前記請求項3に記載の遅延型位相同期回路と、該遅延型位相同期回路の出力信号形成回路における位相選択回路から出力される多相信号を合成するクロック合成回路とを備えたことを特徴とするクロック逓倍回路。
- 周期がT、各相の位相差がT/N(Nは2以上の整数)のN相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第1クロック合成器と、
周期がT、各相の位相差がkT/N(kは2以上N未満の整数)のN相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第2クロック合成器と、
前記第1クロック合成器にて生成された逓倍クロックまたは前記第2クロック合成器にて生成された逓倍クロックの少なくともいずれか一方を出力する出力回路とを備えたことを特徴とするクロック合成回路。 - 前記多相クロックの各相間の位相差に基づいて前記第1クロック合成器または前記第2クロック合成器の動作を停止させる制御信号を出力する位相差検出回路を備えたことを特徴とする請求項7記載のクロック合成回路。
- 前記第2クロック合成器は、2T/N、3T/N、・・・、(N−1)T/Nの位相差の多相クロックにそれぞれ対応して逓倍クロックを生成する(N−2)個のクロック合成器を備えたことを特徴とする請求項7または8記載のクロック合成回路。
- 前記第2クロック合成器に設けられた(N−2)個のクロック合成器は、2T/N、3T/N、・・・、(N−1)T/Nの位相差の多相クロックの各相の配列をT/Nの多相クロックの各相の配列に並べ替える結線部をそれぞれ備えたことを特徴とする請求項9記載のクロック合成回路。
- 前記多相クロックの相数は素数であることを特徴とする請求項7〜10のいずれか1項記載のクロック合成回路。
- 周期TのN相分の多相クロックを出力するN段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のN段目からの出力信号の位相と1段目に入力される周期Tの基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する遅延時間制御手段と、
位相差T/Nにロックされた多相クロックの論理演算に基づいて逓倍クロックを生成する第1クロック合成器と、
2T/N、3T/N、・・・、(N−1)T/Nの位相差のミスロックにそれぞれ対応した多相クロックの論理演算に基づいて逓倍クロックをそれぞれ生成する(N−2)個の第2クロック合成器と、
前記第1クロック合成器にて生成された逓倍クロックまたは前記第2クロック合成器にて生成された逓倍クロックの少なくともいずれか1つを出力する出力回路を備えたことを特徴とするクロック逓倍回路。 - 前記電圧制御遅延素子の個数は素数であることを特徴とする請求項12記載のクロック逓倍回路。
- 前記請求項1乃至4の何れか1つに記載された遅延型位相同期回路または前記請求項7乃至11の何れか1つに記載されたクロック合成回路を含んで構成されたことを特徴とする通信機器。
- 前記請求項5、6、12又は13の何れか1つに記載されたクロック逓倍回路を含んで構成されたことを特徴とする通信機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004042550A JP2005102120A (ja) | 2003-09-04 | 2004-02-19 | 遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003312417 | 2003-09-04 | ||
JP2004042550A JP2005102120A (ja) | 2003-09-04 | 2004-02-19 | 遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005102120A true JP2005102120A (ja) | 2005-04-14 |
Family
ID=34467614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004042550A Pending JP2005102120A (ja) | 2003-09-04 | 2004-02-19 | 遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005102120A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100998259B1 (ko) | 2008-07-24 | 2010-12-03 | 포항공과대학교 산학협력단 | 다중위상신호 생성기 및 지연 값 제어신호 생성방법 |
US7886178B2 (en) | 2007-03-07 | 2011-02-08 | Elpida Memory, Inc. | Semiconductor memory apparatus |
CN107797442A (zh) * | 2017-11-08 | 2018-03-13 | 安凯(广州)微电子技术有限公司 | 时间数字转换装置及数字锁相环 |
-
2004
- 2004-02-19 JP JP2004042550A patent/JP2005102120A/ja active Pending
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