JP2005102120A - 遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器 - Google Patents

Abstract

【課題】 ミスロック状態でも正常なクロック信号を発生させることができる遅延型位相同期回路及びこれを使用した通信機器を提供する。
【解決手段】 基準周波数信号φ０と帰還信号φｆｂの位相を比較し、その差に応じた誤差信号を出力する位相比較器３と、この誤差信号に基づいて遅延時間制御信号を形成する遅延時間制御手段４，５と、前記基準周波数信号が入力され、これを前記遅延時間制御信号によって制御される遅延時間だけ遅延させる複数の電圧制御遅延素子ＤＥ１〜ＤＥ５を有し、最終段の遅延信号を前記帰還信号として位相比較器３に出力する電圧制御遅延手段７とを備えた遅延型位相同期回路において、前記電圧制御遅延手段７は、電圧制御遅延素子数が各電圧制御遅延素子から出力される遅延信号の立ち上がりを分散するように素数に選定されている。
【選択図】 図２

Description

本発明は、通信機器に使用される逓倍回路等に適用され、入力信号を制御電圧に応じて遅延する遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器に関する。

従来の遅延型位相同期回路としては、例えば基準信号から、この基準信号の周波数と異なる周波数を有するクロック信号を生成する遅延ロックループによるクロック逓倍回路であって、このクロック逓倍回路は互いに直列接続された複数の遅延要素を有する遅延ロックループ回路を含み、各遅延要素は調整可能な時間量だけ基準信号を遅延させた遅延信号を出力し、第１マルチプレクサは遅延信号のうちの１個を位相検出器に送信し、位相検出器は、遅延信号の周波数と基準信号の周波数の差を示す制御信号を出力し、フィードバックループは制御信号を位相検出器から遅延素子へ送り、各遅延素子は制御信号にしたがって各遅延要素が基準信号を遅延させる時間量を調整し、さらにクロック逓倍回路は複数個の遅延信号を論理的に組合せる１個以上の混合回路を含み、第２マルチプレクサは受信される複数個の組合せ論理信号のうちの１個をクロック信号として出力するように構成したものが知られている（例えば、特許文献１参照）。

また、遅延同期型クロック逓倍回路のミスロックを防止するために、正常ロックかどうかを判別し、正常ロックでない場合に遅延量を強制的に増減させる方法がある（例えば、特許文献２参照）。
特開平７−２０２６５５号公報（第１頁、図４） 特開２００３−２５９８４５号公報

しかしながら、上記特許文献１に記載された従来例にあっては、基準信号と遅延ロックループ回路の遅延信号との位相が揃えられるだけであるため、基準信号と遅延信号との位相差は理論上基準信号の周期Ｔの整数倍なら全てロックすることが可能であり、各遅延素子の遅延信号が所定の遅延時間有して時間順次に出力される状態となる正常なロック状態では図３に示すように、波形の整ったクロック信号を合成することができるが、各遅延素子の遅延信号の出力順序がバラバラとなるミスロック（不正ロックまたはハーモニックロックとも言う。）状態では、図８に示すように、クロック信号の波形が正常なロック状態に比較して位相及び周期の異なるクロック信号が合成されることになり、正常なクロック信号を発生することができないという未解決の課題がある。

また、上記特許文献２に記載された従来例にあっては、ロック状態から故意にロックを逸脱させ、再びロックを試みるというプロセスを経る。このため、ミスロックが発生した場合、正常な逓倍クロックが得られるまでに通常の数倍の時間を要し、スタートアップ時間が長くなることから、高速な起動特性が求められるアプリケーションには好ましくなかった。

そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、ミスロック状態でも正常なクロック信号を発生させることができる遅延型位相同期回路、クロック合成回路、クロック逓倍回路及び通信機器を提供することを目的としている。

第１の技術手段は、基準周波数信号と帰還信号の位相を比較し、その差に応じた誤差信号を出力する位相比較器と、この誤差信号に基づいて遅延時間制御信号を形成する遅延時間制御手段と、前記基準周波数信号が入力され、これを前記遅延時間制御信号によって制御された遅延信号を前記帰還信号として位相比較器に出力する電圧制御遅延手段とを備えた遅延型位相同期回路において、前記電圧制御遅延手段は、複数の電圧制御遅延素子を有し、各電圧制御遅延素子から出力される遅延信号の立ち上がりを分散するように当該電圧制御遅延素子数が素数に選定されていることを特徴としている。

この第１の技術手段では、電圧制御遅延手段の電圧制御遅延素子数を素数即ち２，３，５，７，１１，１３……とすることにより、全ての電圧制御遅延素子から出力される遅延信号が同一時刻で重なることなく全て異なる位相をもつ独立した信号とすることができ、これら電圧制御遅延素子から出力される遅延信号を合成することにより、正常なクロック信号を形成することができる。

また、第２の技術手段は、前記第１の技術手段において、前記電圧制御遅延手段の電圧制御遅延素子数をｎとしたとき、当該電圧制御遅延手段の最終段出力信号と基準周波数信号との位相差が、基準周波数信号の周期のｎｋ倍（ｋは自然数）であることを検出する位相差検出手段と、該位相差検出手段で、基準周波数信号の周期のｎｋ倍の位相差を検出したときに、前記遅延時間制御手段から出力される遅延時間制御信号を補正する遅延時間補正手段を備えていることを特徴としている。

この第２の技術手段では、電圧制御遅延手段の最終段出力信号と基準周波数信号との位相差が、基準周波数信号の周期のｎｋ倍の場合には全ての電圧制御遅延素子から出力される遅延信号が基準周波数信号と同一波形となり、クロック信号を形成することはできないので、このミスロック状態となるときに遅延時間補正手段で、電圧制御遅延素子の遅延時間を補正することにより、基準周波数信号の周期のｎｋ倍の位相差でのミスロック状態の発生を阻止する。

さらに、第３の技術手段は、第１又は第２の技術手段において、正常ロック状態を除くミスロック状態で、前記電圧制御遅延手段における各電圧遅延素子から出力される遅延信号を正常ロック状態における遅延信号配列と同一の遅延信号配列に並び替える出力信号形成手段を備えていることを特徴としている。
この第３の技術手段では、ミスロック状態で、電圧制御遅延手段の各電圧遅延素子から出力される遅延進行を正常ロック状態における遅延進行配列と同一の遅延信号配列に並び替えることにより、ミスロック状態で正常ロック状態と同一の遅延信号を形成することができる。

さらにまた、第４の技術手段は、上記第３の技術手段において、前記出力信号形成手段は、正常ロック状態における基準周波数信号に対する第１段目の電圧制御遅延素子の遅延時間を基準遅延時間とし、この基準遅延時間と等しい遅延時間の遅延信号を出力する電圧制御遅延素子番号を検出する位相差検出手段と、前記電圧制御遅延手段における各電圧制御遅延素子から入力される遅延信号を、前記位相差検出手段で検出した電圧制御素子番号に基づいて所定順序に並び変える位相選択回路とで構成されていることを特徴としている。

この第４の技術手段では、位相差検出手段で、正常ロック状態での基準周波数信号と第１段目の電圧制御遅延素子の遅延信号との遅延時間を基準遅延時間とし、この基準遅延時間と等しい遅延時間を有する電圧制御遅延素子番号を検出し、位相選択回路で、検出した電圧制御遅延素子番号に基づいて各電圧制御遅延素子から入力される遅延信号を所定順序に並び変えることにより、ミスロック状態でも正常ロック状態と同一の信号配列の遅延出力を得ることができる。

なおさらに、第５の技術手段は、前記第１又は第２の技術手段に記載の遅延型位相同期回路と、該遅延型位相同期回路の電圧制御遅延手段における各電圧制御遅延素子から出力される分散した遅延信号に基づいて前記基準周波数信号を逓倍した逓倍信号を出力するクロック合成回路とを備えたことを特徴とするクロック逓倍回路である。
この第５の技術手段では、遅延型位相同期回路の電圧制御手段における各電圧制御遅延素子から出力される分散した遅延信号に基づいてクロック合成回路で基準周波数信号を逓倍した逓倍信号を出力するので、遅延型位相同期回路のミスロック状態でも正常ロック状態と同一の逓倍クロック信号を容易且つ正確に発生することができる。

また、第６の技術手段は、前記第３の技術手段に記載の遅延型位相同期回路と、該遅延型位相同期回路の出力信号形成回路における位相選択回路から出力される多相信号を合成するクロック合成回路とを備えたことを特徴とするクロック逓倍回路である。
この第６の技術手段でも、クロック合成回路で、位相選択回路から出力される多相信号を合成して、ミスロック状態でも正常ロック状態と同一の逓倍クロック信号を容易且つ正確に発生することができる。

また、第７の技術手段は、周期がＴ、各相の位相差がＴ／Ｎ（Ｎは２以上の整数）のＮ相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第１クロック合成器と、周期がＴ、各相の位相差がｋＴ／Ｎ（ｋは２以上Ｎ未満の整数）のＮ相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第２クロック合成器と、前記第１クロック合成器にて生成された逓倍クロックまたは前記第２クロック合成器にて生成された逓倍クロックの少なくともいずれか一方を出力する出力回路とを備えたことを特徴とする。

この第７の技術手段では、正常にロックされた多相クロックだけでなく、ミスロックされた多相クロックからも逓倍クロックを生成させることが可能となる。このため、逓倍クロックを生成するためにミスロックを回避させる必要がなくなり、ミスロックを回避させるための周波数レンジの制約を設ける必要がなくなるともに、再ロックを伴うようなプロセスが不要となる。この結果、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することが可能となり、高速な起動特性が求められるアプリケーションにも容易に適用することができる。

なお、正常にロックされた多相クロックとは、同一の周波数を持つ複数の信号で、多相クロックの周期をＴ、多相クロックの相数をＮとすると、Ｔ／ＮずつエッジのずれたＮ個のクロック信号をいい、ミスロックされた多相クロックとは、ｋＴ／ＮずつエッジのずれたＮ個のクロック信号をいう。
また、第８の技術手段は、前記多相クロックの各相間の位相差に基づいて前記第１クロック合成器または前記第２クロック合成器の動作を停止させる制御信号を出力する位相差検出回路を備えたことを特徴とする。

この第８の技術手段では、同一の逓倍クロックが生成される複数のクロック合成器のうち、実際のミスロック状態に対応して逓倍クロックを生成しているクロック合成器のみを稼動させることができる。このため、ミスロックに対応した逓倍クロックを生成させる複数のクロック合成器を設けた場合においても、消費電力の増大を抑制することが可能となる。

また、第９の技術手段は、前記第２クロック合成器は、２Ｔ／Ｎ、３Ｔ／Ｎ、・・・、（Ｎ−１）Ｔ／Ｎの位相差の多相クロックにそれぞれ対応して逓倍クロックを生成する（Ｎ−２）個のクロック合成器を備えたことを特徴とする。
この第９の技術手段では、ミスロック時に取り得る位相差に対応した逓倍クロックを生成し、そこから正常な逓倍クロックを取り出すことが可能となり、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することができる。

また、第１０の技術手段は、前記第２クロック合成器に設けられた（Ｎ−２）個のクロック合成器は、２Ｔ／Ｎ、３Ｔ／Ｎ、・・・、（Ｎ−１）Ｔ／Ｎの位相差の多相クロックの各相の配列をＴ／Ｎの多相クロックの各相の配列に並べ替える結線部をそれぞれ備えたことを特徴とする。
この第１０の技術手段では、ミスロック状態の多相クロックの各相の配列を正常ロック状態の多相クロックの各相の配列に並べ替えることで、ミスロック状態の多相クロックの各相のタイミングを正常ロック状態のタイミングに一致させることが可能となり、ミスロックが発生している場合においても、正常な逓倍クロックを容易に生成させることが可能となる。

また、第１１の技術手段は、前記多相クロックの相数は素数であることを特徴とする。
この第１１の技術手段では、ミスロックが生じた場合においても、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となる。このため、どのような位相差でミスロックが生じた場合においても、多相クロックの異なる相のタイミングが一致することを防止することが可能となり、正常な逓倍クロックを生成させることができる。

また、第１２の技術手段は、周期ＴのＮ相分の多相クロックを出力するＮ段接続された電圧制御遅延素子と、前記電圧制御遅延素子のＮ段目からの出力信号の位相と１段目に入力される周期Ｔの基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する遅延時間制御手段と、位相差Ｔ／Ｎにロックされた多相クロックの論理演算に基づいて逓倍クロックを生成する第１クロック合成器と、２Ｔ／Ｎ、３Ｔ／Ｎ、・・・、（Ｎ−１）Ｔ／Ｎの位相差のミスロックにそれぞれ対応した多相クロックの論理演算に基づいて逓倍クロックをそれぞれ生成する（Ｎ−２）個の第２クロック合成器と、前記第１クロック合成器にて生成された逓倍クロックまたは前記第２クロック合成器にて生成された逓倍クロックの少なくともいずれか１つを出力する出力回路を備えたことを特徴とする。

この第１２の技術手段では、ミスロックされた多相クロックから正常な逓倍クロックを生成させることが可能となり、ミスロックを回避させるための周波数レンジの制約を設ける必要がなくなるともに、再ロックを伴うようなプロセスが不要となる。このため、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することが可能となり、高速な起動特性が求められるアプリケーションにも容易に適用することができる。

また、第１３の技術手段は、前記電圧制御遅延素子の個数は素数であることを特徴とする。
この第１３の技術手段では、ミスロックが生じた場合においても、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となり、正常な逓倍クロックを生成させることができる。

さらに、第１４の技術手段は、前記請求項１乃至４の何れか１つに記載された遅延型位相同期回路または前記請求項７乃至１１の何れか１つに記載されたクロック合成回路を含んで通信機器を構成したことを特徴としている。
この第１４の技術手段では、遅延型位相同期回路からミスロック時でも正常ロック時に対応する遅延信号を得ることができるので、この遅延信号から逓倍クロック信号を形成して、ＲＦ信号をＩＦ信号に又はその逆に周波数変換する際の局部発振信号を形成することにより、正確な周波数変換を行って、正確な通信処理を行うことができる。

さらにまた、第１５の技術手段は、前記請求項５、６、１２又は１３の何れか１つに記載されたクロック逓倍回路を含んで通信機器を構成したことを特徴としている。
この第１５の技術手段では、クロック逓倍回路からミスロック時でも正常な逓倍クロック信号が発生されるので、この逓倍クロック信号を使用して、ＲＦ信号をＩＦ信号に又はその逆に周波数変換する際の局部発振信号を形成することにより、正確な周波数変換を行って、正確な通信処理を行うことができる。

以下、本発明の実施形態を図面に基づいて説明する。
図１は本発明の一実施形態を示すブロック図であり、図中、ＣＧはクロック逓倍回路であって、所定周波数の基準周波数信号φ０を発生する基準周波数発振器１と、この基準周波数発振器１で発生される基準周波数信号φ０が入力される遅延型位相同期回路２と、この遅延型位相同期回路２から出力される遅延信号に基づいて所定のクロック信号ＣＰを発生するクロック合成回路９とで構成されている。

遅延型位相同期回路２は、基準周波数発振器１から供給される所定周波数の基準周波数信号φ０が入力されると共に、後述する電圧制御遅延回路７から出力される帰還信号が入力され、両者の位相差を比較する位相比較器３と、この位相比較器３から出力される位相進み信号及び位相遅れ信号が入力されるチャージポンプ４と、このチャージポンプ４の出力信号を積分して電圧信号に変換し、これを制御電圧Ｖｃとして出力するループフィルタ５と、このループフィルタ５から出力される制御電圧Ｖｃを補正する遅延時間補正手段としての遅延時間補正回路６と、基準周波数発振器１から供給される基準周波数信号φ０が入力されると共に、遅延時間補正回路６で補正された制御電圧Ｖａｃが入力される素数ｎ個の電圧制御遅延素子を有する電圧制御遅延手段としての電圧制御遅延回路７と、この電圧制御遅延回路７の各電圧制御遅延素子から出力される遅延信号の出力順位を入力される遅延信号の位相差を検出する位相差検出器８の検出信号に基づいて選択する位相選択回路９とを備えている。

ここで、チャージポンプ４及びループフィルタ５で遅延時間制御手段を構成し、位相差検出器８及び位相選択回路９で出力信号形成手段を構成している。
位相比較器３は、入力される基準周波数信号φ０に対する電圧制御遅延回路７から出力される帰還信号φｆｂの位相差を検出し、例えば基準周波数信号φ０の位相に対して帰還信号φｆｂの位相が進んでいるときには、位相進み信号ＳＵをチャージポンプ４に出力し、基準周波数信号φ０の位相に対して帰還信号φｆｂの位相が遅れているときには、位相遅れ信号ＳＤを出力するように構成されている。

チャージポンプ４は、位相比較器３から位相進み信号ＳＵが入力されたときにループフィルタ５の容量を充電し、位相遅れ信号ＳＤが入力されたときにループフィルタ５の容量を放電するように構成されている。
ループフィルタ５は、少なくともチャージポンプ４の出力側と接地との間に接続されたコンデンサＣを含むローパスフィルタで構成され、位相比較器３からパルス状に出力される位相差出力電流Ｉｐによる電荷をコンデンサＣに蓄えて積分することにより、平滑化し、さらにノイズの影響を低減する効果を有し、遅延制御電圧Ｖｃを遅延時間補正回路６に出力する。

遅延時間補正回路６は、ループフィルタ５の遅延制御電圧Ｖｃが一方の入力側に、他方の入力側に補正電圧Ｖａが入力されるアナログ加算器６ａと、補正電圧Ｖａを形成する補正電圧発生回路６ｂとで構成されている。ここで、補正電圧発生回路６ｂは、後述する電圧制御遅延回路７の各電圧制御遅延素子ＤＥ１〜ＤＥ５の遅延時間が基準周波数信号φ０の１周期分増加させる相当する補正電圧を発生する電圧源６ｃと、この電圧源６ｃの電圧と接地電圧とを選択する選択スイッチ６ｄと、この選択スイッチ６ｄを後述する位相差検出器８の位相差検出信号に基づいて切換制御する切換制御回路６ｅとで構成されている。切換制御回路６ｅは、位相差検出器８から入力された位相差信号が、電圧制御遅延素子数をｎとしたときに、基準周波数信号の周期のｎｋ倍（ｋは自然数）である場合に、選択スイッチ６ｄを電圧源６ｃ側に切換え、その他の場合に選択スイッチ６ｄを接地側に切換えるように構成されている。

電圧制御型遅延回路７は、図２に示すように、２，３，５，７，１１……で表される素数から選択した１つの素数例えば“５”個の電圧制御遅延素子ＤＥ１〜ＤＥ５を直列に接続した構成を有し、最終段の電圧制御遅延素子ＤＥ５から出力される遅延信号φ５が帰還信号φｆｂとして位相比較器３に出力され、電圧制御遅延素子ＤＥ１に入力される基準周波数信号φ０と各電圧制御遅延素子ＤＥ１〜ＤＥ５から出力される遅延信号φ１〜φ５とが位相選択回路９に出力される。各電圧制御遅延素子ＤＥ１〜ＤＥ５は、入力される制御電圧Ｖｃの電圧が増加するにつれて遅延時間が増加するように設定されている。

位相選択回路９は、入力される基準周波数信号φ０及び第５段目の最終遅延信号φ５については選択信号φ０′及びφ５′に固定的に割り付け、残りの遅延信号φ１〜φ４については位相差検出器８で検出した正常ロック状態における基準周波数信号φ０に対する電圧制御遅延素子ＤＥ１から入力される遅延信号φ１の遅延時間ΔＴ₁ と等しい遅延時間を有する遅延信号φｋに基づいて選択信号φ１′〜φ４′との接続関係を選択し、選択信号φ０′〜φ５′をクロック合成回路１０に出力する。

すなわち、図３に示すように、基準周波数信号φ０に対する最終段の遅延信号φ５の総遅延時間をＴ_TDとし、この総遅延時間T_TDが基準周波数信号φ０の１周期Ｔ_BAと等しくなる正常ロック状態であるときの基準周波数信号φ０に対する第１段目の電圧制御遅延素子ＤＥ１の遅延時間を基準遅延時間ΔＴ_S （＝Ｔ_BA／５）としたときに、位相差検出器７で基準周波数信号φ０に対する遅延時間がΔＴ_S と等しい遅延素子番号ｋを検出し、検出した遅延素子番号ｋが“１”であるときに、遅延信号φ１〜φ４の順番φ１→φ２→φ３→φ４をそのまま選択信号φ１′〜φ４′として選択する。

また、総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの２倍であるときには、第３段目の遅延信号φ３を選択信号φ１′とし、第１段目の遅延信号φ１を選択信号φ２′とし、第４段目の遅延信号φ４を選択信号φ３′とし、第２段目の遅延信号φ２を選択信号φ４′として選択する。
さらに、総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの３倍であるときには、第２段目の遅延信号φ２を選択信号φ１′とし、第４段目の遅延信号φ４を選択信号φ２′とし、第１段目の遅延信号φ１を選択信号φ３′とし、第３段目の遅延信号φ３を選択信号φ４′として選択する。

さらにまた、総時間Ｔ_TDが基準周波数信号φ０の１周期T_BAの４倍であるときには、第
４段目の遅延信号φ４を選択信号φ１′とし、第３段目の遅延信号φ３を選択信号φ２′とし、第２段目の遅延信号φ２を選択信号φ３′とし、第１段目の遅延信号φ１を選択信号φ４′として選択する。
この位相選択回路８での遅延信号φ１〜φ４の選択順位の決定は、基準遅延時間ΔＴ_S と等しい遅延時間を有する遅延素子番号ｋが検出されると、遅延信号φ１〜φ４の選択順位はφ０→φｋ→φ（２＊ｋ）→φ（３＊ｋ）→φ（４＊ｋ）→φ５の順に設定される。ここで、２＊ｋ、３＊ｋ、４＊ｋが電圧制御遅延素子数４を越える場合には、電圧制御遅延素子数５の整数倍を減算して４以下の数として設定する。

また、位相差検出器８は、基準周波数信号φ０と電圧制御遅延回路７の最終段遅延信号φ５との位相差を検出し、これを遅延時間補正回路６の切換制御回路６ｅに出力する。
さらに、クロック合成回路１０は、図２に示すように、位相選択回路９から出力される選択信号φ０′〜φ５′が入力され、選択信号φ０′と選択信号φ３′とが入力されるナンド回路１０ａと、選択信号φ１′と選択信号φ４′とが入力されるナンド回路１０ｂと、選択信号φ２′と選択信号φ５′とが入力されるナンド回路１０ｃと、選択信号φ３′と選択信号φ１′とが入力されるナンド回路１０ｄと、選択信号φ４′と選択信号φ２′とが入力されるナンド回路１０ｅと、各ナンド回路１０ａ〜１０ｅの出力信号が入力される５入力ナンド回路１０ｆとで構成され、ナンド回路１０ｆから選択信号φ０′〜φ５′に基づいて合成した逓倍クロック信号ＣＰを出力する。

次に、上記実施形態の動作を説明する。
今、基準周波数発振器１から出力される基準周波数信号φ０が、図３（ａ）に示すように、オン期間とオフ期間とが等しい周期Ｔ_BAの矩形波信号であるものとする。
この基準周波数信号φ０が遅延型位相同期回路２の位相比較器３及び電圧制御遅延回路６に供給されると、電圧制御遅延回路７では、その各電圧制御遅延素子ＤＥ１〜ＤＥ５で遅延されて、最終段の電圧制御遅延素子ＤＥ５から出力される遅延信号φ５が帰還信号φｆｂとして位相比較器３に入力される。初期状態では、電圧制御遅延回路６から出力される帰還信号φｆｂが出力されないので、位相比較器３で基準周波数信号φ０に対して帰還信号φｆｂが遅れているものと判断されて、位相遅れ信号ＳＤがチャージポンプ４に出力され、このチャージポンプ４でループフィルタ５のコンデンサＣを放電させることにより、このループフィルタ５から出力される遅延制御電圧Ｖｃが小さい値となる。この状態では位相差検出器８で基準周波数信号φ０と最終段遅延信号φ５との位相差を検出できず、位相差が基準周波数信号のｎｋ倍となることがないので、切換制御回路６ｅで選択スイッチ６ｄが接地側に切換られており、アナログ加算器６ａに“０”の接地電圧が入力されることにより、アナログ加算器６ａからループフィルタ５から出力される遅延制御電圧Ｖｃ
がそのまま電圧制御遅延回路７の各電圧遅延制御素子ＤＥ１〜ＤＥ５に供給される。このため、各電圧遅延制御素子ＤＥ１〜ＤＥ５の遅延時間が最小値に設定される。その後、電圧制御遅延回路７の最終段の電圧遅延素子ＤＥ５から遅延信号φ５が出力され、これが帰還信号φｆｂとして位相比較器３に入力されると、このときの基準周波数信号φ０との位相差に応じて、位相進み信号ＳＵ（又は位相遅れ信号ＳＤ）が出力され、これに応じてチャージポンプ４によってループフィルタ５のコンデンサＣの充電（又は放電）を行って、遅延制御電圧Ｖｃを高く（又は低く）することにより、電圧制御遅延回路６の各電圧遅延素子ＤＥ１〜ＤＥ５の遅延時間が長く（又は短く）なる。

そして、基準周波数信号φ０と電圧制御遅延回路７から出力される帰還信号φｆｂとが一致すると位相ロック状態となり、このときの電圧制御遅延回路７における基準周波数信号φ０、各電圧制御遅延素子ＤＥ１〜ＤＥ５から出力される遅延信号φ１〜φ５が位相選択回路９に供給される。
このとき、図３（ｂ）〜（ｆ）に示すように、電圧制御遅延回路７の最終段の電圧制御遅延素子ＤＥ５から出力される遅延信号φ５の基準周波数信号φ０に対する総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAに一致する正常ロック状態では、基準周波数信号φ０に対する第１段目の電圧制御遅延素子ＤＥ１の遅延信号φ１の遅延時間ΔＴ₁がＴ_TD／
５＝Ｔ_BA／５であり、これが基準遅延時間ΔＴ_Sと一致するので、このことを位相差検出
器７で検出すると、位相選択回路９で入力される基準周波数信号φ０、遅延信号φ１〜φ５がそのまま選択信号φ０′〜φ５′としてクロック合成回路１０に出力される。

このため、クロック合成回路１０の各ナンド回路１０ａ〜１０ｅから図３（ｇ）〜（ｋ）に示すように、順次所定期間低レベルとなる出力信号が出力され、これらナンド回路１０ａ〜１０ｅの出力信号がナンド回路１０ｆに入力されることにより、このナンド回路１０ｆから図３（ｌ）で示すように基準周波数信号φ０を５逓倍した逓倍パルス信号ＣＰが出力される。

ところで、遅延型位相同期回路２では、上述したように総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAと等しい正常な位相ロック状態以外に、電源投入時等の電源電圧の変動や外乱ノイズの影響によって、総遅延時間Ｔ_TDが基準周波数信号φ０の２以上の自然数倍となる状態でも電圧制御遅延回路６の最終段の電圧制御遅延素子ＤＥ５から出力される遅延信号φ５即ち帰還信号φｆｂの位相が基準周波数信号φ０の位相と同期して位相ロック状態となるミスロック状態が発生する。

すなわち、例えば図４に示すように、電圧制御遅延回路７の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの２倍となるミスロック状態が発生した場合には、基準周波数信号φ０に対して第１段目の電圧制御遅延素子ＤＥ１から出力される遅延信号φ１は遅延時間ΔＴ₁ ＝Ｔ_TD／５＝２Ｔ_BA／５＝２ΔＴ_Sとなり、これに代えて第３段目の電圧制御遅
延素子ＤＥ３から出力される遅延信号φ３の遅延時間ΔＴ₃ が基準遅延時間ΔＴ_S と等しくなる。このため、位相差検出器８で電圧制御遅延素子ＤＥ３の番号“３”が検出されることにより、位相選択回路９で、電圧制御遅延回路７の電圧制御遅延素子ＤＥ３から出力される遅延信号φ３を選択信号φ１′とし、電圧制御遅延素子ＤＥ１から出力される遅延信号φ１を選択信号φ２′とし、電圧制御遅延素子ＤＥ４から出力される遅延信号φ４を選択信号φ３′とし、電圧制御遅延素子ＤＥ２から出力される遅延信号φ２を選択信号φ４′として選択する。

このため、位相選択回路９から出力される選択信号φ０′〜φ５′は、前述した図３の正常ロック状態における選択信号φ０′〜φ５′と全く同一となり、このため、クロック合成回路１０から出力される逓倍クロック信号ＣＰは図４（ｌ）に示すように正常ロック状態における逓倍クロック信号ＣＰと全く同一の位相及び周期となる。
また、図５に示すように、電圧制御遅延回路７の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの３倍となるミスロック状態が発生した場合には、基準周波数信号φ０に対して第１段目の電圧制御遅延素子ＤＥ１から出力される遅延信号φ１が遅延時間ΔＴ₁ ＝Ｔ_TD／５＝３Ｔ_BA／５＝３ΔＴ_S となる。このため、位相差検出器８で基準遅延時間ΔＴ_S と等しい遅延信号φ２を出力する電圧制御遅延素子ＤＥ２の素子番号“２”が検出されることにより、位相選択回路９で、電圧制御遅延回路７の電圧制御遅延素子ＤＥ２から出力される遅延信号φ２を選択信号φ１′とし、電圧制御遅延素子ＤＥ４から出力される遅延信号φ４を選択信号φ２′とし、電圧制御遅延素子ＤＥ１から出力される遅延信号φ１を選択信号φ３′とし、電圧制御遅延素子ＤＥ３から出力される遅延信号φ３を選択信号φ４′として選択する。

このため、位相選択回路９から出力される選択信号φ０′〜φ５′は、前述した図３の正常ロック状態における選択信号φ０′〜φ５′と全く同一となり、このため、クロック合成回路１０から出力される逓倍クロック信号ＣＰは図５（ｌ）に示すように正常ロック状態における逓倍クロック信号ＣＰと全く同一の位相及び周期となる。
さらに、図６に示すように、電圧制御遅延回路７の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの４倍となるミスロック状態が発生した場合に、基準周波数信号φ０に対して第１段目の電圧制御遅延素子ＤＥ１から出力される遅延信号φ１が遅延時間ΔＴ₄ ＝Ｔ_TD／５＝４Ｔ_BA／５＝４ΔＴ_S となる。このため、位相差検出器８で基準遅延時間ΔＴ_S と等しい遅延信号φ４を出力する電圧制御遅延素子ＤＥ４の素子番号“４”が検出されることにより、位相選択回路９で、電圧制御遅延回路７の電圧制御遅延素子ＤＥ４から出力される遅延信号φ４を選択信号φ１′とし、電圧制御遅延素子ＤＥ３から出力される遅延信号φ３を選択信号φ２′とし、電圧制御遅延素子ＤＥ２から出力される遅延信号φ２を選択信号φ３′とし、電圧制御遅延素子ＤＥ１から出力される遅延信号φ１を選択信号φ４′として選択する。

このため、位相選択回路９から出力される選択信号φ０′〜φ５′は、前述した図３の正常ロック状態における選択信号φ０′〜φ５′と全く同一となり、このため、クロック合成回路１０から出力される逓倍クロック信号ＣＰは図７（ｌ）に示すように正常ロック状態における逓倍クロック信号ＣＰと全く同一の位相及び周期となる。
しかしながら、電圧制御遅延回路７の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの５倍となるミスロック状態が発生した場合には、電圧制御遅延回路６の各電圧制御遅延素子ＤＥ１〜ＤＥ５から出力される遅延信号φ１〜φ５の全てが基準周波数信号φ０の位相及び周期と同一となるため、正常ロック状態と同一の逓倍クロック信号ＣＰを発生することはできない。このときの位相差検出回路８で検出される位相差信号が遅延時間補正回路６の切換制御回路６ｅに供給され、この切換制御回路６ｅでは位相差信号が基準周波数信号φ０のｎｋ倍であるので、選択スイッチ６ｄを電圧源６ｃ側に切換えることにより、アナログ加算器６ａに電圧制御遅延回路７の各電圧制御遅延素子ＤＥ１〜ＤＥ５の最終段遅延時間φ５を基準周波数信号φ０の１周期分増加させる補正電圧Ｖａが供給される。このため、ループフィルタ５から出力される遅延制御電圧Ｖｃに補正電圧Ｖａが加算された補正電圧Ｖａｃが電圧制御遅延回路７の各電圧制御遅延素子ＤＥ１〜ＤＥ５に供給されることにより、各電圧制御遅延素子ＤＥ１〜ＤＥ５での遅延時間が増加されて、電圧制御遅延回路７の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの６倍となるミスロック状態に移行する。

この電圧制御遅延回路６の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの６倍となるミスロック状態では、電圧制御遅延回路６の各電圧制御遅延素子ＤＥ１〜ＤＥ５から出力される遅延信号φ１〜φ５は図３の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAと一致する正常ロック状態と同様となる。さらに、総遅延時間Ｔ_TDが基準周波数信号φ０の７倍となるミスロック状態となった場合には、図４の総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの２倍となるミスロック状態と同様となり、以下総遅延時間Ｔ_TDが基準周波数信号φ０の１０倍となるミスロック状態となるまでの間では倍数から“５”を減算した値の倍数と同様となり、１１倍〜１５倍の範囲では倍数から“１０”を減算した値の倍数と同様となる。

このように、上記第１の実施形態によると、遅延型位相同期回路１が正常ロック状態である場合はもとより総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAの２以上の自然数倍（但し、５の倍数を除く）でミスロック状態となった場合でも正常ロック状態と同様の逓倍クロック信号ＣＰを正確に発生することができる。
しかも、電圧制御遅延回路６の電圧制御遅延素子数を素数とすることにより、ミスロック状態となった場合に、各電圧制御遅延素子から出力される遅延信号が同一時刻に重なることがなく、全ての遅延信号が異なる時刻に発生されることになり、ミスロック状態で正常ロック状態と同一の逓倍クロック信号ＣＰを発生させることができる。

因に、電圧制御遅延回路６の電圧制御遅延素子数を素数以外の数例えば６個とした場合には、総遅延時間Ｔ_TDが基準周波数信号φ０の２倍でミスロック状態となったときに、図７に示すように、第１段目の電圧制御遅延素子から出力される遅延信号φ１と第４段目の電圧制御遅延素子から出力される遅延信号φ４とが重なり、第２段目の電圧制御遅延素子から出力される遅延信号φ２と第５段目の電圧制御遅延素子から出力される遅延信号φ５とが重なり、第３段目の電圧制御遅延素子から出力される遅延信号φ３と第６段目の電圧制御遅延素子から出力される遅延信号φ６とが重なることになり、これら遅延信号φ１〜φ６から６個の６逓倍クロック信号ＣＰを形成することができず、ミスロック状態となったときに、正常ロック状態と同様の逓倍クロック信号ＣＰを発生することはできない。

また、位相選択回路８を設けない場合には、例えば総遅延時間Ｔ_TDが基準周波数信号φ０の２倍でミスロック状態となったときに、図８に示すように、クロック合成回路９の各ナンド回路９ａ〜９ｅの出力信号が図８（ｇ）〜（ｋ）に示すように、正常ロック状態の図３（ｇ）〜（ｋ）に示す出力信号とは全く異なる信号となることにより、ナンド回路９ｆから出力される逓倍クロック信号ＣＰの波形も図８（ｌ）に示すように、正常ロック状態に比較して位相及び周期が異なり、正常ロック状態と同一の逓倍クロック信号ＣＰを発生することができない。

さらに、上記第１の実施形態では、電圧制御遅延回路７における最終段の電圧制御遅延素子ＤＥ５から出力される遅延信号φ５の基準周波数信号φ０に対する総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAのｎｋ倍となって正常な遅延信号を発生できないミスロック状態が発生する場合には、遅延時間補正回路６で、遅延信号φ５の基準周波数信号φ０に対する総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAのｎｋ＋１倍となる補正電圧Ｖａを発生させて、この補正電圧Ｖａをループフィルタ５から出力される遅延制御電圧Ｖｃに加算して遅延時間正電圧Ｖａｃを電圧制御遅延回路７の各電圧制御遅延素子ＤＥ１〜ＤＥ５に供給することにより、総遅延時間Ｔ_TDが基準周波数信号φ０の１周期Ｔ_BAのｎｋ倍となって正常な遅延信号を発生できないミスロック状態となることを確実に阻止することができ、常に、正常ロック状態と同一のクロック信号ＣＰを発生することができる。

なお、上記第１の実施形態においては位相比較器３が、基準周波数信号φ０の位相に対して帰還信号φｆｂの位相が進んでいるときには、位相進み信号ＳＵをチャージポンプ４に出力し、基準周波数信号φ０の位相に対して帰還信号φｆｂの位相が遅れているときには、位相遅れ信号ＳＤを出力するように構成されている場合について説明したが、これに限定されるものではなく、電圧制御遅延回路６の各電圧遅延制御素子ＤＥ１〜ＤＥ５が、制御電圧Ｖｃが増加するにつれて遅延時間が短くなるように構成されている場合には、基準周波数信号φ０の位相に対して帰還信号φｆｂの位相が進んでいるときには、位相遅れ信号ＳＤをチャージポンプ４に出力し、基準周波数信号φ０の位相に対して帰還信号φｆｂの位相が遅れているときには、位相進み信号ＳＵを出力するように構成することもできる。

また、上記第１の実施形態においては、遅延時間補正回路６にアナログ加算器６ａを適用した場合について説明したが、これに限定されるものではなく、アナログ減算器を適用して、ループフィルタ５の遅延制御電圧Ｖｃから補正電圧Ｖａを減算した補正電圧Ｖａｃを形成することにより、電圧制御遅延回路７で基準周波数信号φ０の１周期のｎｋ−１倍の最終段遅延信号φ０を得るようにしてもよい。また、補正電圧Ｖａとしては、電圧制御遅延回路７の総遅延時間を基準周波数信号φ０の１周期分ずらすために必要な電圧に設定する場合に限らず、その自然数倍の電圧を設定したり、負の電圧を設定したりするようにしてもよい。

さらに、上記第１の実施形態においては、電圧制御遅延回路７の電圧制御遅延素子数を“５”に設定した場合について説明したが、これに限定されるものではなく、他の素数に設定することができる。この場合、位相選択回路９で選択する遅延信号φ０〜φ５と選択信号φ０′〜φ５′との関係は、電圧制御遅延回路７の電圧制御遅延素子数をｎとし、電圧制御遅延回路７の総遅延時間Ｔ_TDの基準周波数信号φ０の周期に対する倍数をａ（＝Ｔ_TD／Ｔ_BA）とすると、図９に示すように、総遅延時間Ｔ_TD＝ａＴ_BAであるときに、１つの電圧制御遅延素子の遅延時間ΔＴはａＴ_BA／ｎで表される。第ｋ番目の電圧制御遅延素子から出力される遅延信号φｋはｋ個の電圧制御遅延素子を経由しているので、基準周波数信号φ０に対する遅延信号φｋの遅延時間はａｋＴ_BA／ｎとなる。

遅延信号φ０〜φｎと選択信号φ０′〜φｎ′との関係を定めるには、遅延信号φｋの遅延時間がＴ_BA／ｎとなるように即ちａｋＴ_BA／ｎ＝Ｔ_BA／ｎとなるようにｋを決めればよいが、ｋは自然数しかとり得ないので、明らかにａｋＴ_BA／ｎ≠Ｔ_BA／ｎである。
しかし、遅延信号φ１〜φｎは全て基準周波数信号φ０に基づく周期信号であるので、基準周波数信号φ０の１周期Ｔ_BAだけシフトしても同一の信号が得られる。そこで、遅延信号φｋの遅延時間Ｔ_BA／ｎをｙＴ_BA（ｙは任意の自然数）だけシフトした遅延時間（Ｔ_BA／ｎ＋ｙＴ_BA）が遅延時間ａｋＴ_BA／ｎとなるようにｋを決めればよく、下記（１）式によってｋを求めることができる。

ｋ＝（１＋ｎｙ）／ａ …………（１）
ここで求めたｋを用い、φ０→φｋ→φ（２＊ｋ）→φ（３＊ｋ）……と順次位相を選択する。但し、ｘ＊ｋが大きい値となり、φ（ｘ＊ｋ）が存在しない（ｎ＜ｘ＊ｋ）の場合には素子数ｎの倍数分シフトし、同位相で実在する遅延信号番号に変換する。
すなわち、前述した図４の例では、ｎ＝５，ａ＝２であるので、前記（１）式にｙ＝１を代入することにより、ｋ＝３を求めることができる。このため、遅延信号φ１〜φ５の位相順序としてはφ０→φ３→φ６→φ９→φ１２→φ５となるが、φ６＝φ（１＋５）＝φ１，φ９＝φ（４＋５）＝φ４，φ１２＝φ（２＋１０）＝φ２となって、結局位相順序としてはφ０→φ３→φ１→φ４→φ２→φ５となり、図４における位相選択回路９の選択順序と一致する。

次に、本発明の第２の実施形態を図１０について説明する。
この第２の実施形態では、電圧制御遅延回路７から出力される遅延信号φ０〜φ４の並び替えを行うことなく、正常ロック時と同一のクロック信号ＣＰを得るようにしたものである。
すなわち、第２の実施形態では、図１０に示すように、上述した第１の実施形態の構成において、遅延型位相同期回路２の位相選択回路９とクロック合成回路１０とが省略されていると共に、位相差検出器８が、これに電圧制御遅延回路７から出力される基準周波数信号φ０及び最終段遅延信号φ５とが入力されて、これら間の位相差信号を出力するように構成され、さらに、電圧制御遅延回路７から出力される基準周波数信号φ０及び各遅延信号φ１〜φ４がアナログ加算器１１に供給され、このアナログ加算器１１の加算出力がバンドパスフィルタ１２を介してクロック信号ＣＰとして出力されることを除いては図１と同様の構成を有し、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。

この第２の実施形態によると、電圧制御遅延回路７から出力される基準周波数信号φ０と遅延信号φ１〜φ４とがアナログ加算器１１に入力されることにより、正常ロック状態及びミスロック状態で、基準周波数信号φ０及び遅延信号φ１〜φ４が図３〜図６に示されるように出力されるので、アナログ加算器１１からオン状態の遅延信号数に対応する「３」と「２」とが交互に出力されることになり、遅延信号φ１〜φ４の並び替えを行うことなく、正常ロック状態とミスロック状態とで同一のクロック信号ＣＰを得ることができる。

このように、第２の実施形態によると、電圧制御遅延回路７から出力される基準周波数信号φ０と遅延信号φ１〜φ４とが加算信号として入力されるアナログ加算器１１及びバンドパスフィルタ１２を設けるだけの簡易な構成で、正常ロック状態とミスロック状態とで同一のクロック信号ＣＰを得ることができる。
次に、本発明の第３の実施形態を図１１について説明する。

この第２の実施形態は、本発明を無線ＬＡＮ等の無線受信装置に適用したものである。すなわち、第２の実施形態では、図１１に示すように、無線受信装置２１は、受信アンテナ２２と、この受信アンテナ２２で受信した受信信号を増幅する低雑音増幅器２３と、この低雑音増幅器２３で増幅された受信信号の所定帯域のみを通過させるバンドパスフィルタ２４と、このバンドパスフィルタ２４から出力される受信信号（ＲＦ信号）をＩＦ信号にダウンコンバートする周波数変換部２５と、この周波数変換部２５から出力されるＩＦ信号の所定帯域のみを通過させるバンドパスフィルタ２６と、このバンドパスフィルタ２６のフィルタ出力が入力されるベースバンド信号処理部２７とを備えている。

ここで、周波数変換部２５は、所定周波数の発振信号を出力する局部発振器２８と、この局部発振器２８から入力される発振信号を５逓倍する前述した第１の実施形態における遅延型位相同期回路２とクロック合成回路１０とで構成されるクロック逓倍回路ＣＧと、このクロック合成回路１０から出力される５逓倍したクロック信号の高調波成分を除去するローパスフィルタ２９と、このローパスフィルタ２９のフィルタ出力から必要な周波数帯域のみを局部発振信号として通過させるバンドパスフィルタ３０と、このバンドパスフィルタ３０から出力される局部発振信号が入力されると共に、前述したバンドパスフィルタ２４を通過した受信信号が入力されて、受信信号をＩＦ信号にダウンコンバートするミキサ３１とを備えている。

この第３の実施形態によると、受信アンテナ２２で受信信号を受信すると、この受信信号（ＲＦ信号）が低雑音増幅器２３で増幅され、バンドパスフィルタ２４で必要な帯域のみが通過されて周波数変換部２５に供給される。この周波数変換部２５では、局部発振器２８から出力される局部発振信号がクロック逓倍回路ＣＧで５逓倍されたクロック信号が形成され、この５逓倍されたクロック信号がローパスフィルタ２９で高調波成分を除去され、次いでバンドパスフィルタ３０で必要な周波数帯域のみを局部発振信号として通過させてミキサ３１に供給することにより、このミキサ３１によって低雑音増幅器２３で増幅しバンドパスフィルタ２４を通過した受信信号をＩＦ信号にダウンコンバートし、このミキサ３１から出力されるＩＦ信号がバンドパスフィルタ２６を介してベースバンド信号処理部２７に供給され、このベースバンド信号処理部２７で所定の受信処理が行われる。

この第３の実施形態では、周波数変換部２５に遅延型位相同期回路２を含むクロック逓倍回路ＣＧを逓倍回路として設けたので、電源投入時等に外乱ノイズや電圧変動によって遅延型位相同期回路１で局部発振信号の１周期で位相ロックする正常ロック状態以外の局部発振信号の整数倍で位相ロックするミスロック状態が発生しても、この遅延型位相同期回路１から出力される逓倍クロック信号が正常ロック状態と同一の逓倍クロック信号として得られるので、ミキサ３１でのＲＦ信号からＩＦ信号へのダウンコンバートを正確に行うことができ、良好な受信処理を行うことができる。

なお、上記第３の実施形態においては、上記第１の実施形態におけるクロック逓倍回路ＣＧを適用した場合について説明したが、これに限定されるものではなく、上記第２の実施形態におけるクロック逓倍回路ＣＧを適用するようにしてもよい。また、上記第３の実施形態においては、本発明を無線受信装置に適用した場合について説明したが、これに限定されるものではなく、無線送信装置のＩＦ信号をＲＦ信号にアップコンバートする周波数変換部にも適用することができ、また無線通信装置に限らず光ファイバを使用したデータ伝送装置等の任意の通信機器に適用することができる。

図１２は、本発明の第４の実施形態を示すブロック図である。なお、図１２の実施形態では、電圧制御遅延回路４７が５段接続された電圧制御遅延素子から構成され、５相分の多相クロックφ０〜φ４がクロック合成回路４９に入力される場合を例にとって説明する。
図１２において、クロック逓倍回路４０には、所定周波数の基準周波数信号φ０を発生する基準周波数発振器４１と、基準周波数発振器４１から供給される所定周波数の基準周波数信号φ０が入力されると共に、電圧制御遅延回路４７の最終段からの出力信号φ５が入力され、両者の位相差を比較する位相比較器４３と、この位相比較器４３から出力される位相進み信号及び位相遅れ信号が入力されるチャージポンプ４４と、このチャージポンプ４４の出力信号を積分して電圧信号に変換し、これを制御電圧Ｖｃとして出力するループフィルタ４５と、このループフィルタ４５から出力される制御電圧Ｖｃに基づいて遅延量を制御可能な電圧制御遅延素子を有する電圧制御遅延回路４７と、この電圧制御遅延回路４７から出力される多相クロックφ０〜φ４に基づいて所定の逓倍クロック信号Ｔｃを発生するクロック合成回路４９が設けられている。

ここで、位相比較器４３は、入力される基準周波数信号φ０に対する電圧制御遅延回路４７の最終段からの出力信号φ５の位相差を検出し、例えば、基準周波数信号φ０の位相に対して出力信号φ５の位相が進んでいる時には、位相進み信号ＳＵをチャージポンプ４に出力し、基準周波数信号φ０の位相に対して出力信号φ５の位相が遅れている時には、位相遅れ信号ＳＤを出力することができる。

チャージポンプ４４は、位相比較器４３から位相進み信号ＳＵが入力されたときにループフィルタ４５の容量を充電し、位相遅れ信号ＳＤが入力されたときにループフィルタ４５の容量を放電することができる。
ループフィルタ４５は、少なくともチャージポンプ４４の出力側と接地との間に接続されたコンデンサＣを含むローパスフィルタで構成され、位相比較器４３からパルス状に出力される位相差出力電流Ｉｐによる電荷をコンデンサＣに蓄えて積分することにより、平滑化し、さらにノイズの影響を低減する効果を有し、電圧制御型遅延回路４７の各電圧制御遅延素子に遅延制御電圧Ｖｃを出力することができる。

電圧制御型遅延回路４７は、図２に示すように、５個の電圧制御遅延素子ＤＥ１〜ＤＥ５を直列に接続した構成を有し、最終段の電圧制御遅延素子ＤＥ５から出力信号φ５が位相比較器４３に出力され、電圧制御遅延素子ＤＥ１に入力される基準周波数信号φ０と各電圧制御遅延素子ＤＥ１〜ＤＥ４からの出力信号φ１〜φ４とがクロック合成回路４９に出力される。各電圧制御遅延素子ＤＥ１〜ＤＥ５は、入力される制御電圧Ｖｃの電圧が増加するにつれて遅延時間が増加するように設定されている。なお、電圧制御型遅延回路４７の電圧制御遅延素子の個数は、２、３、５、７、１１・・・で表される素数から選択した１つの素数に設定することが好ましい。また、電圧制御遅延素子ＤＥ１に入力される基準周波数信号φ０の代わりに、電圧制御遅延素子ＤＥ５からの出力信号φ５をクロック合成回路４９に出力するようにしてもよい。

クロック合成回路４９は、正常ロック状態の多相クロックφ０〜φ４またはミスロック状態の多相クロックφ０〜φ４に基づいて逓倍クロックＴｃを生成することができる。すなわち、クロック合成回路４９には、位相差がＴ／５の多相クロックφ０〜φ４に基づいて周期がＴ／５の逓倍クロックＴｃを生成するクロック合成器が設けられるとともに、位相差が２Ｔ／Ｎ、３Ｔ／Ｎおよび４Ｔ／Ｎの多相クロックφ０〜φ４にそれぞれ基づいて周期がＴ／５の逓倍クロックＴｃを生成するクロック合成器が設けられている。

ここで、正常ロック時には、位相差がＴ／５の多相クロックφ０〜φ４がクロック合成回路４９に入力されるとともに、ミスロック時には、位相差が２Ｔ／５、３Ｔ／５または４Ｔ／５のいずれかの多相クロックφ０〜φ４がクロック合成回路４９に入力される。そして、クロック合成回路４９は、位相差がＴ／５、２Ｔ／５、３Ｔ／５または４Ｔ／５のいずれの多相クロックφ０〜φ４が入力された場合においても、周期がＴ／５の正常な逓倍クロックＴｃを出力することができる。

図１３は、図１２のクロック合成回路４９の概略構成を示すブロック図である。
図１３において、クロック合成回路４９には、多相クロックφ０〜φ４に基づいて逓倍クロックをそれぞれ生成するクロック合成器Ｂ１〜Ｂ４が設けられるとともに、各クロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４の論理積をとるアンド回路５１が設けられている。

ここで、クロック合成器Ｂ１は、位相差がＴ／５の多相クロックφ０〜φ４に基づいて逓倍クロックを生成し、クロック合成器Ｂ２は、位相差が２Ｔ／５の多相クロックφ０〜φ４に基づいて逓倍クロックを生成し、クロック合成器Ｂ３は、位相差が３Ｔ／５の多相クロックφ０〜φ４に基づいて逓倍クロックを生成し、クロック合成器Ｂ４は、位相差が４Ｔ／５の多相クロックφ０〜φ４に基づいて逓倍クロックを生成することができる。

すなわち、クロック合成器Ｂ１の入力端子は、クロック合成器Ｂ１に入力される多相クロックφ０〜φ４がφ０、φ１、φ２、φ３、φ４の順序で配列されるように結線され、クロック合成器Ｂ２の入力端子は、クロック合成器Ｂ２に入力される多相クロックφ０〜φ４がφ０、φ２、φ４、φ１、φ３の順序で配列されるように結線され、クロック合成器Ｂ３の入力端子は、クロック合成器Ｂ３に入力される多相クロックφ０〜φ４がφ０、φ３、φ１、φ４、φ２の順序で配列されるように結線され、クロック合成器Ｂ４の入力端子は、クロック合成器Ｂ４に入力される多相クロックφ０〜φ４がφ０、φ４、φ３、φ２、φ１の順序で配列されるように結線されている。

そして、アンド回路５１には、各クロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４が入力され、これらの出力信号ＯＵＴ１〜ＯＵＴ４の論理積をとることにより、逓倍クロックＴｃを出力することができる。
ここで、多相クロックφ０〜φ４の入力順序が異なるように、クロック合成器Ｂ１〜Ｂ４の入力端子を結線することにより、ミスロック状態の多相クロックφ０〜φ４の各相の配列を正常ロック状態の多相クロックφ０〜φ４の各相の配列に並べ替えることができる。

このため、正常にロック（位相差がＴ／５）された多相クロックφ０〜φ４からだけでなく、ミスロック（位相差が２Ｔ／５、３Ｔ／５または４Ｔ／５）された多相クロックφ０〜φ４からも逓倍クロックを生成することが可能となり、ミスロックを回避させるための周波数レンジの制約を設ける必要がなくなるとともに、再ロックを伴うようなプロセスが不要となる。この結果、スタートアップの長期間化を抑制しつつ、正常な逓倍クロックを生成することが可能となり、高速な起動特性が求められるアプリケーションにも容易に適用することができる。

なお、多相クロックφ０〜φ４の各相間の位相差Δφが周期Ｔの倍数となる場合は、各相のクロック信号のエッジが全て揃うので、位相差信号としての意味を持たない。また、６Ｔ／５＝Ｔ／５＋Ｔであるから、位相差Δφについて０＜Δφ＜Ｔの間で考えればよい。このため、全てのミスロックに対応して正常な逓倍クロックを生成させるためには、ロック時の位相差がＴ／５、２Ｔ／５、３Ｔ／５および４Ｔ／５にそれぞれ対応した４個のクロック合成器Ｂ１〜Ｂ４を設ければよい。

図１４は、図１３のクロック合成器Ｂ１の構成例を示す図である。
図１４において、クロック合成器Ｂ１には、５個の２入力アンド回路６１ａ〜６１ｅおよび５入力オア回路６２が設けられている。そして、２入力アンド回路６１ａ〜６１ｅには、多相クロックφ０〜φ４のうちのφ０−φ２、φ１−φ３、φ２−φ４、φ３−φ０、φ４−φ１の組み合わせがそれぞれ入力される。そして、５入力オア回路６２には、２入力アンド回路６１ａ〜６１ｅからの出力信号Ｎ１〜Ｎ５が入力され、出力信号Ｎ１〜Ｎ５の論理和が出力信号ＯＵＴ１として出力される。

図１５は、図１４のクロック合成器Ｂ１の動作を示すタイムチャートである。
図１５において、位相差Δ０＝Ｔ／５の多相クロックφ０〜φ４が図１４のクロック合成器Ｂ１に入力されると、期間ｔ１では２入力アンド回路６１ｄがオンし、期間ｔ２では２入力アンド回路６１ｅがオンし、期間ｔ３では２入力アンド回路６１ａがオンし、期間ｔ４では２入力アンド回路６１ｂがオンし、期間ｔ５では２入力アンド回路６１ｃがオンし、期間ｔ１´〜ｔ５´では全ての２入力アンド回路６１ａ〜６１ｅがオフする。このため、５入力オア回路６２にて出力信号Ｎ１〜Ｎ５の論理和をとることにより、多相クロックφ０〜φ４の周波数が５逓倍された出力信号ＯＵＴ１を生成することができる。

なお、図１４の実施形態では、アンド回路６１ａ〜６１ｅおよびオア回路６２を用いてクロック合成器Ｂ１を構成する方法について説明したが、アンド回路６１ａ〜６１ｅおよびオア回路６２の代わりにナンド回路それぞれを用いてクロック合成器Ｂ１を構成するようにしてもよい。
また、図１３のクロック合成器Ｂ２〜Ｂ４についても、多相クロックφ０〜φ４の各相の入力順序を異ならせることで、図１４のクロック合成器Ｂ１の構成をそのまま用いることができる。すわわち、クロック合成器Ｂ２では、φ０−φ４、φ２−φ１、φ４−φ３、φ１−φ０、φ３−φ２の組み合わせを図１４の２入力アンド回路６１ａ〜６１ｅにそれぞれ入力し、クロック合成器Ｂ３では、φ０−φ１、φ３−φ４、φ１−φ２、φ４−φ０、φ２−φ３の組み合わせを図１４の２入力アンド回路６１ａ〜６１ｅにそれぞれ入力し、クロック合成器Ｂ４では、φ０−φ３、φ４−φ２、φ３−φ１、φ２−φ０、φ１−φ４の組み合わせを図１４の２入力アンド回路６１ａ〜６１ｅにそれぞれ入力することができる。

図１６は、位相差が異なる場合の図１３のクロック合成回路４９の動作を示すタイムチャートである。なお、図１６（ａ）は、多相クロックφ０〜φ４の各相の位相差ΔφがＴ／５（正常ロック）の時における図１３の各クロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４を示し、図１６（ｂ）は、多相クロックφ０〜φ４の各相の位相差Δφが２Ｔ／５（ミスロック）の時における図１３の各クロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４を示し、図１６（ｃ）は、多相クロックφ０〜φ４の各相の位相差Δφが３Ｔ／５（ミスロック）の時における図１３の各クロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４を示し、図１６（ｄ）は、多相クロックφ０〜φ４の各相の位相差Δφが４Ｔ／５（ミスロック）の時における図１３の各クロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４を示す。

図１６（ａ）において、多相クロックφ０〜φ４の各相の位相差ΔφがＴ／５の場合、クロック合成器Ｂ１にて、多相クロックφ０〜φ４の周波数が５逓倍された出力信号ＯＵＴ１を生成させることができる。
また、図１６（ｂ）において、多相クロックφ０〜φ４の各相の位相差Δφが２Ｔ／５の場合、クロック合成器Ｂ２にて、多相クロックφ０〜φ４の周波数が５逓倍された出力信号ＯＵＴ２を生成させることができる。

また、図１６（ｃ）において、多相クロックφ０〜φ４の各相の位相差Δφが３Ｔ／５の場合、クロック合成器Ｂ３にて、多相クロックφ０〜φ４の周波数が５逓倍された出力信号ＯＵＴ３を生成させることができる。
また、図１６（ｄ）において、多相クロックφ０〜φ４の各相の位相差Δφが４Ｔ／５の場合、クロック合成器Ｂ４にて、多相クロックφ０〜φ４の周波数が５逓倍された出力信号ＯＵＴ４を生成させることができる。

一方、クロック合成器Ｂ１〜Ｂ４のいずれかにおいて、多相クロックφ０〜φ４の周波数が５逓倍された出力信号ＯＵＴ１〜ＯＵＴ４がそれぞれ生成されている場合、他のクロック合成器Ｂ１〜Ｂ４では、これらの出力信号ＯＵＴ１〜ＯＵＴ４と同じタイミングの信号または論理値“１”の信号が生成される。
このため、各クロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４を図１３のアンド回路５１に入力することにより、他のクロック合成器Ｂ１〜Ｂ４からの出力信号ＯＵＴ１〜ＯＵＴ４の影響を排除しつつ、正常な逓倍クロックＴｃを出力させることができる。

ここで、図１６（ａ）〜図１６（ｄ）の多相クロックφ０〜φ４の各相の波形を比べると、各相の波形の順序は異なるが、組み合わせは等しくなっている。すなわち、多相クロックφ０〜φ４の各相の位相差ΔφがＴ／５の時のクロックφ１は、位相差Δφが２Ｔ／５の時にはクロックφ３に対応し、位相差Δφが３Ｔ／５の時にはクロックφ２に対応し、位相差Δφが４Ｔ／５の時にはクロックφ４に対応する。また、位相差ΔφがＴ／５の時のクロックφ２は、位相差Δφが２Ｔ／５の時にはクロックφ１に対応し、位相差Δφが３Ｔ／５の時にはクロックφ４に対応し、位相差Δφが４Ｔ／５の時にはクロックφ３に対応する。また、位相差ΔφがＴ／５の時のクロックφ３は、位相差Δφが２Ｔ／５の時にはクロックφ４に対応し、位相差Δφが３Ｔ／５の時にはクロックφ１に対応し、位相差Δφが４Ｔ／５の時にはクロックφ２に対応する。また、位相差ΔφがＴ／５の時のクロックφ４は、位相差Δφが２Ｔ／５の時にはクロックφ２に対応し、位相差Δφが３Ｔ／５の時にはクロックφ３に対応し、位相差Δφが４Ｔ／５の時にはクロックφ１に対応する。

このため、位相差ΔφがＴ／５の多相クロックφ０〜φ４の各相の配列順序に一致するように、位相差Δφが２Ｔ／５、３Ｔ／５および４Ｔ／５の多相クロックφ０〜φ４の各相の配列順序を並べ替えることにより、ミスロック状態の多相クロックφ０〜φ４の各相のタイミングを正常ロック状態のタイミングに一致させることが可能となり、ミスロックを強制的に回避させることなく、正常な逓倍クロックを生成することが可能となる。

また、電圧制御型遅延回路４７の電圧制御遅延素子の個数は、２、３、５、７、１１・・・で表される素数から選択した１つの素数に限定することにより、多相クロックの全ての相の立ち上がりの位置を分散させることが可能となる。このため、どのような位相差でミスロックが生じた場合においても、多相クロックの異なる相のタイミングが一致することを防止することが可能となり、正常な逓倍クロックを生成させることができる。

例えば、素数以外の例として、図７に示すように、６相の多相クロックφ０〜φ５について考えると、多相クロックφ０〜φ５の各相間の位相差Δφが２Ｔ_BA／６（Ｔ_BAは多相クロックφ０〜φ５の周期）の場合、クロック信号φ０とクロック信号φ３、クロック信号φ１とクロック信号φ４、クロック信号φ２とクロック信号φ５は、それぞれ互いに同じタイミングの信号となる。このため、６相分の多相クロックφ０〜φ５のうちの３相分しか有効に機能しなくなるため、ミスロック時の６相分の多相クロックφ０〜φ５から６逓倍された逓倍クロックを生成することができなくなる。従って、ミスロックを強制的に回避させることなく、正常な逓倍クロックを生成するためには、多相クロックの全ての相の立ち上がりの位置を分散させることが必要となる。

図１７は、本発明の第５の実施形態を示すブロック図である。
図１７において、クロック合成回路４９´には、多相クロックφ０〜φ４に基づいて逓倍クロックをそれぞれ生成するクロック合成器Ｂ１１〜Ｂ１４が設けられるとともに、各クロック合成器Ｂ１１〜Ｂ１４からの出力信号ＯＵＴ１〜ＯＵＴ４の論理和をとるオア回路７１が設けられている。ここで、各クロック合成器Ｂ１１〜Ｂ１４には、クロック合成器Ｂ１１〜Ｂ１４の動作を停止させる制御信号を入力する制御信号入力端子ＯＥ１〜ＯＥ４が設けられている。また、クロック合成回路４９´には、多相クロックφ０〜φ４の各相間の位相差に基づいてクロック合成器Ｂ１１〜Ｂ１４の動作を停止させる制御信号を出力する位相差検出回路７２が設けられている。

ここで、クロック合成器Ｂ１１の入力端子は、クロック合成器Ｂ１１に入力される多相クロックφ０〜φ４がφ０、φ１、φ２、φ３、φ４の順序で配列されるように結線され、クロック合成器Ｂ１２の入力端子は、クロック合成器Ｂ１２に入力される多相クロックφ０〜φ４がφ０、φ２、φ４、φ１、φ３の順序で配列されるように結線され、クロック合成器Ｂ１３の入力端子は、クロック合成器Ｂ１３に入力される多相クロックφ０〜φ４がφ０、φ３、φ１、φ４、φ２の順序で配列されるように結線され、クロック合成器Ｂ１４の入力端子は、クロック合成器Ｂ１４に入力される多相クロックφ０〜φ４がφ０、φ４、φ３、φ２、φ１の順序で配列されるように結線されている。

また、位相差検出回路７２には、多相クロックφ０〜φ４のうちのクロック信号φ０、φ１が入力されるとともに、位相差検出回路７２の出力は、クロック合成器Ｂ１１〜Ｂ１４の動作をそれぞれ停止させる制御信号を入力する制御信号入力端子ＯＥ１〜ＯＥ４に接続されている。
そして、多相クロックφ０〜φ４がクロック合成回路４９´に入力されると、クロック合成器Ｂ１１〜Ｂ１４は、位相差がＴ／Ｎ、２Ｔ／Ｎ、３Ｔ／Ｎおよび４Ｔ／Ｎの多相クロックφ０〜φ４にそれぞれ基づいて、周期がＴ／５の逓倍クロックＴｃをそれぞれ生成することができる。

ここで、位相差検出回路７２は、クロック信号φ０、φ１間の位相差を判定する。そして、クロック信号φ０、φ１間の位相差がＴ／Ｎの場合、クロック合成器Ｂ１２〜Ｂ１４の動作をそれぞれ停止させ、クロック信号φ０、φ１間の位相差が２Ｔ／Ｎの場合、クロック合成器Ｂ１１、Ｂ１３、Ｂ１４の動作をそれぞれ停止させ、クロック信号φ０、φ１間の位相差が３Ｔ／Ｎの場合、クロック合成器Ｂ１１、Ｂ１２、Ｂ１４の動作をそれぞれ停止させ、クロック信号φ０、φ１間の位相差が４／Ｎの場合、クロック合成器Ｂ１１〜Ｂ１３の動作をそれぞれ停止させる。

そして、オア回路７１には、各クロック合成器Ｂ１１〜Ｂ１４からの出力信号ＯＵＴ１〜ＯＵＴ４が入力される。ここで、位相差検出回路７２にて動作が停止された各クロック合成器Ｂ１１〜Ｂ１４の出力信号ＯＵＴ１〜ＯＵＴ４は論理値“０”となるため、これらの出力信号ＯＵＴ１１〜ＯＵＴ１４の論理和をとることにより、逓倍クロックＴｃを出力することができる。

これにより、同一の逓倍クロックが生成される複数のクロック合成器Ｂ１１〜Ｂ１４のうち、実際のミスロック状態に対応して逓倍クロックＴｃを生成しているクロック合成器Ｂ１１〜Ｂ１４のみを稼動させることができる。このため、ミスロックに対応した逓倍クロックをＴｃ生成させる複数のクロック合成器Ｂ１１〜Ｂ１４を設けた場合においても、消費電力の増大を抑制することが可能となる。

なお、上述した図１２のクロック逓倍回路は、図１１のクロック逓倍回路ＣＧの代わりに用いるようにしてもよく、また、図１２のクロック逓倍回路は、無線送信装置のＩＦ信号をＲＦ信号にアップコンバートする周波数変換部にも適用することができ、また無線通信装置に限らず光ファイバを使用したデータ伝送装置等の任意の通信機器に適用することができる。

本発明の第１の実施形態を示すブロック図である。 図１の電圧制御遅延回路及びクロック合成回路の具体的構成を示すブロック図である。 第１の実施形態の動作の説明に供する正常ロック時のタイムチャートである。 第１の実施形態の動作の説明に供する２倍ミスロック時のタイムチャートである。 第１実施形態の動作の説明に供する３倍ミスロック時のタイムチャートである。 第１の実施形態の動作の説明に供する４倍ミスロック時のタイムチャートである。 第１の実施形態の動作の説明に供する遅延素子数を６個とした場合のタイムチャートである。 第１の実施形態の動作の説明に供する従来の２倍ミスロック時のタイムチャートである。 第１の実施形態の動作の説明に供するａ倍ミスロック時のタイムチャートである。 本発明の第２の実施形態を示すブロック図である。 本発明の第３の実施形態を示すブロック図である。 本発明の第４の実施形態を示すブロック図である。 図１２のクロック合成回路の概略構成を示すブロック図である。 図１３の回路ブロックの構成例を示す図である。 図１４の回路ブロックの動作を示すタイムチャートである。 位相差が異なる場合の図１３のクロック合成回路の動作を示すタイムチャートである。 本発明の第５の実施形態を示すブロック図である。

符号の説明

ＣＧ…クロック逓倍回路、１、４１…基準信号発生器、２…電圧制御型位相同期回路、３、４３…位相比較器、４、４４…チャージポンプ、５、４５…ループフィルタ、６…遅延時間補正回路、７、４７…電圧制御遅延回路、ＤＥ１〜ＤＥ５…電圧制御遅延素子、８…位相差検出器、９…位相選択回路、１０、４９、４９´…クロック合成回路、１０ａ〜１０ｆ…ナンド回路、１１…アナログ加算器、１２…バンドパスフィルタ、２１…無線受信機、２２…受信アンテナ、２３…低雑音増幅器、２４…バンドパスフィルタ、２５…周波数変換部、２６…バンドパスフィルタ、２７…ベースバンド信号処理部、２８…局部発振器、２９…ローパスフィルタ、３０…バンドパスフィルタ、３１…ミキサ、４０…クロック逓倍回路、Ｂ１〜Ｂ４、Ｂ１１〜Ｂ１４…クロック合成器、５１、６１ａ〜６１ｅ…アンド回路、６２、７１…オア回路、７２…位相差検出回路、ＯＥ１〜ＯＥ４…制御信号入力端子

Claims (15)

1. 基準周波数信号と帰還信号の位相を比較し、その差に応じた誤差信号を出力する位相比較器と、この誤差信号に基づいて遅延時間制御信号を形成する遅延時間制御手段と、前記基準周波数信号が入力され、これを前記遅延時間制御信号によって制御される遅延時間だけ遅延させた遅延信号を前記帰還信号として位相比較器に出力する電圧制御遅延手段とを備えた遅延型位相同期回路において、
   前記電圧制御遅延手段は、複数の電圧制御遅延素子を有し、各電圧制御遅延素子から出力される遅延信号の立ち上がりが分散するように当該電圧制御遅延素子数が素数に選定されていることを特徴とする遅延型位相同期回路。
2. 前記電圧制御遅延手段の電圧制御遅延素子数をｎとしたとき、当該電圧制御遅延手段の最終段出力信号と基準周波数信号との位相差が、基準周波数信号の周期のｎｋ倍（ｋは自然数）であることを検出する位相差検出手段と、該位相差検出手段で、基準周波数信号の周期のｎｋ倍の位相差を検出したときに、前記遅延時間制御手段から出力される遅延時間制御信号を補正する遅延時間補正手段を備えていることを特徴とする請求項１記載の遅延型位相同期回路。
3. 正常ロック状態を除くミスロック状態で、前記電圧制御遅延手段における各電圧遅延素子から出力される遅延信号を正常ロック状態における遅延信号配列と同一の遅延信号配列に並び替える出力信号形成手段を備えていることを特徴とする請求項１又は２に記載の遅延型位相同期回路。
4. 前記出力信号形成手段は、正常ロック状態における基準周波数信号に対する第１段目の電圧制御遅延素子の遅延時間を基準遅延時間とし、この基準遅延時間と等しい遅延時間の遅延信号を出力する電圧制御遅延素子番号を検出する位相差検出手段と、前記電圧制御遅延手段における各電圧制御遅延素子から入力される遅延信号を、前記位相差検出手段で検出した電圧制御素子番号に基づいて所定順序に並び変える位相選択回路とで構成されていることを特徴とする請求項３に記載の遅延型位相同期回路。
5. 前記請求項１又は２に記載の遅延型位相同期回路と、該遅延型位相同期回路の電圧制御遅延手段における各電圧制御遅延素子から出力される分散した遅延信号に基づいて前記基準周波数信号を逓倍した逓倍信号を出力するクロック合成回路とを備えたことを特徴とするクロック逓倍回路。
6. 前記請求項３に記載の遅延型位相同期回路と、該遅延型位相同期回路の出力信号形成回路における位相選択回路から出力される多相信号を合成するクロック合成回路とを備えたことを特徴とするクロック逓倍回路。
7. 周期がＴ、各相の位相差がＴ／Ｎ（Ｎは２以上の整数）のＮ相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第１クロック合成器と、
   周期がＴ、各相の位相差がｋＴ／Ｎ（ｋは２以上Ｎ未満の整数）のＮ相分の多相クロックの論理演算に基づいて逓倍クロックを生成する第２クロック合成器と、
   前記第１クロック合成器にて生成された逓倍クロックまたは前記第２クロック合成器にて生成された逓倍クロックの少なくともいずれか一方を出力する出力回路とを備えたことを特徴とするクロック合成回路。
8. 前記多相クロックの各相間の位相差に基づいて前記第１クロック合成器または前記第２クロック合成器の動作を停止させる制御信号を出力する位相差検出回路を備えたことを特徴とする請求項７記載のクロック合成回路。
9. 前記第２クロック合成器は、２Ｔ／Ｎ、３Ｔ／Ｎ、・・・、（Ｎ−１）Ｔ／Ｎの位相差の多相クロックにそれぞれ対応して逓倍クロックを生成する（Ｎ−２）個のクロック合成器を備えたことを特徴とする請求項７または８記載のクロック合成回路。
10. 前記第２クロック合成器に設けられた（Ｎ−２）個のクロック合成器は、２Ｔ／Ｎ、３Ｔ／Ｎ、・・・、（Ｎ−１）Ｔ／Ｎの位相差の多相クロックの各相の配列をＴ／Ｎの多相クロックの各相の配列に並べ替える結線部をそれぞれ備えたことを特徴とする請求項９記載のクロック合成回路。
11. 前記多相クロックの相数は素数であることを特徴とする請求項７〜１０のいずれか１項記載のクロック合成回路。
12. 周期ＴのＮ相分の多相クロックを出力するＮ段接続された電圧制御遅延素子と、
    前記電圧制御遅延素子のＮ段目からの出力信号の位相と１段目に入力される周期Ｔの基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する遅延時間制御手段と、
    位相差Ｔ／Ｎにロックされた多相クロックの論理演算に基づいて逓倍クロックを生成する第１クロック合成器と、
    ２Ｔ／Ｎ、３Ｔ／Ｎ、・・・、（Ｎ−１）Ｔ／Ｎの位相差のミスロックにそれぞれ対応した多相クロックの論理演算に基づいて逓倍クロックをそれぞれ生成する（Ｎ−２）個の第２クロック合成器と、
    前記第１クロック合成器にて生成された逓倍クロックまたは前記第２クロック合成器にて生成された逓倍クロックの少なくともいずれか１つを出力する出力回路を備えたことを特徴とするクロック逓倍回路。
13. 前記電圧制御遅延素子の個数は素数であることを特徴とする請求項１２記載のクロック逓倍回路。
14. 前記請求項１乃至４の何れか１つに記載された遅延型位相同期回路または前記請求項７乃至１１の何れか１つに記載されたクロック合成回路を含んで構成されたことを特徴とする通信機器。
15. 前記請求項５、６、１２又は１３の何れか１つに記載されたクロック逓倍回路を含んで構成されたことを特徴とする通信機器。

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