JP2005101067A - Wiring structure of substrate and wiring forming method - Google Patents

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Koji Matsubara
Rina Murayama
Tomotoshi Satou
Masahito Sumikawa
雅人 住川
知稔 佐藤
里奈 村山
浩司 松原
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    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Abstract

<P>PROBLEM TO BE SOLVED: To provide the wiring structure of a substrate capable of reducing spurious electromagnetic noise caused from a wiring layer and the reflection of signals by the wiring layer, and to provide a method for forming wiring. <P>SOLUTION: Conductive wiring layers 33 are provided over second and first through holes 42, 38 from one surface 43 of a second insulating film 41. The wiring layer 33 provided on one surface 43 of the second insulating film 41 is along one surface 36 of a semiconductor substrate 31, and the wiring layer 33 provided in the first through hole 38 is extended in the thickness direction T of the semiconductor substrate 33, thus extending the wiring layers 33 in a direction orthogonally crossing each other. At least one portion of an inner-periphery surface 45 facing the second through hole 42 is inclined to one surface 43 of the second insulating film 41. A second wiring section 37 along the inclined inner-surface 45 ranges at an obtuse angle to a direction B1, where the first wiring section 36 along one surface 36 of the semiconductor substrate 31 is extended in the wiring layer 33, and a direction B3 where a third wiring section 38 is extended along the thickness direction T of the semiconductor substrate 31. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、基板を貫通する配線を有し、前記配線を用いて高速な信号伝送を行うときに前記配線の近傍で生じる不要電磁輻射の発生を低減させることができる基板の配線構造および配線形成方法に関する。 The present invention has a wiring through the substrate, the wiring structure and wiring forming substrate capable of reducing the occurrence of unnecessary electromagnetic radiation generated in the vicinity of the wiring when performing high-speed signal transmission by using the wire a method for.

携帯電話機および携帯情報機器に代表される電子機器および電子装置の小型化および軽量化の要求に伴い、半導体装置の小型化および半導体装置の回路基板への実装の高密度化が図られている。 With the demand for miniaturization and weight reduction of mobile phones and electronic devices and electronic devices typified by a portable information equipment, reduction in size and higher density of mounting on a circuit board of the semiconductor device of the semiconductor device is achieved. 大規模集積回路(Large Scale Integration:略称LSI)チップなどの半導体装置を高密度に回路基板に実装するために、半導体装置をこの半導体装置の基板の厚み方向に積み重ねて積層半導体モジュールを構成する構造が提案されている(たとえば、特許文献1参照)。 Large-scale integrated circuits (Large Scale Integration: abbreviated LSI) for mounting on a circuit board at a high density semiconductor device such as a chip, the structure constituting the laminated semiconductor module by stacking semiconductor device in the thickness direction of the substrate of the semiconductor device There has been proposed (e.g., see Patent Document 1). このような半導体装置の積層構造を可能にするために、半導体基板を貫通する配線によって、基板の一表面に形成した電極と接続される配線を、基板の他表面に引き出している。 To enable a stacked structure of the semiconductor device, the wiring passing through the semiconductor substrate, a wiring connected to the electrode formed on one surface of the substrate, are pulled out to the other surface of the substrate.

図19は、従来の技術の基板の配線構造を有する半導体装置1を積層して構成される積層半導体モジュール2を模式的に示す断面図である。 Figure 19 is a cross-sectional view schematically showing a formed laminate semiconductor module 2 by stacking semiconductor device 1 having the wiring structure of the substrate of the prior art. 半導体装置1が有する半導体基板3には、この半導体基板3の一表面4および他表面5間を厚み方向に貫通する貫通孔6が形成される。 The semiconductor substrate 3 on which the semiconductor device 1 has the through hole 6 penetrating between one surface 4 and the other surface 5 of the semiconductor substrate 3 in the thickness direction is formed. 貫通孔6に臨む半導体基板3の内周面7は、絶縁性部材8によって被覆される。 The inner peripheral surface 7 of the semiconductor substrate 3 facing the through-hole 6 is covered by an insulating member 8. 絶縁性部材8によって囲まれる領域には、導電性部材が充填され、前記内周面7に沿う貫通配線層9が形成される。 The region surrounded by the insulating member 8, the conductive member is filled, the through wiring layer 9 along the inner peripheral surface 7 is formed.

半導体基板3の一表面部には、たとえばMOS(Metal Oxide Semiconductor)トランジスタなどの電子素子を含む集積回路部11と、前記集積回路部11の端子である表面電極12、半導体基板3の一表面4に沿って配設され、表面電極12および貫通配線層9を相互に接続する表面配線層13とが形成される。 On one surface of a semiconductor substrate 3, for example, MOS (Metal Oxide Semiconductor) integrated circuit portion 11 including electronic devices such as transistors, surface electrode 12 is a terminal of the integrated circuit portion 11, one surface 4 of the semiconductor substrate 3 disposed along a surface wiring layer 13 connecting the surface electrode 12 and the through wiring layer 9 to each other is formed. また、半導体基板3の一表面4には、半導体基板3の他表面部には、前記貫通配線層9に接続される突起電極14が形成される。 Further, the one surface 4 of the semiconductor substrate 3, on the other surface of the semiconductor substrate 3, the projection electrodes 14 are connected to the through wiring layer 9 is formed. また、半導体装置3の一表面部は、保護膜15によって覆われる。 Moreover, one surface portion of the semiconductor device 3 is covered by a protective layer 15.

積層される各半導体装置1の表面電極12は、表面配線層13および貫通配線層9とを含む配線層16および突起電極14を介して、電気的に接続される。 Surface electrodes 12 of each semiconductor device 1 to be laminated, via the wiring layer 16 and the protruding electrode 14 and a surface wiring layer 13 and the through wiring layers 9 are electrically connected. したがって、積層された各半導体装置1の電気素子間で、電気信号の伝送が可能になる。 Therefore, between each semiconductor device 1 of the electric element stacked, allowing the transmission of electrical signals. これによって、それぞれの半導体装置1を回路基板17に実装し、回路基板17上に形成される配線を介して電気信号を送受信する場合と比較して、各半導体装置1間の配線の距離がはるかに短くなるので、信号伝送を高速化することができる。 Thus, each of the semiconductor device 1 mounted on the circuit board 17, as compared with the case of transmitting and receiving electrical signals via a wiring formed on the circuit board 17, the distance of the wiring between the semiconductor device 1 is much more since shorter, it is possible to speed up the signal transmission. さらにはこのような半導体装置1を回路基板17に実装するための実装面積は、最下層の半導体装置1を実装する面積だけでよいので、回路基板17への半導体装置1の実装の高密度化を達成することができる。 Further mounting area for mounting such a semiconductor device 1 to a circuit board 17, it is only the area for mounting the semiconductor device 1 of the lowermost layer, densification of mounting the semiconductor device 1 to the circuit board 17 it can be achieved.

特開平10−223833号公報 JP 10-223833 discloses

携帯電話機および携帯情報機器などの電子機器に対しては、機器の小型化や軽量化と共に、処理速度の向上に対する要求も大きい。 For electronic devices such as cellular telephones and portable information devices, with size and weight of the apparatus, greater demands for increased processing speed. 処理速度を向上させるためには、半導体装置の集積回路内の処理速度を上げるだけでなく、半導体装置間の信号伝送を高速化する必要がある。 In order to improve the processing speed, not only increase the processing speed in the integrated circuit of the semiconductor device, it is necessary to speed up the signal transmission between the semiconductor device. しかしながら、配線に高速の電気信号を伝送する場合、配線の形状に起因する不要電磁輻射や信号の反射が生じるおそれがある。 However, when transmitting high-speed electrical signals to the wiring, there is a possibility that reflection of unnecessary electromagnetic radiation and signal due to the shape of the wiring may occur.

図20は、半導体装置1の貫通配線層9と表面配線層13との連結部を拡大して示す斜視図であり、図21は、図20の切断面線A−Aから見た前記連結部の断面図である。 Figure 20 is an enlarged perspective view showing a connecting portion between the through-wiring layer 9 and the surface wiring layer 13 of the semiconductor device 1, FIG. 21, the connecting part taken along the line A-A of FIG. 20 it is a cross-sectional view of. 図20に示すように、配線層16は、半導体装置1の半導体基板3の一表面4に沿って形成される表面配線層13と、貫通孔6内に形成される貫通配線層9とを含んで構成される。 As shown in FIG. 20, the wiring layer 16 includes a surface wiring layer 13 formed along one surface 4 of the semiconductor substrate 3 of the semiconductor device 1, a through wiring layers 9 formed in the through hole 6 in constructed. 貫通配線層9および表面配線層13は、それぞれの配線層の延びる方向に垂直な仮想一平面における断面が、略矩形状に形成される。 Through the wiring layer 9 and the surface wiring layer 13 in cross section at a virtual plane perpendicular to the extending direction of each of the wiring layers are formed in a substantially rectangular shape. 前記配線層16においては、図21に示すように、表面配線層13と貫通配線層9とが直角に接続される。 In the wiring layer 16, as shown in FIG. 21, a surface wiring layer 13 and the through-wiring layer 9 is connected at a right angle. したがって、配線層16は、表面配線層13の延びる方向、すなわち図21に左右方向に垂直な第1外周面16aと、貫通配線層9の延びる方向、すなわち図21の上下方向に垂直な第2外周面16bとを含む。 Thus, the wiring layer 16, the direction of extension of the surface wiring layer 13, i.e. a first outer peripheral surface 16a perpendicular to the lateral direction in FIG. 21, the direction of extension of the through-wiring layer 9, i.e., the second perpendicular to the vertical direction in FIG. 21 and a peripheral surface 16b. 前記第1階周面16aと、第2外周面16bとは、直角に連なり、これによって角度が90度(°)のコーナー部19が形成される。 Said first Kaishu surface 16a, and the second outer peripheral surface 16b, continuous with a right angle, whereby the corner portion 19 of the angle 90 degrees (°) are formed. このような配線層16を用いて、高速な電気信号の伝送を行った場合、コーナー部19のように配線層16の形状が急激に変化するに領域では、不要電磁輻射および信号の反射が生じるという問題がある。 Using such a wiring layer 16, in the case of performing the transmission of high speed electrical signals, the area rapidly changes the shape of the wiring layer 16 as the corner portion 19, resulting reflection of unnecessary electromagnetic radiation and signal there is a problem in that.

不要電磁輻射が発生すると、近接する配線層においてクロストークが生じ、半導体装置の誤動作が発生するおそれがある。 When unnecessary electromagnetic radiation is generated, a crosstalk occurs in the wiring layer proximate, malfunction of the semiconductor device may occur. また信号の反射が生じると、信号伝送の精度が低下し、半導体装置の誤動作が発生してしまうおそれがある。 Further, if signal reflection occurs, decreases the accuracy of signal transmission, there is a possibility that the malfunction of the semiconductor device occurs. したがって、不要電磁輻射の発生および信号の反射を低減することができる基板の配線構造が望まれている。 Thus, the wiring structure of the substrate on which it is possible to reduce the reflection of the generation and signal unnecessary electromagnetic radiation is desired.

本発明の目的は、配線層から発生する不要電磁輻射、および配線層による信号の反射を低減することができる基板の配線構造および配線形成方法を提供することである。 An object of the present invention, unnecessary electromagnetic radiation generated from the wiring layer, and to provide a wiring structure and wiring forming method for a substrate capable of reducing signal reflection caused by the wiring layer.

本発明は、一表面および他表面間を厚み方向に連通し、第1絶縁膜によって被覆された第1貫通孔が形成される基板と、 The present invention includes a substrate communicates between one surface and the other surface in the thickness direction, a first through-hole which is covered by the first insulating film is formed,
第1貫通孔に連通し、少なくとも1面が一表面から前記基板と接触する他表面に向かって傾斜する内周面によって形成される第2貫通孔が形成され、かつ前記基板の一表面上に形成される第2絶縁膜と、 Communicates with the first through hole, is formed a second through-hole formed by the inner peripheral surface at least one surface is inclined toward the other surface in contact with the substrate from the one surface, and on one surface of said substrate a second insulating film formed,
導電性を有し、第2絶縁膜の一表面上から、第1貫通孔および第2貫通孔にわたって配設され、所定の信号を伝送する配線層とを含み、 Has conductivity, from the one surface of the second insulating layer is disposed over the first through hole and the second through-hole, and a wiring layer for transmitting a predetermined signal,
前記配線層は、 The wiring layer,
基板の一表面に沿って第2絶縁膜上に配設される第1配線部と、 A first wiring portion disposed on the second insulating film along one surface of the substrate,
第1配線部の一端部に連なり、第2貫通孔に臨む前記傾斜面に沿って配設される第2配線部と、 Continuous with one end of the first wiring portion, a second wiring portion disposed along the inclined surface facing the second through hole,
第2配線部の一端部に連なり、基板の厚み方向に平行に延びて第1貫通孔の内周面に沿って配設される第3配線部とを有し、 Continuous with one end of the second wiring portion, and a third wiring portion disposed along the inner peripheral surface of the first through-hole extending parallel to the thickness direction of the substrate,
第2配線部は、第1配線部の延びる方向および第3配線部の延びる方向に対してそれぞれ鈍角を成して、第1配線部および第3配線部にそれぞれ連なることを特徴とする基板の配線構造である。 The second wiring portions, respectively at an obtuse angle to the direction of extension of the direction and the third wiring portion extending a first wiring portion, of the substrate, wherein the continuous respectively to the first wiring portion and the third wiring portion it is a wiring structure.

また本発明は、第2貫通孔に臨む前記傾斜する内周面の法線と、基板の一表面の法線とがなす角度が90度よりも小さい領域を含むことを特徴とする。 The present invention includes a normal line of the peripheral surface of the inclined faces to the second through hole, the angle formed by the normal of a surface of a substrate, characterized in that it comprises a region smaller than 90 degrees.

また本発明は、第2絶縁膜の他表面から一表面に向かうに連れて、第2貫通孔に臨む前記傾斜する内周面の法線と、基板の一表面の法線とがなす角度が減少することを特徴とする。 The present invention, as the toward the one surface from another surface of the second insulating film, and the normal of the circumferential surface of the inclined faces to the second through hole, the angle formed by the normal of a surface of a substrate reduction, characterized in that.

また本発明は、前記配線層は、複数設けられ、 The present invention, the wiring layer is provided in plurality,
配線層のうち少なくとも2本は、互いに平行に設けられることを特徴とする。 At least two of the wiring layers, and which are located parallel to each other.

また本発明は、前記基板の配線構造の配線層によって、所定の信号を伝送する信号伝送方法であって、 The present invention, by a wiring layer of the wiring structure of the substrate, a signal transmission method for transmitting a predetermined signal,
複数の配線層のうち平行に設けられる2本が相互に差動ペアを構成して、所定の信号を伝送することを特徴とする信号伝送方法である。 A plurality of two provided in parallel in the wiring layer to form a differential pair with each other, a signal transmission method characterized by transmitting a predetermined signal.

また本発明は、前記基板の配線構造を有することを特徴とする半導体装置である。 The present invention is a semiconductor device characterized by having the wiring structure of the substrate.
また本発明は、基板の一表面または他表面に、前記配線層に接続される突起電極を有する前記半導体装置を積層して構成されることを特徴とする積層半導体モジュールである。 The present invention, on one surface or the other surface of the substrate, a laminated semiconductor module characterized in that it is formed by laminating the semiconductor device having the projecting electrode connected to the wiring layer.

また本発明は、基板の一表面部で開口し、基板の他表面に向かって延びる未貫通孔を形成する工程と、 The present invention includes the steps of forming a blind hole open at one surface of the substrate, extending toward the other surface of the substrate,
基板の未貫通孔に臨む内周面を、電気絶縁性を有する第1絶縁膜によって被覆する工程と、 An inner peripheral surface facing the blind pores of the substrate, a step of coating the first insulating film having an electrical insulating property,
未貫通孔に導電性を有する第1導電性部材を充填する工程と、 A step of filling the first conductive member having electrical conductivity on blind pores,
基板の一表面に、前記未貫通孔に連通し、一表面から他表面に向かうにつれて近接する内周面によって形成される貫通孔が形成される第2絶縁膜を形成する工程と、 On one surface of the substrate, and forming the communicating with the blind pores, a second insulating film through-hole is formed which is formed by the inner peripheral surface close toward the other surface from one surface,
導電性部材と、基板の一表面に設けられる接続対象とする所定の配線とを相互に接続する第2導電性部材を第2絶縁膜の表面に沿って形成する工程と、 And the conductive member, and forming along a second conductive member for connecting the predetermined wiring the connection target provided on one surface of a substrate to each other on the surface of the second insulating film,
基板の他表面を一表面側に後退させて第2導電性部材を基板の他表面側に露出させる工程とを含むことを特徴とする基板の配線形成方法である。 Other surface of the substrate is a method for forming a wiring board, which comprises a step of exposing the second conductive member is retracted on one surface side to another surface side of the substrate.

また本発明は、前記基板の一表面に、前記未貫通孔に連通し、一表面から他表面に向かうにつれて近接する内周面によって形成される貫通孔が形成される第2絶縁膜を形成する工程は、 The present invention, on one surface of the substrate communicates with the blind hole, forming a second insulating film having a through hole formed by the inner peripheral surface adjacent is formed toward the other surface from one surface process,
基板の一表面にポジ型の感光性樹脂材料を塗布する塗布工程と、 A coating step of applying a positive photosensitive resin material on one surface of the substrate,
第1貫通孔に臨む領域およびその近傍に塗布された感光性樹脂材料に、この感光性樹脂材料の感応波長の光を照射する露光工程とを含み、 The photosensitive resin material applied in the region and the vicinity thereof facing the first through hole, and a exposure step of irradiating light of the sensitive wavelength of the photosensitive resin material,
照射工程では、第1貫通孔に臨む位置から離反するにつれて、光の照射量を減少させることを特徴とする。 The irradiation step, as away from the position facing the first through hole, and wherein reducing the irradiation amount of light.

本発明によれば、導電性を有する配線層は、第2絶縁膜の一表面上から第2貫通孔および第1貫通孔にわたって配設される。 According to the present invention, a wiring layer having conductivity is disposed over the second through hole and the first through-hole from the one surface of the second insulating film. 第2絶縁膜の一表面上に配設される配線層は、基板の一表面に沿い、第1貫通孔内に配設される配線層は基板の厚み方向に延びるので、これらの配線層は互いに直行する方向に延びている。 The wiring layer disposed on one surface of the second insulating film, along the one surface of the substrate, the wiring layer disposed in the first through-hole extending in the thickness direction of the substrate, the wiring layer It extends in a direction perpendicular to each other. また第2貫通孔に臨む内周面の少なくとも一部は、第2絶縁膜の一表面から他表面に向かうに連れて、対向する内周面に対して近接する方向に傾斜するので、前記内周面の一部は、第2絶縁膜の一表面に対して傾斜している。 Further, at least a portion of the circumferential surface facing the second through-hole, as the direction from the one surface of the second insulating film on the other surface, so inclined in a direction close to the inner circumferential surface facing the inside some of the peripheral surface is inclined with respect to one surface of the second insulating film. この傾斜している内周面に沿う第2配線部は、配線層のうち基板の一表面に沿う第1配線部の延びる方向、基板の厚み方向に沿う第3配線部の延びる方向に鈍角に連なる。 Second wiring portion extending along the inner peripheral surface that is the inclination, the direction of extension of the first wiring portion extending along the one surface of the substrate of the wiring layer, at an obtuse angle to the direction of extension of the third wiring portion along the thickness direction of the substrate continuous. 前記第1貫通孔に配設される配線層は、電気絶縁性を有する第1絶縁膜によって、また第2貫通孔内および第2絶縁膜の一表面上に配設される配線層は、電気絶縁性を有する第2絶縁膜によって、基板と絶縁される。 Wherein the wiring layer is in disposed in the first through hole, the first insulating film having electrical insulation properties, also wiring layer disposed on one surface of the second through-hole and the second insulating film, electrical the second insulating film having an insulating property, is insulated from the substrate.

基板の一表面側から他表面側に所定の信号を伝送する場合、所定の信号は、第1配線部から、第2配線部が第1配線部の延びる方向に鈍角を成して連なる領域を通過して第2配線部に伝送される。 When transmitting a predetermined signal from one surface to another surface side of the substrate, the predetermined signal from the first wiring portion, a region where the second wiring portion is contiguous at an obtuse angle to the direction of extension of the first wiring portion is transmitted to the second wiring portion passes. さらに所定の信号は、第2配線部から第2配線部が第3配線部の延びる方向に鈍角を成して連なる領域を通過して、第3配線部に伝送されることによって、基板の他表面側に達する。 Moreover predetermined signal passes through the region where the second wiring portion from the second wiring portion is contiguous at an obtuse angle to the direction of extension of the third wiring portion, by being transmitted to the third wiring portion, the other substrate on the surface side of reach. 基板の他表面側から一表面側に所定の信号を伝送する場合には、第3配線部、第2配線部および第1配線部の順番に信号が伝送される。 When transmitting a predetermined signal from the other surface side of the substrate on one surface, the third wiring portion, a signal is transmitted in the order of the second wiring portion and the first wiring portion.

前記第2配線部が第1配線部の延びる方向および第3配線部の延びる方向に鈍角に連なるとは、第1配線部の延びる方向に沿う第1軸線および第3配線部の延びる方向に沿う第3軸線を含む仮想一平面上で、前記第1軸線と第2配線部の延びる方向に沿う第2軸線とが成す角度、および前記第3軸線と第2軸線とが成す角度が鈍角となるということである。 Wherein the continuous an obtuse angle to the direction the second wiring portion of extension of the direction and the third wiring portion extending a first wiring portion, along the first axis and the direction of extension of the third wiring portion along the extending direction of the first wiring portion on virtual plane including the third axis, the angle formed between the second axis, and the third axis and the angle between the second axis is an obtuse angle along the first axis and the direction of extension of the second wiring portion That's what it means. 言い換えれば、第1配線部の延びる方向および第2配線部の延びる方向とが成す角度は、信号を伝送したときに第1配線部で電流が流れる第1の流れ方向と、第2配線部で電流が流れる第2の流れ方向とが成す角度である。 In other words, the angle formed between the extending direction of the direction and the second wiring portion extending a first wiring portion, a first flow direction of current flow in the first wiring part when transmitting the signal, the second wiring portion current is an angle formed between the second flow direction is flowing. また第2配線部の延びる方向と第3配線部の延びる方向とが成す角度とは、第2配線部と第3配線部とが交わる領域の近傍で、信号を伝送したときに前記第2の流れ方向と、第3配線部で電流が流れる第3の流れ方向とが成す角度である。 The The angle between the direction of extension of the second wiring portion and the extending direction of the third wiring portion, in the vicinity of the region where the second wiring portion and the third wiring portion intersect, the second when transmitting the signal and the flow direction is an angle formed between a third flow direction of current flow in the third wiring portion.

本発明では、互いに直交する方向に延びる第1配線部および第3配線部を、これらの配線の延びる方向に鈍角を成す第2配線部を介して電気的に接続することによって、インピーダンスの不整合を可及的抑制することができる。 In the present invention, the first wiring portion and the third wiring portion extending in a direction perpendicular to each other, by electrically connecting through a second wiring portion form an obtuse angle in the direction of extension of these lines, impedance mismatch it is possible to make as much as possible suppression. これによって、信号を伝送するときに、各配線部が連結する領域での信号の反射を低減することができる。 This can when transmitting a signal to reduce signal reflections in the region where the wiring portion is connected. また、前記配線層が急激に折れ曲がることが防止されるので、表皮効果によって配線の表面に流れる電流の流れ方向の急激な変化を抑制され、従来の技術と比較して、配線層が折れ曲がる領域において発生する不要電磁輻射、および信号の反射を低減することができる。 Further, since the wiring layer is prevented from bending sharply, is suppress an abrupt change in the flow direction of the current flowing on the surface of the wiring by the skin effect, as compared with the prior art, in a region where the wiring layer is bent it is possible to reduce reflection of unnecessary electromagnetic radiation, and a signal generated.

このように基板に形成される配線層に起因する不要電磁輻射および信号の反射を低減することができるので、配線層によって伝送される信号の伝送速度を高速化しても、配線層に伝送される信号のノイズの発生を抑制することができ、また複数の配線層を基板に設ける場合にクロストークを抑制することができる。 It is possible to reduce reflection of unnecessary electromagnetic radiation and signal this way due to the wiring layer formed on the substrate, even faster transmission rates of the signals transmitted by the wiring layer, is transmitted to the wiring layer it is possible to suppress the occurrence of the signal of the noise, also it is possible to suppress the crosstalk in the case of providing a plurality of wiring layers on the substrate.

また第2配線部が沿う第2貫通孔は、第2絶縁膜に形成される。 The second through hole along the second wiring portion is formed on the second insulating film. したがって、基板そのものに第2配線部を形成するための傾斜面を形成する場合と比較して、前記傾斜面を容易に形成することができ、前述した形状の配線層を形成しやすい。 Therefore, as compared with the case of forming an inclined surface for forming a second wiring portion on the substrate itself, the inclined surface can be easily formed, easily form a wiring layer of the above-mentioned shape.

また本発明によれば、第2貫通孔の内周面の法線と、基板の一表面の法線とが成す角度が90度よりも小さい領域を含んでいる。 According to the present invention, the normal of the inner circumferential surface of the second through-hole, the angle between the normal of a surface of a substrate includes a region smaller than 90 degrees. 配線層は、第2絶縁膜の表面上に形成されるので、配線層の形状は、第2絶縁膜の表面の形状に従う。 Wiring layers, since it is formed on the surface of the second insulating film, the shape of the wiring layer follows the shape of the surface of the second insulating film. 前記構成とすることによって、第2配線部が第1配線部の延びる方向および第3配線部の延びる方向に鈍角に連なる配線層を実現することができる。 By the above configuration, it is possible the second wiring portion to realize a wiring layer connected to obtuse angle direction of extension of the direction and the third wiring portion extending the first wiring portion.

また本発明によれば、第2絶縁膜の他表面から一表面に向かうに連れて、第2貫通孔に臨む内周面の法線と、基板の一表面の法線とが成す角度が減少する。 According to the present invention, as the toward the one surface from another surface of the second insulating film, and the normal of the inner circumferential surface facing the second through hole, the angle between the normal of a surface of a substrate decreases to. 前記角度を、段階的または連続的に減少させることによって、この第2貫通孔の内周面に沿って形成される配線層が急激に折れ曲がることが防止される。 The angle, by decreasing stepwise or continuously, the wiring layer is formed along the inner peripheral surface of the second through-hole is prevented from bending sharply. たとえば前記角度を連続的に変化させると、配線層が緩やかに曲がるので、さらに不要電磁輻射および信号の反射を低減することができる。 For example, continuously varying the angle, since the wiring layer is bent gently, it is possible to further reduce the reflection of unnecessary electromagnetic radiation and signal.

また本発明によれば、配線層は複数本形成され、複数本の配線層のうち少なくとも2本が平行に設けられる。 According to the present invention, the wiring layer is plural form, at least two are provided in parallel among the plurality of wiring layers. このような平行に設けられる配線層を、たとえば差動ペアとして所定の信号を伝送することによって、各配線層から発生する電磁界を相殺することができる。 Such wiring layer which is provided parallel to, for example, by transmitting a predetermined signal as a differential pair, it is possible to offset the electromagnetic field generated from the wiring layers.

また本発明によれば、複数の配線層のうち平行に設けられる2本を差動ペアとして所定の信号を伝送する。 According to the present invention transmits a predetermined signal to two provided in parallel among the plurality of wiring layers as a differential pair. つまり2本の配線層のうち、一方の配線層では、一方から他方に信号を伝送し、他方の配線層では、他方から一方に信号を伝送する。 That one of the two wiring layers, in one wiring layer, and transmits a signal from one to the other, in the other wiring layer, and transmits a signal to one from the other. これらの一方および他方の信号線では、同じ信号が伝送される。 In these one and the other of the signal line, the same signal is transmitted. これによって、配線層から発生する電磁界が相殺され、配線層から放射される放射ノイズ、つまり不要電磁輻射をさらに低減させることができる。 Thus, the electromagnetic field is canceled out generated from the wiring layer, the radiation noise radiated from the wiring layers, i.e. it is possible to further reduce unwanted electromagnetic radiation.

また本発明によれば、半導体装置に前記基板の配線構造を用いるので、たとえば大規模集積回路(LSI)チップなどの高速で信号処理を行う半導体装置において、配線からの不要電磁輻射の発生および配線を伝送される信号の反射を低減させることができる。 According to the invention, the use of the wiring structure of the substrate to the semiconductor device, for example, in high-speed semiconductor device that performs signal processing in such large-scale integrated circuit (LSI) chips, the unnecessary electromagnetic radiation from the wiring generation and interconnection it is possible to reduce the reflection of the signals transmitted. したがって、信号を確実に伝送することができ、かつ不要輻射によるクロストークの発生を抑制することができるので、半導体装置の動作の信頼性が向上する。 Thus, signals can be transmitted reliably, and can suppress the occurrence of crosstalk caused by an unnecessary radiation, the reliability of the operation of the semiconductor device is improved. さらに、配線を伝送する信号の伝送速度を高めることができるので、半導体装置をより高速に動作させることができる。 Further, since the wiring can be enhanced transmission speed of signals transmitted through, it is possible to operate the semiconductor device at a higher speed.

また本発明によれば、半導体装置を積層して、たとえばシステムインパッケージなどの半導体積層モジュールを実現する場合、各半導体装置間で伝送される信号による不要電磁波の発生および信号の反射を抑制することができるので、装置間の信号の伝送をより高速化することができる。 According to the present invention, by laminating a semiconductor device, for example, to realize a semiconductor stacked modules such as system-in-package, to suppress the reflection of the occurrence and signal of the unnecessary electromagnetic waves by signals transmitted between the semiconductor device since it is, it can be more faster transmission of signals between devices. 積層半導体モジュールは、半導体装置を回路基板の同一平面に実装する場合と比較して、回路基板への実装面積が小さく、さらに半導体装置間の配線長が短くなるので、高速な演算処理が可能となる。 Stacked semiconductor module, as compared with the case of mounting a semiconductor device on the same plane of the circuit board, a small mounting area of ​​the circuit board, because more wiring length between the semiconductor device is shortened, enabling high-speed processing Become.

また本発明によれば、前記工程によって、前述した基板の配線構造を作成することできる。 According to the invention, by the process, it may be creating a wiring structure of the substrate as described above. 少なくとも一部が一表面から他表面に向かって傾斜する内周面によって形成される第2貫通孔は、基板ではなく、第2絶縁膜に形成される。 Second through holes at least partially formed by the inner peripheral surface inclined toward the other surface from one surface, not the substrate is formed on the second insulating film. 第2絶縁膜を、たとえば樹脂材料などによって形成することによって、前述したような形状の孔であっても容易に加工することができる。 A second insulating film, for example, by forming a resin or the like material, can be easily processed even holes each having the shape as described above.

また前記工程によって配線層を形成するので、配線層を作成するまでの工程では、基板が厚いままでも構わない。 Since a wiring layer by the step, the steps up to create a wiring layer may be left substrate is thick. したがって、基板の厚みを大きくすることによって、基板のハンドリング性を向上させることができるので、各工程における処理を精度よく行うことができる。 Therefore, by increasing the thickness of the substrate, it is possible to improve the handling properties of the substrate, it is possible to perform processing in each step precisely. この後の工程によって、配線層が形成された基板の厚み方向の寸法を小さくすることができる。 The subsequent step, the dimensions in the thickness direction of the substrate on which the wiring layer is formed can be reduced.

基板の一表面と他表面との間を厚み方向に連通する第1貫通孔を作成する場合、第1貫通孔を作成する方法によっては、形成される孔のアスペクト比によって、直径が小さな貫通孔を形成するのは困難となる場合がある。 When creating a first through-hole communicating with the thickness direction between the one surface and the other surface of the substrate, depending on the method of creating a first through hole, the aspect ratio of the hole formed, small through-hole diameter it may become difficult to form. 本発明では、基板を薄くする工程で未貫通孔を貫通させて貫通孔が形成されるので、得られる穴のアスペクト比が比較的小さい穿孔方法であっても採用することができ、配線層を形成する工程の自由度が向上する。 In the present invention, since the through-holes by penetrating the non-through hole is formed in the step of thinning the substrate, it is the aspect ratio of the hole obtained is adopted a relatively small perforation method, a wiring layer flexibility of the formed step is improved.

本発明によれば、感光性樹脂材料がポジ型であるので、この感光性樹脂材料への光の照射量を、たとえばグレーレベルのマスクを用いて、第1貫通孔に対応する領域から離反するほど減少させると、現像したときに、少なくとも一部が一表面から他表面に向かうにつれて近接する内周面によって形成される貫通孔を容易に形成することができる。 According to the present invention, since the photosensitive resin material is a positive, away the irradiation amount of light to the photosensitive resin material, for example using a gray level mask, from a region corresponding to the first through hole decreasing enough, when developed, at least a portion can be easily formed a through hole formed by the inner peripheral surface close toward the other surface from one surface.

図1は、本発明の実施の一形態の基板の配線構造を有する半導体装置30を模式的に示す断面図であり、図2は半導体装置30の一部を拡大して示す断面図である。 Figure 1 is a cross-sectional view schematically showing a semiconductor device 30 having the wiring structure of the substrate of an embodiment of the present invention, FIG. 2 is a sectional view showing an enlarged part of the semiconductor device 30. 半導体装置30は、たとえば大規模集積回路(略称LSI)チップなどの高速で信号処理を行う電子装置である。 The semiconductor device 30 is, for example, a high-speed electronic devices for performing signal processing with the large-scale integrated circuit (abbreviated LSI) chip. 半導体装置30は、半導体基板31と、この半導体基板31に形成される所定の電子素子を含む集積回路部32と、半導体基板31に形成され、前記集積回路部32に信号を伝送し、集積回路部32からの信号を伝送する配線層33とを少なくとも含む。 The semiconductor device 30 includes a semiconductor substrate 31, an integrated circuit portion 32 including the predetermined electronic element formed in the semiconductor substrate 31, it is formed on the semiconductor substrate 31, and transmits a signal to the integrated circuit portion 32, an integrated circuit the signals from section 32 comprises at least a wiring layer 33 to be transmitted. 前記所定の電子素子は、たとえばトランジスタおよびコンデンサなどを含む。 It said predetermined electronic devices, including for example, transistors and capacitors.

半導体基板31は、たとえばシリコン(Si)を含むシリコン基板によって実現される。 The semiconductor substrate 31 is realized by a silicon substrate including for example, silicon (Si). 半導体基板31の一表面部34には、所定の電子素子を含む集積回路部32が形成される。 On the one surface portion 34 of the semiconductor substrate 31, an integrated circuit portion 32 including the predetermined electronic device is formed. 集積回路部32は、たとえば大規模集積回路(Large Scale Integration:略称LSI)を含む。 Integrated circuit 32, for example, large-scale integrated circuits: including (Large Scale Integration abbreviated LSI). 半導体基板31の一表面部34には、前記集積回路部32の接続端子であり、集積回路部32の所定の配線に接続される表面電極35が形成される。 On the one surface portion 34 of the semiconductor substrate 31 is a connection terminal of the integrated circuit portion 32, the surface electrode 35 connected to a predetermined wiring of the integrated circuit portion 32 is formed. 半導体基板31には、一表面36および他表面37間を半導体基板31の厚み方向Tに連通する第1貫通孔38が形成される。 The semiconductor substrate 31, a first through-hole 38 communicating between one surface 36 and other surface 37 in the thickness direction T of the semiconductor substrate 31 is formed. 半導体基板31の一表面36および他表面37は、ほぼ平行である。 One surface 36 and other surface 37 of the semiconductor substrate 31 are substantially parallel. 前記第1貫通孔38は、半導体基板31の素子形成面である一表面36に関して、垂直に延びる。 The first through hole 38, with respect to one surface 36 which is an element forming surface of the semiconductor substrate 31, extending vertically. 第1貫通孔38は、略直方体形状に形成される。 First through hole 38 is formed in a substantially rectangular parallelepiped shape. 厚み方向Tに垂直な第1貫通孔38の断面における一辺の長さt1は、たとえば10〜30マイクロメートル(μm)に選ばれる。 Length of one side in the vertical cross section of a first through-hole 38 in the thickness direction T t1 is selected, for example 10 to 30 micrometers ([mu] m).

半導体基板31の第1貫通孔38に臨む第1内周面39は、第1絶縁膜40によって被覆される。 First inner peripheral surface 39 facing the first through hole 38 of the semiconductor substrate 31 is covered by a first insulating film 40. 第1絶縁膜40は、電気絶縁性を有し、たとえば合成樹脂によって形成される。 The first insulating film 40 has electrical insulating properties, is formed by, for example, synthetic resin. 第1絶縁膜40の膜厚t2は、たとえば1〜5マイクロメートル(μm)に選ばれる。 Thickness t2 of the first insulating film 40 is, for example, selected from 1 to 5 micrometers ([mu] m). 前記第1絶縁膜40の膜厚t2とは、厚み方向Tに垂直な断面における第1絶縁膜40の厚みである。 Wherein the first and the thickness t2 of the insulating film 40, the thickness of the first insulating film 40 in a cross section perpendicular to the thickness direction T. 第1貫通孔38には、第1絶縁膜40の内周面40aによって外囲される空間が形成される。 The first through hole 38, the space to be externally enclosed by the inner peripheral surface 40a of the first insulating film 40 is formed.

半導体基板31の一表面36上には、第2絶縁膜41が形成される。 On one surface 36 of the semiconductor substrate 31, the second insulating film 41 is formed. 本実施の形態において半導体基板31の一表面36は、集積回路部32の一表面を含む。 One surface 36 of the semiconductor substrate 31 in this embodiment includes one surface of the integrated circuit portion 32. 第2絶縁膜41には、第2貫通孔42が形成される。 The second insulating film 41, the second through-hole 42 is formed. 第2貫通孔42は、第1貫通孔38に連通する。 The second through hole 42 communicates with the first through hole 38. 第2貫通孔42は、少なくとも一部が第2絶縁膜41の厚み方向Tの一表面43から他表面44に向かうに連れて近接する方向に傾斜する第2内周面45によって形成される。 The second through hole 42 is at least partially formed by a second inner peripheral surface 45 which is inclined in the direction toward him to toward the other surface 44 from one surface 43 of the thickness direction T of the second insulating film 41. 具体的には第2内周面45の一部が、第2絶縁膜41の一表面43に対して傾斜し、第2絶縁膜41の一表面43から他表面44に向かうに連れて、第2貫通孔42の厚み方向に垂直な断面積が小さくなる。 Specifically portion of the second inner peripheral surface 45 is inclined with respect to the one surface 43 of the second insulating film 41, as the direction from the one surface 43 of the second insulating film 41 on the other surface 44, the cross sectional area perpendicular to the thickness direction of the second through-hole 42 is reduced. 第2絶縁膜41の一表面43および他表面44は、ほぼ平行に形成される。 One surface 43 and other surface 44 of the second insulating film 41 is formed substantially parallel to. 第2絶縁膜41の厚みt3は、たとえば5〜10マイクロメートル(μm)に選ばれる。 The thickness t3 of the second insulating film 41 is selected for example, 5 to 10 micrometers ([mu] m).

本実施の形態では、第2絶縁膜41の第2貫通孔42に臨む第2内周面45は、少なくとも半導体基板31の一表面36に所定の第1角度θ1で傾斜する第1平面45aを有し、この第1平面45aは、第1絶縁膜40の内周面40aに連なる。 In this embodiment, the second inner peripheral surface 45 that faces the second through hole 42 of the second insulating film 41, the first plane 45a that is inclined at a first angle θ1 given to one surface 36 of at least a semiconductor substrate 31 a, the first plane 45a is connected to the inner circumferential surface 40a of the first insulating film 40. 第2内周面45の第1平面45aの法線と、半導体基板31の一表面36の法線とが成す角度は、90度(°)以下に選ばれる。 A normal of the first plane 45a of the second inner peripheral surface 45, the angle between the normal of a surface 36 of the semiconductor substrate 31 is selected to 90 degrees or less (°). さらに具体的に述べると第2内周面45は4つの平面を含んで形成され、対向する一対の平面は、厚み方向Tに平行に延び、対向するもう1対の平面は、厚み方向Tの一表面43から他表面44に向かうにつれて互いに近接する方向に傾斜する。 Is further formed to include a specifically described the second inner peripheral surface 45 of the four planes, a pair of planes opposing, extending parallel to the thickness direction T, the other pair of planes opposing, in the thickness direction T inclined toward each other toward the one surface 43 to the other surface 44. 前記所定の第1角度θ1は、たとえば45°±15°の範囲、つまり30°以上60°以下に選ばれ、さらに好ましくは45°に選ばれる。 It said predetermined first angle θ1 is, for example 45 ° ± 15 ° range, i.e. chosen to 30 ° to 60 °, more preferably chosen 45 °.

また第2絶縁膜41には、表面電極35に臨む領域に第2絶縁膜41を貫通する第3貫通孔101が形成される。 Also in the second insulating film 41, the third through-hole 101 passing through the second insulating film 41 in a region facing the surface electrode 35 is formed. 第3貫通孔101は、少なくとも一部が第2絶縁膜41の厚み方向Tの一表面43から他表面44に向かうに連れて近接する方向に傾斜する第3内周面102によって形成される。 The third through-hole 101 is at least partially formed by a third inner peripheral surface 102 which is inclined in the direction toward him to toward the other surface 44 from one surface 43 of the thickness direction T of the second insulating film 41. 具体的には、第3内周面102の一部が、第2絶縁膜41の一表面43に対して傾斜し、第2絶縁膜41の一表面43から他表面44に向かうに連れて、第2貫通孔42の厚み方向に垂直な断面積が小さくなる。 Specifically, a portion of the third inner peripheral surface 102 is inclined with respect to the one surface 43 of the second insulating film 41, as the direction from the one surface 43 of the second insulating film 41 on the other surface 44, cross sectional area perpendicular to the thickness direction of the second through-hole 42 is reduced. 本実施の形態では、第2絶縁膜41の第3貫通孔101に臨む第3内周面102は、半導体基板31の一表面36に所定の第2角度θ2で傾斜する第2平面102aを有する。 In this embodiment, the third inner peripheral surface 102 facing the third through-hole 101 of the second insulating layer 41 has a second plane 102a which is inclined at a second angle θ2 given to one surface 36 of the semiconductor substrate 31 . さらに具体的に述べると第3内周面102は4つの平面を含んで形成され、対向する一対の平面は、厚み方向Tに平行に延び、対向するもう1対の平面は、厚み方向Tの一表面43から他表面44に向かうにつれて互いに近接する方向に傾斜する。 Is formed more specifically described the third inner peripheral surface 102 includes four planes, a pair of planes opposing, extending parallel to the thickness direction T, the other pair of planes opposing, in the thickness direction T inclined toward each other toward the one surface 43 to the other surface 44. 前記所定の第2角度θ2は、たとえば45°±15°に選ばれ、つまり30°以上60°以下に選ばれ、さらに好ましくは45°に選ばれる。 Wherein the predetermined second angle θ2 is, for example, selected in 45 ° ± 15 °, i.e. chosen to 30 ° to 60 °, more preferably chosen 45 °.

配線層33は、第2絶縁膜41の一表面43上から、第2貫通孔42および第1貫通孔38にわたって配設される。 Wiring layer 33, the upper one surface 43 of the second insulating film 41 is disposed over the second through hole 42 and the first through hole 38. 配線層33の一端部は、前記第3貫通孔101を経て前述した表面電極35と電気的に接続され、他端部は、半導体基板31の他表面37側に露出する。 One end portion of the wiring layer 33, the third through the through hole 101 is connected to the surface electrode 35 and the electrically above, the other end is exposed on the other surface 37 side of the semiconductor substrate 31. 配線層33は、導電性を有し、半導体基板31の他表面37側から与えられる所定の信号を伝送して表面電極43に与え、また表面電極43からの所定の信号を半導体基板31の他表面35側へと伝送する。 Wiring layer 33 is electrically conductive, applied to the surface electrode 43 by transmitting a predetermined signal applied from the other surface 37 side of the semiconductor substrate 31, also other semiconductor substrate 31 a predetermined signal from the surface electrode 43 It is transmitted to the surface 35 side. つまり配線層33は、双方向の信号伝送路である。 That interconnection layer 33 is a bi-directional signal transmission path. 配線層33は、表面電極35に接続される一端部から、第2絶縁膜41の第3貫通孔101に臨む第3内周面103に沿って延び、屈曲して第2絶縁膜41の一表面43に沿って延び、さらに屈曲して第2絶縁膜41の第2貫通孔42に臨む第2内周面45に沿って延び、さらに半導体基板31の第1貫通孔38に臨む第1内周面39を被覆する第1絶縁膜40に沿って厚み方向Tに延びて半導体基板31の他表面37に達する。 Wiring layer 33, from one end portion connected to the surface electrodes 35, extends along a third inner peripheral surface 103 facing the third through-hole 101 of the second insulating film 41, the second insulating film 41 is bent one extending along the surface 43, extends further along the second inner circumferential surface 45 that faces the second through hole 42 of the second insulating film 41 is bent, yet a 1 facing the first through hole 38 of the semiconductor substrate 31 extending in the thickness direction T along a first insulating film 40 that covers the periphery 39 reaches the other surface 37 of the semiconductor substrate 31.

配線層33は、第2絶縁膜41の一表面43に沿って配設される第1配線部46と、第1配線部46の一端部に連なり、第2内周面45の第1平面45aに沿って延びる第2配線部47と、第2配線部47の一端部に連なり、第1貫通孔38内で厚み方向Tに沿って延びる第3配線部48とを少なくとも含み、さらに第1配線部46の他端部に連なり第3内周面102の第2平面102aに沿って延び、他端部が表面電極35に接続される第4配線部103とを含む。 Wiring layer 33 includes a first wiring portion 46 which is disposed along the one surface 43 of the second insulating film 41, continuous with one end of the first wiring portion 46, the first plane 45a of the second inner peripheral surface 45 a second wiring portion 47 extending along the, continuous to one end of the second wiring portion 47, at least and a third wiring portion 48 extending along the thickness direction T in the first through hole 38, further a first wiring contiguous to the other end of the part 46 extends along a second plane 102a of the third inner peripheral surface 102, and a fourth wiring 103 to which the other end portion is connected to the surface electrode 35.

第1配線部46の延びる方向B1である第1配線部46の長手方向、すなわち図2の左右方向に沿う第1軸線L1、および第3配線部48の延びる方向B3である第3配線部48の長手方向、すなわち図2の上下方向に沿う第2軸線L2とは直交する。 Longitudinally, i.e. the third wiring portion is a direction B3 of extension of the first axis L1, and the third wiring portion 48 along the left-right direction in FIG. 2 of the first wiring portion 46 which is the direction B1 of extension of the first wiring portion 46 48 longitudinally, i.e. orthogonal to the second axis L2 along the vertical direction in FIG. 2. 前記第3配線部48の延びる方向B3と、厚み方向Tとは平行である。 The direction B3 of extension of the third wiring portion 48, which is parallel to the thickness direction T. 前記第1軸線L1および第2軸線L2を含む仮想一平面上において、第1配線部46と第2配線部47との接続部では、第1軸線L1の延びる方向B1と第2配線部47の延びる方向B2、具体的には第1配線部46の外周46aと第2配線部47の外周47aとが成す所定の第3角度θ3が鈍角に形成される。 In the virtual plane including the first axis L1 and the second axis L2, the first wiring portion 46 in the connection portion between the second wiring portion 47, and the direction B1 of extension of the first axis L1 of the second wiring portion 47 extending direction B2, in particular a predetermined third angle θ3 of the outer periphery 47a is formed in the outer periphery 46a and the second wiring portion 47 of the first wiring portion 46 is formed at an obtuse angle. また前記第1軸線L1および第2軸線L2を含む仮想一平面において、第2配線部47と第3配線部48との接続部では、第3軸線L3の延びる方向B3と第2配線部47の延びる方向B2、具体的には第3配線部48の外周48aと第2配線部47の外周47aとが成す所定の第4角度θ4が鈍角に形成される。 In virtual plane including the first axis L1 and the second axis L2, the second wiring portion 47 in the connecting portion of the third wiring portion 48, the direction B3 of extension of the third axis L3 of the second wiring portion 47 extending direction B2, in particular fourth angle θ4 predetermined that the outer periphery 47a is formed in the outer periphery 48a and the second wiring portion 47 of the third wiring portion 48 is formed at an obtuse angle. このような配線層33は、言い換えれば従来の技術の配線層の直角に折れ曲がる部分において、折れ曲がる部分の外側に突出する角部を切り欠いた形状を有し、また折れ曲がる部分の内側の部分に配線材料を継ぎ足した形状である。 Such wiring layer 33, in other words in the portion bent at a right angle of the wiring layers of the prior art, bent shaped to cut out the corner portions projecting outwardly of the portion, or bent wire on the inside of the portion of the part a shape that was topped up the material. また第4配線部103の延びる方向B4である第4配線部の長手方向に沿う第4軸線L4と、第1軸線L1の延びる方向B1とを含む仮想一平面上において、第4配線部103と第1配線部46との接続部では、第1軸線L1の延びる方向B1と第4軸線L4の延びる方向B4、具体的には第4配線部103の外周103aと第1配線部46の外周46aとが成す所定の第5角度θ5が鈍角に形成される。 Also a fourth axis L4 along the longitudinal direction of the fourth wiring portion is a direction B4 of extension of the fourth wiring portion 103, on the virtual plane including the direction B1 of extension of the first axis L1, and the fourth wiring 103 the connection portion between the first wiring portion 46, the direction B4 of extension of the first to the axial line L1 direction B1 of extension of the fourth axis L4, in particular the outer circumference 46a of the outer periphery 103a and the first wiring portion 46 of the fourth wiring 103 DOO predetermined fifth angle θ5 formed by formed at an obtuse angle.

また言い換えると前記所定の第3角度θ3は、第1配線部46と第2配線部47とが交わる領域の近傍で、所定の信号を伝送したときに第1配線部46で電流が流れる第1の流れ方向と、第2配線部47で電流が流れる第2の流れ方向とが成す角度である。 The words and the predetermined third angle θ3 is in the vicinity of the region where the first wiring portion 46 and the second wiring portion 47 intersect a first current flows in the first wiring portion 46 when transmitting a predetermined signal and the flow direction of an angle formed by the second flow direction of current flow in the second wiring portion 47. また前記所定の第4角度θ4とは、第2配線部47と第3配線部48とが交わる領域の近傍で、所定の信号を伝送したときに、前記第2の流れ方向と、第3配線部48で電流が流れる第3の流れ方向とが成す角度である。 The above a predetermined fourth angle .theta.4, in the vicinity of the region where the second wiring portion 47 and the third wiring portion 48 intersect, when transmitting a predetermined signal, and the second flow direction, third wire it is an angle formed between a third flow direction of current flow in parts 48. また前記所定の第5角度θ5は、第1配線部46と第4配線部103とが交わる領域の近傍で、所定の信号を伝送したときに第4配線部103で電流が流れる第4の流れ方向と、前記第1の流れ方向とが成す角度である。 The predetermined fifth angle θ5 is in the vicinity of the region where the first wiring portion 46 and the fourth wiring 103 intersect, a fourth stream flowing current in the fourth wiring portion 103 when transmitting a predetermined signal and direction, which is the first angle and forms the flow direction.

前記所定の第3角度θ3、第4角度θ4および第5角度θ5は、125°±10°以上145°±10°以下に選ばれ、好ましくは135°に選ばれる。 It said predetermined third angle .theta.3, fourth angle θ4 and the fifth angle θ5 is selected below 125 ° ± 10 ° or 145 ° ± 10 °, preferably chosen to 135 °. これによって所定の第3、第4および第5角度θ3,θ4,θ5が小さくなりすぎることを防止する。 This predetermined third, fourth and fifth angle .theta.3, .theta.4, prevents θ5 is too small. 第1〜第3配線部46,47,48および第4配線部103の、それぞれの配線層33が延びる方向に垂直な仮想一平面による断面は、1辺が5〜13マイクロメートル(μm)の矩形状に形成される。 Of the first to third wiring portion 46, 47, 48 and the fourth wiring portion 103, the cross section by the respective a virtual plane perpendicular to the direction in which the wiring layer 33 extends on a side from 5 to 13 micrometers ([mu] m) It is formed in a rectangular shape. なお、第1〜第3配線部46,47,48および第4配線部103の、それぞれの配線層33が延びる方向に垂直な仮想一平面による断面形状は一様であることが望ましい。 Incidentally, the first to third wiring portion 46, 47, 48 and the fourth wiring portion 103, the cross-sectional shape by a virtual plane perpendicular to the direction in which each of the wiring layers 33 extend is desirably uniform.

配線層33を伝送される所定の信号の伝送速度が高速化するにつれて、伝送される所定の信号は、波の性質が強くなり、直進性が強くなる。 As the transmission rate of a given signal transmitted through the wiring layer 33 is speeding, a predetermined signal to be transmitted, the nature of the wave becomes stronger, straightness is strengthened. これによって配線層33の壁面、つまり配線層33の外周面での所定の信号の反射が発生しやすく、また前記外周面から外方に向けて電磁波の放射が発生しやすくなる。 This wall surface of the wiring layer 33, i.e. the reflection is likely to occur in a predetermined signal at the outer peripheral surface of the wiring layer 33, also the radiation of the electromagnetic wave is easily generated outward from the outer circumferential surface. 本発明では、2つの互いに直交する方向に延びる第1配線部46および第3配線部48を、これらの第1および第3配線部46,47の延びる方向に鈍角を成す第2配線部47を介して電気的に接続することによって、配線層33の急激な形状の変化を抑制する。 In the present invention, the first wiring portion 46 and the third wiring portion 48 extends in two directions perpendicular to each other, the second wiring portion 47 forming an obtuse angle in the direction of extension of the first and the third wiring portion 46, 47 of these through by electrically connected, suppressing abrupt changes in shape of the wiring layer 33. これによって、前記配線層33に伝送される所定の信号の反射および放射の発生を可及的防止することができる。 This can be as much as possible prevent the occurrence of reflection and radiation of a predetermined signal transmitted to the wiring layer 33. したがって配線層33に伝送される所定の信号に含まれるノイズ成分を抑制することができ、さらに前記配線層33から発生する不要電磁輻射を低減することができる。 Thus the noise component included in a predetermined signal transmitted to the wiring layer 33 can be suppressed, it is possible to further reduce unwanted electromagnetic radiation generated from the wiring layer 33.

このように半導体基板31に形成される配線層33に起因する不要電磁輻射および信号の反射を抑制することができるので、配線層33を伝送する信号の伝送速度を高速化しても、配線層33に伝送される所定の信号に含まれるノイズの発生を抑制することができ、また半導体装置30が複数の配線層33を備える場合に、配線層間のクロストークを抑制することができる。 It is possible to suppress the reflection of unnecessary electromagnetic radiation and signal due to the wiring layer 33 formed in this manner on the semiconductor substrate 31, even faster signal transmission speed for transmitting the wiring layer 33, the wiring layer 33 it is the generation of noise included in a predetermined signal to be transmitted can be suppressed, and when the semiconductor device 30 comprises a plurality of wiring layers 33, to suppress the crosstalk between the wiring layers that the. 前記配線層33によって伝送される所定の信号の周波数は、たとえば数十GHz〜100GHz程度の範囲である。 Frequency of the predetermined signal transmitted by the wiring layer 33 is in the range of about several tens GHz~100GHz example.

前述したように、たとえば大規模集積回路(Large Scale Integration:略称LSI)チップなどであり、高速で信号処理を行う半導体装置30において、配線層33からの不要電磁輻射の発生および配線層33を伝送される所定の信号の反射を低減させることができる。 As described above, for example, large-scale integrated circuits: transmission and the like (Large Scale Integration abbreviation LSI) chip, a semiconductor device 30 for performing signal processing at high speed, unnecessary electromagnetic radiation from the wiring layer 33 generates and wiring layers 33 it is possible to reduce the reflection of the predetermined signal. したがって、配線層33によって所定の信号を確実に伝送することができ、かつ不要電磁輻射によるクロストークの発生を抑制することができるので、半導体装置30の動作の信頼性が向上する。 Therefore, it is possible to reliably transmit a predetermined signal by the wiring layer 33, and it is possible to suppress the occurrence of crosstalk caused by an unnecessary electromagnetic radiation, the reliability of the operation of the semiconductor device 30 is improved. さらに、配線層33を伝送する所定の信号の伝送速度を高めることができるので、半導体装置30をより高速に動作させることができる。 Furthermore, since it is possible to increase the transmission rate of a given signal transmitted through the wiring layer 33, it is possible to operate the semiconductor device 30 at a higher speed.

半導体基板31の他表面37上には、この他表面37を被覆する第3の絶縁膜である裏面絶縁膜52と、他表面37から外方に突出する突起電極49が形成される。 On the other surface 37 of the semiconductor substrate 31, the back surface insulating film 52 is a third insulating film covering the other surface 37, the projection electrodes 49 projecting outwardly from the other surface 37 is formed. 裏面絶縁膜52には、第4貫通孔53が形成される。 The back surface insulating film 52, the fourth through hole 53 is formed. 第4貫通孔53は、第1貫通孔38に連通する。 The fourth through hole 53, communicating with the first through hole 38. 第4貫通孔53は、少なくとも一部が裏面絶縁膜52の厚み方向Tの一表面54から他表面55に向かうにつれて離反する方向に傾斜する第4内周面56によって形成される。 The fourth through-hole 53 is formed by the fourth inner peripheral surface 56 which is inclined in a direction away as at least partially toward the other surface 55 from one surface 54 of the thickness direction T of the back insulating film 52. 具体的には第4内周面56の一部が裏面絶縁膜52の一表面54に対して傾斜し、裏面絶縁膜52の一表面54から他表面55に向かうに連れて、第4貫通孔53の厚み方向Tに垂直な断面積が大きくなる。 Specifically As the part of the fourth inner peripheral surface 56 inclined relative to a surface 54 of the back surface insulating film 52, extending from one surface 54 of the back surface insulating film 52 on the other surface 55, the fourth through hole 53 cross sectional area perpendicular to the thickness direction T is large. 裏面絶縁膜52の一表面54および他表面55は、ほぼ平行に形成される。 One surface 54 and other surface 55 of the back surface insulating film 52 is formed substantially parallel to. 本実施の形態では、裏面絶縁膜52の第4貫通孔53に臨む第4内周面56は、少なくとも半導体基板31の他表面37に所定の角度で傾斜する平面を有し、これらの平面は、第1絶縁膜40の内周面40に連なる。 In this embodiment, the fourth inner peripheral surface 56 that faces the fourth through-hole 53 of the back surface insulating film 52 has a plane which is inclined at a predetermined angle to the other surface 37 of at least a semiconductor substrate 31, these planes , connected to the inner circumferential surface 40 of the first insulating film 40. さらに具体的に述べると、第4内周面56は4つの平面を含んで形成され、対向する一対の平面、および対向するもう一対の平面は、厚み方向Tの一表面54から他表面55に向かうにつれて互いにそれぞれ離反する方向に傾斜する。 More specifically, the fourth inner peripheral surface 56 is formed to include four planes, a pair of planar opposed, and another pair of planes opposing, from the one surface 54 of the thickness direction T on the other surface 55 inclined in a direction away respectively from each other toward. 言い換えると第4貫通孔53は、角錐台形状に形成される。 In other words the fourth through hole 53 is formed in a truncated pyramid shape.

突起電極49は、導電性を有し、第4貫通孔53に少なくともその一部が配設されて、半導体基板31の他表面37側から配線層33と電気的に接続される。 Protruding electrode 49 is electrically conductive, at least partially in the fourth through hole 53 is disposed, it is connected from the other surface 37 side and electrically interconnect layers 33 of the semiconductor substrate 31. 突起電極49は、裏面絶縁膜52の他表面55から外方に突出する。 Projection electrodes 49 project from the other surface 55 of the back surface insulating film 52 outward. 突起電極49と配線層33との接続部において、突起電極49の外周面49aと、この厚み方向Tで前記外周面49aに連なる配線層33の第3配線部48の外周面48aとは、それぞれが鈍角で連なる。 In connection of the bump electrode 49 and the wiring layer 33, and the outer peripheral surface 49a of the bump electrode 49, and the outer peripheral surface 48a of the third wiring portion 48 of the wiring layer 33 in this thickness direction T connected to the outer peripheral surface 49a, respectively There is continuous at an obtuse angle. したがって、この配線層33と突起電極49との接続部においても、所定の信号の反射および不要電磁輻射の発生を抑制することができる。 Therefore, in the connecting portion between the wiring layer 33 and the bump electrode 49, it is possible to suppress the occurrence of reflection and unwanted electromagnetic radiation of a predetermined signal.

半導体基板31の一表面36側に露出する配線層33は、電気絶縁性を有する保護膜57によって被覆される。 Wiring layer 33 exposed on one surface 36 of the semiconductor substrate 31 is covered by a protective film 57 having electrical insulating properties. 保護膜57は、半導体基板31の厚み方向Tの一表面部34を被覆する。 Protective film 57 covers the one surface portion 34 of the thickness direction T of the semiconductor substrate 31. 保護膜57は予め定める第1誘電率ε1を有する。 Protective film 57 has a first dielectric constant ε1 of predetermined. 保護膜57を形成することによって、配線層33の一部、つまり半導体基板31の一表面36側に露出する部分が保護膜57と第2絶縁膜41によって外囲される。 By forming the protective film 57, part of the wiring layer 33, that is, the portion exposed on one surface 36 side of the semiconductor substrate 31 is an outer circumference and the protective film 57 by the second insulating film 41. 前述した第2絶縁膜41は、予め定める第2誘電率ε2を有する。 The second insulating film 41 mentioned above has a second dielectric constant ε2 the predetermined. 特に、第1誘電率ε1と第2誘電率ε2とがほぼ均しい場合、絶縁性を有する保護膜57中を伝搬する電磁波の伝搬速度と、第2絶縁膜41中を伝搬する電磁波の伝搬速度との差をほぼ均しくすることができる。 In particular, if the first dielectric constant ε1 second dielectric constant ε2 and is approximately equal, and the electromagnetic wave propagation velocity of propagating in the protective film 57 having insulating properties, the propagation velocity of an electromagnetic wave propagating in the second insulating film 41 it can be substantially equally the difference between. これによって、配線層33を伝送される所定の信号によって配線層33から放射される電磁波の伝搬速度は、配線層33の延びる方向に垂直な仮想一平面内でほぼ等しくなる。 Thus, the propagation velocity of the electromagnetic waves radiated from the wiring layer 33 by a predetermined signal transmitted wiring layer 33 is approximately equal in a virtual plane perpendicular to the extending direction of the wiring layer 33. これによって、配線層33を複数形成して、たとえば差動ペアで動作させる場合に、配線層33から発生する不要電磁輻射を効果的に打ち消すことができる。 Thus, the wiring layer 33 to form a plurality, for example, when operating in a differential pair, it is possible to cancel the unnecessary electromagnetic radiation generated from the wiring layer 33 effectively.

図3および図4は、前述した半導体装置30の製造手順を示すフローチャートであり、具体的には、半導体装置30における配線形成方法および突起電極49の形成方法を説明するフローチャートである。 3 and 4 are a flowchart showing a manufacturing procedure of the semiconductor device 30 described above, specifically, a flowchart illustrating a method of forming a wiring forming method and the protruding electrodes 49 in the semiconductor device 30. また図5〜図7は、前記製造手順を説明するための図である。 The 5 to 7 are views for explaining the manufacturing steps. ここでは一表面部62に集積回路部32および表面電極35が形成されている基板61に、配線層33を形成し、突起電極49を形成して、半導体装置30が作製されるまでの製造処理について述べる。 Here, the substrate 61 on which an integrated circuit unit 32 and the surface electrodes 35 on the one surface portion 62 is formed, and a wiring layer 33, to form the protruding electrodes 49, manufacturing processes from the semiconductor device 30 is manufactured It will be described. なお図5〜図7では、図面が煩雑となることを防ぐため、基板61の一部を拡大して示し、また集積回路部32を省略して示している。 Note that, in FIGS. 5 to 7, to prevent the drawing becomes complicated, an enlarged view of a portion of the substrate 61, also is not shown the integrated circuit portion 32. また本実施の形態においては、2本の配線層33を形成する場合について説明する。 Also in this embodiment, the case of forming the two wiring layers 33 will be described.

図3のフローチャートにおいて、ステップa0からステップa1に移り、製造処理を開始する。 In the flowchart of FIG. 3, it proceeds from step a0 to step a1, starts the production process. ステップa1では、基板61に、この基板61の厚み方向Tの一表面部62で開口し、他表面63に向かって延びる未貫通孔64を形成する。 In step a1, the substrate 61, and an opening in one surface portion 62 of the thickness direction T of the substrate 61, forming a blind hole 64 extending toward the other surface 63. 基板61は、半導体から成り、ここではシリコンウエハによって実現される。 Substrate 61 is made of a semiconductor, here it is realized by a silicon wafer. 未貫通孔64を形成する工程では、まず集積回路部32および表面電極35が形成された基板61の、前記集積回路部32の一表面に絶縁層を形成する。 In the step of forming the non-through hole 64, the first integrated circuit portion 32 and the surface the substrate electrode 35 is formed 61 to form an insulating layer on one surface of the integrated circuit portion 32. 前記絶縁層は、たとえばシリコン酸化膜およびシリコン窒化膜などによって実現される。 The insulating layer is realized by, for example, a silicon oxide film and a silicon nitride film. そして、前記絶縁層の一表面および表面電極35の一表面35aを含む基板61の一表面65にエッチングマスク66を形成する。 Then, an etching mask 66 on one surface 65 of the substrate 61 including the one surface and one surface 35a of the surface electrode 35 of the insulating layer.

図5(1)は、エッチングマスク66が形成された基板61の切断端面図である。 Figure 5 (1) is a cross-sectional end view of a substrate 61 which is the etching mask 66 is formed. ただし、集積回路部32およびこの集積回路部32の一表面を覆う絶縁層は、図示しない。 However, the insulating layer covering the one surface of the integrated circuit 32 and the integrated circuit 32, not shown. エッチングマスク66の材料は、たとえばフォトレジストである。 Material of the etching mask 66 is, for example, photoresist. エッチングマスク66は、基板61の一表面65上に、フォトレジストをスピンコート法によって塗布し、露光および現像を行って、基板61に穿孔する領域、つまり未貫通孔64を形成する領域のフォトレジストを除去して形成される。 Etching mask 66 on one surface 65 of the substrate 61, a photoresist is coated by spin coating, and exposed and developed, the photoresist in the region for forming the region piercing the substrate 61, that is, the blind pores 64 It is formed by removing the. 未貫通孔64が形成される領域に臨むエッチングマスク66には、基板61の一表面65が露出する開口67が形成される。 The etching mask 66 facing the region where blind hole 64 is formed, an opening 67 in which one surface 65 of the substrate 61 is exposed is formed. たとえば基板61の厚み方向Tに垂直な仮想一平面における開口67の断面形状は、ほぼ矩形状であり、その各辺は10〜30マイクロメートル(μm)程度に選ばれる。 For example the cross-sectional shape of the opening 67 in a virtual plane perpendicular to the thickness direction T of the substrate 61 is substantially rectangular, the sides are chosen degree 10-30 micrometers ([mu] m). 本実施の形態では、配線層33を2本形成するために、前記開口67は図5(1)の紙面に垂直な方向に所定の間隔を空けて2つ形成される。 In this embodiment, the wiring layer 33 to form two, the opening 67 is formed two at a predetermined interval in the direction perpendicular to the sheet of FIG. 5 (1).

次にリアクティブイオンエッチング(Reactive Ion Etching:略称RIE)によって、基板61に穿孔して、未貫通孔64を形成する。 Next reactive ion etching: by (Reactive Ion Etching abbreviation RIE), by puncturing the substrate 61 to form a non-through-hole 64.

図5(2)は、未貫通孔64が形成された基板61の切断端面図である。 5 (2) is a cross-sectional end view of the substrate 61 which non-through holes 64 are formed. 基板61がシリコン(Si)ウェハであるとき、RIEでは、たとえば6フッ化硫黄(SF )などのフッ素を含むガスを用いて、プラズマによって基板61に穿孔する。 When the substrate 61 is silicon (Si) wafer, the RIE, for example, by using a gas containing 6 fluorine such as sulfur fluoride (SF 6), punching the substrate 61 by the plasma. このとき、シリコンエッチング用のプラズマを発生するガスと共に、4フッ化炭素(CF )、オクタフルオロシクロブタン(C )などのガスを用いてRIEを行うことが望ましい。 At this time, the gas for generating plasma for silicon etching, carbon tetrafluoride (CF 4), it is desirable to perform RIE using a gas such as octafluorocyclobutane (C 4 F 8). RIEにおいてCF およびC などのガスを用いると、化学式CxFy(xおよびyは変数)で表されるテトラフルオロエチレンのようなポリマーが、未貫通孔64に臨む内周面68を被覆して、この内周面68を保護するので、エッチングの異方性が高くなり、アスペクト比が高い未貫通孔64を形成することができる。 Covering the use of gases such as CF 4 and C 4 F 8 in the RIE, chemical formula CxFy (x and y are variables) polymers such as tetrafluoroethylene represented by the inner peripheral surface 68 which faces the blind pores 64 and, since protecting the inner peripheral surface 68, the anisotropic etching is increased, it is possible to form a high aspect ratio blind pores 64. RIEによって、深さ、言い換えれば厚み方向Tの予め定める寸法t4が、たとえば50〜100マイクロメートル(μm)程度の直方体形状の未貫通孔64を形成する。 By RIE, depth, dimension t4 the predetermined thickness direction T in other words, to form a non-through-hole 64, for example, 50 to 100 micrometers ([mu] m) of approximately rectangular parallelepiped shape.

次にステップa2に移り、基板61の未貫通孔64に臨む内周面68を第1絶縁膜40によって被覆する。 Next, the processing proceeds to step a2, coating the inner surface 68 facing the blind hole 64 of the substrate 61 by a first insulating film 40.

図5(3)は、未貫通孔64に臨む内周面68を第1絶縁膜40によって被覆した基板61を示す切断端面図である。 5 (3) is a cross-sectional end view showing a substrate 61 coated with an inner circumferential surface 68 that faces the blind pores 64 first insulating layer 40. 第1絶縁膜40は、たとえばスプレーコーティング法によって、未貫通孔64に臨む内周面68にポリイミドなどの電気絶縁性を有する樹脂材料を付着して形成される。 The first insulating film 40, for example by spray coating, is formed by attaching a resin material having electrical insulation properties such as polyimide on the peripheral surface 68 inner facing the blind pores 64. 第1絶縁膜40は、化学蒸着法によってポリパラキシリレンを未貫通孔64に臨む内周面68にコーティングして形成してもよい。 The first insulating film 40 may be formed by coating on the inner peripheral surface 68 that faces the polyparaxylylene blind pores 64 by chemical vapor deposition. また、未貫通孔64に絶縁材料を充填し、充填した絶縁材料の中央部分をたとえばレーザおよびRIEなどのドライプロセスで穿孔してもよい。 Further, by filling an insulating material in the blind hole 64 may be perforated central portion of the filled insulating material by a dry process, such as for example a laser, and RIE. 前記第1絶縁膜40を形成するための樹脂材料は、基板61の一表面65および未貫通孔64の底部にも形成されるが、これら基板61の一表面65および未貫通孔64の底部に付着した樹脂材料は、後述する工程によって除去される。 Resin material for forming the first insulating film 40 is also formed on the bottom of the one surface 65 and blind hole 64 of the substrate 61, the bottom of the one surface 65 and blind hole 64 of the substrate 61 deposited resin material is removed by a process which will be described later.

次にステップa3に移り、未貫通孔64内に配線層33の一部を形成する第1導電性部材69を充填し、この後、エッチングマスク66を除去する。 Next, the processing proceeds to step a3, filling the first conductive member 69 that forms a part of the wiring layer 33 in blind hole 64, thereafter, the etching mask is removed 66. 第1導電性部材69は、未貫通孔64内に形成された第1絶縁膜40に囲まれる領域に、充填される。 The first conductive member 69, the region surrounded by the first insulating film 40 formed on the blind pores 64 are filled.

図5(4)は、未貫通孔64内に第1導電性部材69を充填した基板61を示す切断端面図である。 5 (4) is a cross-sectional end view showing a substrate 61 filled with the first conductive member 69 in the blind hole 64. 第1導電性部材69は、導電性を有し、たとえば銅(Cu)によって形成される。 The first conductive member 69 has electrical conductivity, for example, formed by a copper (Cu). 第1導電性部材69は、たとえば第1絶縁膜40の表面に導電性を有する導電膜を形成しておき、この導電膜を電極として、電解めっき法を用いて充填される。 The first conductive member 69, for example leave a conductive film having conductivity on the surface of the first insulating film 40, the conductive film as an electrode, is filled with the electrolytic plating method. 第1導電性部材69は、未貫通孔64の開口面つまり基板61の一表面65よりも上方に予め定める距離t5だけ突出して形成される。 The first conductive member 69 is formed to protrude by a distance t5 the predetermined upward from one surface 65 of the aperture plane or the substrate 61 of the non-through-hole 64. 前記予め定める距離t5は、たとえば1〜5マイクロメートル(μm)に選ばれる。 It said distance t5 stipulated in advance, for example, selected from 1 to 5 micrometers ([mu] m).

図5(5)は、エッチングマスク66を除去した基板61を示す断面図である。 5 (5) is a cross-sectional view showing a substrate 61 obtained by removing the etching mask 66. エッチングマスク66を除去する手法としては、たとえば酸素プラズマを用いたアッシングが用いられる。 As a method for removing the etching mask 66, for example, ashing using oxygen plasma is used. これによってエッチングマスク66を除去し、表面電極35を露出させる。 This was removed by the etching mask 66, thereby exposing the surface electrode 35. 本発明の実施の他の形態においては、剥離液を用いてエッチングマスク66を剥離してもよい。 In another embodiment of the present invention may be peeled off the etching mask 66 by using a stripping solution. この場合も、最後に酸素プラズマを用いたアッシングを行い、厚み方向Tにおける表面電極35の一表面35aから有機成分を確実に除去することが望ましい。 Again, finally ashing using oxygen plasma, it is desirable to reliably remove the organic components from the one surface 35a of the surface electrode 35 in the thickness direction T.

次にステップa5に移り、基板61の一表面部62に第2絶縁膜41を形成する。 Subsequently, the routine goes to step a5, a second insulating film 41 on the one surface portion 62 of the substrate 61.
図4は、図3のステップa4における処理手順を示すサブフローである。 Figure 4 is a flowchart showing the processing procedure in step a4 in FIG. 3. 第2絶縁膜41を形成する処理では、ステップb0からステップb1に移り、ステップb1において、基板61の一表面62上の全領域に電気絶縁性を有するポジ型の感光性樹脂材料を塗布してプリベークし、表面絶縁膜70を形成する。 In the process of forming the second insulating film 41, it proceeds from step b0 to step b1, in step b1, a positive photosensitive resin material having electrical insulation on the overall region of the one surface 62 of the substrate 61 by applying baked, to form a surface insulation film 70.

図6(1)は、表面絶縁膜70が形成された基板61を示す断面図である。 6 (1) is a sectional view showing a substrate 61 which surface insulation film 70 is formed. 感光性樹脂材料は、スピンコート法によって塗布される。 Photosensitive resin material is applied by spin coating. 厚み方向Tにおいて、表面絶縁膜70の一表面および他表面は、ほぼ平行に形成される。 In the thickness direction T, one surface and the other surface of the surface insulating film 70 is formed substantially parallel to.

次にステップb2に移り、基板61に形成された表面絶縁膜70のうち所定の部分にこの感光性樹脂材料の感応波長の光を照射して、露光する。 Next, the processing proceeds to step b2, of the surface insulating film 70 formed on the substrate 61 is irradiated with light of the sensitive wavelength of the photosensitive resin material on a predetermined portion is exposed. 前記所定の部分とは、第2貫通孔42が形成される部分、および第3貫通孔101が形成される部分である。 Wherein the predetermined portion is a portion at a position where the second through-hole 42 is formed and that the third through hole 101 is formed.

図8は、表面絶縁膜70の一表面側から見た基板61の一部を示す平面図であり、図9はステップb2において、第2貫通孔42を形成するために、表面絶縁膜70を露光する露光パターンを説明する図である。 Figure 8 is a plan view showing a part of a substrate 61 as viewed from one surface side of the surface insulating film 70, FIG. 9, in step b2, to form a second through-hole 42, the surface insulating film 70 it is a diagram for explaining an exposure pattern to be exposed. 露光工程では、第1貫通孔38を形成するための未貫通孔64に臨む位置から離反するにつれて、光の照射量を減少させて表面絶縁膜70を露光する。 In the exposure step, as away from the position facing the blind hole 64 for forming the first through-hole 38, which exposes the surface insulating film 70 by reducing the irradiation amount of light. 具体的には露光パターンは、第1露光領域74aと、第2露光領域74bと含む。 Specifically, the exposure pattern includes a first exposed region 74a, and the second exposure area 74b. 第1露光領域74aの表面絶縁膜70は、完全に除去され、第2露光領域74bの表面絶縁膜70は、その一部が除去され、これによって第2内周面45の第1平面45aが形成される。 Surface insulating film 70 of the first exposure region 74a is completely removed, the surface insulating film 70 of the second exposure area 74b is partially removed, thereby the first plane 45a of the second inner peripheral surface 45 is It is formed.

基板61の一表面側から見て、第1露光領域74aは矩形状に形成される。 Viewed from one surface side of the substrate 61, the first exposure region 74a is formed in a rectangular shape. 第1露光領域74aは、各第1導電性材料69に対向する領域を含む。 First exposure area 74a includes a region facing each of the first conductive material 69. 基板61の一表面側から見て、第2露光領域74bは、第1露光領域74aの周囲、具体的には矩形状の対向する一辺108a,108bに連なって設けられる。 Viewed from one surface side of the substrate 61, the second exposure area 74b is around the first exposure region 74a, one side 108a specifically opposed rectangular, provided continuous to 108b. 第2露光領域74bは、基板61の一表面側から見て矩形状に形成される。 Second exposure area 74b is formed in a rectangular shape when viewed from the one surface side of the substrate 61. 第2露光領域74bでは、半透過型のグレーレベルマスクを用いて、前記第1導電性部材69の厚み方向Tの一表面部69aにおける外周の一辺から離反するに連れて露光量を少なくする。 In the second exposure area 74b, using a semi-transmissive gray-level masks, reducing the amount of exposure As the separating from one side of the outer periphery of the one surface portion 69a in the thickness direction T of the first conductive member 69. 第3貫通孔101を形成する領域についても同様な露光を行う。 It performs the same exposure also a region for forming a third through hole 101.

次にステップb3に移り、エッチング液を用いて表面絶縁膜70を現像する。 Subsequently, the routine goes to a step b3, developing the surface insulating film 70 using an etchant. 表面絶縁膜70を現像すると、前記第1露光領域74aの表面絶縁膜70は完全に除去され、第2露光領域74bの表面絶縁膜70は、その一部が除去されることによって、上述した第2貫通孔42が形成される。 When developing the surface insulating film 70, the surface insulating film 70 of the first exposure region 74a is completely removed, the surface insulating film 70 of the second exposure area 74b, by which a part is removed, the above-described 2 through holes 42 are formed. また第3貫通孔101についても同様に形成される。 Further it is similarly formed for the third through hole 101.

次にステップb4に移り、感光性樹脂材料を硬化させる。 Next, the processing proceeds to step b4, to cure the photosensitive resin material. 感光性樹脂材料を硬化させた後、ステップb5に移り処理を終了する。 After curing the photosensitive resin material, the process ends proceeds to step b5. これによって、第2貫通孔42が形成された第2の絶縁体41が形成される。 Thus, the second insulator 41 in which the second through hole 42 is formed is formed.

図6(2)は、第2の絶縁体41が形成された基板61を示す断面図である。 6 (2) is a sectional view showing a substrate 61 where the second insulator 41 is formed. 第2貫通孔42は、未貫通孔64に連通し、これによって未貫通孔64内に充填された第1導電性部材69が外部に露出する。 The second through hole 42 communicates with the blind hole 64, whereby a first conductive member 69 filled in the blind hole 64 is exposed to the outside.

次にステップa5に移り、基板61の一表面部62に配線層33の残余の部分を形成するための第2導電性部材71を形成する。 Subsequently, the routine goes to a step a5, to form the second conductive member 71 that forms the remainder of the wiring layer 33 on the one surface portion 62 of the substrate 61. 図6(3)〜図6(5)は、第2導電性部材71を形成する工程を説明する図である。 6 (3) to 6 (5) is a diagram illustrating a step of forming a second conductive member 71.

図6(3)は、めっき電極およびめっき用マスクを形成した基板61の切断端面図である。 6 (3) is a cross-sectional end view of the substrate 61 forming the plating electrode and plating mask. まず第2絶縁膜41の厚み方向Tにおける一表面43、表面電極35の厚み方向Tにおける一表面35a、および第1導電性部材69の厚み方向Tにおける一表面69aを連続して覆うめっき用の電極であるバリアメタル(図示しない)を形成する。 First 2 first surface 43 in the thickness direction T of the insulating film 41, the surface electrode 35 one surface 35a in the thickness direction T, and for plating continuously covering one surface 69a in the thickness direction T of the first conductive member 69 forming a barrier metal (not shown) is an electrode. バリアメタルは、薄膜であり、まずチタンタングステン(TiW)をスパッタリングした後に、銅(Cu)をスパッタリングして形成される。 The barrier metal is a thin film, first, a titanium tungsten (TiW) after sputtering, is formed by sputtering copper (Cu). 次にフォトレジストを用いてめっき用マスク72を形成する。 Then a plating mask 72 by using a photoresist. めっき用マスク72は、第1導電性部材69と表面電極とを接続する配線層33を形成する領域を露出させ、残余の領域を覆うように形成される。 Plating mask 72 exposes a region for forming the first conductive member 69 and the wiring layer 33 connecting the surface electrode is formed to cover the remaining region. 前記配線層33を形成する領域には、前述した第2貫通孔42の第2内周面45の第1平面45a、および第3貫通孔101の内周面102の第2平面102aが含まれる。 The region for forming the wiring layer 33 includes a second plane 102a of the inner peripheral surface 102 of the first plane 45a and the third through-hole 101, the second inner peripheral surface 45 of the second through hole 42 as described above . 次に前述したバリアメタルを電極として、電解めっきを行い、めっき用マスク72に覆われていないバリアメタル上に銅(Cu)をめっきする。 Then the barrier metal described above as an electrode, subjected to electroless plating, plating copper (Cu) to the barrier on the metal which is not covered by the plating mask 72.

図6(4)は、電解めっきを行った後の基板61を示す断面図である。 6 (4) is a sectional view showing a substrate 61 after the electroless plating. 電解めっきによって、表面電極35と第1導電性部材69とを電気的に接続する第2導電性部材71が形成される。 By electrolytic plating, a second conductive member 71 that electrically connects the surface electrode 35 and the first conductive member 69 is formed. 第2導電性部材71は、第2絶縁膜41の表面に沿って、つまり第2絶縁膜の一表面43、第2貫通孔42に臨む第2内周面45の第1平面45a、および第3貫通孔101に臨む第3内周面102の第2平面102aに沿って形成される。 The second conductive member 71, along the surface of the second insulating film 41, i.e., the second insulating film one surface 43, the first plane 45a of the second inner peripheral surface 45 that faces the second through hole 42, and the 3 is formed along a second plane 102a of the third inner peripheral surface 102 that faces the through-hole 101.

次にめっき用マスク71およびバリアメタルを除去する。 Then removing the plating mask 71 and the barrier metal.
図6(5)は、めっき用マスク71およびバリアメタルが除去された基板61を示す切断端面図である。 6 (5) is a cross-sectional end view of a plating mask 71 and the substrate 61 a barrier metal is removed. めっき用マスク71は、剥離液によって除去される。 Plating mask 71 is removed by the stripping solution. またバリアメタルは、ウェットエッチングによって除去される。 The barrier metal is removed by wet etching. このとき同時に、第2導電性部材71の表面部をエッチングすることによって除去して、第1導電性部材69と第2導電性部材71との接続部の表面を滑らかにする。 At the same time, it is removed by etching the surface portion of the second conductive member 71, to smooth the first conductive member 69 of the surface of the connection portion of the second conductive member 71. このためエッチング時間は、バリアメタルの除去に必要な時間よりも長くすることが望ましい。 Thus the etching time is preferably longer than the time required to remove the barrier metal. また前述しためっき用マスク72は、エッチングによって第1導電性部材69の表面の一部を除去することを考慮して形成する。 The plating mask 72 described above is formed in consideration of removing a portion of the surface of the first conductive member 69 by etching. これについては、図11についての説明で述べる。 This will be described in the description of FIG. 11. ステップa5の処理を行うことによって、残余の配線層33が形成される。 By performing the processing in step a5, the remainder of the wiring layer 33 is formed.

図10は、ステップa5終了段階における配線層33の形状を説明するための斜視図であり、図10では、第2導電性部材71によって形成される残余の配線層33を示す。 Figure 10 is a perspective view for explaining the shape of the wiring layer 33 in step a5 final stage, FIG. 10 shows the residual wiring layers 33 formed by the second conductive member 71. 以後、複数の配線層33を区別するために、参照符号にアルファベットの添え字を付す場合がある。 Thereafter, in order to distinguish a plurality of wiring layers 33, which may the reference numerals denoted alphabetic subscripts. 表面電極35に接続される残余の配線層33a,33bが、第2絶縁膜41上および第2貫通孔42に臨む第2内周面45の第1平面45a上を通り、未貫通孔64内の第1導電性部材69によって形成される配線層33の一部に接続される。 Remainder of the wiring layer 33a connected to the surface electrodes 35, 33b is, through the first plane 45a on the second insulating film 41 and on the second through hole 42 second inner peripheral surface 45 facing the, blind pores 64 It is connected to a part of the wiring layer 33 formed by the first conductive member 69. 本実施の形態では、2つの配線層33a,33bが平行に形成される。 In this embodiment, two wiring layers 33a, 33b are formed in parallel. これらが相互に差動ペアをなすように信号を伝送させると、半導体装置30が動作したときにそれぞれの配線層33から発生する電磁界を相殺し、不要電磁輻射を低減することができる。 When these to transmit a signal so as to form a differential pair with each other, to offset the electromagnetic field generated from each of the wiring layers 33 when the semiconductor device 30 is operated, it is possible to reduce unwanted electromagnetic radiation.

図11は、ステップa5の処理における基板61の一部を拡大した断面図である。 Figure 11 is an enlarged cross-sectional view of a portion of the substrate 61 in the process in step a5. 前述した図5(c)に示しためっき用マスク72を形成する工程においては、このめっき用マスク72が、未貫通孔64に充填した第1導電性部材69の厚み方向Tの一表面69aを覆わないように形成することが望ましい。 In the step of forming a plating mask 72 shown in FIG. 5 (c) described above, the plating mask 72, the one surface 69a in the thickness direction T of the first conductive member 69 filled in the blind pores 64 it is preferable to form so as not to cover. 図11を参照してこの理由を説明する。 Referring to FIG. 11 illustrating the reason.

図11(1)は、図6(4)に示す基板61の一部を拡大して示す切断端面図である。 11 (1) is a cross-sectional end view showing an enlarged part of the substrate 61 shown in FIG. 6 (4). 図11(1)に示すように、厚み方向Tにおける第1導電性部材69の一表面69aを覆わないように、めっき用マスク72を形成し、電解めっきによって第2導電性部材71を形成すると、前記一表面69aの全体が、第2導電性部材71によって覆われる。 As shown in FIG. 11 (1), so as not to cover the one surface 69a of the first conductive member 69 in the thickness direction T, to form a plating mask 72, forming a second conductive member 71 by electroless plating , whole of the one surface 69a is covered with the second conductive member 71.

図11(2)は、めっき用マスク72を除去した後の基板61の一部を拡大して示す切断端面図である。 11 (2) is a cross-sectional end view showing an enlarged part of the substrate 61 after removing the plating mask 72. 図11(2)に示すように、めっき用マスク72を除去すると、第1導電性部材69と第2導電性部材71との連結部73では、それぞれの断面積が異なるので、表面に段差が生じてしまう。 As shown in FIG. 11 (2), and removal of the plating mask 72, the connecting portion 73 between the first conductive member 69 and the second conductive member 71, since the respective cross-sectional areas different step on the surface occur will.

図11(3)は、ウェットエッチングによって、第2絶縁膜41上に形成したバリアメタルとともに、第2導電性部材71の表面部を除去した後の基板61の一部を拡大して示す切断端面図である。 11 (3) is by wet etching, with a barrier metal formed on the second insulating film 41, the cut end faces showing an enlarged part of the substrate 61 after the removal of the surface portion of the second conductive member 71 it is a diagram. 図11(3)に示すように、ウェットエッチングによって、第2絶縁膜71上に形成したバリアメタルと共に、第2導電性部材71の表面部を除去すると、第2導電性部材71の第1導電性部材69に連結される部分の断面積は、第1導電性部材69の厚み方向Tに垂直な仮想一平面での断面積に近づく。 As shown in FIG. 11 (3), by wet etching, with a barrier metal formed on the second insulating film 71 and removing a surface portion of the second conductive member 71, the first conductive second conductive member 71 sectional area of ​​the portion coupled to the sexual member 69 approaches the cross-sectional area in a virtual plane perpendicular to the thickness direction T of the first conductive member 69. そして、第2導電性部材71と第1導電性部材69との連結部73における表面の段差が無くなり、連結部73の表面が滑らかになる。 Then, there is no difference in level of the surface in the connecting portion 73 and the second conductive member 71 and the first conductive member 69, the surface of the connecting portion 73 becomes smooth. エッチング時間がさらに長い場合には、第2導電性部材71の前記断面積が、第1導電性部材69の前記断面積よりも小さくなるが、図11(4)に示すように、第1導電性部材69の表面部もエッチャントにさらされ、同時にエッチングされる。 If the etching time is longer, the cross-sectional area of ​​the second conductive member 71, but smaller than the cross-sectional area of ​​the first conductive member 69, as shown in FIG. 11 (4), the first conductive surface portion of the sexual member 69 is also exposed to the etchant, it is simultaneously etched. これによって、第2導電性部材71と第1導電性部材69の連結部73の表面において再度、段差が生じることはない。 Thus, again in the surface of the connecting portion 73 of the second conductive member 71 and the first conductive member 69, there is no difference in level occurs. 上述した処理を行うことによって、連結部73において段差の無い配線層33を実現することができる。 By performing the above-described processing can be realized without wiring layer 33 stepped in connecting portion 73. 配線層33の表面に段差が生じないことによって、配線の容量の急激な変化が防止され、配線層33に信号を伝送するときに、連結部73において信号が反射されることが防止され、信頼性の高い信号伝送を実現することができる。 By a step does not occur on the surface of the wiring layer 33, is prevented abrupt change in capacitance of the wiring, when transmitting a signal to the wiring layer 33, a signal is prevented from being reflected at the connecting portion 73, trust it is possible to realize a sexual high signal transmission.

次にステップa6に移り、基板61の一表面部62に形成された配線層33を保護膜57によって被覆する。 Next, the processing proceeds to step a6, coating the one surface portion 62 wiring layer 33 formed on the substrate 61 by the protective film 57.

図7(1)は、保護膜57を形成した基板61を示す断面図である。 7 (1) is a sectional view showing a substrate 61 to form a protective film 57. 保護膜57は、たとえばポリイミドなどの電気絶縁性を有する樹脂材料によって実現される。 Protective film 57 is realized by, for example, a resin material having electrical insulation such as polyimide. 保護膜57は、前記樹脂材料を、たとえばスピンコート法などによって基板61の一表面部62に塗布して形成される。 Protective film 57, the resin material, for example, formed by coating on the one surface portion 62 of the substrate 61 by a spin coating method. 保護膜57は、配線層33とともに、第2の絶縁体41の一表面43を覆う。 Protective film 57, together with the wiring layer 33, covering the one surface 43 of the second insulator 41.

次にステップa7に移り、基板61を支持基板75に固定して、ステップa8に移る。 Next, the processing proceeds to step a7, and fix the substrate 61 to the supporting substrate 75, and then proceeds to step a8. ステップa8では、基板61の他表面部76を研磨して、基板61の他表面側に配線層33を露出する。 In step a8, by polishing the other surface portion 76 of the substrate 61 to expose the wiring layer 33 on the other surface side of the substrate 61.

図7(2)は、支持基板75に固定され、他表面部76が研磨された基板61の切断端面図である。 7 (2) is fixed to the supporting substrate 75, the other surface portion 76 is a cross-sectional end view of the substrate 61 which is polished. ステップa7では、ステップa6において形成した保護膜57の一表面77上に接着剤78を塗布して、この接着剤78によって基板61を支持基板75に接着して固定する。 In step a7, the adhesive 78 is coated on one surface 77 of the protective film 57 formed in step a6, it is adhesively secured to the substrate 61 to the supporting substrate 75 by the adhesive 78. 支持基板75は、たとえば石英ガラス基板によって実現される。 Supporting substrate 75 is realized by, for example, a quartz glass substrate. 基板61は、支持基板75に固定された状態で、その他表面部76が研磨される。 Substrate 61 is in a state of being fixed to the supporting substrate 75, other surface portion 76 is polished. 基板61の厚み方向Tの寸法が予め定める厚みt6となるように研磨すると、未貫通孔64が貫通することによって第1貫通孔38が形成され、この第1貫通孔38から第1の導電性部材69が基板61の表面側に露出する。 When the dimension in the thickness direction T of the substrate 61 is polished to a thickness t6 the predetermined, first through hole 38 is formed by non-through-hole 64 penetrates the first conductive from the first through hole 38 member 69 is exposed on the surface side of the substrate 61. 前記予め定める厚みt6は、未貫通孔64の深さに応じて設定され、たとえば50〜100μmに選ばれる。 When the thickness t6 the predetermined is set according to the depth of the blind hole 64, for example, be chosen 50 to 100 [mu] m.

次にステップa9に移り、基板61の他表面63に電気絶縁性を有する裏面絶縁膜52を形成する。 Next, the processing proceeds to step a9, to form a back surface insulating film 52 having electrical insulation on the other surface 63 of the substrate 61.

図7(3)は、裏面絶縁膜52が形成された基板61を示す切断端面図である。 7 (3) is a cross-sectional end view showing a substrate 61 which the back surface insulating film 52 is formed. 裏面絶縁膜52は、たとえばポリイミドなどを塗布して形成される。 Backside insulating film 52 is formed by coating such as polyimide and the like. 裏面絶縁膜52には、第4貫通孔53が形成され、第4貫通孔53に配線層33が露出する。 The back surface insulating film 52, the fourth through hole 53 is formed, the wiring layer 33 is exposed to the fourth through-hole 53. 前記第4貫通孔53は、たとえば第2貫通孔42および第3貫通孔101を形成する場合と同様に、フォトリソグラフィと、ウェットエッチングによって形成される。 The fourth through hole 53, as in the case of forming for instance a second through-hole 42 and the third through holes 101, and photolithography is formed by wet etching.

次にステップa10に移り、突起電極49を形成してから、ステップa11に移り、配線層33および突起電極49を形成する処理動作を終了する。 Next, the processing proceeds to step a10, after forming a protruding electrode 49, the procedure proceeds to step a11, and ends the processing operation for forming the wiring layer 33 and the projection electrodes 49.

図7(4)は、突起電極49を形成した基板61を示す切断端面図である。 7 (4) is a cross-sectional end view showing a substrate 61 formed with projecting electrodes 49. 前記第3貫通孔53を含む領域に、前記配線層33と接続されるように銀(Ag)およびはんだ合金などによって形成される金属粒子を含んだ導電ペーストを塗布してリフローする。 Wherein a region including a third through hole 53, silver (Ag) and laden conductive paste of metal particles formed by the solder alloy is applied reflowed so as to be connected to the wiring layer 33. これによって、図7(4)に示すような裏面絶縁膜52の他表面55から突出する突起電極49が形成される。 Thus, the protrusion electrode 49 projecting from the other surface 55 of the back surface insulating film 52 as shown in FIG. 7 (4) is formed. 突起電極49が形成された後、スクライブライン79に沿って、基板61を個片化してから接着剤78を取り外すと、前述した図1に示す半導体装置30を作製することができる。 After the protruding electrode 49 is formed along the scribe line 79, by removing the adhesive 78 to the substrate 61 after singulation, it is possible to manufacture a semiconductor device 30 shown in FIG. 1 described above.

前述した手順によって配線層33を形成することによって、配線層33を作成するまでの工程では、基板61が厚いままでも構わない。 By forming the wiring layer 33 by the above-described steps, the steps up to create a wiring layer 33, it may be left substrate 61 is thick. これによって基板61の厚みを大きくして、基板61のハンドリング性を向上させることができるので、各工程における処理を精度よく行うことができる。 This by increasing the thickness of the substrate 61, it is possible to improve the handling properties of the substrate 61, it is possible to perform processing in each step precisely. またステップa8の工程によって、配線層33が形成された基板61の厚み方向Tの寸法を小さくすることができ、半導体装置30の厚みを薄くすることができる。 Also the processes of step a8, the dimension in the thickness direction T of the substrate 61 on which the wiring layer 33 is formed can be reduced, it is possible to reduce the thickness of the semiconductor device 30.

半導体基板31の一表面36と他表面37との間を厚み方向に連通する第1貫通孔38を作成する場合、第1貫通孔38を作成する方法によっては、形成される孔のアスペクト比によって、直径が小さな貫通孔を形成するのは困難となる場合がある。 When creating a first through-hole 38 communicating with the thickness direction between the one surface 36 and another surface 37 of the semiconductor substrate 31, depending on the method of creating a first through-hole 38, the aspect ratio of the hole formed , it may be difficult for the diameter to form a small through hole. 本発明では、基板61を薄くするステップa8で、未貫通孔64を貫通させて第1貫通孔38が形成されるので、得られる穴のアスペクト比が比較的小さい穿孔方法であっても採用することができ、配線層33を形成する工程の自由度が向上する。 In the present invention, in step a8 thinning the substrate 61, since the first through-hole 38 by penetrating the non-through hole 64 is formed, the aspect ratio of the hole obtained is adopted a relatively small perforation method it can, freedom of forming a wiring layer 33 is improved.

図12は、半導体装置30を有する積層半導体モジュール80の実装構造を説明する断面図である。 Figure 12 is a cross-sectional view illustrating a mounting structure of laminated semiconductor module 80 having a semiconductor device 30. 以下、積層される半導体装置30を区別するために、各半導体装置30の参照符号にアルファベットの添え字を添えて示す場合がある。 Hereinafter, to distinguish the semiconductor device 30 to be stacked, the reference numerals of each semiconductor device 30 can exhibit along with the alphabetic subscripts. 積層半導体モジュール80は、前述した基板の配線構造を有する半導体装置30を複数積層して形成される。 Stacked semiconductor module 80 is formed by stacking a plurality of semiconductor device 30 having the wiring structure of the substrate as described above. 各半導体装置30には、前記配線層33の他に、たとえば積層される半導体装置30の表面電極35同士を電気的に接続するための素子接続配線82、および積層される上下の半導体装置30の配線層33を接続するための装置接続配線83などが形成される。 Each semiconductor device 30, in addition to the wiring layer 33, the upper and lower semiconductor device 30, for example element connecting wiring 82 for electrically connecting the surface electrodes 35 to each other of the semiconductor device 30 to be stacked, and are stacked such device connection wiring 83 for connecting the wiring layer 33 is formed. 前記素子接続配線82および装置接続配線83にも、突起電極49が接続される。 Also the element connecting wiring 82 and the device connection wiring 83, the projection electrodes 49 are connected.

各半導体装置30に形成した接続すべき突起電極49同士を対向させてリフローすることによって、半導体装置30が半導体基板31の厚み方向に積層されて、固定される。 By reflowing the projection electrodes 49 to each other to be connected which is formed in each semiconductor device 30 are opposed, the semiconductor device 30 are stacked in the thickness direction of the semiconductor substrate 31, it is fixed. 積層半導体モジュール80は、はんだバンプ84によって回路基板85に実装され、前記はんだバンプ84は回路基板85に形成される回路基板電極86に接続される。 Stacked semiconductor module 80 is mounted on the circuit board 85 by solder bumps 84, the solder bumps 84 are connected to the circuit board electrode 86 formed on the circuit board 85. 各積層される半導体装置30の間には、各半導体装置30の接続強度を確保するため、アンダーフィル材87が充填される。 Between the semiconductor device 30 being each laminated, to ensure the connection strength of the semiconductor device 30, underfill material 87 is filled.

たとえば最上段に位置する半導体装置30aの表面電極35aに接続される配線層33aは、90°以下で屈折する部分を有さず、突起電極49に連通する。 For example wiring layers 33a connected to the surface electrode 35a of the semiconductor device 30a located at the top does not have a portion refracted at 90 ° or less, in communication with the protruding electrode 49. 半導体装置30bの配線層33bも同様である。 Wiring layer 33b of the semiconductor device 30b is similar. したがって、半導体装置30aの表面電極53aおよび半導体装置30bの表面電極35b間で、信号を伝送する場合に、配線層33に90°以下の角度で屈曲する部分を含む場合と比較して、不要電磁輻射および信号の反射を低減することができる。 Thus, between the surface electrodes 35b of the surface electrode 53a and the semiconductor device 30b of the semiconductor device 30a, when transmitting a signal, as compared with the case where the wiring layer 33 includes a portion bent at an angle of 90 ° or less, unnecessary electromagnetic it is possible to reduce the reflection of the radiation and the signal.

前述したような構造によって半導体積層モジュール80を構成することによって、隣接する半導体装置30を連絡する各配線の長さを短くすることができる。 By configuring the semiconductor stacked module 80 by the structure as described above, it is possible to shorten the length of each wire to contact a semiconductor device 30 adjacent. つまり半導体装置30を回路基板85の同一平面に実装する場合と比較して、回路基板85への実装面積が小さく、さらに半導体装置30間の配線長が短くなるので、たとえば集積回路部32において高速な演算処理が可能となる。 Fast that is, compared to the case of mounting the semiconductor device 30 on the same plane of the circuit board 85, a small mounting area of ​​the circuit board 85, since the further the wiring length between the semiconductor device 30 is shortened, for example in an integrated circuit portion 32 arithmetic processing is possible Do not. また各半導体装置30間で伝送される信号による不要電磁波の発生および信号の反射を抑制することができるので、半導体装置30間の信号の伝送をより高速化することができる。 Also it is possible to suppress the generation and signal reflection of unnecessary electromagnetic waves by the signal transmitted between the semiconductor device 30, it is possible to further speed up the transmission of signals between the semiconductor device 30.

なお、半導体装置30のサイズは全てを等しく形成してもよいし、図12に示すように一部を異ならせて形成してもよい。 Note that all may be equally formed size of the semiconductor device 30 may be formed at different portions as shown in FIG. 12. さらに、半導体装置30は、同一種類の半導体装置30でもよいし、異なる種類の半導体装置30であってもよい。 Furthermore, the semiconductor device 30, may be the same type of semiconductor device 30 may be a semiconductor device 30 of different types. また図12に示す積層半導体モジュール80では、半導体装置30の集積回路部32側を対向させて積層する、または半導体装置30の集積回路部32とは反対側を対向させて積層しているが、半導体装置30の集積回路部32側と、半導体装置30の集積回路部32とは反対側を対向させて積層してもよい。 In addition the laminated semiconductor module 80 shown in FIG. 12, is allowed laminating opposite the integrated circuit portion 32 side of the semiconductor device 30, or are stacked to face the opposite side of the integrated circuit portion 32 of the semiconductor device 30, the integrated circuit portion 32 side of the semiconductor device 30, may be stacked to face the opposite side of the integrated circuit portion 32 of the semiconductor device 30. このような構成であっても、同様な効果を達成することができる。 Even with such a configuration, it is possible to achieve a similar effect.

以上のように構成される積層半導体モジュール80として、たとえばメモリセルのみを積層した半導体メモリモジュール、複数の異種半導体装置30を積層したマルチチップモジュール、受光素子を含む半導体装置30を最上層に積層したCCD(Charge Coupled As configured stacked semiconductor module 80 as described above, for example, a semiconductor memory module obtained by laminating only the memory cells, multi-chip module formed by laminating a plurality of heterogeneous semiconductor device 30, by stacking a semiconductor device 30 including the light receiving elements in the uppermost layer CCD (Charge Coupled
Device)イメージセンサモジュールおよびCMOS(Contemporary Metal Oxide Device) image sensor module and CMOS (Contemporary Metal Oxide
Semiconductor)イメージセンサモジュールなどを構成することができる。 It can be configured such Semiconductor) image sensor module.

図13は、本発明の他の実施の形態における基板の配線構造を有する半導体装置90の一部を拡大して示す断面図である。 Figure 13 is a sectional view showing an enlarged part of a semiconductor device 90 having the wiring structure of the substrate according to another embodiment of the present invention. 半導体装置90の構成は、前述した図1に示す半導体装置30の構成と同様であって、第2絶縁膜41に形成される第2貫通孔42の形状および配線層33の形状のみが異なる。 Structure of the semiconductor device 90 is a similar to the configuration of the semiconductor device 30 shown in FIG. 1 described above, only the shape of the shape and the wiring layer 33 of the second through-hole 42 formed in the second insulating film 41 is different. したがって、図1に示す半導体装置30と同様な部分には同様な参照符号を付して、その説明を省略する。 Therefore, the same parts as the semiconductor device 30 shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

本実施の形態では第2絶縁膜41に、この第2絶縁膜41の他表面44から一表面43に向かうに連れて、半導体基板31の一表面46の法線n1と成す所定の第6角度θ6が減少するような法線n2を有する曲面145aを含む第2内周面145によって形成される第2貫通孔142が形成される。 The second insulating film 41 in this embodiment, from the other surface 44 of the second insulating film 41 is brought toward its one surface 43, a predetermined sixth angle between the normal line n1 of one surface 46 of the semiconductor substrate 31 θ6 second through hole 142 formed by the second inner peripheral surface 145 that includes a curved surface 145a having a normal n2 such that reduction is formed. 本実施の形態では、前記所定の第6角度θ6は、第2絶縁膜41の他表面44から一表面43に向かうに連れて連続的に小さくなる。 In this embodiment, the predetermined sixth angle θ6 are successively smaller take from another surface 44 of the second insulating film 41 is directed toward the one surface 43.

配線層33は、前記第2貫通孔142に臨む第2内周面145の前述した曲面145aに沿って形成される。 Wiring layer 33 is formed along the aforementioned curved surface 145a of the second through hole 142 faces the second inner peripheral surface 145. 第1配線部46の延びる方向B1に沿う第1軸線L1、および第3配線部48が延びる方向B3に沿う第2軸線L2を含む仮想一平面上で、第2配線部47の外周は予め定める局率Rを有し、第1配線部46の外周および第3配線部48の外周にそれぞれ接続される。 On virtual plane including the second axis L2 along the direction B3 to the first axis L1 along the direction B1, and the third wiring portion 48 extends of extension of the first wiring portion 46, the outer periphery of the second wiring portion 47 is predetermined has Tsuboneritsu R, are connected to the outer periphery and the third periphery of the wiring portion 48 of the first wiring portion 46. 前記予め定める曲率Rは、たとえば0〜10 に選ばれる。 The pre-determined curvature R is selected, for example 0-10 5. したがって、配線層33の形状が急激に変化することが防止され、これによって配線層33が折れ曲がる部分での、信号の反射および不要電磁輻射の発生をさらに低減することができる。 Therefore, it is possible to prevent the shape of the wiring layer 33 is rapidly changed, whereby at a portion where the wiring layer 33 from bending, it is possible to further reduce the occurrence of the signal of the reflected and unnecessary electromagnetic radiation. 本発明の他の実施の形態において、前記所定の第6角度θ6を、第2絶縁膜41の他表面44から一表面43に向かうに連れて段階的に分けて小さくしてもよい。 In another embodiment of the present invention, the predetermined sixth angle .theta.6, it may be reduced separately in stages taken to toward the other surface 44 from a surface 43 of the second insulating film 41. この場合においても、同様な効果を達成することができる。 In this case, it is possible to achieve a similar effect. 前述した半導体装置90における配線形成方法は、前述した半導体装置30における配線作成方法と同様であるので、その説明は省略する。 Wiring forming method in the semiconductor device 90 described above is the same as the wiring create method in the semiconductor device 30 described above, a description thereof will be omitted.

図14は、本発明の他の実施の形態における基板の配線構造を有する半導体装置100の一部を拡大して示す断面図である。 Figure 14 is a sectional view showing an enlarged part of a semiconductor device 100 having the wiring structure of the substrate according to another embodiment of the present invention. 半導体装置100の構成は、前述した図1に示す半導体装置30の構成と同様であって、第2絶縁膜41に形成される第2貫通孔42の形状および配線層33の形状のみが異なる。 Structure of the semiconductor device 100 is a same as the configuration of the semiconductor device 30 shown in FIG. 1 described above, only the shape of the shape and the wiring layer 33 of the second through-hole 42 formed in the second insulating film 41 is different. したがって、図1に示す半導体装置30と同様な部分には同様な参照符号を付して、その説明を省略する。 Therefore, the same parts as the semiconductor device 30 shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

本実施の形態では第2絶縁膜41に、少なくとも一部が、この第2絶縁膜41の一表面43から他表面44に向かうに連れて近接する方向に傾斜する第5内周面246と、この第5内周面246の下方、つまり第1貫通孔38側に連なり、厚み方向Tに延びる第6内周面247とを含む第2内周面245によって形成される第2貫通孔242が形成される。 The second insulating film 41 in this embodiment, at least in part, a fifth inner peripheral surface 246 which is inclined in the direction toward him to toward the other surface 44 from a surface 43 of the second insulating film 41, below the fifth inner peripheral surface 246, i.e. contiguous to the first through hole 38 side, the second through holes 242 formed by the second inner peripheral surface 245 and a sixth inner peripheral surface 247 extending in the thickness direction T It is formed.

第2絶縁膜41の第2貫通孔242に臨む第5内周面246は、少なくとも半導体基板31の一表面36に所定の第7角度θ7で傾斜する第3平面246aを有し、この第3平面245aは、第6内周面247に連なる。 Fifth inner peripheral surface 246 that faces the second through hole 242 of the second insulating layer 41 has a third plane 246a which is inclined in the seventh angle θ7 given to one surface 36 of at least a semiconductor substrate 31, the third plane 245a is connected to the inner sixth circumferential surface 247. 具体的には第5内周面246の一部が、第2絶縁膜41の一表面43に対して傾斜し、第2絶縁膜41の一表面43から他表面44に向かうに連れて、第2貫通孔242の厚み方向に垂直な断面積が小さくなる。 Specifically some of the fifth inner peripheral surface 246 is inclined with respect to the one surface 43 of the second insulating film 41, as the direction from the one surface 43 of the second insulating film 41 on the other surface 44, the cross sectional area perpendicular to the thickness direction of the second through hole 242 is reduced. 第2絶縁膜41の一表面43および他表面44は、ほぼ平行に形成される。 One surface 43 and other surface 44 of the second insulating film 41 is formed substantially parallel to. 第5内周面246の第3平面246aの法線n3と、半導体基板31の一表面36の法線n2とが成す所定の第8角度θ8は、90°以下に選ばれる。 And the normal n3 of the third plane 246a of the fifth inner peripheral surface 246, a predetermined eighth angle θ8 formed between the normal line n2 of one surface 36 of the semiconductor substrate 31 is selected to 90 ° or less. さらに具体的に述べると第5内周面246は4つの平面を含んで形成され、対向する一対の平面は、厚み方向Tに平行に延び、対向するもう1対の平面は、厚み方向Tの一表面43から他表面44に向かうにつれて互いに近接する方向に傾斜する。 Is further formed to include a specifically described the fifth inner peripheral surface 246 of the four planes, a pair of planes opposing, extending parallel to the thickness direction T, the other pair of planes opposing, in the thickness direction T inclined toward each other toward the one surface 43 to the other surface 44. 前記所定の第7角度θ7は、たとえば45°±15°の範囲、つまり30°以上60°以下に選ばれ、さらに好ましくは45°に選ばれる。 The predetermined seventh angle θ7, for example 45 ° ± 15 ° range, i.e. chosen to 30 ° to 60 °, more preferably chosen 45 °. 第2絶縁膜41の第2貫通孔242に臨む第6内周面247は、前記第5内周面246に連なり厚み方向Tに延びて、第1絶縁膜40の内周面40aに連なる。 Sixth inner peripheral surface 247 that faces the second through hole 242 of the second insulating film 41 may extend in the thickness direction T contiguous to the fifth inner peripheral surface 246, connected to the inner circumferential surface 40a of the first insulating film 40.

配線層33は、第2絶縁膜242に臨む第2内周面245の前述した第5内周面246の第3平面246aおよび第6内周面247に沿って形成される。 Wiring layer 33 is formed along a third plane 246a and the sixth inner peripheral surface 247 of the fifth inner peripheral surface 246 as described above in the second inner peripheral surface 245 that faces the second insulating film 242. 配線層33は、第2絶縁膜41の一表面43に沿って配設される第1配線部46と、第1配線部46の一端部に連なり、第2内周面245に含まれる第5内周面246の第3平面246aに沿って延びる第2配線部47と、第2配線部の一端部に連なり、第2内周面245に含まれる第6内周面247および第1貫通孔38内で厚み方向に沿って延びる第3配線部48とを含む。 Wiring layer 33 includes a first wiring portion 46 which is disposed along the one surface 43 of the second insulating film 41, continuous with one end of the first wiring portion 46, the fifth in the second inner peripheral surface 245 a second wiring portion 47 extending along the third plane 246a of the inner peripheral surface 246, continuous with one end of the second wire portion, the sixth inner peripheral surface 247 and the first through-hole included in the second inner peripheral surface 245 and a third wiring portion 48 extending along the thickness direction in the 38. このような構成によって半導体装置100の配線層33を実現することによって、前述した半導体装置30と同様な効果を達成することができる。 By implementing the wiring layer 33 of the semiconductor device 100 with this configuration, it is possible to achieve the same effect as the semiconductor device 30 described above.

次に、本発明の他の実施の形態の配線形成方法を説明する。 Next, another embodiment of a wiring forming method of the present invention. 本実施の形態の配線形成方法では、前述した図3および図4に示す配線形成工程と同様に、配線層33を形成する。 The wiring forming method of this embodiment, similarly to the wiring formation step shown in FIGS. 3 and 4 described above, to form a wiring layer 33.

図15は、本発明の他の実施の形態の配線形成方法における処理手順を示すフローチャートである。 Figure 15 is a flowchart showing a processing procedure in another embodiment of the wiring forming method of the present invention. 本実施の形態の配線形成手順と、前述した実施の形態の配線形成手順とは、図3に示すフローチャートの一部の工程のみが異なるだけである。 A wiring formation procedure of the present embodiment, the wiring formation procedure of the above-described embodiment, only a part of the steps of the flowchart shown in FIG. 3 is different. 具体的には、本実施の形態の配線形成方法を用いる半導体装置の製造手順は、図3に示す配線形成方法による製造手順を示すフローチャートのステップa4を、ステップa0およびステップa1の間に移動させたものと同様であるので、重複する内容については、その説明を省略する。 Specifically, the manufacturing procedure of the semiconductor device using the wiring forming method of this embodiment, the step a4 of the flowchart showing the manufacturing steps due to the wiring formation method shown in FIG. 3, is moved between steps a0 and step a1 are the same as those with respect to the contents of overlapping will be omitted. また前述した実施の形態の半導体装置30と同様な構成には、同様な参照符号を付す。 Also in the same structure as the semiconductor device 30 of the above-described embodiment are assigned the same reference numerals. また本実施の形態の配線形成方法を用いて配線層33が作成される半導体装置30は、前述の実施の形態の半導体装置30と同様の効果を有する。 The semiconductor device 30 in which the wiring layer 33 is generated using the wiring forming method of this embodiment has the same effect as the semiconductor device 30 of the embodiment described above.

本実施の形態の配線形成方法では、ステップc0からステップc1に移り、ステップc1で、集積回路部32に形成される絶縁層の一表面を含む基板61の一表面65上にエッチングマスク160である第2絶縁膜41の一部を形成する。 The wiring forming method of this embodiment proceeds from step c0 to step c1, in step c1, is an etching mask 160 on the one surface 65 of the substrate 61 including the one surface of the insulating layer formed on the integrated circuit portion 32 forming part of the second insulating film 41.

図16は、第2絶縁膜41を形成した基板61を示す切断端面図である。 Figure 16 is a cross-sectional end view showing a substrate 61 formed with the second insulating film 41. ただし集積回路部32の一表面を覆う絶縁層は、図示しない。 However insulating layer covering the one surface of the integrated circuit 32, not shown. エッチングマスク160の材料は、たとえばフォトレジストである。 Material of the etching mask 160 is, for example, photoresist. エッチングマスク160は、基板61の一表面部に塗布されるフォトレジストのうち、基板61の一表面65に穿孔する領域、つまり未貫通孔164を形成する領域と、表面電極35の上部のフォトレジストを除去して形成される。 Etching mask 160 of photoresist is applied on the one surface portion of the substrate 61, a region to pierce one surface 65 of the substrate 61, that is an area for forming a non-through-hole 164, the upper portion of the photoresist surface electrodes 35 It is formed by removing the. 第2絶縁膜41の一部であるエッチングマスク160には、未貫通孔64が形成される領域の基板61の一表面65が露出する第1開口161と、表面電極35が露出する第2開口162とが形成される。 The is part etching mask 160 of the second insulating film 41, a first opening 161 in which one surface 65 of the substrate 61 in the region where blind pores 64 are formed is exposed, a second opening surface electrode 35 is exposed 162 and are formed. 第1開口161は、少なくとも一部が、厚み方向Tの一表面43から他表面44に向かうにつれて近接する方向に傾斜する内周面163によって形成される。 The first opening 161 is at least partially formed by inner peripheral surface 163 which is inclined in a direction coming close toward the one surface 43 of the thickness direction T on the other surface 44. 前記内周面163は、第2内周面45の一部を含む。 The inner peripheral surface 163 comprises a portion of the second inner peripheral surface 45. 第2開口162は、前述した第3貫通孔101である。 The second opening 162 is a third through hole 101 described above. 第1開口161および第2開口162の作製方法は、それぞれを第2貫通孔42および第3貫通孔101に対応させ、図4に示すフローチャートの手順と同様にして形成される。 The method for manufacturing a first opening 161 and second opening 162 in correspondence with each of the second through-hole 42 and the third through holes 101 are formed in the same manner as the procedure of the flowchart shown in FIG.

図17は、前述した第1開口161を形成するための露光パターンを説明する図である。 Figure 17 is a diagram for explaining an exposure pattern for forming the first opening 161 as described above. 露光工程では、基板61の一表面部に塗布されたポジ型の感光性樹脂材料であるフォトレジスト168をプリベークした状態で、第1開口161を形成する領域に感応波長の光を照射し、未貫通孔64を形成する位置に臨む領域から離反するにつれて、光の照射量を減少させてフォトレジスト168を露光する。 In the exposure step, in a state where the photoresist 168 is a photosensitive resin material of the applied positive on the one surface portion was prebaked substrate 61 is irradiated with light of the sensitive wavelength region to form a first opening 161, non as away from area facing the position for forming a through-hole 64, exposing the photoresist 168 to reduce the irradiation amount of light. 具体的には露光パターンは、第1露光領域174aと、第2露光領域174bとを含む。 Specifically exposure pattern includes a first exposure area 174a, and a second exposure area 174b. 第1露光領域174aは、矩形状に形成される。 First exposure area 174a is formed in a rectangular shape. 第2露光領域174bは、矩形状に形成され、また第1露光領域174に隣接して形成される。 Second exposure area 174b is formed in a rectangular shape, and is formed adjacent to the first exposure area 174. 第2露光領域174bでは、グレーレベルマスクを用いて、第1露光領域174aよりも少ない露光量で露光し、かつ第1露光領域174aから離反するにつれて、光の照射量を減少させて露光する。 In the second exposure area 174b, by using a gray level mask, exposing a small exposure amount than the first exposure area 174a, and as away from the first exposure area 174a, the exposure is to reduce the irradiation amount of light. 第1露光領域174aのフォトレジスト168は、完全に除去され、第2露光領域174bのフォトレジスト168は、その一部が除去され、これによって第1開口161に臨む内周面163が形成される。 The photoresist 168 of the first exposure area 174a is completely removed, the photoresist 168 of the second exposure area 174b is partially removed, the inner peripheral surface 163 that faces the first opening 161 is formed by this .

次にステップc2に移り、RIEによって、基板61に未貫通孔64を形成する。 Next, the processing proceeds to step c2, by RIE, forming a blind hole 64 in the substrate 61.
図16(2)は、未貫通孔64が形成された基板61の切断端面図である。 16 (2) is a cross-sectional end view of the substrate 61 which non-through holes 64 are formed. RIEによって未貫通孔64を形成する前に、厚み方向Tの表面電極35の一表面35aには、RIEによってエッチングされない、あるいは基板61に比較して、エッチングレートが遥かに低い材料によって保護膜を形成しておく。 Prior to forming the non-through hole 64 by RIE, the one surface 35a of the surface electrode 35 in the thickness direction T, and I'm not etched by RIE, or compared to the substrate 61, the protective film etching rate by much less material previously formed. この状態でRIEを行って、未貫通孔64を形成する。 Performing RIE in this state, to form a non-through-hole 64.

次にステップc3に移り、基板61の未貫通孔64に臨む内周面68を第1絶縁膜40によって被覆する。 Next, the processing proceeds to step c3, coating the inner surface 68 facing the blind hole 64 of the substrate 61 by a first insulating film 40.

図16(3)は、未貫通孔64に臨む内周面68を第1絶縁膜40によって被覆した基板61を示す切断端面図である。 16 (3) is a cross-sectional end view showing a substrate 61 coated with an inner circumferential surface 68 that faces the blind pores 64 first insulating layer 40. 第1絶縁膜40は、たとえばスプレーコーティング法によって、未貫通孔64に臨む内周面68にポリイミドなどの電気絶縁性を有する樹脂を付着して形成される。 The first insulating film 40, for example by spray coating, is formed by attaching a resin having an electrical insulating property, such as polyimide on the peripheral surface 68 inner facing the blind pores 64. 第1絶縁膜40は、化学蒸着法によってポリパラキシリレンを未貫通孔64に臨む内周面68にコーティングして形成してもよい。 The first insulating film 40 may be formed by coating on the inner peripheral surface 68 that faces the polyparaxylylene blind pores 64 by chemical vapor deposition. 第1絶縁膜40を形成する樹脂は、エッチングマスク160の内周面163、第2絶縁膜41の一表面43、表面電極35の一表面35a、および未貫通孔64の底部にも付着する。 Resin forming the first insulating film 40, the inner peripheral surface 163 of the etch mask 160, one surface 43 of the second insulating film 41, one surface 35a of the surface electrode 35, and also the bottom of the blind hole 64 adheres.

次にステップc4に移り、未貫通孔64に配線層33の一部を形成する第1導電性部材69を充填する。 Subsequently, the routine goes to step c4, filling the first conductive member 69 that forms a part of the wiring layer 33 on the blind pores 64.

図16(4)は、未貫通孔64に第1導電性部材69を充填した基板61を示す切断図である。 16 (4) is a cutaway view showing a substrate 61 filled with the first conductive member 69 in the blind hole 64. 第1導電性部材69は、第1開口161の下端部にも充填される。 The first conductive member 69 is also filled in the lower end portion of the first opening 161.

次にステップc5に移り、基板61の一表面部に配線層33の残余の部分を形成するための第2導電性部材71を形成する。 Next, the processing proceeds to step c5, to form the second conductive member 71 that forms the remainder of the wiring layer 33 on one surface of the substrate 61. まず、酸素プラズマを用いたアッシングなどによって、表面電極35の一表面35a上およびエッチングマスク160の一表面43上に付着している樹脂、およびエッチングマスク160の第1開口161に臨む内周面163に付着している樹脂のうちの一部を除去し、めっき用マスク72を形成する。 First, such as by ashing using an oxygen plasma, on one surface 35a of the surface electrode 35 and the resin adhering on the one surface 43 of the etch mask 160, and an inner peripheral surface facing the first opening 161 of the etch mask 160 163 removing a portion of the resin adhering to and forming a plating mask 72. 前記第1開口161に臨む内周面163に付着している樹脂のうちの一部とは、第1開口161の一表面43寄りの領域に付着している樹脂である。 Said portion and is of the resin adhering to the inner peripheral surface 163 that faces the first opening 161, a resin adhering to the one surface 43 side of the area of ​​the first opening 161. 第1開口161に臨む内周面163に付着している樹脂のうち残りの部分、言い換えれば他表面44寄りの領域に付着している樹脂164と、前述したエッチングマスク160とによって、第2絶縁膜41が形成される。 The remaining portion of the resin adhering to the inner peripheral surface 163 that faces the first opening 161, a resin 164 adhering to the area of ​​another surface 44 nearer other words, by an etching mask 160 described above, the second insulating film 41 is formed. つまりエッチングマスク160の第1開口161に臨む内周面163の一部と、この内周面163の他表面44寄りの領域に付着している樹脂の内周面とによって第2内周面45が形成される。 That a part of the inner peripheral surface 163 that faces the first opening 161 of the etch mask 160, the other inner peripheral surface of the surface 44 nearer resin adhering to the area of ​​the by the second inner peripheral surface of the inner peripheral surface 163 45 There is formed.

図16(5)は、めっき用マスク72を形成した基板61の切断端面図であり、図18は、ステップc4終了後の基板61の一部を拡大して示す平面図である。 16 (5) is a cross-sectional end view of the substrate 61 formed with plating mask 72, 18 is a plan view showing an enlarged part of the step c4 after the end of the substrate 61. まず第2絶縁膜41の厚み方向Tの一表面43、表面電極35の厚み方向Tの一表面、および第1導電性部材69の厚み方向Tの一表面に、めっき用の電極であるバリアメタル(図示しない)を形成する。 First the second insulating film one surface 43 of the thickness direction T of 41, one surface in the thickness direction T of the surface electrode 35, and one surface in the thickness direction T of the first conductive member 69, the barrier metal is an electrode for plating to form a (not shown). 次にフォトレジストを用いてめっき用マスク72を形成する。 Then a plating mask 72 by using a photoresist. めっき用マスク72は、表面電極35と、未貫通孔64内の第1導電性部材69と表面電極とを接続する配線層33を形成する領域を露出させ、残余の領域を覆うように形成される。 Plating mask 72, the surface electrode 35 to expose the region for forming the wiring layer 33 which connects the first conductive member 69 and the surface electrode of the non-through hole 64 is formed so as to cover the remaining region that.

以後のステップc5〜ステップc11までの各処理は、図3に示すステップa5〜ステップa11までの各処理にそれぞれ対応し、同様の処理であるので説明を省略する。 Each processing up subsequent step c5~ step c11 correspond respectively to the processing of steps a5~ step a11 shown in FIG. 3, the description thereof is omitted because it is the same processing. 前述したような配線形成方法では、未貫通孔64を形成するためのエッチングマスク72を、第2絶縁膜41の一部として用いるので、前述の実施の形態の配線形成方法と比較して、配線層33を形成するための処理の数が減少する。 The wiring forming method described above, an etching mask 72 for forming the non-through hole 64, since used as a part of the second insulating film 41, as compared to the wiring formation method of the embodiment described above, the wiring the number of processes for forming the layer 33 is reduced. したがって、より短時間で配線層33を形成することができるので、これによって半導体装置を作製するための処理時間を減少させることができ、半導体装置の生産性を向上させることができる。 Therefore, it is possible to form a wiring layer 33 in a shorter period of time, whereby it is possible to reduce the processing time for manufacturing a semiconductor device, it is possible to improve the productivity of the semiconductor device.

本発明の実施の他の形態において、第1絶縁膜40は、電気絶縁性を有する感光性樹脂材料をパターニングして形成されてもよい。 In another embodiment of the present invention, the first insulating film 40 may be formed by patterning a photosensitive resin material having electrical insulation. この場合は、表面電極35上が感光性樹脂材料によって覆われないように露光パターンを形成する。 In this case, the surface electrode 35 above to form an exposure pattern so as not to be covered by the photosensitive resin material. このような処理を行うことによって、アッシングによる表面電極35の開口処理が不要となり、処理をより簡単にすることができる。 By performing such processing, the opening process of the surface electrode 35 by the ashing is unnecessary, it is possible to process easier.

本実施の形態では半導体基板31に配線層33を形成しているが、本発明の他の実施の形態において、たとえば樹脂基板に前述した配線構造を形成してもよい。 In the present embodiment forms a wiring layer 33 on the semiconductor substrate 31, in other embodiments of the present invention may be formed a wiring structure described above, for example, in the resin substrate. この場合においても同様な効果を達成することができる。 It is possible to achieve the same effect in this case.

本発明の実施の一形態の基板の配線構造を有する半導体装置30を模式的に示す断面図である。 The semiconductor device 30 having a form wiring structure of the substrate of the embodiment of the present invention is a cross-sectional view schematically showing. 半導体装置30の一部を拡大して示す断面図である。 Is a sectional view showing an enlarged part of the semiconductor device 30. 半導体装置30の製造手順を示すフローチャートである。 It is a flowchart showing a manufacturing procedure of the semiconductor device 30. 図3に示すステップa4の処理手順を示すフローチャートである。 It is a flowchart illustrating a processing procedure of step a4 shown in FIG. 半導体装置30の製造手順を説明するための図である。 It is a diagram for explaining a manufacturing procedure of the semiconductor device 30. 半導体装置30の製造手順を説明するための図である。 It is a diagram for explaining a manufacturing procedure of the semiconductor device 30. 半導体装置30の製造手順を説明するための図である。 It is a diagram for explaining a manufacturing procedure of the semiconductor device 30. 表面絶縁膜70の一表面側から見た基板61の一部を示す平面図である。 It is a plan view showing a part of a substrate 61 as viewed from one surface side of the surface insulating film 70. 第2貫通孔42を形成するために、表面絶縁膜70を露光する露光パターンを説明する図である。 To form the second through-hole 42 is a diagram for explaining an exposure pattern for exposing the surface insulating film 70. ステップa5終了段階における配線層33の形状を説明するための斜視図である。 Step a5 is a perspective view for explaining the shape of the wiring layer 33 in the final stage. ステップa5の処理における基板61の一部を拡大した断面図である。 It is an enlarged sectional view of a portion of the substrate 61 in the process in step a5. 半導体装置30を有する積層半導体モジュール80の実装構造を説明する断面図である。 It is a cross-sectional view illustrating a mounting structure of laminated semiconductor module 80 having a semiconductor device 30. 本発明の他の実施の形態における基板の配線構造を有する半導体装置90の一部を拡大して示す断面図である。 Is a sectional view showing an enlarged part of a semiconductor device 90 having the wiring structure of the substrate according to another embodiment of the present invention. 本発明の他の実施の形態における基板の配線構造を有する半導体装置100の一部を拡大して示す断面図である。 Is a sectional view showing an enlarged part of a semiconductor device 100 having the wiring structure of the substrate according to another embodiment of the present invention. 本発明の他の実施の形態の配線形成方法における処理手順を示すフローチャートである。 It is a flowchart illustrating a processing procedure in another embodiment of the wiring forming method of the present invention. 第2絶縁膜41を形成した基板61を示す切断端面図である。 It is a cross-sectional end view showing a substrate 61 formed with the second insulating film 41. 第1開口161を形成するための露光パターンを説明する図である。 It is a diagram for explaining an exposure pattern for forming the first opening 161. ステップc4終了後の基板61の一部を拡大して示す平面図である。 Step c4 is a plan view showing an enlarged part of the substrate 61 after completion. 従来の技術の基板の配線構造を有する半導体装置1を積層して構成される積層半導体モジュール2を模式的に示す断面図である。 It is a cross-sectional view schematically showing a formed laminate semiconductor module 2 by stacking semiconductor device 1 having the wiring structure of the substrate of the prior art. 半導体装置1の貫通配線層9と表面配線層13との連結部を拡大して示す斜視図である。 Is an enlarged perspective view showing the connection portion between the semiconductor device 1 of the through-wiring layer 9 and the surface wiring layer 13.

図20の切断面線A−Aから見た連結部の断面図である。 It is a cross-sectional view of the connecting part taken along the line A-A in FIG. 20.

符号の説明 DESCRIPTION OF SYMBOLS

30,90,100 半導体装置 31 半導体基板 33 配線層 38 第1貫通孔 39 第1内周面 40 第1絶縁膜 41 第2絶縁膜 42 第2貫通孔 45 第2内周面 46 第1配線部 47 第2配線部 48 第3配線部 61 基板 80 積層半導体モジュール 30,90,100 semiconductor device 31 semiconductor substrate 33 wiring layer 38 first through hole 39 first inner peripheral surface 40 the first insulating film 41 second insulation film 42 second through hole 45 second inner peripheral surface 46 first wiring portion 47 second wiring portion 48 third wiring portion 61 substrate 80 stacked semiconductor module

Claims (9)

  1. 一表面および他表面間を厚み方向に連通し、第1絶縁膜によって被覆された第1貫通孔が形成される基板と、 A substrate communicating with the thickness direction between one surface and the other surface, a first through-hole which is covered by the first insulating film is formed,
    第1貫通孔に連通し、少なくとも1面が一表面から前記基板と接触する他表面に向かって傾斜する内周面によって形成される第2貫通孔が形成され、かつ前記基板の一表面上に形成される第2絶縁膜と、 Communicates with the first through hole, is formed a second through-hole formed by the inner peripheral surface at least one surface is inclined toward the other surface in contact with the substrate from the one surface, and on one surface of said substrate a second insulating film formed,
    導電性を有し、第2絶縁膜の一表面上から、第1貫通孔および第2貫通孔にわたって配設され、所定の信号を伝送する配線層とを含み、 Has conductivity, from the one surface of the second insulating layer is disposed over the first through hole and the second through-hole, and a wiring layer for transmitting a predetermined signal,
    前記配線層は、 The wiring layer,
    基板の一表面に沿って第2絶縁膜上に配設される第1配線部と、 A first wiring portion disposed on the second insulating film along one surface of the substrate,
    第1配線部の一端部に連なり、第2貫通孔に臨む前記傾斜面に沿って配設される第2配線部と、 Continuous with one end of the first wiring portion, a second wiring portion disposed along the inclined surface facing the second through hole,
    第2配線部の一端部に連なり、基板の厚み方向に平行に延びて第1貫通孔の内周面に沿って配設される第3配線部とを有し、 Continuous with one end of the second wiring portion, and a third wiring portion disposed along the inner peripheral surface of the first through-hole extending parallel to the thickness direction of the substrate,
    第2配線部は、第1配線部の延びる方向および第3配線部の延びる方向に対してそれぞれ鈍角を成して、第1配線部および第3配線部にそれぞれ連なることを特徴とする基板の配線構造。 The second wiring portions, respectively at an obtuse angle to the direction of extension of the direction and the third wiring portion extending a first wiring portion, of the substrate, wherein the continuous respectively to the first wiring portion and the third wiring portion wiring structure.
  2. 第2貫通孔に臨む前記傾斜する内周面の法線と、基板の一表面の法線とがなす角度が90度よりも小さい領域を含むことを特徴とする請求項1記載の基板の配線構造。 And the normal of the circumferential surface of the inclined faces to the second through hole, the substrate according to claim 1, wherein the angle between the normal of a surface of a substrate is characterized in that it comprises a smaller area than the 90-degree traces Construction.
  3. 第2絶縁膜の他表面から一表面に向かうに連れて、第2貫通孔に臨む前記傾斜する内周面の法線と、基板の一表面の法線とがなす角度が減少することを特徴とする請求項2記載の基板の配線構造。 As the toward the one surface from another surface of the second insulating film, characterized in that the normal of the circumferential surface of the inclined faces to the second through hole, the angle formed by the normal of a surface of a substrate decreases wiring structure of the substrate according to claim 2,.
  4. 前記配線層は、複数設けられ、 The wiring layer is provided in plurality,
    配線層のうち少なくとも2本は、互いに平行に設けられることを特徴とする請求項1〜3のいずれかに記載の基板の配線構造。 Wiring structure of the substrate according to any one of claims 1 to 3 at least two, characterized in that provided parallel to each other in the wiring layer.
  5. 請求項4記載の基板の配線構造の配線層によって、所定の信号を伝送する信号伝送方法であって、 By the wiring layer of the wiring structure of the substrate according to claim 4, a signal transmission method for transmitting a predetermined signal,
    複数の配線層のうち平行に設けられる2本が相互に差動ペアを構成して、所定の信号を伝送することを特徴とする信号伝送方法。 Signal transmission method characterized in that two provided in parallel among the plurality of wiring layers to form a differential pair with each other, transmitting a predetermined signal.
  6. 請求項1〜4のいずれかに記載の基板の配線構造を有することを特徴とする半導体装置。 Wherein a has a wiring structure of a substrate according to any one of claims 1 to 4.
  7. 基板の一表面または他表面に、前記配線層に接続される突起電極を有する請求項6記載の半導体装置を積層して構成されることを特徴とする積層半導体モジュール。 On one surface or the other surface of the substrate, the laminated semiconductor module characterized in that it is formed by laminating semiconductor device according to claim 6 having a projecting electrode connected to the wiring layer.
  8. 基板の一表面部で開口し、基板の他表面に向かって延びる未貫通孔を形成する工程と、 A step of opening in one surface portion of the substrate to form a non-through hole extending toward the other surface of the substrate,
    基板の未貫通孔に臨む内周面を、電気絶縁性を有する第1絶縁膜によって被覆する工程と、 An inner peripheral surface facing the blind pores of the substrate, a step of coating the first insulating film having an electrical insulating property,
    未貫通孔に導電性を有する第1導電性部材を充填する工程と、 A step of filling the first conductive member having electrical conductivity on blind pores,
    基板の一表面に、前記未貫通孔に連通し、一表面から他表面に向かうにつれて近接する内周面によって形成される貫通孔が形成される第2絶縁膜を形成する工程と、 On one surface of the substrate, and forming the communicating with the blind pores, a second insulating film through-hole is formed which is formed by the inner peripheral surface close toward the other surface from one surface,
    第1導電性部材と、基板の一表面に設けられる接続対象とする所定の配線とを相互に接続する第2導電性部材を第2絶縁膜の表面に沿って形成する工程と、 A first conductive member, and forming along a second conductive member for connecting the predetermined wiring the connection target provided on one surface of a substrate to each other on the surface of the second insulating film,
    基板の他表面を一表面側に後退させて第1導電性部材を基板の他表面側に露出させる工程とを含むことを特徴とする基板の配線形成方法。 Wiring formation method of a substrate which comprises a step of the first conductive member other surface of the substrate is retracted on one surface exposed on the other surface side of the substrate.
  9. 前記基板の一表面に、前記未貫通孔に連通し、一表面から他表面に向かうにつれて近接する内周面によって形成される貫通孔が形成される第2絶縁膜を形成する工程は、 On one surface of the substrate, forming a second insulating film, wherein communicating with the blind pores, through-holes formed by the inner peripheral surface close toward the other surface from one surface is formed,
    基板の一表面にポジ型の感光性樹脂材料を塗布する塗布工程と、 A coating step of applying a positive photosensitive resin material on one surface of the substrate,
    第1貫通孔に臨む領域およびその近傍に塗布された感光性樹脂材料に、この感光性樹脂材料の感応波長の光を照射する露光工程とを含み、 The photosensitive resin material applied in the region and the vicinity thereof facing the first through hole, and a exposure step of irradiating light of the sensitive wavelength of the photosensitive resin material,
    照射工程では、第1貫通孔に臨む位置から離反するにつれて、光の照射量を減少させることを特徴とする請求項8記載の基板の配線形成方法。 The irradiation step, as away from the position facing the first through hole, the wiring formation method of a substrate according to claim 8, wherein reducing the irradiation amount of light.
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