JP2005057173A - 集積回路素子 - Google Patents

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Yasuaki Uehara
康明 上原
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Abstract

【課題】集積回路は年々回路規模が増大し、規模の増加に伴って検査時間は増加の一途をたどっている。また、その検査に必要とする入出力のピン数が、ユーザーが使用する分よりも多くのピン数を必要とする場合も発生し、パッケージや基板コストが増加する問題も生じている。
【解決手段】上記課題を解決する為に、本発明の集積回路素子は、テストピンをパッケージのリードと同じ高さの底面に配置させる方法を考案した。集積回路素子は封止樹脂１、ユーザー使用のリード２、メーカーの出荷検査用の専用テストパッド４を構成する。
【選択図】図１

Description

本発明は、フロー実装可能なパッケージ、例えばＱＦＰ、ＳＯＰやＤＩＰ等に、大規模集積回路や複数の集積回路チップを１つにモールドした半導体の、パッケージ構造に関するものである。
集積回路素子は年々回路規模が増大している。近年１チップに全てを盛り込む技術だけでなく、複数の集積回路チップを水平、或いは垂直に配置する技術も実用化され出した。
こうした中で大きな課題となっているのが素子の検査方法である。素子の検査は、個々の回路を動作させて、それを外部に出力させ、期待値との照合をし、良否の分別を行っている。これらの作業は相当な作業量であり、回路規模の増加に伴って検査時間は増加の一途をたどっている。また、その検査に使う入出力のピンが、ユーザーが使用する分よりも多くのピン数を必要とする場合も発生してきた。個々の回路を動作させてはそれを外部へ出力させなければいけないからだ。
こうした課題に対して、例えば文献１の新型パッケージが考案されている。図４及び図５は、課題に対して考案された文献１に基づく半導体新型パッケージ２種である。片方は底面図、もう片方は外形図で表している。図４と図５はＩＣパッケージ、２はユーザーが使用する外側リード、３はメーカーの出荷テストに使用する内側リードを表す。
特開平０５−２１１２０４号公報
しかしこのような構造は、ピン数が増加するのでパッケージの面積を大きくさせてしまい、パッケージコストだけでなく回路基板もコストアップさせる欠点があった。 又、リード線の曲げ向きを交互に変えることはパッケージとしても高コスト要因である。
上記課題を解決する為に、本発明の集積回路素子は、テストピンをパッケージのリードと同じ高さの底面に配置させる方法に関するものである。図１はこの方法によるパッケージ構造の底面図兼説明図である。
図１で、１は封止樹脂、２はユーザー使用のリード、４はメーカーの出荷検査用の専用テストパッドである。この場合、メーカーはＩＣのリード２とテストパッド４を出荷検査の為に効率よく使う。ユーザーはリード２だけを接続して使用する。ユーザーはテストパッド４を使用しないので、素子底面の配線は、テストパッド４迂回させて配線すれば良い。
本発明の集積回路素子により、上記構成を有することで、パッケージの大きさを維持させながらコストの増加を抑え、且つ、回路基板のコストも維持させることができる。
以下本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の集積回路素子の底面図の一例である。１は封止樹脂、２はユーザー使用のリード、４はメーカーの出荷検査用の専用テストパッドである。リード２とテストパッド４は、封止樹脂１の中のシリコンチップから接続されたものである。ユーザーはリード２だけを接続して使用する。テストパッド４は使用しないので、素子底面での基板配線は、迂回させて配線すれば良い。ユーザーから見れば、端子の少ない扱い易い集積回路素子と映る。
一方、集積回路の製造会社は、ＩＣ出荷検査で、リード２とテストパッド４を、効率よく利用して、集積回路の検査に活用する。集積回路が大規模になると、個々の検査に項目が増えるので検査時間も比例して増大する。又検査回路切替に複数の制御信号が必要になり、より多くのピン数を必要とする場合もある。これらを回避する方法に、パッケージのピン数を増やす方法がる。複数の同時検査を行う事が可能で、同時検査速度が向上する。ピン数の少ないパッケージではそれが実現困難であったが、本発明は、テストに限定したパッドを新たに設ける為に可能である。又、パッケージコストも抑えることが可能となる。
図２は本発明の集積回路素子の断面図の一例である。１は封印樹脂、２はユーザー使用のリード、４はメーカーの出荷検査用の専用テストパッド、５はワイヤー、６は集積回路本体であるシリコンチップ、７は内部パッド、８は内部リードである。
（実施の形態２）
図３は（実施の形態１）で示した集積回路素子からの相違点を示した図である。図１のテストパッド４をパッケージの底面から浮かし、スペースを確保した点が異なる。この違いによって、例えばパッケージの底面下の基板配線が、テストパッド４を考慮せずに自由に基板設計が可能となる。
このような集積回路素子の構造を採用したので、大規模な集積回路やＳＩＰのような複数の集積回路チップを水平、或いは垂直に配置した集積回路でも、ＤＩＰやＳＯＰのようなピン数の小さくコストの小さいパッケージで、テスト検査が確実に早く行えるような効果がある。また、ピン数の小さなパッケージの採用によって、基板も多層基板から両面基板や片面基板へのコスト削減が可能、そしてリフロー限定であったものがフロー実装も可能になる。
半導体パッケージの本案の底面図 半導体パッケージの本案の断面図 実施形態２の実施形態１との相違図 半導体パッケージの従来例１の底面図 半導体パッケージの従来例２の外形図
符号の説明
１ 封止樹脂
２ 外側のリード
３ 内側のリード
４ 専用テストパッド
５ ワイヤー
６ シリコンチップ
７ 内部パッド
８ 内部リード

Claims (2)

  1. 集積回路シリコンチップを内蔵し、前記シリコンチップからの入出力信号の一部を基板へ実装するリードに接続し、パッケージ底面にテストパッドを設け、前記シリコンチップのテスト検査用入出力信号の一部を前記テストパッドに接続した集積回路素子。
  2. 集積回路シリコンチップを内蔵し、前記シリコンチップからの入出力信号の一部を基板へ実装するリードに接続し、パッケージ底面から浮かした位置にテストパッドを設け、前記シリコンチップのテスト検査用入出力信号の一部を前記テストパッドに接続した集積回路素子。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963150B2 (en) 2011-08-02 2015-02-24 Samsung Display Co., Ltd. Semiconductor device having a test pad connected to an exposed pad
CN109708765A (zh) * 2019-01-09 2019-05-03 上海烨映电子技术有限公司 一种红外线热电堆传感器元器件

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