JP2005033023A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP2005033023A
JP2005033023A JP2003271231A JP2003271231A JP2005033023A JP 2005033023 A JP2005033023 A JP 2005033023A JP 2003271231 A JP2003271231 A JP 2003271231A JP 2003271231 A JP2003271231 A JP 2003271231A JP 2005033023 A JP2005033023 A JP 2005033023A
Authority
JP
Japan
Prior art keywords
spacer
insulating film
wiring
forming
formed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003271231A
Other languages
Japanese (ja)
Inventor
Michihiro Sugano
道博 菅野
Original Assignee
Sony Corp
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, ソニー株式会社 filed Critical Sony Corp
Priority to JP2003271231A priority Critical patent/JP2005033023A/en
Publication of JP2005033023A publication Critical patent/JP2005033023A/en
Application status is Pending legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device for enhancing the embedding of an insulation film between wires spaced with a narrow interval and forming the insulating film without high reliability without causing voids to the insulating film when the insulating film is embedded between the wires. <P>SOLUTION: The manufacturing method of the semiconductor device includes the steps of forming spacers 17 to the sides of the wires 14 after forming the wires 14 on a substrate 11; forming the insulating film 21 to be embedded between the wires 14 on the substrate 11 and covering the wires 14 and the spacers 17; and removing each upper side face of the spacers 17 in order to increase the curvature of each upper side face of the spacers 17 before, forming the pacers 17, and thereafter forming the insulating film 21. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置の製造方法および半導体装置に関し、詳しくは半導体装置の絶縁膜の形成に係わる半導体装置の製造方法およびその製造方法により形成される半導体装置に関する。 The present invention relates to a method of manufacturing a semiconductor device, and particularly relates to a semiconductor device formed by the manufacturing method and a manufacturing method thereof of the semiconductor device according to formation of the insulating film of the semiconductor device.

従来、半導体装置における金属配線形成工程前の層間絶縁膜の形成技術およびその層間絶縁膜の平坦化技術は、ホウ素やヒ素を入れて流動化させるホウ素リンシリケートガラス(BPSG)を用いたリフロー技術や、全面エッチバック技術の組み合わせなどが主流であった(例えば、特許文献1参照。)が、世代が進むにつれて高温処理によるトランジスタ特性や信頼性への影響が無視できなくなってきたことや、リソグラフィーの焦点深度(DOF)マージン確保のためにはグローバル段差を極力抑える必要性が生じてきたことなどにより、低温でグローバル段差を小さくできるプロセス技術に変わってきた。 Conventionally, formation technique and planarization technique of the interlayer insulating film of a metal wire forming step prior to the interlayer insulating film in a semiconductor device, reflow technique Ya using borophosphosilicate glass fluidizing put boron or arsenic (BPSG) , a combination of total etch-back technique has been mainly (e.g., see Patent Document 1.) is or the impact on transistor characteristics and reliability due to high-temperature treatment can no longer be ignored as generation advances, lithography for the depth of focus (DOF) is margin secured such as by has arisen a need to suppress the global level difference as much as possible, we have changed the process technology that can reduce the global level difference at low temperatures.

熱的にはトランジスタに影響を及ぼさない温度限界から、0.1μm世代のトランジスタでは熱処理温度を600℃以下に抑える必要があり、局所(ローカル)段差のギャップフィル(Gap-fill)特性との兼ね合いからオゾン−ノンドープトシリケートガラス(O 3 NSG)膜や高密度プラズマ−ノンドープトシリケートガラス(HDPNSG)膜が埋め込みの絶縁膜として使われている。 Balance thermally from temperature limit does not affect the transistor, the 0.1μm generation transistors must suppress the temperature of the heat treatment to 600 ° C. or less, and the gap-fill (Gap,-fill) characteristics of the local (local) level difference non-doped silicate glass (O 3 NSG) film or a high-density plasma - - non-doped silicate glass (HDPNSG) film is used as an embedded insulating film ozone from. これらの膜のグローバル段差を低減する方法の主流としては化学的機械研磨(以下、CMPという)があげられる。 Chemical mechanical polishing as mainstream method of reducing the global level difference of these films (hereinafter, referred to as CMP) and the like.

特開平10−189518号公報(段落番号0002および段落番号0013−0022、図1および3) JP 10-189518 discloses (paragraph No. 0002 and paragraph numbers 0013-0022, Fig. 1 and 3)

しかしながら、これら低温で埋め込み可能な膜種であっても、0.1μm世代のロジック部ゲート−ゲート間距離の設計値は0.2μm以下と小さくなり、さらに図4に示すように、ゲート配線114の側壁にスペーサ膜117が形成されるので、スペーサ117間の実質的なアスペクト比は1を大きく超えることになる。 However, even in implantable membrane species in these low temperature, 0.1 [mu] m generation logic section gate - the design value of the inter-gate distance as small as 0.2μm or less, as further shown in FIG. 4, the gate wiring 114 since the spacer layer 117 on the sidewalls of is formed, substantial aspect ratio between the spacers 117 will be much greater than 1. このため、埋め込み絶縁膜121によるこの部分の段差被覆が難しくなる。 Thus, the step coverage of this part by the buried insulating film 121 becomes difficult. また、スペーサ膜117の側壁117sの傾斜が垂直になり、絶縁膜121の埋め込み性が悪化し、ゲート配線114、114間にボイド131を生じるようになる。 The inclination of the side wall 117s of the spacer layer 117 are vertical, the embedding of the insulating film 121 is deteriorated, so creating a void 131 between the gate wiring 114, 114. さらに、図示はしないが、ソース・ドレイン領域となる拡散層上およびゲート上にサリサイド(Salicide)を形成する前のウエットエッチング処理やスペーサ膜厚のばらつきなどで、下地プロセスばらつきが悪化する方向になって埋め込み領域がオーバーハング状態となるとさらに埋め込みが厳しくなることがわかっている。 Furthermore, although not shown, in such a wet etching process or variations in the spacer film thickness before the formation of the salicide (Salicide) to the source-drain region to become diffusion layer and the gate on, turned in the direction of the underlying process variation is deteriorated buried region Te is further becomes an overhang state embedded is found to be severe.

また、HDPNSGを用いて層間絶縁膜を形成する場合は、成膜プロセスがプラズマ中のため、プラズマダメージによるトランジスタ特性や信頼性への影響が、プラズマの影響が受けやすいアンテナ比の高いトランジスタにおいて顕著になる問題がある。 In the case of forming an interlayer insulating film using HDPNSG, since the deposition process in the plasma, the impact on transistor characteristics and reliability due to plasma damage, prominent in transistor having high plasma impact sensitive antenna ratio there is a problem to be. それに比べてオゾンNSGはプラズマダメージの影響がないので、ダメージフリーであることにおいて優位である。 Since the ozone NSG is there is no influence of plasma damage compared to it, it is advantageous in that it is damage-free.

したがって、埋め込みの膜そのものの能力向上だけでなく、下地プロセスのばらつき抑制や埋め込みのしやすい形状にするようなプロセスインテグレーレションによる改善が必要になっている。 Therefore, not only the capacity increase of the buried film itself, has become necessary to improve due to process integration les Deployment as to easily shape variation suppression and embedded underlying process.

本発明の半導体装置の製造方法は、基板上に配線を形成した後に前記配線の側部にスペーサを形成する工程と、前記基板上に前記配線間を埋め込むとともに前記配線および前記スペーサを被覆する絶縁膜を形成する工程とを備えた半導体装置に製造方法において、前記スペーサを形成した後で前記絶縁膜を形成する前に、前記スペーサの上部側面の曲率を大きくするように前記スペーサ上部の側部を除去する工程を備えていることを最も主要な特徴とする。 The method of manufacturing a semiconductor device of the present invention is coated and forming a spacer on a side of the wiring after forming the wiring on the substrate, the wiring and the spacer is buried between the wiring on the substrate insulating the manufacturing method for a semiconductor device that includes a step of forming a film, before forming the insulating film after forming the spacers, the side of the spacer top so as to increase the curvature of the upper side surface of the spacer the most important feature that it comprises a step of removing the.

上記半導体装置の製造方法では、スペーサを形成した後で絶縁膜を形成する前に、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面を除去することから、スペーサ側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。 In the manufacturing method of the semiconductor device, prior to forming the insulating film after forming the spacers, since removing the upper side surface of the spacer so as to increase the curvature of the upper side surface of the spacer, steep inclined surface of the spacer side walls will be is formed loosely embedded is facilitated insulating film. よって、スペーサ間の絶縁膜の埋め込みに際し、ボイドの発生が防止される。 Therefore, when the buried insulating film between the spacers, voids can be prevented.

本発明の半導体装置は、基板上に形成された配線と、前記配線の側部に形成されたスペーサと、前記配線間を埋め込むとともに前記配線および前記スペーサを被覆するように前記基板上に形成された絶縁膜とを備えた半導体装置において、前記スペーサは、前記スペーサの上部側面の曲率を大きくするように前記スペーサの上部側面が除去されたものからなり、前記配線側部に形成されたスペーサ間の前記絶縁膜が埋め込まれる領域はアスペクトが1以下となるように形成されているものであることを最も主要な特徴とする。 The semiconductor device of the present invention is formed and a wiring formed on a substrate, a spacer formed on a side of the wiring, on the substrate so as to cover the wiring and the spacer is buried between the wiring and a semiconductor device including an insulating film, wherein the spacer is made that the upper side surface of the spacer so as to increase the curvature of the upper side surface of the spacer has been removed, among the spacers formed on the wiring side the most important feature that the region where the insulating film is buried in which aspect is formed so as to be 1 or less.

上記半導体装置では、スペーサは、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面が除去されたものからなることから、スペーサ側面の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。 In the semiconductor device described above, the spacer, since consisting of those upper side surface of the spacer has been removed so as to increase the curvature of the upper side surface of the spacer, will be steep inclined surface of the spacer side is formed loosely, insulation embedded can be easily of the membrane. さらに、配線側部に形成されたスペーサ間の絶縁膜が埋め込まれる領域はアスペクトが1以下となるように形成されていることから、絶縁膜の埋め込みの容易性が高められる。 Furthermore, the region where the insulating film is embedded between formed in the wiring side spacer from the aspect is formed so as to be 1 or less, the embedding of the ease of the insulating film is enhanced. よって、スペーサ間の絶縁膜の埋め込みに際し、ボイドの発生が防止される。 Therefore, when the buried insulating film between the spacers, voids can be prevented.

本発明の半導体装置の製造方法によれば、スペーサを形成した後で絶縁膜を形成する前に、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面を除去することから、スペーサ側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。 According to the manufacturing method of the semiconductor device of the present invention, before forming the insulating film after forming the spacers, since removing the upper side surface of the spacer so as to increase the curvature of the upper side surface of the spacer, the spacer side wall will be steep inclined surface is formed loosely embedded is facilitated insulating film. よって、従来の絶縁膜材料による狭いスペーサ間の埋め込みに際し、ボイドの発生が防止される。 Accordingly, upon implantation of the narrow space between the spacer according to conventional dielectric materials, generation of voids is prevented. このように、ボイドを発生することなく、絶縁膜を配線間に良好に埋め込むことが可能になることで、コンタクト−コンタクト間のショートがなくなり、コンタクトのショート起因によるデバイスの歩留まり低下をなくすことができる。 Thus, without generating voids, that it is possible to embed well between the wiring insulating film, a contact - there is no short circuit between the contacts, to eliminate the yield reduction of the device due to a short-induced contact it can. またドライエッチング工程を追加するだけですみ、プロセスが簡単である。 The only have to add a dry etching process, the process is simple. さらに、従来から適用されているデバイスのスペーサ構造を利用することができ、従来のプロセスから要求されるスペーサ構造との整合性がよいという利点がある。 Furthermore, the conventional spacer structure The assigned device can use the consistency between the spacer structure required from conventional processes there is an advantage that good.

本発明の半導体装置によれば、スペーサは、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面が除去されたものからなることから、スペーサ側面の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。 According to the semiconductor device of the present invention, the spacer, since consisting of those upper side surface of the spacer has been removed so as to increase the curvature of the upper side surface of the spacer, the steep inclined surface of the spacer side is formed loosely becomes, the embedding is facilitated insulating film. さらに、配線側部に形成されたスペーサ間の絶縁膜が埋め込まれる領域はアスペクトが1以下となるように形成されていることから、絶縁膜の埋め込みの容易性が高められる。 Furthermore, the region where the insulating film is embedded between formed in the wiring side spacer from the aspect is formed so as to be 1 or less, the embedding of the ease of the insulating film is enhanced. よって、スペーサ間の絶縁膜の埋め込みに際し、ボイドの発生を防止することができるので、信頼性の高い絶縁膜構造をもつ半導体装置とすることができるという利点がある。 Therefore, when the buried insulating film between the spacers, it is possible to prevent generation of voids, there is an advantage that may be a semiconductor device having a highly reliable insulating film structure.

本発明の半導体装置の製造方法に係る第1実施の形態を、図1の製造工程断面図によって説明する。 The first embodiment according to the method of the present invention will be described referring to manufacturing step sectional view of FIG.

図1(1)に示すように、通常のMOSトランジスタの形成技術によって、基板(半導体基板)11に対してアクティブ領域を分離する素子分離領域およびフィールド領域となるフィールド絶縁膜12を形成する。 As shown in FIG. 1 (1), the technique of forming an ordinary MOS transistor, to form the field insulating film 12 made of an element isolation region and the field region for separating an active region on the substrate (semiconductor substrate) 11. 上記半導体基板には通常のシリコン基板を用いた。 The above semiconductor substrate using conventional silicon substrate. 次いで、上記基板11上にゲート絶縁膜13を形成する。 Then, a gate insulating film 13 on the substrate 11. 次いで、ゲート電極およびゲート配線を形成するための導電膜を形成した後、リソグラフィー技術およびエッチング技術を用いて導電膜をゲート電極およびゲート配線(以下、ゲート電極およびゲート配線を配線14という)に加工する。 Then, after forming a conductive film for forming the gate electrode and the gate wiring, a conductive film by a lithography technique and an etching technique gate electrode and the gate wiring (hereinafter, a gate electrode and a gate wiring that line 14) to the processing to. 上記導電膜は、例えばポリシリコンにて形成される。 It said conductive film is formed by, for example, polysilicon. このポリシリコン膜の膜厚は、例えば200nmとし、フィールド絶縁膜12上の配線14(14a)とこの配線14aに隣接する配線14(14b)との間隔は、例えば設計値で200nmとする。 The thickness of the polysilicon film, for example a 200nm, the interval between the wiring 14 (14b) adjacent to the wiring on the field insulating film 12 14 (14a) Toko wiring 14a is a 200nm, for example the design values. ポリシリコン膜厚は、後に形成されるサリサイドのブリッジング(Bridging)や、ゲート絶縁膜13に与える影響から決められている。 Polysilicon thickness, bridging (Bridging) and salicide to be formed later, are determined from the effect on the gate insulating film 13. 配線14間の間隔は配線14の加工限界から決まる。 Spacing between wires 14 is determined from the processing limit of the wiring 14. なお、配線14の間隔は実際には設計値よりもやや広く形成される。 The distance of the wires 14 are slightly wider than the actual design value.

次に、アクティブ領域の半導体基板11に低濃度拡散層からなるエクステンション領域15、16を例えば配線14をマスクにしたイオン注入により形成する。 Then formed by ion implantation using the extension regions 15 and 16 consisting of the low concentration diffusion layer on a semiconductor substrate 11 of the active region such as wiring 14 as a mask. したがって、エクステンション領域15、16は、配線14の側方におけるアクティブ領域の半導体基板11に形成される。 Thus, extension regions 15 and 16 are formed on the semiconductor substrate 11 of the active region in the side of the wire 14. またMOSFETの短チャネル効果を抑制するための斜めイオン注入を行う。 Also performing oblique ion implantation to suppress a short channel effect of MOSFET.

その後、図1(2)に示すように、配線14の側部にスペーサ17を形成する。 Thereafter, as shown in FIG. 1 (2), to form a spacer 17 on the side of the wiring 14. スペーサ17は、配線14を被覆するように、スペーサを形成するための絶縁膜を形成した後、エッチバックによりその絶縁膜をエッチングして配線14の側壁にのみ残すことにより形成される。 The spacer 17, so as to cover the wiring 14, after forming an insulating film for forming a spacer is formed by leaving only the insulating film by etching back the sidewall of the etched wiring 14. ここでは、スペーサ17を形成する絶縁膜に窒化シリコン膜を用い、その膜厚は一例として100nmとした。 Here, a silicon nitride film in the insulating film forming the spacer 17, the film thickness was 100nm as an example. その結果、スペーサ17は、配線14の配設方向に沿った厚さwはおよそ80nmになった。 As a result, the spacer 17 has a thickness w along the direction of arrangement of the wiring 14 was approximately 80 nm. このとき、スペーサ17の上部側面17suは小さな曲率の曲面となっており、スペーサ17の下部側面17sdは半導体基板11表面に対して垂直な状態に形成された。 At this time, the upper side 17su spacer 17 has a curved surface of small curvature, the bottom side 17sd of the spacer 17 is formed in the perpendicular state with respect to the semiconductor substrate 11 surface. また、スペーサ17の下部側面17sd(垂直面)におけるスペーサ17間のアスペクト比は1以下であり、この状態では絶縁膜を埋め込んだ際にボイドを発生するような形状となっていた。 The aspect ratio between the spacers 17 in the lower side 17Sd (vertical surface) of the spacer 17 is 1 or less, had a shape such that voids when embedding the insulating film in this state.

次に、配線14およびスペーサ17をマスクにしたイオン注入法によって、アクティブ領域の半導体基板11に上記低濃度拡散層よりも濃度の濃い(高濃度拡散層からなる)ソース・ドレイン領域18、19を形成する。 Next, by ion implantation in which the wiring 14 and the spacer 17 as a mask, (consisting of a high-concentration diffusion layer) high concentration than the low concentration diffusion layer on a semiconductor substrate 11 of the active region of source and drain regions 18 and 19 Form. このソース・ドレイン領域18、19は、配線14側方のアクティブ領域の半導体基板11にスペーサ17の厚さ分、すなわちエクステンション領域15、16を介して形成される。 The source and drain regions 18 and 19, the thickness of the semiconductor substrate 11 in the active region of the wiring 14 side spacer 17, that is formed via the extension regions 15 and 16. ここでスペーサ17は、ソース・ドレイン領域18、19のゲート電極となる配線14(14g)側にエクステンション領域15、16というオフセットをつけることでMOSFETのホットキャリア耐性向上を図るとともに、前記斜めイオン注入によって行われたMOSFETの短チャネル効果抑制領域を残す役割を成す。 Here the spacer 17, while achieving the MOSFET hot carrier resistance improving by appending offset of the extension regions 15, 16 to the wiring 14 (14 g) side to be the gate electrode of the source and drain regions 18 and 19, the oblique ion implantation forming a role in leaving a short channel effect suppression region of the MOSFET made by.

次いで、図1(3)に示すように、サリサイド形成を行う。 Then, as shown in FIG. 1 (3), the salicide formation. サリサイド形成は、スパッタリングにより、配線14が形成されている側の全面に高融点金属膜を被覆形成した後、急速加熱処理(以下、RTAという、RTAはRapid Thermal Annealingの略)によって、シリコンの露出している部分において高融点金属膜とシリコンとをシリサイド反応させて、自己整合的にサリサイド層20を形成する技術である。 Salicide formation by sputtering, after the refractory metal film on the entire surface of the side where the wiring 14 is formed by coating formation, rapid thermal processing (hereinafter, referred to as RTA, RTA stands for Rapid Thermal Annealing) by exposure of the silicon a refractory metal film and the silicon by a silicide reaction in a portion that you are a technique of forming a self-aligned manner salicide layer 20. このサリサイド形成では、アクティブ領域の半導体基板11(ソース・ドレイン領域18、19)上と配線14上に同時に形成される。 This salicide formed, are formed simultaneously semiconductor substrate 11 of the active region (source-drain regions 18, 19) above on the wiring 14. なお、絶縁膜であるフィールド絶縁膜12上、スペーサ17表面ではシリサイド化反応は起こらない。 Incidentally, on the field insulating film 12 is an insulating film, with the spacer 17 surface silicidation reaction does not occur. その後、シリサイド化反応に寄与しない余剰な高融点金属膜を除去する。 Thereafter, to remove excess refractory metal film which does not contribute to the silicidation reaction.

次に、図1(4)に示すように、上記スペーサ17の上部側面17suの曲率を大きくするようにスペーサ17の上部側面の曲率が小さな部分〔前記図1の(2)のスペーサの上部側面17su参照〕を例えばエッチングにより除去するとともに、このエッチングによりスペーサ17の下部側面17sdから垂直面を無くしてスペーサ17の側面全体を90度未満の傾斜面、例えば88度程度の傾斜面とする。 Next, as shown in FIG. 1 (4), an upper side surface of the spacer of curvature small portion of the upper side surface of the spacer 17 so as to increase the curvature of the upper side surface 17su of the spacer 17 [of FIG. 1 (2) as well as removed by 17su reference] for example etching, the lower side inclined face of less than 90 degrees the entire side surface of the spacer 17 by eliminating the vertical plane from 17Sd, for example, 88 degrees in the inclined surface of the spacer 17 by the etching. これによって、スペーサ17の側面間のアスペクト比を1未満とする。 Thus, the aspect ratio between the side surfaces of the spacer 17 and less than 1. このように、スペーサ17の側面をエッチングすることにより、スペーサ17によるテーパー形状が顕著になるようにする。 Thus, by etching the side surface of the spacer 17, a tapered shape by the spacer 17 is made to be conspicuous.

上記スペーサ17の側面の除去加工は、具体的には、平行平板型ドライエッチング装置を用い、エッチングガスには、一例としてトリフルオロメタン(CHF 3 )と酸素(O 2 )とを用い、それぞれのガスの流量は標準状態において、CHF 3が45cm 3 /min、O 2が5cm 3 /minに設定され、エッチング雰囲気の圧力は5.3kPa、基板温度は20℃に設定され、スペーサ17の膜厚換算で3nm程度のエッチングを行うことにより成される。 Removing machining of the side surface of the spacer 17 is specifically using a parallel plate type dry etching apparatus, the etching gas, a trifluoromethane and (CHF 3) and oxygen (O 2) as an example, each of the gas the flow rate at standard conditions, CHF 3 is 45cm 3 / min, O 2 is set to 5 cm 3 / min, pressure of the etching atmosphere is 5.3 kPa, a substrate temperature is set to 20 ° C., the film thickness in terms of the spacer 17 in it made by etching of about 3 nm. 上記スペーサ17のエッチングは一例であって、上記エッチング装置およびエッチング条件に限定されるものではなく、スペーサ17を上記所望の形状にエッチングする条件であり、下地との選択比が高い条件であれば如何なる装置、条件であってもよい。 Etching of the spacer 17 is an example and is not limited to the etching apparatus and etching conditions, the spacer 17 is a condition for etching the desired shape, if the condition of high selection ratio of the base any device may be a condition.

また、上記スペーサ17の側壁を上記説明したごとくエッチング加工することによりテーパー形状にするだけでなく、エッチング量を大目にすることで、スペーサ17の高さを低くして配線14間のアスペクト比を小さくすることもできる。 Further, the side wall of the spacer 17 as well as a tapered shape by etching as above described, by the etching amount tolerated, the aspect ratio between the wirings 14 to lower the height of the spacer 17 the can also be reduced.

次いで、上記配線14、スペーサ17等を埋め込むように、半導体基板11上に絶縁膜21を形成する。 Then, so as to fill the wiring 14, the spacer 17 or the like to form an insulating film 21 on the semiconductor substrate 11. その際、配線14間はスペーサ17を介して絶縁膜(層間絶縁膜)21によって完全に埋め込む。 At that time, between the wiring 14 via a spacer 17 completely fill the insulating film (interlayer insulating film) 21. この絶縁膜21は600℃以下の成膜温度で成膜可能なオゾン−ノンドープトガラス(O 3 −NSG)を用いることができる。 The insulating film 21 is deposited can ozone deposition temperature of 600 ° C. or less - may be used non-doped glass (O 3 -NSG). 前述した通り、O 3 −NSGの成膜はプラズマCVDによる成膜と異なってダメージフリーの優位性があるが、埋め込み領域の形状が少しでもオーバーハング状態に形成されていると完全な埋め込みが原理的にできなくなる特徴を有する。 As described above, O 3 is deposited in -NSG may superiority damage-free differs from the film formation by plasma CVD, the shape of the buried regions are formed in the overhanging state as much complete embedding principle having the characteristics can not be the basis. しかさいながら、本実施の形態では、スペーサ17の側面は基板表面に対して90度未満の傾斜面に形成されていることから、また、スペーサ17間のアスペクト比が1未満となっていることから、O 3 −NSGの成膜においても配線14間にボイドを発生することなく、完全なる埋め込みができる。 While they are deer, in the present embodiment, since the side surface of the spacer 17 is formed on the inclined surface of less than 90 degrees with respect to the substrate surface, also the aspect ratio between the spacer 17 has become less than 1 from without also voids between the wiring 14 in the deposition of the O 3 -NSG, it embedding Naru complete.

上記製造方法によれば、スペーサ17を形成した後で絶縁膜21を形成する前に、スペーサ17の上部側面17suの曲率を大きくするようにスペーサ17上部の側部を除去することから、スペーサ17の側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜21の埋め込みが容易になる。 According to the above manufacturing method, before forming the insulating film 21 after forming the spacers 17, since the removal of spacer 17 upper side so as to increase the curvature of the upper side surface 17su spacer 17, the spacer 17 would be formed loose steep inclined surface of the side wall of the embedding is facilitated insulating film 21. よって、スペーサ17間の絶縁膜21の埋め込みに際し、ボイドの発生が防止される。 Therefore, when the buried insulating film 21 between the spacers 17, generation of voids is prevented.

また、上記スペーサ17を形成し、スペーサ17の側面の形状を90度未満の傾斜面に加工した後、配線14間の領域を埋め込む上記絶縁膜21を形成する前に、配線14間の領域を埋め込むことなく配線14およびスペーサ17を被覆する絶縁膜(図示せず)を形成した場合には、配線14間におけるスペーサ17および被覆絶縁膜(図示せず)を介した領域のアスペクト比が1未満であればよい。 Also, to form the spacer 17, after processing the shape of the side surface of the spacer 17 to the inclined surface of less than 90 degrees, before forming the insulating film 21 burying the region between the wiring 14, the area between the wirings 14 in the case of forming an insulating film covering the wires 14 and the spacer 17 without (not shown) to embed the aspect ratio is less than 1 area through the spacer 17 and the cover insulating film (not shown) between the wiring 14 it is sufficient.

次に、本発明の半導体装置の製造方法に係る第2実施の形態を、図2の製造工程断面図によって説明する。 Next, a second embodiment according to the method of the present invention will be described referring to manufacturing step sectional view of FIG. この第2実施の形態では前記第1実施の形態で説明したのと同様なる構成部品には、前記第1実施の形態と同一の符号を付与して説明する。 This second similar Naru components as described in the first embodiment in the embodiment will be described by applying the first embodiment and the same reference numerals.

前記第1実施の形態と同様にして、図2(1)に示すように、通常のMOSトランジスタの形成技術によって、基板(半導体基板)11に対してアクティブ領域を分離する素子分離領域およびフィールド領域となるフィールド絶縁膜12を形成する。 In the same manner as in the first embodiment, as shown in FIG. 2 (1), the technique of forming an ordinary MOS transistor, a substrate (semiconductor substrate) element isolation region and the field region for separating an active region against 11 forming a field insulating film 12 made of a. 上記半導体基板には通常のシリコン基板を用いた。 The above semiconductor substrate using conventional silicon substrate. 次いで、上記アクティブ領域の基板11上にゲート絶縁膜13を形成する。 Then, a gate insulating film 13 on the substrate 11 of the active region. 次いで、ゲート電極およびゲート配線を形成するための導電膜を形成した後、リソグラフィー技術およびエッチング技術を用いて導電膜をゲート電極およびゲート配線(以下、ゲート電極およびゲート配線を配線14という)に加工する。 Then, after forming a conductive film for forming the gate electrode and the gate wiring, a conductive film by a lithography technique and an etching technique gate electrode and the gate wiring (hereinafter, a gate electrode and a gate wiring that line 14) to the processing to. 上記導電膜は、例えばポリシリコンにて形成される。 It said conductive film is formed by, for example, polysilicon. このポリシリコン膜の膜厚は、例えば200nmとし、フィールド絶縁膜12上の配線14(14a)とこの配線14aに隣接する配線14(14b)との間隔は、例えば200nmとする。 The thickness of the polysilicon film, for example, a 200 nm, the distance between the wiring 14 (14b) adjacent to the wiring on the field insulating film 12 14 (14a) Toko wiring 14a, for example, to 200 nm. ポリシリコン膜厚は、後に形成されるサリサイドのブリッジング(Bridging)や、ゲート絶縁膜13に与える影響から決められている。 Polysilicon thickness, bridging (Bridging) and salicide to be formed later, are determined from the effect on the gate insulating film 13. 配線14間の間隔は配線14の加工限界から決まる。 Spacing between wires 14 is determined from the processing limit of the wiring 14. なお、配線14の間隔は実際には設計値よりもやや広く形成される。 The distance of the wires 14 are slightly wider than the actual design value.

次に、アクティブ領域の半導体基板11に低濃度拡散層からなるエクステンション領域15、16を例えば配線14をマスクにしたイオン注入により形成する。 Then formed by ion implantation using the extension regions 15 and 16 consisting of the low concentration diffusion layer on a semiconductor substrate 11 of the active region such as wiring 14 as a mask. したがって、エクステンション領域15、16は、配線14の側方におけるアクティブ領域の半導体基板11に形成される。 Thus, extension regions 15 and 16 are formed on the semiconductor substrate 11 of the active region in the side of the wire 14. またMOSFETの短チャネル効果を抑制するための斜めイオン注入を行う。 Also performing oblique ion implantation to suppress a short channel effect of MOSFET.

その後、図2(2)に示すように、配線14の側部にスペーサ17を形成する。 Thereafter, as shown in FIG. 2 (2), to form a spacer 17 on the side of the wiring 14. スペーサ17は、配線14を被覆するように、スペーサを形成するための絶縁膜を形成した後、エッチバックによりその絶縁膜をエッチングして配線14の側壁にのみ残すことにより形成される。 The spacer 17, so as to cover the wiring 14, after forming an insulating film for forming a spacer is formed by leaving only the insulating film by etching back the sidewall of the etched wiring 14. ここでは、スペーサ17を形成する絶縁膜に窒化シリコン膜171と酸化シリコン膜172の2層の絶縁膜を用い、その膜厚は一例として、窒化シリコン膜171は20nm、酸化シリコン膜172は80nmとした。 Here, using two layers of insulating film of the spacer 17 the silicon oxide film 172 and the silicon nitride film 171 on the insulating film forming the as its thickness one example, a silicon film 171 nitride 20 nm, a silicon oxide film 172 and 80nm did. エッチバックにより形成されたスペーサ17の上部側面17suは小さな曲率の曲面となっており、スペーサ17の下部側面17sdは半導体基板11表面に対して垂直な状態に形成された。 Upper side surface 17su spacer 17 formed by etching back is a curved surface of small curvature, the bottom side 17sd of the spacer 17 is formed in the perpendicular state with respect to the semiconductor substrate 11 surface. このように、スペーサ17を形成する絶縁膜を2層構造にすることで、第1実施の形態のように窒化シリコン膜単層の場合と比較して、エッチバック時のフィールド酸化膜との選択比が取り易くなった。 Thus, by making the insulating film to form a spacer 17 on the two-layer structure, as compared with the case of silicon nitride Mactan layer as in the first embodiment, selection of the field oxide film during etching back the ratio has become easier to take. つまり、窒化シリコン膜171をストッパーとして酸化シリコン膜172をエッチングし、窒化シリコン膜171を薄くすることで窒化シリコン膜171のエッチング時にはフィールド絶縁膜12のフィールド酸化膜をできるだけ削らないようにしている。 That is, the silicon nitride film 171 and silicon oxide film 172 is etched as a stopper, so that as little as possible cut the field oxide film of the field insulating film 12 when etching the silicon nitride film 171 by thinning the silicon nitride film 171.

また、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜のように窒化シリコン膜を酸化シリコン膜で挟む構造とすることもできる。 It is also possible to structure sandwiching the silicon nitride film is a silicon oxide film as a silicon oxide film / silicon nitride film / silicon oxide film. この場合には、例えば、上層の酸化シリコン膜を70nm、中間層の窒化シリコン膜を20nm、下層の酸化シリコン膜を10nmの厚さに形成する。 In this case, for example, forming the upper silicon oxide film 70 nm, a silicon nitride film of the intermediate layer 20 nm, the underlying silicon oxide film to a thickness of 10 nm. これは先に説明した2層構造のスペーサと比較すると窒化シリコン膜が配線14(ゲート電極)に直接に触れることがないため、界面準位の発生を抑えることができ、トランジスタ特性や信頼性的に優位な構造となる。 This is because the spacer By comparison with the silicon nitride film having a two-layer structure described above is never directly touch the wires 14 (gate electrode), it is possible to suppress the generation of interface state, transistor characteristics and reliability sexually the advantage structure. また、窒化シリコン膜のストレスを酸化シリコン膜で緩和させることにもなり、ゲート電極への窒化シリコン膜の応力によるストレスを低減することもできる。 It also results in relieving the stress of the silicon nitride film is a silicon oxide film, it is also possible to reduce stress due to the stress of the silicon nitride film of the gate electrode.

その後は、前記第1実施の形態で説明したのと同様に、ソース・ドレイン領域形成以降の工程を行う。 Thereafter, in the same manner as described in the first embodiment, it performs the subsequent source and drain region formation step. すなわち、配線14およびスペーサ17をマスクにしたイオン注入法によって、アクティブ領域の半導体基板11に上記低濃度拡散層よりも濃度の濃い(高濃度拡散層からなる)ソース・ドレイン領域18、19を形成する。 That is, by ion implantation in which the wiring 14 and the spacer 17 as a mask, (consisting of a high-concentration diffusion layer) high concentration than the low concentration diffusion layer on a semiconductor substrate 11 of the active region forming the source and drain regions 18 and 19 to. このソース・ドレイン領域18、19は、配線14側方のアクティブ領域の半導体基板11にスペーサ17の厚さ分、すなわちエクステンション領域15、16を介して形成される。 The source and drain regions 18 and 19, the thickness of the semiconductor substrate 11 in the active region of the wiring 14 side spacer 17, that is formed via the extension regions 15 and 16. ここでスペーサ17は、ソース・ドレイン領域18、19のゲート電極となる配線14(14g)側にエクステンション領域15、16というオフセットをつけることでMOSFETのホットキャリア耐性向上を図るとともに、前記斜めイオン注入によって行われたMOSFETの短チャネル効果抑制領域を残す役割を成す。 Here the spacer 17, while achieving the MOSFET hot carrier resistance improving by appending offset of the extension regions 15, 16 to the wiring 14 (14 g) side to be the gate electrode of the source and drain regions 18 and 19, the oblique ion implantation forming a role in leaving a short channel effect suppression region of the MOSFET made by.

次いで、図2(3)に示すように、サリサイド形成を行う。 Then, as shown in FIG. 2 (3), the salicide formation. サリサイド形成は、スパッタリングにより配線14が形成されている側の全面に高融点金属膜を被覆形成した後、急速加熱処理(以下、RTAという、RTAはRapid Thermal Annealingの略)によって、シリコンの露出している部分において高融点金属膜とシリコンとをシリサイド反応させて、自己整合的にサリサイド層20を形成する技術である。 Salicide formation, after the entire surface refractory metal film on the side where the wiring 14 is formed by coating formed by sputtering, rapid thermal processing (hereinafter, referred to as RTA, RTA stands for Rapid Thermal Annealing) by exposing the silicon in portion has a high melting point metal film and the silicon by silicide reaction, a technique for forming a self-aligned manner salicide layer 20. このサリサイド形成では、アクティブ領域の半導体基板11(ソース・ドレイン領域18、19)上と配線14上に同時に形成される。 This salicide formed, are formed simultaneously semiconductor substrate 11 of the active region (source-drain regions 18, 19) above on the wiring 14. その後、シリサイド化反応に寄与しない余剰な高融点金属膜を除去する。 Thereafter, to remove excess refractory metal film which does not contribute to the silicidation reaction.

次に、図2(4)に示すように、上記スペーサ17の上部側面17suの曲率を大きくするようにスペーサ17の上部側面の曲率が小さな部分〔前記図1の(2)のスペーサの上部側面17su参照〕を例えばエッチングにより除去するとともに、このエッチングによりスペーサ17の下部側面17sdから垂直面を無くしてスペーサの側面17s全体を90度未満の傾斜面、例えば88度程度の傾斜面とするとともに、スペーサの側面17s間のアスペクト比を1未満とする。 Next, as shown in FIG. 2 (4), an upper side surface of the spacer of curvature small portion of the upper side surface of the spacer 17 so as to increase the curvature of the upper side surface 17su of the spacer 17 [of FIG. 1 (2) as well as removed by 17su reference] for example etching to a lower side inclined face of less than 90 degrees the entire side surface 17s of the spacer eliminating the vertical plane from 17Sd, for example, 88 degrees in the inclined surface of the spacer 17 by this etching, the aspect ratio between the side surfaces 17s of the spacer is less than 1. このように、スペーサ17の側面をエッチングすることにより、スペーサ17によるテーパー形状が顕著になるようにする。 Thus, by etching the side surface of the spacer 17, a tapered shape by the spacer 17 is made to be conspicuous.

上記スペーサ17の側面の除去加工は、スペーサ17を上記所望の形状にエッチングする条件であり、下地との選択比が高い条件であれば如何なる装置、条件であってもよい。 Removing machining of the side surface of the spacer 17 is a condition for etching the spacers 17 to the desired shape, any device may be a condition if a high selectivity ratio conditions with the base. また、上記スペーサ17の側壁を上記説明したごとくエッチング加工することによりテーパー形状にするだけでなく、エッチング量を大目にすることで、スペーサ17の高さを低くして配線14間のアスペクト比を小さくすることもできる。 Further, the side wall of the spacer 17 as well as a tapered shape by etching as above described, by the etching amount tolerated, the aspect ratio between the wirings 14 to lower the height of the spacer 17 the can also be reduced.

次いで、上記配線14、スペーサ17等を埋め込むように、半導体基板11上に絶縁膜21を形成する。 Then, so as to fill the wiring 14, the spacer 17 or the like to form an insulating film 21 on the semiconductor substrate 11. その際、配線14間はスペーサ17を介して絶縁膜(層間絶縁膜)21によって完全に埋め込む。 At that time, between the wiring 14 via a spacer 17 completely fill the insulating film (interlayer insulating film) 21. この絶縁膜21は600℃以下の成膜温度で成膜可能なオゾン−ノンドープトガラス(O 3 −NSG)を用いることができる。 The insulating film 21 is deposited can ozone deposition temperature of 600 ° C. or less - may be used non-doped glass (O 3 -NSG). 前述した通り、O 3 −NSGの成膜はプラズマCVDによる成膜と異なってダメージフリーの優位性があるが、埋め込み領域の形状が少しでもオーバーハング状態に形成されていると完全な埋め込みが原理的にできなくなる特徴を有する。 As described above, O 3 is deposited in -NSG may superiority damage-free differs from the film formation by plasma CVD, the shape of the buried regions are formed in the overhanging state as much complete embedding principle having the characteristics can not be the basis. しかさいながら、本実施の形態では、スペーサ17の側面は基板表面に対して90度未満の傾斜面に形成されていることから、また、スペーサ17間のアスペクト比が1未満となっていることから、O 3 −NSGの成膜においても配線14間にボイドを発生することなく、完全なる埋め込みができる。 While they are deer, in the present embodiment, since the side surface of the spacer 17 is formed on the inclined surface of less than 90 degrees with respect to the substrate surface, also the aspect ratio between the spacer 17 has become less than 1 from without also voids between the wiring 14 in the deposition of the O 3 -NSG, it embedding Naru complete.

上記製造方法によれば、スペーサ17を形成した後で絶縁膜21を形成する前に、スペーサ17の上部側面17suの曲率を大きくするようにスペーサ17上部の側部を除去することから、スペーサ17の側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜21の埋め込みが容易になる。 According to the above manufacturing method, before forming the insulating film 21 after forming the spacers 17, since the removal of spacer 17 upper side so as to increase the curvature of the upper side surface 17su spacer 17, the spacer 17 would be formed loose steep inclined surface of the side wall of the embedding is facilitated insulating film 21. よって、スペーサ17間の絶縁膜21の埋め込みに際し、ボイドの発生が防止される。 Therefore, when the buried insulating film 21 between the spacers 17, generation of voids is prevented.

また、上記スペーサ17を形成し、スペーサ17の側面の形状を90度未満の傾斜面に加工した後、配線14間の領域を埋め込む上記絶縁膜21を形成する前に、配線14間の領域を埋め込むことなく配線14およびスペーサ17を被覆する絶縁膜(図示せず)を形成した場合には、配線14間におけるスペーサ17および被覆絶縁膜(図示せず)を介した領域のアスペクト比が1未満であればよい。 Also, to form the spacer 17, after processing the shape of the side surface of the spacer 17 to the inclined surface of less than 90 degrees, before forming the insulating film 21 burying the region between the wiring 14, the area between the wirings 14 in the case of forming an insulating film covering the wires 14 and the spacer 17 without (not shown) to embed the aspect ratio is less than 1 area through the spacer 17 and the cover insulating film (not shown) between the wiring 14 it is sufficient.

実際のデバイス作製に適用する場合には、上記説明した第1実施の形態もしくは第2実施の形態を適宜選択して実施することになる。 When applied to an actual device fabrication will be carried out by suitably selecting the first embodiment or the second embodiment as described above. 現状では、第2実施の形態のほうが第1実施の形態よりも実際のデバイス形成にあったプロセスにも対応した絶縁膜の埋め込みが可能になる。 At present, towards the second embodiment also allows the embedding of the corresponding insulating film in the process was in actual device than the first embodiment.

次に、本発明の半導体装置の製造方法に係る第3実施の形態を図3の製造工程断面図によって説明する。 Next, a third embodiment according to the method of the present invention to manufacturing step sectional views shown in FIG. この第3実施の形態では前記第1実施の形態で説明したのと同様なる構成部品には、前記第1実施の形態と同一の符号を付与して説明する。 This third similar Naru components as described in the first embodiment in the embodiment will be described by applying the first embodiment and the same reference numerals.

第3実施の形態は、スペーサ17の側面のエッチング加工を行う前に、イオン注入によりダメージ層を形成することを特徴としている。 Third embodiment, before performing the etching of the side surface of the spacer 17, is characterized by forming a damaged layer by ion implantation. その他の工程は、前記第1、第2実施の形態で説明したのと同様である。 Other processes, the first is the same as that described in the second embodiment. したがって、ここでは、ダメージ層の形成方法について、以下に説明する。 Accordingly, here, the method of forming the damaged layer will be described below. なお、スペーサ17は、前記第2実施の形態の構成を用いたが前記第1実施の形態の構成であってもよい。 Incidentally, the spacer 17, the second was using the configuration of the embodiment may be configured of the first embodiment.

図3(1)に示すように、配線14の側部にスペーサ17を形成し、サリサイドプロセスを行った後、全面にイオン注入を行ってスペーサ17の表面にダメージ層(図示せず)を形成する。 As shown in FIG. 3 (1), the spacer 17 is formed on the side of the wiring 14, after the salicide process (not shown) damaged layer on the surface of the spacer 17 by ion implantation into the entire surface of the formation to. このイオン注入では、シリコンまたはゲルマニウムなどのN型、P型どちらにもならない比較的重いイオンを1×10 15以上の高いドーズ量でスペーサ17表面のおよそ20nmぐらいの深さの領域に注入する。 In this ion implantation, N type, such as silicon or germanium, is injected into about approximately 20nm depth region of the spacer 17 surface at a relatively heavy 1 × 10 15 or more high dose of ions that are not in either P-type. このように注入するには、例えばイオン注入の注入エネルギーを20keV程度とすればよい。 To inject this way, for example an implantation energy of ion implantation may be about 20 keV. 上記ダメージ層の形成によって、スペーサ17の上部側面の曲率が小さな部分のエッチングレートが高くなり、それによって他の部分とのエッチング選択比が高まるので、スペーサ17の上部側面の曲率が小さな部分を制御性よくエッチングすることが可能となり、プロセス的なマージンを広げることができる。 The formation of the damaged layer, the etching rate of the curvature small portion of the upper side surface of the spacer 17 is increased, since thereby increases the etching selectivity of the other portions, the curvature of the upper side surface of the spacer 17 is controlled small portion it is possible to sex good etching, it is possible to widen the process specific margin.

その後、図3(2)に示すように、前記第1、第2実施の形態で説明したのと同様にして、上記スペーサ17の上部側面17suの曲率を大きくするようにスペーサ17の上部側面の曲率が小さな部分〔前記図3の(1)のスペーサの上部側面17su参照〕を例えばエッチングにより除去するとともに、このエッチングによりスペーサ17の下部側面17sdから垂直面を無くしてスペーサ17の側面全体を90度未満の傾斜面とする。 Thereafter, as shown in FIG. 3 (2), the first, in a manner similar to that described in the second embodiment, the upper side surface of the spacer 17 so as to increase the curvature of the upper side surface 17su of the spacer 17 with curvature is removed by, for example, etching [upper side 17su reference spacer of FIG. 3 (1)] small part, by the etching from the bottom side 17sd of the spacer 17 by eliminating the vertical plane the entire side surface of the spacer 17 90 an inclined face of less than degrees. これによって、スペーサ17の側面間のアスペクト比を1未満とする。 Thus, the aspect ratio between the side surfaces of the spacer 17 and less than 1. このように、スペーサ17の側面をエッチングすることにより、スペーサ17によるテーパー形状が顕著になるようにする。 Thus, by etching the side surface of the spacer 17, a tapered shape by the spacer 17 is made to be conspicuous.

その後、前記第1、第2実施の形態と同様にして、配線14間にスペーサ17を介して絶縁膜21を埋め込むように形成する。 Thereafter, the first, as in the second embodiment, through a spacer 17 formed so as to fill the insulating film 21 between wiring 14.

上記各実施の形態で説明したスペーサ17のエッチングは、ドライエッチングの他にスパッタエッチングもしくはウエットエッチングで行うことができる。 Etching of the spacers 17 described in the above embodiments may be carried out in sputter etching or wet etching in addition to the dry etching.

スパッタエッチングで行う場合には、スパッタエッチング装置を用い、プロセスガスにアルゴン(Ar)を用い、スパッタ出力を300W、エッチング雰囲気の圧力を5.3kPa、基板温度を25℃として、スペーサ17の膜厚換算で3nm程度エッチングを行う。 When performing a sputter etching, using a sputter etching apparatus, using argon (Ar) process gas, the sputtering output 300 W, the pressure of the etching atmosphere 5.3 kPa, a substrate temperature of 25 ° C., the thickness of the spacer 17 performing a 3nm about etching at the exchange. このように、アルゴン(Ar)によるスパッタエッチングによって、スペーサ17の上部側面を削り取る。 Thus, by sputter etching using argon (Ar), scraping the upper side surface of the spacer 17. このスパッタエッチングでは、ドライエッチングよりも異方性が高くなり、パワーによっては強力なエッチングが可能となる。 In this sputter etching, anisotropy becomes higher than the dry etching, it is possible to strong etching by the power.

ウエットエッチングで行う場合には、ウエットエッチング装置を用い、エッチング液に希フッ酸(HF:H 2 O=1:200の0.5%希フッ酸)を用い、エッチング液温度を25℃として3nm/min程度の遅いエッチング速度でスペーサ17の膜厚換算で3nm程度エッチングを行ってもよい。 When performing wet etching, using a wet etching apparatus, dilute hydrofluoric acid etching solution used (HF:: H 2 O = 1 200 0.5% diluted hydrofluoric acid), 3 nm etchant temperature of 25 ° C. / in min about slow etch rate may be performed 3nm approximately etching a film thickness in terms of the spacer 17. なお、上記エッチング液はスペーサ17が酸化シリコン膜で形成されている場合である。 Note that the etching solution is if the spacer 17 is formed of a silicon oxide film. また、スペーサ17が窒化シリコン膜の場合には熱リン酸をエッチング液に用いることができる。 Further, when the spacer 17 is a silicon nitride film can be used hot phosphoric acid etching solution.

上記各エッチング技術によって、スペーサ17の側面の傾斜を90度未満にしている。 The above etching, and the inclination of the side surface of the spacer 17 to less than 90 degrees. この傾斜面は、例えば88度程度でも絶縁膜21の埋め込みがボイドを発生することなく良好に行えることが本発明者の実験により確認されている。 The inclined surface is, for example, excellently performed it without also buried insulating film 21 at about 88 degrees to generate a void has been confirmed by the experiments conducted by the present inventors.

また、上記説明したように、イオン注入によるダメージ層を形成することにより、ウエットエッチングのような等方性のエッチングでありながらスペーサ17の上部側面のみエッチングレートを早めてエッチングを行うことができる。 Further, as described above, by forming the damage layer due to ion implantation can be etched by advancing the upper side only the etching rate of the spacer 17 while being isotropic etching such as wet etching. この場合、先のスパッタエッチングやドライエッチングのようなプラズマもしくはスパッタ雰囲気に下地がさらされることがないため、ゲート酸化膜へのダメージが無い点で有利となる。 In this case, since there is never exposed underlying the plasma or sputtering atmosphere such as in the previous sputter etching or dry etching, which is advantageous from the viewpoint that no damage to the gate oxide film.

上記説明した製造方法により、前記図1(4)および前記図2(4)に示したように、基板11上に形成された配線14と、この配線14の側部に形成されたスペーサ17と、配線14間を埋め込むとともに配線14およびスペーサ17を被覆するように基板11上に形成された絶縁膜21とを備えた半導体装置において、スペーサ17は、このスペーサ17の上部側面17suの曲率を大きくするようにスペーサ17の上部側部17suが除去されたものからなり、配線14側部に形成されたスペーサ17間の絶縁膜21が埋め込まれる領域はアスペクトが1以下となるように形成されている半導体装置を構成することができる。 The manufacturing method described above, FIG. 1 (4) and as shown in FIG. 2 (4), the wiring 14 formed on the substrate 11, a spacer 17 formed on the side of the wiring 14 in the semiconductor device having an insulating film 21 formed on the substrate 11 so it is buried between the wiring 14 to cover the wiring 14 and the spacer 17, the spacer 17, increasing the curvature of the upper side surface 17su of the spacer 17 upper side 17su spacer 17 so as to become from those removed, the area where the insulating film 21 is buried between the spacers 17 formed on the wiring 14 side is formed to an aspect of 1 or less it is possible to construct a semiconductor device.

このような半導体装置では、スペーサ17は、スペーサ17の上部側面17suの曲率を大きくするようにスペーサ17上部の側部が除去されたものからなることから、スペーサ17側面の急峻な傾斜面が緩く形成されることになり、絶縁膜21の埋め込みが容易になる。 In such a semiconductor device, the spacer 17, since consisting of those spacers 17 upper side has been removed so as to increase the curvature of the upper side surface 17su spacer 17, steep inclined surface of the spacer 17 side is loosely will be formed, embedding is facilitated insulating film 21. さらに、配線14側部に形成されたスペーサ17間の絶縁膜21が埋め込まれる領域はアスペクトが1以下となるように形成されていることから、絶縁膜21の埋め込みの容易性が高められる。 Furthermore, the region where the insulating film 21 between the spacers 17 formed on the wiring 14 side is embedded from the aspect is formed so as to be 1 or less, the embedding of the ease of the insulating film 21 is enhanced. よって、スペーサ17間の絶縁膜21の埋め込みに際し、ボイドの発生が防止されるので、信頼性の高い半導体装置となる。 Therefore, when the buried insulating film 21 between the spacers 17, the generation of voids is prevented, a highly reliable semiconductor device.

本発明の半導体装置の製造方法および半導体装置は、配線間の絶縁膜の埋め込みを伴う半導体装置に適用でき、例えば半導体メモリ素子、半導体ロジック素子等の半導体装置に適用できる。 Method of manufacturing a semiconductor device of the present invention are applicable to a semiconductor device with a buried insulating film between the wirings can be applied for example, a semiconductor memory device, a semiconductor device such as a semiconductor logic element.

本発明の半導体装置の製造方法に係る第1実施の形態を示す製造工程断面図である。 It is a manufacturing step sectional view showing a first embodiment according to the method of the present invention. 本発明の半導体装置の製造方法に係る第2実施の形態を示す製造工程断面図である。 It is a manufacturing step sectional view showing a second embodiment according to the method of the present invention. 本発明の半導体装置の製造方法に係る第3実施の形態を示す製造工程断面図である。 It is a manufacturing step sectional view showing a third embodiment according to the method of the present invention. 従来の半導体装置の製造方法に係る課題を示す製断面図である。 It is a manufacturing cross-sectional view illustrating a problem according to the conventional method of manufacturing a semiconductor device.

符号の説明 DESCRIPTION OF SYMBOLS

11…基板、14…配線、17…スペーサ、17su…スペーサの上部側面、21…絶縁膜 11 ... substrate, 14 ... wire, 17 ... spacer 17Su ... upper side surface of the spacer, 21 ... insulating film

Claims (6)

  1. 基板上に配線を形成した後に前記配線の側部にスペーサを形成する工程と、前記基板上に前記配線間を埋め込むとともに前記配線および前記スペーサを被覆する絶縁膜を形成する工程とを備えた半導体装置に製造方法において、 Semiconductors and a step of forming a step of forming a spacer on a side of the wiring after forming the wiring on the substrate, an insulating film for covering the wiring and the spacer is buried between the wiring on the substrate in the manufacturing method in the apparatus,
    前記スペーサを形成した後で前記絶縁膜を形成する前に、前記スペーサの上部側面の曲率を大きくするように前記スペーサの上部側面を除去する工程 を備えたことを特徴とする半導体装置の製造方法。 Before forming the insulating film after forming the spacers, the method of manufacturing a semiconductor device characterized by comprising a step of removing the upper side surface of the spacer so as to increase the curvature of the upper side surface of the spacer .
  2. 前記配線間における前記絶縁膜が埋め込まれる領域のアスペクト比を1以下とする ことを特徴とする請求項1記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, characterized in that the aspect ratio of the region where the insulating film is buried 1 or less between the wiring.
  3. 前記スペーサ側面の傾斜は90度未満とする ことを特徴とする請求項1記載の半導体装置の製造方法。 A method according to claim 1, wherein the inclination of the spacer side, characterized in that less than 90 degrees.
  4. 前記スペーサの上部側面を除去する工程は、 Removing the upper side surface of the spacer,
    前記スペーサの上部側面にダメージ層を形成する工程と、 Forming a damaged layer on the upper side surface of the spacer,
    前記スペーサの上部側面に形成された前記ダメージ層を選択的に除去する工程と を備えたことを特徴とする請求項1記載の半導体装置の製造方法。 The method according to claim 1, wherein further comprising the step of selectively removing the damaged layer formed on the upper side surface of the spacer.
  5. 前記ダメージ層を形成する工程は、 The step of forming the damaged layer,
    前記スペーサ上部の側部のみにイオン注入する、 Ions are implanted only on the side of the spacer top,
    ことを特徴とする請求項4記載の半導体装置の製造方法。 The method according to claim 4, wherein a.
  6. 基板上に形成された配線と、 A wiring formed on the substrate,
    前記配線の側部に形成されたスペーサと、 A spacer formed on a side of the wiring,
    前記配線間を埋め込むとともに前記配線および前記スペーサを被覆するように前記基板上に形成された絶縁膜とを備えた半導体装置において、 In the semiconductor device having an insulating film formed on the substrate so as to cover the wiring and the spacer is buried between the wiring,
    前記スペーサは、前記スペーサの上部側面の曲率を大きくするように前記スペーサの上部側面が除去されたものからなり、 The spacer consists of those upper side surface of the spacer so as to increase the curvature of the upper side surface of the spacer is removed,
    前記配線側部に形成されたスペーサ間の前記絶縁膜が埋め込まれる領域はアスペクトが1以下となるように形成されている ことを特徴とする半導体装置。 Wherein a region in which the insulating film between the spacers formed on the wiring side is embedded are formed so as to aspect becomes 1 or less.


JP2003271231A 2003-07-07 2003-07-07 Semiconductor device and manufacturing method thereof Pending JP2005033023A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003271231A JP2005033023A (en) 2003-07-07 2003-07-07 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003271231A JP2005033023A (en) 2003-07-07 2003-07-07 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2005033023A true JP2005033023A (en) 2005-02-03

Family

ID=34209173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003271231A Pending JP2005033023A (en) 2003-07-07 2003-07-07 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2005033023A (en)

Cited By (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152550A (en) * 2007-10-22 2009-07-09 Applied Materials Inc Method and system for forming at least one dielectric layer
CN102623390A (en) * 2011-01-26 2012-08-01 格罗方德半导体公司 Methods for fabricating semiconductor devices having local contacts
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8975152B2 (en) 2011-11-08 2015-03-10 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9023732B2 (en) 2013-03-15 2015-05-05 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299582B2 (en) 2013-11-12 2016-03-29 Applied Materials, Inc. Selective etch for metal-containing materials
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
JP2017135403A (en) * 2012-06-29 2017-08-03 株式会社半導体エネルギー研究所 Semiconductor device
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations

Cited By (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152550A (en) * 2007-10-22 2009-07-09 Applied Materials Inc Method and system for forming at least one dielectric layer
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
CN102623390A (en) * 2011-01-26 2012-08-01 格罗方德半导体公司 Methods for fabricating semiconductor devices having local contacts
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US9236266B2 (en) 2011-08-01 2016-01-12 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US9012302B2 (en) 2011-09-26 2015-04-21 Applied Materials, Inc. Intrench profile
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US8975152B2 (en) 2011-11-08 2015-03-10 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
JP2017135403A (en) * 2012-06-29 2017-08-03 株式会社半導体エネルギー研究所 Semiconductor device
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9887096B2 (en) 2012-09-17 2018-02-06 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9607856B2 (en) 2013-03-05 2017-03-28 Applied Materials, Inc. Selective titanium nitride removal
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US9093390B2 (en) 2013-03-07 2015-07-28 Applied Materials, Inc. Conformal oxide dry etch
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US9153442B2 (en) 2013-03-15 2015-10-06 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9093371B2 (en) 2013-03-15 2015-07-28 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9184055B2 (en) 2013-03-15 2015-11-10 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9991134B2 (en) 2013-03-15 2018-06-05 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9023732B2 (en) 2013-03-15 2015-05-05 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US9209012B2 (en) 2013-09-16 2015-12-08 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9711366B2 (en) 2013-11-12 2017-07-18 Applied Materials, Inc. Selective etch for metal-containing materials
US9299582B2 (en) 2013-11-12 2016-03-29 Applied Materials, Inc. Selective etch for metal-containing materials
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch

Similar Documents

Publication Publication Date Title
US6303447B1 (en) Method for forming an extended metal gate using a damascene process
US6743682B2 (en) Method of manufacturing a semiconductor device
US5723893A (en) Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors
JP4446949B2 (en) The method of forming the Jer Bay Ted Sari-side source / drain region
US5604159A (en) Method of making a contact structure
US7745303B2 (en) Method of manufacturing a semiconductor device and the semiconductor device
US6737308B2 (en) Semiconductor device having LDD-type source/drain regions and fabrication method thereof
KR100493025B1 (en) Method for manufacturing semiconductor memory device
JP2008515190A (en) Metal gate electrode a semiconductor device
KR101815527B1 (en) Semiconductor device and method for manufacturing the same
JP2010034567A (en) Memory device with recessed gate structure, and method of manufacturing the same
CN1547761A (en) United method and apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier
CN1276623A (en) Method for providing double work function doping and protection insulation cap
KR100498476B1 (en) MOSFET having recessed channel and fabricating method thereof
JP2001148472A (en) Semiconductor device and manufacturing method therefor
US6335254B1 (en) Methods of forming transistors
CN101621074B (en) Semiconductor device and method for fabricating the same
JP2003536259A (en) Method of forming an electronic device comprising a source-drain-gate which is self aligned in damascene architecture
JPH11150268A (en) Semiconductor device and manufacture thereof
JP2001291867A (en) Method for forming self-aligned contact pad in damascene gate process
US6916718B2 (en) Approach to prevent undercut of oxide layer below gate spacer through nitridation
JP2004031753A (en) Manufacturing method of semiconductor device
US6617212B2 (en) Semiconductor device and method for fabricating the same using damascene process
US8643126B2 (en) Self aligned silicided contacts
JP2006032410A (en) Semiconductor device and manufacturing method thereof