JP2005026563A - Semiconductor device - Google Patents

Semiconductor device

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JP2005026563A
JP2005026563A JP2003192134A JP2003192134A JP2005026563A JP 2005026563 A JP2005026563 A JP 2005026563A JP 2003192134 A JP2003192134 A JP 2003192134A JP 2003192134 A JP2003192134 A JP 2003192134A JP 2005026563 A JP2005026563 A JP 2005026563A
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JP
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semiconductor
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layer
lt
schottky
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Application number
JP2003192134A
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Japanese (ja)
Inventor
Kazuhiro Aihara
一洋 相原
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can easily reduce a parasitic resistance while avoiding reduction of an implantation rate in a source/drain region and the number of carriers by effectively decreasing the height of a Schottky barrier at a junction to a semiconductor substrate. <P>SOLUTION: A MOS FET 5 comprises an n type semiconductor substrate 1, a gate electrode 3 formed on the semiconductor substrate 1 through a gate insulating film 2; and a source/drain region 4 including a plurality of metallic layers formed on the semiconductor substrate 1 located at both sides of the gate electrode 3 to form a Schottky barrier with the substrate 1. The source/drain region 4 includes a scandium layer 4a, an erbium layer 4b, and an yttrium layer 4c. The scandium layer 4a having the lowest Schottky barrier height is located as the uppermost layer, and a semiconductor having a small band gap is located to the substrate. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置に関し、特に、ショットキーソース/ドレインを用いたMOSFET(Metal Oxide Semiconductor Field−Effect Transistor)を有する半導体装置に関する。 The present invention relates to a semiconductor device and, more particularly, to a semiconductor device having a MOSFET (Metal Oxide Semiconductor Field-Effect Transistor) using a Schottky source / drain.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来から、半導体装置の中で用いられるトランジスタとしてMOSFETは広く知られている。 Conventionally, MOSFET is widely known as a transistor used in the semiconductor device. このMOSFETは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ソース領域およびドレイン領域とを有する。 The MOSFET has a gate electrode formed through a gate insulating film on a semiconductor substrate, a source region and a drain region. 該MOSFETにおいてソース領域およびドレイン領域を、Ptのように半導体基板に対してショットキーバリアを持つ金属層で形成したものが、ショットキーソース/ドレインMOSFETである。 A source region and a drain region in said MOSFET, which is formed by a metal layer having a Schottky barrier with respect to the semiconductor substrate as Pt is a Schottky source / drain MOSFET.
【0003】 [0003]
このようにショットキーバリアを介してMOSFETのソース/ドレインと半導体基板との間を接合することによって、ソース/ドレインでの高速動作と低い順方向電圧を実現することができ、MOSFETの高速化を図ることができる。 By joining between the source / drain and the semiconductor substrate of the MOSFET thus via the Schottky barrier, it is possible to achieve high-speed operation and low forward voltage at the source / drain, the MOSFET faster it is possible to achieve.
【0004】 [0004]
上記のようなショットキーソース/ドレインMOSFETを有する半導体装置が、たとえば特開2002−94058号公報や、特開平10−70274号公報に記載されている。 The semiconductor device having a Schottky source / drain MOSFET as described above, for example, JP-2002-94058 Patent and publication are described in JP-A-10-70274.
【0005】 [0005]
特開2002−94058号公報には、ショットキーバリア・ソース/ドレインにErSi,PtSiを用いたMOSFETが開示され、特開平10−70274号公報には、GaAs、InGaAs、InP、In 1−x Ga、As 1−y 、Si、SiGeなどからなる層と、Co、Ni、Pd、Pt、Rh、Ta、Ti、Wなどからなる層とを合金化して形成したソース・コンタクトおよびドレイン・コンタクトを有するMOSFETが開示されている。 JP-A-2002-94058 discloses, ErSi the Schottky barrier source / drain, MOSFET using PtSi is disclosed in JP-A-10-70274, GaAs, InGaAs, InP, In 1-x Ga , as y P 1-y, Si, a layer made of SiGe, Co, Ni, Pd, Pt, Rh, Ta, Ti, source and drain contacts and a layer made of formed by alloying W It discloses a MOSFET having a.
【0006】 [0006]
【特許文献1】 [Patent Document 1]
特開2002−94058号公報【0007】 Japanese Unexamined Patent Publication No. 2002-94058 Publication [0007]
【特許文献2】 [Patent Document 2]
特開平10−70274号公報【0008】 Japanese Unexamined Patent Publication No. 10-70274 [0008]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上述の特開2002−94058号公報や特開平10−70274号公報に記載のMOSFETでは、ソース/ドレインが単層の合金層で構成されている。 In the MOSFET according to 2002-94058 and JP 10-70274 and JP above, the source / drain is constituted by an alloy layer of a single layer. そのため、ソース/ドレイン領域での注入速度、キャリア数、寄生抵抗が合金層の材質などによって一義的に決定され、寄生抵抗が高いためにMOSFETの更なる高速動作が困難であるという問題があった。 Therefore, the injection rate of the source / drain regions, the number of carriers, the parasitic resistance is uniquely determined depending on the material of the alloy layers, a further high-speed operation of the MOSFET to a parasitic resistance is high there is a problem that it is difficult .
【0009】 [0009]
本発明は、このような課題を解決するためになされたものであり、半導体基板との接合面でのショットキーバリアの障壁高さを効果的に低下させ、ソース/ドレイン領域での注入速度、キャリア数を減少させることなく、寄生抵抗を容易に低下することが可能となる半導体装置を提供することを目的とする。 The present invention has been made to solve such problems, effectively reduces the barrier height of the Schottky barrier at the junction surface between the semiconductor substrate, the injection rate of the source / drain regions, without reducing the number of carriers, and an object thereof is to provide a semiconductor device which it becomes possible to easily reduce the parasitic resistance.
【0010】 [0010]
【課題を解決するための手段】 In order to solve the problems]
本発明に係る半導体装置は、n型の半導体基板と、該半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側に位置する半導体基板上に形成され半導体基板との間にショットキーバリアを形成する複数の金属層を含むソース/ドレイン領域とを備える。 The semiconductor device according to the present invention, the n-type semiconductor substrate, and the semiconductor substrate a gate electrode formed through a gate insulating film on, the semiconductor substrate is formed on a semiconductor substrate positioned on both sides of the gate electrode and a source / drain region including a plurality of metal layer forming a Schottky barrier between. そして、複数の金属層の中で最もショットキーバリアの障壁高さが低い金属層をソース/ドレイン領域の最上層に配置し、基板にバンドギャップの小さい半導体を配置する。 Then, place the most Schottky barrier height lower metal layer of the barrier in a plurality of metal layers on the uppermost layer of the source / drain regions, to place a small semiconductor band gap in the substrate.
【0011】 [0011]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図1〜図6を用いて、本発明の実施の形態について説明する。 Hereinafter, with reference to FIGS. 1 to 6 to describe embodiments of the present invention.
【0012】 [0012]
(実施の形態1) (Embodiment 1)
図1〜図3を用いて、本発明の実施の形態1について説明する。 With reference to FIGS. 1 to 3 will be described first embodiment of the present invention. 図1は、本実施の形態1における半導体装置であるMOSFET5の断面図である。 Figure 1 is a cross-sectional view of MOSFET5 a semiconductor device in the first embodiment. なお、本実施の形態1における半導体装置は、図1に示すMOSFET5を備えるものであれば、該MOSFET5以外の素子を含むものであってもよい。 Note that the semiconductor device in the first embodiment, as long as it comprises a MOSFET 5 shown in FIG. 1, may include an element other than the MOSFET 5. 以下に説明する各実施の形態の場合も同様である。 For each embodiment described below is the same.
【0013】 [0013]
図1に示すように、MOSFET5は、n型不純物を含む半導体基板(半導体結晶層)1と、該半導体基板1の主表面上にゲート絶縁膜2を介して形成されたゲート電極3と、ゲート電極3の両側に位置する半導体基板1の主表面上に形成され、複数の金属層の積層構造を含むソース/ドレイン領域4とを備える。 As shown in FIG. 1, MOSFET 5 includes a semiconductor substrate (semiconductor crystal layer) 1 containing n-type impurity, the gate electrodes 3 formed through a gate insulating film 2 on the main surface of the semiconductor substrate 1, the gate formed on the main surface of the semiconductor substrate 1 located on both sides of the electrodes 3, and a source / drain region 4 includes a stack structure of a plurality of metal layers.
【0014】 [0014]
ソース/ドレイン領域4を形成する金属層は、半導体基板1との接合面にショットキーバリアを形成することが可能な材料で構成される。 Metal layer forming the source / drain regions 4 is made of a material capable of forming a Schottky barrier at the interface between the semiconductor substrate 1. この金属層の数は、複数であれば任意に設定可能であるが、たとえば2〜4層程度とすることが適切であると考えられる。 The number of the metal layer is a arbitrarily set as long as it is plural, for example, be about two to four layers is considered appropriate.
【0015】 [0015]
上記のようにソース/ドレイン領域4を複数の金属層の積層構造で形成することにより、該金属層の材質や厚みなどを適切に調節することで、ソース/ドレイン領域4での注入速度、キャリア数、寄生抵抗を容易に調整することができる。 By forming the source / drain regions 4, as described above in the laminated structure of a plurality of metal layers, by adjusting such a proper material and thickness of the metal layer, the injection rate of the source / drain regions 4, the carrier the number, the parasitic resistance can be easily adjusted. それにより、ソース/ドレイン領域4での所望の注入速度、キャリア数および寄生抵抗を有する半導体装置が得られる。 Thereby, the desired infusion rate of the source / drain regions 4, a semiconductor device having a carrier number and a parasitic resistance.
【0016】 [0016]
ソース/ドレイン領域4を形成する複数の金属層を配置する際には、該複数の金属層の中で最もショットキーバリアの障壁高さが低い金属層をソース/ドレイン領域4の最上層に配置することが好ましい。 Source / when arranging a plurality of metal layers forming the drain region 4, the arrangement of the most Schottky metal layer is low barrier height of the barrier in a plurality of metal layers on the uppermost layer of the source / drain regions 4 it is preferable to. それにより、ソース/ドレイン領域4における注入速度とキャリア数を減少させることなく、MOSFET5の寄生抵抗を効果的に低減することができる。 Thus, without reducing the number of injection rate and carrier in the source / drain regions 4, it is possible to effectively reduce the parasitic resistance of the MOSFET 5. その結果、MOSFET5の動作速度を高速化することができる。 As a result, it is possible to speed up the operation speed of the MOSFET 5.
【0017】 [0017]
図1の例では、ソース/ドレイン領域4を3層の金属層で構成している。 In the example of FIG. 1, it constitutes a source / drain region 4 in the metal layer of the three layers. 具体的には、半導体基板1上に形成されたイットリウム(Y)層4cと、該イットリウム層4c上に形成されたエルビウム(Er)層4bと、該エルビウム層4b上に形成されたスカンジウム(Sc)層4aとでソース/ドレイン領域4を構成する。 Specifically, the yttrium (Y) layer 4c formed on the semiconductor substrate 1, and erbium (Er) layer 4b formed on the yttrium layer 4c, which is formed on the erbium layer 4b scandium (Sc ) constitutes a source / drain region 4 in the layer 4a.
【0018】 [0018]
n型シリコン半導体に対するスカンジウムのショットキーバリアの障壁高さは0.30eVであり、エルビウムのショットキーバリアの障壁高さは0.33eVであり、イットリウムのショットキーバリアの障壁高さは0.38eVであるので、図1の例では、最もショットキーバリアの障壁高さが低いスカンジウムがソース/ドレイン領域4の最上層に位置することとなる。 The barrier height of the scandium of the Schottky barrier to n-type silicon semiconductor is 0.30 eV, the barrier height of erbium of the Schottky barrier is 0.33 eV, the barrier height of yttrium Schottky barrier 0.38eV since it is, in the example of FIG. 1, most Schottky barrier barrier is low height scandium is positioned in the uppermost layer of the source / drain regions 4. また、ソース/ドレイン領域4の下層から上層に向かうにつれて金属層のショットキーバリアの障壁高さが徐々に低くなっている。 Further, the barrier height of the Schottky barrier metal layer toward the upper layer from the lower layer of the source / drain regions 4 is gradually lowered.
【0019】 [0019]
図1に示すように、スカンジウム層4aと、エルビウム層4bと、イットリウム層4cとは、半導体基板1の主表面に沿って略水平方向にそれぞれ延在し、3つの平板状の層を形成している。 As shown in FIG. 1, a scandium layer 4a, a erbium layer 4b, and the yttrium layer 4c, each extend in a substantially horizontal direction along the main surface of the semiconductor substrate 1, to form three flat layers ing. したがって、少なくともチャネル領域近傍(ゲート電極3近傍)において、スカンジウム層4aと、エルビウム層4bと、イットリウム層4cとの積層構造が確保された状態となっている。 Thus, at least in the channel region near (a gate electrode 3 near), has become a scandium layer 4a, a erbium layer 4b, the state where the laminated structure is secured to the yttrium layer 4c.
【0020】 [0020]
また、図1の例ではソース/ドレイン領域4の間に位置する半導体基板1の主表面は、ソース/ドレイン領域4の表面とほぼ同じ高さ位置に配置されている。 The main surface of the semiconductor substrate 1 located between the source / drain region 4 in the example of Figure 1, it is disposed at substantially the same height as the surface of the source / drain regions 4. このような構造は、たとえばソース/ドレイン領域4間に位置する半導体基板1の主表面を上方に突出させてソース/ドレイン領域4の表面とほぼ同じ高さ位置に配置することで得ることができ、また半導体基板1の主表面にトレンチを形成して該トレンチ内に複数の金属層を埋め込むことによっても得ることができる。 Such a structure can be obtained by placing at approximately the same height as the example source / drain of the semiconductor substrate 1 located between the regions 4 major surface is protruded upward source / drain regions 4 of the surface and it may also be obtained by embedding a plurality of metal layers in the trench to form a trench on the main surface of the semiconductor substrate 1.
【0021】 [0021]
半導体基板1としては、バンドギャップの小さい半導体、たとえばGe、SiGe、InAs、Siからなる群から選ばれた少なくとも1種の半導体で構成される基板を採用することができる。 As the semiconductor substrate 1, it is possible to employ a small bandgap semiconductors, for example Ge, SiGe, InAs, a substrate composed of at least one semiconductor selected from the group consisting of Si. Ge半導体のバンドギャップは0.785eVであり、SiGe半導体のバンドギャップは0.785eV〜1.206eV(Si半導体に対するGe半導体の混晶比を調節することにより任意の値に設定可能)であり、InAsのバンドギャップは0.35eVであり、Si半導体のバンドギャップは1.206eVである。 The band gap of Ge semiconductor is 0.785EV, the band gap of SiGe semiconductor is 0.785EV~1.206EV (can be set to any value by adjusting the mixed crystal ratio of Ge semiconductor against Si semiconductor), the band gap of InAs is 0.35eV, the band gap of the Si semiconductor is 1.206eV.
【0022】 [0022]
上記のようにバンドギャップの小さい材質の半導体基板1を採用することにより、ショットキーバリアの障壁高さを更に低くすることができ、MOSFET5の寄生抵抗をさらに低減することができる。 By employing a semiconductor substrate 1 of a small material bandgap, as described above, the barrier height of the Schottky barrier further it can be lowered, it is possible to further reduce the parasitic resistance of the MOSFET 5. また、SiGe半導体の混晶比を調節することにより、任意の寄生抵抗に設定することも可能となり、トランジスタの動作速度を任意に設定することも可能となる。 Further, by adjusting the mixed crystal ratio of SiGe semiconductor, it becomes possible to arbitrarily set the parasitic resistance, it is possible to set the operating speed of the transistor arbitrarily.
【0023】 [0023]
ゲート絶縁膜2としては、シリコン酸化膜などの絶縁膜を使用可能であり、ゲート電極としては、ポリシリコン、Al,Wなどの金属を使用可能である。 As the gate insulating film 2, it may be used an insulating film such as a silicon oxide film, a gate electrode, polysilicon, Al, a metal such as W available. なお図1では示していないが、ソース/ドレイン領域4上には層間絶縁膜が形成され、該層間絶縁膜にはソース/ドレイン領域4に達するコンタクトホールが形成される。 Although not shown in FIG. 1, on the source / drain regions 4 is formed an interlayer insulating film, the interlayer insulating film a contact hole reaching the source / drain regions 4 are formed. このコンタクトホール内に、たとえばAlなどの金属で構成され、ソース/ドレイン領域4と電気的に接続されるソース/ドレイン電極を形成する。 In the contact hole, for example, a metal such as Al, to form a source / drain electrode is electrically connected to the source / drain regions 4.
【0024】 [0024]
次に、図2と図3を用いて、図1に示すMOSFET5の製造方法の一例について説明する。 Next, with reference to FIGS. 2 and 3 to describe an example of a method of manufacturing the MOSFET5 shown in FIG.
【0025】 [0025]
半導体基板1の主表面上に、スパッタリング法やCVD(Chemical Vapor deposition)法などにより、イットリウム層4cと、エルビウム層4bと、スカンジウム層4aとを順次堆積し、これらの金属層の積層構造を形成する。 On the main surface of the semiconductor substrate 1, by sputtering or CVD (Chemical Vapor deposition) method, forming a yttrium layer 4c, and the erbium layer 4b, are sequentially deposited and scandium layer 4a, a laminated structure of these metal layers to.
【0026】 [0026]
次に、スカンジウム層4a上に、レジストなどのマスク膜(図示せず)を塗布し、該マスク膜を所定形状にパターニングする。 Next, on the scandium layer 4a, the mask film such as a resist (not shown) is applied, patterning the mask layer into a predetermined shape. そして、パターニングされたマスク膜を用いて、スカンジウム層4a、エルビウム層4bおよびイットリウム層4cを順次エッチングする。 Then, using the patterned mask layer are sequentially etched scandium layer 4a, the erbium layer 4b and yttrium layer 4c. それにより、図2に示すように、開口部6を形成する。 Thereby, as shown in FIG. 2, to form the opening 6.
【0027】 [0027]
次に、開口部6内に位置する半導体基板1をエピタキシャル成長させ、図3に示すように、イットリウム層4cと、エルビウム層4bと、スカンジウム層4aとの積層構造間に位置する半導体基板1に突出部を形成する。 Then, the semiconductor substrate 1 located in the openings 6 is epitaxially grown, as shown in FIG. 3, protruding yttrium layer 4c, and the erbium layer 4b, on the semiconductor substrate 1 located between the layered structure of the scandium layer 4a section to form a. このとき、該突出部の上面を、スカンジウム層4aの上面とほぼ同じ高さとしておく。 At this time, the upper surface of the projecting portion, keep substantially the same height as the upper surface of the scandium layer 4a.
【0028】 [0028]
その後、CVD法などにより絶縁膜と導電膜とを順次形成し、これらをパターニングすることで、図1に示すように、ゲート絶縁膜2とゲート電極3とをそれぞれ形成する。 Then, by CVD sequentially forming the insulating film and the conductive film, these is patterned, as shown in FIG. 1, to form the gate insulating film 2 and the gate electrode 3, respectively. 以上の工程を経て図1に示すMOSFET5を形成することができる。 It is possible to form a MOSFET5 shown in FIG. 1 through the above steps.
【0029】 [0029]
(実施の形態2) (Embodiment 2)
次に、図4と図5を用いて、本発明の実施の形態2とその変形例とについて説明する。 Next, with reference to FIGS. 4 and 5, it will be described a second embodiment of the present invention and its modification.
【0030】 [0030]
本実施の形態2では、ソース/ドレイン領域の表面あるいは内部に、該ソース/ドレイン領域を構成する金属層よりも低抵抗な金属で構成される低抵抗金属層を形成している。 In the second embodiment, the interior or the surface of the source / drain regions to form a low-resistance metal layer formed of a low resistance metal than the metal layer constituting the source / drain regions. これ以外の構成については図1に示す場合と基本的に同様である。 It is basically the same as that shown in Figure 1 for the other configuration.
【0031】 [0031]
上記の低抵抗金属層は、スパッタリング法やCVD法などによって形成可能である。 The above low-resistance metal layer may be formed by a sputtering method or a CVD method. また、低抵抗金属層の材料としては、たとえばAl,Co,Irのような比抵抗の低い金属を使用可能である。 As the material of the low resistance metal layer, it can be used, for example Al, Co, a low resistivity metal such as Ir.
【0032】 [0032]
このように低抵抗金属層を形成することにより、ソース/ドレイン領域を低抵抗化することができ、MOSFETの動作速度をさらに高速化することができる。 By forming a low-resistance metal layer, the source / drain regions can be low resistance, the operation speed of the MOSFET can be further accelerated.
【0033】 [0033]
上記低抵抗金属層は、ソース/ドレイン領域におけるゲート電極側の端部(チャネル領域側の端部)と離隔するように形成することが好ましい。 The low resistance metal layer is preferably formed to be separated from the end portion of the gate electrode side of the source / drain region (end of the channel region side). それにより、ソース/ドレイン領域におけるゲート電極側の端部に、ソース/ドレイン領域を形成する金属層(半導体基板との間にショットキーバリアを有する金属層)のみの積層構造を確保することができ、ショットキーソース・ドレインを用いたMOSFETの特性を確保することができる。 Thereby, the end portion of the gate electrode side of the source / drain region, it is possible to secure the laminate structure of only the (metal layer having a Schottky barrier between the semiconductor substrate) metal layer to form a source / drain region , it is possible to secure the characteristics of the MOSFET with Schottky source and drain.
【0034】 [0034]
図4に、本実施の形態2におけるMOSFET5の構造例を示す。 4 shows a structural example of a MOSFET5 in the second embodiment. 図4に示すように、スカンジウム層4aの表面に低抵抗金属層4dを形成している。 As shown in FIG. 4, to form a low-resistance metal layer 4d in the surface of the scandium layer 4a. より詳しくは、スカンジウム層4aの表面に凹部を設けるなどしてスカンジウム層4aの厚みを局所的に減じ、スカンジウム層4aにおいて厚みが減じられた箇所の上に低抵抗金属層4dを形成している。 More specifically, by such provision of the recesses in the surface of the scandium layer 4a reduce locally the thickness of the scandium layer 4a, to form a low-resistance metal layer 4d on a portion where the thickness is reduced in the scandium layer 4a .
【0035】 [0035]
なお、図4の例では、スカンジウム層4aに埋め込むように低抵抗金属層4dを形成しているが、図5に示すように、スカンジウム層4a上に低抵抗金属層4dを形成してもよい。 In the example of FIG. 4, to form a low-resistance metal layer 4d so as to be embedded in scandium layer 4a, as shown in FIG. 5, may be formed of low-resistance metal layer 4d on the scandium layer 4a .
【0036】 [0036]
また、図4および図5の例では、低抵抗金属層4dを、ソース/ドレイン領域4におけるゲート電極3から離れた側の端部近傍に配置し、ソース/ドレイン領域4におけるゲート電極3側の端部から離隔させている。 Further, in the example of FIG. 4 and FIG. 5, a low-resistance metal layer 4d, the source / placed in the vicinity of the end of the side away from the gate electrode 3 in the drain region 4, the gate electrode 3 side of the source / drain regions 4 and it is spaced apart from the end portion.
【0037】 [0037]
(実施の形態3) (Embodiment 3)
次に、本発明の実施の形態3について、図6を用いて説明する。 Next, a third embodiment of the present invention will be described with reference to FIG. 本実施の形態3では、MOSFETのソース/ドレイン領域を構成する金属層の数を、上述の各実施の形態の場合と異ならせている。 In the third embodiment, and the number of metal layers constituting the source / drain region of the MOSFET, be different from the case of the above-described embodiments. 具体的には、本実施の形態3におけるMOSFETでは、2層の金属層でソース/ドレイン領域を構成している。 Specifically, in the MOSFET according to the third embodiment constitutes a source / drain region in the two metal layers. それ以外の構成については、上述の実施の形態1の場合と同様である。 Other constructions are the same as in the first embodiment described above.
【0038】 [0038]
本実施の形態3の場合も、金属層の材質や厚みなどを適切に調節することで、ソース/ドレイン領域での注入速度、キャリア数、寄生抵抗を容易に調整することができる。 In the case of the third embodiment, by adjusting the like properly material and thickness of the metal layer, the injection rate of the source / drain regions, the number of carriers, the parasitic resistance can be easily adjusted.
【0039】 [0039]
図6に示す例では、スカンジウム層4aとエルビウム層4bとでMOSFET5のソース/ドレイン領域4を構成している。 In the example shown in FIG. 6, it constitutes a source / drain region 4 MOSFET5 with scandium layer 4a and the erbium layer 4b. また、本実施の形態3の場合も、ショットキーバリアの障壁高さが相対的に低い金属層であるスカンジウム層4aを上層に配置している。 Further, in the case of the third embodiment, the barrier height of the Schottky barrier is arranged scandium layer 4a is relatively low metal layer on the upper layer.
【0040】 [0040]
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組合せることも当初から予定されている。 Above the embodiments of the present invention has been explained, it is originally intended also to combine features of the embodiments as appropriate.
【0041】 [0041]
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。 Further, the embodiments disclosed herein should be considered and not restrictive in all respects as illustrative. 本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The scope of the invention is defined by the appended claims, and includes all modifications within the meaning and range of equivalency of the claims.
【0042】 [0042]
【発明の効果】 【Effect of the invention】
本発明の半導体装置は、半導体基板との間にショットキーバリアを形成する複数の金属層を含むソース/ドレイン領域を備えるので、各金属層の材質や厚みなどを適切に調節することで、ソース/ドレイン領域での注入速度、キャリア数、寄生抵抗を容易に調整することができる。 The semiconductor device of the present invention, since a source / drain region including a plurality of metal layer forming a Schottky barrier between the semiconductor substrate, by adjusting the like properly material and thickness of each metal layer, the source / infusion rate in the drain region, the number of carriers, the parasitic resistance can be easily adjusted.
【0043】 [0043]
また、複数の金属層の中で最もショットキーバリアの障壁高さが低い金属層をソース/ドレイン領域の最上層に配置し、また半導体基板にバンドギャップの小さい半導体を配置することにより、ショットキーバリア障壁高さを更に低減させることができ、ソース/ドレイン領域での注入速度とキャリア数を減少させることなく、半導体装置の寄生抵抗を効果的に低減することができる。 Further, by arranging the most shots barrier height Schottky barrier is low metal layer disposed on the top layer of the source / drain region and smaller semiconductor on a semiconductor substrate band gap among the plurality of metal layers, Schottky barrier barrier height can be further reduce, without reducing the number of injection rate of the carrier with the source / drain region, it is possible to effectively reduce the parasitic resistance of the semiconductor device. それにより、半導体装置の動作速度を高速化することができる。 Thereby, it is possible to speed up the operating speed of the semiconductor device.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施の形態1における半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device in the first embodiment of the present invention; FIG.
【図2】図1に示す半導体装置の製造工程の特徴的な第1工程を示す断面図である。 2 is a sectional view showing a characteristic first step of the manufacturing process of the semiconductor device shown in FIG.
【図3】図1に示す半導体装置の製造工程の特徴的な第2工程を示す断面図である。 3 is a cross-sectional view showing a characteristic second step of the manufacturing process of the semiconductor device shown in FIG.
【図4】本発明の実施の形態2における半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device in a second embodiment of the present invention; FIG.
【図5】本発明の実施の形態2の変形例における半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device according to a modification of the second embodiment of the present invention; FIG.
【図6】本発明の実施の形態3における半導体装置の断面図である。 6 is a cross-sectional view of a semiconductor device in a third embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 半導体基板、2 ゲート絶縁膜、3 ゲート電極、4 ソース/ドレイン領域、4a スカンジウム層、4b エルビウム層、4c イットリウム層、4d 低抵抗金属層、5 MOSFET、6 開口部。 1 semiconductor substrate, 2 a gate insulating film, 3 a gate electrode, 4 the source / drain regions, 4a scandium layer, 4b erbium layer, 4c yttrium layer, 4d low-resistance metal layer, 5 MOSFET, 6 opening.

Claims (4)

  1. n型の半導体基板と、 And n-type semiconductor substrate,
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、 A gate electrode formed through a gate insulating film on the semiconductor substrate,
    前記ゲート電極の両側に位置する前記半導体基板上に形成され、前記半導体基板との間にショットキーバリアを形成する複数の金属層を含むソース/ドレイン領域とを備え、 Is formed on the semiconductor substrate located on both sides of the gate electrode, and a source / drain region including a plurality of metal layer forming a Schottky barrier between the semiconductor substrate,
    前記複数の金属層の中で最も前記ショットキーバリアの障壁高さが低い金属層を前記ソース/ドレイン領域の最上層に配置した半導体装置。 The semiconductor device placing the most the Schottky barrier is low metal layer barrier height among the plurality of metal layers on the uppermost layer of the source / drain regions.
  2. 前記半導体基板は、Ge、SiGe、InAs、Siからなる群から選ばれた少なくとも1種の材質で構成される、請求項1に記載の半導体装置。 The semiconductor substrate, Ge, SiGe, InAs, composed of at least one material selected from the group consisting of Si, the semiconductor device according to claim 1.
  3. 前記複数の金属層を、前記半導体基板上に形成されたイットリウム(Y)層と、該イットリウム層上に形成されたエルビウム(Er)層と、該エルビウム層上に形成されたスカンジウム(Sc)層とで構成する、請求項1または請求項2に記載の半導体装置。 The plurality of metal layers, the semiconductor substrate on which is formed on yttrium (Y) layer, the yttrium layer which is formed in Erbium (Er) layer and, scandium formed in the erbium layer (Sc) layer composed of a semiconductor device according to claim 1 or claim 2.
  4. 前記ソース/ドレイン領域の表面あるいは内部に、該ソース/ドレイン領域を構成する金属層よりも低抵抗な金属で構成される低抵抗金属層を形成した、請求項1から請求項3のいずれかに記載の半導体装置。 Inside or the surface of the source / drain region, than the metal layer constituting the source / drain regions to form a low-resistance metal layer formed of a low resistance metal, to any one of claims 1 to 3 the semiconductor device according.
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