JP2004349627A - Manufacturing method of semiconductor device - Google Patents

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    • B26D5/08—Means for actuating the cutting member to effect the cut
    • B26D5/12—Fluid-pressure means

Abstract

<P>PROBLEM TO BE SOLVED: To accurately form insulating films each having different thickness on the same substrate. <P>SOLUTION: A three-layer insulating film composed of a first insulating film, a high dielectric constant film on the first insulating film and a second insulating film on the high dielectric constant film, is formed on the substrate. Then, a resist mask is then formed for covering a first area on the surface of the three-layer insulating film and with this resist mask as a mask, ions are implanted. The three-layer insulating film in the portion of ion implantation is removed thereafter, and the resist mask is removed. A third insulating film is then formed on the surface of the three-layer insulating film in the first area and on the surface of the substrate where the three-layer insulating film is removed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関する。更に、具体的には、同一の下地基板上に、異なる膜厚の絶縁膜を備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置を用いる製品に使用する部品点数削減の要求の高まりと共に、半導体装置においては、１の装置内に多様な機能を集積させることへの要求が高まっている。このような要求に応えるため、１の半導体装置に、異なる機能の回路や、使用する電圧の異なる回路を混載する等の必要性が高まり、このため、同一基板上に、高いトランジスタ能力を確保するための、ゲート酸化膜厚の実効膜厚の薄い半導体と、高電圧に対して信頼性を保証するための、ゲート酸化膜厚の厚い半導体とを形成する等の必要が生じている。
【０００３】
このような、膜厚の異なるゲート絶縁膜を形成する方法としては、一般には、以下のような方法が知られている。
まず、Ｓｉ基板上に、熱酸化等によりＳｉＯ２膜を形成する。次に、厚いゲート絶縁膜を形成する領域にレジストマスクを形成し、これをマスクとして、薄いゲート絶縁膜を形成する領域のＳｉＯ２膜をエッチングにより除去する。その後、ゲート絶縁膜が除去された領域に熱酸化を行い、薄いゲート絶縁膜を形成する。この際、レジストマスクによりマスキングされた厚い酸化膜を形成する領域においても、同時に酸化が行われるため、この領域において、ゲート絶縁膜の膜厚は、更に、厚くなる。このようにして、２種の厚さの異なるゲート絶縁膜が形成される（例えば、参考文献１参照。）。
【０００４】
ところで、半導体装置を用いる製品の微細化の要求も高まると共に、半導体装置自体の微細化の要求も高まっている。この半導体装置の微細化に伴い、ゲート絶縁膜も薄膜化が進んでいる。しかし、ゲート絶縁膜の薄膜化が進むにつれて、トンネル電流は増加し、従来のＳｉＯ２等からなるゲート絶縁膜では、対応が困難となっている。そこで、絶縁膜材料として、例えば、高誘電率膜をゲート絶縁膜に用いる研究が進められている。
【０００５】
【特許文献１】
特開２００１−２８４４６３号公報
【０００６】
【発明が解決しようとする課題】
しかし、上述した方法により、極薄で、かつ、異なる厚さの絶縁膜を、同一基板上に再現性良く、かつ、高精度に形成することは困難である。
また、特に、高誘電率膜は、加工が困難であり、また、熱酸化や、熱窒化等、膜厚制御性のあまり高くない成膜法を用いられる場合が多い。従って、高誘電率膜を使用する場合、異なる膜厚のゲート絶縁膜を形成することは、更に困難である。
また、特に、上述のように、レジストマスクを用いて、絶縁膜を形成する工程を含む場合、レジスト剥離工程により、膜の制御性を損なう場合がある。また、一般にレジスト剥離では、シリコン基板が、プラズマにさらされるため、ダメージが大きく、特に、ゲート膜の信頼性の損失は大きい。
【０００７】
従って、この発明は、半導体装置の同一基板上に、異なる膜種、膜厚の絶縁膜を、再現性良く、かつ精度良く形成し、また、膜の制御性、信頼性を損失をおさえることができる改良した半導体装置の製造方法を提案するものである。
【０００８】
また、この発明は、絶縁膜として、高誘電率膜を用いる場合にも、膜厚制御の制御性良く絶縁膜を形成するため、改良した半導体装置の製造方法を提案するものである。
【０００９】
【課題を解決するための手段】
従って、この発明の半導体装置の製造方法は、基板に、第１の絶縁膜、及び、前記第１の絶縁膜上の高誘電率膜、及び、前記高誘電率膜上の第２の絶縁膜からなる３層絶縁膜を形成する３層絶縁膜形成工程と、
前記３層絶縁膜表面の第１の領域を覆うレジストマスクを形成するレジストマスク形成工程と、
前記レジストマスクをマスクとして、前記３層絶縁膜に、イオンを注入するイオン注入工程と、
前記イオン注入された部分の前記３層絶縁膜を除去する３層絶縁膜除去工程と、
前記レジストマスクを除去するレジストマスク除去工程と、
前記第１の領域の前記３層絶縁膜表面、及び、前記３層絶縁膜の除去された前記基板の表面に、第３の絶縁膜を形成する第３絶縁膜形成工程と、を備えるものである。
【００１０】
あるいは、また、この発明の半導体装置の製造方法は、基板に、第１の絶縁膜と、前記第１の絶縁膜上の高誘電率膜とを含む積層絶縁膜形成工程と、
前記積層絶縁膜の第２の領域にレジストマスクを形成するレジストマスク形成工程と、
前記レジストマスクをマスクとして、前記積層絶縁膜に選択的にイオンを注入し、イオン注入された部分における第１の絶縁膜の膜厚を増加させるイオン注入工程と、を備えることを特徴とする半導体装置の製造方法。
【００１１】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面模式図である。
図１に示すように、半導体装置１００においては、Ｓｉ基板上２に、素子分離領域（ＳＴＩ）４が形成されている。ＳＴＩ４により区画された領域には、不純物が添加されてＷＥＬＬが形成されている。
【００１３】
また、Ｓｉ基板２のＳＴＩ４により分離された部分には、ソース・ドレイン領域６が形成されている。なお、簡略化のため、この明細書の実施の形態においては、ＳＴＩ４により、２区画に分離され、２組のソース・ドレイン領域６が形成された場合について説明し、従って、各図においても２組のソース・ドレイン領域６が形成されている状態を表している。しかし、実際の半導体装置においては、必要に応じて２以上の複数のソース・ドレイン領域が形成されている。
【００１４】
２組のソース・ドレイン領域６のうち１組のソースとドレインの間において、Ｓｉ基板２上には、酸化膜１０、高誘電率膜１２、窒化膜１４からなる３層積層構造の３層ゲート絶縁膜１６が形成されている。酸化膜１０の膜厚は、０．５〜２．０ｎｍ程度である。また、高誘電率膜１２は、ＨｆＯ２を用いて形成されている。高誘電率膜１２の膜厚は、１．５〜７．０ｎｍ程度である。更に、窒化膜１４は、０．５〜１．５ｎｍ程度である。また、３層ゲート絶縁膜１６の全体の膜厚は、等価酸化膜厚（実効酸化膜換算値（ＥＯＴ））で、１．０〜５．０ｎｍ程度を有するようにする。
【００１５】
一方、他方のソース・ドレイン領域６のソースとドレインの間において、Ｓｉ基板２上には、酸化膜からなるゲート絶縁膜１８が形成されている。ゲート絶縁膜（酸化膜）１８の膜厚は１．０〜５．０ｎｍ程度である。
【００１６】
各ゲート絶縁膜１６、１８上には、それぞれ、ゲート電極２０が形成されている。また、各ゲート絶縁膜１６、１８と、ゲート電極２０との側壁には、それぞれ、サイドウォール２２が形成されている。さらに、Ｓｉ基板２表面には、この、ゲート絶縁膜１６、１８、ゲート電極２０、及び、サイドウォール２２を埋め込むようにして層間絶縁膜２４が形成されている。また、層間絶縁膜２４には、その表面から、ソース・ドレイン領域６まで貫通するホールが形成され、ホールには、配線金属２６が埋め込まれている。
【００１７】
上述のような構造の半導体装置１００において、一般的に、ゲート絶縁膜１８は、酸化膜１層からなる等価酸化膜厚の比較的厚い絶縁膜である。従って、高電圧に対する高い信頼性を保証する必要がある場合等に対応する半導体として用いることができる。また、他方の、３層ゲート絶縁膜１６は、等価酸化膜厚の薄いゲート絶縁膜であり、高いトランジスタ能力を要求される場合等に対応する半導体として用いることができる。このように、半導体装置１００においては、異なる膜厚のゲート絶縁膜１６、１８が形成され、多機能化に対応できるようになっている。
【００１８】
図２は、この発明の実施の形態１における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図１０は、実施の形態１における半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図２〜図１０を用いて、この発明の実施の形態１における半導体装置１００の製造方法について説明する。
【００１９】
まず、Ｓｉ基板２上に、ＳＴＩ４を形成し、ＳＴＩ４に挟まれた部分に、不純物を注入し、ＷＥＬＬを形成する（ステップＳ１０２）。その後、この状態のＳｉ基板２の表面に、酸化膜１０を形成する（ステップＳ１０４）。ここでは、熱酸化により、０．５〜２．０ｎｍ程度の膜厚の酸化膜１０を形成する。
【００２０】
次に、酸化膜１０上に、高誘電率膜１２を形成する（ステップＳ１０６）。高誘電率膜１２は、酸化膜１０の形成後、連続して、あるいは、短時間中に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、１．５〜７．０ｎｍの膜厚に形成される。高誘電率膜１２の膜材料としては、ここでは、ＨｆＯ２を用いる。
【００２１】
次に、高誘電率膜１２上に、窒化膜１４を形成する（ステップＳ１０８）。窒化膜１４は、０．５〜１．５ｎｍ程度の膜厚に形成する。また、窒化膜１４は、明らかに、酸化膜１０とのエッチング選択性が選べるだけの組成を有する膜であることが望ましい。
【００２２】
以上のようにして、図３に示すように、３層に積層された膜が形成される。ここで、３層全体の膜厚は、酸化膜換算値（ＥＯＴ）で１．０〜５．０ｎｍ程度を有する。この３層膜は、後に、エッチング等により加工され、３層ゲート絶縁膜１６を構成する。
【００２３】
次に、図４に示すように、窒化膜１４上の、膜厚の厚いゲート絶縁膜を形成する領域（図１、図３〜１０においては、右側）に、レジストマスク３０を形成する（ステップＳ１１０）。ここで、レジストマスク３０は、通常の工程により、窒化膜１４上にレジストを塗布し、露光、現像を行うことにより形成する。このとき、レジスト膜厚は、後のイオン注入において、イオンを透過しない程度に十分な膜厚に設定する。
【００２４】
このように形成したレジストマスク３０をマスクとして、図４の矢印３２に示すように、イオン注入を行う（ステップＳ１１２）。ここでは、まず、窒素イオンを、１００ｅＶ〜数ｋｅＶ程度の高エネルギー、かつ、１×１０１３ｃｍ−２〜１×１０１５ｃｍ−２程度の高ドーズ量で注入する。その後、酸素イオンを、窒素イオンと同様に、１００ｅＶ〜数ｋｅＶ程度の高エネルギー、かつ、１×１０１３ｃｍ−２〜１×１０１５ｃｍ−２程度の高ドーズ量で、全体に広く注入する。この注入エネルギー、ドーズ量は、窒化膜１４を酸化するのに十分なものである。これにより、レジストマスク３０で覆われていない部分の窒化膜１４、高誘電率膜１２は、イオン注入の大きなドーズとエネルギーでダメージを受け、より酸素リッチな状態に変質する。
【００２５】
次に、図５に示すように、レジストマスク３０を除去し（ステップＳ１１４）、イオン注入によりダメージを受けた部分（即ち、レジストマスク３０で覆われていなかった部分であり、図５においては、左側部分）の窒化膜１４、高誘電率膜１２、酸化膜１０からなる３層ゲート絶縁膜１６を除去する（ステップＳ１１６）。ここでは、イオン注入により選択的に酸化された窒化膜１４をエッチングにより除去し、イオンが注入されず残った窒化膜１４をハードマスクとして、高誘電率膜１２及び酸化膜１０を除去する。これにより、イオン注入が行われた部分の３層ゲート絶縁膜１６を選択的に除去することができる。
【００２６】
次に、高誘電率膜１２上に残った窒化膜１４の膜厚を所定の膜厚になるようにエッチングする（ステップＳ１１８）。これにより、３層ゲート絶縁膜１６の全体の膜厚を所望の膜厚に調整することができる。
【００２７】
次に、図６に示すように、酸化膜１８の形成を行う（ステップＳ１２０）。ここでは、熱酸化により、酸化膜１８を、ゲート絶縁膜１６が除去されＳｉ基板２が露出した部分（図６においては、左側）と、３層ゲート絶縁膜１６の窒化膜１４上（図６においては右側）とに形成する。ここで、高誘電率膜１２の材料であるＨｆＯ２は、熱により、大きく変質する性質を有するため、処理温度は、７００〜９００℃程度の低温に留める。また、３層ゲート絶縁膜１６が除去された部分（図６においては、右側）において、酸化膜１８は、１．０〜１．５ｎｍ程度の膜厚を有するようにする。
【００２８】
次に、図７に示すように、ゲート絶縁膜１６が除去されている方側（図７においては、左側）に、レジストマスク３６を形成する（ステップＳ１２２）。レジストマスク３６は、上述したレジストマスク３０の形成の場合と同様に、まず、一面にレジストを塗布し、露光、現像処理を行うことにより形成される。
【００２９】
次に、図８に示すように、レジストマスク３６をマスクとして、３層ゲート絶縁膜１６上の酸化膜１８を除去する（ステップＳ１２４）。ここでは、３層ゲート絶縁膜１６上の窒化膜１４が、ストッパ膜として機能する。
【００３０】
次に、図９に示すように、ゲート電極２０を形成する（ステップＳ１２６）。ここでは、まず、ゲート絶縁膜１６、１８上に、電極材料として、ポリシリコン膜を形成する。その後、レジスト工程により、レジストマスクを形成し、これをマスクとして、ポリシリコン膜のエッチングを行う。これにより、幅３０ｎｍ程度のゲート電極２０が形成される。また、このとき、３層ゲート絶縁膜１６、及び、ゲート絶縁膜１８とがエッチングストッパとして機能する。また、ゲート絶縁膜１６及びゲート絶縁膜１８も、ゲート電極２０と同じ幅３０ｎｍにエッチングして加工する（ステップＳ１２８）。
【００３１】
次に、図１０に示すように、イオン注入を行い、エクステンションを形成する（ステップＳ１３０）。その後、ゲート電極２０及びゲート絶縁膜１６、１８の側壁にサイドウォール２２を形成する（ステップＳ１３２）。再び、イオン注入を行い、不純物の注入を行うことにより、ソース・ドレイン領域６を形成する（ステップＳ１３４）。
【００３２】
このようにして、ソース・ドレイン領域６及びその間のゲート絶縁膜１６、１８及びゲート電極２０等を形成した後、層間絶縁膜２４の形成、ホールの形成、配線金属２６の埋め込み等を行い、図１に示すように、半導体装置１００が形成される。
【００３３】
以上説明したように、実施の形態１によれば、ゲート絶縁膜１６、１８を形成する場合において、高誘電率膜１２を含む３層ゲート絶縁膜１６用の３層膜を積層した後、ゲート絶縁膜を形成する領域にイオン注入を行うことにより、この部分の３層膜を、選択的に、容易に除去することができる。また、このように、３層膜を除去した後に、比較的厚いゲート絶縁膜１８を形成する。このようにすることにより、一部に高誘電率膜１２を用いて、かつ、膜種及び膜厚の異なるゲート絶縁膜を形成する場合にも、各領域を、精度良く確定し、再現性高く、高精度に絶縁膜を形成することができる。
【００３４】
また、実施の形態１においては、ゲート絶縁膜１６において、高誘電率膜１２と、Ｓｉ基板２との間に酸化膜１０を形成している。これにより、高誘電率膜１２から、Ｓｉ基板２への不純物の拡散を抑えることができる。また、ゲート電極２０と、高誘電率膜１２との間に、窒化膜１４を形成している。これにより、ゲート電極２０から、高誘電率膜１２への不純物拡散を抑えることができ、ゲートの空乏化を抑えることができる。従って、半導体装置１００の信頼性を向上させることができる。
【００３５】
なお、実施の形態１においては、３層ゲート絶縁膜１６の最下層に、酸化膜１０を形成する場合について説明したが、この発明においては、最下層が酸化膜に限るものではない。最下層の絶縁膜は、高誘電率膜１２から、Ｓｉ基板２への不純物拡散を抑えることができるものであれば、例えば、窒化膜等、他の絶縁膜であってもよい。また、同様に、この発明は、最上層が窒化膜１４である場合に限らず、ゲート電極２０から、高誘電率膜１２への不純物拡散を抑えることができるものであれば、酸化膜等、他の絶縁膜であってもよい。また、この発明においては、ゲート絶縁膜１８も、酸化膜である場合に限らず、窒化膜等、他の絶縁膜であってもよい。
【００３６】
また、実施の形態１において、酸化膜１０は、熱酸化により形成する場合について説明した。しかし、この発明はこれにかぎるものではなく、例えば、８００℃〜１２００℃程度のドライ酸化、あるいは、低温プラズマを用いたラジカル酸化、または、オゾンにより、酸化膜を形成するものであってもよい。但し、酸化膜１０は、極力薄くすることが望ましいため、０．５〜２．０ｎｍ程度の膜厚にできるものが好ましい。また、酸化膜に、窒素を導入した膜を用いることもできる。この場合、窒素の導入量は、界面における移動度の低下を考慮して、２５ａｔｏｍ％以下程度とすることが好ましい。
【００３７】
また、実施の形態１では、高誘電率膜１２がＨｆＯ２である場合について説明したが、この発明においては、これに限るものではない。高誘電率膜１２としては、誘電率が、３．９以上のもの、より好適には、１０〜２５程度の誘電率を有するものを選択すればよく、例えば、Ａｌ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＡｌＯ等を用いることができる。但し、高誘電率膜材料は、比較的低温での処理が望ましく、処理温度は、高誘電率膜の種類によって、適宜、大きく変えることが不可欠である。具体的に、例えば、Ａｌ２Ｏ３等は、比較的高温にも耐えることができるが、ＨｆＯ２や、ＨｆＳｉＯｘ等は、熱によって大きく変質してしまうため、処理温度に注意が必要である。加えて、高温での処理は、酸化工程において、高誘電率膜１２の下地の酸化膜１０を増加させる等の悪影響も考えられるため、高誘電率膜１２の種類によっては、低温酸化膜を堆積したり、窒化膜を堆積したり等の処理が必要である。
【００３８】
また、この発明において、３層ゲート絶縁膜１６、ゲート絶縁膜１８の膜厚は、実施の形態１において説明した膜厚に限るものではない。それぞれの膜厚は、不純物の拡散防止等、各膜に必要な機能を確保できるだけの膜厚にすればよい。
【００３９】
また、実施の形態１においては、イオン注入の際（ステップＳ１１２）、窒素イオンを注入した後、酸素イオンを注入する場合について説明した。これは、窒素イオンを予め注入することにより、窒化膜１４に、効果的にダメージを与えることができ、後の工程において、窒化膜１４を容易に除去できるためである。また、窒素は、Ｓｉ基板２中に残留し、後に、酸化膜（ゲート絶縁膜１８）を形成する際（ステップＳ１２０）、良質な酸化膜を形成することを可能とするため、半導体の特性上も好ましいためである。しかし、この発明はこれに限るものではなく、酸素イオンのみを注入するものであってもよい。このようにしても、窒化膜１４にダメージを与え、除去することができる。また、例えば、アルゴンイオンや、ヒ素イオン、ゲルマニウムイオン等より重い不純物を注入するものであってもよい。また、この実施の形態１においては、イオン注入を１度行う場合について説明したが、イオン注入は何段階かに分けて行うものであってもよい。
【００４０】
また、実施の形態１においては、３層ゲート絶縁膜１６の窒化膜１４を所望の膜厚にエッチングする工程（ステップＳ１１８）を含む場合について説明した。しかし、この発明においては、当初から、３層ゲート絶縁膜１６が適切な膜厚に形成されているものであれば、このような工程を含む必要はない。
【００４１】
また、酸化膜（ゲート絶縁膜１８）を形成する際（ステップＳ１２０）、熱酸化を用いたが、この発明においては、熱酸化に限るものではない。ゲート絶縁膜の形成は、形成する膜種と、必要な膜厚とを考慮して、適切な方法を選択して行えばよく、例えば、７００〜９００℃程度のウェット酸化、あるいは、７００℃〜１２００℃程度のドライ酸化で、比較的厚い酸化膜を形成するもの等であってもよい。
【００４２】
また、実施の形態１においては、ゲート電極２０を、ポリシリコンを用いて、幅３０ｎｍに形成する場合について説明した。しかし、この発明は、これに限るものではない。ゲート電極２０の幅は、適宜、必要な幅に形成すればよい。また、ゲート電極２０の材料としては、例えば、アモルファスシリコンを用いたものであってもよい。また、このような電極の材料膜の形成方法としては、４００〜６００℃程度で、ポリシリコン膜を成膜する場合について説明したが、ゲート電極２０の用途によっては、原料ガス中からドーピングしたもの等、他の方法により材料膜を成膜するものであってもよい。また、シリコン材料特有の空乏化を防ぐため、金属の単層あるいは、積層構造のゲート電極を用いてもよい。
【００４３】
また、実施の形態１においては、膜厚の異なるゲート絶縁膜１６、１８をそれぞれ１つずつ形成し、これに対応し、それぞれに、ゲート電極２０等を形成する場合について説明した。しかし、この発明は、これに限るものではなく、２以上のゲート絶縁膜及びゲート電極等をＳｉ基板上に形成するものにも用いることができる。また、膜厚も、２種類に限るものではなく、この実施の形態１において説明した方法を繰り返し用いることにより、複数に異なる膜厚のゲート絶縁膜を精度良く形成することができる。
【００４４】
また、この実施の形態１においては、Ｓｉ基板２に異なる膜厚、膜種の絶縁膜を形成し、これをゲート絶縁膜１６、１８として用いる場合について説明した。しかし、この発明は、ゲート絶縁膜の形成に限るものではなく、１の下地基板上に、異なる膜厚、膜種の絶縁膜を形成する必要がある場合に適用させて、用いることができる。
【００４５】
実施の形態２．
図１１は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図である。
図１１に示すように、実施の形態２における半導体装置２００は、実施の形態１において説明した半導体装置１００と類似するものである。特に、半導体装置２００においても、各ゲート電極２０の下層に、それぞれ、膜厚の異なるゲート絶縁膜３８、１８が形成されている。また、膜厚の厚いゲート絶縁膜３８（図１１においては、右側）は、３層構造となっている。
【００４６】
しかし、半導体装置２００において、３層ゲート絶縁膜３８は、窒化膜４０上に、高誘電率膜１２、窒化膜１４が積層されて構成されている。即ち、半導体装置１００の３層ゲート絶縁膜１６の最下層の絶縁膜が、酸化膜１０であるのに対して、半導体装置２００の３層ゲート絶縁膜３８の最下層には、窒化膜４０が形成されている。
【００４７】
また、半導体装置２００の製造方法も、半導体装置１００の製造方法と類似する。しかし、半導体装置２００の製造工程においては、半導体装置１００の製造工程における３層ゲート絶縁膜１６最下層の酸化膜１０の形成（ステップＳ１０４）に代えて、窒化膜４０を形成する。この際、窒化膜４０は、プラズマラジカルを用いたラジカル窒化により、０．５〜２．０ｎｍの膜厚に形成される。
その他の製造工程は、実施の形態１において説明した方法と同様のステップで行い、半導体装置２００が形成される。
【００４８】
以上説明したように、実施の形態２においても、実施の形態１において説明した半導体装置１００と同様に、膜種、膜厚の異なるゲート絶縁膜を有する半導体装置２００を得ることができる。また、この際、膜種及び膜厚の異なるゲート絶縁膜を形成する場合にも、各領域を、精度良く確定し、再現性高く、高精度に絶縁膜を形成することができる。
【００４９】
また、実施の形態２においては、３層ゲート絶縁膜３８の最下層を窒化膜４０としている。一方、ゲート絶縁膜１８は、酸化膜である。このように、各ゲート絶縁膜に、全く異なる種類の膜を形成することができる。また、窒化膜４０は、酸化膜に比して誘電率が高いため、物理的な膜厚を確保しつつ、等価酸化膜厚を薄くすることができる。また、窒化膜４０は、高誘電率膜１２と、Ｓｉ基板２との間に形成されている。これにより、酸化膜１０を形成した場合と同様に、高誘電率膜１２から、Ｓｉ基板２への不純物の拡散を抑えることができる。従って、半導体装置１００の信頼性を向上させることができる。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００５０】
実施の形態３．
図１２は、この発明の実施の形態３における半導体装置３００を説明するための断面模式図である。
図１２に示すように、半導体装置３００は、実施の形態１において説明した半導体装置１００と類似するものである。特に、半導体装置３００においても、実施の形態１と同様に、それぞれ、配線２０の下層に、膜厚の異なるゲート絶縁４２、４４が形成されている。
【００５１】
しかし、半導体装置３００において、ゲート絶縁膜４２、４４は、共に、酸化膜１０及び高誘電率膜１２の２層の構造となっている。また、膜厚の薄い方の２層ゲート絶縁膜４２（図１２においては、右側）において、各層の膜厚は、半導体装置１００と同様に、酸化膜１０が、膜厚０．５〜２．０ｎｍ程度であり、高誘電率膜１２が、２．０〜７．０ｎｍである。２層ゲート絶縁膜４２のＥＯＴは、１．０ｎｍ〜５．０ｎｍ程度である。また、膜厚の厚い方の２層ゲート絶縁膜４４（図１２においては、左側）においては、酸化膜１０の膜厚が、２層ゲート絶縁膜４２の酸化膜１０よりも厚く形成されている。
【００５２】
図１３は、実施の形態３における半導体装置３００の製造方法を説明するためのフロー図である。また、図１４〜図１７は、半導体装置３００の各製造工程における状態を説明するための断面模式図である。
以下、図１３〜図１７を用いて、この発明の実施の形態３における半導体装置３００の製造方法について説明する。
【００５３】
まず、図１４に示すように、実施の形態１のステップＳ１０２〜Ｓ１０６と同様に、Ｓｉ基板２上に、ＳＴＩ４及びＷＥＬＬを形成し（ステップＳ３０２）、その後、このＳｉ基板２上に、酸化膜１０及び高誘電率膜１２を形成する（ステップＳ３０４、Ｓ３０６）。
【００５４】
次に、図１５に示すように、薄い膜厚のゲート絶縁膜４２を形成する領域側（図１２、図１４〜図１７においては、右側）に、レジストマスク３０を形成する（ステップＳ３０８）。ここでは、実施の形態１のステップＳ１１０と同様に、レジスト塗布、露光、現像の通常のレジスト工程によりレジストマスクを形成する。
【００５５】
次に、図１５の矢印３２に示すように、レジストマスク３０をマスクとして、イオン注入を行う（ステップＳ３１０）。ここでは、まず、窒素イオンを、注入し、その後、酸素イオンを、１００ｅＶ〜数ｋｅＶの高エネルギー、高ドーズ量で、全体に深く、広く注入する。これにより、レジストマスク３０が形成されていない部分において、酸化膜１０と、Ｓｉ基板２との界面にある酸化膜１０の膜厚を増大させる。また、酸素イオンの注入により、高誘電率膜１２の酸素欠損も補われる。また、窒素イオンの注入により、後に形成するゲート電極２０からの不純物の拡散を抑えることができる。
【００５６】
次に、図１６に示すように、高誘電率膜１２上にゲート電極２０を形成する（ステップＳ３１２）。また、続けて、ゲート絶縁膜４２、４４のエッチングをも行う（ステップＳ３１４）。ゲート電極２０と、ゲート絶縁膜４２、４４の加工は、実施の形態１におけるステップＳ１２６、Ｓ１２８と同様に、ポリシリコン膜の形成、レジストマスクの形成の後、ポリシリコン膜、高誘電率膜１２、酸化膜１０のエッチングにより行う。このとき各ゲート電極２０、及び、ゲート絶縁膜４２、４４の幅は、３０ｎｍ程度とする。なお、図１６に示すように、高誘電率膜１２のエッチングにおいては、最下部の酸化膜１０が、エッチングストッパとして機能する。
【００５７】
次に、図１７に示すように、実施の形態１のステップＳ１３０〜Ｓ１３４、エクステンション、サイドウォール２２、ソース・ドレイン領域６を形成する（ステップＳ３１６〜Ｓ３２０）。その後、実施の形態１と同様に、ゲート電極２０等を埋め込むようにして、層間絶縁膜２４をＳｉ基板２上に形成した後、ホールの形成、配線金属２６の埋め込み等を行い、図１２に示すような半導体装置３００が形成される。
【００５８】
以上説明したように、実施の形態３においても、実施の形態１において説明した半導体装置１００と同様に、膜厚の異なるゲート絶縁膜を有する半導体装置３００を得ることができる。また、膜厚の異なるゲート絶縁膜を形成する場合にも、各領域を、精度良く確定し、再現性高く、高精度に絶縁膜を形成することができる。
【００５９】
また、実施の形態３においては、イオン注入により、最下層の酸化膜１０の膜厚を増加させた部分を形成し、膜厚の厚い２層ゲート絶縁膜４４を形成している。このため、界面や界面付近の酸化膜に、レジスト工程を施さずに、膜厚の異なるゲート絶縁膜４２、４４を形成することができる。従って、信頼度の高いゲート絶縁膜を得ることができ、半導体装置の信頼性を向上させることができる。
【００６０】
また、イオン注入の条件を変化させることにより、酸化膜１０を所望の膜厚とすることができ、従って、所望の膜厚のゲート絶縁膜を形成することができる。膜厚を増膜させる場合には、実施の形態１のようにダメージを与える場合より、比較的高エネルギーでの注入を行えばよい。
【００６１】
なお、この発明において、酸化膜１０及び高誘電率膜１２を含む２層ゲート絶縁膜４２、４４の膜厚や、形成方法は、実施の形態３において説明したものに限るものではない。
【００６２】
また、実施の形態３においても、２つのゲート絶縁膜４２、４４を形成する場合について説明した。しかし、実施の形態１においても述べた通り、この発明は、２以上の複数のゲート絶縁膜を有する半導体装置に用いることができる。
【００６３】
また、実施の形態３においては、窒素イオンを導入した後、酸素イオンを導入する場合について説明した。しかし、この発明は、これに限るものではなく、酸素イオンのみを注入するもの等であってもよい。
その他は、実施の形態１と同様であるから、説明を省略する。
【００６４】
実施の形態４．
図１８は、この発明の実施の形態４における半導体装置４００を説明するための断面模式図である。
図１８に示すように、半導体装置４００は、実施の形態１において説明した半導体装置１００と類似する構造を有する。特に、半導体装置４００は、各ゲート電極２０の下方に膜厚の異なるゲート絶縁膜５０、５２が形成されている。
【００６５】
しかし、半導体装置４００におけるゲート絶縁膜５０、５２は、共に、酸化膜１０、高誘電率膜１２、窒化膜１４が積層された、３層構造となっている。また、図１８において左側の３層ゲート絶縁膜５２の膜厚は、右側の３層ゲート絶縁膜５２の膜厚より厚くなっている。具体的には、各３層ゲート絶縁膜５０、５２最下層の酸化膜１０の膜厚が異なっており、図１８において左側の３層ゲート絶縁膜５２における酸化膜１０の方が厚くなっている。
【００６６】
図１９は、この発明の実施の形態４における半導体装置４００の製造方法を説明するためのフロー図である。また、図２０〜図２３は、半導体装置４００の各製造工程における状態を説明するための断面模式図である。
【００６７】
実施の形態４における半導体装置４００の製造方法は、実施の形態３において説明した半導体装置３００の製造方法と類似するものである。しかし、半導体装置４００は、半導体装置３００と異なり、高誘電率膜１２上に窒化膜１４を有するため、この窒化膜１４に関する部分において、製造方法が異なっている。
以下、図１９〜図２３を用いて、この発明の実施の形態４における半導体装置の製造方法について説明する。
【００６８】
まず、実施の形態３のステップＳ３０２〜Ｓ３０６同様に、ＳＴＩ４、及び、ＷＥＬＬが形成されたＳｉ基板２上に、酸化膜１０及び高誘電率膜１２を形成する（ステップＳ４０２〜Ｓ４０６）。その後、図２０に示すように、高誘電率膜１２上に、実施の形態１のステップＳ１０８と同様と同様に、窒化膜１４を形成する（ステップＳ４０８）。
【００６９】
次に、図２１に示すように、膜厚の薄いゲート絶縁膜５０を形成する領域（図２１においては、右側）にレジストマスク３０を形成する（ステップＳ４１０）。ここでは、実施の形態１のステップＳ１１０と同様に、レジスト塗布、露光、現像の通常のレジスト工程によりレジストマスク３０を形成する。
【００７０】
次に、レジストマスク３０をマスクとして、図２１の矢印３２に示すように、イオン注入を行う（ステップＳ４１０）。ここでは、実施の形態３のステップＳ３１０と同様に、窒素イオン、酸素イオンの順に、注入をおこなう。これにより、酸化膜１０において、図２２に示すように、膜厚の厚いゲート絶縁膜５２を形成する領域側（図２２においては、左側）の膜厚が厚くなる。
【００７１】
次に、図２２〜図２３に示すように、実施の形態３のステップＳ３１２〜Ｓ３２０と同様に、ゲート電極２０の形成（ステップＳ４１４）、ゲート絶縁膜５０、５２の加工（ステップＳ４１６）、エクステンションの形成（ステップＳ４１８）、サイドウォール２２の形成（ステップＳ４２０）、ソース・ドレイン６の形成（ステップＳ４２２）を行う。また、ゲート電極２０等を埋め込む絶縁膜２４及びホールの形成、配線金属２６の埋め込み等を行い、図１８に示すような半導体装置４００を得ることができる。
【００７２】
以上説明したように、実施の形態４においても、実施の形態１〜３において説明した半導体装置１００〜３００と同様に、膜種、膜厚の異なるゲート絶縁膜を有する半導体装置４００を得ることができる。また、膜厚の異なるゲート絶縁膜を形成する場合にも、各領域を、精度良く確定し、再現性高く、高精度に絶縁膜を形成することができる。
【００７３】
また、実施の形態４では、実施の形態３において述べたのと同様に、ゲート絶縁膜を除去するためのレジスト工程を省略することができる。従って、界面や界面付近の酸化膜に、レジスト工程を施さずに、膜厚の異なるゲート絶縁膜５０、５２を形成することができる。これにより、信頼度の高いゲート絶縁膜を得ることができ、半導体装置の信頼性を向上させることができる。
【００７４】
また、実施の形態３の場合に加え、実施の形態４では、高誘電率膜１２上に、窒化膜１４を形成している。従って、ゲート電極２０から、高誘電率膜１２内に不純物が拡散するのを、より効果的に抑えることができる。これにより、信頼度の高いゲート絶縁膜５０、５２を得ることができ、半導体装置の信頼性を向上させることができる。
【００７５】
なお、実施の形態４においても、２つのゲート絶縁膜５０、５２を形成する場合について説明した。しかし、実施の形態１〜３においても述べた通り、この発明はこれに限らず、複数種類のゲート絶縁膜を有するものに用いることができる。更に、実施の形態１〜４の工程を、適宜、組み合わせることにより、２層、３層あるいはそれ以上の積層絶縁膜や、単層の絶縁膜等、それぞれに、膜種、膜厚の異なる複数の絶縁膜を同一の基板上に、再現性高く、かつ、精度良く形成することができる。
その他は、実施の形態１〜３と同様であるから説明を省略する。
【００７６】
なお、この発明において、第１の絶縁膜には、例えば、実施の形態１、３、４における酸化膜１０や、実施の形態２における窒化膜４０が該当する。また、第２の絶縁膜には、例えば、実施の形態１、２、４における窒化膜１４が該当し、第３の絶縁膜には、例えば、実施の形態１、２におけるゲート絶縁膜１８が該当する。
【００７７】
また、この発明において、３層絶縁膜には、例えば、実施の形態１、２における３層ゲート絶縁膜１６、３８が該当する。また、積層絶縁膜には、例えば、実施の形態３における２層ゲート絶縁膜４２、４４、あるいは、実施の形態４における３層ゲート絶縁膜５０、５２が該当する。また、この発明において、第１の領域には、例えば、実施の形態１、２においてレジストマスク３０を形成した領域（各図においては、右側）が該当し、第２の領域には、例えば、実施の形態３、４において、レジストマスク３６を形成した領域（各図においては、右側）が該当する。
【００７８】
また、例えば、実施の形態１、２において、ステップＳ１０４〜Ｓ１０８を実行することにより、この発明の、３層絶縁膜形成工程が、ステップＳ１１０を実行することによりレジストマスク形成工程が、ステップＳ１１２を実行することにより、イオン注入工程が、ステップＳ１１６を実行することにより、３層絶縁膜除去工程が、ステップＳ１１４を実行することにより、レジストマスク除去工程が、ステップＳ１２０を実行することにより第３絶縁膜形成工程が実行される。
【００７９】
また、例えば、実施の形態１、２において、ステップＳ１１８を実行することにより、薄膜化工程が、ステップＳ１２４を実行することにより第３絶縁膜除去工程が、ステップＳ１２６を実行することにより、配線形成工程が実行される。
【００８０】
また、例えば、実施の形態３、４において、ステップＳ３０４〜Ｓ３０６あるいはステップＳ４０４〜Ｓ４０８を実行することにより、この発明における、積層絶縁膜形成工程が、ステップＳ３０８あるいは、Ｓ４１０を実行することにより、レジストマスク形成工程が、また、ステップＳ３１０あるいはＳ４１２を実行することにより、イオン注入工程が実行される。
【００８１】
また、例えば、実施の形態３、４において、ステップＳ３１２あるいはＳ４１４を実行することにより、この発明の配線形成工程が実行される。
【００８２】
【発明の効果】
以上説明したように、この発明においては、３層絶縁膜を形成した後、この絶縁膜に選択的にイオン注入を行い、このイオン注入を行った部分の３層絶縁膜を除去する。さらに、この３層絶縁膜を除去した部分に、新たに絶縁膜を形成する。このようにして、異なる膜厚、膜種の絶縁膜を形成する領域を、精度良く区画して、異なる膜種、膜厚の絶縁膜を再現性高く、高精度に形成することができる。従って、デバイス特性の良い半導体装置を得ることができる。
【００８３】
また、この発明においては、積層絶縁膜を形成した後、選択的にイオン注入を行うことにより、その部分の積層絶縁膜の下層の絶縁膜の膜厚を増加させることができる。従って、異なる膜厚の絶縁膜を形成する領域を、精度良く区画して、異なる膜種、膜厚の絶縁膜を形成することができる。従って、デバイス特性の良い半導体装置を得ることができる。また、このようにすれば、積層絶縁膜を除去するレジスト剥離工程を用いなくてよいため、基板に与えるダメージを抑えることができる。従って、信頼度の高いゲート絶縁膜を形成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図１２】この発明の実施の形態３における半導体装置を説明するための断面模式図である。
【図１３】この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
【図１４】この発明の実施の形態３における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図１５】この発明の実施の形態３における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図１６】この発明の実施の形態３における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図１７】この発明の実施の形態３における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図１８】この発明の実施の形態４における半導体装置を説明するための断面模式図である。
【図１９】この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。
【図２０】この発明の実施の形態４における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図２１】この発明の実施の形態４における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図２２】この発明の実施の形態４における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【図２３】この発明の実施の形態４における半導体装置の製造工程の１過程における状態を説明するための断面模式図である。
【符号の説明】
１００、２００、３００ 半導体装置
２ Ｓｉ基板
４ 素子分離領域（ＳＴＩ）
６ ソース・ドレイン領域
１０ 酸化膜
１２ 高誘電率膜
１４ 窒化膜
１６ ３層ゲート絶縁膜
１８ ゲート絶縁膜（酸化膜）
２０ ゲート電極
２２ サイドウォール
２４ 層間絶縁膜
２６ 配線金属
３０ レジストマスク
３２ イオン
３６ レジストマスク
３８ ３層ゲート絶縁膜
４０ 窒化膜
４２、４４ ２層ゲート絶縁膜
５０、５２ ３層ゲート絶縁膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device. More specifically, the present invention relates to a method for manufacturing a semiconductor device including insulating films having different thicknesses on the same base substrate.
[0002]
[Prior art]
In recent years, as the demand for reducing the number of components used for products using semiconductor devices has increased, the demand for integrating various functions in one device has been increasing in semiconductor devices. In order to meet such demands, the necessity of mixing circuits having different functions or circuits using different voltages into one semiconductor device has been increased, and therefore, a high transistor capability is secured on the same substrate. For this purpose, it is necessary to form a semiconductor having a small gate oxide film thickness and a semiconductor having a large gate oxide film thickness for ensuring reliability against a high voltage.
[0003]
As a method of forming such gate insulating films having different film thicknesses, the following method is generally known.
First, SiO 2 is formed on a Si substrate by thermal oxidation or the like. 2 Form a film. Next, a resist mask is formed in a region where a thick gate insulating film is to be formed. 2 The film is removed by etching. After that, thermal oxidation is performed on the region where the gate insulating film has been removed to form a thin gate insulating film. At this time, since the oxidation is performed simultaneously in the region where the thick oxide film masked by the resist mask is formed, the thickness of the gate insulating film is further increased in this region. In this manner, two types of gate insulating films having different thicknesses are formed (for example, see Reference Document 1).
[0004]
By the way, the demand for miniaturization of products using the semiconductor device is also increasing, and the demand for miniaturization of the semiconductor device itself is also increasing. With the miniaturization of this semiconductor device, the gate insulating film is also becoming thinner. However, as the thickness of the gate insulating film becomes thinner, the tunnel current increases, and the conventional SiO 2 2 It is difficult to deal with the gate insulating film made of such as. Therefore, studies have been made on using, for example, a high dielectric constant film as a gate insulating film as an insulating film material.
[0005]
[Patent Document 1]
JP 2001-284463 A
[0006]
[Problems to be solved by the invention]
However, it is difficult to form extremely thin insulating films having different thicknesses on the same substrate with good reproducibility and high accuracy by the above-described method.
In particular, high-dielectric-constant films are difficult to process, and a film-forming method, such as thermal oxidation or thermal nitridation, that does not have very high film thickness controllability is often used. Therefore, when a high dielectric constant film is used, it is more difficult to form gate insulating films having different thicknesses.
In particular, as described above, in the case where the step of forming an insulating film using a resist mask is included, controllability of the film may be impaired by the resist peeling step. In general, in resist stripping, the silicon substrate is exposed to plasma, so that the silicon substrate is greatly damaged, and in particular, the reliability of the gate film is greatly lost.
[0007]
Therefore, according to the present invention, insulating films of different film types and film thicknesses can be formed with good reproducibility and accuracy on the same substrate of a semiconductor device, and loss of controllability and reliability of the film can be suppressed. It is an object of the present invention to provide an improved method of manufacturing a semiconductor device.
[0008]
The present invention also proposes an improved method of manufacturing a semiconductor device in order to form an insulating film with good controllability of film thickness control even when a high dielectric constant film is used as the insulating film.
[0009]
[Means for Solving the Problems]
Therefore, in the method of manufacturing a semiconductor device according to the present invention, the first insulating film, the high dielectric constant film on the first insulating film, and the second insulating film on the high dielectric constant film are provided on the substrate. A three-layer insulating film forming step of forming a three-layer insulating film consisting of:
Forming a resist mask covering a first region on the surface of the three-layer insulating film;
An ion implantation step of implanting ions into the three-layer insulating film using the resist mask as a mask;
A three-layer insulating film removing step of removing the three-layer insulating film in the ion-implanted portion;
A resist mask removing step of removing the resist mask,
A third insulating film forming step of forming a third insulating film on the surface of the three-layer insulating film in the first region and the surface of the substrate from which the three-layer insulating film has been removed. is there.
[0010]
Alternatively, the method for manufacturing a semiconductor device according to the present invention further includes a step of forming a laminated insulating film including a first insulating film and a high dielectric constant film on the first insulating film on a substrate;
Forming a resist mask in a second region of the laminated insulating film;
Using the resist mask as a mask, selectively implanting ions into the laminated insulating film to increase the thickness of the first insulating film in the ion-implanted portion. Device manufacturing method.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In each of the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will be omitted or simplified.
[0012]
Embodiment 1 FIG.
FIG. 1 is a schematic sectional view illustrating a semiconductor device 100 according to the first embodiment of the present invention.
As shown in FIG. 1, in a semiconductor device 100, an element isolation region (STI) 4 is formed on a Si substrate 2. The region defined by the STI 4 is doped with impurities to form a WELL.
[0013]
Source / drain regions 6 are formed in portions of the Si substrate 2 separated by the STI 4. For the sake of simplicity, in the embodiment of the present specification, a description will be given of a case where the STI 4 is divided into two sections and two sets of source / drain regions 6 are formed. This shows a state in which a pair of source / drain regions 6 are formed. However, in an actual semiconductor device, two or more source / drain regions are formed as necessary.
[0014]
A three-layer gate having a three-layer structure including an oxide film 10, a high dielectric constant film 12, and a nitride film 14 is provided on the Si substrate 2 between one set of source and drain of the two sets of source / drain regions 6. An insulating film 16 is formed. Oxide film 10 has a thickness of about 0.5 to 2.0 nm. The high dielectric constant film 12 is made of HfO 2 Is formed using The film thickness of the high dielectric constant film 12 is about 1.5 to 7.0 nm. Further, the thickness of the nitride film 14 is about 0.5 to 1.5 nm. The total thickness of the three-layer gate insulating film 16 is set to be about 1.0 to 5.0 nm as an equivalent oxide thickness (effective oxide film equivalent value (EOT)).
[0015]
On the other hand, a gate insulating film 18 made of an oxide film is formed on the Si substrate 2 between the source and the drain of the other source / drain region 6. The thickness of the gate insulating film (oxide film) 18 is about 1.0 to 5.0 nm.
[0016]
A gate electrode 20 is formed on each of the gate insulating films 16 and 18. Further, side walls 22 are formed on the side walls of the gate insulating films 16 and 18 and the gate electrode 20, respectively. Further, an interlayer insulating film 24 is formed on the surface of the Si substrate 2 so as to bury the gate insulating films 16 and 18, the gate electrode 20 and the sidewall 22. Further, a hole penetrating from the surface to the source / drain region 6 is formed in the interlayer insulating film 24, and a wiring metal 26 is embedded in the hole.
[0017]
In the semiconductor device 100 having the above-described structure, the gate insulating film 18 is generally an insulating film having a single equivalent oxide film and a relatively large equivalent oxide thickness. Therefore, it can be used as a semiconductor corresponding to a case where it is necessary to guarantee high reliability against a high voltage. The other three-layer gate insulating film 16 is a gate insulating film having a thin equivalent oxide thickness and can be used as a semiconductor corresponding to a case where high transistor performance is required. As described above, in the semiconductor device 100, the gate insulating films 16 and 18 having different thicknesses are formed, so that the semiconductor device 100 can cope with multifunctionalization.
[0018]
FIG. 2 is a flowchart illustrating a method for manufacturing semiconductor device 100 according to the first embodiment of the present invention. FIGS. 3 to 10 are schematic cross-sectional views for describing states in respective manufacturing steps of the semiconductor device 100 according to the first embodiment.
Hereinafter, a method for manufacturing the semiconductor device 100 according to the first embodiment of the present invention will be described with reference to FIGS.
[0019]
First, an STI 4 is formed on the Si substrate 2, and impurities are implanted into a portion sandwiched between the STIs 4 to form a WELL (step S102). Thereafter, an oxide film 10 is formed on the surface of the Si substrate 2 in this state (Step S104). Here, oxide film 10 having a thickness of about 0.5 to 2.0 nm is formed by thermal oxidation.
[0020]
Next, the high dielectric constant film 12 is formed on the oxide film 10 (Step S106). The high dielectric constant film 12 is formed to have a thickness of 1.5 to 7.0 nm by CVD (Chemical Vapor Deposition) method continuously or within a short time after the formation of the oxide film 10. Here, the film material of the high dielectric constant film 12 is HfO 2 Is used.
[0021]
Next, the nitride film 14 is formed on the high dielectric constant film 12 (Step S108). The nitride film 14 is formed to a thickness of about 0.5 to 1.5 nm. The nitride film 14 is desirably a film having a composition such that the etching selectivity with respect to the oxide film 10 can be selected.
[0022]
As described above, as shown in FIG. 3, a film laminated in three layers is formed. Here, the total thickness of the three layers has an oxide film equivalent value (EOT) of about 1.0 to 5.0 nm. This three-layer film is processed later by etching or the like to form a three-layer gate insulating film 16.
[0023]
Next, as shown in FIG. 4, a resist mask 30 is formed on the nitride film 14 in a region where the thick gate insulating film is to be formed (the right side in FIGS. 1 and 3 to 10) (step). S110). Here, the resist mask 30 is formed by applying a resist on the nitride film 14 and performing exposure and development in a usual process. At this time, the resist film thickness is set to a sufficient film thickness so as not to transmit ions in the subsequent ion implantation.
[0024]
Using the resist mask 30 thus formed as a mask, ion implantation is performed as shown by an arrow 32 in FIG. 4 (Step S112). Here, first, nitrogen ions are converted to high energy of about 100 eV to several keV and 1 × 10 Thirteen cm -2 ~ 1 × 10 Fifteen cm -2 The implantation is performed at a high dose. Thereafter, oxygen ions are converted to high energy of about 100 eV to several keV and 1 × 10 Thirteen cm -2 ~ 1 × 10 Fifteen cm -2 A large dose is implanted over the entire body at a high dose. The implantation energy and dose are sufficient to oxidize the nitride film 14. As a result, the portions of the nitride film 14 and the high dielectric constant film 12 that are not covered with the resist mask 30 are damaged by the large dose and energy of the ion implantation, and are transformed into a more oxygen-rich state.
[0025]
Next, as shown in FIG. 5, the resist mask 30 is removed (step S114), and the portion damaged by the ion implantation (that is, the portion not covered with the resist mask 30). The three-layer gate insulating film 16 composed of the nitride film 14, the high dielectric constant film 12, and the oxide film 10 (on the left side) is removed (Step S116). Here, the nitride film 14 selectively oxidized by the ion implantation is removed by etching, and the high dielectric constant film 12 and the oxide film 10 are removed using the nitride film 14 remaining without the ion implantation as a hard mask. Thereby, the three-layer gate insulating film 16 in the portion where the ion implantation has been performed can be selectively removed.
[0026]
Next, the nitride film 14 remaining on the high dielectric constant film 12 is etched so as to have a predetermined thickness (step S118). Thereby, the entire thickness of the three-layer gate insulating film 16 can be adjusted to a desired thickness.
[0027]
Next, as shown in FIG. 6, an oxide film 18 is formed (Step S120). Here, the oxide film 18 is formed by thermal oxidation so that the gate insulating film 16 is removed and the Si substrate 2 is exposed (the left side in FIG. 6) and the nitride film 14 of the three-layer gate insulating film 16 (FIG. 6). Is formed on the right side). Here, HfO which is a material of the high dielectric constant film 12 is used. 2 Has a property of being greatly deteriorated by heat, so the processing temperature is kept at a low temperature of about 700 to 900 ° C. In the portion where the three-layer gate insulating film 16 has been removed (the right side in FIG. 6), the oxide film 18 has a thickness of about 1.0 to 1.5 nm.
[0028]
Next, as shown in FIG. 7, a resist mask 36 is formed on the side from which the gate insulating film 16 has been removed (the left side in FIG. 7) (step S122). The resist mask 36 is formed by first applying a resist to one surface and performing exposure and development processes, as in the case of forming the resist mask 30 described above.
[0029]
Next, as shown in FIG. 8, using the resist mask 36 as a mask, the oxide film 18 on the three-layer gate insulating film 16 is removed (Step S124). Here, the nitride film 14 on the three-layer gate insulating film 16 functions as a stopper film.
[0030]
Next, as shown in FIG. 9, the gate electrode 20 is formed (Step S126). Here, first, a polysilicon film is formed on the gate insulating films 16 and 18 as an electrode material. Thereafter, a resist mask is formed by a resist process, and the polysilicon film is etched using the resist mask as a mask. Thus, a gate electrode 20 having a width of about 30 nm is formed. At this time, the three-layer gate insulating film 16 and the gate insulating film 18 function as an etching stopper. The gate insulating film 16 and the gate insulating film 18 are also processed by etching to the same width as the gate electrode 20 of 30 nm (step S128).
[0031]
Next, as shown in FIG. 10, ion implantation is performed to form extensions (step S130). After that, the sidewalls 22 are formed on the sidewalls of the gate electrode 20 and the gate insulating films 16 and 18 (Step S132). The source / drain region 6 is formed again by performing ion implantation and impurity implantation (step S134).
[0032]
After the source / drain regions 6 and the gate insulating films 16 and 18 and the gate electrodes 20 and the like between them are formed in this manner, formation of an interlayer insulating film 24, formation of holes, embedding of a wiring metal 26, and the like are performed. As shown in FIG. 1, the semiconductor device 100 is formed.
[0033]
As described above, according to the first embodiment, when the gate insulating films 16 and 18 are formed, after the three-layer film for the three-layer gate insulating film 16 including the high dielectric constant film 12 is stacked, By performing ion implantation in the region where the insulating film is to be formed, the three-layer film in this portion can be selectively and easily removed. After removing the three-layer film, a relatively thick gate insulating film 18 is formed. In this way, even when a high-dielectric-constant film 12 is partially used and gate insulating films having different film types and film thicknesses are formed, each region is determined with high accuracy and high reproducibility is obtained. The insulating film can be formed with high accuracy.
[0034]
In the first embodiment, the oxide film 10 is formed between the high dielectric constant film 12 and the Si substrate 2 in the gate insulating film 16. Thereby, diffusion of impurities from the high dielectric constant film 12 to the Si substrate 2 can be suppressed. Further, a nitride film 14 is formed between the gate electrode 20 and the high dielectric constant film 12. Thus, impurity diffusion from the gate electrode 20 to the high dielectric constant film 12 can be suppressed, and depletion of the gate can be suppressed. Therefore, the reliability of the semiconductor device 100 can be improved.
[0035]
In the first embodiment, the case where oxide film 10 is formed as the lowermost layer of three-layer gate insulating film 16 has been described. However, in the present invention, the lowermost layer is not limited to the oxide film. The lowermost insulating film may be another insulating film such as a nitride film, for example, as long as it can suppress impurity diffusion from the high dielectric constant film 12 to the Si substrate 2. Similarly, the present invention is not limited to the case where the uppermost layer is the nitride film 14, but may be an oxide film or the like as long as impurity diffusion from the gate electrode 20 to the high dielectric constant film 12 can be suppressed. Other insulating films may be used. Further, in the present invention, the gate insulating film 18 is not limited to an oxide film, but may be another insulating film such as a nitride film.
[0036]
Further, in the first embodiment, the case where oxide film 10 is formed by thermal oxidation has been described. However, the present invention is not limited to this. For example, an oxide film may be formed by dry oxidation at about 800 ° C. to 1200 ° C., radical oxidation using low-temperature plasma, or ozone. . However, since it is desirable that the oxide film 10 be as thin as possible, it is preferable that the oxide film 10 can have a thickness of about 0.5 to 2.0 nm. Alternatively, a film in which nitrogen is introduced can be used as the oxide film. In this case, the amount of nitrogen to be introduced is preferably about 25 atom% or less in consideration of a decrease in mobility at the interface.
[0037]
In the first embodiment, the high dielectric constant film 12 is made of HfO 2 However, the present invention is not limited to this case. As the high dielectric constant film 12, a film having a dielectric constant of 3.9 or more, more preferably a film having a dielectric constant of about 10 to 25 may be selected. 2 O 3 , HfSiO x , HfAlO or the like can be used. However, it is desirable that the high-dielectric-constant film material is processed at a relatively low temperature, and it is essential that the processing temperature is appropriately changed greatly depending on the type of the high-dielectric-constant film. Specifically, for example, Al 2 O 3 Can withstand relatively high temperatures, but HfO 2 Or HfSiO x And the like are greatly degraded by heat, and therefore, it is necessary to pay attention to the processing temperature. In addition, the treatment at a high temperature may have an adverse effect such as an increase in the oxide film 10 underlying the high dielectric constant film 12 in the oxidation step. Therefore, depending on the type of the high dielectric constant film 12, a low temperature oxide film may be deposited. Or a process such as deposition of a nitride film is required.
[0038]
In the present invention, the thicknesses of the three-layer gate insulating film 16 and the gate insulating film 18 are not limited to the thicknesses described in the first embodiment. The thickness of each film may be a thickness that can ensure the functions required for each film, such as prevention of diffusion of impurities.
[0039]
Further, in the first embodiment, the case where oxygen ions are implanted after nitrogen ions are implanted during ion implantation (step S112) has been described. This is because the nitride film 14 can be effectively damaged by implanting nitrogen ions in advance, and the nitride film 14 can be easily removed in a later step. Nitrogen remains in the Si substrate 2, and when an oxide film (gate insulating film 18) is formed later (Step S120), a high-quality oxide film can be formed. This is also preferable. However, the present invention is not limited to this, and only oxygen ions may be implanted. Even in this case, the nitride film 14 can be damaged and removed. Further, for example, an impurity which is heavier than argon ions, arsenic ions, germanium ions, or the like may be implanted. In the first embodiment, the case where the ion implantation is performed once has been described, but the ion implantation may be performed in several stages.
[0040]
Further, the first embodiment has described the case including the step of etching the nitride film 14 of the three-layer gate insulating film 16 to a desired thickness (step S118). However, in the present invention, it is not necessary to include such a step as long as the three-layer gate insulating film 16 is formed to have an appropriate thickness from the beginning.
[0041]
In addition, when the oxide film (gate insulating film 18) is formed (step S120), thermal oxidation is used, but the present invention is not limited to thermal oxidation. The gate insulating film may be formed by selecting an appropriate method in consideration of the type of the film to be formed and the required film thickness. For example, wet oxidation at about 700 to 900 ° C. or 700 ° C. A material that forms a relatively thick oxide film by dry oxidation at about 1200 ° C. may be used.
[0042]
In the first embodiment, the case where the gate electrode 20 is formed to have a width of 30 nm using polysilicon has been described. However, the present invention is not limited to this. The width of the gate electrode 20 may be appropriately set to a required width. Further, as a material of the gate electrode 20, for example, an amorphous silicon may be used. Also, as a method of forming such a material film for an electrode, a case in which a polysilicon film is formed at a temperature of about 400 to 600 ° C. has been described. For example, a material film may be formed by another method. Further, in order to prevent depletion peculiar to a silicon material, a metal single layer or a gate electrode having a stacked structure may be used.
[0043]
In the first embodiment, the case has been described in which the gate insulating films 16 and 18 having different thicknesses are formed one by one, and the gate electrodes 20 and the like are formed correspondingly. However, the present invention is not limited to this, and can also be used for forming two or more gate insulating films and gate electrodes on a Si substrate. Further, the film thickness is not limited to two, and a plurality of gate insulating films having different film thicknesses can be formed with high accuracy by repeatedly using the method described in Embodiment 1.
[0044]
In the first embodiment, the case where insulating films of different thicknesses and film types are formed on the Si substrate 2 and used as the gate insulating films 16 and 18 has been described. However, the present invention is not limited to the formation of a gate insulating film, and can be applied to a case where it is necessary to form insulating films of different thicknesses and types on one base substrate.
[0045]
Embodiment 2 FIG.
FIG. 11 is a schematic cross-sectional view illustrating a semiconductor device 200 according to the second embodiment of the present invention.
As shown in FIG. 11, a semiconductor device 200 according to the second embodiment is similar to the semiconductor device 100 described in the first embodiment. In particular, also in the semiconductor device 200, the gate insulating films 38 and 18 having different thicknesses are formed below the gate electrodes 20 respectively. The thick gate insulating film 38 (right side in FIG. 11) has a three-layer structure.
[0046]
However, in the semiconductor device 200, the three-layer gate insulating film 38 is configured by stacking the high dielectric constant film 12 and the nitride film 14 on the nitride film 40. That is, the oxide film 10 is the lowermost insulating film of the three-layer gate insulating film 16 of the semiconductor device 100, whereas the nitride film 40 is the lowermost layer of the three-layer gate insulating film 38 of the semiconductor device 200. Is formed.
[0047]
The method for manufacturing the semiconductor device 200 is similar to the method for manufacturing the semiconductor device 100. However, in the manufacturing process of the semiconductor device 200, a nitride film 40 is formed instead of forming the oxide film 10 as the lowermost layer of the three-layer gate insulating film 16 in the manufacturing process of the semiconductor device 100 (Step S104). At this time, the nitride film 40 is formed to a thickness of 0.5 to 2.0 nm by radical nitridation using plasma radicals.
Other manufacturing steps are performed in the same steps as in the method described in the first embodiment, and the semiconductor device 200 is formed.
[0048]
As described above, also in the second embodiment, as in the semiconductor device 100 described in the first embodiment, it is possible to obtain the semiconductor device 200 having the gate insulating films with different types and thicknesses. At this time, even when forming gate insulating films having different film types and film thicknesses, each region can be determined with high accuracy, and the insulating film can be formed with high reproducibility and high accuracy.
[0049]
In the second embodiment, the lowermost layer of the three-layer gate insulating film 38 is the nitride film 40. On the other hand, the gate insulating film 18 is an oxide film. In this manner, completely different types of films can be formed on each gate insulating film. Further, since the nitride film 40 has a higher dielectric constant than the oxide film, the equivalent oxide film thickness can be reduced while securing the physical film thickness. Further, the nitride film 40 is formed between the high dielectric constant film 12 and the Si substrate 2. Thereby, similarly to the case where oxide film 10 is formed, diffusion of impurities from high dielectric constant film 12 to Si substrate 2 can be suppressed. Therefore, the reliability of the semiconductor device 100 can be improved.
The other parts are the same as those in the first embodiment, and the description is omitted.
[0050]
Embodiment 3 FIG.
FIG. 12 is a schematic sectional view illustrating a semiconductor device 300 according to the third embodiment of the present invention.
As shown in FIG. 12, the semiconductor device 300 is similar to the semiconductor device 100 described in the first embodiment. In particular, also in the semiconductor device 300, similarly to the first embodiment, gate insulations 42 and 44 having different thicknesses are formed below the wiring 20.
[0051]
However, in the semiconductor device 300, both the gate insulating films 42 and 44 have a two-layer structure of the oxide film 10 and the high dielectric constant film 12. In the thinner two-layer gate insulating film 42 (right side in FIG. 12), the oxide film 10 has a thickness of 0.5 to 2. The high dielectric constant film 12 has a thickness of about 2.0 to 7.0 nm. The EOT of the two-layer gate insulating film 42 is about 1.0 nm to 5.0 nm. In the thicker two-layer gate insulating film 44 (the left side in FIG. 12), the oxide film 10 is formed to be thicker than the oxide film 10 of the two-layer gate insulating film 42. .
[0052]
FIG. 13 is a flowchart illustrating a method of manufacturing semiconductor device 300 according to the third embodiment. FIGS. 14 to 17 are schematic cross-sectional views for describing states in respective manufacturing steps of the semiconductor device 300.
Hereinafter, a method for manufacturing the semiconductor device 300 according to the third embodiment of the present invention will be described with reference to FIGS.
[0053]
First, as shown in FIG. 14, similarly to steps S102 to S106 of the first embodiment, an STI 4 and a WELL are formed on a Si substrate 2 (step S302), and thereafter, an oxide film is formed on the Si substrate 2. 10 and the high dielectric constant film 12 are formed (Steps S304, S306).
[0054]
Next, as shown in FIG. 15, a resist mask 30 is formed on the side of the region where the thin gate insulating film 42 is to be formed (the right side in FIGS. 12 and 14 to 17) (step S308). Here, similarly to step S110 of the first embodiment, a resist mask is formed by a normal resist process of resist application, exposure, and development.
[0055]
Next, as shown by an arrow 32 in FIG. 15, ion implantation is performed using the resist mask 30 as a mask (step S310). Here, first, nitrogen ions are implanted, and then oxygen ions are implanted deeply and widely throughout at a high energy and a high dose of 100 eV to several keV. Thus, in the portion where the resist mask 30 is not formed, the thickness of the oxide film 10 at the interface between the oxide film 10 and the Si substrate 2 is increased. In addition, oxygen vacancies in the high dielectric constant film 12 are compensated by implantation of oxygen ions. In addition, by implanting nitrogen ions, diffusion of impurities from a gate electrode 20 to be formed later can be suppressed.
[0056]
Next, as shown in FIG. 16, the gate electrode 20 is formed on the high dielectric constant film 12 (Step S312). Subsequently, the gate insulating films 42 and 44 are also etched (step S314). The gate electrode 20 and the gate insulating films 42 and 44 are processed in the same manner as in steps S126 and S128 in the first embodiment, after the formation of the polysilicon film and the formation of the resist mask, the formation of the polysilicon film and the high dielectric constant film 12 Is performed by etching the oxide film 10. At this time, the width of each gate electrode 20 and the gate insulating films 42 and 44 is about 30 nm. As shown in FIG. 16, in etching the high dielectric constant film 12, the lowermost oxide film 10 functions as an etching stopper.
[0057]
Next, as shown in FIG. 17, steps S130 to S134, extensions, sidewalls 22, and source / drain regions 6 of the first embodiment are formed (steps S316 to S320). Thereafter, as in the first embodiment, an interlayer insulating film 24 is formed on the Si substrate 2 so as to bury the gate electrode 20 and the like, and then holes are formed, a wiring metal 26 is buried, and the like. A semiconductor device 300 as shown is formed.
[0058]
As described above, also in the third embodiment, as in the semiconductor device 100 described in the first embodiment, it is possible to obtain the semiconductor device 300 having the gate insulating films having different thicknesses. In addition, even when gate insulating films having different thicknesses are formed, each region is determined with high accuracy, and the insulating film can be formed with high reproducibility and high accuracy.
[0059]
In the third embodiment, a portion where the thickness of the lowermost oxide film 10 is increased by ion implantation is formed, and a thick two-layer gate insulating film 44 is formed. Therefore, the gate insulating films 42 and 44 having different thicknesses can be formed on the interface and the oxide film near the interface without performing the resist process. Therefore, a highly reliable gate insulating film can be obtained, and the reliability of the semiconductor device can be improved.
[0060]
Further, by changing the conditions of the ion implantation, the oxide film 10 can have a desired thickness, and thus a gate insulating film having a desired thickness can be formed. In the case of increasing the film thickness, implantation with relatively high energy may be performed as compared with the case where damage is performed as in the first embodiment.
[0061]
In the present invention, the thicknesses and the forming methods of the two-layer gate insulating films 42 and 44 including the oxide film 10 and the high dielectric constant film 12 are not limited to those described in the third embodiment.
[0062]
In the third embodiment, the case where two gate insulating films 42 and 44 are formed has been described. However, as described in the first embodiment, the present invention can be used for a semiconductor device having two or more gate insulating films.
[0063]
In Embodiment 3, the case where oxygen ions are introduced after nitrogen ions are introduced has been described. However, the present invention is not limited to this, and may be one in which only oxygen ions are implanted.
Other configurations are the same as those in the first embodiment, and thus description thereof is omitted.
[0064]
Embodiment 4 FIG.
FIG. 18 is a schematic sectional view illustrating a semiconductor device 400 according to the fourth embodiment of the present invention.
As shown in FIG. 18, the semiconductor device 400 has a structure similar to the semiconductor device 100 described in the first embodiment. In particular, in the semiconductor device 400, gate insulating films 50 and 52 having different thicknesses are formed below each gate electrode 20.
[0065]
However, each of the gate insulating films 50 and 52 in the semiconductor device 400 has a three-layer structure in which the oxide film 10, the high dielectric constant film 12, and the nitride film 14 are stacked. In FIG. 18, the thickness of the left three-layer gate insulating film 52 is larger than the thickness of the right three-layer gate insulating film 52. Specifically, the thickness of the oxide film 10 at the lowermost layer of each of the three-layer gate insulating films 50 and 52 is different, and the oxide film 10 in the three-layer gate insulating film 52 on the left side in FIG. 18 is thicker. .
[0066]
FIG. 19 is a flowchart illustrating a method of manufacturing semiconductor device 400 according to the fourth embodiment of the present invention. 20 to 23 are schematic cross-sectional views for describing states in respective manufacturing steps of the semiconductor device 400.
[0067]
The method for manufacturing the semiconductor device 400 according to the fourth embodiment is similar to the method for manufacturing the semiconductor device 300 described in the third embodiment. However, unlike the semiconductor device 300, the semiconductor device 400 has the nitride film 14 on the high dielectric constant film 12, and therefore, the manufacturing method is different in a portion related to the nitride film 14.
Hereinafter, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS.
[0068]
First, the oxide film 10 and the high dielectric constant film 12 are formed on the Si substrate 2 on which the STI 4 and the WELL are formed, similarly to the steps S302 to S306 of the third embodiment (steps S402 to S406). Thereafter, as shown in FIG. 20, the nitride film 14 is formed on the high dielectric constant film 12 in the same manner as in Step S108 of the first embodiment (Step S408).
[0069]
Next, as shown in FIG. 21, a resist mask 30 is formed in a region where the thin gate insulating film 50 is to be formed (the right side in FIG. 21) (step S410). Here, as in step S110 of the first embodiment, the resist mask 30 is formed by a normal resist process of resist application, exposure, and development.
[0070]
Next, ion implantation is performed using the resist mask 30 as a mask, as shown by an arrow 32 in FIG. 21 (step S410). Here, similarly to step S310 of the third embodiment, implantation is performed in the order of nitrogen ions and oxygen ions. As a result, in oxide film 10, as shown in FIG. 22, the film thickness on the side of the region where thick gate insulating film 52 is formed (the left side in FIG. 22) is increased.
[0071]
Next, as shown in FIGS. 22 to 23, similarly to steps S312 to S320 of the third embodiment, formation of the gate electrode 20 (step S414), processing of the gate insulating films 50 and 52 (step S416), extension (Step S418), the formation of the sidewall 22 (Step S420), and the formation of the source / drain 6 (Step S422). In addition, the semiconductor device 400 as shown in FIG. 18 can be obtained by forming the insulating film 24 and the hole for filling the gate electrode 20 and the like, filling the wiring metal 26, and the like.
[0072]
As described above, also in the fourth embodiment, similarly to the semiconductor devices 100 to 300 described in the first to third embodiments, it is possible to obtain the semiconductor device 400 having the gate insulating films with different types and thicknesses. it can. In addition, even when gate insulating films having different thicknesses are formed, each region is determined with high accuracy, and the insulating film can be formed with high reproducibility and high accuracy.
[0073]
In the fourth embodiment, a resist step for removing the gate insulating film can be omitted as in the third embodiment. Therefore, the gate insulating films 50 and 52 having different thicknesses can be formed on the interface and the oxide film near the interface without performing the resist process. Thus, a highly reliable gate insulating film can be obtained, and the reliability of the semiconductor device can be improved.
[0074]
In the fourth embodiment, in addition to the third embodiment, the nitride film 14 is formed on the high dielectric constant film 12. Therefore, diffusion of impurities from the gate electrode 20 into the high dielectric constant film 12 can be more effectively suppressed. Thus, highly reliable gate insulating films 50 and 52 can be obtained, and the reliability of the semiconductor device can be improved.
[0075]
In the fourth embodiment, the case where two gate insulating films 50 and 52 are formed has been described. However, as described in the first to third embodiments, the present invention is not limited to this, and can be used for those having a plurality of types of gate insulating films. Further, by appropriately combining the steps of Embodiments 1 to 4, a plurality of layers having different film types and thicknesses, such as a two-layer, three-layer or higher-layer insulating film, a single-layer insulating film, and the like, respectively. Can be formed on the same substrate with high reproducibility and high accuracy.
Other configurations are the same as those in the first to third embodiments, and thus description thereof is omitted.
[0076]
In the present invention, the first insulating film corresponds to, for example, the oxide film 10 in the first, third, and fourth embodiments and the nitride film 40 in the second embodiment. The second insulating film corresponds to, for example, the nitride film 14 in the first, second, and fourth embodiments, and the third insulating film includes, for example, the gate insulating film 18 in the first and second embodiments. Applicable.
[0077]
In the present invention, the three-layer insulating film corresponds to, for example, the three-layer gate insulating films 16 and 38 in the first and second embodiments. The laminated insulating film corresponds to, for example, the two-layer gate insulating films 42 and 44 in the third embodiment or the three-layer gate insulating films 50 and 52 in the fourth embodiment. In the present invention, the first region corresponds to, for example, the region (the right side in each of the drawings) in which the resist mask 30 is formed in the first and second embodiments, and the second region includes, for example, In the third and fourth embodiments, the region where the resist mask 36 is formed (the right side in each drawing) corresponds to the region.
[0078]
Further, for example, in the first and second embodiments, by executing steps S104 to S108, the three-layer insulating film forming step of the present invention is executed, and by executing step S110, the resist mask forming step is executed in step S112. By performing, the ion implantation process performs step S116, the three-layer insulating film removing process performs step S114, and the resist mask removing process performs step S120. A film forming step is performed.
[0079]
Also, for example, in the first and second embodiments, by executing step S118, the thinning step is executed, by executing step S124, the third insulating film removing step is executed, and by executing step S126, the wiring is formed. The process is performed.
[0080]
Further, for example, by performing steps S304 to S306 or steps S404 to S408 in the third and fourth embodiments, the laminated insulating film forming step in the present invention can be performed by performing step S308 or S410, and The ion implantation step is performed by executing the mask forming step and step S310 or S412.
[0081]
Further, for example, in the third and fourth embodiments, by executing step S312 or S414, the wiring forming step of the present invention is executed.
[0082]
【The invention's effect】
As described above, in the present invention, after a three-layer insulating film is formed, ions are selectively implanted into the insulating film, and the three-layer insulating film in the portion where the ions are implanted is removed. Further, an insulating film is newly formed in a portion where the three-layer insulating film has been removed. In this manner, regions in which insulating films of different thicknesses and film types are to be formed are accurately partitioned, and insulating films of different film types and thicknesses can be formed with high reproducibility and high accuracy. Therefore, a semiconductor device with good device characteristics can be obtained.
[0083]
Further, in the present invention, by selectively performing ion implantation after the formation of the stacked insulating film, the thickness of the insulating film below the stacked insulating film in that portion can be increased. Therefore, regions in which insulating films having different thicknesses are to be formed can be accurately partitioned to form insulating films having different film types and thicknesses. Therefore, a semiconductor device with good device characteristics can be obtained. In addition, this eliminates the need for a resist stripping step of removing the laminated insulating film, so that damage to the substrate can be suppressed. Therefore, a highly reliable gate insulating film can be formed.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view illustrating a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a flowchart illustrating a method for manufacturing a semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 5 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 7 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 8 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 9 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 10 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
FIG. 11 is a schematic sectional view illustrating a semiconductor device according to a second embodiment of the present invention.
FIG. 12 is a schematic sectional view illustrating a semiconductor device according to a third embodiment of the present invention.
FIG. 13 is a flowchart illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 14 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the third embodiment of the present invention.
FIG. 15 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the third embodiment of the present invention.
FIG. 16 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the third embodiment of the present invention.
FIG. 17 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the third embodiment of the present invention.
FIG. 18 is a schematic sectional view illustrating a semiconductor device according to a fourth embodiment of the present invention.
FIG. 19 is a flowchart illustrating a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 20 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention.
FIG. 21 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention.
FIG. 22 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention.
FIG. 23 is a schematic cross-sectional view for illustrating a state in one step of the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention.
[Explanation of symbols]
100, 200, 300 semiconductor device
2 Si substrate
4 Element isolation region (STI)
6. Source / drain regions
10 Oxide film
12 High dielectric constant film
14 Nitride film
16 Three-layer gate insulating film
18 Gate insulating film (oxide film)
20 Gate electrode
22 Sidewall
24 Interlayer insulation film
26 Wiring metal
30 resist mask
32 ions
36 Resist mask
38 Three-layer gate insulating film
40 nitride film
42, 44 Two-layer gate insulating film
50, 52 Three-layer gate insulating film

Claims (13)

基板に、第１の絶縁膜、及び、前記第１の絶縁膜上の高誘電率膜、及び、前記高誘電率膜上の第２の絶縁膜からなる３層絶縁膜を形成する３層絶縁膜形成工程と、
前記３層絶縁膜表面の第１の領域を覆うレジストマスクを形成するレジストマスク形成工程と、
前記レジストマスクをマスクとして、前記３層絶縁膜に、イオンを注入するイオン注入工程と、
前記イオン注入された部分の前記３層絶縁膜を除去する３層絶縁膜除去工程と、
前記レジストマスクを除去するレジストマスク除去工程と、
前記第１の領域の前記３層絶縁膜表面、及び、前記３層絶縁膜の除去された前記基板の表面に、第３の絶縁膜を形成する第３絶縁膜形成工程と、
前記第１の領域に形成された第３の絶縁膜を除去する第３絶縁膜除去工程と、を備えることを特徴とする半導体装置の製造方法。Three-layer insulation on a substrate, forming a first insulation film, a high dielectric constant film on the first insulation film, and a three-layer insulation film composed of a second insulation film on the high dielectric constant film A film forming step;
Forming a resist mask covering a first region on the surface of the three-layer insulating film;
An ion implantation step of implanting ions into the three-layer insulating film using the resist mask as a mask;
A three-layer insulating film removing step of removing the three-layer insulating film in the ion-implanted portion;
A resist mask removing step of removing the resist mask,
A third insulating film forming step of forming a third insulating film on the surface of the three-layer insulating film in the first region and on the surface of the substrate from which the three-layer insulating film has been removed;
A third insulating film removing step of removing a third insulating film formed in the first region. 前記３層絶縁膜除去工程の後、前記第１の領域に形成された前記第２の絶縁膜の表面を、所定の膜厚にする薄膜化工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, further comprising, after the three-layer insulating film removing step, a step of reducing the thickness of the surface of the second insulating film formed in the first region to a predetermined thickness. Manufacturing method of a semiconductor device. 前記半導体装置の製造方法は、前記３層絶縁膜上、あるいは、前記第３の絶縁膜上に、配線を形成する配線形成工程を備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。3. The semiconductor device according to claim 1, wherein the method of manufacturing a semiconductor device includes a wiring forming step of forming a wiring on the three-layer insulating film or on the third insulating film. 4. Manufacturing method. 前記３層絶縁膜、または、前記第３の絶縁膜は、ゲート絶縁膜であり、前記配線は、ゲート電極であることを特徴とする請求項３に記載の半導体装置の製造方法。4. The method according to claim 3, wherein the three-layer insulating film or the third insulating film is a gate insulating film, and the wiring is a gate electrode. 前記第１の絶縁膜は、酸化膜、または、窒化膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。The method according to claim 1, wherein the first insulating film is an oxide film or a nitride film. 前記第２の絶縁膜は、酸化膜、または、窒化膜であることを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。The method according to claim 1, wherein the second insulating film is an oxide film or a nitride film. 前記第３の絶縁膜は、酸化膜、または、窒化膜であることを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。7. The method according to claim 1, wherein the third insulating film is an oxide film or a nitride film. 前記イオン注入工程は、酸素イオンを用いて行うことを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, wherein the ion implantation step is performed using oxygen ions. 前記イオン注入工程は、
窒素イオンを注入する窒素イオン注入工程と、
窒素イオン注入工程の後、酸素イオンを注入する酸素イオン注入工程と、を含むことを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。The ion implantation step,
A nitrogen ion implantation step of implanting nitrogen ions,
The method according to claim 1, further comprising: an oxygen ion implantation step of implanting oxygen ions after the nitrogen ion implantation step. 前記イオン注入工程は、アルゴンイオンを用いて行うことを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, wherein the ion implantation step is performed using argon ions. 基板に、第１の絶縁膜と、前記第１の絶縁膜上の高誘電率膜とを含む積層絶縁膜形成工程と、
前記積層絶縁膜の第２の領域にレジストマスクを形成するレジストマスク形成工程と、
前記レジストマスクをマスクとして、前記積層絶縁膜に選択的にイオンを注入し、イオン注入された部分における第１の絶縁膜の膜厚を増加させるイオン注入工程と、を備えることを特徴とする半導体装置の製造方法。Forming, on a substrate, a laminated insulating film including a first insulating film and a high dielectric constant film on the first insulating film;
Forming a resist mask in a second region of the laminated insulating film;
Using the resist mask as a mask, selectively implanting ions into the laminated insulating film to increase the thickness of the first insulating film in the ion-implanted portion. Device manufacturing method. 前記積層絶縁膜は、更に、前記高誘電率膜上に形成された第２の絶縁膜を含む、３層構造の絶縁膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。12. The method according to claim 11, wherein the laminated insulating film is a three-layer insulating film including a second insulating film formed on the high dielectric constant film. . 前記イオン注入工程の後、前記第２の領域の前記積層絶縁膜上、及び、前記イオン注入が行われた領域の前記積層絶縁膜上に、それぞれ、配線を形成する配線形成工程を備えることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。After the ion implantation step, a wiring forming step of forming a wiring on the laminated insulating film in the second region and on the laminated insulating film in the region where the ion implantation is performed is provided. The method for manufacturing a semiconductor device according to claim 11, wherein:
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051178A (en) * 2003-07-31 2005-02-24 Semiconductor Leading Edge Technologies Inc Semiconductor device and method for manufacturing the semiconductor device
JP2007142007A (en) * 2005-11-16 2007-06-07 Sharp Corp Semiconductor device and manufacturing method thereof
JP2008182243A (en) * 2007-01-25 2008-08-07 Internatl Business Mach Corp <Ibm> Integrated semiconductor chip having plurality of gate dielectric compositions and gate dielectric thicknesses and method of manufacturing the same
JP2009117465A (en) * 2007-11-02 2009-05-28 Panasonic Corp Semiconductor device, and manufacturing method thereof
JP2010073867A (en) * 2008-09-18 2010-04-02 Tokyo Electron Ltd Semiconductor device and method of manufacturing the same
US7910421B2 (en) 2007-06-08 2011-03-22 Samsung Electronics Co., Ltd. Methods of forming devices including different gate insulating layers on PMOS/NMOS regions

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868649B1 (en) * 2007-05-17 2008-11-12 주식회사 동부하이텍 Semiconductor device and method of fabricating the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051178A (en) * 2003-07-31 2005-02-24 Semiconductor Leading Edge Technologies Inc Semiconductor device and method for manufacturing the semiconductor device
JP4575653B2 (en) * 2003-07-31 2010-11-04 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2007142007A (en) * 2005-11-16 2007-06-07 Sharp Corp Semiconductor device and manufacturing method thereof
JP4589219B2 (en) * 2005-11-16 2010-12-01 シャープ株式会社 Manufacturing method of semiconductor device
JP2008182243A (en) * 2007-01-25 2008-08-07 Internatl Business Mach Corp <Ibm> Integrated semiconductor chip having plurality of gate dielectric compositions and gate dielectric thicknesses and method of manufacturing the same
US7910421B2 (en) 2007-06-08 2011-03-22 Samsung Electronics Co., Ltd. Methods of forming devices including different gate insulating layers on PMOS/NMOS regions
JP2009117465A (en) * 2007-11-02 2009-05-28 Panasonic Corp Semiconductor device, and manufacturing method thereof
JP2010073867A (en) * 2008-09-18 2010-04-02 Tokyo Electron Ltd Semiconductor device and method of manufacturing the same
US8030717B2 (en) 2008-09-18 2011-10-04 Tokyo Electron Limited Semiconductor device

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