JP2004348824A - Ecc encoding method and ecc encoding device - Google Patents

Ecc encoding method and ecc encoding device Download PDF

Info

Publication number
JP2004348824A
JP2004348824A JP2003143157A JP2003143157A JP2004348824A JP 2004348824 A JP2004348824 A JP 2004348824A JP 2003143157 A JP2003143157 A JP 2003143157A JP 2003143157 A JP2003143157 A JP 2003143157A JP 2004348824 A JP2004348824 A JP 2004348824A
Authority
JP
Japan
Prior art keywords
parity
data
circuit
po
syndrome
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2003143157A
Other languages
Japanese (ja)
Other versions
JP2004348824A5 (en
Inventor
Koreyasu Tatezawa
之康 立澤
Original Assignee
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, 株式会社東芝 filed Critical Toshiba Corp
Priority to JP2003143157A priority Critical patent/JP2004348824A/en
Publication of JP2004348824A publication Critical patent/JP2004348824A/en
Publication of JP2004348824A5 publication Critical patent/JP2004348824A5/ja
Application status is Abandoned legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To achieve high speed ECC formation/addition in an ECC encoding method and device of adding the ECC for correcting the error of digital data to recording digital data. <P>SOLUTION: The method comprises a first step of calculating a first parity of a horizontal one row with a first calculation circuit, adding the parity to a horizontal direction and performing the same for all the rows relating to the data of a matrix block structure respectively and a second step of calculating a second parity of a vertical one column for the data with the first parity added with a second calculation circuit while the first step is performed and performing the same for all the columns respectively. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、ディジタルデータのエラーを訂正するためのエラー訂正符号(ECC:error correction code)を記録ディジタルデータに付加するECCエンコード方法および装置に係り、特に、ECC付加を高速に行なうのに適するECCエンコード方法および装置に関する。 The present invention is an error correction code for correcting errors in digital data (ECC: error correction code) relates to ECC encoding method and apparatus for adding to a recording digital data, in particular, ECC suitable for performing the ECC added to the high-speed encoding method and apparatus.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
通信、コンピュータ、放送、映像メディアなどのディジタル化された各分野においては、データの信頼性の向上、さらには記録システムにおける高記録密度化のために一般にエラー訂正符号が用いられている。 Communication, computers, broadcasting, in the digitized fields were such as video media, improved data reliability, yet is generally the error correction code is used to achieve higher recording density in the recording system. 特に最近では、データ処理能力の向上に伴い高度な訂正能力を有するエラー訂正符号が用いられるようになってきている。 In particular recently come to the error correction code is used having high correction capability with improvement in data processing capability.
【0003】 [0003]
高画質な映像を提供するDVD(digital versatile disc)再生装置においても、訂正能力の高いリードソロモン(RS)積符号と呼ばれるエラー訂正符号が用いられ、伝送系で発生したエラーが訂正できるようになっている。 Also in DVD (digital versatile disc) player for providing high quality images, error correction code called a high correction capability Reed-Solomon (RS) product code is used, so can correct errors that occur in the transmission system ing. 積符号は、縦横の異なる方向のエラー訂正符号を組み合わせたもので、情報データのブロックの横方向に対して付加された内符号のPI(parity inner)パリティと、情報データおよびPIパリティからなるブロックの縦方向に対して付加された外符号のPO(parity outer)パリティとからなる。 Product code is a combination different directions an error correction code of the aspect, the inner code that is added to the transverse direction of the block of information data PI (parity inner,) parity and the block consisting of information data and PI parity consisting of PO (parity outer) parities appended outer code with respect to the longitudinal direction of the. このように構成された情報データ、PIパリティ、POパリティからなるブロックがECCブロックである。 The thus constructed information data, PI parity consists PO parity block is an ECC block.
【0004】 [0004]
このようなECCブロックを利用して行われるDVD再生時のエラー訂正処理の構成および手順例としては、下記特許文献1に記載の方法がある。 The structure and procedure of the error correction process of the DVD playback that is performed by utilizing such ECC block, there is a method described in Patent Document 1. また、最近普及の目覚しい記録型DVD装置で必要となるECCエンコード処理、つまり情報データに対してPIおよびPOパリティを生成し付加するパリティ生成処理方法の例としては、下記特許文献2に記載のものがある。 In addition, examples of recently ECC encode processing required by remarkable recordable DVD device dissemination, i.e. the parity generation processing method of adding generating PI and PO parity for the information data, as described in Patent Document 2 there is.
【0005】 [0005]
【特許文献1】 [Patent Document 1]
特開2002−74861号公報【特許文献2】 JP 2002-74861 Publication Patent Document 2]
特開2001−319431号公報【0006】 Japanese Unexamined Patent Publication No. 2001-319431 Publication [0006]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上記のような記録型DVD装置は、AV(audio visual)用途を中心に普及し始めている。 Recordable DVD apparatus as described above, have begun to spread around the AV (audio visual) applications. 特に最近ではアクセス性に富み大容量なHDD(hard disc drive)と、保存・リムーバブル用途に特化した記録型DVDとの組み合わせによるハイブリッド型DVDレコーダーが人気を集めている。 In particular, the recent large-capacity HDD wealth to access properties (hard disc drive), a hybrid DVD recorders are popular due to the combination of a recordable DVD that specializes in storage and removable applications.
【0007】 [0007]
DVDはCD(compact disc)と比較して記憶容量が大きいことが特長の一つであるが、一方で、大容量であるためデータを等倍速(例えば映像でいえば通常の再生での速度)で記録する場合には、その書き込み処理に膨大な時間が必要となる。 DVD is CD but (compact while discs) compared to the storage capacity is large is one of features, on the other hand, normal speed data for a large capacity (e.g., the speed of a normal reproduction in terms of the image) in the case of recording, it is necessary a lot of time in the writing process. つまり、上記DVDレコーダーにおいて、HDDに記録された映像データのDVDへのダビングに、ユーザは長時間待たされることになる。 That is, in the DVD recorder, the dubbing to DVD video data recorded on the HDD, the user will be kept waiting for a long time.
【0008】 [0008]
このため、記録型DVD装置においても、現在主流の記録型CD装置のように、高速にディスク上へのデータ記録を行う「高倍速記録」対応が望まれている。 Therefore, even in the recordable DVD device, such as the current mainstream recordable CD device performs data recording on the disk "high speed recording" corresponding is desired at high speed. こうした「高倍速記録」を装置側で対応するためには、書き込み処理時に行われるECCエンコード処理を高速処理化させる必要があり、例えば、特に高速化のボトルネックとなっているECC用データバッファ(一般的にはD−RAM(dynamic − random access memory )が用いられている)へのアクセス回数をいかに低減させるかが問題となる。 Such in order to correspond with the "high speed recording" the device side, it is necessary to speed the processing of the ECC encoding process performed at the time of writing process, for example, ECC data buffer which is particularly a speed bottleneck ( in general, D-RAM - reduce or how the number of accesses to (dynamic random access memory) is used) is an issue.
【0009】 [0009]
本発明は、上記の状況を考慮してなされたもので、ディジタルデータのエラーを訂正するためのECCを記録ディジタルデータに付加するECCエンコード方法および装置において、ECC生成・付加を高速に行なうことが可能なECCエンコード方法および装置を提供することを目的とする。 The present invention has been made in consideration of the above situation, the ECC encoding method and apparatus for adding to a recording digital data ECC for correcting an error of digital data, it is possible to perform ECC generation and addition at a high speed and to provide an ECC encoding method and apparatus capable.
【0010】 [0010]
【課題を解決するための手段】 In order to solve the problems]
上記の課題を解決するため、本発明に係るECCエンコード方法は、横縦のブロック構造のデータについて横方向1行の第1のパリティを第1の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第1のステップと、前記第1のステップがなされる間に、前記第1のパリティが付加されたデータについて縦方向1列の第2のパリティを第2の計算回路で計算し、これを各列についてそれぞれ行なう第2のステップとを具備することを特徴とする。 To solve the above problems, ECC encoding method according to the present invention adds laterally a first parity lateral one row for the data block structure of horizontal and vertical calculated by the first calculation circuit, a first step of performing each this for each line, while the first step is performed, the second parity in the vertical direction one column for the data to which the first parity has been added by the second calculation circuit calculated, characterized by comprising a second step of doing this are for each column.
【0011】 [0011]
また、本発明に係る別のECCエンコード方法は、横縦のブロック構造のデータについて横方向1行の第1のパリティを第1の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第1のステップと、前記第1のステップがなされる間に、前記第1のパリティが付加されたデータについて縦方向1列のシンドロームを第2の計算回路で計算し、これを各列についてそれぞれ行なう第2のステップと、前記計算されたシンドロームから縦方向の第2のパリティを生成する第3のステップとを具備することを特徴とする。 Another ECC encoding method according to the present invention adds laterally a first parity of one row transverse the data block structure of horizontal and vertical calculated by the first calculation circuit for each row this a first step of performing each said while the first step is made, the syndromes of one vertical column for the first parity has been appended data calculated by the second calculation circuit, each column of this a second step of performing each for, characterized by comprising a third step of generating a second parity longitudinally from the calculated syndrome.
【0012】 [0012]
すなわち、いずれの方法も、横方向の第1のパリティの発生・付加と、縦方向の第2のパリティの発生・付加のための処理とが並行的になされる。 That is, both methods, the generation and addition of the first parity transverse, and second processing for generating and adding parity in the vertical direction is performed in parallel. よって、第1のパリティを付加してデータを一旦メモリに格納する、格納されたデータにアクセスして第2のパリティの発生・付加を行なう、という時間的に縦続の2段階の処理が必要ない。 Thus, by adding a first parity storing data temporarily in memory, accessing the data stored performing generation and addition of a second parity, is not required a two-step process in temporally cascade that . 時間的に縦続の処理に要するメモリアクセスは処理速度を低下させる大きな原因になる。 Memory access necessary for temporally cascade process is a major cause of lowering the processing speed. したがって、本発明によれば、ECC生成・付加を高速に行なうことが可能になる。 Therefore, according to the present invention, it is possible to perform the ECC generation and addition at a high speed.
【0013】 [0013]
なお、後者の方法では、第2のパリティを計算するのにシンドロームを計算し計算で得られたシンドロームからこれを生成するようにしている。 In the latter method, so that to produce this from the syndrome obtained by the syndrome calculated calculated to calculate the second parity. シンドローム計算は再生回路(ECCデコード回路)で必須であり、記録再生を要する装置では回路の兼用化によりその規模を削減する効果が得られ整合性がよい。 Syndrome calculation is required in the reproduction circuit (ECC decoding circuit), better shared by effect is obtained consistent to reduce the scale of the circuit is that require recording and reproducing.
【0014】 [0014]
また、本発明に係るECCエンコード装置は、横縦のブロック構造のデータについて横方向1行の第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なう第1のパリティ生成回路と、前記第1のパリティの計算を前記各行についてそれぞれ行なう間に、前記第1のパリティが付加されたデータについて縦方向1列の第2のパリティを計算し、これを各列についてそれぞれ行なう第2のパリティ生成回路とを具備することを特徴とする。 Further, ECC encoding apparatus according to the present invention adds laterally by calculating the first parity lateral one row for the data block structure of the horizontal and vertical, the first parity generating circuit for performing each for each row this If, during the calculation of the first parity performed respectively for each row, first above for the first parity has been appended data to calculate the second parity in the vertical direction one column, performed respectively this for each column characterized by comprising a second parity generation circuit.
【0015】 [0015]
また、本発明に係る別のECCエンコード装置は、横縦のブロック構造のデータについて横方向1行の第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうパリティ生成回路と、前記第1のパリティの計算を前記各行についてそれぞれ行なう間に、前記第1のパリティが付加されたデータについて縦方向1列のシンドロームを計算し、これを各列についてそれぞれ行なうシンドローム生成回路と、前記計算されたシンドロームから縦方向の第2のパリティを生成する回路とを具備することを特徴とする。 Another ECC encoding apparatus according to the present invention adds laterally calculates a first parity of one row transverse the data block structure of horizontal and vertical, and parity generating circuit for performing each for each row this the calculation of the first parity between performing each for each row, a syndrome of longitudinal one column is calculated for the data to which the first parity has been appended, and the syndrome generating circuit for performing each of them for each column, characterized by comprising a circuit for generating a second parity longitudinally from the calculated syndrome.
【0016】 [0016]
これらの装置は、上記の各方法を実行するためのハードウエア構成を備えたものである。 These devices are those having the hardware configuration for executing the respective methods described above.
【0017】 [0017]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
本発明に係るECCエンコード方法の実施態様として、前記第2のステップは、前記第1のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをバッファとして用い該バッファと前記第2の計算回路との間で途中結果を往復しながら行なうようにすると都合がよい。 As an embodiment of the ECC encoding method according to the present invention, the second step, the with the buffer using a memory having a corresponding each lateral address of the first of the data parity is added as a buffer the it is convenient to carry out while reciprocating the intermediate results with the second calculation circuit. これは、第2の計算回路では縦方向のデータでパリティ計算(またはシンドローム計算)を行なうためである。 This is the second calculation circuit is for performing parity calculation in the longitudinal direction of the data (or syndrome calculation). すなわち、縦方向のデータは飛び飛びにしか得られないので、横方向のアドレスで管理されたメモリをバッファとして用いそれとのデータ出し入れで所定の計算を行なう。 That is, since the longitudinal direction of the data can not be obtained only discretely, using memory that is managed by the lateral address as a buffer performing a predetermined calculation on the data out of it.
【0018】 [0018]
また、実施態様として、前記第1のパリティが付加された前記データをメモリに順次格納するステップをさらに具備するようにしてもよい。 Further, as an aspect, the first of the data parity is added may further comprise a step of sequentially stored in the memory. メモリに一時格納するものである。 It is intended to temporarily store in the memory.
【0019】 [0019]
また、ここで、実施態様として、前記第2のステップで計算された第2のパリティを、前記メモリに格納された前記データに対してインターリーブするように前記メモリに格納するステップをさらに具備するようにしてもよい。 Also, here, as an aspect, the second parity calculated by the second step, so as to further comprising the step of storing in said memory so as to interleave with respect to the data stored in the memory it may be. 一時格納のメモリを第2のパリティのインターリーブ処理に利用するものである。 The memory of the temporary storage is to utilize the interleaving of the second parity.
【0020】 [0020]
または、実施態様として、前記メモリに格納された前記第1のパリティが付加された前記データを該メモリから読み出しながら前記計算された第2のパリティをインターリーブするステップをさらに具備するようにしてもよい。 Or, as an aspect, the data to which the first parity has been appended stored in the memory may further comprising the step of interleaving the second parity are the calculated while reading from the memory . 一時格納のメモリからデータを順次出力するのと並行して第2のパリティのインターリーブを行なうものである。 And performs interleaving of the second parity in parallel with sequentially outputs the data from the temporary storage memory. これによれば、メモリへのアクセスが増加せず高速化に一層都合がよい。 According to this, even it is convenient to speed access to the memory is not increased.
【0021】 [0021]
また、実施態様として、前記第1のステップは、前記横縦のブロック構造のデータについて横方向1行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうようにしてもよい。 Further, as an embodiment, the first step, the the data of the horizontal vertical block structure produces a syndrome of one horizontal line, and calculates the first parity laterally from the generated syndrome It added laterally, which may be performed respectively for each row. これは、第1のパリティの生成に、シンドロームの計算を利用するものである。 This is the generation of a first parity is to utilize the calculation of the syndrome.
【0022】 [0022]
また、本発明に係るECCエンコード装置の実施態様として、前記第1のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、前記第2のパリティ生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記第2のパリティの計算を行なうようにすると都合がよい。 Further, as an embodiment of the ECC encoding apparatus according to the present invention, further comprising a memory having a corresponding each lateral address of the first of the data parity is added, the second parity generation circuit, the memory may be advantageous to perform the calculation of the second parity reciprocates intermediate results between the buffer used as a buffer.
【0023】 [0023]
また、実施態様として、前記第1のパリティが付加されたデータを格納するメモリをさらに具備するようにしてもよい。 Further, as the embodiments may be further provided with a memory for storing data to which the first parity has been appended.
【0024】 [0024]
また、ここで、実施態様として、前記メモリに格納された前記データを該メモリから読み出しながら前記計算された第2のパリティをインターリーブするためのセレクタをさらに具備するようにしてもよい。 Also, here, as an aspect, the data stored in the memory may further comprise a selector for interleaving the second parity are the calculated while reading from the memory.
【0025】 [0025]
また、実施態様として、前記第1のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、前記シンドローム生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記シンドロームの計算を行なうようにすると都合がよい。 Further, as an embodiment, the first parity further comprising a memory having a corresponding each lateral address of the added the data, the syndrome generating circuit, between the buffer using the memory as a buffer in it is convenient to perform the calculation of the syndrome while reciprocating intermediate results.
【0026】 [0026]
また、実施態様として、前記パリティ生成回路は、前記横縦のブロック構造のデータについて横方向1行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうようにしてもよい。 Further, as the embodiment, the parity generation circuit, said the data of the horizontal vertical block structure produces a syndrome of one horizontal line, and calculates the first parity laterally from the generated syndrome horizontal It was added to a direction, which may be performed respectively for each row.
【0027】 [0027]
以上のECCエンコード装置としての実施態様は、上記ECCエンコード方法としての実施態様を実現するためのハードウエアを備えたものである。 Embodied as ECC encoding apparatus described above are those having the hardware for implementing the embodiments as described above ECC encoding method.
【0028】 [0028]
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。 Based on the above, it will be hereinafter described with reference to the drawings an embodiment of the present invention. 図1は、本発明の一実施形態に係るECCエンコード装置を記録型DVD装置に適用した場合の記録系構成を示すブロック図である。 Figure 1 is a block diagram showing a recording system configuration in the case of applying the ECC encoding apparatus according to an embodiment of the present invention to recordable DVD device. 図1に示すように、この記録型DVD装置は、記録系構成として、ホスト201、(ID+IED+RSV)付加回路・スクランブル回路・EDC付加回路202、PIパリティ生成回路203、POパリティ生成回路204、POパリティ用バッファ205、RAM制御部206、RAM207、変調回路208、記録補償回路209、ピックアップヘッド(PUH)210、POパリティインターリーブ用セレクタ211、記録対応ディスク212を有する。 As shown in FIG. 1, the recordable DVD apparatus, a recording system configuration, host 201, (ID + IED + RSV) adding circuit scrambler-EDC addition circuit 202, PI parity generation circuit 203, PO parity generation circuit 204, PO parity use buffer 205, RAM controller 206, RAM 207, a modulation circuit 208, a recording compensation circuit 209, a pickup head (PUH) 210, PO parity interleave selector 211, and a recording capable disk 212.
【0029】 [0029]
ホスト201は、記録すべきユーザデータをバイト幅(8ビット幅)で(ID+IED+RSV)付加回路・スクランブル回路・EDC付加回路202に供給するものである。 The host 201 is for supplying the user data to be recorded in the byte-wide (8 bits wide) (ID + IED + RSV) adding circuit scrambler-EDC addition circuit 202. ここで、IDはidentification data、IEDはID error detection code、RSVはreserved、EDCはerror detection codeである。 Here, ID is identification data, IED is ID error detection code, RSV is reserved, EDC is an error detection code.
【0030】 [0030]
(ID+IED+RSV)付加回路・スクランブル回路・EDC付加回路202は、供給されたユーザデータのあるまとまりの先頭にID、IED、RSVを付加し、そのまとまりのユーザデータに対してはスクランブル処理を行ない、さらにその後尾にEDCを付加するものである。 (ID + IED + RSV) adding circuit scrambler-EDC addition circuit 202, ID at the head of unity with the supplied user data, IED, adding RSV, performs scramble processing for the user data of the chunk, further it is intended to add the EDC to its tail. この一連の処理がされたデータは、IDからEDCまでで2064バイト(172バイト×12行 :セクタと呼ばれる。後述する図4参照)になり、行に沿って順にPIパリティ生成回路203に供給される。 Data that this series of processing is the 2064 bytes from ID to EDC: becomes (172 bytes × 12 rows. Called sectors refer to FIG. 4 to be described later), is supplied to the PI parity generation circuit 203 in order along the row that.
【0031】 [0031]
PIパリティ生成回路203は、供給されるデータの172バイトごとに10バイトの第1のパリティとしてのPIパリティを所定の手順により生成し付加するものである。 PI parity generation circuit 203 is for a PI parity of the first parity 10 bytes for each 172 bytes of data supplied to generate a predetermined procedure adds. 10バイトのPIパリティの付加されたデータ(182バイト)はRAM制御部206を介してRAM207に格納される。 10-byte PI parity of the added data (182 bytes) is stored in the RAM207 via the RAM controller 206. RAM207へのこのような格納が192回(12行×16回)繰り返されると、ひとつの単位(POパリティなしのECCブロック)となる。 If such storage in the RAM207 is 192 times (12 rows × 16 times) are repeated, and one unit (ECC block without PO parity). RAM207は、したがって、少なくとも34944バイト(182バイト(182列)×192行)の容量がある(後述する図6参照)。 RAM207, therefore, there is a capacity of at least 34,944 bytes (182 bytes (182 columns) × 192 lines) (see FIG. 6 described later).
【0032】 [0032]
10バイトのPIパリティの付加されたデータは、POパリティ生成回路204にも供給される。 The added data 10-byte PI parity is also supplied to the PO parity generation circuit 204. POパリティ生成回路204は、PIパリティ生成回路203の出力のRAM207への格納と並行して、所定の手順により第2のパリティとしてのPOパリティを生成するものである。 PO parity generation circuit 204, in parallel with the storage in the RAM207 output of the PI parity generation circuit 203, and generates a PO parity of the second parity according to a predetermined procedure. 並行してPOパリティを生成するので、RAM207に34944バイトのデータ格納が完了した時点で、これらのデータに付加すべきPOパリティも生成される。 Since parallel to generate the PO parity, when the data storage is completed in 34,944 bytes in RAM 207, it is also generated PO parity to be added to these data. POパリティは、34944バイト(182×192)の縦方向192バイトに対して16バイトずつ生成され、上記ひとつの単位に対応して16行×182=2912バイトのデータサイズとなる。 PO parity is generated by 16 bytes to the longitudinal direction 192 bytes of 34944 bytes (182 × 192), the data size of the corresponding to 16 rows × 182 = 2912 bytes in the unit of one above.
【0033】 [0033]
POパリティ用バッファ205は、POパリティ生成回路204がPOパリティを生成するために必要なバッファとして機能するメモリである。 PO parity buffer 205 is a memory that functions as a buffer required for PO parity generating circuit 204 generates a PO parity. その容量はちょうど上記の16行×182=2912バイトである。 Its capacity is just above 16 rows × 182 = 2912 bytes. すなわち、POパリティ生成回路204は、POパリティ用バッファ205をワークエリアとして用い、PIパリティ生成回路203の出力のRAM207への34944バイトのデータ格納が完了した時点で格納されたデータが、POパリティとなるようにデータを出し入れしながら計算を行なう。 That, PO parity generating circuit 204, using the PO parity buffer 205 as a work area, data in which the data storage of 34,944 bytes is stored upon completion of the RAM207 output of the PI parity generation circuit 203, and PO parity so as to perform the calculations while out data. 生成されたPOパリティは、その後POパリティ用バッファ205からPOパリティインターリーブ用セレクタ211に導かれる。 PO parity generated is then derived from the PO parity buffer 205 to the PO parity interleave selector 211.
【0034】 [0034]
RAM制御部206は、RAM207へのデータ書き込み、読み出しのアドレス制御を行ない、所定のアドレスに所定のデータを書き込み、所定のデータを所定のアドレスから読み出すものである。 RAM controller 206 performs data writing, reading of the address control to the RAM 207, write predetermined data to a predetermined address is for reading the predetermined data from a predetermined address. 書き込みは、PIパリティ生成回路203からメモリとしてのRAM207へなされ、読み出しは、RAM207からPOパリティインターリーブ用セレクタ211に対してなされる。 Writing, the PI parity generation circuit 203 made fart RAM 207 as a memory, reading is made to PO parity interleave selector 211 from RAM 207. RAM207は、上記のように基本的に34944バイト(182バイト×192行)のデータを格納するものである。 RAM207 is for storing the data of the basic 34944 bytes as described above (182 bytes × 192 rows).
【0035】 [0035]
POパリティインターリーブ用セレクタ211は、POパリティ用バッファ205からおよびRAM制御部206を介してRAM207から接続され、RAM207に格納された横方向182バイトの12行ごとにPOパリティの1行分を付加して(インターリーブして)出力するものである。 PO parity interleave selector 211 is connected from the RAM207 and through the RAM controller 206 from PO parity buffer 205 adds a row of PO parity for each 12 rows in the transverse direction 182 bytes stored in the RAM207 Te (interleaved with) is to output. POパリティのこのようなインターリーブは規格として定められている。 Such interleaving PO parity is defined as the standard. POパリティの付加されたデータは変調回路208に供給される。 The added data of PO parity is supplied to a modulation circuit 208.
【0036】 [0036]
変調回路208は、供給されたデータに対して、DVD記録の規格として定められている8/16変換(8ビットから16ビットへの変換)を行ないさらにバイナリデータ(1ビット幅)として出力するものである。 Modulation circuit 208, the supplied data, and outputs as a further binary data carried DVD recording of 8/16 which is defined as a standard (the conversion from 8-bit to 16-bit) (1 bit wide) it is. 出力されたデータは記録補償回路209に供給される。 The output data is supplied to a recording compensation circuit 209. 記録補償回路209は、記録対応ディスク212への記録再生で生じる物理的な伝送特性を補償するため、供給されたバイナリデータ信号に記録補償処理を行なう。 Recording compensation circuit 209 to compensate for the physical transmission characteristics caused by the recording and reproduction of the recording capable disk 212, performs recording compensation processing on the supplied binary data signal. 記録補償されたバイナリデータ信号はPUH210に供給される。 Recorded compensated binary data signal is supplied to the PUH 210.
【0037】 [0037]
PUH210は、供給されたバイナリデータ信号に従ってレーザドライバを駆動し、レーザ光により記録対応ディスク212にその信号を記録する。 PUH210 drives the laser driver according to the supplied binary data signal, and records the signal on a recording capable disk 212 by the laser beam. 記録対応ディスク212は、PUH210によりバイナリデータが書き込まれるリムーバブルなメディアである。 Recording corresponding disk 212 is a removable medium which binary data is written by the PUH 210.
【0038】 [0038]
図2は、図1に示す記録系構成によりなされる処理手順を機能的に説明する機能ブロック図である。 Figure 2 is a functional block diagram functionally describing the procedure to be performed by the recording system arrangement shown in FIG. 図3は、ひとつのECCブロックの構成を示す図である。 Figure 3 is a diagram showing the structure of one ECC block. 図4は、図3に示すECCブロックにおけるPIおよびPOパリティを除いた部分(横縦のブロック構造の情報データ部分)を構成する単位であるセクタ(16セクタで図3に示す情報データになる)の内部構成を示す図である。 4, (becomes information data shown in FIG. 3 at 16 sectors) is a unit constituting a portion excluding the (information data portion of the block structure of horizontal and vertical) PI and PO parity sectors in the ECC block shown in FIG. 3 It shows an internal structure of a.
【0039】 [0039]
また、図5は、図1中に示すPIパリティ生成回路203の具体的な構成例を示す図である。 Further, FIG. 5 is a diagram showing a specific configuration example of the PI parity generation circuit 203 shown in FIG. 図6は、図1中に示すRAM207に格納されるデータの構成を示す図である。 Figure 6 is a diagram showing a configuration of data stored in RAM207 shown in FIG. 図7は、図1中に示すPOパリティ生成回路204の構成および動作をやや詳細に説明するブロック図である。 Figure 7 is a block diagram illustrating in some detail the structure and operation of the PO parity generation circuit 204 shown in FIG. 図8は、図7に示すPOパリティ生成回路などの動作フローを示す流れ図である。 Figure 8 is a flowchart showing an operation flow of such PO parity generating circuit shown in FIG.
【0040】 [0040]
以下、図1とともに、図2ないし図8をも必要に応じて参照し、本実施形態に係るECCエンコード装置の動作説明を行なう。 Hereinafter, in conjunction with FIG. 1, reference if necessary to FIGS. 2-8, the operation description of the ECC encoding apparatus according to the present embodiment.
【0041】 [0041]
図1において、ホスト201から転送されてきたユーザデータは、まず(ID+IED+RSV)付加回路・スクランブル回路・EDC付加回路202に入力される。 In Figure 1, the user data transferred from the host 201 is input to the first (ID + IED + RSV) adding circuit scrambler-EDC addition circuit 202. 上記回路202は、ユーザデータ2048バイト単位で動作し、図4に示される2064バイトのデータであるセクタデータ構成に、ユーザデータを変換して出力する。 The circuit 202 operates in user data 2048 bytes, the sector data structure is a 2064-byte data shown in FIG. 4, it converts the user data. ただし、スクランブル処理だけはユーザデータに相当する図示のメインデータのみに施される。 However, only the scrambling processing is applied only to the main data shown corresponding to user data. 上記回路202では、図2に示す処理手順300から304まで処理されることになる。 In the circuit 202, to be processed from the processing procedure 300 shown in FIG. 2 to 304.
【0042】 [0042]
一方、上記回路202の出力データ単位は、動作データ単位2064バイトではなくその1/12であり、図4に示すセクタの1行分に相当する172バイト単位である。 On the other hand, the output data unit of the circuit 202, instead of the operation data unit 2064 bytes is its 1/12, is 172 bytes corresponding to one line of the sector shown in FIG. この172バイトのデータがPIパリティ生成回路203に順次転送される。 The 172 bytes of data are sequentially transferred to the PI parity generation circuit 203. PIパリティ生成回路203では、この172バイトのデータからPI方向のパリティデータ10バイトを計算して末尾に付加し、182バイトの符号語を生成する。 The PI parity generation circuit 203, and appended to the end of the 172 bytes of data to calculate the parity data 10 bytes of the PI direction to generate a 182-byte codeword.
【0043】 [0043]
ここでPIパリティの生成方法について説明する。 Here it will be described how to generate a PI parity. DVD規格におけるガロア体による原始多項式は以下の式で定義されている。 Primitive polynomial by the Galois field in the DVD standard is defined by the following equation.
P(x)=x +x +x +x +1 P (x) = x 8 + x 4 + x 3 + x 2 +1
また、PIパリティの生成多項式は以下のような式となる。 In addition, the generator polynomial of the PI parity is equal to or less than the formula.
これはα 〜α までの連続する10個の成分が根となる符号系列を生成するための式である。 This is an expression for generating a code sequence 10 component successive to alpha 0 to? 9 becomes a root. PIパリティを付加するには、この生成多項式で172バイトからなる情報多項式を割り、その余りを情報多項式に付加すればよい。 To attach a PI parity, dividing the information polynomial consisting of 172 bytes in this generator polynomial, it may be added to the remainder of the information polynomial.
【0044】 [0044]
このような付加処理を回路的に行なうには、図5に示すような構成を有するPIパリティ生成回路(第1の計算回路)を用いることができる。 To perform such additional processing circuitry, it is possible to use a PI parity generating circuit (first calculation circuit) having the structure shown in FIG. このPIパリティ生成回路は、シフトレジスタによる除算回路を表しており、図中のDがシフトレジスタ54、…57を、×α がガロア体の乗算回路51、…53(ガロア乗算器)を、それぞれを示している。 The PI parity generation circuit represents the dividing circuit by the shift register, the shift register 54 is D in the figure, a ... 57, the multiplication circuit 51 × alpha n is the Galois field, ... 53 (Galois multiplier) It is shown, respectively. 符号58、59、60等は排他的論理和を求める演算回路(排他的論理和ゲート)である。 Reference numeral 58, 59, 60, etc. are arithmetic circuit for obtaining the exclusive OR (exclusive OR gates). なお、図5に示す構成による各部の演算やレジスト操作は、8ビット(1バイト)をひとつのデータ単位として行なう。 Incidentally, each part of the operations and the resist operation by the configuration shown in FIG. 5 performs 8-bit (1 byte) as one data unit.
【0045】 [0045]
動作としては、まず、SWaを閉じてSWbを1側に倒し、入力端子から情報データH (x=0〜171)を順にシフトレジスタ54、…57に入力していく。 The operation, first, beat SWb 1 side to close the SWa, information data H x (x = 0~171) the order shift register 54 from the input terminal, you must enter into ... 57. また、同時に出力端子(SWbの共通端側)から入力データをそのまま出力させていく。 Also, it goes directly to output input data from the output terminal (common terminal side of the SWb) simultaneously. 172バイト全てのデータを入力および出力し終えたら、SWaを開放してSWbを2側に倒し、シフトレジスタ54、…57内に生成されたパリティデータ10バイトをさらに出力端子より順次出力していく。 After filling and outputs 172 bytes all data, beat SWb 2 side by opening the SWa, sequentially output from the further output terminal a shift register 54, parity data 10 bytes generated in ... 57 . これによりパリティ付データI (0〜181)が生成される。 Thus with parity data I x (0 to 181) is generated.
【0046】 [0046]
182バイトの出力データは、RAM制御部206を通過してRAM207に順次格納されていき、この動作を192回繰り返すことによって図6に示すようなPOパリティなしのECCブロック(182バイト×192行)が生成される。 Output data of 182 bytes passes through the RAM controller 206 will be sequentially stored in the RAM 207, ECC block (182 bytes × 192 rows) without PO parity as shown in FIG. 6 by repeating this operation 192 times There is generated. なお、メモリとしてのRAM207には大容量で安価なD−RAMを用いるのが通常は得策である。 Incidentally, the RAM207 as a memory to use inexpensive D-RAM in large but it is usually advisable.
【0047】 [0047]
また一方、この182バイト×192行の出力データはRAM207への格納と並行してPOパリティ生成回路204にも転送されており、POパリティ生成回路204では、PO系列の182列におけるパリティ計算をリアルタイムで行なっている。 On the other hand, the output data of 182 bytes × 192 rows are also transferred to the PO parity generating circuit 204 in parallel with the storage in the RAM 207, the PO parity generation circuit 204, the real-time parity calculation in 182 columns of the PO series It is carried out at. ここでPOパリティの生成方法について説明する。 Here will be described a method of generating PO parity.
【0048】 [0048]
POパリティの生成多項式はPIと同様に以下のような式で表すことができる。 Generator polynomial PO parity can be represented by the following formula similar to the PI.
【0049】 [0049]
これは、α 〜α 15までの連続する16個の成分が根となる符号系列を生成するための式であることを表している。 This indicates that sixteen component successive to alpha 0 to? 15 is an expression for generating a code sequence comprising a root. POパリティ計算の原理自体はPIパリティの場合とほぼ同様であるが、POパリティ生成回路204の構成は、PIパリティ生成回路203と同様とするわけにはいかない。 Although the principle itself PO parity calculation is substantially the same as that of the PI parity configuration of the PO parity generation circuit 204 can not afford to be the same as PI parity generation circuit 203. これは、PI系列がECCブロックの行方向、つまりデータストリーム方向の系列であり、10バイトのPIパリティ生成のために必要な情報データ172バイトが連続で転送されるのに対し、PO系列はECCブロックの列方向の系列であるので必要な情報データが連続では転送されないためである。 This is the row direction of the PI series ECC block, i.e. a sequence of data stream direction, with respect to 10 of byte PI parity information data 172 bytes required for the production is transferred in continuous, PO series ECC necessary information data because in the column direction of the sequence of blocks in the continuous because not transferred.
【0050】 [0050]
すなわち、PIパリティ生成回路203は連続する172バイトからPIパリティを計算すればよいのに対し、POパリティ16バイトを生成するために必要な情報データ192バイトは、受信データ182バイトごとに1バイトしか得られない。 That, PI parity generation circuit 203 whereas the calculation may be a PI parity from consecutive 172 bytes, information data 192 bytes required to produce a PO parity of 16 bytes is one byte for each received data 182 bytes not be obtained. さらに、他の181バイトは各々異なったPO列の情報データである。 Furthermore, other 181 bytes are information data for each different PO column. そこで、POパリティ生成回路204は、入力データJ (182バイト×192行)を用いて182列分のPOパリティ計算を、入力1バイトごとに随時切り替えながら計算するように構成する。 Therefore, PO parity generation circuit 204, the 182 columns of the PO parity calculation using input data J x (182 bytes × 192 rows), configured to calculate while switching at any time for each input byte.
【0051】 [0051]
ここで、POパリティ生成回路204の構成および動作について図7、図8を参照して説明する。 Here, FIG. 7 will be described with reference to FIG. 8 configuration and operation of the PO parity generation circuit 204. 図7は、図1中に示すPOパリティ生成回路204の構成および動作をやや詳細に説明するブロック図である。 Figure 7 is a block diagram illustrating in some detail the structure and operation of the PO parity generation circuit 204 shown in FIG. 図8は、図7に示すPOパリティ生成回路などの動作フローを示す流れ図である。 Figure 8 is a flowchart showing an operation flow of such PO parity generating circuit shown in FIG. 図7において、図1中に示した構成要素と同一のものには同一符号を付してある。 7, parts that are the same as those shown in FIG. 1 are denoted by the same reference numerals.
【0052】 [0052]
入力データJ (182バイト×192行)は、1バイト単位でPOパリティ生成コントローラ701とPOパリティ計算回路702(第2の計算回路)に転送される。 Input data J x (182 bytes × 192 rows) is transferred to the PO parity generation controller 701 and the PO parity calculation circuit 702 in units of one byte (the second computation circuit). POパリティ生成コントローラ701は、182バイトカウンタを有し、入力された情報データがどのPO列であるか認識してPOパリティ計算回路702とPOパリティ用バッファ205の入出力とをコントロールしている。 PO parity generation controller 701 has a 182-byte counter, by recognizing whether the input information data is what PO column are controlling the input and output of PO parity calculation circuit 702 and the PO parity buffer 205. ここでPOパリティ用バッファ205の入出力のコントロールは、インターフェース703を介してなされる。 Wherein the input and output of control PO parity buffer 205 is done via the interface 703.
【0053】 [0053]
POパリティ計算回路702は、内部にD 〜D 15の16個のレジスタとガロア乗算器とを有し、図7中のPOパリティ計算回路702下に示した表のように除算計算を行なっている(図8のステップ801)。 PO parity calculation circuit 702, which incorporates a and 16 registers the Galois multiplier D 0 to D 15, by performing division calculated as the table shown below PO parity calculation circuit 702 in FIG. 7 It is (step 801 in FIG. 8). この除算計算は、図5に示したPIパリティ回路と同様の構成原理によるものである。 This division calculation is due same basic arrangement and PI parity circuit shown in FIG. 図7中の表において、D aが計算後のD の値である(n=0〜15)。 In the table in FIG. 7, the value of D n after calculation is D n a (n = 0~15) .
【0054】 [0054]
計算すべきPO列は1バイトごとに切り替わるため、上記16個のレジスタの内部データも1バイトごとにPOパリティ用バッファ205に退避させる必要がある(ステップ804)。 Since the PO column to be calculated is switched for each 1 byte, it is necessary to retreat the PO parity buffer 205 for each internal data even 1 byte of the 16 registers (step 804). そして、182バイト後に同一PO列の情報データが転送されてきたら、上記バッファ205より途中結果を読み出し(ステップ802)、内部のレジスタD 〜D 15へデータを移行させ、再度POパリティ計算を行う(ステップ803)。 Then, when been transferred the same PO columns of information data after 182 byte reads the intermediate result from the buffer 205 (step 802), it moves the data into an internal register D 0 to D 15, performed again PO parity calculation (step 803). この動作を192回繰り返すことで(ステップ805のY)、PO系列の1列のPOパリティ計算が完成する。 By repeating this operation 192 times (Y in step 805), a row of PO parity calculation of the PO series is completed.
【0055】 [0055]
さらに同様の計算を残り181のPO列に対しても連続で行なっており、入力データJ (182バイト×192行)が全て入力された時点で、全てのPO列におけるPOパリティ計算が終了し、パリティデータはPOパリティ用バッファ205に格納された状態となる。 It is also performed in succession a more similar calculated for PO column of remaining 181, when the input data J x (182 bytes × 192 rows) is input all the PO parity calculation for all PO column ends , parity data is in a state of being stored in the PO parity buffer 205. これと同時にJ のRAM207への格納も終了している。 This to be the end also stored in the RAM207 of J x at the same time. すなわち、この時点で、図3に示すECCブロックのうち情報データおよびPIパリティの部分がRAM207に格納され、POパリティの部分がPOパリティ用バッファ205に格納された状態となる。 That is, at this point, the portion of information data and PI parity of the ECC block shown in FIG. 3 is stored in the RAM 207, a state in which part of the PO parity is stored in the PO parity buffer 205.
【0056】 [0056]
なお、図3に示すECCブロックはDVD規格であり、そのPO方向の誤り訂正符号は、符号長208バイト、情報長192バイト、最小距離17であり、PI方向の誤り訂正符号は、符号長182バイト、情報長172バイト、最小距離11である。 Incidentally, ECC block shown in FIG. 3 is a DVD standard, an error correction code of the PO direction, code length 208 bytes, the information length 192 bytes, the minimum distance 17, the error correction code of the PI direction, code length 182 byte, information length 172 bytes, the minimum distance 11.
【0057】 [0057]
続いて、ECCエンコード処理が終了したECCブロックデータに対してPOパリティインターリーブ用セレクタ211によりインターリーブ処理を施し、これを変調回路208に転送する。 Subsequently, subjected to interleaving processing by PO parity interleave selector 211 relative ECC block data ECC encode processing is completed, transfers it to the modulation circuit 208. インターリーブ処理は、PIパリティ付セクタデータ2184バイト(182バイト×12行)ごとにPOパリティ部のPI方向データ182バイトを付加していく処理で、16セクタ分行なう。 Interleave processing is a processing to continue adding PI direction data 182 bytes of PO parity part each PI parity with the sector data 2184 bytes (182 bytes × 12 rows), carried out 16 sectors. この実施形態においては、RAM制御部206からの出力であるPIパリティ付セクタデータ2184バイトと、POパリティ用バッファ205からの出力182バイトをインターリーブ用セレクタ211で16セクタごとに切り替えて行なう。 In this embodiment, the output and PI parity with the sector data 2184 bytes is from the RAM control unit 206 performs switching to every 16 sectors to output 182 bytes interleave selector 211 from PO parity buffer 205.
【0058】 [0058]
以上の処理で、図2における処理手順306までが終了する。 In the above process, until the procedure 306 in FIG. 2 is terminated. すなわち、上記16セクタに対応して16の記録フレームが生成される。 That is, 16 recording frames in correspondence with the 16 sectors is created.
【0059】 [0059]
なお、インターリーブ処理の別の形態として、POパリティ用バッファ205内に完成されたPOパリティデータを一度RAM制御部206を介してRAM207内へインターリーブ処理を施すように格納してもよい。 As another form of interleaving it may be stored to perform a interleaving process to the RAM207 through once the RAM controller 206 PO parity data has been completed in the PO parity buffer 205. この場合には、RAM207の容量は、POパリティデータをも格納できるような大きさにしておく。 In this case, the capacity of the RAM207 is keep the sized to store also the PO parity data. これにより、RAM207に格納されたデータは、POパリティインターリーブ用セレクタ211を介することなく変調回路208へ出力することができる。 Thus, data stored in the RAM207 can output to the modulation circuit 208 without intervention of the PO parity interleave selector 211. ただし、上記セレクタ211を用いる場合よりもRAM207へのアクセス回数は増える。 However, the number of accesses to the RAM207 than with the selector 211 is increased.
【0060】 [0060]
インターリーブの後、図2における処理手順307までの処理として、変調回路208において、転送されたデータに対して同期コード(ECCブロックひとつを26の同期フレームにする)を付加し、DVDの変調規則である8/16変調処理を行い、記録補償回路209へ転送する。 After interleaving, the processing up to the processing steps 307 in FIG. 2, the modulation circuit 208 adds a synchronization code (to synchronize the frame of one ECC block 26) to the transferred data, the DVD modulation rule perform certain 8/16 modulation processing is transferred to the recording compensation circuit 209. 記録補償回路209では、変調回路208からのバイナリ変調データ信号に記録補償を施す。 The recording compensation circuit 209 performs recording compensation on binary modulated data signal from the modulation circuit 208. PUH210では、記録補償されたバイナリ変調データ信号に基づきレーザードライバを駆動させ、記録対応ディスク212上に記録マークを形成していく。 In PUH 210, drives the laser driver based on recorded compensated binary modulated data signal, continue to form a recording mark on the recording compatible disc 212.
【0061】 [0061]
以上のように、本実施形態におけるECCエンコード装置では、PIパリティ生成計算およびPOパリティ生成計算を、ECC用データのRAM207へのデータ格納処理と並行して行なうことで、パリティ計算のためのRAM207からの情報データ読み出し/書き込み処理が全く省かれる。 As described above, in the ECC encoding apparatus of this embodiment, the PI parity generation computing and PO parity generation calculation, by performing in parallel with the data storage processing to the RAM207 the ECC data, the RAM207 for parity calculation information data read / write process is completely omitted. これにより、高倍速化を容易に可能とするECCエンコード処理が実現できる。 Thus, ECC encoding process to easily permit high-speed operation can be realized.
【0062】 [0062]
次に、本発明の別の実施形態に係るECCエンコード装置について図9を参照して説明する。 It will now be described with reference to FIG. 9 ECC encoding apparatus according to another embodiment of the present invention. 図9は、本発明の別の実施形態に係るECCエンコード装置を記録型DVD装置に適用した場合の記録系構成を示すブロック図である。 Figure 9 is a block diagram showing a recording system configuration in the case of applying the ECC encoding unit in a recording type DVD apparatus according to another embodiment of the present invention. 図9において、すでに説明した構成要素と同一のものには同一符号を付してある。 9, to those components identical to that already described are denoted by the same reference numerals. 以下ではその部分の重複を避けて説明する。 In the following description to avoid the duplication of the part.
【0063】 [0063]
この実施形態では、PIパリティの生成と並行するPOパリティの生成に少なくとも「POシンドローム生成回路」および「ECCデコード回路」を用いる。 In this embodiment, at least "PO syndrome generating circuit" in the production of PO parity parallel with the generation of the PI parity and use of "ECC decoding circuit". これらの回路自体は、入出力される信号という観点では、DVD装置の再生回路で一般的に用いられているものと同一の機能である。 These circuits themselves, in terms of input and output the signal, the same functions as those commonly used in the reproducing circuit of a DVD device. さらに、「POシンドローム生成回路」を「POシンドローム用バッファ」と組み合わせることにより、RAM207へのデータ格納と並行して「POシンドローム生成回路」を動作させ、パリティ計算のためのRAM207へアクセスを省略できるようにしたものである。 Further, by combining the "PO syndrome generating circuit" and "buffer PO syndrome", in parallel with the data stored in the RAM207 is operated to "PO syndrome generating circuit", it RAM207 omitted access for parity calculation it is obtained by way.
【0064】 [0064]
図9に示すように、この記録型DVD装置は、すでに説明した構成要素のほか、POシンドローム生成回路904、POシンドローム用バッファ905、ECCデコード回路906を有し、これらが図1に示した実施形態のPOパリティ生成回路204およびPOパリティ用バッファ205の代わりに設けられる。 As shown in FIG. 9 embodiment, the recordable DVD device, in addition to the components already described, which have a PO syndrome generating circuit 904, PO syndrome buffer 905, ECC decoding circuit 906, it is shown in FIG. 1 It provided in place of the form of PO parity generation circuit 204 and the PO parity buffer 205.
【0065】 [0065]
POシンドローム生成回路904は、PIパリティ生成回路203の出力のRAM207への格納と並行して、所定の手順によりPOシンドロームを生成するものである。 PO syndrome generating circuit 904 in parallel with the storage in the RAM207 output of the PI parity generation circuit 203, and generates a PO syndrome by a predetermined procedure. 並行してPOシンドロームを生成するので、RAM207に34944バイト(182バイト×192行)のデータ格納が完了した時点で、POシンドロームが生成される。 Since parallel to generate the PO syndrome, when the data storage is completed RAM207 to 34944 bytes (182 bytes × 192 rows), PO syndromes are generated. POシンドロームは、34944バイトの縦方向192バイト(仮想的に加えた適当な16バイトを含めて208バイト)に対して16バイトずつ生成され、ひとつのECCブロックについて16行×182=2912バイトのデータサイズになる。 PO syndrome is generated by 16 bytes for 34,944 bytes longitudinal 192 bytes (208 bytes including a virtually suitable 16 bytes plus), 16 rows × for one ECC block 182 = 2912 bytes of data made to size.
【0066】 [0066]
POシンドローム用バッファ905は、RAM207へのデータ格納と並行して、POシンドローム生成回路904がPOシンドロームを上記のように生成するために必要なバッファとして機能するメモリである。 PO syndrome buffer 905, in parallel with the data stored in the RAM 207, a memory that functions as a buffer required for PO syndrome generating circuit 904 generates a PO syndromes as described above. そのサイズはちょうど上記の16行×182=2912バイトである。 Its size is just above 16 rows × 182 = 2912 bytes. すなわち、POシンドローム生成回路204は、POシンドローム用バッファ905をワークエリアとして用い、PIパリティ生成回路203の出力のRAM207への34944バイトのデータ格納が完了した時点で格納されたデータが、POシンドロームとなるようにデータを出し入れしながら計算を行なう。 That, PO syndrome generating circuit 204, using the PO syndrome buffer 905 as a work area, data in which the data storage of 34,944 bytes is stored upon completion of the RAM207 output of the PI parity generation circuit 203, and PO syndrome so as to perform the calculations while out data.
【0067】 [0067]
ECCデコード回路906は、POシンドローム用バッファ905に格納されたPOシンドロームに基づきイレージャ訂正を行なうものである。 ECC decoding circuit 906, and performs erasure correction based on the PO syndromes stored in the PO syndrome buffer 905. このイレージャ訂正により、POシンドロームの生成時に適当に加えたデータの領域にPOパリティ(16行×182=2912バイト)が生成される。 The erasure correction, PO parity in the region of the appropriate addition data when generating the PO syndrome (16 rows × 182 = 2912 bytes) is generated. 生成されたPOパリティは、POシンドローム用バッファ905に上書き格納される。 PO parity generated is overwritten stored in PO syndrome buffer 905. 上書き格納されたPOパリティは、その後POシンドローム用バッファ905からPOパリティインターリーブ用セレクタ211に導かれる。 PO parity is overwritten stored is then derived from PO syndrome buffer 905 to the PO parity interleave selector 211.
【0068】 [0068]
図10は、図9中に示すPOシンドローム生成回路904の構成および動作をやや詳細に説明するブロック図である。 Figure 10 is a block diagram illustrating in some detail the structure and operation of the PO syndrome generating circuit 904 shown in FIG. 図11は、図10中に示すPOシンドローム計算回路1002の具体的な構成例を示す図である。 Figure 11 is a diagram showing a specific configuration example of the PO syndrome calculation circuit 1002 shown in FIG. 10. 図12は、図10に示すPOシンドローム生成回路などの動作フローを示す流れ図である。 Figure 12 is a flowchart showing an operation flow of such PO syndrome generating circuit shown in FIG. 10.
【0069】 [0069]
以下、図9とともに、図10ないし図12をも必要に応じて参照し、本実施形態に係るECCエンコード装置の動作説明を行なう。 Hereinafter, in conjunction with FIG. 9, reference if necessary to FIGS. 10 through 12, the description of the operation of the ECC encoding apparatus according to the present embodiment.
【0070】 [0070]
図9において、PIパリティ生成回路203の182バイト×192行の出力データはRAM207への格納と並行してPOシンドローム生成回路904にも転送されており、POシンドローム生成回路904では、PO系列の182列におけるシンドローム計算を1バイトごとに切り替えてリアルタイムで行なっている。 9, the output data of 182 bytes × 192 rows of PI parity generation circuit 203 is also transferred to the PO syndrome generating circuit 904 in parallel with the storage in the RAM 207, the PO syndrome generating circuit 904, the PO series 182 It is performed in real time by switching the syndrome calculation in columns for each byte. PO系列の1データ列におけるシンドロームS 〜S 15は以下に示す式で計算することができる。 Syndromes S 0 to S 15 in the first data row of the PO series can be calculated by the formula shown below. ただし、I (x=0〜207)はここではPO系列の符号データ列208バイトを表す。 However, I x (x = 0~207) represents a code data string 208 bytes of PO series here.
=I +I +…+I 206 +I 207 S 0 = I 0 + I 1 + ... + I 206 + I 207
=I α 207 +I α 206 +…+I 206 α+I 207 S 2 = I 0 α 207 + I 1 α 206 + ... + I 206 α + I 207
-
-
-
15 =I α 15×207 +I α 15×206 +…+I 206 α 15 +I 207 S 15 = I 0 α 15 × 207 + I 1 α 15 × 206 + ... + I 206 α 15 + I 207
【0071】 [0071]
また、これらの計算式でもわかるようにシンドロームを計算するためには208バイトの符号データ列が必要であり、入力されてくる192バイトでは16バイト分足りない。 Further, it is necessary to 208 bytes of code data string to calculate the syndromes as seen in these formulas, missing 16 bytes at 192 bytes coming inputted. 不足分の16バイトのデータは後のECCデコード処理によって訂正されると結果としてPOパリティになるので当初は任意のデータで構わない。 It may be arbitrary data initially since the 16 bytes of data deficiency is corrected by the ECC decoding processing after resulting in PO parity. ここでは、これを0データで埋めることにより計算処理の効率的を図る。 Here, improve the computational efficiency of the filling this with 0 data.
【0072】 [0072]
不足分の16バイトを0データとして処理するためのPOシンドローム計算回路1002(第2の計算回路:図10を参照)を図11を用いて説明する。 PO syndrome calculation circuit 1002 for processing the 16 bytes of the shortfall as 0 Data: will be explained with reference to FIG. 11 (second calculation circuit see Figure 10). 図11において、破線で囲まれた部分は、シンドロームを生成するため再生回路で通常用いられている周知の部分である。 11, a portion surrounded by a broken line is a well-known part commonly used in reproducing circuit for generating a syndrome.
【0073】 [0073]
すなわち、フリップフロップ(レジスタD 、x=0〜15)112〜118それぞれの出力をガロア乗算器115〜119に導き(ただしフリップフロップ112についてはガロア乗算器は「1」に相当)、ガロア乗算器115〜119等の出力を排他的論理和ゲート111〜117の一方の入力とする。 That is, (corresponding to "1" Galois multiplier for however flip-flop 112) leads the flip-flop (register D x, x = 0 to 15) to 112 to 118 each output the Galois multiplier 115-119, Galois multiplier the output of such vessels 115-119 to one input of the exclusive OR gates 111 to 117. 排他的論理和ゲート111〜117の他方の入力側には入力データI が共通に入力され、排他的論理和ゲート111〜117の出力がフリップフロップ(レジスタD )112〜118それぞれの入力とされる。 The other input of the exclusive OR gates 111 to 117 are commonly inputted input data I x, the output flip-flop (register D x) of the exclusive OR gates 111 to 117 112 to 118 and each of the input It is. なお、図11に示す構成による各部の演算や動作は、8ビット(1バイト)をデータ単位として行なう。 Incidentally, each part of the operation and operation by the configuration shown in FIG. 11 performs 8-bit (1 byte) as a data unit.
【0074】 [0074]
図11中、破線で囲まれた、フリップフロップ(レジスタD )112〜118とガロア乗算器115〜119と排他的論理和ゲート111〜117とからそれぞれがなる各回路に192バイトの入力データを順次入力すると、フリップフロップ(レジスタD )112〜118にはこの192バイトによるシンドローム計算途中結果が以下の式S a〜S 15 aのように生成される。 In Figure 11, surrounded by a broken line, the input data flip-flop (register D x) 112-118 and Galois multiplier 115-119 and 192 bytes for each circuit, each consisting of exclusive OR gates 111 to 117 Metropolitan When sequentially input, flip-flop (register D x) in the 112-118 syndrome calculation intermediate result by the 192 bytes is generated by the equation S 0 a~S 15 a follows.
a=I +I +…+I 190 +I 191 S 0 a = I 0 + I 1 + ... + I 190 + I 191
a=I α 191 +I α 190 +…+I 190 α+I 191 S 2 a = I 0 α 191 + I 1 α 190 + ... + I 190 α + I 191
-
-
-
15 a=I α 15×191 +I α 15×190 +…+I 190 α 15 +I 191 S 15 a = I 0 α 15 × 191 + I 1 α 15 × 190 + ... + I 190 α 15 + I 191
【0075】 [0075]
この式と上述のシンドローム計算式とを比較し、さらにI 192 〜I 207が0とすると、シンドローム計算を成立させるためには各々のシンドローム計算途中結果に対してα 16×m (m=0〜15:シンドローム番号)を乗じればよいことがわかる。 Comparing this equation and the above-described syndrome calculation formula, further I 192 If ~I 207 is zero, each of the syndrome calculation intermediate result against alpha 16 × m in order to establish a syndrome calculation (m = 0 to 15: it can be seen that may be multiplied by the syndrome number). このため、図11に示す回路(POシンドローム計算回路1002)においては、192クロック経過後にSW0〜SW15を閉じることで、シンドローム計算を完了させるようガロア乗算器116、…、120が置かれる仕組みとなっている。 Therefore, in the circuit (PO syndrome calculation circuit 1002) shown in FIG. 11, by closing the SW0~SW15 after 192 clock has elapsed, Galois multiplier 116 so as to complete the syndrome calculation, ..., a mechanism 120 is placed ing.
【0076】 [0076]
このような演算を行うPOシンドローム計算回路1002であるが、先に説明した実施形態と同じようにPOシンドローム生成回路904全体としてはPO182列のシンドローム計算を1バイトごとに切り替えて演算していかなければならない。 Such a calculation is PO syndrome calculation circuit 1002 performs, as the same overall PO syndrome generating circuit 904 as the embodiment described above is not Ika calculates switched every byte syndrome calculation of PO182 column shall. このため、レジスタD 〜D 15の内容をPOシンドローム用バッファ905に退避させながら実施する。 Therefore, the content of the register D 0 to D 15 is performed while retracting the PO syndrome buffer 905.
【0077】 [0077]
図10は、図9中に示すPOシンドローム生成回路904の構成および動作をやや詳細に説明するブロック図である。 Figure 10 is a block diagram illustrating in some detail the structure and operation of the PO syndrome generating circuit 904 shown in FIG. 図10中には、POシンドローム生成回路904に対応する部分のほかに、POシンドローム用バッファ905、ECCデコード回路906も示している。 During 10, in addition to the portion corresponding to the PO syndrome generating circuit 904, PO syndrome buffer 905, ECC decoding circuit 906 is also shown.
【0078】 [0078]
入力データJ (182バイト×192行)が1バイト単位でPOシンドローム生成コントローラ1001とPOシンドローム計算回路1002に転送される(図12のステップ1201)。 Input data J x (182 bytes × 192 rows) is transferred to the PO syndrome generating controller 1001 and PO syndrome calculation circuit 1002 in 1-byte units (step 1201 in FIG. 12). POシンドローム生成コントローラ1001は182バイトカウンタを有し、入力された情報データがどのPO列であるか認識してPOシンドローム計算回路1002とPOシンドローム用バッファ905の入出力をコントロールしている。 Has a PO syndrome generation controller 1001 182 byte counter, or recognized to input information data is what PO column are controlling the input and output of the PO syndrome calculation circuit 1002 and PO syndrome buffer 905. ここでPOシンドローム用バッファ905の入出力のコントロールは、インターフェース1003を介してなされる。 Wherein the input and output of control PO syndrome buffer 905 is done via the interface 1003.
【0079】 [0079]
また、計算すべきPO列は1バイトごとに切り替わるため、16個のレジスタD (x=0〜15)の内部データも1バイトごとにPOシンドローム用バッファ905に退避させる必要がある(ステップ1204)。 Further, since the PO column to be calculated is switched for each 1 byte is an internal data in each byte needs to be saved in the PO syndrome buffer 905 of 16 registers D x (x = 0~15) (Step 1204 ). そして、182バイト後に同一PO列の情報データが転送されてきたら、上記バッファ905より途中結果を読み出し(ステップ1202)、内部のレジスタD (x=0〜15)へデータを移行させ、再度POシンドローム計算を行う(ステップ1203)。 Then, when been transferred the same PO columns of information data after 182 byte reads the intermediate result from the buffer 905 (step 1202), it moves the data to the internal register D x (x = 0 to 15), again PO performing syndrome calculation (step 1203). この動作を192回繰り返し、最後に前述した図11のSW0〜SW15を閉じることにより、PO系列の1列のPOシンドローム計算が完成する(ステップ1205のY)。 This operation is repeated 192 times, and finally by closing SW0~SW15 of Figure 11 described above, PO syndrome calculation of one column of the PO series is completed (Y in step 1205).
【0080】 [0080]
さらに、同様の計算を残りの181のPO列に対しても連続で行なっており、入力データJ (182バイト×192行)が全て入力された時点で、全てのPO列におけるPOシンドローム計算が終了し、シンドロームデータはPOシンドローム用バッファ905に格納された状態となる。 Furthermore, it also carried out in succession the same calculated for PO column of remaining 181, when the input data J x (182 bytes × 192 rows) is input all the PO syndrome calculation for all PO column Exit and syndrome data is in a state of being stored in the PO syndrome buffer 905. これと同時にJ のRAM207への格納も終了している。 This to be the end also stored in the RAM207 of J x at the same time.
【0081】 [0081]
続いて、作成されたPOシンドロームをバッファ905から読み出してECCデコード回路906に転送し(ステップ1206)、ECCデコード回路906によるエラー訂正処理を行なう(ステップ1207)。 Subsequently, the PO syndromes created by reading from the buffer 905 is transferred to the ECC decoding circuit 906 (step 1206), performs error correction processing using ECC decoding circuit 906 (step 1207). 言い換えると上記処理(POシンドローム計算回路1002での処理)では0データとして埋めた16バイトを、生成すべきPOパリティ16バイトに変換する。 The other words the treatment (PO syndrome calculation circuit processing in 1002), the 16 bytes padded as 0 data into PO parity of 16 bytes to be generated. なお、ECCデコード回路906は、周知のようにシンドローム修正回路、ユークリッド計算回路、チェーンサーチ回路などを有するものである。 Incidentally, ECC decoding circuit 906 is one having the syndrome correcting circuit as is well known, the Euclidean calculation circuit, the chain search circuit and the like.
【0082】 [0082]
上記エラー訂正処理については、通常、PO系列の訂正能力が8バイトまでであり、8バイトを超えるエラーは訂正することはできないが、エラーの位置情報(イレージャポインタ)を用いれば16バイトまでのエラー訂正処理が可能である。 For the error correction process, usually, the correction capability of the PO series is up to 8 bytes, it is not possible to correct errors in excess of 8 bytes, up to 16 bytes by using the position information of an error (erasure pointer) it is possible to error correction processing of. これを消失訂正(イレージャ訂正)と一般的にはいう。 This and the erasure correction (erasure correction) is generally say. この実施形態においては、生成すべきPOパリティの位置が符号列の末尾16バイトと確定しているため、エラー位置からイレージャポインタを生成しておけば訂正処理、つまりPOパリティ生成が可能である。 In this embodiment, the position of the to be generated PO parity is determined to end 16-byte code string, correction, i.e. may PO parity generation if to generate the erasure pointer from the error position is there.
【0083】 [0083]
より具体的には、POシンドローム用バッファ905より、所望のシンドロームデータをECCデコードコントローラ1004によって選択して、ECCデコード回路906へ送る。 More specifically, from the PO syndrome buffer 905, to select the desired syndrome data by the ECC decode controller 1004 sends to the ECC decoding circuit 906. そして、ECCデコード回路906ではイレージャポインタによりシンドローム修正処理を行った後、チェーンサーチ処理によりエラー位置におけるエラーパターン(つまりはPOパリティ)を算出する。 Then, after the syndrome correcting processing by erasure pointer in the ECC decoding circuit 906, an error pattern in the error position by chien search processing (that is, PO parity) is calculated.
【0084】 [0084]
次に、ECCデコードコントローラ1004は、算出したPOパリティを、エラー位置に基づいてPOシンドローム用バッファ905上の呼び出してきたシンドローム領域に上書きしていく(ステップ1208)。 Then, ECC decoding controller 1004, the calculated PO parity, will overwrite syndrome region that has call on PO syndrome buffer 905 based on the error position (step 1208). この処理を全PO系列において実行することによりPOシンドローム用バッファ905には全PO系列のパリティデータが完成する。 The process to PO syndrome buffer 905 by executing the entire PO sequence parity data of all the PO series is completed. POシンドローム用バッファ905内に完成されたPOパリティデータは、先の実施形態におけるPOパリティ用バッファ205内に完成されるPOパリティデータと同様にその後の処理に用いられる。 PO parity data completed PO syndrome buffer in 905 is used similarly subsequent processing and PO parity data is completed in the PO parity buffer 205 in the previous embodiment.
【0085】 [0085]
なお、ここでの説明では、生成されたPOパリティをシンドローム用バッファ905に書き込む場合について述べたが、RAM制御部206を介してRAM207を書き込んでも構わない。 In the description herein, but the generated PO parity has dealt with the case where writing to the syndrome buffer 905, it may be written the RAM207 via the RAM controller 206. この場合には、RAM207の容量は、POパリティデータをも格納できるような大きさにしておく。 In this case, the capacity of the RAM207 is keep the sized to store also the PO parity data. RAMへの書き込みの際、POパリティのインターリーブ処理を施すように格納してもよい。 When writing to RAM, it may be stored to perform a interleaving processing of PO parity.
【0086】 [0086]
以上説明のようにこの実施形態におけるECCエンコード装置では、PIパリティ生成計算とPOシンドローム計算を、ECC用データRAM207へのデータ格納処理と並行して行い、さらにPOパリティ生成のためのECCデコード処理に関してもRAM207へのアクセスが省かれる。 Or more ECC encoding apparatus of this embodiment as described in the PI parity generation calculation and PO syndrome calculation is performed in parallel with the data storage process to the ECC data RAM 207, further reference ECC decoding processing for the PO parity generation access to the RAM207 is omitted. これにより、高倍速化を容易に可能とするECCエンコード処理が実現できる。 Thus, ECC encoding process to easily permit high-speed operation can be realized.
【0087】 [0087]
また、POシンドローム回路904やECCデコード回路906、POシンドローム用バッファ905は、再生系の回路として用いることもできる。 Also, PO syndrome circuit 904 and ECC decoding circuit 906, PO syndrome buffer 905 can also be used as a circuit of the reproducing system. したがって、記録再生系全体として回路規模を削減するのにも効果がある。 Therefore, there is effect to reduce the circuit scale as a whole recording and reproducing system.
【0088】 [0088]
また、上記実施形態では、POパリティの方を、シンドローム生成回路を用いてECCデコード回路により生成したが、PIパリティに関しても同様にシンドローム生成回路およびECCデコード回路を用いて生成することができる。 In the above embodiment, the direction of PO parity, was generated by the ECC decoding circuit using the syndrome generating circuit, it can be generated using a syndrome generation circuit and the ECC decode circuit similarly with respect to PI parity. この場合には別途PIシンドローム用バッファを設け、また、PIパリティ部のシンドローム計算およびECCデコード回路によるPIパリティ計算の処理手順が追加される。 In this case separately provided buffer PI syndrome in, also, the processing procedure of the PI parity calculation by syndrome calculation and the ECC decode circuit of the PI parity part is added. このため処理速度では上記各実施形態に劣るものの、再生系回路との更なる兼用を行なうことで回路規模の削減を図ることができる。 Inferior in this order above embodiments in the processing speed, it is possible to reduce the circuit scale by performing further combined with reproduction system circuit.
【0089】 [0089]
【発明の効果】 【Effect of the invention】
以上詳述したように、本発明によれば、横方向の第1のパリティの発生・付加と、縦方向の第2のパリティの発生・付加のための処理とが並行的になされる。 As described above in detail, according to the present invention, the generation and addition of the first parity transverse, and second processing for generating and adding parity in the vertical direction is performed in parallel. よって、第1のパリティを付加してデータを一旦メモリに格納する、格納されたデータにアクセスして第2のパリティの発生・付加を行なう、という2段階の処理の必要がないので、ECC生成・付加を高速に行なうことが可能になる。 Thus, by adding a first parity storing data temporarily in memory, accessing the data stored performing generation and addition of a second parity, since a two-step is not required for processing of, ECC generation · adding it is possible to be performed at a high speed.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の一実施形態に係るECCエンコード装置を記録型DVD装置に適用した場合の記録系構成を示すブロック図。 Block diagram showing a recording system configuration in the case of applying the ECC encoding unit in a recording type DVD apparatus according to an embodiment of the present invention; FIG.
【図2】図1に示す記録系構成によりなされる処理手順を機能的に説明する機能ブロック図。 FIG. 2 is a functional block diagram functionally describing the procedure to be performed by the recording system arrangement shown in FIG.
【図3】ひとつのECCブロックの構成を示す図。 FIG. 3 is a diagram showing the configuration of one of the ECC block.
【図4】図3に示すECCブロックにおけるPIおよびPOパリティを除いた部分(情報データ部分)を構成する単位であるセクタ(16セクタで図3に示す情報データになる)の内部構成を示す図。 It illustrates the internal structure of a portion excluding the PI and PO parity in the ECC block (consisting of the information data shown in FIG. 3 at 16 sectors) (information data part) which is a unit constituting a sector shown in FIG. 3. FIG .
【図5】図1中に示すPIパリティ生成回路203の具体的な構成例を示す図。 FIG. 5 shows a specific configuration example of the PI parity generation circuit 203 shown in FIG.
【図6】図1中に示すRAM207に格納されるデータの構成を示す図。 6 is a diagram showing a configuration of data stored in RAM207 shown in FIG.
【図7】図1中に示すPOパリティ生成回路204の構成および動作をやや詳細に説明するブロック図。 7 is a block diagram illustrating in some detail the structure and operation of the PO parity generation circuit 204 shown in FIG.
【図8】図7に示すPOパリティ生成回路などの動作フローを示す流れ図。 Figure 8 is a flow diagram illustrating an operation flow of such PO parity generating circuit shown in FIG.
【図9】本発明の別の実施形態に係るECCエンコード装置を記録型DVD装置に適用した場合の記録系構成を示すブロック図。 9 is a block diagram showing a recording system configuration in the case of applying the ECC encoding unit in a recording type DVD apparatus according to another embodiment of the present invention.
【図10】図9中に示すPOシンドローム生成回路904の構成および動作をやや詳細に説明するブロック図。 10 is a block diagram illustrating in some detail the structure and operation of the PO syndrome generating circuit 904 shown in FIG.
【図11】図10中に示すPOシンドローム計算回路1002の具体的な構成例を示す図。 11 is a diagram showing a specific configuration example of the PO syndrome calculation circuit 1002 shown in FIG. 10.
【図12】図10に示すPOシンドローム生成回路などの動作フローを示す流れ図。 Figure 12 is a flow diagram illustrating an operation flow of such PO syndrome generating circuit shown in FIG. 10.
【符号の説明】 DESCRIPTION OF SYMBOLS
51、52、53…ガロア乗算器 54、55、56、57…シフトレジスタ58、59、60…排他的論理和ゲート 111、113、117…排他的論理和ゲート 112、114、118…レジスタ 115、119…ガロア乗算器 116、120…ガロア乗算器 201…ホスト 202…(IE+IED+RSV)付加回路・スクランブル回路・EDC付加回路 203…PIパリティ生成回路 204…POパリティ生成回路 205…POパリティ用バッファ206…RAM制御部 207…RAM 208…変調回路 209…記録補償回路 210…ピックアップヘッド 211…POパリティインターリーブ用セレクタ 212…記録対応ディスク 701…POパリティ生成コントローラ702…POパリティ計算回路 703…インターフ 51, 52, 53 ... Galois multiplier 54, 55, 56, 57 ... shift register 58, 59, 60 ... exclusive OR gates 111, 113, 117 ... exclusive OR gates 112, 114, 118 ... register 115, 119 ... Galois multiplier 116, 120 ... Galois multiplier 201 ... host 202 ... (IE + IED + RSV) adding circuit scrambler-EDC addition circuit 203 ... PI parity generation circuit 204 ... PO parity generation circuit 205 ... PO parity buffer 206 ... RAM control unit 207 ... RAM 208 ... modulation circuit 209 ... recording compensation circuit 210 ... pickup head 211 ... PO parity interleave selector 212 ... recording capable disk 701 ... PO parity generation controller 702 ... PO parity calculation circuit 703 ... interferon ース 904…POシンドローム生成回路 905…POシンドローム用バッファ 906…ECCデコード回路 1001…POシンドローム生成コントローラ 1002…POシンドローム計算回路 1003…インターフェース 1004…ECCデコードコントローラ Over scan 904 ... PO syndrome generating circuit 905 ... PO syndrome buffer 906 ... ECC decoding circuit 1001 ... PO syndrome generating controller 1002 ... PO syndrome calculation circuit 1003 ... interface 1004 ... ECC decode controller

Claims (15)

  1. 横縦のブロック構造のデータについて横方向1行の第1のパリティを第1の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第1のステップと、 Added laterally a first parity for the data lateral one row of the block structure of horizontal and vertical calculated by the first calculation circuit, a first step of performing each for each row this,
    前記第1のステップがなされる間に、前記第1のパリティが付加されたデータについて縦方向1列の第2のパリティを第2の計算回路で計算し、これを各列についてそれぞれ行なう第2のステップとを具備することを特徴とするECCエンコード方法。 While the first step is performed, the second parity in the vertical direction one column for the data to which the first parity has been appended calculated in the second calculation circuit, second to do this each for each column ECC encoding method characterized by comprising of the steps.
  2. 前記第2のステップは、前記第1のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをバッファとして用い該バッファと前記第2の計算回路との間で途中結果を往復しながら行なうことを特徴とする請求項1記載のECCエンコード方法。 The second step, reciprocating an intermediate result between said first of said second and said buffer using a memory as a buffer parity with corresponding each lateral address of the added the data was computation circuit ECC encoding method of claim 1, wherein the performed while.
  3. 前記第1のパリティが付加された前記データをメモリに順次格納するステップをさらに具備することを特徴とする請求項1記載のECCエンコード方法。 ECC encoding method according to claim 1, further comprising a step of sequentially storing the data which the first parity has been appended to the memory.
  4. 前記第2のステップで計算された第2のパリティを、前記メモリに格納された前記データに対してインターリーブするように前記メモリに格納するステップをさらに具備することを特徴とする請求項3記載のECCエンコード方法。 Wherein the second parity calculated by the second step, according to claim 3, characterized by comprising further the step of storing in said memory so as to interleave on the stored the data in the memory ECC encoding method.
  5. 前記メモリに格納された前記第1のパリティが付加された前記データを該メモリから読み出しながら前記計算された第2のパリティをインターリーブするステップをさらに具備することを特徴とする請求項3記載のECCエンコード方法。 ECC according to claim 3, characterized by comprising the data to which the first parity stored in the memory is added further the step of interleaving the second parity are the calculated while reading from the memory encoding method.
  6. 横縦のブロック構造のデータについて横方向1行の第1のパリティを第1の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第1のステップと、 Added laterally a first parity for the data lateral one row of the block structure of horizontal and vertical calculated by the first calculation circuit, a first step of performing each for each row this,
    前記第1のステップがなされる間に、前記第1のパリティが付加されたデータについて縦方向1列のシンドロームを第2の計算回路で計算し、これを各列についてそれぞれ行なう第2のステップと、 While the first step is made, the syndromes of one vertical column for the data to which the first parity has been appended calculated in the second calculation circuit, a second step of doing this are for each column ,
    前記計算されたシンドロームから縦方向の第2のパリティを生成する第3のステップとを具備することを特徴とするECCエンコード方法。 ECC encoding method characterized by comprising a third step of generating a second parity longitudinally from the calculated syndrome.
  7. 前記第2のステップは、前記第1のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをバッファとして用い該バッファと前記第2の計算回路との間で途中結果を往復しながら行なうことを特徴とする請求項6記載のECCエンコード方法。 The second step, reciprocating an intermediate result between said first of said second and said buffer using a memory as a buffer parity with corresponding each lateral address of the added the data was computation circuit ECC encoding method of claim 6, wherein the performed while.
  8. 前記第1のステップは、前記横縦のブロック構造のデータについて横方向1行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうことを特徴とする請求項1または6記載のECCエンコード方法。 The first step is to generate a syndrome of one line transverse the data of the horizontal vertical block structure, it added in the transverse direction by calculating the first parity laterally from the generated syndrome, ECC encoding method according to claim 1 or 6, wherein the performing each so for each row.
  9. 横縦のブロック構造のデータについて横方向1行の第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なう第1のパリティ生成回路と、 Added laterally the data block structure of horizontal and vertical calculates a first parity lateral one row, and the first parity generating circuit for performing each of the row it,
    前記第1のパリティの計算を前記各行についてそれぞれ行なう間に、前記第1のパリティが付加されたデータについて縦方向1列の第2のパリティを計算し、これを各列についてそれぞれ行なう第2のパリティ生成回路とを具備することを特徴とするECCエンコード装置。 The calculation of the first parity between performing each for each row, the data to which the first parity has been appended the second parity in the vertical direction one column is calculated and the second performing each this for each column ECC encoding apparatus characterized by comprising a parity generating circuit.
  10. 前記第1のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、 Further comprising a memory having a corresponding each lateral address of the data to which the first parity has been appended,
    前記第2のパリティ生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記第2のパリティの計算を行なうことを特徴とする請求項9記載のECCエンコード装置。 It said second parity generating circuit, ECC encoding apparatus according to claim 9, wherein the performing the calculation of the second parity reciprocates intermediate results between the buffer using the memory as a buffer.
  11. 前記第1のパリティが付加されたデータを格納するメモリをさらに具備することを特徴とする請求項9記載のECCエンコード装置。 ECC encoding device according to claim 9, characterized by further comprising a memory for storing data to which the first parity has been appended.
  12. 前記メモリに格納された前記データを該メモリから読み出しながら前記計算された第2のパリティをインターリーブするためのセレクタをさらに具備することを特徴とする請求項11記載のECCエンコード装置。 ECC encoding apparatus according to claim 11, characterized by comprising the data stored in the memory further selector for interleaving the second parity are the calculated while reading from the memory.
  13. 横縦のブロック構造のデータについて横方向1行の第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうパリティ生成回路と、 Added laterally the data block structure of horizontal and vertical calculates a first parity lateral one row, and the parity generating circuit for performing each of the row it,
    前記第1のパリティの計算を前記各行についてそれぞれ行なう間に、前記第1のパリティが付加されたデータについて縦方向1列のシンドロームを計算し、これを各列についてそれぞれ行なうシンドローム生成回路と、 The calculation of the first parity between performing each for each row, a syndrome of longitudinal one column is calculated for the data to which the first parity has been appended, and the syndrome generating circuit for performing each of them for each column,
    前記計算されたシンドロームから縦方向の第2のパリティを生成する回路とを具備することを特徴とするECCエンコード装置。 ECC encoding apparatus characterized by comprising a circuit for generating a second parity longitudinally from the calculated syndrome.
  14. 前記第1のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、 Further comprising a memory having a corresponding each lateral address of the data to which the first parity has been appended,
    前記シンドローム生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記シンドロームの計算を行なうことを特徴とする請求項13記載のECCエンコード装置。 The syndrome generating circuit, ECC encoding apparatus according to claim 13, wherein the performing the calculation of the syndrome while reciprocating intermediate results between the buffer using the memory as a buffer.
  15. 前記パリティ生成回路は、前記横縦のブロック構造のデータについて横方向1行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第1のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうことを特徴とする請求項9または13記載のECCエンコード装置。 The parity generating circuit generates a syndrome of one line transverse the data of the horizontal vertical block structure, added in the transverse direction by calculating the first parity laterally from the generated syndrome, which ECC encoding apparatus according to claim 9 or 13, wherein the performing each for each row.
JP2003143157A 2003-05-21 2003-05-21 Ecc encoding method and ecc encoding device Abandoned JP2004348824A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003143157A JP2004348824A (en) 2003-05-21 2003-05-21 Ecc encoding method and ecc encoding device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003143157A JP2004348824A (en) 2003-05-21 2003-05-21 Ecc encoding method and ecc encoding device

Publications (2)

Publication Number Publication Date
JP2004348824A true JP2004348824A (en) 2004-12-09
JP2004348824A5 JP2004348824A5 (en) 2006-02-16

Family

ID=33531021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003143157A Abandoned JP2004348824A (en) 2003-05-21 2003-05-21 Ecc encoding method and ecc encoding device

Country Status (1)

Country Link
JP (1) JP2004348824A (en)

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008084116A (en) * 2006-09-28 2008-04-10 Aisin Seiki Co Ltd Data storage device, and method for reading data from data storage device
CN1779833B (en) 2005-09-27 2011-05-18 威盛电子股份有限公司 Method for computing faults in checking codes
US8438457B2 (en) 2009-09-11 2013-05-07 Sony Corporation Nonvolatile memory apparatus, memory controller, and memory system
JP2014505450A (en) * 2011-02-11 2014-02-27 クアルコム,インコーポレイテッド Encoding and decoding using stretchable code with mapping of flexible source block
US8958375B2 (en) 2011-02-11 2015-02-17 Qualcomm Incorporated Framing for an improved radio link protocol including FEC
US9136878B2 (en) 2004-05-07 2015-09-15 Digital Fountain, Inc. File download and streaming system
US9136983B2 (en) 2006-02-13 2015-09-15 Digital Fountain, Inc. Streaming and buffering using variable FEC overhead and protection periods
US9178535B2 (en) 2006-06-09 2015-11-03 Digital Fountain, Inc. Dynamic stream interleaving and sub-stream based delivery
US9185439B2 (en) 2010-07-15 2015-11-10 Qualcomm Incorporated Signaling data for multiplexing video components
US9191151B2 (en) 2006-06-09 2015-11-17 Qualcomm Incorporated Enhanced block-request streaming using cooperative parallel HTTP and forward error correction
US9236976B2 (en) 2001-12-21 2016-01-12 Digital Fountain, Inc. Multi stage code generator and decoder for communication systems
US9237101B2 (en) 2007-09-12 2016-01-12 Digital Fountain, Inc. Generating and communicating source identification information to enable reliable communications
US9236885B2 (en) 2002-10-05 2016-01-12 Digital Fountain, Inc. Systematic encoding and decoding of chain reaction codes
US9240810B2 (en) 2002-06-11 2016-01-19 Digital Fountain, Inc. Systems and processes for decoding chain reaction codes through inactivation
US9246633B2 (en) 1998-09-23 2016-01-26 Digital Fountain, Inc. Information additive code generator and decoder for communication systems
US9253233B2 (en) 2011-08-31 2016-02-02 Qualcomm Incorporated Switch signaling methods providing improved switching between representations for adaptive HTTP streaming
US9264069B2 (en) 2006-05-10 2016-02-16 Digital Fountain, Inc. Code generator and decoder for communications systems operating using hybrid codes to allow for multiple efficient uses of the communications systems
US9270414B2 (en) 2006-02-21 2016-02-23 Digital Fountain, Inc. Multiple-field based code generator and decoder for communications systems
US9281847B2 (en) 2009-02-27 2016-03-08 Qualcomm Incorporated Mobile reception of digital video broadcasting—terrestrial services
US9288010B2 (en) 2009-08-19 2016-03-15 Qualcomm Incorporated Universal file delivery methods for providing unequal error protection and bundled file delivery services
US9294226B2 (en) 2012-03-26 2016-03-22 Qualcomm Incorporated Universal object delivery and template-based file delivery
US9312885B2 (en) 2012-08-15 2016-04-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory system error correction capability of which is improved
US9319448B2 (en) 2010-08-10 2016-04-19 Qualcomm Incorporated Trick modes for network streaming of coded multimedia data
US9380096B2 (en) 2006-06-09 2016-06-28 Qualcomm Incorporated Enhanced block-request streaming system for handling low-latency streaming
US9386064B2 (en) 2006-06-09 2016-07-05 Qualcomm Incorporated Enhanced block-request streaming using URL templates and construction rules
US9419749B2 (en) 2009-08-19 2016-08-16 Qualcomm Incorporated Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes
US9432433B2 (en) 2006-06-09 2016-08-30 Qualcomm Incorporated Enhanced block-request streaming system using signaling or block creation
US9485546B2 (en) 2010-06-29 2016-11-01 Qualcomm Incorporated Signaling video samples for trick mode video representations
US9596447B2 (en) 2010-07-21 2017-03-14 Qualcomm Incorporated Providing frame packing type information for video coding
JP2017107390A (en) * 2015-12-09 2017-06-15 株式会社東芝 Video server device and data write/read method
US9843844B2 (en) 2011-10-05 2017-12-12 Qualcomm Incorporated Network streaming of media data
US9917874B2 (en) 2009-09-22 2018-03-13 Qualcomm Incorporated Enhanced block-request streaming using block partitioning or request controls for improved client-side handling
US10090860B2 (en) 2016-01-22 2018-10-02 Toshiba Memory Corporation Memory system using integrated parallel interleaved concatenation

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9246633B2 (en) 1998-09-23 2016-01-26 Digital Fountain, Inc. Information additive code generator and decoder for communication systems
US9236976B2 (en) 2001-12-21 2016-01-12 Digital Fountain, Inc. Multi stage code generator and decoder for communication systems
US9240810B2 (en) 2002-06-11 2016-01-19 Digital Fountain, Inc. Systems and processes for decoding chain reaction codes through inactivation
US9236885B2 (en) 2002-10-05 2016-01-12 Digital Fountain, Inc. Systematic encoding and decoding of chain reaction codes
US9136878B2 (en) 2004-05-07 2015-09-15 Digital Fountain, Inc. File download and streaming system
US9236887B2 (en) 2004-05-07 2016-01-12 Digital Fountain, Inc. File download and streaming system
CN1779833B (en) 2005-09-27 2011-05-18 威盛电子股份有限公司 Method for computing faults in checking codes
US9136983B2 (en) 2006-02-13 2015-09-15 Digital Fountain, Inc. Streaming and buffering using variable FEC overhead and protection periods
US9270414B2 (en) 2006-02-21 2016-02-23 Digital Fountain, Inc. Multiple-field based code generator and decoder for communications systems
US9264069B2 (en) 2006-05-10 2016-02-16 Digital Fountain, Inc. Code generator and decoder for communications systems operating using hybrid codes to allow for multiple efficient uses of the communications systems
US9432433B2 (en) 2006-06-09 2016-08-30 Qualcomm Incorporated Enhanced block-request streaming system using signaling or block creation
US9191151B2 (en) 2006-06-09 2015-11-17 Qualcomm Incorporated Enhanced block-request streaming using cooperative parallel HTTP and forward error correction
US9628536B2 (en) 2006-06-09 2017-04-18 Qualcomm Incorporated Enhanced block-request streaming using cooperative parallel HTTP and forward error correction
US9178535B2 (en) 2006-06-09 2015-11-03 Digital Fountain, Inc. Dynamic stream interleaving and sub-stream based delivery
US9386064B2 (en) 2006-06-09 2016-07-05 Qualcomm Incorporated Enhanced block-request streaming using URL templates and construction rules
US9380096B2 (en) 2006-06-09 2016-06-28 Qualcomm Incorporated Enhanced block-request streaming system for handling low-latency streaming
US9209934B2 (en) 2006-06-09 2015-12-08 Qualcomm Incorporated Enhanced block-request streaming using cooperative parallel HTTP and forward error correction
JP2008084116A (en) * 2006-09-28 2008-04-10 Aisin Seiki Co Ltd Data storage device, and method for reading data from data storage device
US9237101B2 (en) 2007-09-12 2016-01-12 Digital Fountain, Inc. Generating and communicating source identification information to enable reliable communications
US9281847B2 (en) 2009-02-27 2016-03-08 Qualcomm Incorporated Mobile reception of digital video broadcasting—terrestrial services
US9876607B2 (en) 2009-08-19 2018-01-23 Qualcomm Incorporated Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes
US9419749B2 (en) 2009-08-19 2016-08-16 Qualcomm Incorporated Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes
US9288010B2 (en) 2009-08-19 2016-03-15 Qualcomm Incorporated Universal file delivery methods for providing unequal error protection and bundled file delivery services
US9660763B2 (en) 2009-08-19 2017-05-23 Qualcomm Incorporated Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes
US8438457B2 (en) 2009-09-11 2013-05-07 Sony Corporation Nonvolatile memory apparatus, memory controller, and memory system
US9917874B2 (en) 2009-09-22 2018-03-13 Qualcomm Incorporated Enhanced block-request streaming using block partitioning or request controls for improved client-side handling
US9992555B2 (en) 2010-06-29 2018-06-05 Qualcomm Incorporated Signaling random access points for streaming video data
US9485546B2 (en) 2010-06-29 2016-11-01 Qualcomm Incorporated Signaling video samples for trick mode video representations
US9185439B2 (en) 2010-07-15 2015-11-10 Qualcomm Incorporated Signaling data for multiplexing video components
US9602802B2 (en) 2010-07-21 2017-03-21 Qualcomm Incorporated Providing frame packing type information for video coding
US9596447B2 (en) 2010-07-21 2017-03-14 Qualcomm Incorporated Providing frame packing type information for video coding
US9319448B2 (en) 2010-08-10 2016-04-19 Qualcomm Incorporated Trick modes for network streaming of coded multimedia data
US9456015B2 (en) 2010-08-10 2016-09-27 Qualcomm Incorporated Representation groups for network streaming of coded multimedia data
US9270299B2 (en) 2011-02-11 2016-02-23 Qualcomm Incorporated Encoding and decoding using elastic codes with flexible source block mapping
US8958375B2 (en) 2011-02-11 2015-02-17 Qualcomm Incorporated Framing for an improved radio link protocol including FEC
JP2014505450A (en) * 2011-02-11 2014-02-27 クアルコム,インコーポレイテッド Encoding and decoding using stretchable code with mapping of flexible source block
US9253233B2 (en) 2011-08-31 2016-02-02 Qualcomm Incorporated Switch signaling methods providing improved switching between representations for adaptive HTTP streaming
US9843844B2 (en) 2011-10-05 2017-12-12 Qualcomm Incorporated Network streaming of media data
US9294226B2 (en) 2012-03-26 2016-03-22 Qualcomm Incorporated Universal object delivery and template-based file delivery
US9312885B2 (en) 2012-08-15 2016-04-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory system error correction capability of which is improved
JP2017107390A (en) * 2015-12-09 2017-06-15 株式会社東芝 Video server device and data write/read method
US10090860B2 (en) 2016-01-22 2018-10-02 Toshiba Memory Corporation Memory system using integrated parallel interleaved concatenation

Similar Documents

Publication Publication Date Title
US6661591B1 (en) Disk drive employing sector-reconstruction-interleave sectors each storing redundancy data generated in response to an interleave of data sectors
US6003151A (en) Error correction and detection system for mass storage controller
US6367049B1 (en) Encoding multiword information by wordwise interleaving
JP3966993B2 (en) Error correction and parallel testing of the product code
US4541093A (en) Method and apparatus for error correction
US6553533B2 (en) Method and apparatus for detecting and correcting errors and erasures in product ECC-coded data arrays for DVD and similar storage subsystems
US4949342A (en) Code error detecting method
US5844919A (en) Sector and track level error correction system for disc storage systems
US5974580A (en) Concurrent row/column syndrome generator for a product code
AU604836B2 (en) Method and apparatus for error correction
US5546409A (en) Error correction encoding and decoding system
KR100781916B1 (en) Recording medium, and recording and reproduction apparatus
KR100434210B1 (en) A digital data recording / reproducing apparatus and method, and a disk-shaped recording medium
KR100415136B1 (en) Meth0d and apparatus for c0rrecting data errors
US20030135798A1 (en) Optical disk device and data randomizing method for optical disk device
JP3239863B2 (en) Data decoding processing apparatus and method
US6223322B1 (en) Method and apparatus for enhancing data rate in processing ECC product-coded data arrays in DVD storage subsystems and the like
JP3752995B2 (en) Information recording and reproducing apparatus
KR100385386B1 (en) Data recording and reproducing method, a data reproducing apparatus and a recording medium
JP2870843B2 (en) Information transmission apparatus
JPH0697542B2 (en) Interface - Li - blanking circuit
JPH07311949A (en) Optical disc recording medium and recording method, and optical disc recorder and player
CN1019704B (en) Apparatus for recording and/or reproducing digital data
JP2945007B2 (en) Data transmission method
CN1465140A (en) Coding and decoding of partially a priori known information

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051227

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051227

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20070312