JP2004319892A - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP2004319892A
JP2004319892A JP2003114253A JP2003114253A JP2004319892A JP 2004319892 A JP2004319892 A JP 2004319892A JP 2003114253 A JP2003114253 A JP 2003114253A JP 2003114253 A JP2003114253 A JP 2003114253A JP 2004319892 A JP2004319892 A JP 2004319892A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
manufacturing
semiconductor
method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003114253A
Other languages
Japanese (ja)
Inventor
Yoshihiro Kinoshita
Hiroshi Kuroda
順弘 木下
宏 黒田
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, 株式会社ルネサステクノロジ filed Critical Renesas Technology Corp
Priority to JP2003114253A priority Critical patent/JP2004319892A/en
Publication of JP2004319892A publication Critical patent/JP2004319892A/en
Application status is Pending legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a highly reliable semiconductor device.
SOLUTION: After applying plasma treatment to the surface of a wiring substrate 2 on whose side a semiconductor chip 3 is mounted and to the surface of the semiconductor chip 3, the semiconductor chip 3 is so flip-chip-connected with the wiring substrate 2 as to form an underfill resin 7 between the wiring substrate 2 and the semiconductor chip 3. Subsequently, after applying plasma treatment to the wiring substrate 2 having the mounted semiconductor chip 3 thereon, a semiconductor chip 4 whose dimension is larger than the one of the semiconductor chip 3 is mounted on the semiconductor chip 3. Then, after applying plasma treatment to the wiring substrate 2 having the mounted semiconductor chips 3, 4 thereon, the semiconductor chip 4 and the wiring substrate 2 are connected electrically with each other via bonding wires 8, and a sealing resin 9 is so formed on the wiring substrate 2 as to cover therewith the semiconductor chips 3, 4 and the bonding wires 8.
COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置の製造技術に関し、特に、基板上に複数の半導体チップを積層した半導体装置に適用して有効な技術に関する。 The present invention relates to a manufacturing technology of a semiconductor device, more particularly, to a technique effectively applied to a semiconductor device formed by laminating a plurality of semiconductor chips on a substrate.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体チップを配線基板に搭載し、封止樹脂を形成して半導体パッケージとしての半導体装置が製造されている。 A semiconductor chip is mounted on a wiring substrate, a semiconductor device as a semiconductor package to form a sealing resin is produced.
【0003】 [0003]
特開2000−156386号公報には、半導体チップに形成されたポリイミド層にアルゴンガス中でプラズマ放電処理を行う技術が記載されている(特許文献1参照)。 JP-A-2000-156386 discloses a technique for performing plasma discharge treatment in an argon gas into the polyimide layer formed on the semiconductor chip has been described (see Patent Document 1).
【0004】 [0004]
また、特開2000−138255号公報には、半導体チップのバンプと基板をマウント接続する際、基板の接続するパッド表面あるいは半導体チップのバンプ表面にプラズマを照射し有機系不純物を除去する技術が記載されている(特許文献2参照)。 Further, JP-A-2000-138255 discloses, when mounting connecting bumps and the substrate of the semiconductor chip, technology according to remove the irradiated organic impurities plasma pad surface or the semiconductor chip bump surfaces of the connection substrate are (see Patent Document 2).
【0005】 [0005]
また、特開2002−110721号公報には、樹脂封止体を形成する工程の前に、プラズマクリーニング法で基板の一主面に残留する不純物を除去する技術が記載されている(特許文献3参照)。 Further, JP-A-2002-110721 discloses, prior to the step of forming the resin sealing body, a technique for removing the impurities remaining on the main surface of the substrate by plasma cleaning process has been described (Patent Document 3 reference).
【0006】 [0006]
また、特開平10−224029号公報には、はんだボールバンプの形成後、Arガス雰囲気中でスパッタエッチング処理を施し、はんだボールバンプの表面の不純物層を除去して清浄なはんだボールバンプの表面を露出させる技術が記載されている(特許文献4参照)。 JP-A-10-224029, after the formation of the solder ball bump is subjected to sputter etching in an Ar gas atmosphere, the surface removal to clean solder ball bump impurity layer on the surface of the solder ball bumps technique for exposed is described (see Patent Document 4).
【0007】 [0007]
【特許文献1】 [Patent Document 1]
特開2000−156386号公報【0008】 Japanese Unexamined Patent Publication No. 2000-156386 Publication [0008]
【特許文献2】 [Patent Document 2]
特開2000−138255号公報【0009】 Japanese Unexamined Patent Publication No. 2000-138255 Publication [0009]
【特許文献3】 [Patent Document 3]
特開2002−110721号公報【0010】 Japanese Unexamined Patent Publication No. 2002-110721 Publication [0010]
【特許文献4】 [Patent Document 4]
特開平10−224029号公報【0011】 Japanese Unexamined Patent Publication No. 10-224029 [0011]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
本発明者の検討によれば、以下のことが分かった。 According to the studies of the present inventors, it has been found that below.
【0012】 [0012]
封止樹脂を形成した際に下地と封止樹脂の密着性が悪いと、高温高湿試験などにより封止樹脂の剥離などが生じる恐れがある。 Poor adhesion of the ground and the sealing resin when forming the sealing resin, there is a possibility that peeling of the sealing resin is caused due the high temperature and high humidity test. これは、半導体装置の信頼性の低下を招き、半導体装置の製造歩留まりを低下させる。 This leads to a reduction in the reliability of the semiconductor device, thereby lowering the production yield of the semiconductor device.
【0013】 [0013]
プラズマ処理してから封止樹脂を形成すると、下地表面が清浄化されたことやアンカー効果などにより、下地と封止樹脂の密着性が向上する。 When forming the sealing resin after the plasma treatment, underlying surface such as by or an anchor effect that is cleaned, thereby improving adhesion of the base and the sealing resin. しかしながら、プラズマが充分に行き渡らなかった領域では、封止樹脂の密着性が低下し、高温高湿試験などにより封止樹脂の剥離などが生じる恐れがある。 However, the plasma is not spread sufficiently region, reduces the adhesion of the sealing resin, there is a possibility that peeling of the sealing resin is caused due the high temperature and high humidity test. これは半導体装置の信頼性の低下を招き、半導体装置の製造歩留まりを低下させる。 This causes deterioration of the reliability of the semiconductor device, thereby lowering the production yield of the semiconductor device.
【0014】 [0014]
本発明の目的は、半導体装置の信頼性を向上できる半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving reliability of the semiconductor device.
【0015】 [0015]
本発明の他の目的は、半導体装置の製造歩留まりを向上できる半導体装置の製造方法を提供することにある。 Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving the manufacturing yield of the semiconductor device.
【0016】 [0016]
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【0017】 [0017]
【課題を解決するための手段】 In order to solve the problems]
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.
【0018】 [0018]
本発明の半導体装置の製造方法は、基板上に第1の半導体チップを搭載した後にプラズマ処理を施し、第1の半導体チップ上に第2の半導体チップを搭載した後に再度プラズマ処理を施すものである。 The method of manufacturing a semiconductor device of the present invention, subjected to plasma treatment after mounting the first semiconductor chip on the substrate, those subjected to plasma treatment again after mounting the second semiconductor chip on the first semiconductor chip is there.
【0019】 [0019]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 If necessary for convenience in the following embodiments will be explained, divided into plural sections or embodiments, unless otherwise specified, they are not mutually unrelated and one has relationships examples of part or all of, details, or a supplementary explanation.
【0020】 [0020]
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiments, the number of elements (including number of pieces, values, amount, range, and the like), when limited to particular numbers of cases and principle than the specific etc. except, the invention is not limited to that particular number, it may be less specific number or more.
【0021】 [0021]
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, components (including element steps) unless otherwise such are considered to be the case principally apparent indispensable from explicit, it is not necessarily indispensable needless to say.
【0022】 [0022]
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。 Similarly, in the following embodiments, except the shape of the components, when referring to a positional relationship or the like, a case or the like in particular considered not if expressly and principle clearly dictates otherwise, substantially the shape approximation or is intended to include such as those similar to the like. このことは、上記数値および範囲についても同様である。 This also applies to the above values ​​and ranges.
【0023】 [0023]
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 Also, components having the same function in all the drawings for describing the embodiments are denoted by the same reference numerals, and repeated description thereof will be omitted.
【0024】 [0024]
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in this embodiment, in some cases even in a plan view, hatching for easy understanding. また、断面図であっても図面を見易くするためにハッチングを省略する場合もある。 Further, hatching may be omitted in order to make the drawings easy to see even in cross section.
【0025】 [0025]
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings.
【0026】 [0026]
(実施の形態1) (Embodiment 1)
本実施の形態の半導体装置を図面を参照して説明する。 Explaining the semiconductor device of the present embodiment with reference to the drawings. 図1は、本発明の一実施の形態である半導体装置の断面図である。 Figure 1 is a cross-sectional view of a semiconductor device in an embodiment of the present invention.
【0027】 [0027]
図1に示されるように、本実施の形態の半導体装置1は、基板としての配線基板(回路基板、配線積層基板、多層配線基板)2と、配線基板2上に搭載された半導体チップ3と、半導体チップ3上に搭載された半導体チップ4とを有している。 As shown in FIG. 1, the semiconductor device 1 of the present embodiment, the wiring board as a substrate (circuit board, the wiring laminated board, a multilayer wiring board) 2, a semiconductor chip 3 mounted on the wiring board 2 , and a semiconductor chip 4 mounted on the semiconductor chip 3.
【0028】 [0028]
配線基板2は、図示はしないけれども、例えば、樹脂材料、有機高分子材料またはセラミックス材料などからなる絶縁層(基材層)と配線層(導体層、導体パターン)とが積層された多層構造を有している。 The wiring board 2, although not shown, for example, a resin material, an insulating layer made of an organic polymer material or a ceramic material (the substrate layer) wiring layer (conductor layer, conductor pattern) a multilayer structure and are stacked It has. 配線基板2の表面(半導体チップ3を搭載する側の主面)上に形成された電極(パッド電極、導体部、配線)2aは、配線基板2(の絶縁層)に形成された図示しないスルーホール(およびそのスルーホールに埋め込まれた金属材料などからなるプラグまたはスルーホールの側壁に形成された導体層)や配線基板2の内部の配線層などを介して、配線基板2の裏面(半導体チップ3を搭載する側とは逆側の主面)上に形成された電極(パッド電極、導体部、配線)2bと電気的に接続されている。 Through the wiring substrate 2 of the surface (for mounting the semiconductor chip 3 side of the main surface) electrodes formed on the (pad electrode, the conductor portions, wiring) 2a is not shown, formed on the wiring substrate 2 (an insulating layer) Hall (and made of a metal material embedded in the through-hole plug or conductor layer formed on the side wall of the through hole) or via a internal wiring layer of the wiring board 2, the wiring substrate 2 back surface (the semiconductor chip 3 to the side for mounting the formed on the opposite side of the main surface) on the electrode (pad electrode, the conductor portions, wiring) is 2b electrically connected. また、配線基板2として、上記のように複数の絶縁層(基材層)と複数の配線層(導体層)とが積層された多層基板を用いても、あるいは1つの絶縁層(基材層)の表面および裏面に導体(電極、配線)層が形成された基板を用いてもよい。 Also, as the wiring substrate 2, a plurality of insulating layers, as described above (base layer) and a plurality of wiring layers be a multilayer substrate (conductor layer) and are stacked, or one of the insulating layers (base layer front and rear surfaces to a conductor (electrode) may be used a substrate in which wiring) layer is formed.
【0029】 [0029]
半導体チップ3および半導体チップ4は、例えば、単結晶シリコンなどからなる半導体基板(半導体ウエハ)に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。 Semiconductor chip 3 and the semiconductor chip 4, for example, after forming various semiconductor elements or semiconductor integrated circuits on a semiconductor substrate made of single crystal silicon (semiconductor wafer), after grinding the back surface of the semiconductor substrate as required it is obtained by separating the semiconductor substrate into individual semiconductor chips by dicing. 半導体チップ3,4の表面(半導体素子形成側の主面)には、有機樹脂膜(例えばポリイミド膜)などからなる保護膜3a,4aがそれぞれ形成されている。 The surface of the semiconductor chip 3 and 4 (the main surface of the semiconductor element formation side), the protective film 3a made of an organic resin film (e.g. polyimide film), 4a are formed. また、半導体チップ4は半導体チップ3上に、ダイボンドフィルムまたは接着用樹脂5などにより接着(固着)されている。 Further, the semiconductor chip 4 on the semiconductor chip 3 is bonded (fixed) due die-bonding film or adhesive resin 5.
【0030】 [0030]
本実施の形態では、半導体チップ3は配線基板2にフェースダウン(face−down)ボンディングされており、半導体チップ3は、半導体チップ3の表面(半導体素子形成側の面)が下方を向き、裏面が上方を向くように、配線基板2上に搭載されている。 In this embodiment, the semiconductor chip 3 is face-down (face-down) bonded to the wiring substrate 2, the semiconductor chip 3, the surface of the semiconductor chip 3 (the surface of the semiconductor element formation side) faces downward, the back side so it faces upward, are mounted on the wiring substrate 2. 半導体チップ3は、配線基板2とフリップチップ接続により電気的に接続されている。 The semiconductor chip 3 is electrically connected by the wiring board 2 and the flip-chip connection. 例えば、半導体チップ3の表面(半導体素子形成側の面)に、半導体チップ3内に形成された半導体素子または半導体集積回路に電気的に接続された電極(パッド電極)3bが保護膜3aから露出するように形成されており、例えば金(Au)スタッドバンプなどのバンプ電極(突起電極)6を介して配線基板2の電極2aと電気的に接続されている。 For example, exposed to the surface of the semiconductor chip 3 (the surface of the semiconductor element formation side), formed in the semiconductor chip 3 a semiconductor element or a semiconductor integrated circuit electrically connected to the electrodes (pad electrodes) 3b from the protective film 3a It is formed so as to be, and is connected to, for example, gold (Au) stud like bump electrode (projection electrode) 6 electrically to the electrode 2a of the wiring substrate 2 through the bumps. 半導体チップ3と配線基板2との間には、熱硬化性樹脂(例えばエポキシ樹脂であり、フィラーなどを含むこともできる)などの樹脂材料からなるアンダーフィル樹脂7が充填されて(満たされて)いる。 Between the semiconductor chip 3 and the wiring substrate 2, (for example, epoxy resins, etc. may also include a filler) thermosetting resin underfill resin 7 made of a resin material such as is being filled (filled ) it is.
【0031】 [0031]
半導体チップ3上には、半導体チップ4が、半導体チップ4の表面(半導体素子形成側の面)が上方を向き、裏面が下方を向くように、搭載されている。 On the semiconductor chip 3, the semiconductor chip 4, the surface of the semiconductor chip 4 (the surface of the semiconductor element formation side) faces upward, so that the back surface faces downward and is mounted. 本実施の形態では、後述するように、半導体チップ4のサイズまたは寸法(平面寸法)は、半導体チップ3の寸法(平面寸法)よりも大きい。 In this embodiment, as described later, the size or dimension of the semiconductor chip 4 (plane size) is larger than the size of the semiconductor chip 3 (plane size).
【0032】 [0032]
半導体チップ4は、配線基板2にワイヤボンディングされており、ボンディングワイヤ8を介して配線基板2に電気的に接続されている。 The semiconductor chip 4 is wire-bonded to the wiring board 2 are electrically connected to the wiring board 2 through a bonding wire 8. すなわち、半導体チップ4の表面(半導体素子形成側の面)の電極(パッド電極)4bは、例えば金(Au)線などの金属細線などからなるボンディングワイヤ8を介して、配線基板2の表面上の電極2aに電気的に接続されている。 That is, the electrode (pad electrode) of the surface of the semiconductor chip 4 (the surface of the semiconductor element formation side) 4b, for example through bonding wires 8 made of thin metal wires such as gold (Au) lines, the wiring substrate 2 on the surface It is electrically connected to the electrode 2a.
【0033】 [0033]
半導体チップ3,4およびボンディングワイヤ8を覆うように配線基板2上に封止樹脂(封止部、樹脂封止体、モールド樹脂)9が形成されている。 The semiconductor chips 3 and 4 and a bonding sealing resin on the wiring board 2 so as to cover the wires 8 (sealing portion, the resin sealing body, molding resin) 9 is formed. 封止樹脂9は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。 The sealing resin 9, for example, a resin material such as thermosetting resin material, may also include such fillers. 例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂9を形成することができる。 For example, it is possible to form the sealing resin 9 with an epoxy resin containing a filler. 封止樹脂9により、半導体チップ3,4やボンディングワイヤ8が封止され、保護される。 The sealing resin 9, the semiconductor chip 3, 4 and the bonding wires 8 are sealed and protected.
【0034】 [0034]
配線基板2の裏面(半導体チップ3を搭載する側とは逆側の主面)には、半導体装置1の外部端子として半田ボール(バンプ、半田バンプ)10が形成されている。 The back surface of the wiring substrate 2 (the main surface opposite to the side for mounting the semiconductor chip 3), the solder balls (bumps, solder bumps) 10 are formed as external terminals of the semiconductor device 1. 半田ボール10は、配線基板2の裏面の電極2b上に形成されている。 The solder ball 10 is formed on the back surface of the electrode 2b of the wiring substrate 2. このため、半導体チップ3の表面上の電極3bは、バンプ電極6、配線基板2の表面の電極2a、配線基板2のスルーホールおよび内部配線層、および配線基板2の裏面の電極2bを介して半田ボール10に電気的に接続され、半導体チップ4の表面上の電極4bは、ボンディングワイヤ8、配線基板2の表面の電極2a、配線基板2のスルーホールおよび内部配線層、および配線基板2の裏面の電極2bを介して、半田ボール10に電気的に接続されている。 Therefore, the electrode 3b on the surface of the semiconductor chip 3, the bump electrodes 6, the surface of the electrode 2a of the wiring substrate 2, the through-hole and the internal wiring layer of the wiring board 2, and the wiring substrate 2 through the back surface of the electrode 2b is electrically connected to the solder balls 10, the electrode 4b on the surface of the semiconductor chip 4, the bonding wire 8, the surface of the electrode 2a of the wiring substrate 2, a wiring substrate 2 through hole and the internal wiring layer, and the wiring board 2 through the rear surface of the electrode 2b, and it is electrically connected to the solder balls 10. 従って、配線基板2の裏面に形成された複数の半田ボール10は、半導体装置1の外部端子または信号ピンとして機能することができる。 Thus, a plurality of solder balls 10 formed on the back surface of the wiring substrate 2 can function as external terminals or signal pins of the semiconductor device 1.
【0035】 [0035]
このような構造を有する半導体パッケージ形態の半導体装置1は、例えば、図示しないマザーボード(実装基板)などに半田ボール10を介して搭載されて使用される。 Such a semiconductor package form of the semiconductor device 1 having the structure is used, for example, is mounted through the solder balls 10 to the (not shown) such as a motherboard (mounting substrate).
【0036】 [0036]
次に、本実施の形態の半導体装置1の製造工程について説明する。 Next, a description of the manufacturing process for the semiconductor device 1 of the present embodiment. 図2〜図13、図15および図16は、本実施の形態の半導体装置1の製造工程中の要部断面図または要部平面図である。 FIGS 13, 15 and 16 are fragmentary cross-sectional view or substantial part plan view during the process of manufacturing the semiconductor device 1 of the present embodiment. 図3は図2の平面図に対応し、図5は図4の平面図に対応し、図8は図7の平面図に対応し、図11は図10の平面図に対応する。 Figure 3 corresponds to the plan view of FIG. 2, FIG. 5 corresponds to the plan view of FIG. 4, FIG. 8 corresponds to the plan view of FIG. 7, FIG. 11 corresponds to the plan view of FIG. 10. 図2〜図13、図15および図16のうち、図3、図5、図8および図11以外は断面図である。 FIGS 13, of FIGS. 15 and 16, FIG. 3, FIG. 5, except 8 and 11 are cross-sectional views. また、図14は、配線基板2を封止樹脂9形成用の成形金型で挟む様子を説明するための断面図である。 Further, FIG. 14, the wiring substrate 2 is a sectional view for explaining a state sandwiching a molding die for the sealing resin 9 formed.
【0037】 [0037]
まず、図2および図3に示されるように、配線基板(回路基板、配線積層基板、多層配線基板)2が準備され、また、図4および図5に示されるように、半導体チップ3が準備される。 First, as shown in FIGS. 2 and 3, the wiring board (circuit board, the wiring laminated board, a multilayer wiring board) 2 is prepared, and as shown in FIGS. 4 and 5, the semiconductor chip 3 is prepared It is.
【0038】 [0038]
配線基板2の表面(半導体チップ3を搭載する側の主面)の電極(パッド電極、導体部、配線)2aは、配線基板2の図示しないスルーホール(およびそのスルーホールに埋め込まれた金属材料などからなるプラグまたはスルーホールの側壁に形成された導体層)や配線基板2の内部の配線層などを介して、配線基板2の裏面(半導体チップ3を搭載する側とは逆側の主面)の電極(パッド電極、導体部)2bと電気的に接続されている。 Electrode surface of the wiring substrate 2 (the main surface on the side for mounting the semiconductor chip 3) (pad electrode, the conductor portions, wiring) 2a, a metal material embedded in the through hole (and the through-holes (not shown) of the wiring board 2 via a plug or conductor layer formed on the side wall of the through hole) and the internal wiring layer of the wiring substrate 2 made of, the main surface opposite to the side for mounting the back surface (the semiconductor chip 3 of the wiring board 2 ) of the electrode (pad electrode are conductive portion) 2b and electrically connected.
【0039】 [0039]
半導体チップ3は、例えば、単結晶シリコンなどからなる半導体基板(半導体ウエハ)に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。 The semiconductor chip 3, for example, after forming various semiconductor elements or semiconductor integrated circuits on a semiconductor substrate made of single crystal silicon (semiconductor wafer), after grinding the back surface of the semiconductor substrate as required, by dicing, etc. the semiconductor substrate is obtained by separated into the semiconductor chips. 例えば、半導体チップ3としてDRAM(Dynamic Random Access Memory)などを用いることができる。 For example, it is possible to use a DRAM (Dynamic Random Access Memory) as a semiconductor chip 3. 半導体チップ3の表面(半導体素子形成側の主面)には、絶縁膜と配線層とを複数積み重ねた多層配線構造が形成され、最上層には有機樹脂膜(例えばポリイミド膜)からなる保護膜3aが形成されている。 The surface of the semiconductor chip 3 (the main surface of the semiconductor element formation side) is formed multilayer wiring structure by stacking a plurality of insulating film and the wiring layer, a protective film made of an organic resin film on the uppermost layer (e.g., polyimide film) 3a is formed. また、半導体チップ3の表面(半導体素子形成側の面)に、半導体チップ3内に形成された半導体素子または半導体集積回路に電気的に接続された電極(パッド電極)3bが保護膜3aから露出するように形成され、この電極3b上に、例えば金(Au)または金(Au)合金からなるスタッドバンプ(スタッド金バンプ)などのバンプ電極(突起電極)6が形成されている。 Further, exposed to the surface of the semiconductor chip 3 (the surface of the semiconductor element formation side), formed in the semiconductor chip 3 a semiconductor element or a semiconductor integrated circuit electrically connected to the electrodes (pad electrodes) 3b from the protective film 3a It is formed so as to, on the electrode 3b, for example, gold (Au) or gold (Au) bump electrode such as a stud bump made of an alloy (stud gold bumps) (protruding electrode) 6 is formed. バンプ電極(突起電極)6は、例えばワイヤバンピング法により形成することができる。 Bump electrode (protruding electrode) 6, it can be formed by, for example, a wire bumping method. 他の形態として、バンプ電極6をめっき法などを用いて形成し、めっきバンプ(金めっきバンプ)とすることもできる。 As another form, the bump electrode 6 is formed by using a plating method, it may be a plated bump (gold plating bumps). また、バンプ電極6として、半田などからなる半田バンプ(はんだめっきバンプ)を用いることもできる。 Further, as a bump electrode 6, it is also possible to use a solder bump (solder plating bumps) made of solder.
【0040】 [0040]
それから、半導体チップ3を配線基板2上に搭載する前に、配線基板2の半導体チップ3を搭載する側の面(表面)に対して、図2において矢印で模式的に示されるようにプラズマ処理11を施し、半導体チップ3の配線基板2に搭載される側の面(ここでは半導体チップ3の表面)に対して、図4において矢印で模式的に示されるようにプラズマ処理12を施す。 Then, before mounting the semiconductor chip 3 onto the wiring substrate 2, to the plane of the side for mounting the semiconductor chip 3 of the wiring substrate 2 (the surface), the plasma treatment as shown schematically by the arrows in FIG. 2 11 alms, to the side of the surface to be mounted on the wiring substrate 2 of the semiconductor chip 3 (the surface of the semiconductor chip 3 in this case), a plasma treatment 12, as shown schematically by the arrows in FIG. 例えばアルゴン(Ar)ガスなどを用いたプラズマ処理11,12を行うことができる。 For example, argon (Ar) gas, etc. can be subjected to plasma treatment 11, 12 were used. アルゴンガスを用いることで、効果的なプラズマ処理を行うことができ、また製造コストの低減も可能となる。 By using argon gas, effective plasma treatment can be performed, also it becomes possible to reduce the manufacturing cost. 他の形態として、アルゴンガス以外の不活性ガス(例えばヘリウム(He)ガス)を用いたプラズマ処理11,12を行うこともできる。 As another embodiment, it is also possible to perform the plasma treatment 11, 12 using an inert gas other than argon gas (e.g., helium (He) gas). また、プラズマ処理11,12のプラズマ処理用ガスが酸素(O )ガスなどを含有することもできる。 It is also possible to plasma processing gas of the plasma treatment 11, 12 contains such as oxygen gas (O 2).
【0041】 [0041]
配線基板2に対するプラズマ処理11と半導体チップ3に対するプラズマ処理12とは、同じ工程で行っても、別の工程で行ってもよい。 The plasma treatment 12 with respect to the plasma treatment 11 and the semiconductor chip 3 to the wiring substrate 2, be carried out in the same step may be performed in a separate step. 配線基板2および半導体チップ3に対するプラズマ処理11,12を同じ工程で行うことで、製造工程数を低減できる。 The plasma treatment 11, 12 against the wiring board 2 and the semiconductor chip 3 by performing in the same process, it is possible to reduce the number of manufacturing steps. 配線基板2および半導体チップ3に対するプラズマ処理11,12を別工程で行うことで、配線基板2および半導体チップ3に対して異なる条件でプラズマ処理を行うことが可能となる。 The plasma treatment 11, 12 against the wiring board 2 and the semiconductor chip 3 by performing in separate steps, it is possible to perform plasma treatment under different conditions with respect to the wiring board 2 and the semiconductor chip 3.
【0042】 [0042]
また、プラズマ処理11,12は、配線基板2または半導体チップ3に対して加速されたプラズマを照射する処理(異方性プラズマ処理)を行うことが好ましく、例えばRIE(Reactive Ion Etching:反応性イオンエッチング)方式またはICP(Inductively Coupled Plasma:誘導結合プラズマ)方式のプラズマ処理を行うことができる。 The plasma treatment 11 and 12, it is preferable to perform processing of irradiating an accelerated plasma against the wiring board 2 or the semiconductor chip 3 (anisotropic plasma treatment), for example, RIE (Reactive Ion Etching: reactive ion etching) method or ICP (inductively coupled plasma: it is possible to perform the plasma treatment of inductively coupled plasma) method. プラズマは、例えば電場(電界)によって加速することができる。 Plasma, for example can be accelerated by an electric field (electric field). プラズマ処理11,12によって、配線基板2の半導体チップ3を搭載する側の面や半導体チップ3の表面の保護膜3a(例えばポリイミド膜などの有機樹脂膜)が清浄化されまた活性化(粗面化)されるので、後で形成されるアンダーフィル樹脂7との密着性を向上することができる。 By plasma treatment 11 and 12, it is cleaned also activated (organic resin film such as polyimide film) protective film 3a on the surface side of the surface and the semiconductor chip 3 for mounting a semiconductor chip 3 of the wiring substrate 2 (rough surface since the reduction), it is possible to improve the adhesion between the under-fill resin 7 to be formed later. また、配線基板2と半導体チップ3との間の領域におけるアンダーフィル樹脂7の充填率を向上することも可能となる。 Further, it is possible to improve the filling rate of the underfill resin 7 in a region between the wiring substrate 2 and the semiconductor chip 3. また、プラズマ処理11,12によって、配線基板2の電極2aや半導体チップ3のバンプ電極6の表面が清浄化されるので、配線基板2の電極2aと半導体チップ3のバンプ電極6とを接続する際の電気的接続の信頼性を向上することができる。 Further, the plasma treatment 11, the surface of the bump electrodes 6 of the electrode 2a and the semiconductor chip 3 of the wiring substrate 2 is cleaned, connecting the bump electrodes 6 of the electrode 2a and the semiconductor chip 3 of the wiring board 2 it is possible to improve the reliability of the electrical connection upon.
【0043】 [0043]
それから、図6に示されるように、フリップチップ接続のようなフェースダウンボンディングを行って、配線基板2上に半導体チップ3を搭載(接続、接着)する。 Then, as shown in FIG. 6, by performing a face-down bonding such as flip chip bonding, mounting the semiconductor chip 3 onto the wiring substrate 2 (connected, bonded) to. この際、半導体チップ3の表面(半導体素子形成側の面)を、配線基板2における半導体チップ3の搭載予定領域に対向させ、例えば熱圧着などにより半導体チップ3のバンプ電極6を配線基板2の電極2aに接続する。 At this time, the surface of the semiconductor chip 3 (the surface of the semiconductor element formation side), is opposed to the mounting region for the semiconductor chip 3 on the wiring board 2, for example by thermal compression bonding of the semiconductor chip 3 of the bump electrodes 6 wiring board 2 It is connected to the electrode 2a. 例えば、半導体チップ3のバンプ電極6を配線基板2の電極2aに当接し、加圧、加熱することで、半導体チップ3のバンプ電極6を配線基板2の電極2aに電気的に接続することができる。 For example, contact bump electrodes 6 of the semiconductor chip 3 to the electrode 2a of the wiring board 2, pressurization, heating, is possible to electrically connect the bump electrodes 6 of the semiconductor chip 3 to the electrode 2a of the wiring board 2 it can. このような接続法は、バンプ電極6がスタッド金バンプなどからなる場合により好適である。 Such connection method is more suitable if the bump electrode 6 is made of a stud gold bumps. バンプ電極6が半田バンプからなる場合などは、はんだリフロー工程により、半導体チップ3のバンプ電極6を配線基板2の電極2aに電気的に接続することもできる。 Such as when the bump electrode 6 is made of solder bumps, the solder reflow process, it is also possible to connect the bump electrodes 6 of the semiconductor chip 3 electrically electrodes 2a of the wiring substrate 2.
【0044】 [0044]
その後、図7および図8に示されるように、半導体チップ3と配線基板2との間を満たし(充填し)、半導体チップ3と配線基板2との電気的接続部(例えばバンプ電極6)を覆うように、熱硬化性樹脂(例えばエポキシ樹脂であり、フィラーなどを含むこともできる)などの樹脂材料からなるアンダーフィル樹脂(封止部)7を形成する。 Thereafter, as shown in FIGS. 7 and 8, satisfy the gap between the semiconductor chip 3 and the wiring substrate 2 (filled), the electrical connection between the semiconductor chip 3 and the wiring substrate 2 (for example bump electrodes 6) to cover, (for example epoxy resin, can also be included such as fillers) a thermosetting resin to form an underfill resin (sealing portion) 7 made of a resin material such as. 例えば、ペースト状または液状の熱硬化性樹脂(例えばエポキシ樹脂であり、フィラーなどを含むこともできる)を半導体チップ3と配線基板2との間の空間(隙間)に注入(充填)し、加熱して硬化することで、アンダーフィル樹脂7を形成することができる。 For example, (for example epoxy resins, etc. may also include a filler) pasty or liquid thermosetting resin is injected into the space (gap) between the semiconductor chip 3 and the wiring substrate 2 (filled), heating by curing, and it is possible to form the underfill resin 7. アンダーフィル樹脂7により、半導体チップ3と配線基板2との電気的接続部(例えばバンプ電極6)などが保護され、また半導体チップ3が配線基板2に固着される。 The underfill resin 7, such as electrical connections between the semiconductor chip 3 and the wiring substrate 2 (e.g., the bump electrode 6) is protected, also the semiconductor chip 3 is fixed to the wiring substrate 2. このため、後述する封止樹脂9の成形時などに半導体チップ3と配線基板2との電気的接続部などが損傷するのを的確に防止することができる。 Therefore, it is possible to accurately prevent a electrical connection between the semiconductor chip 3 and the like during molding of the sealing resin 9 to be described later and the wiring board 2 from being damaged.
【0045】 [0045]
他の形態として、半導体チップ3の搭載前に配線基板2上にアンダーフィル樹脂7となるべき樹脂材料(例えばNCF(Non−Conductive Film:非導電性フィルム)やNCP(Non−Conductive Paste:非導電性ペースト)のようなペースト状、液状またはシート状の熱硬化性樹脂(例えばエポキシ樹脂であり、フィラーなどを含むこともできる))を配置(塗布、滴下)しておき、その後、半導体チップ3を配線基板2に搭載することもできる。 As another form, the resin material to the underfill resin 7 on the wiring board 2 before mounting the semiconductor chip 3 (e.g. NCF (Non-Conductive Film: non-conductive film) and NCP (Non-Conductive Paste: a nonconductive sexual paste) such as pasty, a liquid or sheet-like thermosetting resin (e.g. epoxy resin, arranged also possible)), and the like filler (coated, dropwise) to advance, then, the semiconductor chip 3 It may be mounted to the wiring substrate 2. この場合、半導体チップ3は配線基板2に加熱しながら押し付けられ、半導体チップ3のバンプ電極6(例えばスタッド金バンプ)がアンダーフィル樹脂7となるべき樹脂材料を押しのけ、配線基板2の電極2aと荷重(および熱)によって接続する。 In this case, the semiconductor chip 3 is pressed while heating the wiring board 2, displacement of the resin material to the bump electrodes 6 of the semiconductor chip 3 (eg stud Au bump) becomes the underfill resin 7, and the electrode 2a of the wiring board 2 connected by a load (and heat). そして、アンダーフィル樹脂7となるべき樹脂材料が硬化されて、アンダーフィル樹脂7となる。 Then, the resin material to the under-fill resin 7 is cured, the underfill resin 7.
【0046】 [0046]
また、半導体チップ3をACF(Anisotropic Conductive Film:異方導電性フィルム)を介して配線基板2に押し付ける(加圧する)ことで、半導体チップ3を配線基板2に接着し、半導体チップ3の電極3bと配線基板2の電極2aとを電気的に接続することも可能である。 Further, the semiconductor chip 3 ACF (Anisotropic Conductive Film: anisotropic conductive film) through a pressed against the wiring board 2 (pressurizing) that is, bonding the semiconductor chip 3 on the wiring board 2, the semiconductor chip 3 electrodes 3b it is also possible to electrically connect the electrodes 2a of the wiring substrate 2 and. この場合、シート状のACF(異方導電性フィルム)が硬化されてアンダーフィル樹脂7となる。 In this case, sheet-like ACF (anisotropic conductive film) is cured the underfill resin 7. なお、ACFを用いた接続法は、バンプ電極6として金めっきバンプなどを用いている場合などにより好適であり、半導体チップ3のバンプ電極6と配線基板2の電極2aとは、ACFの導電性粒子などを介して電気的に接続される。 The connection method using the ACF is suitable due case of using the gold plating bump as the bump electrodes 6, the bump electrodes 6 of the semiconductor chip 3 and the electrodes 2a of the wiring substrate 2, conductive ACF It is electrically connected via a particle.
【0047】 [0047]
次に、図9に示されるように、半導体チップ3が搭載された配線基板2に対して、矢印で模式的に示されるようにプラズマ処理14を施す。 Next, as shown in FIG. 9, the wiring board 2 on which the semiconductor chip 3 is mounted, a plasma treatment 14, as schematically shown by arrows. 例えばアルゴン(Ar)ガスなどを用いたプラズマ処理14を行うことができる。 For example, argon (Ar) gas can be subjected to plasma treatment 14 using. アルゴンガスを用いることで、効果的なプラズマ処理を行うことができ、また製造コストの低減も可能となる。 By using argon gas, effective plasma treatment can be performed, also it becomes possible to reduce the manufacturing cost. 他の形態として、アルゴンガス以外の不活性ガス(例えばヘリウム(He)ガス)を用いたプラズマ処理14を行うこともできる。 As another embodiment, it is also possible to perform the plasma treatment 14 using an inert gas other than argon gas (e.g., helium (He) gas). また、プラズマ処理14のプラズマ処理用ガスが酸素(O )ガスなどを含有することもできる。 It is also possible to plasma processing gas of the plasma treatment 14 contains such as oxygen gas (O 2).
【0048】 [0048]
プラズマ処理14は、半導体チップ3が搭載された配線基板2に対して、加速されたプラズマを照射する処理(異方性プラズマ処理)を行うことが好ましく、例えばRIE方式またはICP方式のプラズマ処理を行うことができる。 Plasma treatment 14, the wiring substrate 2 on which the semiconductor chip 3 is mounted, it is preferable to perform a process of irradiating an accelerated plasma (anisotropic plasma treatment), for example, a plasma treatment RIE method or ICP method It can be carried out. プラズマは、例えば電場(電界)によって加速することができる。 Plasma, for example can be accelerated by an electric field (electric field). プラズマ処理14によって、アンダーフィル樹脂7の露出面7aなどが清浄化されまた活性化(粗面化)されるので、後で形成される封止樹脂9との密着性を向上することができる。 By plasma treatment 14, since such exposed surface 7a of the underfill resin 7 is cleaned also activated (roughening), it is possible to improve the adhesion between the sealing resin 9 to be formed later.
【0049】 [0049]
プラズマ処理14を施した後、図10および図11に示されるように、半導体チップ4を半導体チップ3上に搭載(接着)する。 It was subjected to a plasma treatment 14, as shown in FIGS. 10 and 11, mounting the semiconductor chip 4 on the semiconductor chip 3 (the adhesive). 半導体チップ4は、半導体チップ3の裏面上に、半導体チップ4の表面(半導体素子形成側の面)が上方を向き、裏面が下方を向くように、搭載される。 The semiconductor chip 4 is on the back surface of the semiconductor chip 3, the surface of the semiconductor chip 4 (the surface of the semiconductor element formation side) faces upward, so that the back surface faces downward, is mounted. 従って、半導体チップ3の裏面上に半導体チップ3の裏面が接着される。 Therefore, the back surface of the semiconductor chip 3 is bonded on the back surface of the semiconductor chip 3. 半導体チップ4は半導体チップ3の裏面上に、ダイボンドフィルムまたは接着用樹脂(例えばエポキシ樹脂などの熱硬化性樹脂材料)5などにより接着(固着)される。 The semiconductor chip 4 on the back surface of the semiconductor chip 3, (a thermosetting resin material such as epoxy resin) die-bonding film or adhesive resin is adhered by like 5 (sticking).
【0050】 [0050]
半導体チップ4は、半導体チップ3と同様に、例えば、単結晶シリコンなどからなる半導体基板(半導体ウエハ)に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。 The semiconductor chip 4, similarly to the semiconductor chip 3, for example, after forming various semiconductor elements or semiconductor integrated circuits on a semiconductor substrate made of single crystal silicon (semiconductor wafer), the back surface grinding of the semiconductor substrate as required after performing, it is obtained by separating the semiconductor substrate into individual semiconductor chips by dicing. 例えば、半導体チップ4としてCPU(Central Processing Unit)などを用いることができる。 For example, it is possible to use a CPU (Central Processing Unit) as the semiconductor chip 4. 半導体チップ4の表面(半導体素子形成側の主面)には、絶縁膜と配線層とを複数積み重ねた多層配線構造が形成され、最上層には有機樹脂膜(例えばポリイミド膜)からなる保護膜4aが形成されている。 On the surface of the semiconductor chip 4 (the main surface of the semiconductor element formation side) is formed multilayer wiring structure by stacking a plurality of insulating film and the wiring layer, a protective film made of an organic resin film on the uppermost layer (e.g., polyimide film) 4a is formed. また、半導体チップ4の表面(半導体素子形成側の面)に、半導体チップ4内に形成された半導体素子または半導体集積回路に電気的に接続された電極(パッド電極)4bが、保護膜4aから露出するように形成されている。 Further, the surface of the semiconductor chip 4 (the surface of the semiconductor element formation side), electrically connected to the electrode (pad electrode) 4b is a semiconductor element or a semiconductor integrated circuit formed in the semiconductor chip 4, the protective film 4a It is formed so as to expose.
【0051】 [0051]
図10および図11に示されるように、半導体チップ4の寸法(平面寸法、主面の面積)は、半導体チップ3の寸法(平面寸法、主面の面積)よりも大きい。 As shown in FIGS. 10 and 11, the dimensions of the semiconductor chip 4 (a plane dimension, the area of ​​the main surface), the dimensions of the semiconductor chip 3 (planar dimension, the area of ​​the main surface) is greater than. あるいは、半導体チップ4は、半導体チップ3の辺よりも長い辺を有している。 Alternatively, the semiconductor chip 4 has a longer side than the side of the semiconductor chip 3. このため、半導体チップ4の端部4cよりも半導体チップ3の端部3cがより内部(中心)側に位置することになり、半導体チップ4の下方に半導体チップ3が存在しない領域が生じることになる。 Therefore, the end portion 3c of the semiconductor chip 3 than the end 4c of the semiconductor chip 4 will be located more inside (center) side, in a region where the semiconductor chip 3 is not present under the semiconductor chip 4 is caused Become. すなわち、半導体チップ4の端部4cの近傍領域では、下方に半導体チップ3が存在しない状態となり、あるいは、半導体チップ4の周辺部の下方には、半導体チップ3が存在しない状態となる。 That is, in the region near the end portion 4c of the semiconductor chip 4, a state where there is no semiconductor chip 3 downward, or below the periphery of the semiconductor chip 4, a state of the semiconductor chip 3 is not present. 従って、半導体チップ3と配線基板2との間の領域からはみ出したアンダーフィル樹脂7の露出面7aの上方には、半導体チップ4(の周辺部)が存在することになり、図11に示されるように半導体チップ3,4を搭載した配線基板2を上方(半導体チップ4の上方)から見ると半導体チップ4(の周辺部または端部4c近傍領域)によってアンダーフィル樹脂7の露出面7aが遮蔽された状態になる。 Therefore, above the exposed surface 7a of the underfill resin 7 protruding from the area between the semiconductor chip 3 and the wiring substrate 2, will be the semiconductor chip 4 (the periphery of) the present, as shown in FIG. 11 the exposed surface 7a of the underfill resin 7 by a wiring board 2 mounted with the semiconductor chip 3 and 4 above when viewed from (above the semiconductor chip 4) semiconductor chip 4 (the peripheral portion or the end portion 4c region near) shielding as It becomes state. 本実施の形態では、例えば、半導体チップ4の端部4c(または外周)から半導体チップ3の端部3c(または外周)までの距離(半導体チップ4の主面に平行な方向の距離)L は、配線基板2の上面(半導体チップ3を搭載する側の主面)から半導体チップ4の下面(または半導体チップ3の上面)までの距離(高さ、配線基板2の主面に垂直な方向の距離)H よりも大きい(L >H )。 In this embodiment, for example, the end portion 4c (or periphery) of the distance to the end 3c of the semiconductor chip 3 (or the outer periphery) (parallel to the main direction of the distance of the semiconductor chip 4) of semiconductor chip 4 L 1 is a bottom distance to (or semiconductor top surface of the chip 3) (height of the semiconductor chip 4 from the upper surface of the wiring substrate 2 (the main surface on the side for mounting the semiconductor chip 3), perpendicular to the main surface of the wiring board 2 greater than the distance) H 1 (L 1> H 1). 例えば、距離L は1mm程度であり、距離H は170μm程度である。 For example, the distance L 1 is about 1 mm, the distance H 1 is about 170 [mu] m.
【0052】 [0052]
次に、図12に示されるように、半導体チップ3および半導体チップ4が搭載された配線基板2に対して、矢印で模式的に示されるようにプラズマ処理16を施す。 Next, as shown in FIG. 12, the semiconductor chip 3 and the semiconductor chip 4 wiring board 2 mounted is subjected to the plasma treatment 16, as schematically shown by arrows. 例えばアルゴン(Ar)ガスなどを用いたプラズマ処理16を行うことができる。 For example, argon (Ar) gas, etc. can be subjected to plasma treatment 16 using. アルゴンガスを用いることで、効果的なプラズマ処理を行うことができ、また製造コストの低減も可能となる。 By using argon gas, effective plasma treatment can be performed, also it becomes possible to reduce the manufacturing cost. 他の形態として、アルゴンガス以外の不活性ガス(例えばヘリウム(He)ガス)を用いたプラズマ処理16を行うこともできる。 As another embodiment, it is also possible to perform the plasma treatment 16 using an inert gas other than argon gas (e.g., helium (He) gas). また、プラズマ処理16のプラズマ処理用ガスが酸素(O )ガスなどを含有することもできる。 It is also possible to plasma processing gas of the plasma treatment 16 contains such as oxygen gas (O 2).
【0053】 [0053]
プラズマ処理16は、半導体チップ3および半導体チップ4が搭載された配線基板2に対して、加速されたプラズマを照射する処理(異方性プラズマ処理)を行うことが好ましく、例えばRIE方式またはICP方式のプラズマ処理を行うことができる。 Plasma treatment 16, the semiconductor chip 3 and the semiconductor chip 4 wiring board 2 is mounted, it is preferable to perform the process of irradiation (anisotropic plasma treatment) the accelerated plasma, for example, RIE method or ICP method it is possible to perform the plasma treatment. プラズマは、例えば電場(電界)によって加速することができる。 Plasma, for example can be accelerated by an electric field (electric field). プラズマ処理16によって、半導体チップ4の表面の保護膜4a(例えばポリイミド膜などの有機樹脂膜)などが清浄化されまた活性化(粗面化)されるので、後で形成される封止樹脂9との密着性を向上することができる。 By the plasma treatment 16, since such a protective film 4a on the surface of the semiconductor chip 4 (for example, an organic resin film such as polyimide film) is cleaned also activated (roughening), the sealing resin is formed later 9 it is possible to improve the adhesion between. また、このプラズマ処理16によって、半導体チップ4の表面の電極4bが清浄化されるので、後で形成されるボンディングワイヤ8と電極4bとの接続の信頼性を向上できる。 Further, by the plasma treatment 16, the electrode 4b on the surface of the semiconductor chip 4 is cleaned, thereby improving the reliability of the connection between the bonding wires 8 and the electrodes 4b to be formed later.
【0054】 [0054]
プラズマ処理16を施した後、図13に示されるように、ワイヤボンディング工程を行って、半導体チップ4と配線基板2を接続する。 It was subjected to a plasma treatment 16, as shown in FIG. 13, by performing the wire bonding step, to connect the semiconductor chip 4 and the wiring board 2. すなわち、半導体チップ4の表面の電極4bと配線基板2の表面の電極2aとを、例えば金(Au)線などの金属細線などからなるボンディングワイヤ8を介して電気的に接続する。 That is, the electrode 4b on the surface of the semiconductor chip 4 and the electrode 2a of the wiring substrate 2 of the surface, for example, are electrically connected through bonding wires 8 made of thin metal wires such as gold (Au) wire.
【0055】 [0055]
次に、モールド工程(例えばトランスファモールド工程)を行って、配線基板2上に、半導体チップ3、半導体チップ4およびボンディングワイヤ8を覆うように、例えば熱硬化性樹脂材料(例えばエポキシ樹脂であり、フィラーなどを含むこともできる)などからなる封止樹脂9を形成する。 Next, by performing a molding process (e.g., transfer molding step) on the wiring substrate 2, the semiconductor chip 3 so as to cover the semiconductor chip 4 and the bonding wire 8, for example, thermosetting resin material (e.g. epoxy resin, also possible) to form the sealing resin 9 made of, and the like filler.
【0056】 [0056]
図14は、配線基板2を封止樹脂9形成用の成形金型(第1金型21および第2金型22)で挟む様子を説明するための断面図である。 Figure 14 is a cross-sectional view for describing a manner of sandwiching the wiring substrate 2 with the sealing resin 9 molding die for forming (first mold 21 and second mold 22).
【0057】 [0057]
図14に示されるように、下金型である第2金型22には、複数の真空吸引孔23が設けられている。 As shown in FIG. 14, the second die 22 is lower die, a plurality of vacuum suction holes 23 are provided. 封止工程(配線基板2を成形金型にセットしてから配線基板2上の半導体チップ3,4を封止樹脂9で封止するまでの工程)に際し、真空吸引孔23を介して配線基板2の裏面側を吸引吸着することにより、薄い配線基板2をしっかり押さえ、第2金型22の熱などに起因する配線基板2の反りや歪みなどを抑制することができる。 Upon sealing step (step since the setting of the wiring board 2 in the molding die until the semiconductor chip 3 and 4 on the wiring board 2 is sealed with the sealing resin 9), wiring through the vacuum suction holes 23 substrate by sucking adsorb 2 of the back side, a thin wire firmly hold the substrate 2, it is possible to suppress the warpage and distortion wiring board 2 due like the heat of the second mold 22. また、上金型である第1金型21には、キャビティ21aやゲート21bが設けられている。 Also, the first die 21 is upper die cavity 21a and the gate 21b is provided. キャビティ21aは、封止樹脂9成形用の樹脂注入領域であり、ここに注入された樹脂材料が硬化して封止樹脂9が形成される。 Cavity 21a is a resin injection region for the sealing resin 9 molded, the sealing resin 9 is formed by injected resin material is cured here. キャビティ21aは、配線基板2上に搭載された半導体チップ3,4およびそれに接続するボンディングワイヤ8を収容可能な形状を有している。 Cavity 21a has a housing shape capable of bonding wires 8 connected to the semiconductor chips 3, 4, and it mounted on the wiring substrate 2. ゲート21bは、封止樹脂9を形成するための溶融樹脂がキャビティ21a内に注入される注入口である。 The gate 21b is a inlet molten resin for forming the sealing resin 9 is injected into the cavity 21a. また、上金型である第1金型21には、エジェクタピン24がキャビティ21a内に突出可能に設けられており、封止工程後に封止樹脂9が形成された配線基板2をエジェクタピン24により第1金型21から離型できるように構成されている。 Also, the first die 21 is upper die, the ejector pin 24 is arranged projecting into the cavity 21a, the wiring board 2 the sealing resin 9 is formed after the sealing step ejector pin 24 It is configured to be released from the first mold 21 by.
【0058】 [0058]
上記のようにして半導体チップ3,4が搭載され半導体チップ4のワイヤボンディングが行われた配線基板2を、第1金型21および第2金型22で挟み、ゲート21bを介してキャビティ21a内に樹脂材料(例えば熱硬化性樹脂であり、フィラーなどを含むこともできる)を注入し、加熱などにより樹脂を硬化させた後、第1金型21および第2金型22を離型し、封止樹脂9が形成された配線基板2をエジェクタピン24により第1金型21から離型する。 As described above in the wiring substrate 2 on which the semiconductor chip 3 and 4 mounted on the wire bonding of the semiconductor chip 4 has been performed, sandwiched between the first mold 21 and second mold 22, the cavity 21a via a gate 21b to (for example, a thermosetting resin, can also include a filler and the like) resin material injected, after curing the resin, the first mold 21 and second mold 22 was released by heating, the sealing resin 9 wiring board 2 formed is released from the first mold 21 by the ejector pins 24. このようにして、図15に示されるように、配線基板2上に半導体チップ3,4およびボンディングワイヤ8を覆うように封止樹脂9を形成することができる。 In this way, it is possible to form the sealing resin 9 as as shown in Figure 15, to cover the semiconductor chips 3, 4 and the bonding wire 8 on the wiring substrate 2.
【0059】 [0059]
次に、図16に示されるように、配線基板2の裏面(半導体チップ3搭載側とは逆側の主面)に半田ボール10を形成する(取り付ける)。 Next, as shown in FIG. 16, (the semiconductor chip 3 mounted side main surface of the opposite side) back surface of the wiring substrate 2 to form the solder balls 10 to the (attached). 例えば、配線基板2の裏面を上方に向けた状態で、配線基板2の裏面に設けられた電極(電極パッド)2b上に半田ボールを搭載し、リフロー処理を行って配線基板2の裏面の電極2bに接続する半田ボール10を形成する。 For example, in a state where the back surface of the wiring substrate 2 facing upward, the electrode (electrode pad) provided on the back surface of the wiring board 2 with solder balls mounted on a 2b, the back surface of the electrode of the wiring substrate 2 by performing reflow processing to form a solder ball 10 to be connected to 2b.
【0060】 [0060]
その後、必要に応じて配線基板2を所定の位置で切断して個片に切り離し、図16の半導体装置(半導体パッケージ)1が得られる(製造される)。 Then cut at predetermined positions wiring board 2 if necessary detach into pieces, a semiconductor device (semiconductor package) of FIG. 16. 1 (manufactured) is obtained. 製造された半導体装置1は、半田ボール10によって図示しないマザーボードなどに搭載することができる。 The semiconductor device 1 manufactured can be mounted on a motherboard (not shown) by solder balls 10.
【0061】 [0061]
また、他の形態として、モールド工程において、半導体基板2上に搭載された複数の半導体チップ3(および半導体チップ3上にそれぞれ搭載された半導体チップ4)全体を熱硬化性樹脂などからなる封止樹脂9によって封止(一括封止法:Block Molding Method)し、その後、封止樹脂9および配線基板2をダイシングして各個片(半導体装置1)に切断または分離し、半導体装置1を製造することもできる。 Further, as another embodiment, in the molding step, sealing the plurality of semiconductor chips 3 mounted on the semiconductor substrate 2 (and the semiconductor chip 3 semiconductor chip 4 mounted on each of the) entire made of a thermosetting resin sealed with a resin 9 (collectively sealing method: Block Molding method), and then cut or separated into respective pieces (semiconductor device 1) by dicing the sealing resin 9 and the wiring board 2, for manufacturing a semiconductor device 1 it is also possible.
【0062】 [0062]
本発明者の検討によれば、半導体チップ3,4のシリコン領域が剥き出しの部分は接着材や封止樹脂9などの樹脂材料との密着性(接着性、接着強度、接着力)が相対的に高いが、樹脂材料部分同士の密着性は相対的に低くなる傾向にある。 According to the studies of the present inventors, the adhesion of the silicon region of the semiconductor chip 3 and 4 and a resin material such as bare in part the adhesive and the sealing resin 9 (adhesion, adhesive strength, adhesive strength) relative high, adhesion between the resin material portion is relatively lower tendency to. 例えば、半導体チップ3の表面の保護膜3a(例えばポリイミド膜などの有機樹脂膜)とアンダーフィル樹脂7との間の密着性、半導体チップ4の表面の保護膜4aと封止樹脂9との間の密着性、およびアンダーフィル樹脂7と封止樹脂9との間の密着性が、低くなりやすい。 For example, between the protective film 3a on the surface of the semiconductor chip 3 (for example, an organic resin film such as polyimide film) and adhesion between the underfill resin 7, a protective film 4a and the sealing resin 9 on the surface of the semiconductor chip 4 adhesion, and adhesion between the underfill resin 7 and the sealing resin 9, likely to be low. 樹脂材料部分間の密着性が悪いと、高温高湿試験などにより樹脂材料部分間の剥離、例えば封止樹脂9やアンダーフィル樹脂7の剥離などが生じる恐れがあり、半導体装置の信頼性を低下させる恐れがある。 When adhesion between the resin material part is poor, delamination between the resin material portions due the high temperature and high humidity test, for example, there is a possibility that peeling, etc. caused in the sealing resin 9 and the under-fill resin 7, lowering the reliability of the semiconductor device there is a possibility to be. 特に、アンダーフィル樹脂7は、熱可塑性樹脂ではなく熱硬化性樹脂などからなるため、後で形成される封止樹脂9との間の界面での密着性(接着力)が課題となる。 In particular, the underfill resin 7, since made of a thermosetting resin rather than a thermoplastic resin, the adhesion at the interface between the sealing resin 9 (adhesion) is an issue to be formed later.
【0063】 [0063]
本実施の形態では、配線基板2や半導体チップ3の表面に対してプラズマ処理11,12を施す。 In this embodiment, a plasma treatment 11, 12 to the surface of the wiring substrate 2 and the semiconductor chip 3. これにより、半導体チップ3の表面の保護膜3aの露出面や配線基板2の半導体チップ3搭載面がクリーニングされて清浄化されるとともに、活性化(粗面化)される。 Thus, the exposed surface and the semiconductor chip 3 mounting surface of the wiring board 2 of the protective layer 3a on the surface of the semiconductor chip 3 is cleaned is cleaned and activated (roughening). その後、半導体チップ3を配線基板2に搭載し、アンダーフィル樹脂7を形成するので、清浄面上にアンダーフィル樹脂7が形成されることやアンカー効果などにより、半導体チップ3の表面の保護膜3aとアンダーフィル樹脂7との間の密着性(接着性、接着強度、接着力)、および配線基板2とアンダーフィル樹脂7との間の密着性を向上することができる。 Then, mounting the semiconductor chip 3 on the wiring board 2, the under since forming the fill resin 7, such as by or an anchor effect of the underfill resin 7 is formed on the clean surface, protective film 3a on the surface of the semiconductor chip 3 and adhesion between the underfill resin 7 (adhesiveness, adhesive strength, adhesive strength) can be improved adhesion between, and the wiring substrate 2 and the under-fill resin 7. また、本実施の形態では、配線基板2上に半導体チップ3を搭載しアンダーフィル樹脂7を形成した後で、半導体チップ3上に半導体チップ4を搭載する前に、プラズマ処理14を施す。 Further, in the present embodiment, after forming the underfill resin 7 by mounting a semiconductor chip 3 onto the wiring substrate 2, before mounting the semiconductor chip 4 on the semiconductor chip 3, a plasma treatment 14. これにより、アンダーフィル樹脂7の露出面7aがクリーニングされて清浄化されるとともに、活性化(粗面化)される。 Thus, with the exposed surface 7a of the underfill resin 7 is cleaned it is cleaned and activated (roughening). 更に、本実施の形態では、半導体チップ3上に半導体チップ4を搭載した後に、プラズマ処理16を施す。 Further, in this embodiment, after mounting the semiconductor chip 4 on the semiconductor chip 3, a plasma treatment 16. これにより、半導体チップ4の表面の保護膜4aがクリーニングされて清浄化されるとともに、活性化(粗面化)される。 Thus, the protective film 4a on the surface of the semiconductor chip 4 is cleaned is cleaned and activated (roughening). その後、封止樹脂9を形成するので、清浄面上に封止樹脂9が形成されたことやアンカー効果などにより、配線基板2と封止樹脂9との間の密着性、アンダーフィル樹脂7と封止樹脂9との間の密着性、および半導体チップ4の表面の保護膜4aと封止樹脂9との間の密着性が向上される。 Then, since forming the sealing resin 9, such as by or an anchor effect of the sealing resin 9 is formed on a clean surface, adhesion between the wiring substrate 2 and the sealing resin 9, an under-fill resin 7 adhesion between the sealing resin 9, and the adhesion between the protective film 4a and the sealing resin 9 on the surface of the semiconductor chip 4 is improved. このため、樹脂材料部分間の密着性が向上されるので、高温高湿試験などにより樹脂材料部分間の剥離、例えば封止樹脂9やアンダーフィル樹脂7の剥離などが生じるのを防止することができる。 Therefore, since the adhesion between the resin material portion is improved, it is possible to prevent peeling between the resin material portions due the high temperature and high humidity test, for example the peeling of the sealing resin 9 and the under-fill resin 7 is generated it can. 従って、半導体装置の信頼性を向上することができる。 Therefore, it is possible to improve the reliability of the semiconductor device.
【0064】 [0064]
本実施の形態では、半導体チップ4の寸法(平面寸法、主面の面積)は、半導体チップ3の寸法(平面寸法、主面の面積)よりも大きい。 In this embodiment, dimensions of the semiconductor chip 4 (a plane dimension, the area of ​​the main surface), the dimensions of the semiconductor chip 3 (planar dimension, the area of ​​the main surface) is greater than. このため、半導体チップ3と配線基板2との間の領域からはみ出したアンダーフィル樹脂7の露出面7aは、半導体チップ4(の周辺部または端部近傍領域)の下方に位置することとなる。 Therefore, the exposed surface 7a of the underfill resin 7 protruding from the area between the semiconductor chip 3 and the wiring substrate 2, is to be positioned under the semiconductor chip 4 (the peripheral portion or the end portion region of). 従って、配線基板2上に半導体チップ3を搭載しアンダーフィル樹脂7を形成した後で、半導体チップ3上に半導体チップ4を搭載する前に行うプラズマ処理14を省略した場合、たとえ半導体チップ3上に半導体チップ4を搭載した後にプラズマ処理16を施したとしても、半導体チップ4(の周辺部または端部近傍領域)によって遮蔽されてアンダーフィル樹脂7の露出面7a上にプラズマ処理16のプラズマが照射されない(行き渡らない)恐れがある。 Thus, after forming the underfill resin 7 by mounting a semiconductor chip 3 onto the wiring substrate 2, if you omit the plasma treatment 14 performed before mounting the semiconductor chip 4 on the semiconductor chip 3, even if the semiconductor chip 3 on to be subjected to plasma treatment 16 after mounting the semiconductor chip 4, plasma in the plasma treatment 16 on the exposed surface 7a of the underfill resin 7 is shielded by the semiconductor chip 4 (the peripheral portion or the end portion region of the) not irradiated (not spread) there is a possibility. これは、アンダーフィル樹脂7の露出面7aの清浄化や活性化(粗面化)の不足(プラズマ処理不足)を招き、アンダーフィル樹脂7と封止樹脂9との間の密着性を低下させる恐れがある。 This can lead to lack of cleaning and activating the exposed surface 7a of the underfill resin 7 (roughened) (plasma treatment insufficient), to lower the adhesion between the under-fill resin 7 and the sealing resin 9 there is a risk. これにより、高温高湿試験などによりアンダーフィル樹脂7と封止樹脂9との間の剥離を生じるなどして、半導体装置の信頼性が低下する恐れがある。 Thus, by such cause delamination between the underfill resin 7 and the sealing resin 9 such as by high temperature and high humidity test, the reliability of the semiconductor device may be lowered.
【0065】 [0065]
本実施の形態では、配線基板2上に半導体チップ3を搭載しアンダーフィル樹脂7を形成した後で、半導体チップ3上に半導体チップ4を搭載する前にプラズマ処理14を行い、アンダーフィル樹脂7の露出面7aに対して充分にプラズマを照射してアンダーフィル樹脂7の露出面7aを清浄化させ、活性化(粗面化)させておく。 In this embodiment, after forming the underfill resin 7 by mounting a semiconductor chip 3 onto the wiring board 2, subjected to plasma treatment 14 before mounting the semiconductor chip 4 on the semiconductor chip 3, the underfill resin 7 sufficiently irradiated with plasma against the exposed surface 7a to clean the exposed surface 7a of the underfill resin 7, previously activated (roughening). その後、半導体チップ3上に半導体チップ4を搭載するので、半導体チップ3上に半導体チップ4を搭載した後に行うプラズマ処理16において、半導体チップ4に遮蔽されてアンダーフィル樹脂7の露出面7a上にプラズマ処理16のプラズマが照射されなかった(行き渡らなかった)としても、プラズマ処理14を行ったことによりアンダーフィル樹脂7の露出面7aを充分に清浄化し、活性化(粗面化)した状態とすることができる。 Then, since mounting a semiconductor chip 4 on the semiconductor chip 3, in the plasma processing 16 performed after mounting the semiconductor chip 4 on the semiconductor chip 3, it is blocked by the semiconductor chip 4 on the exposed surface 7a of the underfill resin 7 even plasma in the plasma treatment 16 are not irradiated (not spread), a state that thoroughly clean the exposed surface 7a of the underfill resin 7 by the plasma treatment 14, activated (roughening) can do. このため、その後形成される封止樹脂9とアンダーフィル樹脂7との間の密着性を向上し、高温高湿試験などによりアンダーフィル樹脂7と封止樹脂9との間で剥離を生じるのを的確に防止することができる。 This improves the adhesion between the sealing resin 9 and the under-fill resin 7 is then formed, from occurring the peeling between the underfill resin 7 and the sealing resin 9 such as by high temperature and high humidity test it is possible to prevent accurately. このため、半導体装置の信頼性を的確に向上することができる。 Therefore, it is possible to accurately improve the reliability of the semiconductor device.
【0066】 [0066]
また、本実施の形態では、プラズマ処理11,12,14,16は、被処理物に対して加速されたプラズマ(イオン)を照射する処理(異方性プラズマ処理)を行うことが好ましい。 Further, in the present embodiment, the plasma treatment 11,12,14,16, it is preferable to perform processing for irradiating plasma accelerated against the object to be treated (ion) (anisotropic plasma treatment). プラズマ(イオン)は、例えば電場(電界)によって加速することができる。 Plasma (ions), for example can be accelerated by an electric field (electric field). 本実施の形態では、例えばRIE(Reactive Ion Etching:反応性イオンエッチング)方式またはICP(Inductively Coupled Plasma:誘導結合プラズマ)方式を用いて、異方性を有したプラズマ処理(加速されたプラズマ(イオン)を照射する処理)を行うことができる。 In this embodiment, for example, RIE (Reactive Ion Etching: reactive ion etching) method or ICP (Inductively Coupled Plasma: inductive coupled plasma) by using a method, plasma processing has anisotropy (accelerated plasma (ions ) can be processed) of irradiating.
【0067】 [0067]
図17は、RIE方式のプラズマ処理装置を示す説明図(断面図)であり、図18は、ICP方式のプラズマ処理装置を示す説明図(断面図)である。 Figure 17 is an explanatory view of a plasma processing apparatus of RIE method (sectional view), FIG. 18 is an explanatory view of a plasma processing apparatus of an ICP type (cross section).
【0068】 [0068]
図17に示されるRIE(Reactive Ion Etching)方式のプラズマ処理装置は、例えば平行平板型の構造を有するRIE方式のプラズマ処理装置31であり、チャンバ32と、チャンバ32内に互いに平行に対向して配置された上部電極(陽極)33および下部電極(陰極)34とを有している。 The plasma processing apparatus of RIE (Reactive Ion Etching) method shown in FIG. 17, for example, a plasma processing apparatus 31 of the RIE method with a structure of parallel plate, and the chamber 32, parallel to and facing each other in the chamber 32 arranged upper electrode (anode) has 33 and a lower electrode (cathode) 34. 上部電極33は接地されている。 The upper electrode 33 is grounded. 下部電極34は、結合コンデンサ35を介して高周波電源36に接続されている。 The lower electrode 34 is connected to a high frequency power source 36 via a coupling capacitor 35. また、チャンバ32には、ガス供給口37およびガス排気口38が設けられており、チャンバ32内にガス供給口37からプラズマ処理用のガスを導入し、反応後の気体をガス排気口38からチャンバ32の外部に排気できるように構成されている。 Further, the chamber 32 has a gas feed port 37 and gas outlet 38 is provided to introduce a gas for plasma treatment from the gas supply port 37 into the chamber 32, the gas after the reaction from the gas exhaust outlet 38 It is configured to be discharged outside the chamber 32.
【0069】 [0069]
プラズマ処理装置31を用いたプラズマ処理の際には、下部電極34上に被処理物39がプラズマ処理すべき面を上方(上部電極33側)に向けて配置され、ガス供給口37からチャンバ32内にプラズマ処理用のガス(例えばアルゴンガス)を導入し、下部電極34に高周波電源36から結合コンデンサ35を介して高周波電力(プラズマ放電出力)を供給する。 During plasma processing using a plasma processing apparatus 31 is arranged to face the object to be processed 39 should plasma treatment on the lower electrode 34 upward (upper electrode 33 side), the chamber from the gas supply port 37 32 introducing a gas for plasma treatment (for example, argon gas) within, supplies high-frequency power (plasma discharge power) through a coupling capacitor 35 from the high frequency power source 36 to the lower electrode 34. これにより、上部電極33および下部電極34間でプラズマ(例えばアルゴンプラズマ)が生成される。 Thus, plasma (e.g., argon plasma) is generated between the upper electrode 33 and the lower electrode 34. 下部電極34に生じた自己バイアスなどによってプラズマ中のイオン(例えばアルゴンイオン)を加速する電界(電場)が生じ、加速されたプラズマ(またはプラズマ中のイオン、例えばアルゴンイオン)が被処理物39に照射される。 Accelerating electric field (electric field) occurs ions (e.g., argon ions) in the plasma, such as by self-bias generated in the lower electrode 34, accelerated plasma (or ions in the plasma, for example argon ions) in the object to be processed 39 It is irradiated. このため、被処理物39に対して加速されたプラズマ(またはイオン)を照射する処理(異方性プラズマ処理、例えばスパッタエッチング処理)を行うことができる。 Therefore, it is possible to perform the process of irradiating a plasma which is accelerated with respect to the processing object 39 (or ions) (anisotropic plasma treatment, for example, sputter etching process). プラズマ処理11では被処理物39は配線基板2であり、プラズマ処理12では被処理物39は半導体チップ3であり、プラズマ処理14では被処理物39は半導体チップ3を搭載した配線基板2であり、プラズマ処理16では被処理物39は半導体チップ3,4を搭載した配線基板2である。 The object to be treated 39 in the plasma processing 11 is a wiring substrate 2, the object to be treated 39 in the plasma processing 12 is a semiconductor chip 3, in the plasma processing 14 object to be treated 39 is the wiring board 2 mounted with the semiconductor chip 3 , in the plasma processing 16 object to be treated 39 is a wiring board 2 mounted with the semiconductor chip 3 and 4.
【0070】 [0070]
図18に示されるICP方式のプラズマ処理装置41は、反応室42とプラズマ誘導発生部43とを有している。 The plasma processing apparatus 41 of the ICP scheme shown in Figure 18, and a reaction chamber 42 and the plasma-induced generation unit 43. プラズマ誘導発生部43は、反応室42に連結された石英管などからなり、その周囲に高周波コイル44が形成されている。 Plasma-induced generation unit 43 is composed, reaction chamber 42 of quartz pipe connected to the high-frequency coil 44 is formed around it. 高周波コイル44は高周波電源45に接続されており、高周波コイル44に高周波電源45から高周波電力(高周波電圧)が印加できるように構成されている。 RF coil 44 is connected to a high frequency power supply 45, high frequency power from the high frequency power source 45 to the high-frequency coil 44 (high-frequency voltage) is configured so as to apply. 反応室42内には、被処理物46を配置(載置)するための支持台(テーブル)47が設けられている。 The reaction chamber 42, a support (table) 47 for placing the object to be treated 46 (placed) is provided. 支持台47は結合コンデンサ48を介して高周波電源49に接続されており、支持台47(被処理物46)のバイアス電圧を独立に制御できるように構成されている。 Support base 47 is configured to be controlled via the coupling capacitor 48 is connected to a high frequency power supply 49, a bias voltage of the support base 47 (object to be treated 46) independently. また、プラズマ誘導発生部43の上部には、プラズマ誘導発生部43内にプラズマ処理用のガスを導入するためのガス導入部50が設けられている。 Further, in the upper portion of the plasma-induced generation unit 43, gas introducing portion 50 for introducing a gas for plasma treatment is provided in plasma-induced generation unit 43. 反応室42にはガス排気口51が設けられており、反応後の気体をガス排気口51から外部に排気できるように構成されている。 The reaction chamber 42 is configured to provided a gas outlet 51, the gas after the reaction can be exhausted to the outside from the gas exhaust port 51.
【0071】 [0071]
プラズマ処理装置41を用いたプラズマ処理の際には、ガス導入部50の図示しない開口部からプラズマ誘導発生部43にプラズマ処理用のガス(例えばアルゴンガス)が導入される。 During plasma processing using a plasma processing apparatus 41, a gas for plasma treatment into the plasma induction generator 43 through an opening (not shown) of the gas inlet 50 (for example, argon gas) is introduced. 高周波電源45から高周波コイル44に高周波電力(高周波電圧)が印加されることにより、プラズマ誘導発生部43では、プラズマが生成される。 By the high-frequency power (high frequency voltage) is applied to the high-frequency coil 44 from the high frequency power source 45, the plasma-induced generation unit 43, the plasma is generated. 発生したプラズマは反応室42内に導入され、支持台47上に配置された被処理物46上に供給(照射)される。 The generated plasma is introduced into the reaction chamber 42, it is supplied (irradiation) onto the support base object to be treated placed on the 47 46. 高周波電源49から支持台47に高周波電力(高周波電圧)を供給してバイアス電圧を制御することにより、プラズマ中のイオン(例えばアルゴンイオン)を加速する電界(電場)が生じ、加速されたプラズマ(またはプラズマ中のイオン、例えばアルゴンイオン)が被処理物46に照射される。 By controlling the bias voltage by supplying a high frequency power (high frequency voltage) on the support base 47 from the high frequency power source 49, an electric field (electric field) is generated to accelerate the ions (e.g., argon ions) in the plasma, accelerated plasma ( or ions in the plasma, for example argon ions) is delivered to the object 46. このため、被処理物46に対して加速されたプラズマ(またはイオン)を照射する処理(異方性プラズマ処理、例えばスパッタエッチング処理)を行うことができる。 Therefore, it is possible to perform the process of irradiating a plasma which is accelerated with respect to the processing object 46 (or ions) (anisotropic plasma treatment, for example, sputter etching process). プラズマ処理11では被処理物46は配線基板2であり、プラズマ処理12では被処理物46は半導体チップ3であり、プラズマ処理14では被処理物46は半導体チップ3を搭載した配線基板2であり、プラズマ処理16では被処理物46は半導体チップ3,4を搭載した配線基板2である。 Plasma treatment 11, the processing object 46 is a wiring substrate 2, the object to be treated 46 in the plasma processing 12 is a semiconductor chip 3, in the plasma processing 14 object to be treated 46 is the wiring board 2 mounted with the semiconductor chip 3 , in the plasma processing 16 object to be treated 46 is a wiring board 2 mounted with the semiconductor chip 3 and 4.
【0072】 [0072]
本実施の形態とは異なり、酸素ガスなどを用いたダイレクトプラズマ(Direct Plasma)方式などのようにプラズマ(イオン)を加速せずに等方的なプラズマ処理を行った場合には、処理速度が比較的遅いため、プラズマ処理に要する時間が長くなる。 Unlike this embodiment, when performing isotropic plasma processing without accelerating the plasma (ions) such as a direct plasma (Direct Plasma) method using, for example, oxygen gas, the processing speed for relatively slow, the time required for the plasma treatment is prolonged. このため、半導体装置の製造時間が長くなってしまう。 Therefore, the manufacturing time of the semiconductor device becomes long. また、プラズマを加速せずに等方的なプラズマ処理を行った場合、化学的作用だけが生じ、物理的作用は生じない。 Further, when an isotropic plasma treatment was performed without accelerating the plasma, only chemical action occurs, there is no physical action. このため、化学的作用により有機物を除去することはできても、無機物(例えば金属の酸化物など)は除去しにくい。 Therefore, although it is possible to remove the organic substances by chemical action, minerals (e.g., metal oxide, etc.) is difficult to remove. このため、プラズマを加速せずに等方的なプラズマ処理を行った場合には、被処理物の処理面の清浄化が不足し、アンダーフィル樹脂7や封止樹脂9などの密着性が低下する恐れがある。 Therefore, when an isotropic plasma treatment was performed without accelerating the plasma, insufficient cleaning of the treated surface of the article to be treated, reduced adhesion, such underfill resin 7 and the sealing resin 9 there is a risk of.
【0073】 [0073]
本実施の形態では、プラズマ処理11,12,14,16(特にプラズマ処理16)として、上記のように例えばRIE方式やICP方式などを用いて、加速されたプラズマ(イオン)を被処理物に照射し、異方性を有したプラズマ処理を行う。 In this embodiment, plasma treatment 11,12,14,16 (especially plasma treatment 16), by using, for example, RIE method or ICP method as described above, accelerated plasma (ion) to the object to be processed irradiation, plasma treatment has anisotropy. プラズマ(イオン)を加速して被処理物の処理面に照射する(ぶつける)ので、化学的作用および物理的作用の両方が生じ得る。 Since the plasma to accelerate (ions) is irradiated to the processing surface of the workpiece (hit), both chemical action and physical action can occur. このため、有機物はもちろん、無機物(例えば金属の酸化物など)も除去することが可能になる。 Therefore, organic matter of course, inorganic (e.g. a metal oxide, etc.) it is possible to remove. また、プラズマ処理速度を高めることができ、比較的短時間で効率的なプラズマ処理を行うことができる。 Further, it is possible to increase the plasma processing rate, it is possible to perform efficient plasma treatment in a relatively short period of time.
【0074】 [0074]
また、RIE方式やICP方式などを用いて加速されたプラズマを被処理物に照射して異方性を有したプラズマ処理を行った場合、遮蔽物があるとその下方の領域にはプラズマ(イオン)が照射されない(行き渡らない)恐れがある。 Also, in the case of performing plasma treatment has anisotropy accelerated plasma by irradiating the object to be processed by using a RIE method or ICP method, there is a shield when in the region of its lower plasma (ions ) it is not irradiated (not spread) there is a possibility. 例えば、半導体チップ3上に半導体チップ3より大きな半導体チップ4を搭載した状態で異方性を有したプラズマ処理を(プラズマ処理16として)行った場合、アンダーフィル樹脂7の露出面7aは、半導体チップ4に遮蔽されてしまい、プラズマ(イオン)が照射されにくくなる。 For example, in the case of performing plasma treatment has anisotropy (as the plasma treatment 16) in a state of mounting the large semiconductor chip 4 than the semiconductor chip 3 on the semiconductor chip 3, the exposed surface 7a of the underfill resin 7, a semiconductor It will be blocked by the chip 4, plasma (ion) is hardly irradiated. アンダーフィル樹脂7の露出面7aのプラズマ処理が不十分だと、アンダーフィル樹脂7と封止樹脂9との密着性の低下を招く恐れがある。 Insufficient plasma treatment of the exposed surface 7a of the underfill resin 7, which may cause the degradation of the adhesion between the under fill resin 7 and the sealing resin 9. 一方、アンダーフィル樹脂7の露出面7aのプラズマ処理を充分に行うために、プラズマ処理(プラズマ処理16)の時間を長くすると、チャージアップなどにより半導体チップ3,4がダメージを受けてしまう恐れがある。 Meanwhile, in order to perform sufficiently the plasma treatment of the exposed surface 7a of the underfill resin 7, the longer the time of the plasma treatment (plasma treatment 16) due charge-up is a possibility that the semiconductor chip 3 and 4 will be damaged is there. 特に、半導体チップ3上に半導体チップ4を搭載した後に行うプラズマ処理16では、半導体チップ4の表面(半導体素子形成側の面)が露出した状態でプラズマ処理を行うので、長時間プラズマ処理を行ってチャージアップが生じた場合に半導体チップ4へ与えられる悪影響は大きい。 In particular, in the plasma processing 16 performed after mounting the semiconductor chip 4 on the semiconductor chip 3, since the plasma treatment in a state where the surface of the semiconductor chip 4 (the surface of the semiconductor element formation side) is exposed, for a long time plasma treatment adverse charge-up is applied to the semiconductor chip 4 when occurring Te is large. このため、プラズマ処理11,12,14,16(特にプラズマ処理16)は比較的短時間で行われることが好ましい。 Therefore, plasma treatment 11,12,14,16 (especially plasma treatment 16) is preferably accomplished in a relatively short time period.
【0075】 [0075]
本実施の形態では、プラズマ処理11,12,14,16(特にプラズマ処理16)として加速されたプラズマを被処理物に照射して異方性を有したプラズマ処理を行った場合にも、上記のような問題が生じることはない。 In the present embodiment, even when performing plasma treatment has anisotropy accelerated plasma as a plasma treatment 11,12,14,16 (especially plasma treatment 16) by irradiating the object to be treated, the It does not occur problems such as. すなわち、本実施の形態では、半導体チップ3上に半導体チップ4を搭載する前にプラズマ処理14を行ってアンダーフィル樹脂7の露出面7aをプラズマ処理しておき、その後、半導体チップ3上に半導体チップ4を搭載してから、再度プラズマ処理16を行う。 That is, in this embodiment, leave the plasma processing an exposed surface 7a of the underfill resin 7 by performing a plasma treatment 14 before mounting the semiconductor chip 4 on the semiconductor chip 3, then the semiconductor on the semiconductor chip 3 after mounting the chip 4, the plasma treatment 16 again. 半導体チップ3上に半導体チップ4を搭載した後のプラズマ処理16ではアンダーフィル樹脂7の露出面7aが半導体チップ4に遮蔽されてプラズマが照射されなかったとしても、半導体チップ3上に半導体チップ4を搭載する前のプラズマ処理14によってアンダーフィル樹脂7の露出面7aにプラズマが充分に照射されている。 Even by a plasma shielding exposed surface 7a is a semiconductor chip 4 of the underfill resin 7 in the plasma processing 16 after mounting the semiconductor chip 4 on the semiconductor chip 3 is not irradiated, the semiconductor chip 4 on the semiconductor chip 3 plasma is sufficiently irradiated on the exposed surface 7a of the underfill resin 7 by a plasma treatment 14 before mounting the. このため、封止樹脂9を形成する下地の全領域(配線基板2、アンダーフィル樹脂7および半導体チップ3,4の露出面)がプラズマ処理されている(プラズマ処理不足の領域が存在しない)こととなるので、封止樹脂9と下地との密着性を的確に向上することができる。 Therefore, the entire area of ​​the base for forming the sealing resin 9 (wiring board 2, the exposed surface of the underfill resin 7 and the semiconductor chips 3, 4) (no region of insufficient plasma processing) in which the plasma treatment has been that it since the can accurately improve the adhesion between the sealing resin 9 and the base. また、プラズマ処理16の時間を比較的短時間にしても、充分なプラズマ処理効果(処理面の清浄化や活性化(粗面化))を得ることができ、プラズマ処理不足の領域が発生しないので、プラズマ処理16の時間を比較的短時間にしてチャージアップなどによる半導体チップ3,4のダメージを抑制または防止することが可能となる。 Further, even in the relatively short time of the plasma treatment 16, can obtain a sufficient plasma treatment effect (cleaning and activation of the treatment surface (roughening)), regions of insufficient plasma processing does not occur since, it is possible to suppress or prevent damage to the semiconductor chip 3 and 4 due to charge-up in the relatively short time of the plasma treatment 16. このため、半導体装置の信頼性を向上することができる。 Therefore, it is possible to improve the reliability of the semiconductor device.
【0076】 [0076]
また、本発明者の検討によれば、プラズマ処理16においてアンダーフィル樹脂7の露出面7aへのプラズマ(イオン)の照射が半導体チップ4によって遮蔽される現象は、上記のように半導体チップ4の端部4cから半導体チップ3の端部3cまでの距離L が、配線基板2の上面から半導体チップ4の下面(または半導体チップ3の上面)までの距離(高さ)H よりも大きい(L >H )場合により顕著となる。 Further, according to the study of the present inventor, phenomenon that irradiation of the plasma to the exposed surface 7a of the underfill resin 7 in the plasma processing 16 (ions) is shielded by the semiconductor chip 4, the semiconductor chip 4 as described above distance L 1 from the end portion 4c to an end portion 3c of the semiconductor chip 3, the distance (height) from the upper surface of the wiring substrate 2 to the lower surface of the semiconductor chip 4 (or the top surface of the semiconductor chip 3) is greater than H 1 ( L 1> H 1) becomes remarkable in some cases. このため、半導体チップ4の端部4cから半導体チップ3の端部3cまでの距離L が、配線基板2の上面から半導体チップ4の下面(または半導体チップ3の上面)までの距離H よりも大きい(L >H )場合に本実施の形態の製造工程を適用すればより有効である。 Therefore, the distance L 1 from the end portion 4c of the semiconductor chip 4 to the end portion 3c of the semiconductor chip 3, than the distance H 1 from the upper surface of the wiring substrate 2 to the lower surface of the semiconductor chip 4 (or the top surface of the semiconductor chip 3) it is also large (L 1> H 1) more effectively by applying the production process of this embodiment when.
【0077】 [0077]
また、本実施の形態では、プラズマ処理14を行った後、24時間以内に封止樹脂9を形成することがより好ましい。 Further, in the present embodiment, after the plasma treatment 14, more preferably to form the sealing resin 9 within 24 hours. 本発明者の検討によれば、プラズマ処理の効果は、プラズマ処理後24時間を経過した後は低減してしまう。 According to the studies of the present inventors, the effect of the plasma treatment, after a lapse of 24 hours after the plasma treatment is thus reduced. このため、プラズマ処理14を行った後、24時間以内に封止樹脂9を形成することで、封止樹脂9と下地(配線基板2、アンダーフィル樹脂7、半導体チップ3,4)の密着性をより的確に向上することができ、半導体装置の信頼性をより的確に向上することができる。 Therefore, after the plasma treatment 14, by forming the sealing resin 9 within 24 hours, adhesion of the sealing resin 9 and the base (wiring substrate 2, the underfill resin 7, the semiconductor chip 3 and 4) can be more accurately improved, it can be more accurately improve the reliability of the semiconductor device.
【0078】 [0078]
また、本実施の形態では、半導体チップ3を配線基板2に搭載する前に、配線基板2および半導体チップ3に対してプラズマ処理11,12を施す。 Further, in this embodiment, before mounting the semiconductor chip 3 on the wiring board 2, a plasma treatment 11, 12 against the wiring board 2 and the semiconductor chip 3. このため、半導体チップ3を配線基板2に搭載し、半導体チップ3と配線基板2との間にアンダーフィル樹脂7を形成したときに、アンダーフィル樹脂7と半導体チップ3との密着性やアンダーフィル樹脂7と配線基板2との密着性を向上することができる。 Therefore, by mounting a semiconductor chip 3 to the wiring substrate 2, at the time of forming the underfill resin 7 between the semiconductor chip 3 and the wiring substrate 2, adhesion and underfill the underfill resin 7 and the semiconductor chip 3 it is possible to improve the adhesion between the resin 7 and the wiring substrate 2. 特に、半導体チップ3の表面(半導体素子形成側の面)に形成された保護膜3a(例えばポリイミド膜などの有機樹脂膜)とアンダーフィル樹脂7との密着性は低下しやすいが、半導体チップ3をダイボンディング前にプラズマ処理したことで、半導体チップ3の表面に形成された保護膜3aを清浄化しまた活性化(粗面化)でき、半導体チップ3の表面の保護膜3aとアンダーフィル樹脂7との密着性を向上することができる。 In particular, adhesion of the surface protective film 3a formed on the surface (surface of the semiconductor element formation side) (for example, an organic resin film such as polyimide film) and the underfill resin 7 of the semiconductor chip 3 is easily lowered, but the semiconductor chip 3 the by the plasma treatment before die bonding, and clean the protective film 3a formed on the surface of the semiconductor chip 3 also can activate (roughening), protection of the surface of the semiconductor chip 3 film 3a and the under-fill resin 7 it is possible to improve the adhesion between. 半導体チップ3を配線基板2に搭載した後で、アンダーフィル樹脂7を形成する前にプラズマ処理を行った場合は、配線基板2に対向する半導体チップ3の表面の保護膜3aには、プラズマが半導体チップ3自身によって遮蔽されて充分には照射されず、その後形成されるアンダーフィル樹脂7の密着性を充分に向上できない恐れがある。 After mounting the semiconductor chip 3 on the wiring board 2, when the plasma treatment is performed before forming the under-fill resin 7, the protective film 3a on the surface of the semiconductor chip 3 facing to the wiring substrate 2, the plasma not irradiated is sufficiently be shielded by the semiconductor chip 3 itself, it may not be sufficiently improved the adhesion of the underfill resin 7 is subsequently formed. 本実施の形態では、半導体チップ3を配線基板2に搭載する前に半導体チップ3および配線基板2に対してプラズマ処理11,12を施すので、アンダーフィル樹脂7が接する全ての領域を充分に清浄化しまた活性化(粗面化)することができ、アンダーフィル樹脂7の密着性を的確に向上することが可能となる。 In this embodiment, since a plasma treatment 11, 12 with respect to the semiconductor chip 3 and the wiring substrate 2 before mounting the semiconductor chip 3 on the wiring board 2, sufficiently clean all areas of the underfill resin 7 is in contact turned into addition can be activated (roughening), it is possible to accurately improve the adhesion of the underfill resin 7.
【0079】 [0079]
図19は、製造された半導体装置(半導体パッケージ)に対して、まず高温高湿試験を行ってから、260℃のリフロー処理(半導体装置のマザーボード上への実装工程と同様の温度処理)を連続して3回行い、その後電気的選別試験と超音波探傷(SAT)観察を行った結果を示す説明図(表)である。 Figure 19 is continuous with respect to the manufactured semiconductor device (semiconductor package), after performing the first high-temperature high-humidity test, reflow treatment of 260 ° C. (the same temperature processing and mounting process onto the motherboard of a semiconductor device) It performed three times with a subsequent electrical screening test and the ultrasonic test (SAT) explanatory view showing an observation was conducted results (Table). 本実施の形態に従って製造された半導体装置1だけでなく、本実施の形態のようなプラズマ処理11,12,14,16を行わずに製造した比較例の半導体装置D CEについても同様の試験を行い、結果を図19に載せてある。 Not only the semiconductor device 1 manufactured according to the present embodiment, the same test for the semiconductor device D CE of the comparative examples prepared without plasma treatment 11,12,14,16 as in the present embodiment done, it is placed on the results in Figure 19. 行われた高温高湿試験は、サンプル(半導体装置)を温度85℃、湿度85%の試験槽(高温高湿槽)中で24時間放置した場合(85℃/85%RH24h)と、より厳しい高温高湿試験である温度85℃、湿度85%の試験槽中で168時間放置した場合(85℃/85%RH168h)との2種類である。 High-humidity test is conducted high temperature, the sample (semiconductor device) temperature 85 ° C., 85% of the test chamber humidity and (high-temperature high-humidity vessel) when left for 24 hours in (85 ℃ / 85% RH24h), more severe temperature 85 ° C. at a high temperature and high humidity test, a two and when left at 85% of the test chamber in humidity for 168 hours (85 ℃ / 85% RH168h). 複数(例えば15個)のサンプル(半導体装置)に対して高温高湿試験およびリフロー処理を行い、その後その複数のサンプルについて電気的選別試験および超音波探傷(SAT)観察を行っている。 Perform a high-temperature high-humidity test and reflow processing on the samples of a plurality (e.g., 15) (semiconductor device), it is subjected to electrical screening test and ultrasonic inspection (SAT) observed for subsequent its multiple samples. 電気的選別試験は、半導体装置の電気的特性値を測定し、それが規格内にあるかを調べる試験(規格外になったサンプルを不良として選別)であり、超音波探傷(SAT)観察は、半導体装置内部に剥離などの不良が生じていないかを観察する試験である。 Electrical screening test measures the electrical characteristic value of the semiconductor device, it is a test to check is within specification (screened sample falls outside standard as bad), ultrasonic testing (SAT) observed is a test to observe whether defects such as peeling in the semiconductor device does not occur.
【0080】 [0080]
図19に示されるように、本実施の形態に従って製造された半導体装置1では、85℃/85%RH24hの高温高湿試験およびその後のリフロー処理を行った場合は、サンプル数15個のうち不良は0個であり、不良はほとんど発生しなかった。 As shown in FIG. 19, in the semiconductor device 1 manufactured according the present embodiment, 85 ° C. / 85% when subjected to a high-temperature high-humidity test and the subsequent reflow process is RH24h, sample number 15 failure of is zero, failure is hardly generated. より厳しい条件である85℃/85%RH168hの高温高湿試験およびその後のリフロー処理を行った場合でも、サンプル数15個のうち不良は2個と、不良の発生率は比較的小さかった。 Even when subjected to a high-temperature high-humidity test and the subsequent reflow process 85 ℃ / 85% RH168h a more severe condition, sample number 15 failure of the and two, the incidence of defects was relatively small. それに対して、本実施の形態のようなプラズマ処理11,12,14,16を行わなかった比較例の半導体装置D CEの場合は、図19に示されるように、85℃/85%RH24hの高温高湿試験およびその後のリフロー処理を行った場合は、サンプル数15個のうち不良が2個発生し、より厳しい条件である85℃/85%RH168hの高温高湿試験およびその後のリフロー処理を行った場合は、サンプル数15個のうち不良が8個と、不良の発生率が大きかった。 In contrast, in the case of the semiconductor device D CE of the comparative example, such was not the plasma treatment 11,12,14,16 as in the present embodiment, as shown in Figure 19, the 85 ℃ / 85% RH24h If subjected to a high-temperature high-humidity test and the subsequent reflow process, a sample number 15 of poor two occurs, the high-temperature high-humidity test and the subsequent reflow process 85 ℃ / 85% RH168h a more severe condition If you make a sample number 15 of defect and 8, it was large defect incidence.
【0081】 [0081]
図20は、高温高湿試験およびリフロー処理後の電気的選別試験で不良として選別された比較例の半導体装置D CEを超音波探傷(SAT)観察して剥離個所を調べた結果を模式的に示す断面図である。 Figure 20 is the results of examining the semiconductor device D CE observing ultrasonic testing (SAT) peeling point of the comparative examples were selected as bad in electrical sorting test after high-temperature and high-humidity test and reflow process schematically it is a cross-sectional view illustrating. 図20に模式的に示されるように、アンダーフィル樹脂7と封止樹脂9との間に剥離(剥離部)61が生じている。 As shown schematically in FIG. 20, the peeling (stripping section) 61 is formed between the under-fill resin 7 and the sealing resin 9. この剥離61は、配線基板2と封止樹脂9との界面にも広がっている。 The release 61 is spread in the interface between the wiring substrate 2 and the sealing resin 9. また、アンダーフィル樹脂7と半導体チップ3との間も剥離(剥離部)62が生じている。 Further, peeling (stripping section) between the under-fill resin 7 and the semiconductor chip 3 62 occurs. このような剥離61,62は、高温高湿試験およびリフロー処理を行った本実施の形態の半導体装置1では、ほとんど生じなかった。 Such stripping 61 and 62, in the semiconductor device 1 of the present embodiment was subjected to high-temperature and high-humidity test and reflow process, hardly occurs.
【0082】 [0082]
本実施の形態のように、プラズマ処理11,12,14,16を行って半導体装置1を製造することで、樹脂材料部分同士の密着性を向上することができ、アンダーフィル樹脂7や封止樹脂9の剥離を防止することができる。 As in this embodiment, by fabricating a semiconductor device 1 by the plasma treatment 11,12,14,16, it can improve the adhesion between the resin material part, the underfill resin 7 and sealing it is possible to prevent the peeling of the resin 9. このため、半導体装置の信頼性を向上し、半導体装置の製造歩留まりを向上することができる。 This improves the reliability of the semiconductor device, it is possible to improve the manufacturing yield of the semiconductor device. 半導体装置の製造コストも低減できる。 The manufacturing cost of the semiconductor device can be reduced.
【0083】 [0083]
(実施の形態2) (Embodiment 2)
上記実施の形態1では、配線基板2に半導体チップ3をフェースダウンボンディング(フリップチップ接続)している。 In the first embodiment, the semiconductor chip 3 is face-down bonding (flip chip connection) to the wiring substrate 2. 本実施の形態では、配線基板に半導体チップをフェースアップボンディングする。 In this embodiment, the face-up bonding the semiconductor chip on a wiring board.
【0084】 [0084]
図21〜図30は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 21 to 30 are fragmentary cross-sectional view in a manufacturing process of another semiconductor device according to the embodiment of the present invention.
【0085】 [0085]
まず、図21に示されるように、基板としての配線基板(回路基板、配線積層基板、多層配線基板)71を準備する。 First, as shown in FIG. 21, it is prepared a wiring board as a substrate (circuit board, the wiring laminated board, a multilayer wiring board) 71. 配線基板71は上記実施の形態1における配線基板2とほぼ同様の構成を有し、配線基板71の表面(半導体チップ73を搭載する側の主面)の電極(パッド電極、導体部、配線)71aが、配線基板71に設けられた図示しないスルーホール(およびそのスルーホールに埋め込まれた金属材料などからなるプラグまたはスルーホールの側壁に形成された導体層)や配線基板71の内部の配線層などを介して、配線基板71の裏面(半導体チップ73を搭載する側とは逆側の主面)の電極(パッド電極、導体部、配線)71bと電気的に接続されている。 Wiring board 71 has almost the same configuration as the circuit board 2 in the first embodiment, the electrode surface of the wiring substrate 71 (the main surface on the side for mounting the semiconductor chip 73) (pad electrode, the conductor portions, wiring) 71a is an internal wiring layer of the wiring through hole (not shown) provided on the substrate 71 (and consisting of a metal material embedded in the through-hole plug or formed on the side wall of the through hole conductor layer) and the wiring board 71 via a electrode of the back surface of the wiring board 71 (the main surface opposite to the side for mounting the semiconductor chip 73) (pad electrode, the conductor portions, wiring) are 71b electrically connected.
【0086】 [0086]
それから、図21において矢印で模式的に示されるようにプラズマ処理72を施す。 Then, a plasma treatment 72, as shown schematically by the arrows in FIG. 21. プラズマ処理72は、配線基板71の半導体チップ73を搭載する側の面に対して施され、例えばアルゴン(Ar)ガスなどを用いたプラズマ処理72を行うことができる。 Plasma treatment 72 is performed on the side of the surface for mounting the semiconductor chip 73 of the wiring board 71 can be performed, for example, argon (Ar) plasma treated 72 using a gas. アルゴンガスを用いることで、効果的なプラズマ処理を行うことができ、また製造コストの低減も可能となる。 By using argon gas, effective plasma treatment can be performed, also it becomes possible to reduce the manufacturing cost. 他の形態として、アルゴンガス以外の不活性ガス(例えばヘリウム(He)ガス)を用いたプラズマ処理72を行うこともできる。 As another embodiment, it is also possible to perform the plasma treatment 72 using an inert gas other than argon gas (e.g., helium (He) gas). また、プラズマ処理72のプラズマ処理用ガスが酸素(O )ガスなどを含有することもできる。 It is also possible to plasma processing gas of the plasma treatment 72 contains such as oxygen gas (O 2).
【0087】 [0087]
また、プラズマ処理72は、配線基板71に対して加速されたプラズマを照射する処理(異方性プラズマ処理)を行うことが好ましく、例えばRIE方式またはICP方式のプラズマ処理を行うことができる。 The plasma treatment 72 can be performed it is preferable to perform a process of irradiating an accelerated plasma against the wiring board 71 (anisotropic plasma treatment), for example, a plasma treatment RIE method or ICP method. プラズマは、例えば電場(電界)によって加速することができる。 Plasma, for example can be accelerated by an electric field (electric field). プラズマ処理72によって、配線基板71の半導体チップ73を搭載する側の面が清浄化されまたは活性化(粗面化)され、後で形成されるダイボンディング材74との密着性などを向上することができる。 By plasma treatment 72, the surface on the side for mounting the semiconductor chip 73 of the wiring substrate 71 is cleaned or activated (roughening) is improved and adhesion between the die bonding material 74 to be formed later can.
【0088】 [0088]
次に、図22に示されるように、配線基板71上に半導体チップ73が搭載される。 Next, as shown in FIG. 22, the semiconductor chip 73 is mounted on the wiring board 71.
【0089】 [0089]
半導体チップ73は、その表面(半導体素子形成側の主面)に、有機樹脂膜(例えばポリイミド膜)からなる保護膜73aが形成されており、半導体チップ73内に形成された半導体素子または半導体集積回路に電気的に接続された電極(パッド電極)73bが、保護膜73aから露出するように形成されている。 The semiconductor chip 73, its surface (the main surface of the semiconductor element formation side), is formed a protective film 73a made of an organic resin film (e.g. polyimide film), a semiconductor device or semiconductor integrated formed in the semiconductor chip 73 electrodes electrically connected to the circuit (pad electrode) 73b is formed so as to be exposed from the protective film 73a. 上記実施の形態1の半導体チップ3とは異なり、半導体チップ73の表面の電極73b上には、バンプ電極6が形成されていない。 Unlike the semiconductor chip 3 of the first embodiment, on the electrode 73b of the surface of the semiconductor chip 73, the bump electrodes 6 are not formed. 半導体チップ73の他の構成は、半導体チップ3とほぼ同様である。 Other configurations of the semiconductor chip 73 is substantially the same as the semiconductor chip 3.
【0090】 [0090]
図22に示されるように、配線基板71上に半導体チップ73を搭載(接着)する際には、フェースアップボンディングを行って、半導体チップ73の裏面(半導体素子形成側の主面とは逆側の主面)をダイボンディング材74を介して配線基板71に接着する。 As shown in Figure 22, when mounting the semiconductor chip 73 (adhered) on the wiring board 71 performs a face-up bonding, opposite to the main surface of the back surface (the semiconductor element formation side of the semiconductor chip 73 main surface) of the through die bonding material 74 to adhere to the wiring board 71. ダイボンディング材74は、熱硬化性樹脂(例えばエポキシ樹脂であり、フィラーなどを含んでいてもよい)などの樹脂材料により形成することができ、半導体チップ73の裏面をダイボンディング材74を介して配線基板71に貼り付け、加熱により熱硬化性樹脂からなるダイボンディング材74を硬化して、半導体チップ73を配線基板71に固着することができる。 Die bonding material 74 (for example, epoxy resin, may contain a filler such) a thermosetting resin can be formed of a resin material such as, the back surface of the semiconductor chip 73 via the die bonding material 74 stuck on the wiring substrate 71, and curing the die bonding material 74 made of a thermosetting resin by heating, it is possible to fix the semiconductor chip 73 on the wiring board 71.
【0091】 [0091]
また、半導体チップ73は配線基板71上に、半導体チップ73の裏面側を配線基板71側に向けて搭載する。 The semiconductor chip 73 on the wiring board 71 is mounted toward the rear surface side of the semiconductor chip 73 on the wiring board 71 side. 半導体チップ73の裏面には、ポリイミドなどの有機樹脂膜からなる保護膜が形成されておらず、シリコン領域が露出している。 The back surface of the semiconductor chip 73, a protective film made of an organic resin film is not formed, such as polyimide, silicon regions are exposed. このため、本実施の形態では、半導体チップ73を配線基板71上に搭載する前に半導体チップ73の配線基板71に搭載される側の面(ここでは半導体チップ73の裏面)に対してプラズマ処理を施さなくとも、半導体チップ73の裏面とダイボンディング材74との密着性は比較的よい。 Therefore, in this embodiment, plasma treatment (back surface of the semiconductor chip 73 in this case) side of the surface to be mounted on the wiring substrate 71 of the semiconductor chip 73 before mounting the semiconductor chip 73 on the wiring board 71 without subjected to the adhesion between the back surface and the die bonding material 74 of the semiconductor chip 73 is relatively good.
【0092】 [0092]
次に、図23に示されるように、半導体チップ73が搭載された配線基板71に対して、矢印で模式的に示されるようにプラズマ処理75を施す。 Next, as shown in FIG. 23, the wiring board 71 on which the semiconductor chip 73 is mounted, a plasma treatment 75, as schematically shown by arrows. 例えばアルゴン(Ar)ガスなどを用いたプラズマ処理75を行うことができる。 For example, argon (Ar) gas can be subjected to plasma treatment 75 using. アルゴンガスを用いることで、効果的なプラズマ処理を行うことができ、また製造コストの低減も可能となる。 By using argon gas, effective plasma treatment can be performed, also it becomes possible to reduce the manufacturing cost. 他の形態として、アルゴンガス以外の不活性ガス(例えばヘリウム(He)ガス)を用いたプラズマ処理75を行うこともできる。 As another embodiment, it is also possible to perform the plasma treatment 75 using an inert gas other than argon gas (e.g., helium (He) gas). また、プラズマ処理75のプラズマ処理用ガスが酸素(O )ガスなどを含有することもできる。 It is also possible to plasma processing gas of the plasma treatment 75 contains such as oxygen gas (O 2). また、プラズマ処理75は、加速されたプラズマを照射する処理(異方性プラズマ処理)を行うことが好ましく、例えばRIE方式やICP方式を用いて行うことができる。 The plasma treatment 75 can be carried out is preferably performed process of irradiating an accelerated plasma (anisotropic plasma treatment), for example, using a RIE method or ICP method. このプラズマ処理75によって、半導体チップ73の表面の保護膜73a(例えばポリイミド膜などの有機樹脂膜)やダイボンディング材74の露出面74aが清浄化されまた活性化(粗面化)されるので、後で形成される封止樹脂との密着性を向上することができる。 This plasma treatment 75, the exposed surface 74a of and the die bonding material 74 protective layer 73a (an organic resin film such as polyimide film) on the surface of the semiconductor chip 73 is cleaned also activated (roughening), it is possible to improve the adhesion between the sealing resin to be formed later. また、このプラズマ処理75によって、半導体チップ73の表面の電極73bが清浄化されるので、後で形成されるボンディングワイヤ76と電極73bとの接続の信頼性を向上できる。 Further, by the plasma treatment 75, the surface of the electrode 73b of the semiconductor chip 73 is cleaned, thereby improving the reliability of the connection between the bonding wire 76 and the electrode 73b to be formed later.
【0093】 [0093]
次に、図24に示されるように、ワイヤボンディング工程を行って、半導体チップ73と配線基板71を接続する。 Next, as shown in FIG. 24, by performing the wire bonding step, to connect the semiconductor chip 73 to the wiring board 71. すなわち、半導体チップ73の表面の電極73bと配線基板71の表面の電極71aとを、例えば金(Au)線などの金属細線などからなるボンディングワイヤ76を介して電気的に接続する。 That is, the electrode 73b of the surface of the semiconductor chip 73 and the electrode 71a on the surface of the wiring board 71, for example, are electrically connected through bonding wires 76 made of thin metal wires such as gold (Au) wire.
【0094】 [0094]
次に、図25に示されるように、半導体チップ73の表面(半導体素子形成側の主面)上にスペーサ77を搭載(接着)する。 Next, as shown in FIG. 25, to the surface of the semiconductor chip 73 mounted spacers 77 on the surface (principal surface of the semiconductor element formation side) (adhesive). スペーサ77は、例えば、単結晶シリコンからなり半導体素子を形成していない半導体基板(半導体ウエハ、シリコンウエハ)を所定の形状にダイシングして得られたチップ(シリコンチップ)などを用いることができ、ダイボンドフィルムなどの接着用の樹脂材料78によって半導体チップ73の表面上に搭載(接着)される。 The spacer 77 is, for example, can be used as the semiconductor substrate formed with no semiconductor element made of single-crystal silicon (semiconductor wafer, a silicon wafer) chips obtained by dicing into a predetermined shape (silicon chip), mounted on the surface of the semiconductor chip 73 by a resin material 78 for bonding, such as die-bonding film is (adhesion). スペーサ77の寸法(平面寸法、主面の面積)は半導体チップ73の寸法(平面寸法、主面の面積)よりも小さく、半導体チップ73の表面の電極73bが形成されている領域よりも内側の領域上に搭載(接着)される。 The dimensions of the spacer 77 dimensions (planar dimensions, the major surface area) semiconductor chip 73 smaller than (plane size, the area of ​​the main surface), inner than the region where the surface of the electrode 73b of the semiconductor chip 73 is formed It is mounted (bonded) on the region. このため、スペーサ77はボンディングワイヤ76に接触しない。 Therefore, the spacer 77 is not in contact with the bonding wire 76. また、スペーサ77は、シリコンチップにより形成され、ポリイミドなどの有機樹脂膜からなる保護膜が外表面に形成されていない(すなわちシリコン領域が露出している)。 The spacer 77 is formed of a silicon chip, a protective film made of an organic resin film such as polyimide is not formed on the outer surface (the ie silicon region is exposed). このため、スペーサ77と後で形成される封止樹脂との密着性(接着性)は比較的よい。 Therefore, adhesion between the sealing resin which is subsequently formed with the spacer 77 (adhesion) is relatively good. 従って、半導体チップ73上にスペーサ77を搭載した後で、後述する半導体チップ79をスペーサ77上に搭載する前には、プラズマ処理を行わなくともよい。 Therefore, after mounting the spacer 77 on the semiconductor chip 73, before mounting the semiconductor chip 79 to be described later on the spacer 77 may not perform the plasma treatment.
【0095】 [0095]
次に、図26に示されるように、半導体チップ79をスペーサ77上に搭載(接着)する。 Next, as shown in FIG. 26, a semiconductor chip mounted 79 on the spacer 77 (adhesion). 半導体チップ79は、スペーサ77上に、半導体チップ79の表面(半導体素子形成側の面)が上方を向き、裏面が下方を向くように、搭載される。 The semiconductor chip 79 on the spacer 77, the surface of the semiconductor chip 79 (a surface of the semiconductor element formation side) faces upward, so that the back surface faces downward, is mounted. 従って、スペーサ77の上面に半導体チップ79の裏面が接着される。 Therefore, the back surface of the semiconductor chip 79 is bonded to the upper surface of the spacer 77. 半導体チップ79はスペーサ77上に、接着用の樹脂材料(例えばエポキシ樹脂などの熱硬化性樹脂材料)80などを介して接着(固着)される。 The semiconductor chip 79 on the spacer 77 is a resin material for the adhesive (e.g. epoxy thermosetting resin material such as a resin) adhesive 80 via a (secured).
【0096】 [0096]
半導体チップ79は、上記実施の形態1における半導体チップ4とほぼ同様の構成を有しており、半導体チップ79の表面(半導体素子形成側の主面)に有機樹脂膜(例えばポリイミド膜)からなる保護膜79aが形成され、半導体チップ79内に形成された半導体素子または半導体集積回路に電気的に接続された電極(パッド電極)79bが、保護膜79aから露出するように形成されている。 The semiconductor chip 79 has substantially the same configuration as the semiconductor chip 4 in the first embodiment, made of an organic resin film (e.g. polyimide film) on the surface of the semiconductor chip 79 (the main surface of the semiconductor element formation side) protective film 79a is formed, electrically connected electrodes on the semiconductor element or a semiconductor integrated circuit formed in the semiconductor chip 79 (the pad electrode) 79b is formed so as to be exposed from the protective film 79a.
【0097】 [0097]
本実施の形態における半導体チップ79と半導体チップ73との平面位置関係は、上記実施の形態1における半導体チップ4と半導体チップ3との平面位置関係と同様である。 Planar positional relationship between the semiconductor chip 79 and the semiconductor chip 73 in this embodiment is the same as the planar positional relationship between the semiconductor chip 4 and the semiconductor chip 3 in the first embodiment. すなわち、本実施の形態においても、半導体チップ79の寸法(平面寸法、主面の面積)は、半導体チップ73の寸法(平面寸法、主面の面積)よりも大きい。 That is, also in the present embodiment, the dimensions of the semiconductor chip 79 (planar dimension, the area of ​​the main surface), the dimensions of the semiconductor chip 73 (planar dimension, the area of ​​the main surface) is greater than. あるいは、半導体チップ79は、半導体チップ73の辺よりも長い辺を有している。 Alternatively, the semiconductor chip 79 has a longer side than the side of the semiconductor chip 73. このため、半導体チップ79の下方に半導体チップ73が存在しない領域が生じることになる。 Therefore, so that the region where the semiconductor chip 73 does not exist under the semiconductor chip 79 occurs. すなわち、半導体チップ79の端部の近傍領域では、下方に半導体チップ73が存在しない状態となり、あるいは、半導体チップ79の周辺部の下方には、半導体チップ73が存在しない状態となる。 That is, in the region near the edge of the semiconductor chip 79, a state where no semiconductor chip 73 is present below, or below the periphery of the semiconductor chip 79, a state in which the semiconductor chip 73 is not present. 従って、半導体チップ73と配線基板71との間の領域からはみ出したダイボンディング材74の露出面74aや半導体チップ73の端部近傍領域における保護膜73aの露出面の上方には、半導体チップ79(の周辺部)が存在することになり、半導体チップ73、スペーサ77および半導体チップ79を搭載した配線基板71を上方(半導体チップ79の上方)から見ると半導体チップ79(の周辺部または端部近傍領域)によって、半導体チップ73の端部近傍領域における保護膜73aの露出面やダイボンディング材74の露出面74aが遮蔽された状態になる。 Therefore, above the exposed surface of the protective film 73a near the edge region of the exposed surface 74a and the semiconductor chip 73 of the die bonding material 74 protruding from the region between the semiconductor chip 73 and the wiring board 71, the semiconductor chip 79 ( the peripheral portion) will be there, the semiconductor chip 73, the peripheral portion or the end portion of the upper) from view when the semiconductor chip 79 (the spacer 77 and the wiring board 71 mounted with the semiconductor chip 79 above (semiconductor chip 79 the region), the state of the exposed surface 74a of the exposed surface and the die bonding material 74 of the protective film 73a is shielded near the edge region of the semiconductor chip 73.
【0098】 [0098]
なお、本実施の形態では、半導体チップ79の寸法が半導体チップ73の寸法よりも大きくても、半導体チップ79と半導体チップ73との間にスペーサ77を介在させるので、半導体チップ79の下面(裏面)がボンディングワイヤ76に接触するのを防止することができる。 In this embodiment, even if the dimension of the semiconductor chip 79 is larger than the size of the semiconductor chip 73, since the spacer 77 is interposed between the semiconductor chip 79 and the semiconductor chip 73, the lower surface (back surface of the semiconductor chip 79 ) it can be prevented from coming into contact with the bonding wire 76.
【0099】 [0099]
次に、図27に示されるように、半導体チップ73および半導体チップ79が搭載された配線基板71に対して、矢印で模式的に示されるようにプラズマ処理81を施す。 Next, as shown in FIG. 27, the semiconductor chip 73 and the semiconductor chip 79 is a wiring board 71 mounted, a plasma treatment 81, as schematically shown by arrows. 例えばアルゴン(Ar)ガスなどを用いたプラズマ処理81を行うことができる。 For example, argon (Ar) gas, etc. can be subjected to plasma treatment 81 using. アルゴンガスを用いることで、効果的なプラズマ処理を行うことができ、また製造コストの低減も可能となる。 By using argon gas, effective plasma treatment can be performed, also it becomes possible to reduce the manufacturing cost. 他の形態として、アルゴンガス以外の不活性ガス(例えばヘリウム(He)ガス)を用いたプラズマ処理81を行うこともできる。 As another embodiment, it is also possible to perform the plasma treatment 81 using an inert gas other than argon gas (e.g., helium (He) gas). また、プラズマ処理81のプラズマ処理用ガスが酸素(O )ガスなどを含有することもできる。 It is also possible to plasma processing gas of the plasma treatment 81 contains such as oxygen gas (O 2). また、プラズマ処理81は、加速されたプラズマを照射する処理(異方性プラズマ処理)を行うことが好ましく、例えばRIE方式やICP方式を用いて行うことができる。 The plasma treatment 81 can be carried out is preferably performed process of irradiating an accelerated plasma (anisotropic plasma treatment), for example, using a RIE method or ICP method. このプラズマ処理81によって、半導体チップ79の表面の保護膜79a(例えばポリイミド膜などの有機樹脂膜)が清浄化されまた活性化(粗面化)されるので、後で形成される封止樹脂との密着性を向上することができる。 This plasma treatment 81, the protective film 79a on the surface of the semiconductor chip 79 (for example, an organic resin film such as polyimide film) is cleaned also activated (roughening), and a sealing resin to be formed later it is possible to improve the adhesion. また、このプラズマ処理81によって、半導体チップ79の表面の電極79bが清浄化されるので、後で形成されるボンディングワイヤ82と電極79bとの接続の信頼性を向上できる。 Further, by the plasma treatment 81, the electrode 79b of the surface of the semiconductor chip 79 is cleaned, thereby improving the reliability of the connection between the bonding wire 82 and the electrode 79b to be formed later.
【0100】 [0100]
プラズマ処理81を施した後、図28に示されるように、ワイヤボンディング工程を行って、半導体チップ79と配線基板71を接続する。 Was subjected to a plasma treatment 81, as shown in FIG. 28, by performing the wire bonding step, to connect the semiconductor chip 79 to the wiring board 71. すなわち、半導体チップ79の表面の電極79bと配線基板71の表面の電極71aとを、例えば金(Au)線などの金属細線などからなるボンディングワイヤ82を介して電気的に接続する。 That is, the electrode 79b of the surface of the semiconductor chip 79 and the electrode 71a on the surface of the wiring board 71, for example, are electrically connected through bonding wires 82 made of thin metal wires such as gold (Au) wire.
【0101】 [0101]
次に、図29に示されるように、モールド工程(例えばトランスファモールド工程)を行って、配線基板71上に、半導体チップ73、スペーサ77、半導体チップ79およびボンディングワイヤ76,82を覆うように、例えば熱硬化性樹脂材料(例えばエポキシ樹脂であり、フィラーなどを含んでいてもよい)などからなる封止樹脂83を形成する。 Next, as shown in FIG. 29, by performing a molding process (e.g., transfer molding step) on the wiring substrate 71, semiconductor chip 73, the spacer 77, so as to cover the semiconductor chip 79 and the bonding wires 76 and 82, for example (for example epoxy resin, it may contain a filler such) a thermosetting resin material for forming the sealing resin 83 made of. 封止樹脂83の形成工程は、上記実施の形態1の封止樹脂9の形成工程とほぼ同様であるので、ここではその説明は省略する。 Process of forming the sealing resin 83 is substantially the same as the step of forming the sealing resin 9 in the first embodiment and the description thereof will be omitted.
なお、上記実施の形態1と同様に、本実施の形態においても、プラズマ処理75を行った後、24時間以内に封止樹脂83を形成することがより好ましい。 Similarly to the first embodiment, also in the present embodiment, after the plasma treatment 75, and more preferable to form a sealing resin 83 within 24 hours. これにより、封止樹脂83と下地(配線基板71、ダイボンディング材74、スペーサ77、半導体チップ73,79)の密着性をより的確に向上することができる。 Thus, it is possible to improve the sealing resin 83 and a base (wiring substrate 71, die bonding material 74, a spacer 77, a semiconductor chip 73,79) adhesion more accurately.
【0102】 [0102]
次に、図30に示されるように、上記実施の形態1の半田ボール10と同様に、配線基板71の裏面(半導体チップ73を搭載する側とは逆側の主面)に半田ボール84を形成する(取り付ける)。 Next, as shown in FIG. 30, similar to the solder balls 10 of the first embodiment, the solder balls 84 on the rear surface (main surface opposite to the side for mounting the semiconductor chip 73) of the wiring board 71 formation to (attached). 例えば、配線基板71の裏面を上方に向けた状態で、配線基板71の裏面に設けられた電極(電極パッド)71b上に半田ボールを搭載し、リフロー処理を行って配線基板71の裏面の電極71bに接続する半田ボール84を形成する。 For example, in a state where the back surface of the wiring board 71 facing upward, the solder balls mounted on electrodes provided (electrode pads) 71b on the back surface of the wiring board 71, the back surface of the electrode of the wiring board 71 by performing reflow processing to form the solder balls 84 to be connected to 71b.
【0103】 [0103]
その後、必要に応じて配線基板71を所定の位置で切断して個片に切り離し、図30の半導体装置(半導体パッケージ)90が得られる(製造される)。 Thereafter, the wiring substrate 71 if necessary by cutting at a predetermined position disconnected into pieces, a semiconductor device (semiconductor package) 90 in FIG. 30 is obtained (manufactured). 製造された半導体装置90は、半田ボール84によって図示しないマザーボードなどに搭載することができる。 The semiconductor device 90 that is produced can be mounted on a motherboard (not shown) by solder balls 84.
【0104】 [0104]
本実施の形態では、配線基板71上に半導体チップ73を搭載した後に、プラズマ処理75を施している。 In this embodiment, after mounting the semiconductor chip 73 on the wiring substrate 71, it is subjected to plasma treatment 75. これにより、半導体チップ73の表面の保護膜73aの露出面やダイボンディング材74の露出面74aなどがクリーニングされて清浄化されるとともに、活性化(粗面化)される。 Thus, the like exposed surface 74a of the exposed surface and the die bonding material 74 of the protective film 73a on the surface of the semiconductor chip 73 is cleaned is cleaned and activated (roughening). 更に、半導体チップ73上にスペーサ77を介して半導体チップ79を搭載した後にプラズマ処理81を施している。 Further subjected to plasma treatment 81 after mounting the semiconductor chip 79 via the spacer 77 on the semiconductor chip 73. これにより、半導体チップ79の表面の保護膜79aの露出面(や配線基板71)などがクリーニングされて清浄化されるとともに、活性化(粗面化)される。 Thus, the like exposed surface of the protective film 79a on the surface of the semiconductor chip 79 (or wiring board 71) is cleaned is cleaned and activated (roughening). プラズマ処理81において、相対的に大きな半導体チップ79によって遮蔽されることにより、半導体チップ73の表面の保護膜73aの露出面やダイボンディング材74の露出面74aにプラズマが照射されなかったとしても、それらの領域はプラズマ処理75において充分にプラズマが照射されているので、プラズマ処理が不足した領域が生じるのを防止することができる。 In the plasma treatment 81, by being shielded by the relatively large semiconductor chip 79, even plasma is not irradiated on the exposed surface 74a of the exposed surface and the die bonding material 74 of the protective film 73a on the surface of the semiconductor chip 73, since sufficiently plasma in these regions plasma processing 75 is irradiated, it is possible to prevent the area where the plasma treatment is insufficient arises. このため、上記実施の形態1と同様に、封止樹脂83を形成する下地の全領域がプラズマ処理されている(プラズマ処理不足の領域が存在しない)こととなるので、封止樹脂83と下地との密着性を的確に向上することができる。 Therefore, as in the first embodiment, since the entire area of ​​the base for forming the sealing resin 83 is that they are plasma treated (no region of insufficient plasma processing), the sealing resin 83 and the underlying the adhesion between can be accurately improved. このため、半導体チップ73と封止樹脂83との間の密着性、半導体チップ79と封止樹脂83との間の密着性、ダイボンディング材74と封止樹脂83との間の密着性および配線基板71と封止樹脂83との間の密着性が向上し、高温高湿試験などにより封止樹脂83が剥離するのを防止できる。 Therefore, adhesion between the semiconductor chip 73 and the sealing resin 83, adhesiveness between the semiconductor chip 79 and the sealing resin 83, adhesiveness and wiring between the die bonding material 74 and the sealing resin 83 and adhesion improvement between the substrate 71 and the sealing resin 83, it is possible to prevent the sealing resin 83 is peeled off due high temperature and high humidity test. また、各プラズマ処理75,81を比較的短時間で行うことが可能となるので、チャージアップなどによる半導体チップ73,79のダメージを防止することもできる。 Further, since it is possible to perform the plasma treatment 75 and 81 in a relatively short time, it is also possible to prevent the damage of the semiconductor chip 73,79 due charge-up. 従って、半導体装置90の信頼性を向上することができ、半導体装置の製造歩留まりを向上することができる。 Therefore, it is possible to improve the reliability of the semiconductor device 90, it is possible to improve the manufacturing yield of the semiconductor device. また、半導体装置の製造コストも低減できる。 Further, it is also reduced manufacturing cost of the semiconductor device.
【0105】 [0105]
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 Above, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying.
【0106】 [0106]
【発明の効果】 【Effect of the invention】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.
【0107】 [0107]
基板上に第1の半導体チップを搭載した後にプラズマ処理を施し、第1の半導体チップ上に第2の半導体チップを搭載した後に再度プラズマ処理を施すことにより、高い信頼性を有する半導体装置を製造することができる。 Subjected to plasma treatment after mounting the first semiconductor chip on the substrate, by a second plasma treatment again the semiconductor chip after mounting on the first semiconductor chip is subjected, manufacturing a semiconductor device having high reliability can do.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の一実施の形態である半導体装置の断面図である。 1 is a cross-sectional view of a semiconductor device in an embodiment of the present invention.
【図2】本発明の一実施の形態である半導体装置の製造工程で用いられる配線基板の要部断面図である。 Figure 2 is a fragmentary cross-sectional view of a wiring board used in the manufacturing process of the semiconductor device in an embodiment of the present invention.
【図3】図2の配線基板の平面図である。 3 is a plan view of a wiring board of FIG.
【図4】本発明の一実施の形態である半導体装置の製造工程で用いられる半導体チップの断面図である。 4 is a cross-sectional view of a semiconductor chip used in the manufacturing process of the semiconductor device in an embodiment of the present invention.
【図5】図4の半導体チップの平面図である。 5 is a plan view of the semiconductor chip of FIG.
【図6】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。 6 is a fragmentary cross-sectional view in the manufacturing process of a semiconductor device in an embodiment of the present invention.
【図7】図6に続く半導体装置の製造工程中における要部断面図である。 7 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG.
【図8】図7の半導体装置の平面図である。 8 is a plan view of the semiconductor device in FIG.
【図9】図7に続く半導体装置の製造工程中における要部断面図である。 9 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG.
【図10】図9に続く半導体装置の製造工程中における要部断面図である。 Figure 10 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG.
【図11】図10の半導体装置の平面図である。 11 is a plan view of the semiconductor device in FIG 10.
【図12】図10に続く半導体装置の製造工程中における要部断面図である。 12 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device continued from FIG. 10.
【図13】図12に続く半導体装置の製造工程中における要部断面図である。 13 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 12.
【図14】配線基板を成形金型で挟む様子を説明するための断面図である。 14 is a sectional view for explaining a state sandwiching the wiring substrate in the molding die.
【図15】図13に続く半導体装置の製造工程中における要部断面図である。 Figure 15 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 13.
【図16】図15に続く半導体装置の製造工程中における要部断面図である。 Figure 16 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 15.
【図17】RIE方式のプラズマ処理装置を示す説明図である。 17 is an explanatory view of a plasma processing apparatus of RIE method.
【図18】ICP方式のプラズマ処理装置を示す説明図である。 18 is an explanatory diagram showing a plasma processing apparatus of an ICP type.
【図19】半導体装置に対して、高温高湿試験およびリフロー処理を行ってから電気的選別試験と超音波探傷観察を行った結果を示す説明図である。 Against 19 semiconductor device is an explanatory diagram showing a result of an electrical screening test and ultrasonic inspection observed after performing a high-temperature high-humidity test and reflow process.
【図20】高温高湿試験およびリフロー処理後の電気的選別試験で不良として選別された比較例の半導体装置を超音波探傷観察した結果を示す断面図である。 20 is a cross-sectional view showing the results of a semiconductor device of the comparative example were selected as bad in electrical sorting test after high-temperature and high-humidity test and reflow treatment was observed ultrasonic test.
【図21】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 21 is a cross-sectional view of the essential part in the manufacturing process of another semiconductor device according to the embodiment of the present invention.
【図22】図21に続く半導体装置の製造工程中における要部断面図である。 Figure 22 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 21.
【図23】図22に続く半導体装置の製造工程中における要部断面図である。 Figure 23 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 22.
【図24】図23に続く半導体装置の製造工程中における要部断面図である。 Figure 24 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 23.
【図25】図24に続く半導体装置の製造工程中における要部断面図である。 Figure 25 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 24.
【図26】図25に続く半導体装置の製造工程中における要部断面図である。 Figure 26 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 25.
【図27】図26に続く半導体装置の製造工程中における要部断面図である。 Figure 27 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 26.
【図28】図27に続く半導体装置の製造工程中における要部断面図である。 Figure 28 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 27.
【図29】図28に続く半導体装置の製造工程中における要部断面図である。 Figure 29 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 28.
【図30】図29に続く半導体装置の製造工程中における要部断面図である。 Figure 30 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 29.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 半導体装置2 配線基板2a 電極2b 電極3 半導体チップ3a 保護膜3b 電極3c 端部4 半導体チップ4a 保護膜4b 電極4c 端部5 接着用樹脂6 バンプ電極7 アンダーフィル樹脂7a 露出面8 ボンディングワイヤ9 封止樹脂10 半田ボール11 プラズマ処理12 プラズマ処理14 プラズマ処理16 プラズマ処理21 第1金型21a キャビティ21b ゲート22 第2金型23 真空吸引孔24 エジェクタピン31 プラズマ処理装置32 チャンバ33 上部電極34 下部電極35 結合コンデンサ36 高周波電源37 ガス供給口38 ガス排気口39 被処理物41 プラズマ処理装置42 反応室43 プラズマ誘導発生部44 高周波コイル45 高周波電源46 被処理物47 支持台48 結合コンデンサ49 高周波電源50 ガ 1 semiconductor device 2 wiring board 2a electrodes 2b electrode 3 semiconductor chip 3a protective film 3b electrode 3c end 4 semiconductor chips 4a protective film 4b electrode 4c end 5 bonding resin 6 bump electrode 7 underfill resin 7a exposed surface 8 bonding wire 9 sealing resin 10 solder balls 11 plasma treatment 12 plasma treatment 14 plasma treatment 16 plasma process 21 first mold 21a cavities 21b the gate 22 the second die 23 vacuum ports 24 ejector pin 31 plasma processing apparatus 32 chamber 33 upper electrode 34 lower electrode 35 coupling capacitor 36 high-frequency power supply 37 gas inlet 38 gas outlet 39 to be treated 41 plasma processing apparatus 42 reaction chamber 43 plasma-induced generation unit 44 radio frequency coil 45 high-frequency power source 46 to be treated 47 support stand 48 coupling capacitor 49 a high frequency power source 50 moth 導入部51 ガス排気口61 剥離62 剥離71 配線基板71a 電極71b 電極72 プラズマ処理73 半導体チップ73a 保護膜73b 電極74 ダイボンディング材74a 露出面75 プラズマ処理76 ボンディングワイヤ77 スペーサ78 樹脂材料79 半導体チップ79a 保護膜79b 電極80 樹脂材料81 プラズマ処理82 ボンディングワイヤ83 封止樹脂84 半田ボール90 半導体装置 Introduction part 51 the gas exhaust port 61 Peeling 62 Peeling 71 wiring board 71a electrode 71b electrode 72 plasma treatment 73 semiconductor chips 73a protective film 73b electrode 74 die bonding material 74a exposed surface 75 plasma treatment 76 bonding wire 77 spacer 78 resin material 79 semiconductor chips 79a protective film 79b electrode 80 resin material 81 plasma treatment 82 bonding wire 83 sealing resin 84 solder balls 90 semiconductor device

Claims (20)

  1. 以下の工程を有することを特徴とする半導体装置の製造方法; The method of manufacturing a semiconductor device characterized by having the following steps;
    (a)基板上に第1の半導体チップを搭載する工程、 (A) step of mounting the first semiconductor chip on the substrate,
    (b)前記(a)工程の後に、プラズマ処理を施す工程、 (B) the (a) after the step, the step of performing a plasma treatment,
    (c)前記(b)工程の後に、前記第1の半導体チップ上に第2の半導体チップを搭載する工程、 (C) after said step (b), the step of mounting the second semiconductor chip on the first semiconductor chip,
    (d)前記(c)工程の後に、プラズマ処理を施す工程。 ; (D) after step (c), the step of performing a plasma treatment.
  2. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記第2の半導体チップは、前記第1の半導体チップより大きいことを特徴とする半導体装置の製造方法。 The second semiconductor chip, a method of manufacturing a semiconductor device, characterized in that greater than the first semiconductor chip.
  3. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(c)工程で前記第1の半導体チップ上に前記第2の半導体チップを搭載した際に、前記第2の半導体チップの下方に前記第1の半導体チップが存在しない領域が生じることを特徴とする半導体装置の製造方法。 Wherein (c) upon mounting the second semiconductor chip on the first semiconductor chip in step, characterized in that region where the downward first semiconductor chip is not present in the second semiconductor chip may occur the method of manufacturing a semiconductor device according to.
  4. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(b)工程では、前記第1の半導体チップを搭載した前記基板に対して、加速されたプラズマが照射されることを特徴とする半導体装置の製造方法。 Wherein in the step (b), a method of manufacturing a semiconductor device to the substrate mounted with the first semiconductor chip, accelerated plasma is characterized in that it is illuminated.
  5. 請求項4記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 4,
    前記(b)工程では、前記プラズマは電場で加速されることを特徴とする半導体装置の製造方法。 Wherein in the step (b), the plasma is a method of manufacturing a semiconductor device characterized by being accelerated by an electric field.
  6. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(d)工程では、前記第1の半導体チップおよび前記第2の半導体チップを搭載した前記基板に対して、加速されたプラズマが照射されることを特徴とする半導体装置の製造方法。 Wherein in the step (d), a method of manufacturing a semiconductor device, characterized in that to the first semiconductor chip and the second semiconductor the substrate chip mounted with accelerated plasma is irradiated.
  7. 請求項6記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 6,
    前記(d)工程では、前記プラズマは電場で加速されることを特徴とする半導体装置の製造方法。 Wherein in the step (d), the plasma is a method of manufacturing a semiconductor device characterized by being accelerated by an electric field.
  8. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(b)工程および前記(d)工程では、アルゴンガスを用いたプラズマ処理が施されることを特徴とする半導体装置の製造方法。 The step (b) and wherein in the step (d), a method of manufacturing a semiconductor device characterized by a plasma treatment using an argon gas is performed.
  9. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(d)工程の後に、 After said step (d),
    (e)前記第1の半導体チップおよび前記第2の半導体チップを覆うように前記基板上に封止樹脂を形成する工程、 (E) forming a sealing resin to said first semiconductor chip and the substrate so as to cover the second semiconductor chip,
    を更に有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by further comprising a.
  10. 請求項9記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 9,
    前記(d)工程の後で前記(e)工程の前に、 Before said step (e) after said step (d),
    前記第2の半導体チップと前記基板とをワイヤボンディングする工程、 The step of wire bonding and the substrate and the second semiconductor chip,
    を更に有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by further comprising a.
  11. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(a)工程では、前記第1の半導体チップと前記基板との間が樹脂材料で満たされることを特徴とする半導体装置の製造方法。 Wherein (a) In the method of manufacturing a semiconductor device which is characterized in that between the substrate and the first semiconductor chip is filled with a resin material.
  12. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記第1の半導体チップおよび前記第2の半導体チップの表面には有機樹脂膜が形成されていることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, characterized in that said first semiconductor chip and the surface of the second semiconductor chip is an organic resin film is formed.
  13. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(c)工程で前記第1の半導体チップ上に搭載された前記第2の半導体チップの端部から前記第1の半導体チップの端部までの距離が、前記第2の半導体チップの下面から前記基板の上面までの距離よりも大きいことを特徴とする半導体装置の製造方法。 Distance from the end of the second semiconductor chip mounted in the step (c) on the first semiconductor chip to the end portion of the first semiconductor chip, the lower surface of the second semiconductor chip method of manufacturing a semiconductor device being larger than the distance to the upper surface of the substrate.
  14. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(a)工程では、 In step (a),
    前記第1の半導体チップが前記基板上に、前記半導体チップの表面側が前記基板側となるように搭載されることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device wherein the first semiconductor chip on the substrate, the surface side of the semiconductor chip, characterized in that it is mounted such that the substrate side.
  15. 請求項14記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 14,
    前記(a)工程では、 In step (a),
    前記第1の半導体チップと前記基板とがフリップチップ接続されることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, characterized in that said first semiconductor chip and the substrate are flip chip connected.
  16. 請求項14記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 14,
    前記(a)工程では、 In step (a),
    前記第1の半導体チップと前記基板との間にアンダーフィル樹脂が形成されることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, characterized in that the underfill resin is formed between the substrate and the first semiconductor chip.
  17. 請求項14記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 14,
    前記(a)工程の前に、 Before said step (a),
    前記第1の半導体チップの前記基板に搭載される側の面にプラズマ処理を施す工程と、 A step of performing a plasma treatment to the surface of the side to be mounted on the substrate of the first semiconductor chip,
    前記基板の前記第1の半導体チップを搭載する側の面にプラズマ処理を施す工程と、 A step of performing a plasma treatment to the surface of the side for mounting the first semiconductor chip of the substrate,
    を更に有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by further comprising a.
  18. 請求項1記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 1,
    前記(a)工程では、 In step (a),
    前記第1の半導体チップが前記基板上に、前記半導体チップの裏面側が前記基板側となるように搭載されることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device wherein the first semiconductor chip on the substrate, the back surface side of the semiconductor chip, characterized in that it is mounted such that the substrate side.
  19. 請求項18記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 18,
    前記(b)工程の後で前記(c)工程の前に、 Before said step (c) after step (b),
    前記第1の半導体チップと前記基板とをワイヤボンディングする工程、 The step of wire bonding and the substrate and the first semiconductor chip,
    を更に有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by further comprising a.
  20. 請求項18記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 18,
    前記(c)工程では、前記第1の半導体チップ上にシリコンチップを介して前記第2の半導体チップが搭載されることを特徴とする半導体装置の製造方法。 Wherein in the step (c), a method of manufacturing a semiconductor device, characterized in that said first through said silicon chip on a semiconductor chip a second semiconductor chip is mounted.
JP2003114253A 2003-04-18 2003-04-18 Manufacturing method of semiconductor device Pending JP2004319892A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003114253A JP2004319892A (en) 2003-04-18 2003-04-18 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003114253A JP2004319892A (en) 2003-04-18 2003-04-18 Manufacturing method of semiconductor device

Publications (1)

Publication Number Publication Date
JP2004319892A true JP2004319892A (en) 2004-11-11

Family

ID=33473910

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003114253A Pending JP2004319892A (en) 2003-04-18 2003-04-18 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP2004319892A (en)

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156909A (en) * 2004-12-01 2006-06-15 Renesas Technology Corp Multi-chip module
JP2007173415A (en) * 2005-12-20 2007-07-05 Fujitsu Ltd Semiconductor device and its manufacturing method
JP2008539588A (en) * 2005-04-27 2008-11-13 スパンジョン・リミテッド・ライアビリティ・カンパニーSpansion Llc Multichip module and the manufacturing method
JP2009206179A (en) * 2008-02-26 2009-09-10 Nec Electronics Corp Device and method for manufacturing semiconductor device
US7723839B2 (en) 2005-06-10 2010-05-25 Sharp Kabushiki Kaisha Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
JP2010206227A (en) * 2005-04-25 2010-09-16 Panasonic Electric Works Co Ltd Semiconductor device and method of manufacturing the same
JP2013535825A (en) * 2010-07-19 2013-09-12 テッセラ,インコーポレイテッド Stackable mold microelectronic package comprising an area array unit connector
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out

Cited By (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
JP2006156909A (en) * 2004-12-01 2006-06-15 Renesas Technology Corp Multi-chip module
JP2010206227A (en) * 2005-04-25 2010-09-16 Panasonic Electric Works Co Ltd Semiconductor device and method of manufacturing the same
JP2008539588A (en) * 2005-04-27 2008-11-13 スパンジョン・リミテッド・ライアビリティ・カンパニーSpansion Llc Multichip module and the manufacturing method
US7723839B2 (en) 2005-06-10 2010-05-25 Sharp Kabushiki Kaisha Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US8420522B2 (en) 2005-12-20 2013-04-16 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
JP2007173415A (en) * 2005-12-20 2007-07-05 Fujitsu Ltd Semiconductor device and its manufacturing method
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
JP2009206179A (en) * 2008-02-26 2009-09-10 Nec Electronics Corp Device and method for manufacturing semiconductor device
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
JP2013535825A (en) * 2010-07-19 2013-09-12 テッセラ,インコーポレイテッド Stackable mold microelectronic package comprising an area array unit connector
US10128216B2 (en) 2010-07-19 2018-11-13 Tessera, Inc. Stackable molded microelectronic packages
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US10062661B2 (en) 2011-05-03 2018-08-28 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US10170412B2 (en) 2012-05-22 2019-01-01 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9837330B2 (en) 2014-01-17 2017-12-05 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9947641B2 (en) 2014-05-30 2018-04-17 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10115678B2 (en) 2015-10-12 2018-10-30 Invensas Corporation Wire bond wires for interference shielding
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding

Similar Documents

Publication Publication Date Title
US9502390B2 (en) BVA interposer
US7326592B2 (en) Stacked die package
CN100431142C (en) Semiconductor device and its manufacturing method
JP3701542B2 (en) Semiconductor device and manufacturing method thereof
KR100778597B1 (en) Stackable Semiconductor Device and Method of Manufacturing the Same
JP4023159B2 (en) Manufacturing method of the production method and laminated to a semiconductor device
US6798121B2 (en) Module with built-in electronic elements and method of manufacture thereof
JP5079493B2 (en) Method of manufacturing a multi-chip module
CN100334723C (en) Semiconductor device and manufacturing method
JP4409455B2 (en) A method of manufacturing a semiconductor device
US20030207492A1 (en) Semiconductor device and method for fabricating the same
CN102956468B (en) And a semiconductor device comprising a semiconductor device manufacturing method of milling step
US20020197771A1 (en) Semiconductor package and a method for producing the same
US6548376B2 (en) Methods of thinning microelectronic workpieces
US7498240B2 (en) Microfeature workpieces, carriers, and associated methods
KR100511728B1 (en) Compact semiconductor device capable of mounting a plurality of semiconductor chips with high density and method of manufacturing the same
US7176055B2 (en) Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP5043743B2 (en) A method of manufacturing a semiconductor device
US7825517B2 (en) Method for packaging semiconductor dies having through-silicon vias
JP5215605B2 (en) A method of manufacturing a semiconductor device
JP5179787B2 (en) Semiconductor device and manufacturing method thereof
JP4243177B2 (en) A method of manufacturing a semiconductor device
US20010015010A1 (en) Method of manufacturing bump-component mounted body and device for manufacturing the same
KR101109702B1 (en) Method of manufacturing an electronic parts packaging structure
US20020007964A1 (en) Printed circuit board and electronic package using same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071023

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080122