JP2004311777A

JP2004311777A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004311777A
Application number: JP2003104301A
Authority: JP
Inventors: Yukio Tsuzuki; 幸夫都築
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-04-08
Filing date: 2003-04-08
Publication date: 2004-11-04
Anticipated expiration: 2023-04-08
Also published as: JP4135548B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a trench structure with its channel performance uniform. <P>SOLUTION: The semiconductor device has a gate electrode 10 formed in a polygon-shaped trench 5 with its one of the plane-structured meshes on the surface layer of the semiconductor substrate 4. The shape of one mesh is, for instance, a hexagon with its inner angles 90° or 135° and corners having inner angles 90° mutually opposed. An angle between a central line 14 connecting the corners of 90° and a vertical line 16 of a <011> crystal axis is 22.5°. More specifically in the plane structure of the trench 5, the angle between each side of the hexagon and the direction of the <011> crystal axis direction or the direction vertical to the <011> crystal axis is 22.5°. This makes all side walls of the trench 5 equal faces relative to a (012) face crystallographically. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチゲート構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来、トレンチゲート構造を有する半導体装置として、トレンチ型縦型ＭＯＳＦＥＴがある。これは、基板表面に形成されたトレンチ内にゲート絶縁膜を介して、ゲート電極を埋め込んだ構造である。トレンチに面した領域がチャネル領域となり、トレンチ深さ方向がチャネル長となるため、プレーナ型のＭＯＳＦＥＴと比較して、チャネル幅が大きく、オン抵抗が小さくなっている。
【０００３】
このような構造のトレンチ型縦型ＤＭＯＳＦＥＴでは、基板表面を上からみたときのトレンチの平面構造が、メッシュ状で、１つのメッシュが４角形、６角形等の多角形となっているものがある。なお、以下では１つのメッシュを含む領域を単位セルと呼び、１つのメッシュが６角形の場合、それを６角形セルと呼ぶ。
【０００４】
ここで、６角形セルの例を図９、１０に示す。これらはＭＯＳＦＥＴの平面図であり、１つのセルのみ示している。なお、図１と同様の構成部には同一の符号を付している。
【０００５】
このＭＯＳＦＥＴは、ここでは図示しないが、Ｎ^＋型基板の上にＮ⁻型ドリフト層、Ｐ型ベース領域が形成された半導体基板の表面に、Ｐ型ベース領域を貫通する深さであって、平面パターンが６角形を縁取った形状であるトレンチが形成されている。トレンチ内はゲート絶縁膜を介してゲート電極が形成されている。
【０００６】
そして、図９、１０に示すように、Ｐ型ベース領域のうち、トレンチ５に囲まれている領域には、トレンチ５に隣接してＮ^＋型ソース領域７が形成されており、さらにＰ型ボディ領域６及びＰ^＋型コンタクト領域８が形成されている。
【０００７】
図９に示すように、６角形セルの内角を全て１２０°とし、１つの辺が〈０１１〉結晶軸方向と直角に配置する場合が考えられる。この場合、トレンチ５の側壁は（０１１）面である面と、（０１４）面である面とにより構成されている。すなわち、この６角形セルにおけるチャネル面は（０１１）面と（０１４）面の異なる結晶面を有している。
【０００８】
また、図１０に示すように、６角形セルの内角を９０°と１３５°とし、９０°をなす角同士を結ぶ線（以下では、中心線と呼ぶ）１４が〈０１１〉結晶軸方向に垂直となるように配置する場合が考えられる。この場合、トレンチ５の側壁は（０１１）面である面と、（００１）面である面とにより構成される。すなわち、この６角形セルにおけるチャネル面も（０１１）面と（００１）面の異なる結晶面を有している。
【０００９】
【発明が解決しようとする課題】
図３、４にチャネル面が各結晶面のときの伝達コンダクタンス（Ｇｍ）及びスレッショルド電圧（Ｖｔ）を示す。これらはトレンチの平面構造がストライプ状である縦型ＭＯＳＦＥＴにおいて、チャネル面を各結晶面としたときの実験結果である。
【００１０】
図３、４に示すように、チャネル面が（０１１）面のときと（０１４）面のときとでは、ＧｍやＶｔの大きさが異なる。すなわち、（０１１）面のときでは、（０１４）面のときに対して、Ｇｍの大きさが約８０％であり、Ｖｔの大きさは約１３０％となっており、（０１１）面のときでは、（０１４）面と比較して、性能が劣っている。このため、セルをオンさせたとき、（０１１）面では（０１４）面よりもチャネル抵抗が大きくなり電流が流れにくくなる。したがって、図９に示す６角形セルでは、チャネル領域によって電流密度が異なってしまう、すなわち、チャネル全体が均一に動作しない。
【００１１】
また、同様に、チャネル面が（００１）面のときと、（０１１）面のときとでも、図３、４に示すように、ＧｍやＶｔの大きさが異なる。したがって、図１０に示す６角形セルにおいても、チャネル全体が均一に動作しない。
【００１２】
なお、このように結晶面が異なるチャネル面ごとに電気的性能が異なるのは、トレンチ５の側壁の結晶面によって、トレンチ５の側壁上に形成するゲート絶縁膜の膜厚が異なるためであると推測される。
【００１３】
このようにチャネル全体が均一に動作しない場合、ある電圧ではチャネル面によって電流が多く流れる面と、電流が流れない面とが存在し、電流が多く流れるチャネル面において、電流が集中するため、発熱により破壊しやすくなる。
【００１４】
また、この場合、素子が実効的に動作する領域が少ないため、素子全体のＯＮ電圧が、チャネル面全部が有効に動作する場合と比較して、高くなってしまう。
【００１５】
本発明は上記点に鑑みて、チャネルの性能が均等であるトレンチゲート構造の半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、トレンチ（５）の側壁の全てが（０１２）面と結晶学的に等価な面であることを特徴としている。
【００１７】
これにより、トレンチの各側壁に接する全てのチャネル領域の電気特性を均等にすることができる。
【００１８】
具体的には、請求項２に示すように、トレンチ（５）の平面構造において、多角形の全ての内角を４５°の倍数とし、多角形の全ての辺が〈００１〉結晶軸方向若しくは〈００１〉結晶軸方向に垂直な方向に対して、２２．５°をなすように、トレンチ（５）を配置することができる。また、〈００１〉結晶軸の代わりに、請求項３に示すように、〈０１１〉結晶軸を基準にすることもできる。
【００１９】
多角形としては、例えば、直角二等辺三角形、正方形、長方形、内角が９０°と１３５°である６角形、正８角形とすることができる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２１】
【発明の実施の形態】
（第１実施形態）
図１に本実施形態における縦型ＭＯＳＦＥＴを示す。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）中のＡ−Ａ’線断面図である。また、図２に図１中の破線で示している領域（単位セル）拡大図を示す。
【００２２】
本実施形態の縦型ＭＯＳＦＥＴは、図２に示すように、図１０に示す６角形セルを、セルの中心点１５を中心に２２．５°回転させたものである。
【００２３】
具体的には、図１（ｂ）に示すように、このＭＯＳＦＥＴはＮ^＋型基板１と、このＮ^＋型基板１上に形成されたＮ⁻型ドリフト層２と、このＮ⁻型ドリフト層２上に形成されたＰ型ベース領域３から構成された半導体基板４を備えている。この半導体基板４は表面が（１００）面である。
【００２４】
この半導体基板４の表層には、メッシュ構造のトレンチゲートが形成されている。このメッシュ構造は、１つのメッシュが例えば６角形形状であり、同一形状の複数のメッシュにより構成されている。
【００２５】
すなわち、半導体基板４の表面からＰ型ベース領域３を貫通する深さであって、平面パターンが１つのメッシュが６角形であるメッシュ状となっているトレンチ５が形成されている。このトレンチ５の内壁上にゲート酸化膜９が形成されており、このゲート酸化膜９を介して、トレンチ５の内部に例えばＰｏｌｙＳｉにより構成されたゲート電極１０が形成されている。
【００２６】
本実施形態では、図１（ａ）に示すように、１つのメッシュが６角形形状であるトレンチ５の一辺の長さ５ａ、５ｂはそれぞれ例えば２．０μｍ、２．４μｍであり、トレンチ５の幅５ｃは例えば１．０μｍである。なお、６角形の全ての辺を全て同じ長さとすることもできる。また、ゲート電極１０とゲート電極１０との間隔１０ａは４．０μｍである。
【００２７】
１つのメッシュ（単位セル）内では、半導体基板４の表層にてトレンチ５に隣接してＮ^＋型ソース領域７が形成されている。また、Ｐ型ベース領域３のうち、トレンチ５から離れた領域にＰ型ボディ領域６が形成されており、さらにＰ型ボディ領域６の表層にＰ^＋型コンタクト領域８が形成されている。このように、単位セル内には、Ｐ型ボディ領域６、Ｎ^＋型ソース領域７、及びＰ^＋型コンタクト領域８が形成されている。なお、単位セル同士の図中上下方向の間隔２０は例えば４．０μｍである。
【００２８】
図２に示すように、この単位セルの平面形状は、内角が９０°若しくは１３５°であって、９０°である角同士が対向して配置されている６角形であり、このセルの中心線１４は〈０１１〉結晶軸の垂線１６と２２．５°をなしている。そして、トレンチの平面構造において、６角形の各辺は全て〈０１１〉結晶軸方向若しくは〈０１１〉結晶軸に垂直な方向とのなす角が２２．５°であり、トレンチ５の側壁は全て（０１２）面と結晶学的に等価な面となっている。
【００２９】
また、図１（ｂ）に示すように、半導体基板４の上には、例えばＢＰＳＧから構成された層間絶縁膜１１が形成されている。また、この層間絶縁膜１１上に、例えばＡｌから構成されたソース電極１２が形成されている。層間絶縁膜１１には、コンタクトホール１３が形成されており、ソース電極１２は、このコンタクトホール１３を介して、Ｎ^＋型ソース領域７及びＰ^＋型コンタクト領域８と電気的に接続されている。
【００３０】
本実施形態では、このようにトレンチ５の側壁が全て（０１２）面と結晶学的に等価な面となっている。このように６角形セルのチャネル面は全て同一の結晶面となっているため、単位セル内の全てのチャネル領域での電気特性を均等にすることができる。
【００３１】
なお、参考として、図３及び図４にチャネル面が（０１２）面であるときの伝達コンダクタンス（Ｇｍ）及びスレッショルド電圧（Ｖｔ）を示す。これらはトレンチの平面構造がストライプ状である縦型ＭＯＳＦＥＴにおいて、チャネル面を（０１２）面としたときの実験結果である。また、図３の横軸は６角形セルを中心点を中心に回転させたときの回転角度である。また、図４の横軸はチャネルを構成するベース領域をイオン注入により形成するときのドーズ量であり、このときの電流密度は３０ｍＡ／ｃｍ^２である。
【００３２】
図３及び図４に示すように、チャネル面が（０１２）面のとき、Ｇｍ及びＶｔはチャネル面が（０１４）面のときのＧｍ及びＶｔに近い大きさとなる。
【００３３】
また、本実施形態では、〈０１１〉結晶軸を基準にして説明したが、〈０１１〉結晶軸の代わりに〈００１〉結晶軸を基準にすることもできる。すなわち、トレンチの平面構造において、６角形の各辺全てを、〈００１〉結晶軸方向若しくは〈００１〉結晶軸に垂直な方向とのなす角が２２．５°となるように配置することもできる。このようにしても、トレンチ５の側壁を全て（０１２）面と結晶学的に等価な面とすることができる。
【００３４】
本実施形態の縦型ＭＯＳＦＥＴを製造するときでは、オリエンテーションフラットが〈０１１〉結晶軸方向若しくは〈００１〉結晶軸方向と平行であり、表面が（１００）面であるＳｉウェハを用いる場合、トレンチ５の平面構造において、オリエンテーションフラット若しくはその垂線に対して、６角形の各辺が２２．５°をなすようにトレンチ５を形成すれば良い。
【００３５】
（第２実施形態）
第１実施形態では、メッシュ構造であるトレンチ５の１つのメッシュの形状を６角形とする場合を説明したが、他の多角形とすることもできる。
【００３６】
図５〜８にトレンチ５の平面構造における１つのメッシュの形状を示す。これらの図は図２中のトレンチ５のみ示している。多角形としては、全ての内角が４５°の倍数であり、多角形の全ての辺が〈０１１〉結晶軸方向若しくは〈０１１〉結晶軸方向に垂直な方向に対して、２２．５°をなす多角形とすることができる。なお、結晶軸は〈０１１〉結晶軸に代えて〈００１〉結晶軸とすることもできる。
【００３７】
多角形としては、例えば、内角がそれぞれ４５°、４５°、９０°である直角二等辺三角形、内角がそれぞれ９０°である正方形若しくは長方形、内角がそれぞれ９０°若しくは１３５°である６角形、内角がそれぞれ１３５°である正８角形とすることができる。
【００３８】
このようにしてもトレンチ５の側壁を全て（０１２）面と結晶学的に等価な面とすることができ、本実施形態においても第１実施形態と同様の効果を有する。
【００３９】
（他の実施形態）
なお、第１、第２実施形態では、ｎチャネル型の縦型ＭＯＳＦＥＴについて説明してきたが、各構成要素の導電型が逆となるｐチャネル型縦型ＭＯＳＦＥＴについても、本発明を適用することができる。また、第１、第２実施形態ではＭＯＳＦＥＴを例に挙げて説明してきたが、ドレインがコレクタに代わり、ソースがエミッタに代わったＩＧＢＴやサイリスタについても本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における縦型ＭＯＳＦＥＴを示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）中のＡ−Ａ’線断面図である。
【図２】図１中の破線で示している領域の拡大図である。
【図３】チャネル面の結晶面と伝達コンダクタンス（Ｇｍ）との関係を示す図である。
【図４】チャネル面の結晶面とスレッショルド電圧（Ｖｔ）との関係を示す図である。
【図５】第２実施形態の第１の例におけるトレンチの平面パターンを示す図である。
【図６】第２実施形態の第２の例におけるトレンチの平面パターンを示す図である。
【図７】第２実施形態の第３の例におけるトレンチの平面パターンを示す図である。
【図８】第２実施形態の第４の例におけるトレンチの平面パターンを示す図である。
【図９】６角形セルの一例を示す平面図である。
【図１０】６角形セルの一例を示す平面図である。
【符号の説明】
１…Ｎ^＋型基板、２…Ｎ⁻型ドリフト層、３…Ｐ型ベース領域、
４…半導体基板、５…トレンチ、６…Ｐ型ボディ領域、
７…Ｎ^＋型ソース領域、８…Ｐ^＋型コンタクト領域、９…ゲート酸化膜、
１０…ゲート電極、１１…層間絶縁膜、１２…ソース電極。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a trench gate structure.
[0002]
[Prior art]
Conventionally, there is a trench type vertical MOSFET as a semiconductor device having a trench gate structure. This is a structure in which a gate electrode is buried in a trench formed on a substrate surface via a gate insulating film. Since the region facing the trench becomes a channel region and the channel length is in the depth direction of the trench, the channel width is larger and the on-resistance is smaller than that of a planar MOSFET.
[0003]
Some trench-type vertical DMOSFETs having such a structure have a planar structure of a trench when the substrate surface is viewed from above, and one mesh is a polygon such as a quadrangle or a hexagon. . Hereinafter, an area including one mesh is called a unit cell, and when one mesh is hexagonal, it is called a hexagonal cell.
[0004]
Here, an example of a hexagonal cell is shown in FIGS. These are plan views of the MOSFET, showing only one cell. The same components as those in FIG. 1 are denoted by the same reference numerals.
[0005]
The MOSFET is not shown here, N on the N ⁺ -type substrate ^- -type drift layer, the surface of the semiconductor substrate which is P-type base region formed to a depth that penetrates the P-type base region, A trench whose planar pattern has a hexagonal shape is formed. A gate electrode is formed in the trench via a gate insulating film.
[0006]
As shown in FIGS. 9 and 10, in the P-type base region, an N ⁺ -type source region 7 is formed adjacent to the trench 5 in a region surrounded by the trench 5, and a P-type base region is formed. A body region 6 and a P ⁺ type contact region 8 are formed.
[0007]
As shown in FIG. 9, it is conceivable that the interior angles of the hexagonal cells are all 120 ° and one side is arranged at right angles to the <011> crystal axis direction. In this case, the side wall of the trench 5 is composed of a plane that is the (011) plane and a plane that is the (014) plane. That is, the channel plane in this hexagonal cell has different crystal planes of the (011) plane and the (014) plane.
[0008]
As shown in FIG. 10, the interior angles of the hexagonal cell are 90 ° and 135 °, and a line (hereinafter, referred to as a center line) 14 connecting the angles forming 90 ° is perpendicular to the <011> crystal axis direction. It is conceivable to arrange them so that In this case, the side wall of the trench 5 is constituted by a (011) plane and a (001) plane. That is, the channel plane in this hexagonal cell also has different crystal planes of the (011) plane and the (001) plane.
[0009]
[Problems to be solved by the invention]
3 and 4 show the transfer conductance (Gm) and the threshold voltage (Vt) when the channel plane is each crystal plane. These are the experimental results when the channel surface is each crystal plane in a vertical MOSFET in which the planar structure of the trench is striped.
[0010]
As shown in FIGS. 3 and 4, the magnitudes of Gm and Vt are different between the case where the channel plane is the (011) plane and the case where the channel plane is the (014) plane. That is, in the case of the (011) plane, the magnitude of Gm is about 80% and the magnitude of Vt is about 130%, compared to the case of the (014) plane. In this case, the performance is inferior to the (014) plane. For this reason, when the cell is turned on, the channel resistance is larger on the (011) plane than on the (014) plane, so that current does not easily flow. Therefore, in the hexagonal cell shown in FIG. 9, the current density differs depending on the channel region, that is, the entire channel does not operate uniformly.
[0011]
Similarly, when the channel plane is the (001) plane and when the channel plane is the (011) plane, the magnitudes of Gm and Vt are different as shown in FIGS. Therefore, even in the hexagonal cell shown in FIG. 10, the entire channel does not operate uniformly.
[0012]
The reason why the electrical performance is different for each channel surface having a different crystal plane is that the thickness of the gate insulating film formed on the side wall of the trench 5 varies depending on the crystal plane of the side wall of the trench 5. Guessed.
[0013]
When the entire channel does not operate uniformly as described above, there is a surface through which a large amount of current flows due to a channel surface at a certain voltage and a surface through which a large amount of current does not flow. Makes it easier to break.
[0014]
Further, in this case, since the region where the element operates effectively is small, the ON voltage of the entire element becomes higher than that in the case where the entire channel surface operates effectively.
[0015]
In view of the above, an object of the present invention is to provide a semiconductor device having a trench gate structure in which channel performance is uniform.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to claim 1 is characterized in that all the side walls of the trench (5) are crystallographically equivalent to the (012) plane.
[0017]
Thereby, the electric characteristics of all the channel regions that are in contact with each side wall of the trench can be equalized.
[0018]
Specifically, in the planar structure of the trench (5), all interior angles of the polygon are multiples of 45 °, and all sides of the polygon are in the <001> crystal axis direction or <001> The trench (5) can be arranged at an angle of 22.5 ° with respect to the direction perpendicular to the crystal axis direction. Further, instead of the <001> crystal axis, the <011> crystal axis may be used as a reference.
[0019]
The polygon may be, for example, a right-angled isosceles triangle, a square, a rectangle, a hexagon having interior angles of 90 ° and 135 °, or a regular octagon.
[0020]
In addition, the code | symbol in the parenthesis of each said means shows the correspondence with the concrete means described in embodiment mentioned later.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
FIG. 1 shows a vertical MOSFET according to the present embodiment. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG. 1A. FIG. 2 is an enlarged view of a region (unit cell) indicated by a broken line in FIG.
[0022]
As shown in FIG. 2, the vertical MOSFET of this embodiment is obtained by rotating the hexagonal cell shown in FIG. 10 by 22.5 ° around the center point 15 of the cell.
[0023]
More specifically, as shown in FIG. 1B, the MOSFET includes an N ⁺ type substrate 1, an N ⁻ type drift layer 2 formed on the N ⁺ type substrate 1, and an N ⁻ type drift layer. And a semiconductor substrate 4 including a P-type base region 3 formed on the semiconductor substrate 4. The surface of the semiconductor substrate 4 is a (100) plane.
[0024]
In the surface layer of the semiconductor substrate 4, a trench gate having a mesh structure is formed. In this mesh structure, one mesh has a hexagonal shape, for example, and is constituted by a plurality of meshes having the same shape.
[0025]
That is, the trench 5 is formed at a depth that penetrates the P-type base region 3 from the surface of the semiconductor substrate 4 and has a mesh shape in which one mesh is hexagonal in one plane pattern. A gate oxide film 9 is formed on the inner wall of the trench 5, and a gate electrode 10 made of, for example, PolySi is formed inside the trench 5 via the gate oxide film 9.
[0026]
In the present embodiment, as shown in FIG. 1A, the lengths 5a and 5b of one side of the trench 5 in which one mesh has a hexagonal shape are, for example, 2.0 μm and 2.4 μm, respectively. The width 5c is, for example, 1.0 μm. Note that all the sides of the hexagon may have the same length. The distance 10a between the gate electrodes 10 is 4.0 μm.
[0027]
In one mesh (unit cell), an N ⁺ type source region 7 is formed in the surface layer of the semiconductor substrate 4 adjacent to the trench 5. In the P-type base region 3, a P-type body region 6 is formed in a region away from the trench 5, and a P ⁺ -type contact region 8 is formed in a surface layer of the P-type body region 6. As described above, the P-type body region 6, the N ⁺ -type source region 7, and the P ⁺ -type contact region 8 are formed in the unit cell. The interval 20 between the unit cells in the vertical direction in the figure is, for example, 4.0 μm.
[0028]
As shown in FIG. 2, the planar shape of this unit cell is a hexagon in which the internal angles are 90 ° or 135 °, and the 90 ° angles are arranged to face each other. 14 is 22.5 ° with the perpendicular 16 of the <011> crystal axis. In the planar structure of the trench, all sides of the hexagon have an angle of 22.5 ° with respect to the <011> crystal axis direction or the direction perpendicular to the <011> crystal axis, and all the side walls of the trench 5 have ( 012) plane.
[0029]
Further, as shown in FIG. 1B, an interlayer insulating film 11 made of, for example, BPSG is formed on the semiconductor substrate 4. A source electrode 12 made of, for example, Al is formed on the interlayer insulating film 11. A contact hole 13 is formed in the interlayer insulating film 11, and the source electrode 12 is electrically connected to the N ⁺ type source region 7 and the P ⁺ type contact region 8 via the contact hole 13. .
[0030]
In this embodiment, the side walls of the trench 5 are all crystallographically equivalent to the (012) plane. As described above, since the channel surfaces of the hexagonal cells are all the same crystal plane, the electric characteristics in all the channel regions in the unit cell can be made uniform.
[0031]
For reference, FIGS. 3 and 4 show the conductance (Gm) and the threshold voltage (Vt) when the channel plane is the (012) plane. These are the experimental results when the channel surface is the (012) plane in a vertical MOSFET in which the planar structure of the trench is striped. The horizontal axis in FIG. 3 is the rotation angle when the hexagonal cell is rotated around the center point. The horizontal axis in FIG. 4 is the dose when the base region constituting the channel is formed by ion implantation, and the current density at this time is 30 mA / cm ² .
[0032]
As shown in FIGS. 3 and 4, when the channel plane is the (012) plane, Gm and Vt are close to Gm and Vt when the channel plane is the (014) plane.
[0033]
In the present embodiment, the description has been made with reference to the <011> crystal axis. However, the <001> crystal axis may be used as a reference instead of the <011> crystal axis. That is, in the planar structure of the trench, all sides of the hexagon can be arranged so that the angle between the <001> crystal axis direction or the direction perpendicular to the <001> crystal axis is 22.5 °. . Even in this case, all the side walls of the trench 5 can be crystallographically equivalent to the (012) plane.
[0034]
When manufacturing the vertical MOSFET of the present embodiment, when using an Si wafer whose orientation flat is parallel to the <011> crystal axis direction or the <001> crystal axis direction and the surface is a (100) plane, the trench 5 is used. In the planar structure described above, the trench 5 may be formed so that each side of the hexagon forms 22.5 ° with respect to the orientation flat or its perpendicular.
[0035]
(2nd Embodiment)
In the first embodiment, the case where the shape of one mesh of the trench 5 having the mesh structure is a hexagon has been described, but it may be another polygon.
[0036]
5 to 8 show the shapes of one mesh in the planar structure of the trench 5. These figures show only the trench 5 in FIG. As a polygon, all interior angles are multiples of 45 °, and all sides of the polygon make 22.5 ° with respect to the <011> crystal axis direction or a direction perpendicular to the <011> crystal axis direction. It can be polygonal. Note that the crystal axis may be a <001> crystal axis instead of the <011> crystal axis.
[0037]
Examples of the polygon include a right-angled isosceles triangle having interior angles of 45 °, 45 °, and 90 °, a square or a rectangle having interior angles of 90 °, a hexagon having an interior angle of 90 ° or 135 °, and an interior angle. Are 135 °, respectively.
[0038]
Also in this case, all the side walls of the trench 5 can be made to be crystallographically equivalent to the (012) plane, and the present embodiment has the same effect as the first embodiment.
[0039]
(Other embodiments)
In the first and second embodiments, the n-channel type vertical MOSFET has been described. However, the present invention can be applied to a p-channel type vertical MOSFET in which the conductivity types of the components are reversed. it can. In the first and second embodiments, the MOSFET has been described as an example. However, the present invention can be applied to an IGBT or a thyristor in which the drain is replaced by the collector and the source is replaced by the emitter.
[Brief description of the drawings]
FIGS. 1A and 1B are diagrams showing a vertical MOSFET according to a first embodiment of the present invention, wherein FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG.
FIG. 2 is an enlarged view of a region indicated by a broken line in FIG.
FIG. 3 is a diagram illustrating a relationship between a crystal plane of a channel plane and a transfer conductance (Gm).
FIG. 4 is a diagram showing a relationship between a crystal plane of a channel plane and a threshold voltage (Vt).
FIG. 5 is a diagram showing a planar pattern of a trench in a first example of the second embodiment.
FIG. 6 is a diagram showing a planar pattern of a trench in a second example of the second embodiment.
FIG. 7 is a diagram showing a planar pattern of a trench in a third example of the second embodiment.
FIG. 8 is a diagram showing a planar pattern of a trench in a fourth example of the second embodiment.
FIG. 9 is a plan view showing an example of a hexagonal cell.
FIG. 10 is a plan view showing an example of a hexagonal cell.
[Explanation of symbols]
1 ... ^{N +} -type substrate, 2 ... N ^- -type drift layer, 3 ... P-type base region,
4 semiconductor substrate, 5 trench, 6 p-type body region,
7 ... N ⁺ type source region, 8 ... P ⁺ type contact region, 9 ... Gate oxide film,
10: gate electrode, 11: interlayer insulating film, 12: source electrode.

Claims

A gate electrode (10) is buried in a trench (5) having a bottom surface and a side wall surface formed on one surface of a semiconductor substrate (4), and the planar structure of the trench (5) is a mesh-like one mesh. Is a polygonal semiconductor device,
A semiconductor device, wherein all of the side walls of the trench (5) are crystallographically equivalent to the (012) plane.

All the interior angles of the polygon are multiples of 45 °, and all sides of the polygon form 22.5 ° with respect to the <001> crystal axis direction or the direction perpendicular to the <001> crystal axis direction. The semiconductor device according to claim 1, wherein

All the interior angles of the polygon are multiples of 45 °, and all sides of the polygon form 22.5 ° with respect to the <011> crystal axis direction or the direction perpendicular to the <011> crystal axis direction. The semiconductor device according to claim 1, wherein