JP2004296943A - Fabricating method of ic wafer, and flip-chip ic using the ic wafer - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、印刷ペーストが塗布される複数のバリアメタル層を備えたICウエハ及び、そのICウエハを用いたフリップチップ型ICの製造方法に関するものである。
【0002】
【従来の技術】
従来より、回路配線を有した回路基板の上面に、ICをフェースダウンボンディングすること、すなわち、ICの回路形成面を回路基板と対向させた形でICを回路基板上に実装することが行われている。
【0003】
かかるフェースダウンボンディングに用いられるICはフリップチップ型ICと呼ばれ、その端子を回路基板上の回路配線に対して半田を介して接続させるようにしたものが一般的である。
【0004】
このような従来のフリップチップ型ICとしては、例えば図示しない絶縁膜が被着されたシリコン基板の上面に、Alからなる回路パターンや図示しない半導体素子を被着させるとともに、該回路パターン上にNi層及びAu層からなる複数のバリアメタル層を、またバリアメタル層の非形成領域に窒化珪素等からなるパッシベーション層をそれぞれ被着させ、前記バリアメタル層上に略球状の半田バンプを形成した構造のものが知られており、かかるフリップチップ型ICを回路基板上に実装する場合は、フリップチップ型ICの半田バンプが回路基板上の対応する回路配線と対向するようにしてフリップチップ型ICを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップのバリアメタル層が回路基板上の回路配線に対して半田接合される。
【0005】
そして上述のフリップチップ型ICに設けられる半田バンプは、通常、次のような手法により形成される。すなわち、
(1)上面に多数のICチップ領域が形成され、該各ICチップ領域に図示しない半導体素子や複数のバリアメタル層を設けたICウエハと、前記バリアメタル層に対応する開口を有した印刷マスクとを準備し、
(2)次に、前記印刷マスクを、その開口がICウエハ上のバリアメタル層の真上に位置するようにICウエハ上に配設し、
(3)次に、印刷マスク上に半田ペーストを供給した後、該供給された半田ペーストを開口を介してバリアメタル層上に印刷・塗布し、
(4)最後に、バリアメタル層上に塗布した半田ペーストをリフローすることによってバリアメタル層上に略球状の半田バンプが形成される。
【0006】
このような手法により半田バンプをバリアメタル層上に正確に形成するためには、印刷マスクをICウエハに対して高精度に位置合わせする必要があり、かかる位置合わせを容易ならしめるべく、ICウエハ上に印刷マスクを位置合わせするためのアライメントマークを、印刷マスクに前記アライメントマークに対応するアライメント孔をそれぞれ設け、該アライメントマーク及びアライメント孔を基準にしてICウエハと印刷マスクとの位置合わせを行うようにしている。
【0007】
尚、前記アライメントマークは、図5に示す如く、1枚のICウエハに対してICチップ領域の数よりも大幅に少ない数、例えば1個乃至3個設けるのが一般的であった(特許文献1参照)。
【0008】
【特許文献1】
特開平11−274206号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上述した印刷マスクには製造バラツキ等に起因した歪み等が存在していることから、かかる印刷マスクのアライメント孔をICウエハ上に設けられたアライメントマーク15に位置合わせしたとしても、印刷マスクの開口がバリアメタル層13上に位置するとは限らず、両者の位置関係に大きなずれが生じる領域が存在することがある。このような場合、印刷マスクの開口とバリアメタル層13との位置ずれが大きい領域では半田ペーストの印刷箇所が所望する位置より外れる不具合を生じ、半田ペーストの印刷をやり直さなければ成らず、フリップチップ型ICの生産性を大幅に低下させる課題があった。
【0010】
本発明は上記課題に鑑み案出されたものであり、その目的は各ICチップ領域において印刷ペーストをバリアメタル層上に比較的正確に印刷することを容易にするICウエハ及びそれを用いたフリップチップ型ICの製造方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明のICウエハは、上面に多数のICチップ領域が形成され、各ICチップ領域内に複数のバリアメタル層が設けられたICウエハにおいて、前記バリアメタル層に対応する開口を有する印刷マスクをICウエハに配設した際にバリアメタル層と開口との位置ずれ量を認識するための調整マークを複数のICチップ領域に設けたことを特徴とするものである。
【0012】
また本発明のICウエハは、前記調整マークが目盛を有することを特徴とするものである。
【0013】
更に本発明のICウエハは、前記バリアメタル層を前記調整マークとして兼用したことを特徴とするものである。
【0014】
また更に本発明のフリップチップ型ICの製造方法は、上述のICウエハに対して、バリアメタル層に対応した複数の開口を有する印刷マスクを位置合わせする際、調整マークによって認識される各ICチップ領域でのバリアメタル層と開口の位置ずれ量に基づいてICウエハと印刷マスクとの位置関係を調整する工程を有するものである。
【0015】
更にまた本発明のフリップチップ型ICの製造方法は、各ICチップ領域におけるバリアメタル層と開口との位置ずれ量が所定の基準値以下となるようにICウエハと印刷マスクとの位置関係を調整することを特徴とする請求項4に記載のフリップチップ型ICの製造方法。
【0016】
また更に本発明のフリップチップ型ICの製造方法は、前記基準値は、上面が円形状を成すバリアメタル層の直径の5%〜50%に設定されることを特徴とする
本発明によれば、上面に多数のICチップ領域が形成され、各ICチップ領域内に複数のバリアメタル層が設けられたICウエハにおいて、該ICウエハに対して前記バリアメタル層に対応する開口を有する印刷マスクを配設した時、バリアメタル層と開口との位置ずれ量を認識するための調整マークを複数のICチップ領域に設けたことから、印刷マスクの歪み等に起因して、バリアメタル層と開口との位置ずれ量がICチップ領域毎に大きく異なる場合であっても、これらの位置ずれ量を複数のICチップ領域で把握できる。従って、複数のICチップ領域でバリアメタル層と印刷マスクの開口との位置ずれ量を所定の基準値以下となるように調整することが可能となり、半田ペーストを所望の箇所に比較的正確に印刷・塗布することができ、印刷のやり直しを有効に防止してフリップチップ型ICの生産性を向上させることが可能となる。この場合、基準値としては、バリアメタル層の上面が円形状である時、その直径の5%〜50%に設定することが好ましい。
【0017】
また本発明によれば、調整マークに目盛が付されていることから、印刷マスクとICウエハとの位置ずれ量の把握が極めて容易になり、これによってもフリップチップ型ICの生産性向上に供することができる。
【0018】
更に本発明によれば、ICウエハのバリアメタル層を調整マークとして兼用することにより、調整マーク上に塗布される半田ペーストが無駄ではなくなり、半田ペーストの使用量を小さくすることができるという利点もある。
【0019】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
【0020】
図1は本発明の一実施形態にかかるICウエハの平面図、図2は図1に示すICウエハの要部拡大平面図であり、同図に示すICウエハは、大略的に、半導体基板1の上面に、回路パターン2、バリアメタル層3、パッシベーション層4、調整マーク5、アライメントマークX等を設けた構造を有している。
【0021】
前記半導体基板1は、表面にSiO2等の絶縁材料からなる絶縁膜を有する単結晶シリコン等の単結晶半導体により略円形状に形成されており、その上面にICチップ領域が多数、形成されている。
【0022】
前記半導体基板1は、その上面の各ICチップ領域に図示しない半導体素子や回路パターン2、バリアメタル層3、パッシベーション層4が設けられ、これらを支持する支持母材として機能する。尚、このような半導体基板1は、上述の単結晶シリコンからなる場合、例えば、従来周知のチョコラルスキー法(引き上げ法)を採用することにより単結晶シリコンからなるインゴット(塊)を形成するとともに、これをダイヤモンドカッター等を用いて板状にスライスし、これを表面研磨することにより所定厚みの板体を得、しかる後、かかる板体に対して従来周知の熱酸化法などを採用して、板体表面を、該表面より所定の深さ領域(1.5μm〜4.5μm)まで酸化することにより製作される。
【0023】
前記半導体基板1の各ICチップ領域に取着される回路パターン2は、AlやCu等の金属材料により所定パターンに形成されており、かかる回路パターン2は図示しない半導体素子に対して外部電源からの電力や電気信号などを供給するための給電配線として機能する。
【0024】
このような回路パターン2は、従来周知の薄膜形成技術、具体的には、スパッタリング、フォトリソグラフィー技術、エッチング技術等を採用することにより、所定の厚み(0.5μm〜1.5μm)に形成される。
【0025】
更に前記回路パターン2上に設けられるバリアメタル層3は、例えば、半導体基板1側より亜鉛(Zn)、ニッケル(Ni),金(Au)を順次積層させた3層構造を有している。
【0026】
前記バリアメタル層3は、本発明に係るICウエハを加工して得られるフリップチップ型ICを回路基板上に実装する際に、バリアメタル層3上に設けられる半田バンプが溶融した場合、該溶融した半田によって回路パターン2を形成するアルミニウム等に“食われ”が生じることを有効に防止する作用を為す。
【0027】
このようなバリアメタル層3は、後述するパッシベーション層4の形成後に、パッシベーション層4の開口部、すなわち、パッシベーション層4の存在しない領域内に露出される回路パターン2上に、従来周知の無電解めっき等を採用し、Zn,Ni,Auを順次被着させることによって全体が略円柱状をなすように形成される。
【0028】
尚、前記バリアメタル層3を構成する3つの層のうち、最下層となるZn層は、Ni層を従来周知の無電解めっき等により形成する際、その一部を置換反応させることによってNi層を効率的に成長させるためのものであり、その厚みは0.01μm〜0.05μmに設定され、中間層となるNi層はバリアメタル層3に対する半田の濡れ性を良好になすためのものであり、その厚みは0.5μm〜7.0μmに設定され、更に最上層となるAu層はNi層の酸化腐食を有効に防止するためのものであり、その厚みは0.02μm〜0.1μmに設定される
そして、前記半導体基板1のICチップ領域の外側領域(ダミーICもしくはTEG(test element group)ICの形成領域)にはアライメントマークXが設けられ、また全てのICチップ領域には調整マーク5が少なくとも1個ずつ設けられている。
【0029】
前記アライメントマークXは、AlやCu等、回路パターン2と同様の金属材料から成り、バリアメタル層3上に半田ペーストを印刷・塗布すべく、印刷マスクをICウエハ上に配設する際、両者を高精度に位置合わせするための目印として機能する。
【0030】
また前記調整マーク5は、AlやCu等、回路パターン2と同様の金属材料から成り、略四角形状を成すマーク本体と、該マーク本体より外側に向かって四方に一定間隔(1μm〜10μm)で付された目盛部分とで構成されている。
【0031】
このような調整マーク5は、アライメントマークXに基づいて印刷マスクを位置合わせした場合の、各ICチップ領域におけるバリアメタル層3と後述する印刷マスクの開口との位置ずれを認識するためのものであり、マーク本体の中心位置と印刷マスクの開口の中心位置との距離を各ICチップ領域における印刷マスクとICウエハとの位置ずれ量として上記目盛部分によって容易に認識される。
【0032】
尚、前記調整マーク5やアライメントマークXは、上述の回路パターン2と同様の方法、すなわち、スパッタリング、フォトリソグラフィー技術、エッチング技術等の薄膜形成技術を採用することにより、回路パターン2と同時に0.5μm〜1.5μmの厚みに形成される。
【0033】
そして、上述した半導体基板1の上面のうち、バリアメタル層3の非形成領域にパッシベーション層4が被着されており、該パッシベーション層4で回路パターン2や調整マーク5、アライメントマークXが共通に被覆されている。
【0034】
前記パッシベーション層4は、窒化珪素(Si3N4)や酸化珪素(SiO2)等の封止性に優れた電気絶縁材料により形成されており、先に述べた半導体素子や回路パターン2、調整マーク5を大気と良好に遮断することで、これらが大気中に含まれている水分等の接触により腐食されるのを有効に防止する作用を為す。
【0035】
このようなパッシベーション層4は、従来周知の薄膜形成技術、例えば、CVD法やスパッタリング法等を採用して、上述の電気絶縁材料を回路パターン2等が設けられている半導体基板1上に0.5μm〜1.5μmの厚みに形成し、しかる後、これを従来周知のフォトリソグラフィー及びエッチング技術等によって所定パターンに加工し、バリアメタル層3の形成箇所に開口部を設けることにより形成される。
【0036】
次に上述したICウエハを用いてフリップチップ型ICを製造する方法について図3を用いて詳細に説明する。図3は図1のICウエハを用いてフリップチップ型ICを製造する方法を説明するための各工程の断面図であり、6はメタルシート、7は開口、8は調整孔、9’はペーストとしての半田ペースト、9a,9bはバンプとしての半田バンプである。
【0037】
(1)まず、上述したICウエハWと印刷マスクMとを準備する(図3(a)参照)。
【0038】
前記印刷マスクMは、アルミニウム合金、あるいはNi合金等の金属材料により板状に形成されたメタルシート6に、前記バリアメタル層3に対応した開口7と、前記調整マーク5に対応した調整孔8と、前記アライメントマークXに対応したアライメント孔とを穿設した構造を有しており、かかる印刷マスクMは、Ni合金からなる場合、例えば従来周知のアディティブ法を採用することにより製作される。
【0039】
(2)次に、ICウエハW上に印刷マスクMを配設し、両者を位置合わせする(図3(b)参照)。
【0040】
前記ICウエハW上に印刷マスクMを配設するには、例えば、印刷マスクMを配設したスクリーン印刷機のステージにICウエハWを載置・固定させるとともに、ICウエハWのアライメントマークX上に印刷マスクMのアライメント孔が位置するようにステージを移動させることによって行われる。
【0041】
(3)次に、ICウエハWの調整マーク5と印刷マスクMの調整孔8との位置ずれ量を各ICチップ領域毎に測定するとともに、該位置ずれ量が所定の基準値以下となるように印刷マスクMとICウエハWとの位置関係を調整する。
【0042】
このとき、各ICチップ領域における位置ずれ量の少なくとも1つが所定の基準値(例えばバリアメタル層上面の直径の5%〜50%の値)よりも大きければ、ステージを移動させてICウエハWの位置を可変させ、全てのICチップ領域で位置ずれ量が基準値以下となるように位置合わせする。
【0043】
それ故、印刷マスクMに生じる歪みに起因して印刷マスクMの開口7とICウエハWのバリアメタル層3との位置ずれ量がICチップ領域毎に大きく異なる場合であっても、全てのICチップ領域でバリアメタル層3と印刷マスクMの開口7との位置ずれ量を小さくすることができ、後工程で印刷される半田ペースト9’を所望の箇所に比較的正確に塗布することが可能となる。その結果、印刷のやり直しを有効に防止でき、フリップチップ型ICの生産性を向上させることが可能となる。
【0044】
しかも、調整マーク5には目盛が付されていることから、印刷マスクMとICウエハWとの位置ずれ量の把握が極めて容易になり、これによってもフリップチップ型ICの生産性向上に供することができる。
【0045】
また調整マーク5は、バリアメタル層3と異なる平面視形状を有していることから、位置合わせの際に調整マーク5が更に認識し易くなり、これによっても調整マーク5をバリアメタル層3と錯誤するといったトラブルを有効に防止することができる。
【0046】
(3)次に、半田ペースト9’を準備し、該半田ペースト9’を印刷マスクM上に供給する。
【0047】
前記半田ペースト9’としては、多数の半田粒子にロジン系フラックスを添加・混合して所定の粘度に調整したものが好適に用いられる。
【0048】
(4)次に、印刷マスクM上の半田ペースト9’を、スキージをICマスクM側に押圧しつつ所定の方向に移動させることにより、半田ペースト9’を印刷マスクMの開口7及び調整孔8を介してバリアメタル層3上及び調整マーク5上に印刷・塗布する(図3(c)参照)。
【0049】
(5)次に、塗布された半田ペースト9’をリフローすることによって半田ペースト9’中に含まれている半田粒子を溶融させて半田粒子同士を相互に結合させ、これをそのまま冷却することによってバリアメタル層3上及び調整マーク5上に半田バンプ9a,9bを形成する(図3(d)参照)。
【0050】
このとき、バリアメタル層3上の半田バンプ9aは、バリアメタル層3を構成するNi層の作用によりバリアメタル層3に対して強固に被着されるものの、調整マーク5上の不要な半田バンプ9bは、半田の濡れ性が悪いパッシベーション層4を介して調整マーク5上に形成されていることから、半田バンプ9bのパッシベーション層4に対する付着力を大幅に低下させることができる。従って、調整マーク5上の半田バンプ9bは、半田バンプ自体に付着した図示しないフラックスの作用によってICウエハWに極弱い強度で被着された状態にある。
【0051】
尚、半田ペースト9’のリフローは、例えば230℃〜260℃の温度で行われる。
【0052】
(6)次に、半田バンプ9a,9bに付着したフラックスを洗浄することにより、調整マーク5上の半田バンプ9bを除去する(図3(e)参照)。
【0053】
かかるフラックスの洗浄は、準水系の溶剤にICウエハを浸漬させた状態でこれを上下に揺動させることによって行われ、これによってバンプに付着したフラックス残渣が洗い落とされる。それ故、フラックスの作用で調整マーク5上に被着されていた不要な半田バンプ9bは、フラックス洗浄によって、パッシベーション層4に対する付着力が大幅に低下し、調整マーク5上から除去されることとなる。それ故、不要な半田バンプ9bを半導体吸い取り装置等で個別に除去する手間を省き、フリップチップ型ICの製造工程を簡素化することができ、フリップチップ型ICの生産性を向上させることが可能となる。
【0054】
(7)最後に、ICウエハWを、ダイヤモンドソー等を用いてICチップ領域毎に切断・加工することにより、多数のフリップチップ型ICが得られる。
【0055】
そして得られたフリップチップ型ICを回路基板上に実装する場合は、フリップチップ型ICの半田バンプが回路基板上の対応する回路配線と対向するようにしてフリップチップ型ICを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップのバリアメタル層が回路基板上の回路配線に対して半田接合される。
【0056】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良が可能である。
【0057】
例えば、上述の実施形態において、図4に示す如く、前記バリアメタル層3を調整マーク5として兼用するようにしておけば、ICウエハの開口を調整孔として兼用することができ、調整マーク5上に塗布される半田ペースト9’が無駄ではなくなり、半田ペースト9’の使用量を小さくすることができるという利点もある。
【0058】
なお、この場合、調整マーク5として機能するバリアメタル層3は、それ自体は上述の実施形態にいうマーク本体として機能するため、該バリアメタル層3の周辺には上述の目盛部分が設けられることとなり、他のバリアメタル層と区別される。
【0059】
また上述の実施形態においては、印刷マスクとしてメタルシート6に複数の開口を設けた“メタルマスク”を用いるようにしたが、これに代えて、ポリイミド樹脂やポリエステル樹脂、ポリエチレン樹脂といった種々の樹脂材料からなるマスクであっても、本発明は適用可能である。
【0060】
更に上述の実施形態においては、半田ペースト9’を用いて半田バンプ9aを形成するようにしたが、これに代えて、銀ペースト等の他の導電ペーストを用いて銀バンプや他の導電バンプを形成するようにしても構わない。
【0061】
また更に上述の実施形態においては、バリアメタル層3をZn、Ni,Auの3層構造と成すようにしたが、これに代えて、バリアメタル層を2層構造にしても良く、この場合、例えばNi,Auを順次積層した構造が一例として考えられる。
【0062】
更にまた上述の実施形態においては、調整マーク5のマーク本体を四角形状に形成したが、これに代えて、三角形状や円形状、十字形状等、種々の形状に形成してもよい。一方、調整マーク5の目盛部分についても、四方向に付すようにしたが、2方向以上であれば、何方向でも構わない。
【0063】
また更に上述の実施形態においては、調整マーク5やアライメントマークXを金属材料により形成するようにしたが、これに代えて、金属材料を積層した金属層をエッチングにより穴明けした穴明け部を調整マークやアライメントマークとして使用することもできる。
【0064】
更にまた上述の実施形態においては、調整マーク5を全てのICチップ領域に設けるようにしたが、調整マークがICウエハのICチップ領域全体に分散するように調整マークを複数のICチップ領域に設けようにていればよく、具体的には、ICチップ領域の総数に対して30%以上のICチップ領域に対して調整マークを設け、これら調整マークをICチップ領域全体に分散させるようにすれば良い。
【0065】
【発明の効果】
本発明によれば、上面に多数のICチップ領域が形成され、各ICチップ領域内に複数のバリアメタル層が設けられたICウエハにおいて、該ICウエハに対して前記バリアメタル層に対応する開口を有する印刷マスクを配設した時、バリアメタル層と開口との位置ずれ量を認識するための調整マークを複数のICチップ領域に設けたことから、印刷マスクの歪み等に起因して、バリアメタル層と開口との位置ずれ量がICチップ領域毎に大きく異なる場合であっても、これらの位置ずれ量を複数のICチップ領域で把握できる。従って、複数のICチップ領域でバリアメタル層と印刷マスクの開口との位置ずれ量を所定の基準値以下となるように調整することが可能となり、半田ペーストを所望の箇所に比較的正確に印刷・塗布することができ、印刷のやり直しを有効に防止してフリップチップ型ICの生産性を向上させることが可能となる。この場合、基準値としては、バリアメタル層の上面が円形状である時、その直径の5%〜50%に設定することが好ましい。
【0066】
また本発明によれば、調整マークに目盛が付されていることから、印刷マスクとICウエハとの位置ずれ量の把握が極めて容易になり、これによってもフリップチップ型ICの生産性向上に供することができる。
【0067】
更に本発明によれば、ICウエハのバリアメタル層を調整マークとして兼用することにより、調整マーク上に塗布される半田ペーストが無駄ではなくなり、半田ペーストの使用量を小さくすることができるという利点もある。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るICウエハの平面図である。
【図2】図1に示すICウエハの要部拡大平面図である。
【図3】(a)〜(e)は、図1に示すICウエハを用いてフリップチップ型ICを製造する方法を説明するための各工程の断面図である。
【図4】本発明の他の実施形態に係るICウエハの要部拡大平面図である。
【図5】従来のICウエハの平面図である。
【符号の説明】
1・・・半導体基板
2・・・回路パターン
3・・・バリアメタル層
4・・・パッシベーション層
5・・・調整マーク
6・・・メタルシート
7・・・開口
8・・・調整孔
9’・・・半田ペースト
9a,9b・・・半田バンプ
M・・・印刷マスク
W・・・ICウエハ
X・・・アライメントマーク[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an IC wafer provided with a plurality of barrier metal layers to which a printing paste is applied, and a method for manufacturing a flip-chip IC using the IC wafer.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, ICs are face-down bonded to the upper surface of a circuit board having circuit wiring, that is, the IC is mounted on the circuit board with the circuit forming surface of the IC facing the circuit board. ing.
[0003]
An IC used for such face-down bonding is called a flip-chip type IC, and its terminal is generally connected to circuit wiring on a circuit board via solder.
[0004]
As such a conventional flip-chip type IC, for example, a circuit pattern made of Al or a semiconductor element (not shown) is attached on the upper surface of a silicon substrate on which an insulating film (not shown) is attached, and Ni is placed on the circuit pattern. Structure in which a plurality of barrier metal layers made of a metal layer and an Au layer are applied, and a passivation layer made of silicon nitride or the like is applied to a region where no barrier metal layer is formed, and a substantially spherical solder bump is formed on the barrier metal layer. When such a flip-chip type IC is mounted on a circuit board, the flip-chip type IC is mounted such that the solder bumps of the flip-chip type IC face the corresponding circuit wiring on the circuit board. The flip-chip barrier metal is placed on a circuit board and then heated and melted at a high temperature. There is soldered to the circuit wiring on the circuit board.
[0005]
The solder bump provided on the flip-chip type IC is usually formed by the following method. That is,
(1) An IC wafer in which a large number of IC chip areas are formed on an upper surface, and a semiconductor element and a plurality of barrier metal layers (not shown) are provided in each of the IC chip areas, and a print mask having openings corresponding to the barrier metal layers And prepare
(2) Next, disposing the print mask on the IC wafer such that the opening thereof is located directly above the barrier metal layer on the IC wafer;
(3) Next, after supplying the solder paste on the print mask, the supplied solder paste is printed and applied on the barrier metal layer through the opening,
(4) Finally, a substantially spherical solder bump is formed on the barrier metal layer by reflowing the solder paste applied on the barrier metal layer.
[0006]
In order to accurately form solder bumps on the barrier metal layer by such a method, it is necessary to align the print mask with the IC wafer with high precision. An alignment mark for aligning the print mask is provided thereon, and an alignment hole corresponding to the alignment mark is provided in the print mask, and the IC wafer and the print mask are aligned with reference to the alignment mark and the alignment hole. Like that.
[0007]
In general, as shown in FIG. 5, the number of the alignment marks provided is significantly smaller than the number of IC chip regions on one IC wafer, for example, one to three alignment marks are provided. 1).
[0008]
[Patent Document 1]
JP-A-11-274206
[Problems to be solved by the invention]
However, since the above-described print mask has distortions and the like due to manufacturing variations and the like, even if the alignment holes of the print mask are aligned with the
[0010]
SUMMARY OF THE INVENTION The present invention has been devised in view of the above problems, and has as its object to provide an IC wafer and a flip using the same, which make it possible to relatively accurately print a printing paste on a barrier metal layer in each IC chip area. An object of the present invention is to provide a method of manufacturing a chip-type IC.
[0011]
[Means for Solving the Problems]
The IC wafer according to the present invention has an IC wafer in which a large number of IC chip regions are formed on an upper surface and a plurality of barrier metal layers are provided in each IC chip region. An adjustment mark for recognizing the amount of displacement between the barrier metal layer and the opening when the IC chip is provided on the IC wafer is provided in a plurality of IC chip areas.
[0012]
Further, in the IC wafer according to the present invention, the adjustment mark has a scale.
[0013]
Further, the IC wafer according to the present invention is characterized in that the barrier metal layer is also used as the adjustment mark.
[0014]
Still further, the method of manufacturing a flip-chip type IC according to the present invention is characterized in that, when the print mask having a plurality of openings corresponding to the barrier metal layer is aligned with the above-mentioned IC wafer, each IC chip recognized by the adjustment mark is aligned. The method includes a step of adjusting a positional relationship between the IC wafer and the print mask based on a positional shift amount between the barrier metal layer and the opening in the region.
[0015]
Furthermore, in the method of manufacturing a flip-chip type IC according to the present invention, the positional relationship between the IC wafer and the print mask is adjusted so that the amount of displacement between the barrier metal layer and the opening in each IC chip area is equal to or less than a predetermined reference value. The method of manufacturing a flip-chip type IC according to
[0016]
Still further, in the flip chip type IC manufacturing method according to the present invention, the reference value is set to 5% to 50% of a diameter of the barrier metal layer having a circular upper surface. A plurality of IC chip regions are formed on the upper surface, and a plurality of barrier metal layers are provided in each IC chip region. In the IC wafer, a print mask having an opening corresponding to the barrier metal layer is formed on the IC wafer. At the time of disposition, adjustment marks for recognizing the amount of displacement between the barrier metal layer and the opening are provided in a plurality of IC chip areas. Even if the amount of positional deviation greatly differs for each IC chip area, the amount of positional deviation can be grasped in a plurality of IC chip areas. Accordingly, it is possible to adjust the amount of displacement between the barrier metal layer and the opening of the print mask in a plurality of IC chip areas so as to be equal to or less than a predetermined reference value. It can be applied, effectively preventing reprinting and improving the productivity of flip-chip ICs. In this case, when the upper surface of the barrier metal layer has a circular shape, the reference value is preferably set to 5% to 50% of its diameter.
[0017]
Further, according to the present invention, since the scale is provided on the adjustment mark, it is extremely easy to ascertain the amount of misalignment between the print mask and the IC wafer, thereby also improving the productivity of the flip-chip type IC. be able to.
[0018]
Further, according to the present invention, by using the barrier metal layer of the IC wafer also as the adjustment mark, the solder paste applied on the adjustment mark is not wasted, and the use amount of the solder paste can be reduced. is there.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
[0020]
FIG. 1 is a plan view of an IC wafer according to an embodiment of the present invention, FIG. 2 is an enlarged plan view of a main part of the IC wafer shown in FIG. 1, and the IC wafer shown in FIG. Has a structure in which a
[0021]
The
[0022]
The
[0023]
The
[0024]
Such a
[0025]
Further, the
[0026]
When the flip-chip type IC obtained by processing the IC wafer according to the present invention is mounted on a circuit board, when the solder bumps provided on the
[0027]
Such a
[0028]
Of the three layers constituting the
[0029]
The alignment mark X is made of the same metal material as that of the
[0030]
The
[0031]
Such an
[0032]
The
[0033]
A
[0034]
The
[0035]
Such a
[0036]
Next, a method of manufacturing a flip-chip type IC using the above-described IC wafer will be described in detail with reference to FIG. FIG. 3 is a cross-sectional view of each step for explaining a method for manufacturing a flip-chip type IC using the IC wafer of FIG. 1, wherein 6 is a metal sheet, 7 is an opening, 8 is an adjustment hole, and 9 'is a paste. 9a and 9b are solder bumps as bumps.
[0037]
(1) First, the above-described IC wafer W and print mask M are prepared (see FIG. 3A).
[0038]
The printing mask M is formed by forming an opening 7 corresponding to the
[0039]
(2) Next, a print mask M is provided on the IC wafer W, and the two are aligned (see FIG. 3B).
[0040]
In order to dispose the print mask M on the IC wafer W, for example, the IC wafer W is placed and fixed on the stage of a screen printing machine on which the print mask M is disposed, and the print mask M is placed on the alignment mark X of the IC wafer W. Is performed by moving the stage so that the alignment hole of the print mask M is positioned.
[0041]
(3) Next, the amount of misalignment between the
[0042]
At this time, if at least one of the positional deviation amounts in each IC chip area is larger than a predetermined reference value (for example, a value of 5% to 50% of the diameter of the upper surface of the barrier metal layer), the stage is moved and the IC wafer W The position is varied, and the positions are adjusted so that the amount of displacement is equal to or less than the reference value in all the IC chip areas.
[0043]
Therefore, even if the amount of displacement between the opening 7 of the print mask M and the
[0044]
In addition, since the
[0045]
In addition, since the
[0046]
(3) Next, a solder paste 9 'is prepared, and the solder paste 9' is supplied onto the print mask M.
[0047]
As the solder paste 9 ', one obtained by adding and mixing a rosin-based flux to a large number of solder particles and adjusting the viscosity to a predetermined viscosity is suitably used.
[0048]
(4) Next, the solder paste 9 ′ on the print mask M is moved in a predetermined direction while pressing the squeegee toward the IC mask M, so that the solder paste 9 ′ is formed in the opening 7 of the print mask M and the adjustment hole. Printing and application are performed on the
[0049]
(5) Next, by reflowing the applied solder paste 9 ', the solder particles contained in the solder paste 9' are melted to bond the solder particles to each other, and this is cooled as it is. The solder bumps 9a and 9b are formed on the
[0050]
At this time, although the solder bumps 9 a on the
[0051]
The reflow of the solder paste 9 'is performed at a temperature of, for example, 230C to 260C.
[0052]
(6) Next, the solder bumps 9b on the adjustment marks 5 are removed by cleaning the flux attached to the solder bumps 9a and 9b (see FIG. 3E).
[0053]
Such cleaning of the flux is performed by oscillating the IC wafer up and down in a state where the IC wafer is immersed in a semi-aqueous solvent, whereby the flux residue attached to the bumps is washed away. Therefore, the unnecessary solder bumps 9b that have been deposited on the
[0054]
(7) Finally, by cutting and processing the IC wafer W for each IC chip area using a diamond saw or the like, a large number of flip-chip type ICs can be obtained.
[0055]
When the obtained flip-chip type IC is mounted on a circuit board, the flip-chip type IC is mounted on the circuit board such that the solder bumps of the flip-chip type IC face the corresponding circuit wiring on the circuit board. Then, the barrier metal layer of the flip chip is soldered to the circuit wiring on the circuit board by heating and melting the solder bump at a high temperature.
[0056]
The present invention is not limited to the above-described embodiment, and various changes and improvements can be made without departing from the gist of the present invention.
[0057]
For example, in the above-described embodiment, as shown in FIG. 4, if the
[0058]
In this case, since the
[0059]
In the above-described embodiment, a “metal mask” having a plurality of openings in the
[0060]
Further, in the above-described embodiment, the solder bumps 9a are formed using the solder paste 9 ', but instead, silver bumps or other conductive bumps may be formed using another conductive paste such as a silver paste. It may be formed.
[0061]
Further, in the above-described embodiment, the
[0062]
Furthermore, in the above-described embodiment, the mark body of the
[0063]
Further, in the above-described embodiment, the
[0064]
Furthermore, in the above embodiment, the adjustment marks 5 are provided in all the IC chip areas. However, the adjustment marks are provided in a plurality of IC chip areas so that the adjustment marks are dispersed throughout the IC chip area of the IC wafer. Specifically, adjustment marks may be provided for IC chip areas that are 30% or more of the total number of IC chip areas, and these adjustment marks may be dispersed throughout the IC chip area. good.
[0065]
【The invention's effect】
According to the present invention, in an IC wafer in which a large number of IC chip regions are formed on an upper surface and a plurality of barrier metal layers are provided in each IC chip region, an opening corresponding to the barrier metal layer is formed in the IC wafer. When a print mask having a mask is provided, an adjustment mark for recognizing the amount of displacement between the barrier metal layer and the opening is provided in a plurality of IC chip areas. Even when the amount of displacement between the metal layer and the opening differs greatly from one IC chip region to another, these displacements can be grasped in a plurality of IC chip regions. Therefore, it is possible to adjust the amount of misalignment between the barrier metal layer and the opening of the print mask in a plurality of IC chip areas so as to be equal to or less than a predetermined reference value, and to print the solder paste at a desired location relatively accurately. It can be applied, effectively preventing reprinting and improving the productivity of flip-chip type ICs. In this case, when the upper surface of the barrier metal layer has a circular shape, the reference value is preferably set to 5% to 50% of its diameter.
[0066]
Further, according to the present invention, since the scale is provided on the adjustment mark, it is extremely easy to ascertain the amount of misalignment between the print mask and the IC wafer, thereby also improving the productivity of the flip-chip type IC. be able to.
[0067]
Further, according to the present invention, by using the barrier metal layer of the IC wafer as the adjustment mark, the solder paste applied on the adjustment mark is not wasted, and the amount of the solder paste used can be reduced. is there.
[Brief description of the drawings]
FIG. 1 is a plan view of an IC wafer according to an embodiment of the present invention.
FIG. 2 is an enlarged plan view of a main part of the IC wafer shown in FIG.
3 (a) to 3 (e) are cross-sectional views of respective steps for explaining a method of manufacturing a flip-chip type IC using the IC wafer shown in FIG.
FIG. 4 is an enlarged plan view of a main part of an IC wafer according to another embodiment of the present invention.
FIG. 5 is a plan view of a conventional IC wafer.
[Explanation of symbols]
REFERENCE SIGNS
Claims (6)
前記バリアメタル層に対応する開口を有する印刷マスクをICウエハに配設した際にバリアメタル層と開口との位置ずれ量を認識するための調整マークを複数のICチップ領域に設けたことを特徴とするICウエハ。In an IC wafer in which a large number of IC chip regions are formed on the upper surface and a plurality of barrier metal layers are provided in each IC chip region,
When a print mask having an opening corresponding to the barrier metal layer is provided on an IC wafer, adjustment marks for recognizing a positional shift amount between the barrier metal layer and the opening are provided in a plurality of IC chip areas. IC wafer.
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WO2020066478A1 (en) * | 2018-09-28 | 2020-04-02 | 富士フイルム株式会社 | Shaped-sheet manufacturing method |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05326524A (en) * | 1992-05-26 | 1993-12-10 | Fujitsu Ltd | Formation of solder bump |
JPH0834111A (en) * | 1994-05-18 | 1996-02-06 | Sanyo Electric Co Ltd | Screen printing machine |
JP2001328234A (en) * | 2000-05-18 | 2001-11-27 | Mitsubishi Electric Corp | Screen mask, method for manufacturing base plate, base plate, flat panel display, and flat panel display device |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05326524A (en) * | 1992-05-26 | 1993-12-10 | Fujitsu Ltd | Formation of solder bump |
JPH0834111A (en) * | 1994-05-18 | 1996-02-06 | Sanyo Electric Co Ltd | Screen printing machine |
JP2001328234A (en) * | 2000-05-18 | 2001-11-27 | Mitsubishi Electric Corp | Screen mask, method for manufacturing base plate, base plate, flat panel display, and flat panel display device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020066478A1 (en) * | 2018-09-28 | 2020-04-02 | 富士フイルム株式会社 | Shaped-sheet manufacturing method |
JPWO2020066478A1 (en) * | 2018-09-28 | 2021-08-30 | 富士フイルム株式会社 | Manufacturing method of excipient sheet |
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