JP2004281935A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2004281935A
JP2004281935A JP2003074380A JP2003074380A JP2004281935A JP 2004281935 A JP2004281935 A JP 2004281935A JP 2003074380 A JP2003074380 A JP 2003074380A JP 2003074380 A JP2003074380 A JP 2003074380A JP 2004281935 A JP2004281935 A JP 2004281935A
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Application number
JP2003074380A
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Japanese (ja)
Inventor
Naoya Sajita
Tadashi Shimazu
Tatsuya Yokota
直也 佐次田
正 嶋津
竜也 横田
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has high embedding property of an insulating film and can correspond to high integration appropriately, and its manufacturing method. <P>SOLUTION: After a ferrodielectric capacitor is formed above a semiconductor substrate, an Al<SB>2</SB>O<SB>3</SB>film covering the ferrodielectric capacitor is formed. Thereafter, a high density plasma insulating film covering the Al<SB>2</SB>O<SB>3</SB>film is formed by using O<SB>2</SB>gas and SiH<SB>4</SB>gas. In the process, the flow rate of O<SB>2</SB>gas is made 6 to 9 times the flow rate of SiH<SB>4</SB>gas and the temperature of the semiconductor substrate is set at 280 to 320°C. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。 The present invention relates to a method suitable for a semiconductor device and a manufacturing the ferroelectric memory.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
不揮発性半導体メモリの一つとして、強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)が用いられている。 One of the non-volatile semiconductor memory, a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) is used. 強誘電体メモリには、強誘電体キャパシタが設けられている。 The ferroelectric memory, the ferroelectric capacitor is provided.
【0003】 [0003]
強誘電体キャパシタ間及び配線間には、短絡の防止のために、一般的に絶縁膜が埋め込まれている。 Strong for between interlevel dielectric capacitors and wiring, in order to prevent a short circuit, generally an insulating film is buried. この絶縁膜としては、一般的にプラズマTEOS(Tetra Ethyl Ortho Silicate)膜が用いられている。 As the insulating film, typically a plasma TEOS (Tetra Ethyl Ortho Silicate) film is used. また、プラズマTEOS膜の成膜による損傷から強誘電体キャパシタを保護するために、強誘電体キャパシタを覆うアルミナ(Al )膜が形成されている。 Further, in order to protect the ferroelectric capacitor from damage due to the deposition of the plasma TEOS film, an alumina covering the ferroelectric capacitor (Al 2 O 3) film is formed.
【0004】 [0004]
【特許文献1】 [Patent Document 1]
特開2001−044375号公報【特許文献2】 JP 2001-044375 Publication [Patent Document 2]
特開平6−290984号公報【特許文献3】 JP 6-290984 [Patent Document 3]
特開平7−335840号公報【0005】 JP-A-7-335840 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
現在量産されている強誘電体メモリの強誘電体キャパシタの構造はプレーナ構造である。 Structure of the ferroelectric capacitor of a ferroelectric memory that is under mass production are planar structure. このため、セル面積が大きい。 For this reason, a large cell area. 近時、高集積化の要請があり、セル面積をより小さくすることが必要とされている。 Recently, there is a demand for higher integration, there is a need to further reduce the cell area. セル面積を縮小する方法の一つとして、隣り合う強誘電体キャパシタ間の間隔を縮小することが挙げられる。 One way to reduce the cell area, and is possible to reduce the distance between the ferroelectric capacitors adjacent. この間隔が縮小されると、配線同士の間隔も縮小される。 If this interval is reduced, the interval of wiring lines is also reduced.
【0006】 [0006]
しかしながら、従来の方法で強誘電体メモリを製造したのでは、高集積化に対応できなくなっている。 However, than to manufacture a ferroelectric memory in a conventional manner, and can no longer cope with high integration. これは、間隔の縮小に伴って、絶縁膜が設計どおりには埋め込まれなくなり、酸素等が混入したり、絶縁性が低下したりするためである。 This, along with the reduction of the interval, the insulating film is no longer embedded as designed, or oxygen or the like is mixed, because the insulation resistance is lowered.
【0007】 [0007]
本発明は、かかる問題点に鑑みてなされたものであって、絶縁膜の埋め込み性が高く高集積化に適切に対応することができる半導体装置及びその製造方法を提供することを目的とする。 The present invention was made in view of the above problems, and an object thereof is to provide a semiconductor device and a manufacturing method thereof capable of appropriately corresponding to the filling property is high degree of integration of the insulating film.
【0008】 [0008]
【課題を解決するための手段】 In order to solve the problems]
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。 The present inventors, in order to solve the above problem, a result of intensive studies, and conceived to aspects of the invention described below.
【0009】 [0009]
本発明に係る第1の半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成する。 In the first method for fabricating a semiconductor device according to the present invention, a ferroelectric capacitor above a semiconductor substrate. 次に、前記強誘電体キャパシタを覆う保護膜を形成する。 Next, a protective film covering the ferroelectric capacitor. その後、前記保護膜を覆う高密度プラズマ絶縁膜を、O ガス及びSiH ガスを用いて形成する。 Thereafter, a high-density plasma insulating layer covering the protective layer is formed using an O 2 gas and SiH 4 gas. そして、前記高密度プラズマ絶縁膜を形成する際に、前記O ガスの流量を前記SiH ガスの流量の6乃至9倍とする。 Then, when forming the high-density plasma insulating film, a flow rate of the O 2 gas and 6 to 9 times the flow rate of the SiH 4 gas.
【0010】 [0010]
本発明に係る第2の半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成する。 The second method for manufacturing a semiconductor device according to the present invention, a ferroelectric capacitor above a semiconductor substrate. 次に、前記強誘電体キャパシタを覆う保護膜を形成する。 Next, a protective film covering the ferroelectric capacitor. その後、前記保護膜を覆う高密度プラズマ絶縁膜を、O ガス及びSiH ガスを用いて形成する。 Thereafter, a high-density plasma insulating layer covering the protective layer is formed using an O 2 gas and SiH 4 gas. そして、前記高密度プラズマ絶縁膜を形成する際に、前記半導体基板の温度を280℃乃至320℃とする。 Then, when forming the high-density plasma insulating film, the temperature of the semiconductor substrate to 280 ° C. to 320 ° C..
【0011】 [0011]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
(本発明の基本原理) (Basic principle of the present invention)
先ず、本発明の基本原理について説明する。 First, a description will be given of the basic principle of the present invention. 埋め込み性(カバレッジ)が高い絶縁膜の形成方法として、高密度プラズマ(HDP)法がある。 Embeddability (coverage) is a method of forming a high dielectric film, there is a high density plasma (HDP) process. しかし、高密度プラズマ法を、強誘電体キャパシタを覆う絶縁膜にそのまま適用することはできない。 However, the high-density plasma method can not be applied directly to the insulating film covering the ferroelectric capacitor. これは、高密度プラズマ法では、成膜ガスとして、水素を含むSiH が一般的に使用され、成膜ガスの分解によって水素原子が単独で存在するようになり、水素が強誘電体膜の特性を劣化させるためである。 This is because the high density plasma method, a deposition gas, SiH 4 containing hydrogen is generally used, become hydrogen atoms are present solely by decomposition of the film forming gas, hydrogen ferroelectric film because degrading the characteristics. このような水素原子による強誘電体膜の特性の劣化は、保護膜が形成されていても防止されない。 Such deterioration of the characteristics of the ferroelectric film by hydrogen atoms is not prevented even if the protective film is formed.
【0012】 [0012]
このような状況において、本願発明者は、鋭意検討の結果、成膜条件としてガスの流量及び/又は温度を適切に調整することにより、高密度プラズマ法を用いても強誘電体膜の特性の劣化を回避できることを見出した。 In such circumstances, the present inventors have intensive studies result, by properly adjusting the flow rate and / or temperature of the gas as the film formation conditions, also ferroelectric film by high-density plasma method characteristic of It was found to be able to avoid degradation.
【0013】 [0013]
ここで、本願発明者が実際に行った実験の結果について説明する。 Here will be described the results of experiments by the present inventor has actually performed. この実験では、先ず、半導体基板の上方に強誘電体キャパシタを形成した後、この強誘電体キャパシタを覆うAl 膜を形成した。 In this experiment, first, after the formation of the ferroelectric capacitor above a semiconductor substrate to form an Al 2 O 3 film covering the ferroelectric capacitor. 次に、半導体基板の温度(成膜温度)を350℃とし、高密度プラズマ法にてシリコン酸化膜を全面に形成した。 Next, the semiconductor substrate temperature (deposition temperature) and 350 ° C., to form a silicon oxide film on the entire surface by a high-density plasma method. 成膜ガスとしては、O 及びSiH の混合ガスを用いた。 As the film formation gas, a mixed gas of O 2 and SiH 4. また、このとき、SiH ガスの流量に対するO ガスの流量の比(以下、「流量比」という。)を、2.5、5.0、7.5、10と変化させ、各流量比の下でシリコン酸化膜を形成した。 At this time, the ratio of the flow rate of O 2 gas to the flow rate of SiH 4 gas (hereinafter, referred to as "flow rate ratio".), And is changed from 2.5,5.0,7.5,10, each flow rate ratio a silicon oxide film was formed under the. そして、各試料について、強誘電体膜の特性(強誘電体キャパシタの性能)としてスイッチング電荷量Qswを測定した。 Then, for each sample, it was measured switching charge amount Qsw as ferroelectric film characteristics (performance of the ferroelectric capacitor). この結果を図1に示す。 The results are shown in Figure 1.
【0014】 [0014]
図1に示すように、流量比が7.5のときに最良のキャパシタ性能が得られた。 As shown in FIG. 1, the flow rate ratio of the best capacitor performance was obtained when 7.5. また、図1に示す傾向から、流量比が6乃至9程度であれば、良好なキャパシタ性能が得られると考えられる。 Also, the tendency shown in FIG. 1, the flow ratio be about 6 to 9, a good capacitor performance can be obtained.
【0015】 [0015]
また、本願発明者は、流量比を7.5に固定し、半導体基板の温度(成膜温度)を、250℃、300℃、325℃、350℃、375℃、390℃と変化させ、上述の実験と同様にして、シリコン酸化膜を形成した。 Further, the present inventor has a flow rate ratio is fixed to 7.5, the temperature of the semiconductor substrate (film formation temperature), 250 ℃, 300 ℃, 325 ℃, 350 ℃, 375 ℃, is changed from 390 ° C., above experiment in the same, to form a silicon oxide film. そして、各試料について、強誘電体膜の特性としてスイッチング電荷量Qswを測定した。 Then, for each sample, it was measured switching charge amount Qsw as characteristic of the ferroelectric film. また、参考例として、従来の方法と同様に、プラズマTEOS膜を390℃で形成したときのスイッチング電荷量Qswも測定した。 Further, as a reference example, similarly to the conventional method it was also measured switching charge amount Qsw when the plasma TEOS film was formed at 390 ° C.. この結果を図2に示す。 The results are shown in Figure 2.
【0016】 [0016]
図2に示すように、成膜温度が300℃のときに最良のキャパシタ性能が得られた。 As shown in FIG. 2, the film formation temperature is the best capacitor performance is obtained at 300 ° C.. また、図2に示す傾向から、成膜温度が280℃乃至320℃程度であれば、プラズマTEOS膜と同等の良好なキャパシタ性能が得られると考えられる。 Also, the tendency shown in FIG. 2, if the deposition temperature is about 280 ° C. to 320 ° C., a good capacitor performance equivalent to that of the plasma TEOS film can be obtained. なお、前述のように、プラズマTEOS膜では、高いキャパシタの性能が得られても、カバレッジが低い。 As described previously, the plasma TEOS film, even if the performance of the high capacitor is obtained, a low coverage.
【0017】 [0017]
更に、本願発明者は、流量比を7.5に固定し、半導体基板の温度(成膜温度)を、250℃、300℃、325℃、350℃、375℃、390℃と変化させ、上述の実験と同様にして、シリコン酸化膜を形成し、各試料について、TDS(Thermal Desorption Spectroscopy)分析によってシリコン酸化膜中の水分量の評価を行った。 Furthermore, the present inventor has a flow rate ratio is fixed to 7.5, the temperature of the semiconductor substrate (film formation temperature), 250 ℃, 300 ℃, 325 ℃, 350 ℃, 375 ℃, is changed from 390 ° C., above experiment in the same, to form a silicon oxide film, for each sample, were evaluated TDS (Thermal Desorption Spectroscopy) water content in the silicon oxide film by the analysis. この結果を図3に示す。 The results are shown in Figure 3.
【0018】 [0018]
従来、成長温度が高いほど、膜中水分量が減少するといわれているが、図3に示すように、流量比を7.5とした場合には、300℃程度の成長温度で、膜中水分量の減少は飽和している。 Conventionally, as the growth temperature is high, although the film in water content is said to decrease, as shown in FIG. 3, when the flow rate ratio is set to 7.5, at a growth temperature of about 300 ° C., film water reduction of the amount is saturated. 即ち、流量比を7.5程度とした場合には、膜中水分量を減少させるためには、300℃程度の成長温度で十分であり、それ以上成長温度を上げる必要はない。 That is, when the flow rate ratio of about 7.5, in order to reduce the membrane water content is sufficient at a growth temperature of about 300 ° C., is not necessary to increase its growth temperature. 逆に成長温度を高くしすぎると、強誘電体膜が劣化する虞がある。 And an excessively high growth temperature, there is a possibility that the ferroelectric film is deteriorated.
【0019】 [0019]
(本発明の実施形態) (Embodiment of the present invention)
次に、上述のような実験結果に基づいてなされた本発明の実施形態について説明する。 Next, an embodiment of the present invention was made based on the experimental results as described above. 但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。 Here, for convenience, the structure of the semiconductor device will be described along with the fabrication process. 図4乃至図8は、本発明の実施形態に係る半導体装置(強誘電体メモリ)の製造方法を工程順に示す断面図である。 4 to 8 are sectional views sequentially showing the steps of producing the semiconductor device according to an embodiment of the present invention (ferroelectric memory).
【0020】 [0020]
本実施形態においては、先ず、図4(a)に示すように、Si基板等の半導体基板1の表面に、素子活性領域を区画する素子分離絶縁膜2を、例えばロコス(LOCOS:Local Oxidation of Silicon)法により形成する。 In the present embodiment, first, as shown in FIG. 4 (a), the surface of the semiconductor substrate 1 such as a Si substrate, an element isolation insulating film 2 partitioning an element active region, for example, LOCOS (LOCOS: Local Oxidation of It is formed by a Silicon) method. 次に、素子分離絶縁膜2により区画された素子活性領域内に、ゲート絶縁膜3、ゲート電極4、シリサイド層5、サイドウォール6、並びに低濃度拡散層21及び高濃度拡散層22からなるソース・ドレイン拡散層を備えたトランジスタ(MOSFET)を形成する。 Next, the compartmented element active region by the element isolation insulating film 2, a gate insulating film 3, gate electrode 4, a silicide layer 5, a sidewall 6, and low-concentration diffusion layer 21 and the high concentration diffusion layer 22 source and drain to form a diffusion layer transistor having (MOSFET). 次いで、全面に、シリコン酸窒化膜7を、MOSFETを覆うようにして形成し、更に全面にシリコン酸化膜8を形成する。 Then, the entire surface, a silicon oxynitride film 7 is formed so as to cover the MOSFET, further forming a silicon oxide film 8 on the entire surface. シリコン酸窒化膜7は、シリコン酸化膜8を形成する際のゲート絶縁膜3等の水素劣化を防止するために形成されている。 Silicon oxynitride film 7 is formed to prevent hydrogen degradation of 3 such as a gate insulating film for forming the silicon oxide film 8.
【0021】 [0021]
その後、シリコン酸化膜8上に下部電極膜9及び強誘電体膜10を順次形成する。 Then, sequentially forming a lower electrode film 9 and the ferroelectric film 10 on the silicon oxide film 8. 下部電極膜9は、例えばTi膜及びその上に形成されたPt膜から構成される。 The lower electrode film 9 is composed of a Ti film and a Pt film formed thereon. また、強誘電体膜10は、例えばPZT(Pb(Zr,Ti)O )膜空構成される。 Also, the ferroelectric film 10 is, for example PZT (Pb (Zr, Ti) O 3) film empty configured. 続いて、強誘電体膜10の結晶化アニールを行う。 Subsequently, the crystallization annealing of the ferroelectric film 10. 次に、強誘電体膜10上に上部電極膜を形成し、これをパターニングすることにより、上部電極11を形成する。 Next, an upper electrode film is formed on the ferroelectric film 10, by patterned to form the upper electrode 11. 上部電極は、例えばIrO 膜からなる。 The upper electrode is made of, for example, IrO x film. 次いで、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。 Then, oxygen annealing is performed for recovering the damage due to patterning using etching.
【0022】 [0022]
その後、図4(b)に示すように、強誘電体膜10のパターニングを行うことにより、容量絶縁膜を形成する。 Thereafter, as shown in FIG. 4 (b), by patterning the ferroelectric film 10, to form a capacitor insulating film. 続いて、剥がれ防止用の酸素アニールを行う。 Subsequently, oxygen annealing is performed for preventing peeling.
【0023】 [0023]
次に、図4(c)に示すように、第2の保護膜としてAl 膜12をスパッタ法にて全面に形成する。 Next, as shown in FIG. 4 (c), an Al 2 O 3 film 12 is formed on the entire surface by a sputtering method as a second protective film. 次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。 Then, in order to alleviate the damage due to sputtering, oxygen annealing is performed. 保護膜により、外部からの水素の強誘電体キャパシタへの侵入が防止される。 The protective film from entering the ferroelectric capacitor of the hydrogen from the outside is prevented.
【0024】 [0024]
その後、図5(a)に示すように、Al 膜12及び下部電極膜9のパターニングを行うことにより、下部電極を形成する。 Thereafter, as shown in FIG. 5 (a), by patterning the Al 2 O 3 film 12 and the lower electrode film 9 to form the lower electrode. 続いて、剥がれ防止用の酸素アニールを行う。 Subsequently, oxygen annealing is performed for preventing peeling.
【0025】 [0025]
次に、図5(b)に示すように、保護膜としてAl 膜13をスパッタ法にて全面に形成する。 Next, as shown in FIG. 5 (b), an Al 2 O 3 film 13 is formed on the entire surface by a sputtering method as a protective film. 次いで、キャパシタリークを低減させるために、酸素アニールを行う。 Then, in order to reduce the capacitor leakage, oxygen annealing is performed.
【0026】 [0026]
その後、図6(a)に示すように、例えばシリコン酸化膜からなる層間絶縁膜14を高密度プラズマ法により全面に形成する。 Thereafter, as shown in FIG. 6 (a), for example, an interlayer insulating film 14 made of silicon oxide film on the entire surface by a high-density plasma method. このときの条件としては、例えば、SiH の流量:50sccm、O の流量:375sccm、Arの流量:300sccm、RFパワー:3000W、LFパワー:500W、成膜温度:300℃とする。 The conditions at this time, for example, SiH 4 flow rate: 50 sccm, the O 2 flow rate: 375Sccm, Ar flow rate: 300 sccm, RF power: 3000W, LF power: 500 W, film formation temperature: to 300 ° C.. 即ち、流量比を7.5とする。 That is, the flow rate ratio is 7.5. また、層間絶縁膜14の厚さは、例えば1.5μm程度である。 The thickness of the interlayer insulating film 14 is, for example, about 1.5 [mu] m.
【0027】 [0027]
続いて、図6(b)に示すように、CMP(化学機械的研磨)法により、層間絶縁膜14の平坦化を行う。 Subsequently, as shown in FIG. 6 (b), by CMP (chemical mechanical polishing) method to planarize the interlayer insulating film 14. 次に、N Oガスを用いたプラズマ処理を行う。 Next, plasma treatment is performed using a N 2 O gas. 次いで、トランジスタの高濃度拡散層22まで到達する孔を、層間絶縁膜14、Al 膜13、シリコン酸化膜8及びシリコン酸窒化膜7に形成する。 Then, a hole reaching the high-concentration diffusion layer 22 of the transistor is formed in the interlayer insulating film 14, Al 2 O 3 film 13, the silicon oxide film 8 and the silicon oxynitride film 7. その後、スパッタ法により、Ti膜及びTiN膜を連続して孔内に形成することにより、バリアメタル膜(図示せず)を形成する。 Thereafter, by sputtering, by forming in the hole in succession a Ti film and a TiN film, a barrier metal film (not shown). 続いて、更に、孔内に、CVD(化学気相成長)法にてW膜を埋め込み、CMP法によりW膜の平坦化を行うことにより、Wプラグ15を形成する。 Then, further, in the hole, a W film is embedded in CVD (chemical vapor deposition) method, by performing the flattening of the W film by CMP to form a W plug 15.
【0028】 [0028]
次に、図7(a)に示すように、Wプラグ15の酸化防止膜としてSiON膜16を、例えばプラズマ増速CVD法により形成する。 Next, as shown in FIG. 7 (a), an SiON film 16 as an oxidation preventing film of the W plug 15, for example, it is formed by a plasma enhanced CVD method.
【0029】 [0029]
次いで、図7(b)に示すように、上部電極11まで到達する孔及び下部電極(下部電極膜9)まで到達する孔を、SiON膜16、層間絶縁膜14、Al 膜13及びAl 膜12に形成する。 Then, as shown in FIG. 7 (b), the hole reaching the hole and the lower electrode reaches to the upper electrode 11 (lower electrode film 9), SiON film 16, the interlayer insulating film 14, Al 2 O 3 film 13 and formed on the al 2 O 3 film 12. その後、損傷を回復させるために、酸素アニールを行う。 Thereafter, in order to recover the damage, oxygen annealing is performed.
【0030】 [0030]
その後、図8(a)に示すように、SiON膜16をエッチバックにより全面にわたって除去することにより、Wプラグ15の表面を露出させる。 Thereafter, as shown in FIG. 8 (a), by removing the entire surface of the SiON film 16 by etching back to expose the surface of the W plug 15. 続いて、上部電極11の表面の一部、下部電極(下部電極膜9)の表面の一部、及びWプラグ15の表面が露出した状態で、Al膜を形成し、このAl膜のパターニングを行うことにより、Al配線17を形成する。 Subsequently, part of the surface of the upper electrode 11, a part of the surface of the lower electrode (the lower electrode film 9), and in a state where the surface is exposed to W plug 15, and forming an Al film, patterning the Al film it allows to form an Al wiring 17 performed. このとき、例えば、Wプラグ15と上部電極11又は下部電極とをAl配線17で互いに接続する。 In this case, for example, connects together the W plug 15 and the upper electrode 11 or the lower electrode of Al wiring 17.
【0031】 [0031]
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。 Then, further, formation of an interlayer insulating film, including formation from the formation and below the contact plug of the second and subsequent layers interconnection. そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。 Then, for example, a cover film made of TEOS oxide film and a SiN film is formed to complete the ferroelectric memory having a ferroelectric capacitor.
【0032】 [0032]
なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。 In the above embodiment, although manufacturing a planar type ferroelectric capacitor, the present invention may be applied to the stacked ferroelectric capacitor. この場合、MOSFET等のトランジスタに接続されたWプラグ等のコンタクトプラグは、強誘電体キャパシタの下部電極に接続される。 In this case, the contact plug of the W plug or the like connected to the transistor such as MOSFET is connected to the lower electrode of the ferroelectric capacitor.
【0033】 [0033]
以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter referred to collectively aspects of the present invention as appended.
【0034】 [0034]
(付記1) 半導体基板と、 And (Supplementary Note 1) semiconductor substrate,
前記半導体基板の上方に形成された強誘電体キャパシタと、 A ferroelectric capacitor formed above the semiconductor substrate,
前記強誘電体キャパシタを覆う保護膜と、 A protective film covering the ferroelectric capacitor,
前記保護膜を覆う高密度プラズマ絶縁膜と、 A high density plasma insulating film covering the protective layer,
を有することを特徴とする半導体装置。 Wherein a has a.
【0035】 [0035]
(付記2) 前記保護膜は、少なくとも前記強誘電体キャパシタ上において、2以上の膜からなる積層構造を備えていることを特徴とする付記1に記載の半導体装置。 (Supplementary Note 2) The protective layer, at least in the ferroelectric on the capacitor, the semiconductor device according to Appendix 1, characterized in that it comprises a laminated structure of two or more films.
【0036】 [0036]
(付記3) 前記半導体基板の表面に形成され、前記強誘電体キャパシタに設けられた一方の電極に接続されたトランジスタを有することを特徴とする付記1又は2に記載の半導体装置。 (Supplementary Note 3) The formed surface of the semiconductor substrate, the semiconductor device according to Appendix 1 or 2, characterized in that it has a transistor connected to one electrode provided on the ferroelectric capacitor.
【0037】 [0037]
(付記4) 前記保護膜は、酸化アルミニウムからなることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。 (Supplementary Note 4) The protective layer, the semiconductor device according to any one of Appendices 1 to 3, characterized in that it consists of aluminum oxide.
【0038】 [0038]
(付記5) 半導体基板の上方に強誘電体キャパシタを形成する工程と、 Forming a (Supplementary Note 5) The ferroelectric capacitor above a semiconductor substrate,
前記強誘電体キャパシタを覆う保護膜を形成する工程と、 Forming a protective film covering the ferroelectric capacitor,
前記保護膜を覆う高密度プラズマ絶縁膜を、O ガス及びSiH ガスを用いて形成する工程と、 A high-density plasma insulating layer covering the protective layer, and forming with the O 2 gas and SiH 4 gas,
を有し、 Have,
前記高密度プラズマ絶縁膜を形成する工程において、前記O ガスの流量を前記SiH ガスの流量の6乃至9倍とすることを特徴とする半導体装置の製造方法。 Wherein in the step of forming a high density plasma insulating film, a method of manufacturing a semiconductor device which is characterized in that the flow rate of the O 2 gas and 6 to 9 times the flow rate of the SiH 4 gas.
【0039】 [0039]
(付記6) 前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を280℃乃至320℃とすることを特徴とする付記5に記載の半導体装置の製造方法。 (Supplementary Note 6) In the step of forming the high-density plasma insulating film, a method of manufacturing a semiconductor device according to Note 5, characterized in that a 280 ° C. to 320 ° C. The temperature of the semiconductor substrate.
【0040】 [0040]
(付記7) 半導体基板の上方に強誘電体キャパシタを形成する工程と、 Forming a ferroelectric capacitor above (Note 7) a semiconductor substrate,
前記強誘電体キャパシタを覆う保護膜を形成する工程と、 Forming a protective film covering the ferroelectric capacitor,
前記保護膜を覆う高密度プラズマ絶縁膜を、O ガス及びSiH ガスを用いて形成する工程と、 A high-density plasma insulating layer covering the protective layer, and forming with the O 2 gas and SiH 4 gas,
を有し、 Have,
前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を280℃乃至320℃とすることを特徴とする半導体装置の製造方法。 In the step of forming the high-density plasma insulating film, a method of manufacturing a semiconductor device which is characterized in that the temperature of 280 ° C. to 320 ° C. of the semiconductor substrate.
【0041】 [0041]
(付記8) 前記保護膜として酸化アルミニウム膜を形成することを特徴とする付記5乃至7のいずれか1項に記載の半導体装置の製造方法。 (Supplementary Note 8) The method of manufacturing a semiconductor device according to any one of Appendices 5 to 7, characterized in that to form an aluminum oxide film as the protective film.
【0042】 [0042]
(付記9) 前記強誘電体キャパシタを形成する工程は、 (Supplementary Note 9) forming said ferroelectric capacitor,
下部電極の原料膜を形成する工程と、 Forming a material film of the lower electrode,
前記原料膜上に、容量絶縁膜及び上部電極を形成する工程と、 On the material film to form a capacitive insulating film and an upper electrode,
前記上部電極及び容量絶縁膜を覆う第2の保護膜を形成する工程と、 Forming a second protective film covering the upper electrode and the capacitor insulating film,
前記第2の保護膜及び原料膜をパターニングすることにより、下部電極を形成する工程と、 By patterning the second protective film and the material layer, forming a lower electrode,
を有することを特徴とする付記5乃至8のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of Appendices 5-8, characterized in that it comprises a.
【0043】 [0043]
(付記10) 前記高密度プラズマ絶縁膜に対して、N又はOの少なくとも一方を含有するガスを用いてプラズマ処理を施す工程を有することを特徴とする付記5乃至9のいずれか1項に記載の半導体装置の製造方法。 (Supplementary Note 10) The high-density plasma to the insulating film, according to any one of Appendices 5 to 9, comprising a step of performing plasma processing using a gas containing at least one N or O the method of manufacturing a semiconductor device.
【0044】 [0044]
(付記11) 前記強誘電体キャパシタを形成する工程の前に、前記半導体基板の表面に、トランジスタを形成する工程を有し、 Before (Note 11) forming said ferroelectric capacitor on the surface of the semiconductor substrate includes forming a transistor,
前記高密度プラズマ絶縁膜を形成する工程の後に、前記トランジスタと前記強誘電体キャパシタに設けられた一方の電極とを接続する工程と、 After the step of forming the high-density plasma insulating film, a step of connecting one of the electrodes provided on the ferroelectric capacitor and the transistor,
を有することを特徴とする付記5乃至10のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of Appendices 5 to 10, characterized in that it has a.
【0045】 [0045]
(付記12) 前記強誘電体キャパシタを形成する工程の前に、 Before (Note 12) forming said ferroelectric capacitor,
前記半導体基板の表面に、トランジスタを形成する工程と、 The surface of the semiconductor substrate, forming a transistor,
前記トランジスタと前記強誘電体キャパシタの下部電極とを接続するコンタクトプラグを形成する工程と、 Forming a contact plug for connecting the lower electrode of the ferroelectric capacitor and the transistor,
を有することを特徴とする付記5乃至10のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of Appendices 5 to 10, characterized in that it has a.
【0046】 [0046]
【発明の効果】 【Effect of the invention】
以上詳述したように、本発明によれば、絶縁膜の埋め込み性が高く高集積化に適切に対応することができる。 As described above in detail, according to the present invention, it is possible to appropriately respond to the filling property is high degree of integration of the insulating film. また、半導体装置の製造に当たっては、強誘電体膜の損傷が極めて低いため、高い特性の強誘電体キャパシタを得ることができ、これをメモリに適用すれば、高い特性の強誘電体メモリを得ることができる。 Also, in the manufacture of semiconductor devices, the intensity has an extremely low damage dielectric film, it is possible to obtain a ferroelectric capacitor of high characteristic, which when applied to the memory to obtain a ferroelectric memory of high characteristics be able to.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】流量比とスイッチング電荷量Qswとの関係を示すグラフである。 1 is a graph showing the relationship between the flow rate ratio and the switching charge amount Qsw.
【図2】温度とスイッチング電荷量Qswとの関係を示すグラフである。 2 is a graph showing the relationship between the temperature and the switching charge amount Qsw.
【図3】TDS分析の結果を示すグラフである。 3 is a graph showing the results of TDS analysis.
【図4】本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 Is a cross-sectional view sequentially showing the steps of producing the ferroelectric memory according to the embodiment of the present invention; FIG.
【図5】図4に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 [5] Continuing in FIG. 4 is a cross-sectional view sequentially showing the steps of producing the ferroelectric memory according to the embodiment of the present invention.
【図6】図5に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 [6] Continuing in FIG. 5 is a cross-sectional view sequentially showing the steps of producing the ferroelectric memory according to the embodiment of the present invention.
【図7】図6に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 [7] Continuing in FIG. 6 is a cross-sectional view sequentially showing the steps of producing the ferroelectric memory according to the embodiment of the present invention.
【図8】図7に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 [8] Continuing in FIG. 7 is a cross-sectional view sequentially showing the steps of producing the ferroelectric memory according to the embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
1:半導体基板2:素子分離絶縁膜3:ゲート絶縁膜4:ゲート電極5:シリサイド層6:サイドウォール7:シリコン酸窒化膜8:シリコン酸化膜9:下部電極膜10:PZT膜11:上部電極12、13:Al 膜14:層間絶縁膜15:Wプラグ16:SiON膜17:Al配線 1: semiconductor substrate 2: the element isolation insulating film 3: a gate insulating film 4: gate electrode 5: silicide layer 6: sidewall 7: silicon oxynitride film 8, silicon oxide film 9: lower electrode film 10: PZT film 11: upper electrodes 12, 13: Al 2 O 3 film 14: interlayer insulating film 15: W plug 16: SiON film 17: Al wiring

Claims (10)

  1. 半導体基板と、 And the semiconductor substrate,
    前記半導体基板の上方に形成された強誘電体キャパシタと、 A ferroelectric capacitor formed above the semiconductor substrate,
    前記強誘電体キャパシタを覆う保護膜と、 A protective film covering the ferroelectric capacitor,
    前記保護膜を覆う高密度プラズマ絶縁膜と、 A high density plasma insulating film covering the protective layer,
    を有することを特徴とする半導体装置。 Wherein a has a.
  2. 前記保護膜は、酸化アルミニウムからなることを特徴とする請求項1に記載の半導体装置。 The protective layer, the semiconductor device according to claim 1, characterized in that it consists of aluminum oxide.
  3. 半導体基板の上方に強誘電体キャパシタを形成する工程と、 Forming a ferroelectric capacitor above a semiconductor substrate,
    前記強誘電体キャパシタを覆う保護膜を形成する工程と、 Forming a protective film covering the ferroelectric capacitor,
    前記保護膜を覆う高密度プラズマ絶縁膜を、O ガス及びSiH ガスを用いて形成する工程と、 A high-density plasma insulating layer covering the protective layer, and forming with the O 2 gas and SiH 4 gas,
    を有し、 Have,
    前記高密度プラズマ絶縁膜を形成する工程において、前記O ガスの流量を前記SiH ガスの流量の6乃至9倍とすることを特徴とする半導体装置の製造方法。 Wherein in the step of forming a high density plasma insulating film, a method of manufacturing a semiconductor device which is characterized in that the flow rate of the O 2 gas and 6 to 9 times the flow rate of the SiH 4 gas.
  4. 前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を280℃乃至320℃とすることを特徴とする請求項3に記載の半導体装置の製造方法。 In the step of forming the high-density plasma insulating film, a method of manufacturing a semiconductor device according to claim 3, characterized in that a 280 ° C. to 320 ° C. The temperature of the semiconductor substrate.
  5. 半導体基板の上方に強誘電体キャパシタを形成する工程と、 Forming a ferroelectric capacitor above a semiconductor substrate,
    前記強誘電体キャパシタを覆う保護膜を形成する工程と、 Forming a protective film covering the ferroelectric capacitor,
    前記保護膜を覆う高密度プラズマ絶縁膜を、O ガス及びSiH ガスを用いて形成する工程と、 A high-density plasma insulating layer covering the protective layer, and forming with the O 2 gas and SiH 4 gas,
    を有し、 Have,
    前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を280℃乃至320℃とすることを特徴とする半導体装置の製造方法。 In the step of forming the high-density plasma insulating film, a method of manufacturing a semiconductor device which is characterized in that the temperature of 280 ° C. to 320 ° C. of the semiconductor substrate.
  6. 前記保護膜として酸化アルミニウム膜を形成することを特徴とする請求項3乃至5のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 3 to 5, characterized in that to form an aluminum oxide film as the protective film.
  7. 前記強誘電体キャパシタを形成する工程は、 The step of forming the ferroelectric capacitor,
    下部電極の原料膜を形成する工程と、 Forming a material film of the lower electrode,
    前記原料膜上に、容量絶縁膜及び上部電極を形成する工程と、 On the material film to form a capacitive insulating film and an upper electrode,
    前記上部電極及び容量絶縁膜を覆う第2の保護膜を形成する工程と、 Forming a second protective film covering the upper electrode and the capacitor insulating film,
    前記第2の保護膜及び原料膜をパターニングすることにより、下部電極を形成する工程と、 By patterning the second protective film and the material layer, forming a lower electrode,
    を有することを特徴とする請求項3乃至6のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 3 to 6, characterized in that it has a.
  8. 前記高密度プラズマ絶縁膜に対して、N又はOの少なくとも一方を含有するガスを用いてプラズマ処理を施す工程を有することを特徴とする請求項3乃至7のいずれか1項に記載の半導体装置の製造方法。 The high density plasma on the insulating film, a semiconductor device according to any one of claims 3 to 7, comprising a step of performing plasma processing using a gas containing at least one N or O the method of production.
  9. 前記強誘電体キャパシタを形成する工程の前に、前記半導体基板の表面に、トランジスタを形成する工程を有し、 Before the step of forming the ferroelectric capacitor, the surface of the semiconductor substrate includes forming a transistor,
    前記高密度プラズマ絶縁膜を形成する工程の後に、前記トランジスタと前記強誘電体キャパシタに設けられた一方の電極とを接続する工程と、 After the step of forming the high-density plasma insulating film, a step of connecting one of the electrodes provided on the ferroelectric capacitor and the transistor,
    を有することを特徴とする請求項3乃至8のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 3 to 8, characterized in that it has a.
  10. 前記強誘電体キャパシタを形成する工程の前に、 Before the step of forming the ferroelectric capacitor,
    前記半導体基板の表面に、トランジスタを形成する工程と、 The surface of the semiconductor substrate, forming a transistor,
    前記トランジスタと前記強誘電体キャパシタの下部電極とを接続するコンタクトプラグを形成する工程と、 Forming a contact plug for connecting the lower electrode of the ferroelectric capacitor and the transistor,
    を有することを特徴とする請求項3乃至8のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 3 to 8, characterized in that it has a.
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