JP2004280378A - Semiconductor device - Google Patents

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JP2004280378A
JP2004280378A JP2003069941A JP2003069941A JP2004280378A JP 2004280378 A JP2004280378 A JP 2004280378A JP 2003069941 A JP2003069941 A JP 2003069941A JP 2003069941 A JP2003069941 A JP 2003069941A JP 2004280378 A JP2004280378 A JP 2004280378A
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semiconductor device
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Application number
JP2003069941A
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Japanese (ja)
Inventor
Tetsuya Fujimoto
Koichiro Ishibashi
Isao Minematsu
勲 峯松
孝一郎 石橋
徹哉 藤本
Original Assignee
Handotai Rikougaku Kenkyu Center:Kk
株式会社半導体理工学研究センター
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    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power Management, i.e. event-based initiation of power-saving mode

Abstract

<P>PROBLEM TO BE SOLVED: To reduce power leakage during system operation in dependence on a load state and a temperature variation. <P>SOLUTION: A semiconductor chip 11 has therein a sub CPU 13 lower in throughput and higher in power consumption efficiency than a main CPU 12, and the sub CPU 13 controls power during system operation. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、SoC(System on Chip)と称する例えばプロセッサを含む比較的規模の大きな半導体集積回路の低電力化に関する。 The present invention relates to a low power consumption of a relatively large-scale semiconductor integrated circuit including, for example, a processor called SoC (System on Chip).
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体集積回路(以下、LSIと略称する)の低電力化は、それを用いた製品の低電力化を実現するために重要である。 The semiconductor integrated circuit (hereinafter, abbreviated as LSI) low power consumption of is important in order to achieve low power consumption of a product using the same. 今後一層微細化が進み、LSIの集積度が向上した場合、単位面積当たりの発熱量が増加することが予想される。 More progressed miniaturization future, if the degree of integration of LSI has been improved, the amount of heat generated per unit area is expected to increase. このため、回路の信頼性の観点からも、LSIの低電力化の要求が一層高まることが予想される。 Therefore, from the viewpoint of reliability of the circuit, the low power consumption of the LSI requests are expected to further increase.
【0003】 [0003]
CMOS型LSIの消費電力は、ダイナミック成分とリーク成分に分類される。 Power consumption of a CMOS-type LSI is classified into a dynamic component and a leak component. 現在の加工技術において、微細化に伴うリークは少なく、ダイナミック電力が大半である。 In the current processing technology, leakage due to miniaturization less, dynamic power is mostly. しかし、今後一層微細加工技術が進むに従いリーク電力が急増することが予想されている。 However, it is expected to be rapidly increased leakage power in accordance proceeds finer processing technology in the future. また、CMOS型トランジスタの各種加工パラメータの最適化において、動作速度とリーク電力は一般的に正相関を有している。 Further, in the optimization of the various processing parameters of the CMOS transistors, the operating speed and the leakage power has a generally positive correlation. すなわち、動作速度を向上させることでリーク電力が増大する。 That is, the leakage power is increased by improving the operation speed. さらに、リーク電力は温度依存性を有しており、温度の上昇に伴ってリークが増大することが知られている。 Furthermore, leakage power has a temperature dependence, it is known that leakage increases with increasing temperature.
【0004】 [0004]
低電力を実現する手法として、システムの時空間的な処理負荷の変動に応じて処理性能を制御することにより低電力化を実現する、所謂「システム低電力化」の手法が有効である。 For achieving low power, to achieve low power consumption by controlling the processing performance in accordance with a variation in the spatial processing load when the system is effective technique so-called "system power reduction." この方法の基本的なアイデアは、低負荷の場合、システムを部分的に低処理能力、低消費電力なモードで動作させることにより、不要な電力消費を抑制することである。 The basic idea of ​​this method is the case of low load, the system partially low capacity, by operating at low power consumption mode is to suppress unnecessary power consumption.
【0005】 [0005]
システム低電力の主なアプローチは、次に示す2つに大別される。 The main approach of the system low power is roughly divided into two as shown below.
【0006】 [0006]
(1)低負荷時に低速(低電力)モードへ遷移。 (1) Transition to the low speed (low power) mode at low load. 例:Crusoe TMプロセッサ(2)無負荷(アイドル時)に停止モードへ遷移。 Example: Crusoe TM processor (2) transition to the stop mode to the no-load (idling). 例:ACPI(Advanced Configuration and Power Interface) Example: ACPI (Advanced Configuration and Power Interface)
このような、システム低電力化を実現するためには、システム負荷を監視し、動作モードを選択して動作を指示するという処理を行なう電力制御(以下、PMと略称する)が必要である。 Such, in order to realize a system lower power monitors the system load, select and power control for performing a process of directing the operation of the operation mode (hereinafter, referred to as PM) it is necessary.
【0007】 [0007]
LSIの集積度向上に伴い、システム低電力化が単一のLSI内で適用可能となってきた。 As the integration density improvement of LSI, system power reduction has become possible application in a single LSI. つまり、従来は、パーソナルコンピュータのように多くの部品から構成されるシステムをその構成部品のひとつであるCPUチップで制御するようなシステム低電力化が一般的であった。 That is, conventionally, one system power reduction as controlled by CPU chip is the component of the system consists of many parts, as a personal computer were common. しかし、近時、制御する側、及びされる側とも単一のLSI内に集積可能となってきている。 However, recently, side controls, with and is the side has become possible integrated in a single LSI.
【0008】 [0008]
尚、システム低電力化に関連する技術としては、次のようなものがある。 As the techniques related to the system power reduction, it is as follows.
【0009】 [0009]
熱効率の異なるRISC型プロセッサからなるメインCPUと、CISC型プロセッサからなるサブCPUをオン/オフ制御することにより低電力を図る技術(例えば、特許文献1参照)。 Technology to achieve the main CPU of different RISC type processor thermal efficiency, low power by the sub-CPU on / off control consisting of CISC-type processors (e.g., see Patent Document 1).
【0010】 [0010]
負荷に応じてCPUの動作モードを変更することにより、消費電力を最適化する技術(例えば、特許文献2参照)。 By changing the operation mode of the CPU according to the load, to optimize power technology (e.g., see Patent Document 2).
【0011】 [0011]
さらに、処理(タスク)を並列化できるマルチプロセッサにおいて、各プロセッサに最適な動作モード(電源電圧、クロック信号の周波数)を設定することにより、消費電力を最適化する技術(例えば、非特許文献1参照)。 Further, the processing in a multiprocessor capable parallelized (task), the optimal operation mode to the processor by setting the (power supply voltage, the frequency of the clock signal), a technique for optimizing the power consumption (for example, Non-Patent Document 1 reference).
【0012】 [0012]
また、処理性能の異なる2つのプロセッサを用意し、要求性能に応じて2つのプロセッサを切り替える手法(例えば、非特許文献2参照)。 Also, it provides two processor having different processing performance, switch between the two processors in accordance with the required performance techniques (e.g., see Non-Patent Document 2).
【0013】 [0013]
【特許文献1】 [Patent Document 1]
特開平7−325788号公報【0014】 JP-A-7-325788 [0014]
【特許文献2】 [Patent Document 2]
特開2002−41160号公報【0015】 Japanese Unexamined Patent Publication No. 2002-41160 Publication [0015]
【非特許文献1】 Non-Patent Document 1]
“Energy−Aware Runtime Scheduling for Embedded Multiprocessor SOCs” IEEE Design & Test of Computers, 2001 "Energy-Aware Runtime Scheduling for Embedded Multiprocessor SOCs" IEEE Design & Test of Computers, 2001
【0016】 [0016]
【非特許文献2】 Non-Patent Document 2]
“兎・亀プロセッサの切替えによる低消費エネルギー化の提案” TECHNICAL REPORT OF IEICE. "Proposal of the low energy consumption due to the switching of the rabbit, turtle processor" TECHNICAL REPORT OF IEICE. VLD2002−161, ICD2002−226(2003−03), p. VLD2002-161, ICD2002-226 (2003-03), p. 37−42 37-42
【0017】 [0017]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、従来のシステム低電力化手法は、1つのCPUで動作するソフトウェアの処理により、PM処理を行なうことが一般的であった。 However, conventional systems low power technique by the processing of the software running on one CPU, it has been common to perform the PM process. この理由は、PM処理が複雑な判定処理を必要とするため、ソフトウェアで実現するほうが容易且つ現実的だからである。 This is because, since the PM process requires a complicated determination process, because the it is easy and practical rather be implemented in software. また、CPUの処理負荷を把握するため、同じCPUを活用することが自然だからである。 In addition, in order to grasp the processing load on the CPU, taking advantage of the same CPU it is because it is natural.
【0018】 [0018]
CPUは回路規模が大きいため、それ自体消費電力が大きい。 CPU is due to the circuit scale, the greater its own power consumption. また、高速で動作する必要があるため、リーク電力が大きくなるという傾向がある。 Moreover, since it is necessary to operate at high speed, there is a tendency that the leakage power is increased. 今後微細加工が進むと、この傾向は一層顕著になることが予想されている。 If future advances fine processing, this trend is expected to become more pronounced. この結果、ソフトウェア処理でPMを行なう場合、CPUがアプリケーション処理に直接関与しないPMで消費される電力が大きくなる。 As a result, when performing PM by software processing, power CPU is consumed by the PM which is not directly involved in the application process is increased.
【0019】 [0019]
一方、アプリケーションの要求から、CPUのピーク性能の向上の要求がさらに高まっている。 On the other hand, the application requirements, further increasing demand for improvement of the peak performance of the CPU. CPUのピーク性能を高めるため、例えばキャッシュメモリを搭載すると言うように、ハードウェアリソースを追加する手法が多く用いられている。 To increase the peak performance of the CPU, for example, as say mounting a cache memory, a technique for adding a hardware resource is often used. しかし、これもリーク電力を増大させる要因となり問題を悪化させている。 However, it also exacerbates the problem becomes a factor to increase the leakage power.
【0020】 [0020]
このように、従来は、処理能力が高く消費電力効率が低いCPUにより、PMを行なっているため、システムの動作時のリーク電力を低減することが困難であった。 Thus, conventionally, the high energy efficiency is low CPU processing capacity, since doing the PM, it is difficult to reduce the leakage power during operation of the system.
【0021】 [0021]
また、複数のCPUを備えたシステムにおいて、CPUを切替える場合、負荷の状態を正確に検出することが重要である。 Further, in a system comprising a plurality of CPU, when switching the CPU, it is important to accurately detect the state of the load. しかし、従来、負荷の状態が十分に監視されていなかった。 However, conventional, state of the load is not sufficiently monitored. さらに、半導体チップの温度変化に対応したリーク電流も十分に考慮されていなかった。 Furthermore, the leakage current corresponding to the temperature change of the semiconductor chips have not been sufficiently considered. そこで、負荷の状態や温度変化に応じて、システムの消費電力効率を十分に向上することが要望されている。 Therefore, depending on the state and temperature change in the load, it is desired that sufficiently improved power consumption efficiency of the system.
【0022】 [0022]
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、負荷の状態や温度変化に応じて、システム動作時のリーク電力を低減することが可能な半導体装置を提供しようとするものである。 The present invention has been made to solve the above problems, and an object, depending on the condition and temperature changes in the load, a semiconductor device capable of reducing leakage power during system operation it is intended to provide.
【0023】 [0023]
【課題を解決するための手段】 In order to solve the problems]
本発明の半導体装置は、上記課題を解決するため、半導体チップと、前記半導体チップに実装され、処理を実行する第1のCPUと、前記半導体チップに実装され、前記第1のCPUよりピーク性能が低く、電力効率が高い第2のCPUとを具備し、前記第2のCPUは、負荷を監視し、前記負荷が大きい場合前記第1のCPUにより処理を実行させ、前記負荷が小さい場合、前記第1のCPUに代わり前記処理を実行する。 The semiconductor device of the present invention is to solve the above problems, a semiconductor chip is mounted on the semiconductor chip, a first CPU to execute processing, wherein is mounted on the semiconductor chip, the peak performance from the first CPU is low, and a second high CPU power efficiency, the second CPU monitors the load, to execute the processing by the heavy loads said first CPU, said when the load is small, It executes instead the processing on the first CPU.
【0024】 [0024]
さらに、本発明の半導体装置は、半導体チップと、前記半導体チップに実装され、処理を実行する第1のCPUと、前記半導体チップに実装され、前記第1のCPUよりピーク性能が低く、電力効率が高い第2のCPUと、前記半導体チップの温度を検出する検出部とを具備し、前記第2のCPUは、前記検出部により検出された温度に応じて負荷の判定基準を変化させ、この判定基準に基づき前記負荷が大きい場合前記第1のCPUにより処理を実行させ、前記負荷が小さい場合、前記第1のCPUに代わり前記処理を実行する。 Furthermore, the semiconductor device of the present invention includes a semiconductor chip is mounted on the semiconductor chip, a first CPU to execute processing, the semiconductor chip is mounted on a low peak performance than the first CPU, power efficiency a high second CPU is provided with a detecting section for detecting a temperature of the semiconductor chip, the second CPU will change the criteria of load depending on the temperature detected by the detecting unit, the If the load on the basis of the criteria is large to execute the processing by the first CPU, when the load is small, it executes instead the processing on the first CPU.
【0025】 [0025]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施の形態について図面を参照して説明する。 It will be described below with reference to the drawings, embodiments of the present invention.
【0026】 [0026]
(第1の実施形態) (First Embodiment)
図1は、本発明の第1の実施形態に係り、非対称なマルチCPUを利用したSoCの一例を示している。 Figure 1 relates to the first embodiment of the present invention, it shows an example of a SoC using asymmetric multi-CPU.
【0027】 [0027]
図1において、半導体チップ11内には、メインCPU12、サブCPU13、入出力制御部(I/O)14、タイマ15、割込みコントローラ16、図示せぬメモリ等が設けられている。 In Figure 1, the semiconductor chip 11, the main CPU 12, the sub CPU 13, input-output control unit (I / O) 14, a timer 15, an interrupt controller 16, a memory or the like are provided (not shown). これらメインCPU12、サブCPU13、入出力制御部(I/O)14、タイマ15、割込みコントローラ16は、システムバス17により接続されている。 These main CPU 12, the sub CPU 13, input-output control unit (I / O) 14, a timer 15, the interrupt controller 16 are connected by a system bus 17. メインCPU12はスリープモードと、ランモード、及びピーク性能で動作するスプリントモードを有し、サブCPU13及び入出力制御部14は、スリープモードとランモードを有している。 The main CPU12 is a sleep mode, a run mode, and Sprint mode operating at peak performance, sub CPU13 and output control unit 14 has a sleep mode and the run mode. ランモードは、スプリントモードに比べて低速動作である。 Run mode is the low-speed operation as compared with the sprint mode. タイマ15、及び割込みコントローラ16はランモードを有している。 Timer 15 and interrupt controller 16, has a run mode.
【0028】 [0028]
サブCPU13は、PMユニットを構成し、且つ、低負荷時において、サブCPU13は、メインCPU12のアプリケーション処理を実行可能とされている。 Sub CPU13 constitutes the PM unit, and, at the time of low load, sub CPU13 is capable of executing the application process of the main CPU 12. サブCPU13は、メインCPU12に比べてコンパクトな構成とされている。 Sub CPU13 is a compact structure compared to the main CPU 12. すなわち、メインCPU12は、例えばキャッシュメモリ、多段のパイプラインを有し、さらに、分岐予測機能を有している。 That is, the main CPU12, for example a cache memory, having a multistage pipeline, and further has a branch prediction function. これに対して、サブCPU13は、例えばキャッシュメモリ及び分岐予測機能を持たず、パイプラインの段数もメインCPU12に比べて小さく設計されている。 In contrast, sub CPU13, for example no cache memory and branch prediction capabilities, the number of stages of the pipeline is also designed small in comparison with the main CPU 12. このため、サブCPU13は、メインCPU12に比べて消費電力効率が高く設計されている。 Therefore, sub CPU13 is power efficiency compared to the main CPU12 is designed high. つまり、メインCPU12は、ピーク性能が高く、消費電力効率が低く、サブCPU13は、ピーク性能がメインCPU12に比べて低く、消費電力効率が高く設計されている。 That is, the main CPU 12 has a high peak performance, energy efficiency is low, sub CPU13 is peak performance is lower compared to the main CPU 12, the power consumption efficiency is designed high.
【0029】 [0029]
図2は、メインCPU12とサブCPU13の性能と消費電力の関係を各動作モードに対応して示している。 Figure 2 illustrates corresponding to each operation mode power consumption related to the performance of the main CPU12 and sub CPU 13.
【0030】 [0030]
メインCPU12は、例えばスプリントモードにおいて、クロック周波数が最大周波数Fmaxとされ、ボディ電圧Vbbが印加される。 The main CPU12, for example, in sprint mode, the clock frequency is the maximum frequency Fmax, the body voltage Vbb is applied. また、ランモードにおいて、クロック周波数が最大周波数の1/2とされ、ボディ電圧Vbbは印加されない。 Further, in the run mode, the clock frequency is 1/2 of the maximum frequency, the body voltage Vbb is not applied. さらに、スリープモードにおいて、クロック周波数が停止され、ボディ電圧Vbbも印加されない。 Furthermore, in the sleep mode, the clock frequency is stopped, not applied body voltage Vbb.
【0031】 [0031]
また、メインCPU12の消費電力は、スプリントモードにおいて、リーク電力が例えば100mW、ダイナミック電力が100mW、総電力が200mWであり、ランモードにおいて、リーク電力が例えば20mW、ダイナミック電力が50mW、総電力が70mWであり、スリープモードにおいて、リーク電力が例えば10mW、ダイナミック電力が0mW、総電力が10mWである。 Further, the power consumption of the main CPU12, in sprint mode, a leakage power, for example, 100 mW, dynamic power is 100 mW, the total power is 200 mW, in the run mode, the leakage power is for example 20 mW, dynamic power is 50 mW, the total power is 70mW , and the in the sleep mode, the leakage power is for example 10 mW, dynamic power is 0 mW, the total power is 10 mW.
【0032】 [0032]
サブCPU13は、例えばランモードにおいて、クロック周波数が最大周波数の1/4とされ、スリープモードにおいて、クロック周波数が停止される。 Sub CPU13, for example, in run mode, the clock frequency is 1/4 of the maximum frequency in the sleep mode, the clock frequency is stopped. サブCPU13は、ボディ電圧Vbbは印加されない。 Sub CPU13, the body voltage Vbb is not applied.
【0033】 [0033]
また、サブCPU13の消費電力は、ランモードにおいて、リーク電力が例えば4mW、ダイナミック電力が10mW、総電力が14mWであり、スリープモードにおいて、リーク電力が例えば1mW、ダイナミック電力が0mW、総電力が1mWである。 Further, the power consumption of the sub CPU13, in run mode, the leakage power is for example 4 mW, dynamic power is 10 mW, the total power is 14 mW, in the sleep mode, the leakage power, for example 1mW, dynamic power is 0 mW, the total power is 1mW it is.
【0034】 [0034]
図3(A)〜(D)は、サブCPUにより、PMを実現するための例を示している。 Figure 3 (A) ~ (D) are, by the sub CPU, shows an example for implementing the PM. 図3(A)〜(D)において、リソースとしては、上記キャッシュメモリ、分岐予測、命令メモリ等が含まれる。 In FIG. 3 (A) ~ (D), as the resource, the cache memory, the branch prediction includes an instruction memory or the like.
【0035】 [0035]
図3(A)は、基本構成を示すものであり、図1において説明したように、システムのリソースを変える構成を示している。 3 (A) is intended to show the basic structure, as described in FIG. 1 shows a configuration for changing system resources. すなわち、サブCPU13に接続されるリソース21は、メインCPU12に接続されるリソース22に比べて小規模、且つ低リークな構成とされている。 That is, the resource 21 is connected to the sub CPU13 is a small and low leakage configurations than the resources 22 connected to the main CPU 12.
【0036】 [0036]
図3(B)は、メインCPU12とサブCPU13とにコンパチブルな命令セットを使用する場合を示している。 FIG. 3 (B) shows a case of using a compatible instruction set into a main CPU12 and the sub CPU 13. この場合、命令メモリなどのリソース23を最適化することにより、メインCPU12とサブCPU13はリソース23を共有することができる。 In this case, by optimizing the resources 23 such as the instruction memory, main CPU12 and sub CPU13 may share resources 23. このような構成とすることにより、メインCPU12とサブCPU13のオーバーヘッドを軽減することが可能である。 With such a configuration, it is possible to reduce the overhead of the main CPU12 and sub CPU 13.
【0037】 [0037]
図3(C)は、メインCPUが使用する命令セットを実行できるエミュレーション機能を有するサブCPU13を使用する場合を示している。 FIG. 3 (C) shows the use of sub-CPU13 with emulation function capable of executing instruction set main CPU uses. このような構成とすることにより、サブCPU13は、メインCPU12が使用するプログラムを共有することが可能となり、図3(B)の構成と同様に、リソース23を共有することができる。 With such a configuration, the sub CPU13, it becomes possible to share the program to be used by the main CPU 12, similarly to the configuration in FIG. 3 (B), it is possible to share resources 23.
【0038】 [0038]
図3(D)は、図3(B)を変形したものであり、メインCPU12が複数設けられている場合を示している。 FIG. 3 (D) is a modification of the FIG. 3 (B), the shows the case where the main CPU12 is provided with a plurality. このように、複数のメインCPU12を設けることにより、ピーク性能を向上することが可能である。 Thus, by providing a plurality of main CPU 12, it is possible to improve the peak performance.
【0039】 [0039]
図4は、図1、図3(A)乃至(D)に示す第1の実施形態の基本構成における動作の一例を示している。 4, FIG. 1 shows an example of the operation in the basic configuration of the first embodiment shown in FIG. 3 (A) to (D). 前述したように、メインCPU12は、スリープモードとスプリントモードを有し、サブCPU13は、負荷の状態を監視し、負荷の大きさに応じてメインCPUとサブCPUの動作モードを切り替え制御する。 As described above, the main CPU12 has a sleep mode and Sprint mode, sub CPU13 monitors the state of the load, controls switching the operation mode of the main CPU and the sub CPU according to the magnitude of the load.
【0040】 [0040]
図4において、例えばメインCPU(M−CPU)12により、例えばマルチメディア処理等のアプリケーション(APP)が処理開始される(S1)。 4, for example by a main CPU (M-CPU) 12, multimedia processing applications such (APP) is started processing example (S1). 先ず、負荷が最も重い最悪の条件でも処理が可能となるように、メインCPU12はスプリントモードにより処理される(S2)。 First, as the processing in the heaviest worst case load is possible, the main CPU12 is processed by splint mode (S2). 次いで、例えばメインCPU12のアプリケーション処理が中断される(S3)。 Then, the application process of the main CPU12 is interrupted for example (S3). すると、サブCPU13により、アプリケーション処理が終了したかどうかが判断される(S4)。 Then, the sub CPU 13, whether the application process has been completed is determined (S4). この結果、アプリケーション処理が終了した場合、メインCPU12の動作が終了される。 As a result, when the application process is completed, the operation of the main CPU12 is terminated.
【0041】 [0041]
一方、処理が終了していない場合、サブCPU(S−CPU)13により、電力制御処理(PM)が開始される(S5)。 On the other hand, if the processing has not ended, the sub-CPU (S-CPU) 13, the power control processing (PM) is started (S5). すなわち、サブCPU13により、負荷が監視される(S6)。 That is, the sub CPU 13, the load is monitored (S6). この状態において、負荷が大きい場合、前述したと同様に、メインCPU12によりアプリケーション処理が再開され(S8)、この後、メインCPU12によりアプリケーション処理がスプリントモードで実行され(S9)、次いで、処理が中断される(S10)。 In this state, when the load is large, similarly to the foregoing, the application processed by the main CPU12 is resumed (S8), after this, the application processed by the main CPU12 runs in Sprint mode (S9), then the processing is interrupted It is (S10).
【0042】 [0042]
また、負荷が中程度と判断された場合、メインCPU12によりアプリケーション処理が再開され(S11)、この後、メインCPU12によりアプリケーション処理がランモードで実行され(S12)、次いで、処理が中断される(S13)。 Also, if the load is determined to be moderate, the application process is resumed by the main CPU 12 (S11), thereafter, the application process is executed in the run mode by the main CPU 12 (S12), then the process is interrupted ( S13).
【0043】 [0043]
さらに、負荷が小さいと判断された場合、サブCPU13によりアプリケーション処理が再開され(S14)、この後、メインCPU13によりアプリケーション処理がランモードで実行され(S15)、次いで、処理が中断される(S16)。 Furthermore, if it is determined that the load is small, the application process is resumed by the sub-CPU 13 (S14), thereafter, the application process is executed in the run mode by the main CPU 13 (S15), then the process is interrupted (S16 ).
【0044】 [0044]
また、負荷が極めて小さいと判断された場合、サブCPU13が一定期間スリープモード(休止)とされる(S17)。 Also, if the load is determined to be extremely small, sub CPU13 is a certain period sleep mode (hibernation) (S17).
【0045】 [0045]
上記各処理の中断、及びスリープモードの後、サブCPU13により、再度、アプリケーション処理が終了したかどうかが判断され(S4)、この結果に応じて上記動作が繰り返される。 Interruption of the respective processing, and after the sleep mode, the sub CPU 13, again, whether the application process is completed is determined (S4), said operations are repeated in accordance with this result.
【0046】 [0046]
上記負荷監視には、例えば2つの方法が考えられる。 In the load monitoring, for example two methods are conceivable. 第1の方法は、アプリケーション処理の実行時間を負荷の指標とする方法であり、第2の方法は、アプリケーション処理の待ち時間を負荷の指標とする方法である。 The first method is a method for the execution time of the application process as an index of the load, the second method is a method of the latency of application processing as an index of the load.
【0047】 [0047]
第1の方法において、アプリケーションプログラムの構成としては、アプリケーションプログラムの主要処理の例えば先頭の1箇所にPM起動関数(PM処理を起動するための関数)をコールする命令を設定する。 In the first method, as the structure of the application program, to set the command to call the PM activation function (function for starting the PM process) to the main processing example the head of one location of the application program. 図4に示すアプリケーション処理開始時(S1)において、図1に示すタイマ15を起動する。 In the application processing start (S1) shown in FIG. 4, it starts the timer 15 shown in FIG. アプリケーション処理中にPM起動関数がコールされると、図4に示すステップS3,S10,S13,S16において、アプリケーション処理が中断され、サブCPU13によるPM処理に移行する。 When PM start function is called during the application process, in step S3, S10, S13, S16 shown in FIG. 4, the application process is interrupted, the process proceeds to PM process by the sub CPU 13. すなわち、ステップS6の負荷監視動作において、サブCPU13は、タイマ15の値を読み込み、前回のPM処理で読み取った値との差を計算する。 That is, in the load monitoring operation of step S6, sub CPU13 reads the value of the timer 15 calculates the difference between the value read in the previous PM process. ステップS6において計算したタイマの時間差は、同一の処理手順に要したアプリケーション処理の実行時間に相当する。 Time difference of the calculated timer at step S6 corresponds to the execution time of the application processing required for the same procedure. したがって、この値が大きい場合、アプリケーション処理の負荷が大きいこととなる。 Therefore, if this value is large, and thus the load of application processing is large.
【0048】 [0048]
一方、第2の方法において、アプリケーションプログラムの構成としては、アプリケーションプログラムとPM処理との両方からアクセス可能なグローバル変数を設定し、図1に示すI/O14からのデータ入力を待つ場合、グローバル変数をインクリメントするようにプログラミングする。 On the other hand, in the second method, as the structure of the application program, to set the global variable accessible from both the application program and the PM process, when waiting for data input from the I / O 14 illustrated in FIG. 1, the global variable the programmed to increment. 図4に示すアプリケーション処理開始時(S1)において、一定時間間隔毎に割り込みが係るように、タイマ15と割り込みコントローラ16を設定する。 In the application processing start (S1) shown in FIG. 4, as according interruption every predetermined time interval, it sets the timer 15 and the interrupt controller 16. アプリケーション処理中に割り込みが発生すると、図4に示すステップS3,S10,S13,S16のように、アプリケーション処理が中断され、サブCPU13によるPM処理に移行する。 When an interrupt during application processing occurs, as shown in step S3, S10, S13, S16 shown in FIG. 4, the application process is interrupted, the process proceeds to PM process by the sub CPU 13. すなわち、ステップS6の負荷監視動作において、サブCPU13は、グローバル変数を読み出す。 That is, in the load monitoring operation of step S6, sub CPU13 reads the global variables. このグローバル変数は、特定の期間内にアプリケーション処理がデータの入力待ちになっていた無駄時間を計測している。 This global variable is measured dead time application processing has been waiting for input data within a certain time period. このため、読み出したグローバル変数の値が大きい場合、アプリケーションプログラムは待機時間が長かったこととなるため、相対的に負荷が小さいこととなる。 Therefore, when the value of the read global variable is greater, the application program for that would was long waiting time, and thus relatively small load.
【0049】 [0049]
上記第1の実施形態によれば、半導体チップ11内にメインCPU12に比べてピーク性能が低く、電力効率が高いサブCPU13を組み込み、このサブCPU13により負荷の状態を監視し、低負荷時はメインCPU12に代えてサブCPU13によりアプリケーション処理を実行している。 According to the first embodiment, low peak performance as compared to the main CPU12 in the semiconductor chip 11, the embedded sub-CPU 13 high power efficiency, the state of the load monitored by the sub CPU 13, a low load is the main running the application processing by the sub CPU13 instead of CPU 12. このため、高性能な機能が必要な場合以外は、消費電力効率が高いサブCPU13により処理されているため、システムの動作時における消費電力を大幅に低減することが可能である。 Therefore, unless high performance capability is needed, since the power consumption efficiency is processed by a high sub-CPU 13, it is possible to significantly reduce the power consumption during operation of the system.
【0050】 [0050]
図5は、1つのCPUによりPM処理を行う従来の半導体装置のフローチャートを示している。 Figure 5 shows a flow chart of a conventional semiconductor device that performs PM processed by a single CPU. 図5に示す従来の半導体装置の場合、負荷の大、小、極小に応じて、1つのCPUがスプリントモード(S8−S10)、ランモード(S21−23)、休止モード(S17)に設定される。 If the conventional semiconductor device shown in FIG. 5, the load large, small, if minimum, one CPU is Sprint mode (S8-S10), the run mode (S21-23), is set to the sleep mode (S17) that.
【0051】 [0051]
図6は、従来と第1の実施形態のCPUの動作の一例を示しており、横軸は時間軸を示し、動作モードが時間的に遷移する状況を模式的に示している。 6, conventional shows an example of the operation of the CPU of the first embodiment, the horizontal axis represents the time axis, a situation that the operation mode is shifted temporally are schematically shown. 図6(A)に示す従来の場合、1つのCPUが負荷の状態に応じてスプリントモード(Sp)、ランモード(R)、休止モード(Sl)に設定される。 For conventional case shown in FIG. 6 (A), 1 single CPU Sprint mode (Sp) depending on the state of the load, the run mode (R), is set in a rest mode (Sl). これに対して、図6(B)に示す第1の実施形態の場合、メインCPUとサブCPUの2つのCPUが負荷の状態に応じてスプリントモード(Sp)、ランモード(R)、休止モード(Sl)に切り替わっていることが分かる。 In contrast, in the case of the first embodiment shown in FIG. 6 (B), Sprint mode according to the two CPU is the load state of the main CPU and a sub CPU (Sp), Run mode (R), dormant mode it can be seen that switched to (Sl).
【0052】 [0052]
図6(A)に示す従来の制御動作は、図7のメインCPU12で示された曲線のスプリントモード、ランモード、スリープモードに対応する点を結んだ折れ線状の制御になる。 Conventional control operation shown in FIG. 6 (A), comprising Sprint mode curve shown in the main CPU12 shown in FIG. 7, the run mode, the polygonal line of the control connecting the point corresponding to the sleep mode. これに対して、図6(B)に示す第1の実施形態の場合、メインCPU12のスプリントモード、ランモード、及びサブCPU13のランモード、スリープモードに対応する点を結んだ折れ線状の制御になる。 In contrast, in the case of the first embodiment shown in FIG. 6 (B), Sprint mode of the main CPU 12, the run mode, and a run mode for the sub-CPU 13, the polygonal line of the control connecting the point corresponding to the sleep mode Become. このため、平均的な負荷が小さく、低い相対性能で、処理可能な期間が長いアプリケーションでは、消費電力を抑制することができる。 Therefore, small average load, with low relative performance, the processable period is long application, it is possible to suppress the power consumption.
【0053】 [0053]
図8は、従来と第1の実施形態の平均消費電力を示している。 Figure 8 shows the average power consumption of the conventional first embodiment. このように、各ビジーの比率において、本実施形態の平均消費電力が従来のそれより低いことが分かる。 Thus, in the ratio of the busy, the average power consumption of this embodiment can be seen that lower than that of the prior art. このため、第1の実施形態によれば、平均消費電力を従来に比べて1/3乃至2/3に低減することができる。 Therefore, according to the first embodiment, it is possible to reduce the average power consumption to 1/3 to 2/3 as compared with the prior art.
【0054】 [0054]
尚、第1の実施形態の場合、コンピュータのアーキテクチャによりメインCPU12とサブCPU13の性能を変えた。 In the case of the first embodiment, it is changing the performance of the main CPU12 and sub CPU13 through architecture of the computer. しかし、この手法に替え、半導体製造上のライブラリを変えることも可能である。 However, instead of this technique, it is also possible to change the library on semiconductor manufacturing. 例えばサブCPU13を構成する加算器やラッチ回路をメインCPU12のそれらに比べて低速、低消費電力動作にチューニングするなどの手法を適用することも可能である。 It is also possible to apply slower than an adder and a latch circuit constituting the sub CPU13 their main CPU 12, a method such as tuning to low power operation. すなわち、メインCPU12を高速ライブラリで構成し、サブCPU13をメインCPU12に比べて、低速、且つ低リークライブラリで構成するようにすることも可能である。 That is, the main CPU 12 constituted by a high speed library, compared to sub CPU13 to the main CPU 12, a low speed, it is possible and so as to constitute at low leakage library.
【0055】 [0055]
(第2の実施形態) (Second Embodiment)
図9は、本発明の第2の実施形態を示している。 Figure 9 shows a second embodiment of the present invention. 図9において、図1と同一部分には同一符号を付し、異なる部分についてのみ説明する。 9 denote the same parts in FIG. 1, only different parts will be described.
【0056】 [0056]
前述したように、半導体素子のリーク電流は温度上昇に従って増加する。 As described above, the leakage current of the semiconductor device increases with temperature increase. また、温度を一定とした場合、ゲート長が微細な半導体素子程リーク電流が大きい。 Also, when the temperature is constant, the larger the leakage current more fine semiconductor device gate length. このため、半導体装置の消費電力を管理する上で半導体チップの温度を考慮することで、より最適化することができる。 Therefore, by considering the temperature of the semiconductor chip in managing power consumption of the semiconductor device can be further optimized. そこで、第2の実施形態は、半導体チップ11内に温度検出部31を配置し、この温度検出部31の出力信号に応じて半導体装置の消費電力を管理する。 Therefore, the second embodiment, the temperature detection unit 31 is disposed in the semiconductor chip 11, to manage the power consumption of the semiconductor device in accordance with the output signal of the temperature detection unit 31.
【0057】 [0057]
消費電力の管理において、物理的なケルビン温度はそれ程重要ではなく、リーク電流対動作電流の比(以下、リーク比と称す)が重要である。 In the management of power consumption, physical Kelvin temperature is not critical, the ratio of leakage current versus operating current (hereinafter, referred to as leakage ratio) is important. このため、温度検出部31はケルビン温度を測定するのではなく、リーク比を測定することにより、相対的に温度を検出している。 Therefore, the temperature detection unit 31 is not measuring Kelvin temperature, by measuring the leakage ratio, detects the relative temperature.
【0058】 [0058]
図10は、温度検出部31の一例を示している。 Figure 10 shows an example of a temperature detection unit 31. この温度検出部31は、リーク電流源32、トランジスタの直流電流又は動作電流源33、及び比較器34を有している。 The temperature detecting unit 31 has a leakage current source 32, a DC current or operating current source 33 of the transistor, and a comparator 34. 比較器34は、リーク電流源32からのリーク電流とトランジスタの直流電流又は動作電流源33からの電流を比較し、リーク比を測定する。 The comparator 34 compares the current from the direct current or operating current source 33 of the leakage current and the transistor from the leak current source 32, to measure the leakage ratio. この測定されたリーク比としての温度は、サブCPU13に供給される。 The temperature as measured leakage ratio is supplied to the sub CPU 13. サブCPU13はこの測定された温度に応じて動作モードを切り替えるアルゴリズムを適応する。 Sub CPU13 adapts an algorithm for switching the operation mode in response to the measured temperature.
【0059】 [0059]
図11は、温度検出部31の他の例を示している。 Figure 11 shows another example of the temperature detection unit 31. この温度検出部31は、例えば直列接続された論理回路35とリーク電流源36とから構成されており、論理回路35の動作に応じたリーク比を測定する。 The temperature detection unit 31 includes, for example, a series-connected logic circuits 35 and the leak current source 36. measures the leakage ratio corresponding to the operation of the logic circuit 35. この測定されたリーク比はサブCPU13に供給される。 The measured leakage ratio is supplied to the sub CPU 13. サブCPU13はこの測定されたリーク比に応じて動作モードを切り替えるアルゴリズムを適応する。 Sub CPU13 adapts an algorithm for switching the operation mode according to the measured leakage ratio.
【0060】 [0060]
図12は、温度とリーク電流の関係を示している。 Figure 12 shows the relationship between the temperature and the leakage current. 温度検出部31は、温度が例えばほぼ50℃において、リーク電流とDC電流(オン電流)又はAC電流が等しくなるように設計する。 Temperature detector 31, at approximately 50 ° C. temperature, for example, be designed so that the leakage current and the DC current (on-current) or AC current is equal.
【0061】 [0061]
図13(A)(B)は、リーク電流源32の一例を示し、図13(C)(D)は直流電流源の一例を示している。 Figure 13 (A) (B) shows an example of a leakage current source 32, FIG. 13 (C) (D) shows an example of a direct current source. 図13(A)は、常時オフ状態とされたPチャネルMOSトランジスタ32Aにより構成されている。 FIG. 13 (A) is composed of a P-channel MOS transistor 32A, which is a normally off state. 図13(B)は、PチャネルMOSトランジスタ32Bにより構成されている。 FIG. 13 (B) is composed of a P-channel MOS transistor 32B. このトランジスタ32Bのゲートには電源Vddが供給され、ソースには制御信号が供給される。 The gate of the transistor 32B is supplied with the power supply Vdd, the source control signal is supplied. この制御信号は、測定時に電源電圧Vddとされ、休止時は接地電位とされる。 The control signal is a power supply voltage Vdd at the time of measurement, at rest is the ground potential. 図13(C)は、ゲートが接地され、常時オン状態とされたPチャネルMOSトランジスタ33Aにより構成されている。 FIG. 13 (C) a gate is grounded, is composed of a P-channel MOS transistor 33A, which is regularly on. 図13(D)は、PチャネルMOSトランジスタ33Bにより構成されている。 Figure 13 (D) is composed of a P-channel MOS transistor 33B. このトランジスタ33Bのソースには制御信号が供給され、ゲートは接地されている。 The source of the transistor 33B are control signal is supplied, the gate is grounded. この制御信号は測定時に電源電圧Vddとされ、休止時は接地電位とされる。 This control signal is the power supply voltage Vdd at the time of measurement, at rest is the ground potential. リーク電流源を構成するトランジスタ32A、32Bのチャネル幅とDC電流源を構成するトランジスタ33A、33Bのチャネル幅は、デバイスの特性によって決まり、現在最先端とされるゲート長0.09〜0.18μmでは、一般にDC電流の方がリーク電流よりはるかに多いため、前者の方が大きくされている。 Transistor 32A constituting the leak current source, the transistor 33A constituting the 32B channel width and DC current source, the channel width of the 33B is determined by the characteristics of the device, the gate length 0.09~0.18μm that is currently most advanced in general towards DC current for much greater than the leakage current, the former is larger. また、図13(B)(D)に示す回路構成の場合、休止時はトランジスタがオフとされるため、不要な電流をカットすることができる。 Further, in the case of the circuit configuration shown in FIG. 13 (B) (D), at rest because the transistor is turned off, it is possible to cut the unnecessary current.
【0062】 [0062]
図14は、AC(交流)電流源33の一例を示している。 Figure 14 shows an example of AC (alternating current) current source 33. このAC電流源33は、例えば直列接続されたインバータ回路33C、抵抗33D、キャパシタ33Eにより構成されている。 The AC current source 33, for example, series-connected inverter circuit 33C, the resistor 33D, is constituted by a capacitor 33E. インバータ回路33Cの入力端には例えばシステムクロック信号CLKが供給される。 The input terminal of the inverter circuit 33C is supplied system clock signal CLK, for example. インバータ回路33Cの出力信号は、抵抗33D及びキャパシタ33Eからなるフィルタ回路を介して比較器34に供給される。 The output signal of the inverter circuit 33C is supplied to the comparator 34 via a filter circuit consisting of resistors 33D and capacitor 33E. 比較器34はリーク電流源32の出力信号とフィルタ回路の出力信号を比較する。 The comparator 34 compares the output signals of the filter circuit of the leakage current source 32. これらフィルタ回路及び比較器34は温度情報をデジタル信号として出力する1ビットのAD変換回路を構成している。 These filter circuits and the comparator 34 constitute an AD conversion circuit of one bit to output the temperature information as a digital signal.
【0063】 [0063]
図15は、リーク電流源32、DC電流源33、又は動作電流源の他の例を示している。 Figure 15 shows another example of the leakage current source 32, DC current source 33, or the operating current source. 図15(A)は、複数のPチャネルMOSトランジスタを直並列接続し、これらトランジスタを制御信号により導通制御することにより、出力電流を制御している。 FIG. 15 (A) is a plurality of P-channel MOS transistor and series-parallel connection, by conducting controlled by these transistors control signal to control the output current. 図15(B)は、並列接続された複数のPチャネルMOSトランジスタを制御信号により導通制御することにより、電流能力を制御できる。 FIG. 15 (B) by conduction controlled by the control signal a plurality of P-channel MOS transistors connected in parallel, the current can be controlled capacity.
【0064】 [0064]
このような構成とすることにより、電流源の能力を可変とする。 With such a configuration, the variable capacity of the current source. このため、温度(リーク比)の変化点の設定を変えることが可能となる。 Therefore, it is possible to change the setting of the changing point of the temperature (Leak Ratio). また、デバイス特性の異なる製造技術を用いた場合も同一の回路を使用することができる。 It is also possible to use the same circuits when using a different manufacturing technique of the device characteristics.
【0065】 [0065]
図16は、温度検出部31の具体的な回路の一例を示すものであり、図10と同一部分には同一符号を付している。 FIG. 16 shows an example of a specific circuit of the temperature detecting section 31 are denoted by the same reference numerals in FIG. 10 the same parts. この回路は、全てNチャネルMOSトランジスタにより構成されている。 This circuit is constituted by all N-channel MOS transistor. DC電流源33は直列接続された複数のトランジスタ33C、33D、33E、及びこれらトランジスタに並列接続されたトランジスタ33Fにより構成されている。 DC current source 33 is a plurality of transistors 33C connected in series, 33D, and is configured 33E, and the parallel-connected transistors 33F to the transistors. トランジスタ33C、33D、33Eのゲートにはトランジスタを常時オンさせるためのハイレベル信号(Vdd)が供給され、トランジスタ33C、33Fのドレインにイネーブル信号ENが供給される。 Transistors 33C, 33D, a high level signal to the always-on transistor (Vdd) is supplied to the gate of 33E, the transistor 33C, the enable signal EN is supplied to the drain of 33F. このイネーブル信号ENは温度測定時にハイレベル(Vdd)とされる。 The enable signal EN is at high level (Vdd) during the temperature measurement. また、直流電流を増加させる場合、トランジスタ33Fがオンとされる。 Further, when increasing the DC current, the transistor 33F is turned on. また、リーク電流源32はトランジスタ32Cにより構成され、比較器34は直列接続されたインバータ回路IV1、IV2により構成されている。 Further, the leak current source 32 is constituted by transistors 32C, comparator 34 and an inverter circuit IV1, IV2 connected in series.
【0066】 [0066]
上記構成において、温度が高い場合、リーク電流源32に流れる電流が多くなり、比較器34の入力端がローレベルとなる。 In the above configuration, when the temperature is high, the more the current flowing through the leak current source 32, the input terminal of the comparator 34 becomes the low level. このため、比較器34の出力信号はローレベルとなる。 Therefore, the output signal of the comparator 34 becomes a low level. 一方、温度が低い場合、リーク電流が減少するため、比較器34の入力端はハイレベルに充電される。 On the other hand, if the temperature is low, the leakage current is reduced, the input terminal of the comparator 34 is charged to a high level. このため、比較器34の出力信号はハイレベルとなる。 Therefore, the output signal of the comparator 34 becomes a high level.
【0067】 [0067]
図17は、図11に示す論理回路とリーク電流源を用いた温度検出部31の例を示している。 Figure 17 shows an example of a temperature detector 31 using a logic circuit and a leakage current source shown in FIG. 11. この温度検出部31において、論理回路35は、可変パルス発生器41A、PチャネルMOSトランジスタ41B、比較器41C、ドライバ41Dにより構成されている。 In this temperature detection unit 31, the logic circuit 35, the variable pulse generator 41A, P-channel MOS transistor 41B, a comparator 41C, and is configured by the driver 41D. リーク電流源36はチャネル幅の大きなNチャネルMOSトランジスタ41Eにより構成されている。 Leak current source 36 is constituted by a channel width large N-channel MOS transistor 41E. 可変パルス発生器41Aは、PチャネルMOSトランジスタ41Bのゲートに接続されている。 Variable pulse generator 41A is connected to the gate of P-channel MOS transistor 41B. PチャネルMOSトランジスタ41BとNチャネルMOSトランジスタ41Eとの接続ノードには比較器41Cの一方入力端が接続されている。 One input of the comparator 41C is connected to the P-channel MOS transistor 41B and the connection node between N channel MOS transistor 41E. この比較器41Cの他方入力端は比較器41Cの出力端に接続されている。 The other input terminal of the comparator 41C is connected to the output terminal of the comparator 41C. この出力端にはドライバ41Dが接続されている。 Driver 41D is connected to the output terminal. このドライバ41Dの出力端にはカウンタ42が接続されている。 Counter 42 is connected to the output terminal of the driver 41D. このカウンタ42はドライバ41Dから出力されるパルス信号をカウントする。 The counter 42 counts the pulse signal outputted from the driver 41D.
【0068】 [0068]
図18は、前記可変パルス発生器41Aの一例を示している。 Figure 18 shows an example of the variable pulse generator 41A. この可変パルス発生器41Aは、参照レジスタ51、カウンタ52、比較器53により構成されている。 The variable pulse generator 41A, the reference register 51, a counter 52, and a comparator 53. 参照レジスタ51は、例えばサブCPU13から供給されるパルスデューティを示す参照値を保持する。 Reference register 51 holds a reference value indicating a pulse duty supplied for example from the sub CPU 13. カウンタ52は、イネーブル信号ENに応じてクロック信号CLKをカウントする。 Counter 52 counts the clock signal CLK in response to an enable signal EN. このカウンタは、オール“1”となった場合、“0”にリセットされる。 This counter situation, when all "1" is reset to "0". 比較器53は、カウンタ52のカウント値が参照レジスタ51に保持されている参照値より大きい場合、データ“1”を出力し、小さい場合データ“0”を出力する。 Comparator 53, is greater than the reference value the count value of the counter 52 is held in the reference register 51 outputs data "1", and outputs the case where the data "0" small. すなわち、この可変パルス発生器41Aは周波数の低いパルス信号を出力する。 That is, the variable pulse generator 41A outputs a low pulse signal frequency.
【0069】 [0069]
図19は、図17、18の動作を示している。 Figure 19 illustrates the operation of FIGS. 17 and 18. 図19(A)は温度が高い場合、すなわちリーク電流が多い場合を示し、図19(B)は温度が低い場合、すなわちリーク電流が少ない場合を示している。 If Figure 19 (A) temperature is high, that indicates if the leakage current is large, FIG. 19 (B) shows the case when the temperature is low, i.e. the leakage current is small.
【0070】 [0070]
図17において、可変パルス発生器41Aからは、参照値に応じたデューティのパルス信号NAが出力される。 17, from the variable pulse generator 41A, the pulse signal NA of duty corresponding to the reference value is output. PチャネルMOSトランジスタ41Bはこのパルス信号NAのローレベルの期間に接続ノードNBを充電する。 The P-channel MOS transistor 41B to charge the connection node NB to the low level period of the pulse signal NA. 温度が高い場合、リーク電流源36を流れる電流が多い。 If the temperature is high, many current through the leakage current sources 36. このため、接続ノードNBの充電電荷は、図19(A)に示すように、速く放電される。 Therefore, the charges of the connection node NB, as shown in FIG. 19 (A), is quickly discharged. したがって、出力ノードNCからは、ハイレベルの周期が短いパルス信号が出力される。 Thus, from the output node NC, the period of high level short pulse signal is output.
【0071】 [0071]
一方、温度が低い場合、リーク電流源36を流れる電流が少なくなる。 On the other hand, if the temperature is low, the current flowing through the leak current source 36 decreases. このため、接続ノードNBの電荷が保持され、接続ノードNBはハイレベルを維持する。 Therefore, the charge at the node NB is held, the connection node NB maintains a high level. したがって、出力ノードNCからハイレベルの周期が長いパルス信号が出力される。 Therefore, the period of the high level is outputted long pulse signal from the output node NC.
【0072】 [0072]
上記出力ノードNCから出力されるパルス信号を例えばカウンタ42によりカウントすることにより、温度を検出することができる。 By counting, for example, by a counter 42 a pulse signal outputted from the output node NC, it is possible to detect the temperature. このカウンタ42のカウント値は、前記サブCPU13に供給される。 Count value of the counter 42 is supplied to the sub CPU 13.
【0073】 [0073]
図20は、第2の実施形態の動作を示すものであり、上記温度検出部31の出力信号を用いた動作の一例を示している。 FIG. 20 shows the operation of the second embodiment, showing an example of operation using the output signal of the temperature detection unit 31. 図20において、図4と同一部分には同一符号を付している。 In Figure 20, it is denoted by the same reference numerals as in FIG. 4.
【0074】 [0074]
図20において、サブCPU13は、メインCPU12の処理が中断されると、温度検出部31の出力信号に応じて半導体チップの温度を監視する(S31)。 In Figure 20, sub CPU13, when processing of the main CPU12 is interrupted, to monitor the temperature of the semiconductor chip in accordance with the output signal of the temperature detecting section 31 (S31). さらに、サブCPU13は負荷の大小を監視する(S32)。 Furthermore, sub CPU13 monitors the magnitude of the load (S32). この後、温度が基準値より高く、負荷が基準値より小さいかどうかが判別される(S33)。 Thereafter, the temperature is higher than the reference value, whether the load is smaller than the reference value is determined (S33). すなわち、高温ではリーク電流が大きいメインCPU12を起動するペナルティが大きい。 In other words, the penalty is great to start the main CPU12 leak current larger at high temperatures. このため、負荷が小さい場合、メインCPU12の起動を最小にするきめ細かいPM処理によって、こうした複合条件下での消費電力を一層抑制することが期待できる。 Therefore, when the load is small, the fine PM process to minimize the activation of the main CPU 12, the power consumption in these complex conditions can be expected to be further suppressed. したがって、温度が高く負荷が小さい場合は、電力制御(PM)の起動間隔が短縮され、負荷の判定基準値が増加される(S35)。 Therefore, if the temperature is high the load is small is shortened initiation interval of the power control (PM), the determination reference value of the load is increased (S35).
【0075】 [0075]
また、前記ステップS33の条件を満たさない場合、温度が基準値より低く、負荷が基準値より大きいかどうか判定される(S34)。 Further, if the condition is not satisfied in the step S33, lower than the reference value temperature, it is determined whether the load is greater than the reference value (S34). すなわち、低温ではリーク電流が大きいメインCPU12を起動するペナルティが相対的に小さく、負荷が大きい場合は、サブCPU13の電力制御(PM)を起動するオーバーヘッドが相対的に大きくなる。 That is, relatively small penalty to start the main CPU12 leakage current greater at low temperatures, when the load is large, the overhead to start sub CPU13 power control (PM) becomes relatively large. このため、こうした複合条件下では、サブCPU13の起動を抑制したPM処理によって消費電力を一層抑制することができる。 Accordingly, in such complex conditions, it is possible to further suppress the power consumption by PM process that suppresses start of the sub CPU 13. したがって、PMの起動間隔が増加され、負荷の判定基準値が減少される(S36)。 Therefore, initiation interval of PM is increased, the determination reference value of the load is reduced (S36).
【0076】 [0076]
前記ステップS34の条件を満たさない場合、PMの起動間隔、及び負荷の判定基準値は変更されない。 If the condition is not satisfied in the step S34, the determination reference value of the activation interval of PM, and the load is not changed. このようにして、PMの起動間隔、及び負荷の判定基準値が制御された後、第1の実施形態と同様に負荷の大小が判定され、判定せれた負荷に応じてメインCPU12、及びサブCPU13の動作モードが制御される。 In this way, after the judgment reference value of the activation interval of PM, and the load is controlled, the magnitude of the load as in the first embodiment is determined, the main CPU12 in response to being allowed determination load, and the sub-CPU13 mode of operation is controlled.
【0077】 [0077]
上記第2の実施形態によれば、半導体チップ11内に温度検出部31を設け、この温度検出部31により検出された温度に応じて、PMの起動間隔、及び負荷の判定基準値を制御し、この状態において、負荷の大小に応じてメインCPU12、及びサブCPU13の動作モードを制御している。 According to the second embodiment, the temperature detection unit 31 is provided in the semiconductor chip 11, in accordance with the temperature detected by the temperature detection unit 31 controls the judgment reference value of the activation interval of PM, and the load in this state, it controls the operation mode of the main CPU 12, and the sub CPU13 according to the magnitude of the load. したがって、半導体チップ11内の温度に応じて第1、第2のCPU12、13の動作を切り替えることにより、リーク電流を最小限に抑えることができ、且つ処理能力の低下を抑えることができる。 Therefore, first according to the temperature of the semiconductor chip 11, by switching the operation of the second CPUs 12 and 13, it is possible to suppress the leakage current to a minimum, and it is possible to suppress a reduction in capacity.
【0078】 [0078]
尚、上記第1、第2の実施形態において、メインCPU、サブCPUはスプリントモード、ランモード、スリープモードのような2乃至3の動作モードを有する場合について説明した。 Incidentally, the first, in the second embodiment, the main CPU, the sub CPU has been described the case having Sprint mode, run mode, the two or three modes of operation, such as a sleep mode. しかし、これに限定されるものではなく、3つ以上の動作モードを有することも可能である。 However, the present invention is not limited thereto, it is also possible to have three or more modes of operation. すなわち、離散的な複数の動作モードに限らず、連続的な動作モードを有するCPUに第1、第2の実施形態を適用することも可能である。 That is, not only the plurality of discrete operating modes, it is also possible to apply the first and second embodiments in CPU having a continuous operating mode.
【0079】 [0079]
その他、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。 In addition, the present invention is not limited to the above embodiments, various modifications may be a range not changing the gist of the invention is a matter of course.
【0080】 [0080]
【発明の効果】 【Effect of the invention】
以上、詳述したように本発明によれば、負荷の状態や温度変化に応じて、システムの動作時のリーク電力を低減することが可能な半導体装置を提供できる。 As described above, according to the present invention as described in detail in accordance with the state or the temperature change of the load, it is possible to provide a semiconductor device capable of reducing leakage power during operation of the system.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】第1の実施形態に係る半導体装置を示す構成図。 Figure 1 is a configuration diagram showing a semiconductor device according to a first embodiment.
【図2】メインCPUとサブCPUの性能と消費電力の関係を各動作モードに対応して示す図。 FIG. 2 is a diagram showing the performance and power consumption of the relationship between the main CPU and the sub CPU corresponding to each operation mode.
【図3】第1の実施形態におけるメインCPUとサブCPUの変形例を示す図。 FIG. 3 shows a modification of the main CPU and the sub CPU of the first embodiment.
【図4】第1の実施形態の動作の一例を示すフローチャート。 4 is a flowchart showing an example of the operation of the first embodiment.
【図5】従来の半導体装置の動作を示すフローチャート。 5 is a flowchart showing the operation of the conventional semiconductor device.
【図6】従来と第1の実施形態の動作を概略的に示す図。 [6] Conventional and schematically illustrates the operation of the first embodiment.
【図7】従来と第1の実施形態の相対性能と消費電力の関係を概略的に示す図。 [7] Conventional and graph schematically showing the relation of relative performance and power consumption of the first embodiment.
【図8】従来と第1の実施形態のビジーの比率と平均消費電力の関係を示す図。 [8] conventional diagram showing relation between a ratio between the average power consumption of the busy first embodiment.
【図9】本発明の第2の実施形態に係る半導体装置を示す構成図。 Figure 9 is a configuration diagram showing a semiconductor device according to a second embodiment of the present invention.
【図10】温度検出部の一例を示す構成図。 Figure 10 is a configuration diagram showing an example of the temperature detecting portion.
【図11】温度検出部の他の例を示す構成図。 Figure 11 is a configuration diagram illustrating another example of the temperature detecting portion.
【図12】温度とリーク電流の関係を示す図。 [12] Temperature and diagrams showing the relationship between leakage current.
【図13】リーク電流源及びDC又は動作電流源の一例を示す回路図。 Figure 13 is a circuit diagram showing an example of a leakage current sources and DC or operating current source.
【図14】AC電流源の一例を示す回路図。 Figure 14 is a circuit diagram showing an example of an AC current source.
【図15】リーク電流源及びDC又は動作電流源の他の例を示す回路図。 Figure 15 is a circuit diagram showing another example of the leakage current sources and DC or operating current source.
【図16】温度検出部の具体的な一例を示す回路図。 Figure 16 is a circuit diagram showing a specific example of the temperature detecting unit.
【図17】論理回路とリーク電流源を用いた温度検出部の具体例を示す回路図。 Figure 17 is a circuit diagram showing a specific example of the temperature detection unit using a logic circuit and leakage current source.
【図18】可変パルス発生器の一例を示す構成図。 Figure 18 is a configuration diagram showing an example of a variable pulse generator.
【図19】図17、図18の動作を示す波形図。 [19] Figure 17, a waveform diagram showing the operation of FIG. 18.
【図20】第2の実施形態の動作の一例を示すフローチャート。 Figure 20 is a flowchart showing an example of the operation of the second embodiment.
【符号の説明】 DESCRIPTION OF SYMBOLS
11…半導体チップ、12…メインCPU、13…サブCPU、21、22、23…リソース、31…温度検出部、32…リーク電流源、33…直流又は動作電流源、34…比較器、35…論理回路、36…リーク電流源、41A…可変パルス発生器。 11 ... semiconductor chip, 12 ... main CPU, 13 ... sub-CPU, 21, 22, 23 ... resources, 31 ... temperature detecting unit, 32 ... leakage current sources, 33 ... DC or operating current source, 34 ... comparator, 35 ... logic circuit, 36 ... leakage current sources, 41A ... variable pulse generator.

Claims (15)

  1. 半導体チップと、 And the semiconductor chip,
    前記半導体チップに実装され、処理を実行する第1のCPUと、 Is mounted on the semiconductor chip, a first CPU for executing processing,
    前記半導体チップに実装され、前記第1のCPUよりピーク性能が低く、電力効率が高い第2のCPUとを具備し、 Wherein is mounted on the semiconductor chip, the first lower peak performance than CPU, and a second of the CPU is high power efficiency,
    前記第2のCPUは、負荷を監視し、前記負荷が大きい場合前記第1のCPUにより処理を実行させ、前記負荷が小さい場合、前記第1のCPUに代わり前記処理を実行することを特徴とする半導体装置。 Said second CPU monitors the load, said to execute the processing by heavy loads the first CPU, when the load is small, and wherein executing the alternative the processing on the first CPU semiconductor device.
  2. 前記第1、第2のCPUは、複数の動作モードを有することを特徴とする請求項1記載の半導体装置。 It said first, second CPU, a semiconductor device according to claim 1, wherein a plurality of operation modes.
  3. 前記第1のCPUと第2のCPUは、リソースを共有することを特徴とする請求項1記載の半導体装置。 The first CPU and the second CPU, a semiconductor device according to claim 1, wherein the share resource.
  4. 前記第1、第2のCPUは、命令互換のCPUであることを特徴とする請求項1記載の半導体装置。 Said first, second CPU, a semiconductor device according to claim 1, characterized in that the CPU instruction-compatible.
  5. 前記第2のCPUは、前記第1のCPUの命令セットをエミュレートする機能を有することを特徴とする請求項1記載の半導体装置。 Said second CPU, a semiconductor device according to claim 1, characterized by having a function to emulate the instruction set of the first CPU.
  6. 前記第1のCPUは、複数のCPUからなることを特徴とする請求項1記載の半導体装置。 Said first CPU, a semiconductor device according to claim 1, characterized by comprising a plurality of CPU.
  7. 前記第2のCPUは、アプリケーション処理の実行時間を検出することにより負荷を監視することを特徴とする請求項1記載の半導体装置。 Said second CPU, a semiconductor device according to claim 1, wherein the monitoring the load by detecting the execution time of the application process.
  8. 前記第2のCPUは、アプリケーション処理の待ち時間を検出することにより負荷を監視することを特徴とする請求項1記載の半導体装置。 Said second CPU, a semiconductor device according to claim 1, wherein the monitoring the load by detecting a waiting time of the application process.
  9. 半導体チップと、 And the semiconductor chip,
    前記半導体チップに実装され、処理を実行する第1のCPUと、 Is mounted on the semiconductor chip, a first CPU for executing processing,
    前記半導体チップに実装され、前記第1のCPUよりピーク性能が低く、電力効率が高い第2のCPUと、 Said mounted on the semiconductor chip, the first lower peak performance than CPU, the second CPU is high power efficiency,
    前記半導体チップの温度を検出する検出部とを具備し、 ; And a detecting unit for detecting a temperature of the semiconductor chip,
    前記第2のCPUは、前記検出部により検出された温度に応じて負荷の判定基準を変化させ、この判定基準に基づき前記負荷が大きい場合前記第1のCPUにより処理を実行させ、前記負荷が小さい場合、前記第1のCPUに代わり前記処理を実行することを特徴とする半導体装置。 Said second CPU, said in response to the temperature detected by the detecting unit to change the criterion of the load, in this case the load on the basis of the criteria is large to execute the processing by the first CPU, the load small case, the semiconductor device and executes instead the processing on the first CPU.
  10. 前記検出部は、 Wherein the detection unit,
    リーク電流源と、 And the leak current source,
    直流電流源又は交流電流源と、 A direct current source or an alternating current source,
    前記リーク電流源の出力と前記直流電流源又は交流電流源の出力とを比較し、温度情報を出力する比較器とを具備することを特徴とする請求項9記載の半導体装置。 Wherein the output of the leak current source compares the output of the direct current source or an alternating current source, a semiconductor device according to claim 9, characterized by comprising a comparator for outputting a temperature information.
  11. 前記リーク電流源は、直並列接続された複数のトランジスタを含み、制御信号により、これらトランジスタの導通を制御することにより、リーク電流量を制御し、前記直流電流源は、直並列接続された複数のトランジスタを含み、制御信号により、これらトランジスタの導通を制御することにより、直流電流量を制御することを特徴とする請求項10記載の半導体装置。 More the leak current source includes a plurality of transistors which are series-parallel connection, the control signals, by controlling the conduction of these transistors, to control the leakage current, the DC current source, which is connected in series-parallel It comprises a transistor, the control signal, by controlling the conduction of these transistors, a semiconductor device according to claim 10, characterized by controlling the DC current amount.
  12. 前記リーク電流源は、直並列接続された複数のトランジスタを含み、これらトランジスタは測定時以外、制御信号によりオフされ、前記直流電流源は、直並列接続された複数のトランジスタを含み、これらトランジスタは測定時以外、制御信号によりオフされることを特徴とする請求項10記載の半導体装置。 The leak current source includes a plurality of transistors which are connected in series-parallel, except when these transistors are measured, is turned off by the control signal, the DC current source comprises a plurality of transistors which are connected in series-parallel, these transistors except when measuring, the semiconductor device according to claim 10, characterized in that it is turned off by the control signal.
  13. 前記検出部は、リーク電流源及び交流電流源を含み、 The detecting portion includes a leakage current sources and alternating current sources,
    前記交流電流源は、 The alternating current source,
    システムクロック信号を受ける論理回路と、 A logic circuit receiving the system clock signal,
    前記論理回路に直列接続されたフィルタ回路と、 A filter circuit connected in series to said logic circuit,
    前記フィルタ回路の出力信号及び前記リーク電流源の出力信号が供給される比較器とを有し、 And a comparator output signal of the output signal and the leak current source of said filter circuit is supplied,
    前記フィルタ回路及び比較器は温度情報をデジタル値として出力するAD変換回路を構成することを特徴とする請求項9記載の半導体装置。 The filter circuit and the comparator semiconductor device according to claim 9, wherein the configuring the AD conversion circuit for outputting temperature information as a digital value.
  14. 前記検出部は、 Wherein the detection unit,
    論理回路と、 And a logic circuit,
    前記論理回路に直列接続されたリーク電流源とを有し、 And a serially connected leakage current source to said logic circuit,
    前記論理回路はパルス信号のデューティ比を変えることが可能な可変パルス発生器を有し、この可変パルス発生器の出力信号に応じて温度情報を出力することを具備することを特徴とする請求項9記載の半導体装置。 Claim wherein the logic circuit is has a variable pulse generator capable of varying the duty ratio of the pulse signal, characterized by comprising to output the temperature information in accordance with the output signal of the variable pulse generator 9 the semiconductor device according.
  15. 前記可変パルス発生器は、 The variable pulse generator,
    前記第2のCPUから供給される参照値を保持するレジスタと、 A register for holding a reference value supplied from the second CPU,
    クロック信号をカウントするカウンタと、 A counter for counting the clock signal,
    前記レジスタからの前記参照値と前記カウンタからのカウント値を比較し、前記パルス信号を出力する比較器とを具備することを特徴とする請求項14記載の半導体装置。 Comparing the count value from the counter and the reference value from the register, a semiconductor device according to claim 14, characterized in that it comprises a comparator for outputting the pulse signal.
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