JP2004272794A - Control device and control method capable of external synchronization - Google Patents

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JP2004272794A
JP2004272794A JP2003065436A JP2003065436A JP2004272794A JP 2004272794 A JP2004272794 A JP 2004272794A JP 2003065436 A JP2003065436 A JP 2003065436A JP 2003065436 A JP2003065436 A JP 2003065436A JP 2004272794 A JP2004272794 A JP 2004272794A
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interrupt
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synchronization
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JP2003065436A
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Inventor
Mitsunori Kuzushima
光則 葛島
Original Assignee
Yaskawa Electric Corp
株式会社安川電機
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Abstract

PROBLEM TO BE SOLVED: To execute control processing synchronous with a synchronizing signal from an upper device without considering a clock difference.
SOLUTION: A control device capable of external synchronization comprises means for generating a synchronous interrupt signal, means for generating control period signals for periodic control processing, means for generating a control interrupt signal, means for inputting data from an upper device and outputting data to the upper device, a synchronous interrupt handling part, and a control interrupt handling part. The synchronous interrupt handling part starts the control period signal generating means to generate the control interrupt signal and thereby execute control interrupt handling synchronous with an external synchronizing signal.
COPYRIGHT: (C)2004,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、上位装置など外部からの同期信号に同期して制御処理を行う機能を有する制御装置とその制御方法に関する。 The present invention relates to a control apparatus and a control method having a function of performing synchronization with the control processing to the synchronization signal from the external such as the host controller.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来の制御装置について、図を用いて説明する。 A conventional control apparatus will be described with reference to FIG. 図5は、従来の制御装置の構成を示すブロック図であり、図6は、その動作を説明するタイムチャートである。 Figure 5 is a block diagram showing a configuration of a conventional control device, FIG. 6 is a time chart for explaining the operation thereof.
図5において、1は上位装置であり、外部に同期信号を出力する機能と、外部へデータを出力する機能と、外部からデータを入力する機能を有している。 5, 1 is a host device, and a function of outputting a synchronizing signal to the outside, a function of outputting data to the outside, a function of inputting data from the outside. 10は水晶発振子であり、クロックを生成する。 10 is a crystal oscillator to generate a clock. 11は同期信号発生回路であり、水晶発振子10からのクロックを元に定周期に信号を生成し外部に出力する。 11 is a synchronous signal generating circuit generates a signal to the fixed cycle based on the clock from the crystal oscillator 10 and outputs it to the outside. 12は入出力回路であり、制御装置にデータを出力し、制御装置からデータを入力する。 12 is a input-output circuit, outputs the data to the control device, to input data from the control device. S10は同期信号であり、同期信号発生回路11で定周期に生成される。 S10 is a sync signal is generated at a constant cycle by the synchronization signal generation circuit 11. S11は入出力データで、入出力回路12を介して制御装置と授受される。 S11, input and output data are exchanged with the controller via the input-output circuit 12.
2は制御装置で、CPUと、割込回路と、入出力回路と、同期調整付制御周期発生回路から構成される。 2 is a control unit, a CPU, the interrupt circuit, input consists synchronization adjustment with control period generator circuit. 20はCPUであり、水晶発振子からのクロック信号で動作する。 20 is a CPU, and operates by the clock signal from the crystal oscillator. また、割込回路から同期割込信号が入力されると同期割込処理部を実行し、割込回路から制御割込信号が入力されると制御割込処理部を実行する。 Further, to perform synchronization interrupt processing unit a synchronization interrupt signal is input from the interrupt circuit, executes a control interrupt processing unit and the control interrupt signal is input from the interrupt circuit. 21は割込回路であり、上位装置からの同期信号S10が入力されると、同期割込信号を生成しCPU20へ出力する。 21 is an interrupt circuit, the synchronization signal S10 is input from the host device, generates a synchronous interrupt signal output to the CPU 20. また、同期調整付制御周期発生回路から信号が入力されると、制御割込信号を生成しCPU20へ出力する。 Further, when the signal from the synchronization adjustment with control period generation circuit is input, and generates a control interrupt signal output to the CPU 20. 22は水晶発振子であり、クロックを生成する。 22 is a crystal oscillator to generate a clock. 23は入出力回路であり、上位装置にデータを出力し、上位装置からデータを入力する。 23 is a input-output circuit, outputs the data to the host device, to input data from the host device. 24は同期割込処理部であり、入出力データS11の処理を行う。 24 is a synchronous interrupt processing unit performs processing of input and output data S11. 25は制御割込処理部であり、位置制御、速度制御、トルク制御などの処理を行う。 25 is a control interruption process section, position control, speed control, the processing such as the torque control performed. 27は同期調整付制御周期発生回路であり、上位装置からの同期信号S10が入力された時点から水晶発振子22からのクロックを元に定周期に信号を生成し出力する。 27 is a synchronization adjustment with control period generator circuit, clock generates a signal to the fixed cycle based on the output from the time when the synchronization signal S10 from the higher-level device is input from the crystal oscillator 22. すなわち、上位装置で定周期に生成される同期信号S10が入力されると、同期調整付制御周期発生回路は制御周期信号を出力すると同時に、水晶発振子22からのクロックの計測を開始し、予め設定された周期に達すると制御周期信号を出力し、水晶発振子22からのクロックの計測を開始する。 That is, when the synchronization signal S10 is input that is generated periodic in the upper apparatus, and at the same time synchronization adjustment with control period generation circuit outputs the control period signal, and starts measuring the clock from the crystal oscillator 22, in advance It outputs a control period signal reaches a set period, starts measuring a clock from the crystal oscillator 22. この動作を繰り返し行うことで定周期に信号を生成する。 Generating a signal to the constant cycle by repeating this operation. S20は同期割込信号であり、上位からの同期信号S10が入力された時に割込回路21で生成される。 S20 is a sync interrupt signal is generated by the interrupt circuit 21 when the synchronization signal S10 from the upper is input. S21は制御割込信号であり、同期調整付制御周期発生回路27からの制御周期信号が入力された時に割込回路21で生成される。 S21 denotes a control interrupt signal is generated by the interrupt circuit 21 when the control period signal from the synchronization adjustment with control period generator circuit 27 is input. S22は制御周期信号であり、同期調整付制御周期発生回路27で生成される。 S22, a control period signal is generated by the synchronization adjustment with control period generator circuit 27.
図6において、上位装置で定周期に生成される同期信号S10が入力されると、割込回路21で同期割込信号が生成され、CPU20にて同期割込処理部が実行される。 6, when the synchronization signal S10 is input that is generated periodic in the higher-level device, synchronization interrupt signal is generated by the interrupt circuit 21, synchronization interrupt processor is executed by CPU 20. また、同期調整付制御周期発生回路が起動され、制御周期信号S22より割込回路21で制御割込信号が生成され、CPU20にて制御割込処理部が実行される。 Also be activated synchronization adjustment with control period generator circuit, the control interrupt signal in the interrupt circuit 21 from control period signal S22 is generated, the control interrupt processing unit is executed by CPU 20. この例では、上位からの同期信号S10および同期割込信号S20は400μsごとに生成され、制御割込信号S21は100μsごとに生成されるものとする。 In this example, the synchronization signal S10 and sync interruption signal S20 from the higher-level is generated for each 400 .mu.s, the control interrupt signal S21 shall be generated for each 100 [mu] s. すなわち、同期信号周期である400μsごとに同期割込処理が実行され、400μsの間に100μs周期の制御割込信号により制御割込処理が計4回実行される。 That is, synchronization interrupt processing every 400μs is a synchronization signal period is performed, the control interrupt processing by a control interrupt signal 100μs period between 400μs is performed four times. 一般にクロックに使用する水晶発振子の精度は100ppm程度であるため、上位装置1で使用している水晶発振子10と制御装置2で使用している水晶発振子22の誤差は最大200ppmである。 Generally the accuracy of the crystal oscillator to be used in clock for is about 100 ppm, the error of the crystal oscillator 22 using a crystal oscillator 10 using the host controller 1 in the control unit 2 is the maximum 200 ppm. よって、1/5000の誤差となる。 Therefore, it is an error of 1/5000. 400μsでは、400μs±0.08μsとなる。 In 400μs, a 400μs ± 0.08μs. 上位装置の同期信号を生成しているクロックが制御装置の制御周期信号を生成しているクロックよりも速い場合は、400μs間に100μsの制御周期信号は4回しか生成されず、それ以上は生成されないため、制御割込処理は正常に計4回実行される。 If clock generated synchronization signals of the host device is faster than the clock that generates a control period signal of the control device, the control period signal 100μs between 400μs is not generated or 4 once, more is produced because it is not, the control interrupt processing is executed normally four times. 一方、上位装置の同期信号を生成しているクロックが制御装置の制御周期信号を生成しているクロックよりも遅い場合は、時刻Dのようになり、上位からの同期信号が入力される前に、5回目の制御周期信号が生成され、400μs間では本来4回実行されるべき制御割込処理が5回実行されることになる。 On the other hand, if the clock that is generating the synchronization signals of the host device is slower than the clock that generates a control period signal of the controller is as shown in time D, and before the synchronizing signal from the host is input , it is generated fifth control period signal, so that the control interrupt process to be executed originally 4 times in between 400μs is performed five times.
また、上位装置で定周期に生成される同期信号S10が入力されると、同期割込信号と制御割込信号が生成されるが、一般的に同期割込処理の方が制御割込処理より割込優先順位が高いので、同期割込処理が先に実行され、制御割込処理は同期割込処理が完了するまで待たされる。 Further, the synchronization signal S10 is input that is generated periodic in the higher-level device, but the synchronization interrupt signal and the control interruption signal is generated, it generally synchronous interrupt process from the control interrupt process because of the high interruption priority, synchronization interrupt processing is executed first, the control interrupt processing is kept waiting until the synchronization interrupt processing is completed. この例では、同期割込処理の実行時間は20μsとする。 In this example, the execution time of the synchronous interrupt process is set to 20 .mu.s. 本来は、制御割込処理に許される最大処理時間は、制御周期である100μsであるが、時刻Cのように、上位装置で定周期に生成される同期信号S10が入力された1回目の制御割込処理の場合は、制御周期100μsから同期割込処理の実行時間20μsを減算した80μsが許される最大処理時間となる。 Originally, the maximum processing time allowed control interrupt processing is a 100μs is control cycle, as the time C, 1 st control the synchronization signal S10 generated in the fixed cycle is input by the higher-level device If the interrupt processing, the maximum processing time 80μs obtained by subtracting the execution time 20μs synchronization interrupt processing control period 100μs is permitted. 従って、2回目から4回目の制御割込処理に許される最大処理時間は、100μsであるにもかかわらず、1回目の制御割込処理に許される最大処理時間が80μsであるため、1回目の制御割込処理に許される最大処理時間80μsで完了するような処理に押さえる必要がある。 Therefore, the maximum processing time allowed from the second to the fourth control interruption process, despite the 100 [mu] s, for maximum processing time allowed for first control interruption process is 80 [mu] s, first it is necessary to suppress the process to complete in a maximum processing time 80μs allowed to control the interruption process.
このように、従来の制御装置は、上位装置の同期信号を生成しているクロックと制御装置の制御周期信号を生成しているクロックの差を意識し、上位装置の同期信号を生成しているクロックが制御装置の制御周期信号を生成しているクロックよりも速くなるようにし、また、制御割込処理部が制御処理周期から同期割込処理に要する処理時間を減算した時間内に完了するようにしているのである(例えば、特許文献1参照)。 Thus, the conventional control device, conscious difference clock generated control period signal of the clock and the control unit generating the synchronization signals of the host device, and generates a sync signal of the host device clock to be faster than the clock that generates a control period signal of the control device and, to complete the control interrupt processing unit control processing cycle from the synchronization interrupt processing requires processing time in the subtraction time than it is in (e.g., see Patent Document 1).
【0003】 [0003]
【特許文献1】 [Patent Document 1]
特開平11−259105号公報【特許文献2】 JP 11-259105 [Patent Document 2]
特開2002−333905号公報【0004】 Japanese Unexamined Patent Publication No. 2002-333905 Publication [0004]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、従来の制御装置は、上位装置の同期信号を生成しているクロックが制御装置の制御周期信号を生成しているクロックよりも速くなるような上位装置との組み合わせになるように意識しなければならず、故障時の交換などが煩わしかった。 However, the conventional control device, be aware to be a combination of a made such high-level equipment faster than the clock that generates a control cycle signal to generate a synchronization signal and a clock control unit of the host device Banara not a, such as failure at the time of the exchange was troublesome. 万一、上位装置の同期信号を生成しているクロックが制御装置の制御周期信号を生成しているクロックよりも遅い制御装置と上位装置を組み合わせると、上位装置からの同期信号に同期して制御処理を実行できないという問題があった。 Should Combining slow control device and the host device than the clock that generates a control cycle signal to generate a synchronization signal and a clock control unit of the host device, in synchronization with the control to the sync signal from the host apparatus there is a problem that can not be executed processing. また、制御処理に許される最大処理時間は、制御周期であるにもかかわらず、制御周期から上位装置からの同期信号入力時に実行される同期割込処理に要する処理時間を減算したものとなるので、CPUの性能を最大限に生かせないというような問題も抱えていた。 The maximum processing time allowed in the control process, the control cycle is despite, because the processing time required for synchronous interrupt processing executed by the control cycle at the time of the synchronization signal input from the host device becomes the result of the subtraction of , it had also faced problems such as that it Ikase to maximize the performance of the CPU.
そこで、本発明はこのような問題点に鑑みてなされたものであり、上位装置の同期信号を生成しているクロックと制御装置の制御周期信号を生成しているクロックの差を意識せずに上位装置からの同期信号に同期して制御処理を実行することができるとともに、制御処理に許される最大処理時間は制御周期とし、CPUの性能を最大限に生かすことができる制御装置と制御方法を提供することを目的とする。 The present invention has been made in view of such problems, without considering the difference in clock generated control period signal and generates a synchronization signal and a clock control unit of the host device it is possible to perform a synchronization with the control processing to the synchronization signal from the host device, the maximum processing time allowed in the control process is a control cycle, the control device and the control method capable to utilize the performance of the CPU to maximize an object of the present invention is to provide.
【0005】 [0005]
【課題を解決するための手段】 In order to solve the problems]
上記問題を解決するため、本発明は、次のように構成したのである。 To solve the above problems, the present invention is of the following structure.
請求項1に記載の発明は、上位装置など外部から定周期に出力される同期信号が入力されると同期割込信号を生成する手段と、定周期に制御処理を行うための制御周期信号を生成する手段と、前記制御周期信号が入力されると制御割込信号を生成する手段と、上位装置からデータを入力し上位装置にデータを出力する手段と、前記同期割込信号が入力されると同期割込処理を実行する同期割込処理部と、前記制御割込信号が入力されると制御割込処理を実行する制御割込処理部とを備えた制御装置において、前記同期割込処理部において前記制御周期信号を生成する手段を起動し、前記制御割込信号を生成することにより、外部からの同期信号に同期して制御割込処理を実行させることを特徴とするものである。 Invention according to claim 1, means for generating a synchronization interrupt signal when the synchronization signal is input to be output from the external such as the higher-level device to the fixed cycle, the control period signal for controlling the processing in a fixed period means for generating, means for generating a control interrupt signal the control period signal, and outputting the data to the input to the high-level equipment data from a host device, said synchronization interrupt signal is input in the control apparatus having the synchronized interrupt processing unit for performing synchronization interrupt processing, a control interruption process section said control interrupt signal performs the control interrupt processing is input, the synchronization interrupt processing start device for generating the control period signal in part, by generating the control interrupt signals, it is characterized in that to execute synchronously controlled interrupt processing the synchronization signal from the outside.
このようになっているため、上位装置の同期信号を生成しているクロックと制御装置の制御周期信号を生成しているクロックの差を意識することなく、上位装置など外部からの同期信号に同期して制御処理を行うことができる。 Since that is in this way, without being conscious of the difference of the clock generating the control period signal and generates a synchronization signal and a clock control unit of the host device, synchronized with the synchronizing signal from the external such as the higher-level device to the control process can be performed. また、制御処理に許される最大処理時間が制御周期となり、CPUの性能を最大限に生かすことができる。 The maximum processing time allowed in the control process is a control cycle, the performance of the CPU can take full advantage.
また、請求項2に記載の発明は、前記同期割込処理部において処理時間調整処理を実行することにより、同期割込処理に要する処理時間を一定にすることを特徴とするものである。 The invention according to claim 2, by executing the processing time adjustment process in the synchronous interrupt processing unit, and is characterized in that the predetermined processing time required for the synchronous interrupt process.
このようになっているため、同期割込処理において条件判断がある場合、その条件の成立如何によって実行される処理の内容が変わっても、同期割込処理に要する処理時間を一定にすることができ、制御処理周期を一定に保つことができる。 Since the like this, when there is a condition determined in synchronization interrupt process, even if the content of the processing performed by established whether the condition is changed, to be a constant processing time required for synchronous interrupt processing can, it is possible to keep the control period to be constant.
また、請求項3に記載の発明は、上位装置など外部から定周期に出力される同期信号が入力されると同期割込信号を生成する手段と、定周期に制御処理を行うための制御周期信号を生成する手段と、前記制御周期信号が入力されると制御割込信号を生成する手段と、上位装置からデータを入力し上位装置にデータを出力する手段と、前記同期割込信号が入力されると同期割込処理を実行する同期割込処理部と、前記制御割込信号が入力されると制御割込処理を実行する制御割込処理部とを備えた制御装置の制御方法において、上位装置で定周期に生成される同期信号(S10)を割込み回路(21)へ入力し、割込回路21で同期割込信号(S20)を生成し、制御周期発生回路を起動して制御周期発生回路から制御周期信号(S22)を割 In the invention, the control period for performing means for generating a synchronization interrupt signal when the synchronization signal output from the external such as the higher-level device to the constant interval is input, the control process to a constant period according to claim 3 means for generating a signal, means for generating a control interrupt signal the control period signal, and outputting the data to the input to the high-level equipment data from a host device, said synchronization interrupt signal is input the control method of the control device provided with synchronous interrupt processing unit for performing synchronization interrupt processing when it is, and a control interruption process section said control interrupt signal performs the control interrupt processing is input, type synchronization signal generated in the periodic the upper device (S10) to the interrupt circuit (21) generates a synchronous interrupt signal (S20) in the interrupt circuit 21, the control period to start the control period generator circuit dividing the control period signal (S22) from generator 回路(21)へ出力し、割込回路(21)は制御割込信号(S21)と同期割込信号(S20)を生成しCPU(20)へ出力し、同期割込処理部で制御割込処理を起動する制御周期発生回路をソフトウェアで起動することを特徴とするものである。 Output to the circuit (21), an interrupt circuit (21) outputs to generate a control interrupt signal (S21) and synchronization interrupt signal (S20) CPU (20), the control interrupts the synchronous interrupt processing unit it is characterized in that starting the control cycle generating circuit to start the process with software.
また、請求項4に記載の発明は、同期割込処理部で実行される同期割込処理は、入出力データ(S11)の処理を行うステップ(ステップ1)と、条件の成立如何を判断するステップ(ステップ2)と、条件が成立している場合は、条件成立時の処理を行うステップ(ステップ3)と、処理時間調整値に0を設定しておくステップ(ステップ30)と条件が成立していない場合は、条件不成立時の処理を行うステップ(ステップ4)と、処理時間調整値に条件成立時の処理時間から条件不成立時の処理時間を減算したものを設定するステップ(ステップ40)と、処理時間調整値が0の場合は次のステップに進み、0以外の場合は処理時間調整値分に相当するダミー命令を実行するステップ(ステップ5)と、制御周期発生回路を起動するス The invention according to claim 4, synchronization interrupt processing executed by the synchronous interrupt processing unit determines that performing the processing of input and output data (S11) (Step 1), the establishment whether the conditions step (step 2), if the condition is satisfied, the step of performing a process when the condition is met (step 3), the step of setting the zero processing time adjustment value (step 30) and the condition is satisfied is If not, the step of performing processing when the condition is not satisfied (step 4) and, setting a minus the processing time when the condition is not satisfied from the processing time when the condition is met in the processing time adjustment value (step 40) If, scan if the processing time adjustment value is 0 processing proceeds to the next step, starting with step otherwise 0 is executing a dummy instruction corresponding to the processing time adjustment value min (step 5), the control period generator circuit ップ(ステップ6)からなることを特徴とするものである。 And it is characterized in that consist-up (step 6).
また、請求項5に記載の発明は、条件成立時の処理時間が条件不成立時の処理時間より短い場合は、処理時間調整値を設定するステップ(ステップ40)で処理時間調整値に0を設定し、処理時間調整値に0を設定するステップ(ステップ30)で条件不成立時の処理時間から条件成立時の処理時間を減算したものを設定するものである。 The invention described in Claim 5, if the processing time when the condition is met is shorter than the processing time for conditions not satisfied, set to 0 in the processing time adjustment value at the step (step 40) for setting the processing time adjustment value and it is used for setting the minus the processing time when the condition is met from the processing time when the condition is not satisfied in step (step 30) to set the zero processing time adjustment value.
【0006】 [0006]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の具体的実施例を図に基づいて説明する。 Hereinafter, specific examples of the present invention will be described with reference to FIG. (第1実施例)図1は、本発明の制御装置の構成を示すブロック図である。 (First Embodiment) FIG. 1 is a block diagram showing a configuration of a control apparatus of the present invention. 図1において、1は上位装置であり、外部に同期信号を出力する機能と、外部へデータを出力する機能と、外部からデータを入力する機能を有している。 In Figure 1, 1 is a host device, and a function of outputting a synchronizing signal to the outside, a function of outputting data to the outside, a function of inputting data from the outside. 10は水晶発振子であり、クロックを生成する。 10 is a crystal oscillator to generate a clock. 11は同期信号発生回路であり、水晶発振子10からのクロックを元に定周期に信号を生成し外部に出力する。 11 is a synchronous signal generating circuit generates a signal to the fixed cycle based on the clock from the crystal oscillator 10 and outputs it to the outside. 12は入出力回路であり、制御装置にデータを出力し、制御装置からデータを入力する。 12 is a input-output circuit, outputs the data to the control device, to input data from the control device. S10は同期信号であり、同期信号発生回路11で定周期に生成される。 S10 is a sync signal is generated at a constant cycle by the synchronization signal generation circuit 11. S11は入出力データで、入出力回路12を介して制御装置と授受される。 S11, input and output data are exchanged with the controller via the input-output circuit 12.
2は制御装置で、CPUと、割込回路と、入出力回路と、制御周期発生回路から構成される。 2 is a control unit, a CPU, the interrupt circuit, input a control cycle generating circuit. 20はCPUであり、水晶発振子からのクロック信号で動作する。 20 is a CPU, and operates by the clock signal from the crystal oscillator. また、割込回路から同期割込信号が入力されると同期割込処理部を実行し、割込回路から制御割込信号が入力されると制御割込処理部を実行する。 Further, to perform synchronization interrupt processing unit a synchronization interrupt signal is input from the interrupt circuit, executes a control interrupt processing unit and the control interrupt signal is input from the interrupt circuit. 21は割込回路であり、上位装置からの同期信号S10が入力されると、同期割込信号を生成しCPU20へ出力する。 21 is an interrupt circuit, the synchronization signal S10 is input from the host device, generates a synchronous interrupt signal output to the CPU 20. また、制御周期発生回路から信号が入力されると、制御割込信号を生成しCPU20へ出力する。 Further, when a signal is input from the control cycle generating circuit generates a control interrupt signal output to the CPU 20. 22は水晶発振子であり、クロックを生成する。 22 is a crystal oscillator to generate a clock. 23は入出力回路であり、上位装置にデータを出力し、上位装置からデータを入力する。 23 is a input-output circuit, outputs the data to the host device, to input data from the host device. 24は同期割込処理部であり、入出力データS11の処理を行い、制御周期発生回路を起動する。 24 is a synchronous interrupt processing unit performs processing of input and output data S11, starts the control cycle generating circuit. 25は制御割込処理部であり、位置制御、速度制御、トルク制御などの処理を行う。 25 is a control interruption process section, position control, speed control, the processing such as the torque control performed. 26は制御周期発生回路であり、同期割込処理部から起動され、起動された時点から水晶発振子22からのクロックを元に定周期に信号を生成し出力する。 26 is a control cycle generating circuit is activated from the synchronization interrupt processing unit generates a signal to the fixed cycle based on the clock from the crystal oscillator 22 when it is started to output. すなわち、同期割込処理部から起動されると、制御周期発生回路は制御周期信号を出力すると同時に、水晶発振子22からのクロックの計測を開始し、予め設定された周期に達すると制御周期信号を出力し、水晶発振子22からのクロックの計測を開始する。 That is, when activated from the synchronous interrupt processing unit, at the same time control period generation circuit outputs the control period signal, and starts measuring the clock from the crystal oscillator 22, a control cycle signal reaches a preset period output, and starts the measurement of the clock from the crystal oscillator 22. この動作を繰り返し行うことで定周期に信号を生成する。 Generating a signal to the constant cycle by repeating this operation. S20は同期割込信号であり、上位からの同期信号S10が入力された時に割込回路21で生成される。 S20 is a sync interrupt signal is generated by the interrupt circuit 21 when the synchronization signal S10 from the upper is input. S21は制御割込信号であり、制御周期発生回路26からの制御周期信号が入力された時に割込回路21で生成される。 S21 denotes a control interrupt signal is generated by the interrupt circuit 21 when the control period signal from the control period generator circuit 26 is input. S22は制御周期信号であり、制御周期発生回路26で生成される。 S22, a control period signal, generated by the control period generator circuit 26.
図2は、上位装置で定周期に生成される同期信号S10が入力された時のソフトウェアの動作を説明した図である。 Figure 2 is a diagram for explaining the operation of the software when the synchronization signal S10 generated in the fixed cycle in the higher-level device is input. 図2において、上位装置で定周期に生成される同期信号S10が入力されると、割込回路21で同期割込信号S20が生成され、CPU20にて同期割込処理部が実行される。 2, when the synchronization signal S10 is input that is generated periodic in the higher-level device, synchronization interrupt signal S20 is generated by the interrupt circuit 21, synchronization interrupt processor is executed by CPU 20. 同期割込処理部で実行される同期割込処理は、まず、入出力データS11の処理を行う(ステート10)。 Synchronization interrupt processing executed by the synchronous interrupt processing unit first performs the processing of input and output data S11 (state 10). 入出力データには、制御装置が入力する指令データと、制御装置が出力するフィードバックデータから構成される。 The input and output data, and command data control device inputs, and a feedback data control device outputs. 指令データには、位置指令、速度指令、トルク指令などがある。 The command data, and the like position command, speed command, a torque command. また、フィードバックデータには現在位置、現在速度などがある。 Further, the current position in the feedback data, and the like current speed. 次に制御周期発生回路を起動する(ステート11)。 Then starting the control cycle generating circuit (state 11). 制御周期発生回路が起動されると、制御周期発生回路から制御周期信号S22が出力され、割込回路21より制御割込信号S21が生成され、CPU20にて制御割込処理部が実行される。 When the control cycle generating circuit is activated, the output control period signal S22 from the control period generator circuit, a control interruption signal S21 from the interrupt circuit 21 is generated, the control interrupt processing unit is executed by CPU 20. 制御割込処理部では、位置制御、速度制御、トルク制御などの制御処理を行う(ステート20)。 The control interruption processing unit, position control, speed control, the control processing such as torque control performed (state 20).
このように、上位装置で定周期に生成される同期信号S10が入力された時に実行される同期割込処理部で、制御割込処理を起動する制御周期発生回路をソフトウェアで起動することにより、上位装置の同期信号を生成しているクロックが制御装置の制御周期信号を生成しているクロックよりも遅い場合でも上位装置からの同期信号に同期して制御処理を実行することができる。 Thus, in the synchronous interrupt processing unit for synchronizing signal S10 generated in the fixed cycle in the upper apparatus is executed when it is entered, by activating a control cycle generating circuit to start the control interrupt processing by software, can be performed in synchronization with the control processing to the synchronization signal from the host device even if slower than the clock that generates a control cycle signal to generate a synchronization signal and a clock control unit of the host device.
【0007】 [0007]
(第2実施例)次に、本発明の第2の具体的な実施の形態について図面を参照して説明する。 (Second Embodiment) Next explained is the second specific embodiment of the present invention with reference to the drawings. 本発明の実施の形態における構成を示すブロック図は図1と同じである。 Block diagram showing the configuration in the embodiment of the present invention is the same as FIG. 第1の実施の形態と第2の実施の形態の違いはソフトウェアの動作である。 The difference of the first embodiment and the second embodiment is the operation of the software.
図3は、本発明の制御装置の第2実施例の動作を示すタイムチャートである。 Figure 3 is a time chart showing the operation of the second embodiment of the control apparatus of the present invention. 図3において、上位装置で定周期に生成される同期信号S10が入力されると、割込回路21で同期割込信号S20が生成され、CPU20にて同期割込処理部が起動され、同期割込処理が実行される。 3, when the synchronization signal S10 is input that is generated periodic in the higher-level device, synchronization interrupt signal S20 is generated by the interrupt circuit 21 is activated synchronous interrupt processor in CPU 20, the synchronization split write processing is executed. 一般に、同期割込処理は条件判断がない場合は、同期割込処理に要する処理時間は一定であるが、条件判断があるとその条件の成立如何によって同期割込処理に要する処理時間は変わってくる。 In general, if there is no synchronization interrupt processing condition determination is a constant processing time required for synchronization interrupt processing, if there is a condition judgment processing time required by the established whether the conditions in synchronous interrupt processing is changed come. この同期割込処理で制御周期発生回路が起動され、制御周期信号S22より割込回路21で制御割込信号が生成され、CPU20にて制御割込処理部が実行される。 The control period generator circuit in synchronization interrupt processing is started, the control interrupt signal in the interrupt circuit 21 from control period signal S22 is generated, the control interrupt processing unit is executed by CPU 20. この例では、上位からの同期信号S10および同期割込信号S20は400μsごとに生成され、制御割込信号S21は100μsごとに生成されるものとする。 In this example, the synchronization signal S10 and sync interruption signal S20 from the higher-level is generated for each 400 .mu.s, the control interrupt signal S21 shall be generated for each 100 [mu] s. また、同期割込処理部で実行される同期割込処理は一定ではなく、条件成立時は20μs、不成立時は10μsとする。 Further, instead of the constant synchronous interrupt processing executed by the synchronous interrupt processing unit, when the condition is met is 20 .mu.s, when not satisfied and 10 [mu] s. 図3における時刻Aのように、上位からの同期信号により起動される同期割込処理が条件不成立の場合を実行すると、制御周期発生回路を介して発生する制御割込信号の周期は90μsとなる。 As in the time A in FIG. 3, the synchronization interrupt process started by the synchronizing signal from the host to execute if the condition is not established, the period of the control interrupt signals generated via the control cycle generating circuit is 90μs . また、図3における時刻Bのように、次の同期割込処理が条件成立の場合を実行すると、制御周期発生回路を介して発生する制御割込信号の周期は110μsとなる。 Further, as the time B in FIG. 3, when the next synchronization interrupt process to execute when the conditions are satisfied, the period of the control interrupt signals generated via the control period generation circuit becomes 110Myuesu. このように同期割込処理に条件判断がある場合は、同期割込処理に要する処理時間が条件判断の成立如何によって変わり、その結果、制御割込処理が実行される制御処理周期が変わるため、一般的に制御精度が劣化する。 Since in this manner when there is a conditional judgment to the synchronous interrupt process, it depends established whether the synchronization interrupt processing requires processing time condition decision, as a result, vary the control processing cycle of the control interruption process is executed, generally control accuracy is deteriorated. このため、同期割込処理において、同期割込処理に条件判断がある場合は、制御周期発生回路を起動する前に処理時間調整処理を行い、同期割込処理の条件判断の成立如何にかかわらず、同期割込処理に要する処理時間を一定にするようにした。 Therefore, the synchronous interrupt process, if there is a conditional judgment to the synchronous interrupt process, a process time adjustment process before starting the control period generator, regardless satisfied whether the condition judgment of the synchronization interrupt processing and such that a constant processing time required for synchronous interrupt processing.
図4は、この同期割込処理に条件判断がある場合の動作手順を説明したフローチャートである。 Figure 4 is a flowchart for explaining the operation procedure when a condition determined in the synchronous interrupt process. 図4において、第1の実施例と異なるのは、ステップ2からステップ5があることである。 4 differs from the first embodiment is that Step 2 is the step 5. 図4において、同期割込処理部で実行される同期割込処理は、まず、入出力データS11の処理を行う(ステップ1)。 4, synchronization interrupt processing executed by the synchronous interrupt processing unit first performs the processing of input and output data S11 (Step 1). 次に条件の成立如何を判断する処理を行う(ステップ2)。 Then it performs a process to determine establishment whether conditions (step 2). 条件が成立している場合は、条件成立時の処理を行う(ステップ3)。 If the condition is satisfied, it performs processing when the condition is met (Step 3). そして、処理時間調整値に0を設定しておく(ステップ30)。 Then, setting the zero processing time adjustment value (step 30). 条件が成立していない場合は、条件不成立時の処理を行う(ステップ4)。 If the condition is not satisfied, performs the processing at the time condition is not satisfied (Step 4). そして、処理時間調整値に条件成立時の処理時間から条件不成立時の処理時間を減算したものを設定する(ステップ40)。 Then, set the minus the processing time when the condition is not satisfied from the processing time when the condition is met in the processing time adjustment value (step 40). 次に、処理時間調整処理を実行する(ステップ5)。 Then, to execute the processing time adjustment process (Step 5). 具体的には、処理時間調整値が0の場合は次のステップに進み、0以外の場合は処理時間調整値分に相当するダミー命令を実行する。 Specifically, if the processing time adjustment value is 0 processing proceeds to the next step, otherwise 0 executes a dummy instruction corresponding to the processing time adjustment value min. 最後に、制御周期発生回路を起動する(ステップ6)。 Finally, it activates the control period generator circuit (step 6). なお、本実施例では、条件成立時の処理時間が条件不成立時の処理時間より長い場合を想定したが、逆の場合は、ステップ40で処理時間調整値に0を設定し、ステップ30で条件不成立時の処理時間から条件成立時の処理時間を減算したものを設定すればよい。 In this embodiment, although processing time when the condition is met is assumed longer than the processing time for condition is not satisfied, in the opposite case, 0 is set to the processing time adjustment value at the step 40, the condition in step 30 the processing time when the condition is met from the processing time for not satisfied may be set obtained by subtracting.
このように、同期割込処理において、条件判断がある場合は、制御周期発生回路を起動する前に処理時間調整処理を行うことにより、同期割込処理の条件判断の成立如何にかかわらず、同期割込処理に要する処理時間を一定にすることができ、その結果、制御割込処理が実行される制御処理周期を一定に保つことができる。 Thus, in the synchronous interrupt process, if there is a conditional judgment, by performing the processing time adjustment process before starting the control period generator, regardless satisfied whether the condition judgment of the synchronization interrupt processing, synchronization can be made constant processing time required for the interrupt processing, a result, it is possible to keep the control period to control interruption process is performed at a constant.
【0008】 [0008]
【発明の効果】 【Effect of the invention】
以上述べたように、本発明によれば、上位装置の同期信号を生成しているクロックと制御装置の制御周期信号を生成しているクロックの差を意識せずに上位装置からの同期信号に同期して制御処理を実行することができ、制御処理に許される最大処理時間を増加させることでCPUの性能を最大限に生かすことができるという効果がある。 Above As mentioned, according to the present invention, the synchronization signal from the higher-level device without being aware of differences in clock generated control period signal and generates a synchronization signal and a clock control unit of the host device can run synchronously control process, there is an effect that it is possible to maximize the performance of the CPU at increasing the maximum processing time allowed for the control process.
また、処理時間調整を行うことにより、上位装置からの同期信号入力時に実行される同期割込処理において実行される処理の内容が変わっても、制御処理周期を一定に保つことができるという効果がある。 Further, by performing the processing time adjustment, the effect that even if the contents of the process executed in the synchronous interrupt process executed at the time of the synchronization signal input from the host device is changed, it is possible to keep the control period to be constant is there.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の制御装置の第1実施例の構成を示すブロック図【図2】第1実施例のソフトウェア動作を示す説明図【図3】本発明の制御装置の第2実施例の動作を示すタイムチャート【図4】第2実施例の動作手順を示すフローチャート【図5】従来の制御装置の構成を示すブロック図【図6】従来の制御装置の動作を説明するタイムチャート【符号の説明】 Block diagram showing the configuration of a first embodiment of the control apparatus of the present invention; FIG 2 shows a second embodiment of the control device of illustration the present invention; FIG indicating the software operation of the first embodiment time charts [code describing the operation of the block diagram FIG. 6 conventional control device, showing a configuration of the flow chart Figure 5 conventional control system showing the operation procedure of the second embodiment the time chart Figure 4 showing an operation description of]
1 上位装置2 制御装置10 水晶発振子11 同期信号発生回路12 入出力回路20 CPU 1 host device 2 the control device 10 crystal oscillator 11 synchronizing signal generating circuit 12 input-output circuit 20 CPU
21 割込回路22 水晶発振子23 入出力回路24 同期割込処理部25 制御割込処理部26 制御周期発生回路27 同期調整付制御周期発生回路S10 同期信号S11 入出力データS20 同期割込信号S21 制御割込信号S22 制御周期信号 21 interrupt circuit 22 crystal oscillator 23 output circuit 24 synchronous interrupt processing unit 25 controls the interruption processing unit 26 control period generator circuit 27 synchronization adjustment with control period generator circuit S10 synchronizing signal S11 output data S20 synchronization interrupt signal S21 control the interrupt signal S22 control cycle signal

Claims (5)

  1. 上位装置など外部から定周期に出力される同期信号が入力されると同期割込信号を生成する手段と、定周期に制御処理を行うための制御周期信号を生成する手段と、前記制御周期信号が入力されると制御割込信号を生成する手段と、上位装置からデータを入力し上位装置にデータを出力する手段と、前記同期割込信号が入力されると同期割込処理を実行する同期割込処理部と、前記制御割込信号が入力されると制御割込処理を実行する制御割込処理部とを備えた制御装置において、 It means for generating a synchronization interrupt signal when the synchronization signal is input to be output from the external such as the higher-level device to the fixed-cycle, means for generating a control period signal for controlling the process in a fixed cycle, the control period signal There means for generating a control interrupt signal to be input, and outputting the data to the input to the high-level equipment data from the host device, the synchronization executing the the sync interrupt signal is inputted synchronous interrupt processing in the control apparatus having a interrupt processing unit, and a control interruption process section said control interrupt signal performs the control interrupt processing is input,
    前記同期割込処理部において前記制御周期信号を生成する手段を起動し、前記制御割込信号を生成することにより、外部からの同期信号に同期して制御割込処理を実行させることを特徴とする外部同期可能な制御装置。 Start device for generating the control period signal in said synchronization interrupt processing unit, by generating the control interrupt signal, and characterized in that to execute synchronously controlled interrupt processing the synchronization signal from the outside externally synchronized control device for.
  2. 前記同期割込処理部は、処理時間調整処理を実行することにより、同期割込処理に要する処理時間を一定にすることを特徴とする請求項1記載の外部同期可能な制御装置。 Said synchronization interrupt processing unit executes the processing time adjustment process, externally synchronized control apparatus according to claim 1, characterized in that the predetermined processing time required for the synchronous interrupt process.
  3. 上位装置など外部から定周期に出力される同期信号が入力されると同期割込信号を生成する手段と、定周期に制御処理を行うための制御周期信号を生成する手段と、前記制御周期信号が入力されると制御割込信号を生成する手段と、上位装置からデータを入力し上位装置にデータを出力する手段と、前記同期割込信号が入力されると同期割込処理を実行する同期割込処理部と、前記制御割込信号が入力されると制御割込処理を実行する制御割込処理部とを備えた制御装置の制御方法において、 It means for generating a synchronization interrupt signal when the synchronization signal is input to be output from the external such as the higher-level device to the fixed-cycle, means for generating a control period signal for controlling the process in a fixed cycle, the control period signal There means for generating a control interrupt signal to be input, and outputting the data to the input to the high-level equipment data from the host device, the synchronization executing the the sync interrupt signal is inputted synchronous interrupt processing and an interrupt processing unit, the control method of a control device and a control interruption process section said control interrupt signal performs the control interrupt processing is input,
    上位装置で定周期に生成される同期信号(S10)を割込み回路(21)へ入力し、割込回路21で同期割込信号(S20)を生成し、制御周期発生回路を起動して制御周期発生回路から制御周期信号(S22)を割込回路(21)へ出力し、割込回路(21)は制御割込信号(S21)と同期割込信号(S20)を生成しCPU(20)へ出力し、同期割込処理部で制御割込処理を起動する制御周期発生回路をソフトウェアで起動することを特徴とする外部同期可能な制御方法。 Type synchronization signal generated in the periodic the upper device (S10) to the interrupt circuit (21) generates a synchronous interrupt signal (S20) in the interrupt circuit 21, the control period to start the control period generator circuit control cycle signal from the generating circuit (S22) to output to the interrupt circuit (21), an interrupt circuit (21) generates a control interrupt signal (S21) and synchronization interrupt signal (S20) to the CPU (20) outputs, externally synchronized control method characterized by starting the control cycle generating circuit to start the control interruption process in synchronization interrupt processing unit by software.
  4. 同期割込処理部で実行される同期割込処理は、入出力データ(S11)の処理を行うステップ(ステップ1)と、条件の成立如何を判断するステップ(ステップ2)と、条件が成立している場合は、条件成立時の処理を行うステップ(ステップ3)と、処理時間調整値に0を設定しておくステップ(ステップ30)と条件が成立していない場合は、条件不成立時の処理を行うステップ(ステップ4)と、処理時間調整値に条件成立時の処理時間から条件不成立時の処理時間を減算したものを設定するステップ(ステップ40)と、処理時間調整値が0の場合は次のステップに進み、0以外の場合は処理時間調整値分に相当するダミー命令を実行するステップ(ステップ5)と、制御周期発生回路を起動するステップ(ステップ6)からなるこ Synchronization interrupt processing executed by the synchronous interrupt processing unit includes a step for processing the input data (S11) (Step 1), a step (Step 2) for determining the establishment whether the condition, the condition is satisfied If it has, the step of performing a process when the condition is met (step 3), if the step of setting the 0 to processing time adjustment value (step 30) and the condition is not satisfied, the processing at the time condition is not satisfied a step of performing (step 4), and setting a minus the processing time when the condition is not satisfied from the processing time when the condition is met in the processing time adjustment value (step 40), if the processing time adjustment value is 0 proceed to the next step, comprising steps otherwise 0 is executing a dummy instruction corresponding to the processing time adjustment value min (step 5), the step of starting the control cycle generating circuit (step 6) this を特徴とする請求項3記載の外部同期可能な制御方法。 Externally synchronized control method according to claim 3, wherein.
  5. 条件成立時の処理時間が条件不成立時の処理時間より短い場合は、処理時間調整値を設定するステップ(ステップ40)で処理時間調整値に0を設定し、処理時間調整値に0を設定するステップ(ステップ30)で条件不成立時の処理時間から条件成立時の処理時間を減算したものを設定する請求項4記載の外部同期可能な制御方法。 If processing time when the condition is met is shorter than the processing time for conditions not satisfied, set to 0 in the processing time adjustment value at the step (step 40) for setting the processing time adjustment value is set to 0 in the processing time adjustment value step externally synchronized control method according to claim 4, wherein for setting minus the processing time when the condition is met from the processing time when the condition is not satisfied in (step 30).
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