JP2004265944A - Semiconductor memory device - Google Patents

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Motoi Ichihashi
Koichiro Ishibashi
Yasuo Ito
寧夫 伊藤
基 市橋
孝一郎 石橋
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Handotai Rikougaku Kenkyu Center:Kk
株式会社半導体理工学研究センター
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Abstract

<P>PROBLEM TO BE SOLVED: To enable a semiconductor memory device using memory cells of gain cell type to be improved in retention properties and to operate on a low voltage. <P>SOLUTION: The semiconductor memory device is equipped with a write transistor 1 formed of a p-channel transistor whose source-drain current path is inserted between a write bit line WBL and a charge storage node 3, and whose gate is connected to a write word line WWL; a charge storage transistor 2 formed of an n-channel transistor whose one of ends of a source-drain current path is connected to a readout source line VSR, and whose gate is connected to the above charge storage node 3; and a readout transistor 5 whose source-drain current path is inserted between the other end of the source-drain current path of the charge storage transistor 2 and a readout bit line RBL, and whose gate is connected to a readout word line RWL. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
この発明は、ダイナミック型の半導体記憶装置に係り、特にメモリセル自体に増幅機能を有するゲインセルタイプのメモリセルを使用した半導体記憶装置に関する。 This invention relates to a dynamic semiconductor memory device, more particularly to a semiconductor memory device using a gain cell type memory cell having an amplifying function in the memory cell itself.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
LSIの高機能化が進み、1個の半導体チップ上にCPU(Central Processing Unit)、DSP(Digital Signal Processor)、ビデオ処理回路、アナログ回路、専用ロジック回路等をRAM(Random Access Memory)と共に混載したシステムLSIが開発されている。 Progress in high performance of LSI, CPU (Central Processing Unit) on a single semiconductor chip, DSP (Digital Signal Processor), a video processing circuit, an analog circuit, and the dedicated logic circuit or the like and mixed with RAM (Random Access Memory) system LSI has been developed. このようなシステムLSIでは、チップ全体でRAMが占める割合が年々大きくなっている。 In such a system LSI, the proportion of the RAM is larger every year throughout the chip.
【0003】 [0003]
一方、次世代のシステムLSIではさらなる低消費電力化が要求され、混載されるRAMも低電圧で動作させる必要がある。 On the other hand, in the next-generation system LSI further lower power consumption is required, RAM must also be operated at low voltage mixed.
【0004】 [0004]
RAMには、データをスタティックに記憶するSRAMとダイナミックに記憶するDRAMとがあり、一般にSRAMに比べてDRAMの方が素子数が少なく高集積化に適している。 To comprise RAM, there is a DRAM for storing SRAM and dynamically storing data in a static, towards the DRAM is suitable for high integration small number of elements generally compared to SRAM.
【0005】 [0005]
低電圧動作が可能なDRAMに使用されるメモリセルとして、従来では、非特許文献1に記載されているゲインセルタイプのものが知られている。 As a memory cell for use in DRAM provides low voltage operation, conventionally, it has been known gain cell type described in Non-Patent Document 1.
【0006】 [0006]
このメモリセルは、図12の等価回路図に示されるように3個のNチャネルトランジスタによって構成されている。 The memory cell is constituted by three N-channel transistors as shown in the equivalent circuit diagram of FIG. 12.
【0007】 [0007]
データ書き込みの際には、書き込みワード線WWをオンにして書き込みデータ線WDから書き込みデータに対応した電圧を書き込みトランジスタQ1を介して電荷蓄積トランジスタQ2のゲートに与えることで書き込みが行われる。 During data writing, writing is performed by giving the write data line WD to turn on the write word line WW into gates of the charge storage transistor Q2 through the write transistor Q1 the voltage corresponding to the write data. 書き込まれたデータは、読み出しワード線RWをオンにすることにより、読み出しトランジスタQ3を介して読み出しデータ線RDに読み出される。 Written data, by turning on the read word line RW, are read out to the read data line RD via a read transistor Q3. データ読み出し時に、電荷蓄積トランジスタQ2のゲート電圧が高ければ、電荷蓄積トランジスタQ2及び読み出しトランジスタQ3がともに導通するので、予め高い電圧に充電されている読み出しデータ線RDは0Vに向かって放電される。 At the time of data reading, the higher the gate voltage of the charge storage transistor Q2, the charge storage transistor Q2 and the read transistor Q3 conducts both the read data line RD which is charged in advance high voltage is discharged toward 0V. もし、電荷蓄積トランジスタQ2のゲート電圧が0Vと低ければ、電荷蓄積トランジスタQ2は非導通のため読み出しデータ線RDは高電圧のままである。 If low gate voltage of the charge storage transistor Q2 and 0V, the charge accumulation transistor Q2 read data lines RD for the non-conduction remains high voltage. この読み出しデータ線RDの電圧を検出することでデータが弁別される。 Data by detecting the voltage of the read data line RD is discriminated. データの記憶保持には電荷蓄積トランジスタQ2のゲート容量が利用される。 The memory holding the data gate capacitance of the charge storage transistor Q2 is utilized.
【0008】 [0008]
ところで、図12に示される従来のメモリセルでは、3個のトランジスタQ1〜Q3の閾値電圧を積極的に異ならせるようにしてはおらず、実質的に全て同じ値となるように製造されている。 Incidentally, in the conventional memory cell shown in FIG. 12, so as to vary actively the threshold voltage of the three transistors Q1~Q3 is Orazu are manufactured to be substantially all of the same value. 従って、メモリセルの動作電圧を低くするためには、低いゲート電圧でも電荷蓄積トランジスタQ2が導通するように、全てのトランジスタの閾値電圧を低く設定する必要がある。 Therefore, in order to lower the operating voltage of the memory cell, to also conduct electric charge storage transistor Q2 is at a low gate voltage, it is necessary to set a low threshold voltage of all transistors.
【0009】 [0009]
しかし、書き込みトランジスタQ1の閾値電圧が低いと、このトランジスタQ1が非導通状態のときに、電荷蓄積トランジスタQ2のゲートから書き込みデータ線WDへのリーク電流が増加し、データのリテンション特性が低下する。 However, the threshold voltage of the write transistor Q1 is low, the transistor Q1 is at a non-conductive state, the leakage current from the gate of the charge storage transistor Q2 to the write data line WD is increased, the retention characteristic of the data is reduced.
【0010】 [0010]
リテンション特性を向上させるためには全てのトランジスタの閾値電圧を高く設定することが必要である。 It is necessary to set a high threshold voltage of all transistors in order to improve the retention characteristics. しかし、このようにすると電荷蓄積トランジスタQ2はゲート電圧が高くないと導通しなくなるので、今度は動作電圧が高くなってしまう。 However, since this way the charge storage transistor Q2 ceases to conduct and not higher gate voltage, turn the operating voltage becomes high.
【0011】 [0011]
【非特許文献1】 Non-Patent Document 1]
伊藤清男著「アドバンスト エレクトロニクス シリーズI−9 超LSIメモリ」培風館、1994年11月5日、p12−14、図1.10(a) Kiyoo al., "Advanced Electronics Series I-9 ultra-LSI memory" Baifukan Ito, November 5, 1994, p12-14, Figure 1.10 (a)
【0012】 [0012]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
このように従来のゲインセルタイプのDRAMは、リテンション特性の向上と動作電圧の低電圧化とを同時に達成できないという問題がある。 Thus DRAM conventional gain cell type, it is impossible to achieve a low voltage of improving the operating voltage of the retention characteristics at the same time.
【0013】 [0013]
この発明は上記のような事情を考慮してなされたものであり、その目的は、リテンション特性の向上と動作電圧の低電圧化とを達成することができる半導体記憶装置を提供することである。 The present invention has been made in view of the circumstances described above, and its object is to provide a semiconductor memory device which can achieve a low voltage of improving the operating voltage of the retention characteristics.
【0014】 [0014]
【課題を解決するための手段】 In order to solve the problems]
この発明の半導体記憶装置は、書き込みデータが与えられる第1のノードと電荷蓄積ノードとの間にソース・ドレイン間の電流通路が挿入され、データの書き込み期間に導通状態にされ、閾値電圧の絶対値が第1の値を有する第1のトランジスタと、読み出し電位が与えられる第2のノードにソース・ドレイン間の電流通路の一端が接続され、ゲートが上記電荷蓄積ノードに接続され、閾値電圧の絶対値が上記第1の値よりも低い第2の値を有する第2のトランジスタと、上記第2のトランジスタのソース・ドレイン間の電流通路の他端とデータが読み出される第3のノードとの間にソース・ドレイン間の電流通路が挿入され、データの読み出し期間に導通状態にされる第3のトランジスタとを具備したことを特徴とする。 The semiconductor memory device of the present invention is inserted a current path between the source and drain between a first node write data is provided a charge storage node, is in a conductive state in the write period of the data, the absolute threshold voltage a first transistor whose value has a first value, one end of the current path between the second source-drain node connected to the read potential is applied, a gate connected to the charge storage node, the threshold voltage absolute value and a second transistor having a second value lower than the first value, the third node to which the other end and the data of the current path between the source and the drain of the second transistor is read current path between the source and the drain is inserted between, characterized by comprising a third transistor which is in the conductive state in the read period of the data.
【0015】 [0015]
第1のトランジスタはPチャネルのトランジスタであり、かつ第2、第3のトランジスタはそれぞれNチャネルのトランジスタであってもよい。 The first transistor is a transistor of the P-channel, and the second, third transistor may be a transistor of the respective N-channel.
【0016】 [0016]
第1、第2及び第3のトランジスタはそれぞれNチャネルのトランジスタであってもよい。 The first, second and third transistors may be a transistor of the N-channel, respectively.
【0017】 [0017]
第1、第2及び第3のトランジスタはそれぞれSOI(Silicon on insulator)上に形成されていてもよい。 The first, second and third transistors may be formed on a SOI (Silicon on insulator), respectively.
【0018】 [0018]
第1、第2及び第3のトランジスタはそれぞれバルクシリコン上に形成されていてもよい。 The first, second and third transistors may be formed on a bulk silicon, respectively.
【0019】 [0019]
第1、第2のトランジスタが形成されている基板の不純物濃度を調整することで、第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ第2のトランジスタ閾値電圧の絶対値が第1の値よりも低い第2の値を有するようにされていてもよい。 First, by adjusting the impurity concentration of the substrate in which the second transistor is formed, the absolute value of the threshold voltage of the first transistor is to have a first value, and a second transistor threshold voltage the absolute value may be to have a second value lower than the first value.
【0020】 [0020]
第1、第2のトランジスタのゲート絶縁膜の膜厚を調整することで、第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ第2のトランジスタ閾値電圧の絶対値が第1の値よりも低い第2の値を有するようにされていてもよい。 First, by adjusting the thickness of the gate insulating film of the second transistor, the absolute value of the threshold voltage of the first transistor is to have a first value, and the absolute of the second transistor threshold voltage values ​​may be to have a second value lower than the first value.
【0021】 [0021]
第1、第2のトランジスタのトランジスタサイズを調整することで、第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ第2のトランジスタ閾値電圧の絶対値が第1の値よりも低い第2の値を有するようにされていてもよい。 First, by adjusting the transistor size of the second transistor, the absolute value of the threshold voltage of the first transistor is to have a first value, and the absolute value of the second transistor threshold voltage first of it may be to have a lower second value than the value. この場合のトランジスタサイズはトランジスタのチャネル幅もしくはチャネル長である。 Transistor size in this case is the channel width or channel length of the transistor.
【0022】 [0022]
第1、第2のトランジスタが形成されている基板に印加される基板バイアス電位を調整することで、第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ第2のトランジスタ閾値電圧の絶対値が第1の値よりも低い第2の値を有するようにされていてもよい。 First, by adjusting the substrate bias potential at which the second transistor is applied to the substrate being formed, the absolute value of the threshold voltage of the first transistor is to have a first value, and second the absolute value of the transistor threshold voltage may be to have a second value lower than the first value.
【0023】 [0023]
データの読み出し期間に、第2のノードが基準電位に設定されてもよい。 The reading period of the data, the second node may be set to the reference potential.
【0024】 [0024]
データの読み出し期間以外の動作期間に、第2のノードは中間電位もしくは浮遊状態に設定されてもよい。 The operation period other than the reading period of the data, the second node may be set to an intermediate potential or a floating state.
【0025】 [0025]
データの書き込み期間に、第2のノードが基準電位に設定されてもよい。 The write period of the data, the second node may be set to the reference potential.
【0026】 [0026]
第1のノードは書き込みビット線に接続され、第1のトランジスタのゲートは書き込みワード線に接続され、第2のノードは読み出しソース線に接続され、第3のノードは読み出しビット線に接続され、第3のトランジスタのゲートは読み出しワード線に接続されていてもよい。 The first node is connected to the write bit line, a gate of the first transistor is connected to a write word line, the second node is connected to a read source line, the third node is connected to a read bit line, the gate of the third transistor may be connected to the read word line.
【0027】 [0027]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照してこの発明を実施の形態により詳細に説明する。 Hereinafter, with reference to the drawings in detail using embodiments of the present invention.
【0028】 [0028]
(第1の実施形態) (First Embodiment)
図1は、この発明の第1の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図を示している。 Figure 1 shows an equivalent circuit diagram of a memory cell used in a semiconductor memory device according to a first embodiment of the present invention. 書き込みビット線WBL(第1のノード)には、Pチャネルのトランジスタからなる書き込みトランジスタ(第1のトランジスタ)1のソース・ドレイン間の電流通路の一端が接続されている。 The write bit line WBL (a first node), one end of the current path between the source and drain of the write transistor (first transistor) 1 composed of P-channel transistors are connected. 書き込みトランジスタ1のゲートには書き込みワード線WWLが接続され、書き込みトランジスタ1のソース・ドレイン間の電流通路の他端には、Nチャネルのトランジスタからなる電荷蓄積トランジスタ(第2のトランジスタ)2のゲートが接続されている。 The gate of the write transistor 1 is connected write word line WWL, to the other end of the current path between the source and drain of the write transistor 1, the charge storage transistor consisting of an N-channel transistor (second transistor) 2 gate There has been connected. 電荷蓄積トランジスタ2のゲートは電荷蓄積ノード3となるものであり、この電荷蓄積ノード3と接地電位Vssのノード(基準電位ノード)との間には、電荷蓄積トランジスタ2のゲート容量などからなる電荷蓄積キャパシタ4が接続されている。 Charge the gate of the storage transistor 2 is to be a charge storage node 3, between the node of the charge storage node 3 and the ground potential Vss (reference potential node), a charge consisting of a gate capacitance of the charge storage transistor 2 storage capacitor 4 is connected. また、電荷蓄積トランジスタ2のソース・ドレイン間の電流通路の一端には読み出しソース線VSR(第2のノード)が接続されている。 The read source line VSR (second node) is connected to one end of a current path between the source and drain of the charge storage transistor 2. 電荷蓄積トランジスタ2のソース・ドレイン間の電流通路の他端には、Nチャネルのトランジスタからなる読み出しトランジスタ(第3のトランジスタ)5のソース・ドレイン間の電流通路の一端が接続されている。 To the other end of the current path between the source and drain of the charge storage transistor 2, one end of the current path between the source and the drain of the read transistor (third transistor) 5 consisting of an N-channel transistor is connected. 読み出しトランジスタ5のソース・ドレイン間の電流通路の他端には読み出しビット線RBL(第3のノード)が接続され、ゲートには読み出しワード線RWLが接続されている。 Read bit line RBL (third node) is connected to the other end of the current path between the source and the drain of the read transistor 5, the read word line RWL is connected to the gate.
【0029】 [0029]
一般に、Nチャネルトランジスタは正極性の閾値電圧値を有し、Pチャネルトランジスタは負極性の閾値電圧値を有しており、かつNチャネルトランジスタの閾値電圧の絶対値はPチャネルトランジスタの閾値電圧の絶対値よりも小さい。 In general, the N-channel transistor has a threshold voltage value of the positive polarity, P-channel transistor has a threshold voltage value of the negative polarity, and the absolute value of the threshold voltage of the N-channel transistor is the threshold voltage of the P-channel transistor smaller than the absolute value. 従って、Nチャネルトランジスタからなる電荷蓄積トランジスタ2及び読み出しトランジスタ5それぞれの閾値電圧の絶対値は、Pチャネルトランジスタからなる書き込みトランジスタ1の閾値電圧の絶対値よりも小さい。 Therefore, the absolute value of the charge storage transistor 2 and the read transistor 5 respective threshold voltages of N-channel transistor is smaller than the absolute value of the threshold voltage of the write transistor 1 comprising a P-channel transistor.
【0030】 [0030]
次に、図1に示すメモリセルの動作を図2及び図3のタイミングチャートを用いて説明する。 Will now be described with reference to the timing chart of FIG. 2 and FIG. 3 the operation of the memory cell shown in FIG.
【0031】 [0031]
図2はデータ書き込み動作(Write)期間のタイミングチャートを示している。 Figure 2 is a timing chart of a data write operation (Write) period. なお、図2中、Vddは電源電位を示し、|Vtp|は書き込みトランジスタ1の閾値電圧の絶対値を示している。 In FIG. 2, Vdd represents the power supply potential, | Vtp | represents the absolute value of the threshold voltage of the write transistor 1.
【0032】 [0032]
データの書き込み時には、書き込みビット線WBLには書き込みデータに応じて電源電位Vddまたは接地電位Vssが与えられ、書き込みワード線WWLには接地電位Vssよりも|Vtp|以上低い電位、例えばVss−|Vtp|の電位が与えられる。 Writing data, the write bit line WBL power supply potential Vdd or the ground potential Vss is applied in accordance with the write data, the write word line WWL than the ground potential Vss | Vtp | or low potential, for example VSS- | Vtp | potential is applied. この時、読み出しワード線RWL、読み出しビット線RBL及び読み出しソース線VSRにはそれぞれ接地電位Vssが与えられる。 At this time, the read word line RWL, the ground potential Vss, respectively is applied to the read bit line RBL and the read source line VSR. 書き込みワード線WWLにVss−|Vtp|なる電位が与えられることで、書き込みトランジスタ1が導通し、書き込みビット線WBLに与えられた書き込みデータに応じた電位が電荷蓄積ノード3に供給される。 The write word line WWL in VSS- | Vtp | By becoming potential is applied, the writing transistor 1 conducts, potential corresponding to the write data applied to the write bit line WBL is supplied to the charge storage node 3. すなわち、書き込みデータに応じた電位が電源電位Vddの場合には、この電位Vddが電荷蓄積ノード3に供給され、電荷蓄積キャパシタ4がVddに充電される。 That is, when a potential corresponding to the write data of the power supply potential Vdd, the potential Vdd is supplied to the charge storage node 3, the charge storage capacitor 4 is charged to Vdd. 他方、書き込みデータに応じた電位が接地電位Vssの場合には、電荷蓄積キャパシタ4は接地電位Vssに放電される。 On the other hand, a potential corresponding to the write data when the ground potential Vss, charge storage capacitor 4 is discharged to the ground potential Vss.
【0033】 [0033]
データの書き込みが終了すると、書き込みワード線WWLには電源電位Vddが与えられて、書き込みトランジスタ1は非導通状態となる。 When the writing of data is completed, the write word line WWL given a power supply potential Vdd, the writing transistor 1 is turned off. この時、書き込みビット線WBLには接地電位Vssが与えられる。 At this time, the write bit line WBL is supplied with a ground potential Vss. また、読み出しソース線VSRには、接地電位Vssよりは高くかつ電源電位Vddよりは低い中間電位Vmmが与えられるか、または電位的にフローティング状態(浮遊状態)にされる。 Further, the read source line VSR, is in either the intermediate potential Vmm is applied lower than high and the power source potential Vdd than the ground potential Vss or potentially floating state, (floating state).
【0034】 [0034]
図3はデータ読み出し動作(Read)期間のタイミングチャートを示している。 Figure 3 shows a timing chart of a data read operation (Read) period. データの読み出し時は、読み出しワード線WWL及び読み出しビット線RBLに電源電位Vddが与えられる。 When data is read, the power supply potential Vdd is supplied to the read word line WWL and the read bit line RBL. この時、書き込みワード線WWLにも電源電位Vddが与えられ、書き込みビット線WBL及び読み出しソース線VSRにはそれぞれ接地電位Vssが与えられる。 At this time, the power supply potential Vdd is supplied to write word line WWL, a ground potential Vss, respectively is applied to the write bit line WBL and the read source line VSR. 書き込みワード線WWLに電源電位Vddが与えられることで、書き込みトランジスタ1は非導通状態となる。 By the power supply potential Vdd is applied to the write word line WWL, write transistor 1 is turned off. さらに、読み出しワード線RWLに電源電位Vddが与えられることで、読み出しトランジスタ5が導通する。 Further, the power supply potential Vdd is supplied to the read word line RWL, the read transistor 5 becomes conductive. ここで、電荷蓄積トランジスタ2の導通/非導通は、電荷蓄積ノード3の電位に応じて決まる。 Here, the conduction / non-conduction of the charge storage transistor 2 is determined in accordance with the potential of the charge storage node 3. すなわち、電荷蓄積ノード3の電位がVddであれば、電荷蓄積トランジスタ2が導通し、電源電位Vddにされている読み出しビット線RBLの電位が読み出しソース線VSRの電位である接地電位Vssに放電される。 In other words, the potential of the charge storage node 3 if Vdd, the charge storage transistor 2 is rendered conductive, the potential of the read bit line RBL that is the power supply potential Vdd is discharged to the ground potential Vss is the potential of the read source line VSR that. 他方、電荷蓄積ノード3の電位が接地電位Vssであれば、電荷蓄積トランジスタ2は非導通となり、電源電位Vddにされている読み出しビット線RBLの電位はVddのまま維持される。 On the other hand, if the potential is the ground potential Vss of the charge storage node 3, the charge storage transistor 2 is rendered non-conductive, the potential of the read bit line RBL that is the power supply potential Vdd is maintained at Vdd. そして、データ読み出し期間に、読み出しビット線RBLの電位を検出することでデータが弁別される。 Then, the data read period, the data is discriminated by detecting the potential of the read bit line RBL.
【0035】 [0035]
データの読み出しが終了すると、読み出しワード線RWLに接地電位Vssが与えられ、読み出しトランジスタ5が非導通状態となる。 When reading of data is completed, the ground potential Vss is applied to the read word line RWL, the read transistor 5 is turned off. また、読み出しソース線VSRには、接地電位Vssよりは高くかつ電源電位Vddよりは低い中間電位Vmmが与えられるか、または電位的にフローティング状態にされる。 Further, the read source line VSR, is either an intermediate potential Vmm is applied lower than high and the power source potential Vdd than the ground potential Vss, and or potentially floating state.
【0036】 [0036]
上記第1の実施形態の半導体記憶装置では、データ書き込みトランジスタ1として閾値電圧の絶対値の大きなPチャネルトランジスタを用いている。 The semiconductor memory device of the first embodiment uses a large P-channel transistor of the absolute value of the threshold voltage as a data write transistor 1. このため、データ書き込みトランジスタ1が非導通状態にされるデータ読み出し時に、このデータ書き込みトランジスタ1を介して、電荷蓄積ノード3から書き込みビット線WBLに流れるリーク電流を削減することができ、リテンション特性の向上を図ることができる。 Therefore, when data reading data write transistor 1 is in a non-conducting state, through the data write transistor 1, it is possible to reduce the leakage current flowing from the charge storage node 3 to the write bit line WBL, and the retention characteristic it can be improved.
【0037】 [0037]
さらに、上記第1の実施形態の半導体記憶装置では、電荷蓄積トランジスタ2として閾値電圧の絶対値の小さなNチャネルトランジスタを用いている。 Furthermore, the semiconductor memory device of the first embodiment uses the Do N-channel transistor small in absolute value of the threshold voltage as the charge storage transistor 2. このため、電荷蓄積トランジスタ2は低いゲート電圧でも十分に導通し、データ読み出しトランジスタ5が導通状態にされるデータ読み出し期間に、電源電位Vddの値が低い場合でも電荷蓄積トランジスタ2は十分に動作するので、電源電位Vddの値を低くして動作電圧の低下を図ることができる。 Therefore, the charge storage transistor 2 also sufficiently conductive at low gate voltages, the data read period data read transistor 5 is conducting, the charge storage transistor 2 even if the value of the power supply potential Vdd is low works well since, it is possible to reduce the operating voltage to lower the value of the power supply potential Vdd.
【0038】 [0038]
ところで、上記第1の実施形態の半導体記憶装置では、電荷蓄積キャパシタ4として電荷蓄積トランジスタ2のゲート容量を用いている。 Incidentally, in the semiconductor memory device of the first embodiment uses the gate capacitance of the charge storage transistor 2 as the charge storage capacitor 4. 従って、データ書き込み期間中及びデータ読み出し期間中は、電荷蓄積キャパシタ4で充放電が行われるように、電荷蓄積トランジスタ2のソース・ドレイン間の電流通路の一端、つまり読み出しソース線VSRに接続されている側は接地電位Vssに設定する必要がある。 Thus, during and data read period data write period, as charging and discharging are performed at the charge storage capacitor 4, one end of the current path between the source and drain of the charge storage transistor 2, that is connected to a read source line VSR the side that there needs to be set to the ground potential Vss.
【0039】 [0039]
しかし、データ書き込み期間以外及びデータ読み出し期間以外の期間では、電荷蓄積キャパシタ4からのリーク電流はできるだけ少なくしなければならない。 However, in a period other than the non and data read period data writing period, leakage current from the charge storage capacitor 4 should be as small as possible. そこで、上記第1の実施形態の半導体記憶装置では、データ書き込み期間以外及びデータ読み出し期間以外の期間では、読み出しソース線VSRに中間電位Vmmを与えるか、または電位的にフローティング状態にしている。 Therefore, the semiconductor memory device of the first embodiment, in a period other than the non and data read period data write period, or provide an intermediate potential Vmm to read the source line VSR, or have the potential floating state. 中間電位Vmmを与える場合には、接地電位Vssを与える場合と比較し、電荷蓄積トランジスタ2のゲートと読み出しソース線VSRとの間の電位差が小さくなり、両者間に生じるリーク電流が削減される。 In granting the intermediate potential Vmm it is compared with the case of applying the ground potential Vss, and the potential difference between the charge storage transistor 2 gate and the read source line VSR decreases, leakage current generated between them is reduced. 他方、読み出しソース線VSRを電位的にフローティング状態にすると、原理的には、電荷蓄積トランジスタ2のゲートと読み出しソース線VSRとの間にはリーク電流が流れなくなる。 On the other hand, when the read source line VSR in potentially floating state, in principle, a leakage current does not flow between the gate and the read source line VSR of the charge storage transistor 2.
【0040】 [0040]
すなわち、データ書き込み期間以外及びデータ読み出し期間以外の期間に、読み出しソース線VSRに中間電位Vmmを与えるか、または電位的にフローティング状態にすることで、電荷蓄積トランジスタ2のゲートと読み出しソース線VSRとの間に生じるリーク電流を削減する、もしくはリーク電流が流れないようすることができ、リテンション特性のさらなる向上を図ることができる。 That is, in a period other than the non and data read period data write period, or provide an intermediate potential Vmm to read the source line VSR, or potentially by the floating state, the gate and the read source line VSR of the charge storage transistor 2 to reduce the leakage current occurring during, or can be such that leak current does not flow, it is possible to further improve the retention characteristics.
【0041】 [0041]
図4は、Pチャネルトランジスタ(PMOS)とNチャネルトランジスタ(NMOS)の一般的なゲートリーク特性を示している。 Figure 4 shows a typical gate leakage characteristics of the P-channel transistor (PMOS) and N-channel transistor (NMOS). 図中、横軸はゲート・ソース間電圧Vgs(V)を示し、縦軸はゲート電流密度|Ig|(A/cm )を示している。 In the figure, the horizontal axis represents the gate-source voltage Vgs (V), the vertical axis represents the gate current density | shows (A / cm 2) | Ig . なお、両特性は、PMOSとNMOSのゲート絶縁膜の膜厚が互いに等しい場合の例を示している。 Incidentally, both characteristics shows an example of when the film thickness of the gate insulating film of the PMOS and NMOS are equal to each other.
【0042】 [0042]
例えば、図中の丸印で示すようにゲート・ソース間電圧Vgsの絶対値が1(V)の場合、PMOSのゲートリーク電流に比べてNMOSのゲートリーク電流は非常に(1桁以上)大きい。 For example, if the absolute value of the gate-source voltage Vgs is 1 (V) as indicated by circles in the figure, very (more than one order of magnitude) the gate leakage current of the NMOS is compared to PMOS gate leakage current greater .
【0043】 [0043]
従って、データ書き込み期間以外及びデータ読み出し期間以外の期間に、読み出しソース線VSRに中間電位Vmmを与えるか、または電位的にフローティング状態にして、Nチャネルトランジスタからなる電荷蓄積トランジスタ2のゲートと読み出しソース線VSRとの間に生じるリーク電流を削減する、もしくはリーク電流が流れないようにすることは、リテンション特性の向上を図る上で非常に有効である。 Therefore, in a period other than the non and data read period data write period, or provide an intermediate potential Vmm to read the source line VSR, or potentially in the floating state, the gate and the read source of the charge storage transistor 2 made of N-channel transistor to reduce the leakage current generated between the line VSR, or to ensure that a leak current does not flow, it is very effective in improving the retention characteristics.
【0044】 [0044]
図5は図1に示すメモリセルのパターン平面図であり、図6は図5中のA−A´線に沿った素子構造を示す断面図である。 Figure 5 is a pattern plan view of the memory cell shown in FIG. 1, FIG. 6 is a sectional view showing an element structure along the A-A'line in FIG. なお、図6ではトランジスタのゲート配線層よりも下の構造のみを示し、ゲート配線層よりも上の構造については図示を省略している。 Incidentally, only the structure below the gate wiring layer of the transistor in FIG. 6, are not shown for the structure above the gate wiring layer.
【0045】 [0045]
図6に示すように、基板として例えばP型のシリコン半導体基板(P−Sub)11が用いられる。 As shown in FIG. 6, a silicon semiconductor substrate (P-Sub) of a substrate, for example P-type 11 is used. このP型基板11はSOI(Silicon on insulator)上に形成されていてもよく、またはバルクシリコン上に形成されていてもよい。 The P-type substrate 11 may be formed on SOI (Silicon on insulator) may be formed on, or bulk on silicon. P型基板11にはNウエル領域(N−Well)12とPウエル領域(P−Well)13とが互いに接して形成されている。 The P-type substrate 11 and the N-well region (N-Well) 12 and P-well region (P-Well) 13 is formed in contact with each other. Nウエル領域12とPウエル領域13の境界は符号14で示されている。 Boundary of N well region 12 and P-well region 13 is indicated by reference numeral 14. Nウエル領域12には、書き込みトランジスタ1のソース、ドレイン領域となるP 型拡散領域15、15が形成されている。 The N-well region 12, the source of the write transistor 1, P + -type diffusion region 15 and 15 serving as a drain region is formed. そして、上記P 型拡散領域15、15相互間のNウエル領域12表面上には、ゲート絶縁膜16を介して書き込みトランジスタ1のゲート配線層17が形成されている。 Then, the N-well region 12 on the surface between the P + -type diffusion region 15 and 15 each other, the gate wiring layer 17 of the write transistor 1 via the gate insulating film 16 is formed.
【0046】 [0046]
一方、Pウエル領域13には、電荷蓄積トランジスタ2及び読み出しトランジスタ5のソース、ドレイン領域となるN 型拡散領域18、18、18が形成されている。 On the other hand, the P-well region 13, the source of the charge storage transistor 2 and the read transistors 5, N + -type diffusion region 18,18,18 to be a drain region is formed. そして、上記一対のN 型拡散領域18、18相互間のPウエル領域13表面上には、ゲート絶縁膜19を介して電荷蓄積トランジスタ2のゲート配線層20が形成され、上記一対のN 型拡散領域18、18相互間のPウエル領域13表面上には、ゲート絶縁膜19を介して電荷蓄積トランジスタ5のゲート配線層21が形成されている。 Then, the P-well region 13 on the surface between the pair of N + -type diffusion region 18 and 18 each other, the gate wiring layer 20 of the charge storage transistor 2 via the gate insulating film 19 is formed, the pair of N + -type diffusion region 18 and 18 on the P-well region 13 surface between each other, the gate wiring layer 21 of the charge storage transistor 5 via the gate insulating film 19 is formed. 上記ゲート配線層17、20、21はそれぞれ例えば多結晶シリコン層によって構成されている。 Said gate wiring layers 17,20,21 are each composed of, for example, polycrystalline silicon layer.
【0047】 [0047]
電荷蓄積ノード3は、書き込みトランジスタ1のソース、ドレイン領域となる一方のP 型拡散領域15と、電荷蓄積トランジスタ2のゲート配線層20との間に連続的に形成されたP 型及びN 型の拡散層22によって構成されている。 Charge storage node 3, the source of the write transistor 1, and one of the P + -type diffusion region 15 serving as a drain region, continuously formed P + -type and N between the gate wiring layer 20 of the charge storage transistor 2 + -type is formed by the diffusion layer 22.
【0048】 [0048]
また、図5に示すように、例えば多結晶シリコン層によって構成された3つの配線層23、24、25が横方向に延長しかつ平行に形成されている。 Further, as shown in FIG. 5, for example, polycrystalline silicon three wiring layer constituted by a layer 23, 24, 25 are extended laterally and parallel to each. 上記3つの配線層23、24、25のうち中央に位置する配線層23は図1中の書き込みワード線WWLに相当し、この配線層23はコンタクト26を介して書き込みトランジスタ1のゲート配線層17と電気的に接続されている。 Wiring layer 23 located at the center among the three wiring layers 23, 24, 25 corresponds to the write word line WWL in Fig. 1, the gate wiring layer 17 of the write transistor 1 via the wiring layer 23 is a contact 26 It is electrically connected to the. 配線層24は図1中の読み出しワード線RWLに相当し、この配線層24はコンタクト27を介して読み出しトランジスタ5のゲート配線層21と電気的に接続されている。 Wiring layer 24 corresponds to the read word line RWL in FIG. 1, the wiring layer 24 is electrically connected to the gate wiring layer 21 of the read transistor 5 via a contact 27. さらに、配線層25は図1中の読み出しソース線VSRに相当し、この配線層25はコンタクト28を介して電荷蓄積トランジスタ2のソースまたはドレインとなるN 型拡散領域18と、電荷蓄積キャパシタ4の基板となるNウエル領域12とに接続されている。 Furthermore, the wiring layer 25 corresponds to the read source line VSR in Fig. 1, the wiring layer 25 and the N + -type diffusion region 18 serving as a source or drain of the charge storage transistor 2 via the contact 28, the charge storage capacitor 4 It is connected to the N-well region 12 serving as the substrate.
【0049】 [0049]
さらに上記3つの配線層23、24、25と直交する方向に延長して、例えば多結晶シリコン層によって構成された2つの配線層29、30が平行に形成されている。 Further extending in a direction perpendicular to the three wiring layers 23, 24, 25, for example, two wiring layers 29 and 30 made of a polycrystalline silicon layer are formed in parallel. この2つの配線層29、30と上記3つの配線層23、24、25とは、その間に設けられた層間絶縁膜によって互いに絶縁分離されている。 And the two wiring layers 29 and 30 and the three wiring layers 23, 24, 25 are insulated and separated from each other by an interlayer insulating film provided therebetween. 配線層29は図1中の書き込みビット線WBLに相当し、この配線層29はビア(VIA)31を介して書き込みトランジスタ1のソースまたはドレインとなるP 型拡散領域15と電気的に接続されている。 Wiring layer 29 corresponds to the write bit line WBL in Figure 1, the wiring layer 29 is connected via (VIA) 31 electrically to the P + -type diffusion region 15 serving as the source or drain of the writing transistor 1 via the ing. 配線層30は図1中の読み出しビット線RBLに相当し、この配線層30はビア32を介して読み出しトランジスタ5のソースまたはドレインとなるN 型拡散領域18に接続されている。 Wiring layer 30 corresponds to the read bit line RBL in FIG. 1, the wiring layer 30 is connected to the N + -type diffusion region 18 serving as the source or drain of the read transistor 5 through the via 32.
【0050】 [0050]
ここで、1ビットのデータを記憶する1個のメモリセルの領域は、図5中、符号33で示されている。 Here, the region of one memory cell storing one bit of data is, in FIG. 5, are shown by reference numeral 33.
【0051】 [0051]
図5及び図6に示すように、Pチャネルトランジスタからなる書き込みトランジスタ1はNウエル領域12内に形成され、Nチャネルトランジスタからなる電荷蓄積トランジスタ2及び読み出しトランジスタ5はそれぞれPウエル領域13内に形成されている。 As shown in FIGS. 5 and 6, the writing transistor 1 comprising a P-channel transistor is formed in N-well region 12, formed in the N-channel each charge storage transistor 2 and the read transistor 5 is made of a transistor in the P well region 13 It is. ここで、Nウエル領域12とPウエル領域13は、導電型が異なるので、接して形成されていても両者間は電気的に分離されている。 Here, N-well region 12 and P-well region 13, since the conductive type is different, be formed in contact therebetween are electrically isolated. このようにNウエル領域12とPウエル領域13とを接して形成すれば、両者を離して形成する場合と比較して1個のメモリセルの領域33の占有面積を小さくすることができる。 Be formed in this way against the N-well region 12 and P-well region 13, it is possible to reduce the occupied area of ​​the region 33 of the one memory cell as compared with the case of forming apart of both. もちろん、1個のメモリセルの領域33の占有面積は多少増加するが、Nウエル領域12とPウエル領域13とをある程度の距離だけ離して形成することもできる。 Of course, the area occupied by the region 33 of the one memory cell is somewhat increased, can be formed apart a N-well region 12 and P-well region 13 by some distance.
【0052】 [0052]
(第1の実施形態の変形例) (Modification of First Embodiment)
図7は第1の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図であり、図5のパターン平面図中のA−A´線に沿った断面に対応している。 Figure 7 is a sectional view showing an element structure of a memory cell used in a semiconductor memory device according to a modification of the first embodiment, the cross-section along the A-A'line in the pattern plan view of FIG. 5 It is compatible. なお、図7に示すメモリセルは図6のものとは一部の構成が異なるだけなので、図6と対応する箇所には同じ符号を付してその説明は省略し、図6と異なる箇所のみを以下に説明する。 Incidentally, since only those with the part arrangement of the memory cell 6 shown in FIG. 7 it is different, a description thereof will be given the same reference numerals to portions corresponding to FIG. 6 is omitted, and only different points 6 It will be described below.
【0053】 [0053]
図6では、P型基板11の異なる位置にNウエル領域12とPウエル領域13とを形成する場合を説明したが、図7のものではNウエル領域12内にPウエル領域13を形成したものである。 In Figure 6, those have been described the case of forming the N-well region 12 and P-well regions 13 in different positions P-type substrate 11, that of Figure 7 which forms the P well region 13 in the N-well region 12 it is. そして、Nウエル領域12内には書き込みトランジスタ1が形成され、Pウエル領域13内には電荷蓄積トランジスタ2と読み出しトランジスタ5とが形成される。 Then, the N-well region 12 is write transistor 1 is formed, it is in the P well region 13 and the transistor 5 and the read charge storage transistor 2 is formed.
【0054】 [0054]
この変形例におけるメモリセル1個当たりの占有面積は、第1の実施形態のものとほぼ同様である。 Occupied area per memory cell in this modified example is almost the same as those of the first embodiment.
【0055】 [0055]
なお、上記第1の実施形態及びその変形例において、Nウエル領域12に所定の基板バイアス電位を印加することで、そこに形成されているPチャネルトランジスタからなる書き込みトランジスタ1の閾値電圧を制御するようにしてもよい。 In the above first embodiment and its modification, by applying a predetermined substrate bias voltage to the N-well region 12, to control the threshold voltage of the write transistor 1 comprising a P-channel transistor formed therein it may be so.
【0056】 [0056]
図8は、図5に示されるメモリセルを基板上に複数配置してメモリセルアレイを構成した場合のパターン平面図である。 Figure 8 is a plan view of the pattern case where the memory cell array by arranging a plurality of memory cell shown in FIG. 5 on the substrate. なお、図5と対応する箇所には図5中の符号と同じ符号を付してその説明は省略する。 Incidentally, the description thereof are denoted by the same reference symbols in FIG. 5 at a position corresponding to FIG. 5 will be omitted.
【0057】 [0057]
図5に示される1個分のメモリセルの領域33を図中の横方向に繰り返し配置することで1列分のメモリセルを形成し、かつ1列毎にメモリセルの領域33の上下を反転させた状態で横方向に繰り返し配置することで複数のメモリセルが基板上に集積される。 The region 33 of one of memory cells shown in FIG. 5 to form a column of the memory cell by repeatedly arranged in the horizontal direction in the figure and turned upside down area 33 of the memory cells in each column a plurality of memory cells by repeatedly arranged in the horizontal direction while it is integrated on a substrate.
【0058】 [0058]
(第2の実施形態) (Second Embodiment)
図9は、この発明の第2の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図を示している。 Figure 9 shows an equivalent circuit diagram of a memory cell used in a semiconductor memory device according to a second embodiment of the present invention. この実施形態のメモリセルが図1に示す第1の実施形態のメモリセルと異なっている点は、Pチャネルトランジスタからなる書き込みトランジスタ1がNチャネルトランジスタからなる書き込みトランジスタ6に変わっていることである。 The point at which the memory cell of this embodiment is different from the memory cell of the first embodiment shown in FIG. 1, is to have changed to the write transistor 6 the writing transistor 1 comprising a P-channel transistor is formed of N-channel transistor .
【0059】 [0059]
従って、この実施形態では、メモリセル内の3個のトランジスタが全てNチャネルトランジスタで構成されている。 Thus, in this embodiment, three transistors in the memory cell is composed of all N-channel transistors. ただし、書き込みトランジスタ6の閾値電圧が、電荷蓄積トランジスタ2及び読み出しトランジスタ5のそれと比べて大きくなるようにされている。 However, the threshold voltage of the write transistor 6 are made larger than that of the charge storage transistor 2 and the read transistor 5. 上記3個のトランジスタの間で上記のような閾値電圧の関係を有するようにするためには、例えば、各トランジスタが形成されている基板の不純物濃度を調整する、各トランジスタのゲート絶縁膜の膜厚を調整する、各トランジスタのサイズ、つまりチャネル幅またはチャネル長を調整する、各トランジスタが形成されている基板に印加される基板バイアス電位を調整する、等の手段のうちいずれか1つまたは複数の手段を採用すればよい。 In order to have a relation of threshold voltage as described above between the three transistors, for example, adjusting the impurity concentration of the substrate on which the transistors are formed, film of the gate insulating film of each transistor the thickness adjusting the size of each transistor, i.e. to adjust the channel width or channel length, for adjusting the substrate bias potential each transistor is applied to the substrate being formed, any one or more of the means of equal the means may be employed.
【0060】 [0060]
上記第2の実施形態によるメモリセルの動作は先の図2及び図3を参照して説明した場合と基本的には同じであるが、書き込みワード線WWLに対して、書き込み期間には電源電位Vddが与えられ、それ以外の期間には接地電位Vssが与えられる点のみが異なる。 The second operation of the memory cell according to an embodiment of is basically as described with reference to the preceding Figures 2 and 3 are the same, with respect to write word line WWL, a power supply potential to the write period Vdd is given, the other periods only in that is supplied with the ground potential Vss is different.
【0061】 [0061]
この第2の実施形態のメモリセルにおいても、書き込みトランジスタ2の閾値電圧が高く、電荷蓄積トランジスタ2の閾値電圧が低いので、第1の実施形態のメモリセルと同様の効果が得られる。 Also in the memory cell of the second embodiment, high threshold voltage of the write transistor 2, the threshold voltage of the charge storage transistor 2 is low, the same effect as the memory cell of the first embodiment can be obtained.
【0062】 [0062]
図10は図9に示すメモリセルの素子構造を示す断面図である。 Figure 10 is a sectional view showing the device structure of the memory cell shown in FIG. なお、図10の場合も、トランジスタのゲート配線層よりも下の構造のみを示し、ゲート配線層よりも上の構造については図示を省略している。 Also in the case of FIG. 10 shows only the structure below the gate wiring layer of the transistor is not shown for the structure above the gate wiring layer.
【0063】 [0063]
図10に示すように、基板として例えばP型のシリコン半導体基板(P−Sub)11が用いられる。 As shown in FIG. 10, a silicon semiconductor substrate (P-Sub) of a substrate, for example P-type 11 is used. このP型基板11はSOI(Silicon on insulator)上に形成されていてもよく、またはバルクシリコン上に形成されていてもよい。 The P-type substrate 11 may be formed on SOI (Silicon on insulator) may be formed on, or bulk on silicon. P型基板11には個々のメモリセルが形成されるNウエル領域(N−Well)41が形成されている。 The P-type substrate 11 N-well region (N-Well) 41 in which the individual memory cells are formed is formed. Nウエル領域41内には2つのPウエル領域42、43が所定の距離を離して形成されている。 The N-well region 41 two P-well region 43 are formed apart a predetermined distance. 一方のPウエル領域42には、書き込みトランジスタ6のソース、ドレイン領域となるP 型拡散領域44、44が形成されている。 On one P-well region 42, the source of the write transistor 6, P + -type diffused region 44 serving as the drain region is formed. そして、上記P 型拡散領域44、44相互間のPウエル領域42表面上には、ゲート絶縁膜45を介して書き込みトランジスタ6のゲート配線層46が形成されている。 Then, the P-well region 42 on the surface between the P + -type diffusion region 44 each other, the gate wiring layer 46 of the writing transistor 6 via the gate insulating film 45 is formed.
【0064】 [0064]
他方のPウエル領域43には、電荷蓄積トランジスタ2及び読み出しトランジスタ5のソース、ドレイン領域となるN 型拡散領域18、18、18が形成されている。 The other P-well region 43, the source of the charge storage transistor 2 and the read transistors 5, N + -type diffusion region 18,18,18 to be a drain region is formed. そして、上記一対のN 型拡散領域18、18相互間のPウエル領域43表面上には、ゲート絶縁膜19を介して電荷蓄積トランジスタ2のゲート配線層20が形成され、上記一対のN 型拡散領域18、18相互間のPウエル領域43表面上には、ゲート絶縁膜19を介して電荷蓄積トランジスタ5のゲート配線層21が形成されている。 Then, the P-well region 43 on the surface between the pair of N + -type diffusion region 18 and 18 each other, the gate wiring layer 20 of the charge storage transistor 2 via the gate insulating film 19 is formed, the pair of N + -type diffusion region 18 and 18 on the P-well region 43 surface between each other, the gate wiring layer 21 of the charge storage transistor 5 via the gate insulating film 19 is formed.
【0065】 [0065]
ここで、書き込みトランジスタ6の閾値電圧を高くし、電荷蓄積トランジスタ2の閾値電圧を低くするためには、先に説明した手段を採用すればよく、例えば、書き込みトランジスタ6及び電荷蓄積トランジスタ2が形成されている基板であるPウエル領域42、43にそれぞれ異なる基板バイアス電位を印加すればよい。 Here, by increasing the threshold voltage of the write transistor 6, in order to lower the threshold voltage of the charge storage transistor 2 may be adopted means described above, for example, the writing transistor 6 and the charge storage transistor 2 form may be applied to different substrate bias potential respectively to the P-well region 42, 43 is a substrate being.
【0066】 [0066]
このような構成の半導体記憶装置は、1個のメモリセルが1つのNウエル領域41内に形成されており、他のメモリセルとはP型基板11によって互いに素子分離されているので、動作時におけるメモリセル相互間の寄生素子による影響を削減することができる。 The semiconductor memory device having such a configuration, one memory cell is formed in one N-well region 41, since they are elements separated from each other by P-type substrate 11 and the other memory cell, during operation it is possible to reduce the influence of parasitic elements between memory cells each other in.
【0067】 [0067]
(第2の実施形態の変形例) (Modification of Second Embodiment)
図11は第2の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図である。 Figure 11 is a sectional view showing an element structure of a memory cell used in a semiconductor memory device according to a modification of the second embodiment. なお、図11に示すメモリセルは図10のものとは一部の構成が異なるだけなので、図10と対応する箇所には同じ符号を付してその説明は省略し、図10と異なる箇所のみを以下に説明する。 Incidentally, since only those with the part arrangement of the memory cell 10 shown in FIG. 11 is different, the description for portions corresponding to FIG. 10 are denoted by the same reference numerals are omitted, portions different from FIG. 10 only It will be described below.
【0068】 [0068]
図10では、P型基板11にNウエル領域41を形成し、さらにNウエル領域41内に2個のPウエル領域42、43を形成する場合を説明したが、図11のものでは基板としてN型のシリコン半導体基板(N−Sub)51が用いられ、N型基板51に2個のPウエル領域42、43を形成したものである。 In Figure 10, the N well region 41 is formed in the P-type substrate 11, is further described a case of forming two P-well regions 42 and 43 in the N well region 41, N as a substrate by way of FIG. 11 type silicon semiconductor substrate (N-Sub) 51 is used for, is obtained by forming two P-well regions 42 and 43 to the N-type substrate 51. そして、Pウエル領域42内には書き込みトランジスタ6が形成され、Pウエル領域43内には電荷蓄積トランジスタ2と読み出しトランジスタ5とが形成される。 Then, the P-well region 42 is write transistor 6 is formed, it is in the P well region 43 and the transistor 5 and the read charge storage transistor 2 is formed.
【0069】 [0069]
なお、N型基板51はSOI(Silicon on insulator)上に形成されていてもよく、またはバルクシリコン上に形成されていてもよい。 Incidentally, N-type substrate 51 may be formed on the SOI may be formed on (Silicon on insulator) on, or bulk on silicon.
【0070】 [0070]
【発明の効果】 【Effect of the invention】
以上説明したようにこの発明によれば、リテンション特性の向上と動作電圧の低電圧化とを達成することができる半導体記憶装置を提供することができる。 According to the invention described above, it is possible to provide a semiconductor memory device which can achieve a low voltage of improving the operating voltage of the retention characteristics.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】この発明の第1の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図。 Figure 1 is an equivalent circuit diagram of a memory cell used in a semiconductor memory device according to a first embodiment of the present invention.
【図2】図1のメモリセルのデータ書き込み動作期間のタイミングチャート。 Figure 2 is a timing chart of a data write operation period of the memory cell of FIG.
【図3】図1のメモリセルのデータ読み出し動作期間のタイミングチャート。 Figure 3 is a timing chart of data reading operation period of the memory cell of FIG.
【図4】PチャネルトランジスタとNチャネルトランジスタの一般的なゲートリーク特性を示す図。 FIG. 4 shows a typical gate leakage characteristics of the P-channel transistor and N-channel transistor.
【図5】図1に示すメモリセルのパターン平面図。 [5] pattern plan view of the memory cell shown in FIG.
【図6】図5中のA−A´線に沿った素子構造を示す断面図。 6 is a sectional view showing an element structure along the A-A'line in FIG.
【図7】第1の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図。 7 is a cross-sectional view showing an element structure of a memory cell used in a semiconductor memory device according to a modification of the first embodiment.
【図8】図5に示されるメモリセルを基板上に複数配置してメモリセルアレイを構成した場合のパターン平面図。 [8] Pattern plan view of a case where the memory cell array by arranging a plurality of memory cells on a substrate shown in FIG.
【図9】この発明の第2の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図。 Figure 9 is an equivalent circuit of a memory cell diagram used in the semiconductor memory device according to a second embodiment of the present invention.
【図10】図9に示すメモリセルの素子構造を示す断面図。 Figure 10 is a cross-sectional view showing the device structure of the memory cell shown in FIG.
【図11】第2の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図。 Figure 11 is a cross-sectional view showing the element structure of a memory cell used in a semiconductor memory device according to a modification of the second embodiment.
【図12】従来のメモリセルの等価回路図。 [12] Equivalent circuit diagram of a conventional memory cell.
【符号の説明】 DESCRIPTION OF SYMBOLS
1、6…書き込みトランジスタ(第1のトランジスタ)、2…電荷蓄積トランジスタ(第2のトランジスタ)、3…電荷蓄積ノード、4…電荷蓄積キャパシタ、5…読み出しトランジスタ(第3のトランジスタ)、11…P型のシリコン半導体基板(P−Sub)、12…Nウエル領域(N−Well)、13…Pウエル領域(P−Well)、14…Nエル領域とPウエル領域の境界、15…P 型拡散領域、16、19…ゲート絶縁膜、17…書き込みトランジスタのゲート配線層、18…N 型拡散領域、20…電荷蓄積トランジスタのゲート配線層、21…電荷蓄積トランジスタ5のゲート配線層、23、24、25、29、30…配線層、26、27、28…コンタクト、31、32…ビア(VIA)、33…1個のメモリセル 1,6 ... write transistor (a first transistor), 2 ... charge storage transistor (second transistor), 3 ... charge storage node, 4 ... charge storage capacitor, 5 ... read transistor (third transistor), 11 ... P-type silicon semiconductor substrate (P-Sub), 12 ... N -well region (N-well), 13 ... P -well region (P-well), 14 ... N El region and the boundary of the P-well region, 15 ... P + -type diffusion region, 16 and 19 ... gate insulating film, 17 ... gate wiring layer of the write transistor, 18 ... N + -type diffusion region, 20 ... gate wiring layer of the charge storage transistors, 21 ... gate wiring layer of the charge storage transistor 5, 23,24,25,29,30 ... wiring layer, 26, 27, 28 ... contact, 31, 32 via (vIA), 33 ... 1 memory cells 領域、41…Nウエル領域(N−Well)、42、43…Pウエル領域(P−Well)、WBL…書き込みビット線(第1のノード)、WWL…書き込みワード線、VSR…読み出しソース線(第2のノード)、RBL…読み出しビット線(第3のノード)、RWL…読み出しワード線、WD…書き込みデータ線、WW…書き込みワード線、RD…読み出しデータ線、RW…読み出しワード線。 Region, 41 ... N-well region (N-Well), 42,43 ... P-well region (P-Well), WBL ... write bit line (first node), WWL ... write word line, VSR ... read source line ( the second node), RBL ... read bit line (a third node), RWL ... read word line, WD ... write data line, WW ... write word line, RD ... read data lines, RW ... read word line.

Claims (15)

  1. 書き込みデータが与えられる第1のノードと電荷蓄積ノードとの間にソース・ドレイン間の電流通路が挿入され、データの書き込み期間に導通状態にされ、閾値電圧の絶対値が第1の値を有する第1のトランジスタと、 Is inserted current path between the source and drain between a first node write data is provided a charge storage node, is in a conductive state in the write period of the data, the absolute value of the threshold voltage has a first value a first transistor,
    読み出し電位が与えられる第2のノードにソース・ドレイン間の電流通路の一端が接続され、ゲートが上記電荷蓄積ノードに接続され、閾値電圧の絶対値が上記第1の値よりも小さな第2の値を有する第2のトランジスタと、 One end of the current path between the second source-drain node connected to the read potential is applied, a gate connected to the charge storage node, the absolute value is smaller second than the first value of threshold voltage a second transistor having a value,
    上記第2のトランジスタのソース・ドレイン間の電流通路の他端とデータが読み出される第3のノードとの間にソース・ドレイン間の電流通路が挿入され、データの読み出し期間に導通状態にされる第3のトランジスタとを具備したことを特徴とする半導体記憶装置。 Is inserted current path between the source and drain between a third node to which the other end and the data of the current path between the source and the drain of the second transistor is read is in the conductive state in the read period of the data the semiconductor memory device being characterized in that; and a third transistor.
  2. 前記第1のトランジスタがPチャネルのトランジスタであり、かつ前記第2、第3のトランジスタがそれぞれNチャネルのトランジスタであることを特徴とする請求項1記載の半導体記憶装置。 It said first transistor is a P-channel transistor, and said second semiconductor memory device according to claim 1, wherein the third transistor is a transistor of the N-channel, respectively.
  3. 前記第1、第2及び第3のトランジスタがそれぞれNチャネルのトランジスタであることを特徴とする請求項1記載の半導体記憶装置。 It said first semiconductor memory device according to claim 1, wherein the second and third transistors are transistors of the N-channel, respectively.
  4. 前記第1、第2及び第3のトランジスタがそれぞれSOI(Silicon on insulator)上に形成されていることを特徴とする請求項1記載の半導体記憶装置。 It said first semiconductor memory device according to claim 1, wherein the second and third transistors are characterized by being formed on a SOI (Silicon on insulator), respectively.
  5. 前記第1、第2及び第3のトランジスタがそれぞれバルクシリコン上に形成されていることを特徴とする請求項1記載の半導体記憶装置。 It said first semiconductor memory device according to claim 1, wherein the second and third transistors is characterized in that it is formed on a bulk silicon, respectively.
  6. 前記第1、第2のトランジスタが形成されている基板の不純物濃度を調整することで、前記第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ前記第2のトランジスタ閾値電圧の絶対値が第1の値よりも小さな第2の値を有するようにされていることを特徴とする請求項3記載の半導体記憶装置。 The first, by adjusting the impurity concentration of the substrate in which the second transistor is formed, the absolute value of the first threshold voltage of the transistor is to have a first value, and the second absolute value semiconductor memory device according to claim 3, characterized in that it is to have a smaller second value than the first value of the transistor threshold voltage.
  7. 前記第1、第2のトランジスタのゲート絶縁膜の膜厚を調整することで、前記第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ前記第2のトランジスタ閾値電圧の絶対値が第1の値よりも小さな第2の値を有するようにされていることを特徴とする請求項3記載の半導体記憶装置。 The first, by adjusting the thickness of the gate insulating film of the second transistor, the absolute value of the threshold voltage of the first transistor is to have a first value, and the second transistor threshold absolute value semiconductor memory device according to claim 3, characterized in that it is to have a smaller second value than the first value of the voltage.
  8. 前記第1、第2のトランジスタのトランジスタサイズを調整することで、前記第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ前記第2のトランジスタ閾値電圧の絶対値が第1の値よりも小さな第2の値を有するようにされていることを特徴とする請求項3記載の半導体記憶装置。 The first, by adjusting the transistor size of the second transistor, the absolute value of the threshold voltage of the first transistor is to have a first value, and the absolute value of the second transistor threshold voltage There semiconductor memory device according to claim 3, characterized in that it is to have a smaller second value than the first value.
  9. 前記トランジスタサイズはトランジスタのチャネル幅であることを特徴とする請求項8記載の半導体記憶装置。 The semiconductor memory device according to claim 8, wherein the transistor size is a channel width of the transistor.
  10. 前記トランジスタサイズはトランジスタのチャネル長であることを特徴とする請求項8記載の半導体記憶装置。 The semiconductor memory device according to claim 8, wherein the transistor size is the channel length of the transistor.
  11. 前記第1、第2のトランジスタが形成されている基板に印加される基板バイアス電位を調整することで、前記第1のトランジスタの閾値電圧の絶対値が第1の値を有するようにされ、かつ前記第2のトランジスタ閾値電圧の絶対値が第1の値よりも小さな第2の値を有するようにされていることを特徴とする請求項3記載の半導体記憶装置。 The first, by adjusting the substrate bias potential at which the second transistor is applied to the substrate being formed, the absolute value of the threshold voltage of the first transistor is to have a first value, and absolute value semiconductor memory device according to claim 3, characterized in that it is to have a smaller second value than the first value of the second transistor threshold voltage.
  12. データの読み出し期間に、前記第2のノードが基準電位に設定されることを特徴とする請求項1記載の半導体記憶装置。 The readout period of the data, the semiconductor memory device according to claim 1, wherein said second node is characterized in that it is set to the reference potential.
  13. データの読み出し期間以外の動作期間に、前記第2のノードが中間電位もしくは浮遊状態に設定されることを特徴とする請求項1記載の半導体記憶装置。 The operation period other than the reading period of the data, the semiconductor memory device according to claim 1, wherein said second node is characterized in that it is set to an intermediate potential or a floating state.
  14. データの書き込み期間に、前記第2のノードが基準電位に設定されることを特徴とする請求項1記載の半導体記憶装置。 The write period of the data, the semiconductor memory device according to claim 1, wherein said second node is characterized in that it is set to the reference potential.
  15. 前記第1のノードが書き込みビット線に接続され、前記第1のトランジスタのゲートが書き込みワード線に接続され、前記第2のノードが読み出しソース線に接続され、前記第3のノードが読み出しビット線に接続され、前記第3のトランジスタのゲートが読み出しワード線に接続されることを特徴とする請求項1記載の半導体記憶装置。 Said first node is connected to the write bit line, a gate of said first transistor connected to a write word line, said second node connected to a read source line, said third node is read bit line It is connected to the semiconductor memory device according to claim 1, wherein a gate of said third transistor, characterized in that it is connected to a read word line.
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