JP2004265503A - Semiconductor integrated circuit - Google Patents

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JP2004265503A JP2003053996A JP2003053996A JP2004265503A JP 2004265503 A JP2004265503 A JP 2004265503A JP 2003053996 A JP2003053996 A JP 2003053996A JP 2003053996 A JP2003053996 A JP 2003053996A JP 2004265503 A JP2004265503 A JP 2004265503A
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Satoru Uematsu
悟 植松
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent the delay of a signal caused by the length of an internal data bus and to secure data continuity in a semiconductor integrated circuit on which a plurality of memory cells having a relatively short bit length of one word are mounted. <P>SOLUTION: This semiconductor integrated circuit is provided with: a write/read circuit 30 electrically connected between the memory cell 10 of a first group and a first data bus to write/read data in a designated memory cell; a write/read circuit 31 electrically connected between the memory cell 11 of a second group and a second data bus to write/read data in a designated memory cell; a data bus control circuit 40 electrically connected between the first data bus and the second data bus to supply data from selected one of the first and second data buses to the other when no read operation is performed in the first and second group memory cells; and a plurality of I/O circuits 50 to 67. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【0001】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む半導体集積回路に関し、特に、同期型のスタティックランダムアクセスメモリ(SRAM)のメモリセルアレイを含む半導体集積回路に関する。
【0002】
【従来の技術】
同期型SRAMとしては、1ワードが8ビットのデータを記憶するものと、1ワードが16ビットのデータを記憶するものとが、一般的に使用されている。図4に、1ワードが8ビットのデータを記憶するSRAMを示し、図5に、1ワードが16ビットのデータを記憶するSRAMを示す。
【0003】
図4において、8ビット×8ワード×2組のメモリセルを構成するメモリセルアレイのブロック10及び11が示されている。これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、内部データバスDB0〜DB7を介して、8個の入出力回路70〜77に接続されている。
【0004】
一方、図5において、16ビット×8ワードのメモリセルを構成するメモリセルアレイのブロック10及び11が示されている。これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、内部データバスDB0〜DB15を介して、16個の入出力回路80〜95に接続されている。
【0005】
図4と図5とを比較すると、図4に示す1ワードが8ビットのデータを記憶するSRAMにおいては、図5に示す1ワードが16ビットのデータを記憶するSRAMよりも内部データバスが長くなっており、メモリセルから読み出された信号の立上がりが遅れて、アクセスタイムやサイクルタイム等の特性が悪化する。一方、図5に示すSRAMを1ワードが8ビットのデータを記憶する場合に使用すると、アドレスの変換等が必要となり煩雑である。これを解決するために、図6に示すような構造のSRAMが考えられる。
【0006】
図6に示すSRAMにおいては、内部データバスDB0〜DB15は、1ワードが16ビットのデータを記憶するSRAMと同様にメモリセルアレイのブロック毎に分離されているが、ブロック選択信号BS及びBSバーに従って、2組の入出力回路50〜57及び60〜67の内の1組のみが活性化される。また、入出力回路50〜57の入力線は、入出力回路60〜67の入力線にそれぞれ接続され、入出力回路50〜57の出力線は、入出力回路60〜67の出力線にそれぞれ接続されている。
【0007】
図7に、図6に示すSRAMにおける動作タイミング及び各部の信号レベルの変化を示す。クロック信号CKの立上がりに同期して、ブロック選択信号BSが、ブロック10とブロック11とを交互に選択するように変化する。また、クロック信号CKの立上がりに同期して、ブロック10の第1番目のビットから読み出された信号が内部データバスDB0に供給され、ブロック11の第1番目のビットから読み出された信号が内部データバスDB8に供給される。入出力回路50及び60は、ブロック選択信号BS及びBSバーに従って、ブロック10及び11から読み出された信号の内の一方を選択し、I/O出力として入出力端子に供給する。
【0008】
しかしながら、図7に示すように、ブロック10からブロック11に切り替わる際に、ブロック11のメモリセルから前回読み出されたローレベルの信号が一旦出力されてしまうので、データの連続性が損なわれてしまい、使い勝手が悪くトラブルの原因になるという問題があった。
【0009】
ところで、下記の特許文献1には、複数のRAMマクロを備え、テスト入力用レジスタの数及びテスト用信号線の本数を抑え、チップ面積を低減した半導体集積回路が開示されている。しかしながら、メモリセルから読み出される信号の遅延やデータの連続性を改善することに関しては記載されていない。
【0010】
【特許文献1】
特開平6−96599号公報 (第1頁、図1)
【0011】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、1ワードのビット長が比較的短いメモリセルを複数搭載する半導体集積回路において、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することを目的とする。
【0012】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、データを記憶する第1群のメモリセル及び第2群のメモリセルと、第1群のメモリセルと第1のデータバスとの間に電気的に接続され、第1群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第1の書込み/読出し回路と、第2群のメモリセルと第2のデータバスとの間に電気的に接続され、第2群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第2の書込み/読出し回路と、第1のデータバスと第2のデータバスとの間に電気的に接続され、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1及び第2のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路と、第1及び第2のデータバスの内の選択された一方と外部との間でデータの受け渡しを行う複数の入出力回路とを具備する。
【0013】
ここで、データバス制御回路が、信号を入力する入力端子と信号を出力する出力端子とを有する複数のバッファ回路と、第1のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第1群のトランジスタスイッチと、第1のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第2群のトランジスタスイッチと、第2のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第3群のトランジスタスイッチと、第2のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第4群のトランジスタスイッチと、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1群のメモリセルを選択する際に第1群及び第4群のトランジスタスイッチをオンさせ、第2群のメモリセルを選択する際に第2群及び第3群のトランジスタスイッチをオンさせる論理回路とを含むようにしても良い。
【0014】
また、第1群及び第2群のメモリセルの各々が、1ワードが8ビットで構成されるデータを記憶するメモリセルアレイのブロックを構成するようにしても良い。
【0015】
以上のように構成した本発明によれば、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに一方のデータバスから他方のデータバスにデータを供給するデータバス制御回路を設けることにより、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することができる。
【0016】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路に含まれているSRAMの構成を示すブロック図である。図1に示すように、この半導体集積回路は、8ビット×8ワード×2組のメモリセルを構成するメモリセルアレイのブロック10及び11を有している。ブロック10及び11は、ブロック選択信号BS及びBSバーに従って選択的に使用される。
【0017】
これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、第1の内部データバスDB0〜DB7及び第2の内部データバスDB8〜DB15を介して、2組の入出力回路50〜57及び60〜67にそれぞれ接続されている。
【0018】
ブロック選択信号BS及びBSバーに従って、2組の入出力回路50〜57及び60〜67の内の1組が活性化され、活性化された入出力回路は、選択されたブロックに対応するデータバスと外部との間でデータの受け渡しを行う。また、入出力回路50〜57の入力線は、入出力回路60〜67の入力線にそれぞれ接続され、入出力回路50〜57の出力線は、入出力回路60〜67の出力線にそれぞれ接続されている。
【0019】
第1の内部データバスDB0〜DB7と第2の内部データバスDB8〜DB15との間には、データバス制御回路40が接続されている。データバス制御回路40は、図7に示すようなデータの不連続を防ぐために、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、選択されたブロックに対応する一方の内部データバスから他方の内部データバスにデータを供給する。
【0020】
図2に、本実施形態において用いられるデータバス制御回路の1系統分の構成例を示す。図2に示すデータバス制御回路40は、第1の内部データバスの配線DB0と第2の内部データバスの配線DB8との間に接続されるものである。
【0021】
データバス制御回路40は、入力端子及び出力端子を有するバッファ回路44と、配線DB0とバッファ回路44の入力端子との間に接続されたNチャネルMOSトランジスタQ1と、配線DB0とバッファ回路44の出力端子との間に接続されたNチャネルMOSトランジスタQ2と、配線DB8とバッファ回路44の入力端子との間に接続されたNチャネルMOSトランジスタQ3と、配線DB8とバッファ回路44の出力端子との間に接続されたNチャネルMOSトランジスタQ4とを含んでいる。これらのトランジスタは、ゲートがハイレベルになるとオンするスイッチとして用いられる。
【0022】
また、データバス制御回路40は、ブロック選択信号BS及びBSバーと、書込み/読出し回路30及び31に含まれているセンスアンプを活性化するセンスアンプオン信号SAとに基づいて、上記トランジスタスイッチをオン/オフさせるデータバス制御信号BA0及びBA1を発生する論理回路を含んでいる。
【0023】
この論理回路は、ブロック選択信号BS及びBSバーが一方の入力端子にそれぞれ供給される2つのAND回路41及び42と、センスアンプオン信号SAを反転するインバータ43とを有している。AND回路41及び42の他方の入力端子には、インバータ43によって反転されたセンスアンプオン信号が供給され、AND回路41及び42の出力端子から、データバス制御信号BA0及びBA0がそれぞれ出力される。
【0024】
上記論理回路は、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、ブロック10を選択する際には、データバス制御信号BA0をハイレベルとしてトランジスタQ1及びQ4をオンさせ、ブロック11を選択する際には、データバス制御信号BA1をハイレベルとしてトランジスタQ2及びQ3をオンさせる。これにより、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、ブロック10を選択する際には、配線DB0から配線DB8にデータが供給され、ブロック11を選択する際には、配線DB8から配線DB0にデータが供給される。
【0025】
次に、図1に示すSRAMにおける動作タイミング及び各部の信号レベルの変化について、図3を参照しながら説明する。
図3に示すように、クロック信号CKの立上がりに同期して、ブロック選択信号BSが、メモリセルアレイのブロック10とブロック11とを交互に選択するように変化する。また、クロック信号CKの立上がりに同期して、センスアンプオン信号SAが所定の期間ハイレベルとされて、ブロック10の第1番目のビットから読み出された信号が内部データバスDB0に供給され、ブロック11の第1番目のビットから読み出された信号が内部データバスDB8に供給される。
【0026】
データバス制御回路40が存在しない場合には、内部データバスDB8の信号レベルの変化は破線で示すようになるが、データバス制御回路40を設けたことにより、内部データバスDB8の信号レベルの変化は実線で示すようになる。これにより、I/O出力において、従来存在していた破線で示すようなレベル変化が解消されて、実線で示すようにデータの連続性が確保される。なお、本実施形態において、データバス制御回路40を動作させないようにすれば、1ワードが16ビットのデータをメモリセルアレイのブロック10及び11に記憶することも可能である。
【図面の簡単な説明】
【図1】本発明の一実施形態におけるSRAMを示すブロック図。
【図2】図1のデータバス制御回路の1系統分の構成例を示す回路図。
【図3】図1のSRAMにおける各部の信号レベルの変化を示す図。
【図4】8ビットデータを記憶する従来のSRAMを示すブロック図。
【図5】16ビットデータを記憶する従来のSRAMを示すブロック図。
【図6】8ビットデータを記憶する改良型SRAMを示すブロック図。
【図7】図6のSRAMにおける各部の信号レベルの変化を示す図。
【符号の説明】
10、11 メモリセルアレイブロック、 20 ワードライン駆動回路、 30、31 書込み/読出し回路、 40、データバス制御回路、 41、42AND回路、 43 インバータ、 44 バッファ回路、 50〜57、60〜67 入出力回路、 WL0〜WL7 ワードライン、 BLH0〜BLH7、BLC0〜BLC7 ビットライン、 DB0〜DB15 内部データバス、 Q1〜Q4 NチャネルMOSトランジスタ
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit including a memory cell array, and more particularly to a semiconductor integrated circuit including a memory cell array of a synchronous static random access memory (SRAM).
[0002]
[Prior art]
As a synchronous SRAM, a type in which one word stores 8-bit data and a type in which one word stores 16-bit data are generally used. FIG. 4 shows an SRAM in which one word stores 8-bit data, and FIG. 5 shows an SRAM in which one word stores 16-bit data.
[0003]
FIG. 4 shows blocks 10 and 11 of a memory cell array constituting memory cells of 8 bits × 8 words × 2 sets. The word lines WL0 to WL7 of these memory cells are driven by a word line driving circuit 20, and are connected to each other via a pair of bit lines (BLH0, BLC0) to (BLH7, BLC7) for performing balanced transmission. By means of 30 and 31, data is written to the memory cell and data is read from the memory cell. The write / read circuits 30 and 31 are connected to eight input / output circuits 70 to 77 via internal data buses DB0 to DB7.
[0004]
On the other hand, FIG. 5 shows blocks 10 and 11 of a memory cell array constituting a memory cell of 16 bits × 8 words. The word lines WL0 to WL7 of these memory cells are driven by a word line driving circuit 20, and are connected to each other via a pair of bit lines (BLH0, BLC0) to (BLH7, BLC7) for performing balanced transmission. By means of 30 and 31, data is written to the memory cell and data is read from the memory cell. The write / read circuits 30 and 31 are connected to 16 input / output circuits 80 to 95 via internal data buses DB0 to DB15.
[0005]
Comparing FIG. 4 with FIG. 5, the SRAM shown in FIG. 4 in which one word stores 8-bit data has a longer internal data bus than the SRAM shown in FIG. 5 in which one word stores 16-bit data. Therefore, the rise of the signal read from the memory cell is delayed, and characteristics such as access time and cycle time are deteriorated. On the other hand, if the SRAM shown in FIG. 5 is used when one word stores 8-bit data, address conversion and the like are required, which is complicated. In order to solve this, an SRAM having a structure as shown in FIG. 6 can be considered.
[0006]
In the SRAM shown in FIG. 6, the internal data buses DB0 to DB15 are separated for each block of the memory cell array as in the SRAM in which one word stores 16-bit data, but according to the block selection signals BS and BS bar. Only one of the two sets of input / output circuits 50-57 and 60-67 is activated. The input lines of the input / output circuits 50 to 57 are connected to the input lines of the input / output circuits 60 to 67, respectively, and the output lines of the input / output circuits 50 to 57 are connected to the output lines of the input / output circuits 60 to 67, respectively. Have been.
[0007]
FIG. 7 shows the operation timing and the change of the signal level of each part in the SRAM shown in FIG. In synchronization with the rising of the clock signal CK, the block selection signal BS changes so as to alternately select the blocks 10 and 11. Further, in synchronization with the rising of the clock signal CK, a signal read from the first bit of the block 10 is supplied to the internal data bus DB0, and a signal read from the first bit of the block 11 is It is supplied to the internal data bus DB8. The input / output circuits 50 and 60 select one of the signals read from the blocks 10 and 11 according to the block selection signals BS and BS bar, and supply the selected signal as an I / O output to the input / output terminal.
[0008]
However, as shown in FIG. 7, when switching from the block 10 to the block 11, the low-level signal previously read out from the memory cell of the block 11 is output once, so that the continuity of data is lost. As a result, there is a problem that the usability is poor and causes trouble.
[0009]
Japanese Patent Application Laid-Open No. H11-163,009 discloses a semiconductor integrated circuit that includes a plurality of RAM macros, reduces the number of test input registers and the number of test signal lines, and reduces the chip area. However, there is no description about improving the delay of a signal read from a memory cell or the continuity of data.
[0010]
[Patent Document 1]
JP-A-6-96599 (page 1, FIG. 1)
[0011]
[Problems to be solved by the invention]
In view of the above, the present invention prevents a signal delay caused by the length of an internal data bus in a semiconductor integrated circuit in which a plurality of memory cells each having a relatively short bit length of one word is mounted, and The purpose is to ensure the continuity of
[0012]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor integrated circuit according to the present invention includes a first group of memory cells and a second group of memory cells for storing data, and a first group of memory cells and a first data bus. A first write / read circuit electrically connected therebetween for writing or reading data in a specified memory cell of the first group of memory cells; a second group of memory cells and a second data A second write / read circuit electrically connected between the first data bus and a second data bus for writing or reading data in a specified memory cell of the second group of memory cells; Is electrically connected between the first and second data buses when the read operation is not performed on the first and second groups of memory cells. Data that supplies data to the other It includes a scan control circuit, and a plurality of output circuits for transferring the data between the selected one and the outside of the first and second data bus.
[0013]
Here, the data bus control circuit includes a plurality of buffer circuits having an input terminal for inputting a signal and an output terminal for outputting a signal, a plurality of wirings of the first data bus, and an input terminal of the plurality of buffer circuits. A first group of transistor switches electrically connected therebetween, and a second group of transistors electrically connected between the plurality of wirings of the first data bus and the output terminals of the plurality of buffer circuits, respectively. A switch, a third group of transistor switches electrically connected between the plurality of wires of the second data bus and the input terminals of the plurality of buffer circuits, and a plurality of wires and a plurality of wires of the second data bus. No read operation is performed in the fourth group of transistor switches electrically connected to the output terminals of the first and second groups of memory cells, respectively. When the first group of memory cells is selected, the first and fourth group of transistor switches are turned on, and when the second group of memory cells are selected, the second and third group of transistor switches are turned on. And a logic circuit to be turned on.
[0014]
In addition, each of the first group and the second group of memory cells may form a block of a memory cell array that stores data in which one word is composed of 8 bits.
[0015]
According to the present invention configured as described above, the data bus control circuit that supplies data from one data bus to the other data bus when a read operation is not performed in the first group and the second group of memory cells Is provided, it is possible to prevent signal delay due to the length of the internal data bus and to ensure data continuity.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the same components are denoted by the same reference numerals, and description thereof will be omitted.
FIG. 1 is a block diagram showing a configuration of an SRAM included in a semiconductor integrated circuit according to one embodiment of the present invention. As shown in FIG. 1, this semiconductor integrated circuit has blocks 10 and 11 of a memory cell array constituting memory cells of 8 bits × 8 words × 2 sets. Blocks 10 and 11 are selectively used according to block selection signals BS and BS bar.
[0017]
The word lines WL0 to WL7 of these memory cells are driven by a word line driving circuit 20, and are connected to each other via a pair of bit lines (BLH0, BLC0) to (BLH7, BLC7) for performing balanced transmission. By means of 30 and 31, data is written to the memory cell and data is read from the memory cell. The write / read circuits 30 and 31 are connected to two sets of input / output circuits 50 to 57 and 60 to 67 via first internal data buses DB0 to DB7 and second internal data buses DB8 to DB15, respectively. I have.
[0018]
One of the two sets of input / output circuits 50 to 57 and 60 to 67 is activated according to the block selection signals BS and BS bar, and the activated input / output circuit is connected to the data bus corresponding to the selected block. Exchanges data with the outside world. The input lines of the input / output circuits 50 to 57 are connected to the input lines of the input / output circuits 60 to 67, respectively, and the output lines of the input / output circuits 50 to 57 are connected to the output lines of the input / output circuits 60 to 67, respectively. Have been.
[0019]
A data bus control circuit 40 is connected between the first internal data buses DB0 to DB7 and the second internal data buses DB8 to DB15. The data bus control circuit 40 controls one of the internal data corresponding to the selected block when the read operation is not performed in the blocks 10 and 11 of the memory cell array in order to prevent data discontinuity as shown in FIG. Data is supplied from the bus to the other internal data bus.
[0020]
FIG. 2 shows a configuration example of one system of the data bus control circuit used in the present embodiment. The data bus control circuit 40 shown in FIG. 2 is connected between the wiring DB0 of the first internal data bus and the wiring DB8 of the second internal data bus.
[0021]
The data bus control circuit 40 includes a buffer circuit 44 having an input terminal and an output terminal, an N-channel MOS transistor Q1 connected between the wiring DB0 and the input terminal of the buffer circuit 44, and an output of the wiring DB0 and the buffer circuit 44. An N-channel MOS transistor Q2 connected between the wiring DB8 and an input terminal of the buffer circuit 44; an N-channel MOS transistor Q3 connected between the wiring DB8 and the input terminal of the buffer circuit 44; And an N-channel MOS transistor Q4. These transistors are used as switches that turn on when the gate goes high.
[0022]
Further, the data bus control circuit 40 activates the transistor switch based on the block selection signals BS and BS bar and the sense amplifier on signal SA for activating the sense amplifier included in the write / read circuits 30 and 31. A logic circuit for generating data bus control signals BA0 and BA1 to be turned on / off is included.
[0023]
This logic circuit has two AND circuits 41 and 42 in which block select signals BS and BS are respectively supplied to one input terminal, and an inverter 43 for inverting the sense amplifier ON signal SA. The sense amplifier ON signal inverted by the inverter 43 is supplied to the other input terminals of the AND circuits 41 and 42, and the data bus control signals BA0 and BA0 are output from the output terminals of the AND circuits 41 and 42, respectively.
[0024]
The logic circuit sets the data bus control signal BA0 to high level to turn on the transistors Q1 and Q4 to select the block 10 when the read operation is not performed in the blocks 10 and 11 of the memory cell array, When selecting 11, the data bus control signal BA1 is set to the high level to turn on the transistors Q2 and Q3. Accordingly, when the read operation is not performed in the blocks 10 and 11 of the memory cell array, when the block 10 is selected, data is supplied from the wiring DB0 to the wiring DB8, and when the block 11 is selected, Data is supplied from the wiring DB8 to the wiring DB0.
[0025]
Next, an operation timing and a change in signal level of each part in the SRAM shown in FIG. 1 will be described with reference to FIG.
As shown in FIG. 3, the block selection signal BS changes so as to alternately select the blocks 10 and 11 of the memory cell array in synchronization with the rise of the clock signal CK. Further, in synchronization with the rising of the clock signal CK, the sense amplifier on signal SA is set to the high level for a predetermined period, and the signal read from the first bit of the block 10 is supplied to the internal data bus DB0. The signal read from the first bit of the block 11 is supplied to the internal data bus DB8.
[0026]
When the data bus control circuit 40 is not present, the change in the signal level of the internal data bus DB8 is indicated by a broken line, but the provision of the data bus control circuit 40 causes the change in the signal level of the internal data bus DB8. Is shown by a solid line. As a result, in the I / O output, the conventional level change as shown by the broken line is eliminated, and the continuity of data is secured as shown by the solid line. In this embodiment, if the data bus control circuit 40 is not operated, it is possible to store data of one word of 16 bits in the blocks 10 and 11 of the memory cell array.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an SRAM according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration example of one system of the data bus control circuit of FIG. 1;
FIG. 3 is a view showing a change in signal level of each section in the SRAM of FIG. 1;
FIG. 4 is a block diagram showing a conventional SRAM that stores 8-bit data.
FIG. 5 is a block diagram showing a conventional SRAM storing 16-bit data.
FIG. 6 is a block diagram showing an improved SRAM that stores 8-bit data.
FIG. 7 is a diagram showing a change in a signal level of each unit in the SRAM of FIG. 6;
[Explanation of symbols]
10, 11 memory cell array block, 20 word line drive circuit, 30, 31 write / read circuit, 40, data bus control circuit, 41, 42 AND circuit, 43 inverter, 44 buffer circuit, 50 to 57, 60 to 67 input / output circuit , WL0-WL7 word line, BLH0-BLH7, BLC0-BLC7 bit line, DB0-DB15 internal data bus, Q1-Q4 N-channel MOS transistor

Claims (3)

データを記憶する第1群のメモリセル及び第2群のメモリセルと、
前記第1群のメモリセルと第1のデータバスとの間に電気的に接続され、前記第1群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第1の書込み/読出し回路と、
前記第2群のメモリセルと第2のデータバスとの間に電気的に接続され、前記第2群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第2の書込み/読出し回路と、
前記第1のデータバスと前記第2のデータバスとの間に電気的に接続され、前記第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、前記第1及び第2のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路と、
前記第1及び第2のデータバスの内の選択された一方と外部との間でデータの受け渡しを行う複数の入出力回路と、
を具備する半導体集積回路。
A first group of memory cells and a second group of memory cells for storing data;
A first write unit electrically connected between the first group of memory cells and a first data bus, for writing or reading data in a specified memory cell of the first group of memory cells; / Readout circuit;
A second write unit electrically connected between the second group of memory cells and a second data bus for writing or reading data in a designated memory cell of the second group of memory cells; / Readout circuit;
The first and second data buses are electrically connected between the first data bus and the second data bus, and when the read operation is not performed in the first and second groups of memory cells, the first and second data buses are not connected. A data bus control circuit for supplying data from a selected one of the two data buses to the other;
A plurality of input / output circuits for transferring data between a selected one of the first and second data buses and the outside;
A semiconductor integrated circuit comprising:
前記データバス制御回路が、
信号を入力する入力端子と信号を出力する出力端子とを有する複数のバッファ回路と、
前記第1のデータバスの複数の配線と前記複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第1群のトランジスタスイッチと、
前記第1のデータバスの複数の配線と前記複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第2群のトランジスタスイッチと、
前記第2のデータバスの複数の配線と前記複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第3群のトランジスタスイッチと、
前記第2のデータバスの複数の配線と前記複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第4群のトランジスタスイッチと、
前記第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、前記第1群のメモリセルを選択する際に前記第1群及び第4群のトランジスタスイッチをオンさせ、前記第2群のメモリセルを選択する際に前記第2群及び第3群のトランジスタスイッチをオンさせる論理回路と、
を含む、請求項1記載の半導体集積回路。
The data bus control circuit,
A plurality of buffer circuits having an input terminal for inputting a signal and an output terminal for outputting a signal,
A first group of transistor switches electrically connected between a plurality of wirings of the first data bus and input terminals of the plurality of buffer circuits, respectively;
A second group of transistor switches electrically connected between a plurality of wirings of the first data bus and output terminals of the plurality of buffer circuits, respectively;
A third group of transistor switches electrically connected between a plurality of wirings of the second data bus and input terminals of the plurality of buffer circuits, respectively;
A fourth group of transistor switches electrically connected between a plurality of wirings of the second data bus and output terminals of the plurality of buffer circuits, respectively;
When a read operation is not performed in the first and second groups of memory cells, the first and fourth groups of transistor switches are turned on when selecting the first group of memory cells, A logic circuit for turning on the second group and the third group of transistor switches when selecting the second group of memory cells;
The semiconductor integrated circuit according to claim 1, comprising:
前記第1群及び第2群のメモリセルの各々が、1ワードが8ビットで構成されるデータを記憶するメモリセルアレイのブロックを構成する、請求項1又は2記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein each of the first group and the second group of memory cells forms a block of a memory cell array that stores data in which one word is composed of 8 bits.
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