JP2004258322A - Gradation display controller and flat panel display device - Google Patents

Gradation display controller and flat panel display device Download PDF

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JP2004258322A
JP2004258322A JP2003049066A JP2003049066A JP2004258322A JP 2004258322 A JP2004258322 A JP 2004258322A JP 2003049066 A JP2003049066 A JP 2003049066A JP 2003049066 A JP2003049066 A JP 2003049066A JP 2004258322 A JP2004258322 A JP 2004258322A
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Kazuyoshi Watabe
一喜 渡部
Takashi Shudo
孝 周藤
Kenichi Kawabata
憲一 川畑
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a gradation display controller that realizes multi-gradation display with simple circuit constitution and can be made low cost. <P>SOLUTION: A flat panel display device 1 is equipped with a display panel 2, a scanning electrode driving part 3, a data electrode driving part 4, and a signal control part 5. The display panel 2 has scanning electrodes S<SB>0</SB>to S<SB>N-1</SB>, data electrodes D<SB>0</SB>to D<SB>N-1</SB>, and display cells 8. The scanning electrode driving part 3 applies a potential to the scanning electrodes S<SB>0</SB>to S<SB>N-1</SB>selected in specified order. A basic display period wherein multi-gradation data are displayed consists of a series of subordinate display periods each having a predetermined unit time width. Further, the signal control part 5 generates a gradation display signal DIN indicating illumination states or nonillumination states of display cells 8 corresponding to the data electrodes D<SB>0</SB>to D<SB>N-1</SB>for each display period and the data electrode driving part 4 generates a data signal voltage making the display cells 8 illuminate or not illuminate according to the gradation display signal DIN for the subordinate display periods. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、画像の多階調表示を実現する技術に関する。
【０００２】
【従来の技術】
一般に、フラットパネル表示装置としては、液晶ディスプレイパネル、ＰＤＰ（プラズマディスプレイパネル）、有機ＥＬパネル（ｏｒｇａｎｉｃ ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ ｐａｎｅｌ）、電界放出型素子（ＦＥＤ；ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｄｅｖｉｃｅ）を用いたＦＥＤパネルなどが知られている。この種のフラットパネル表示装置において、多階調表示を実現する代表的な技術としては、振幅変調方式（電圧変調方式）とパルス幅変調方式とが知られている。振幅変調方式では、表示データの階調値に応じて、表示セルに印加する電圧パルスの振幅（波高）を変調することによって発光輝度が制御される。また、パルス幅変調方式では、表示セルに印加する電圧パルスの振幅を略一定に維持し、表示データの階調値に応じて、その電圧パルスのパルス幅（パルスの立上り時から立下り時迄の期間）を多段階に変調することによって発光輝度が制御される。これら振幅変調方式及びパルス幅変調方式の技術は、例えば特許文献１（特開２００１−２５０４７２号公報）に開示されている。
【０００３】
【特許文献１】
特開２００１−２５０４７２号公報（
【０００４】〜
【０００５】，第２５図）
【０００６】
【発明が解決しようとする課題】
しかしながら、振幅変調方式及びパルス幅変調方式を採用した場合、階調度が高くなるほどに制御回路の構成が複雑化する。この結果、フラットパネル表示装置の生産上の不良や故障が起こり易く、その製造コストが上昇し易い。
【０００７】
このような状況に鑑みて本発明の目的は、比較的簡易な回路構成で多階調表示を実現する低コストの階調表示制御装置及びフラットパネル表示装置を提供する点にある。
【０００８】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る階調表示制御装置は、基板上に所定間隔で線状に形成された複数本の走査電極と、前記複数本の走査電極と隔絶して交差するように所定間隔で線状に形成された複数本のデータ電極と、前記走査電極と前記データ電極との交点において前記走査電極と前記データ電極との間の電位差に応じて発光または非発光する表示セルと、を有する表示パネルに多階調データを表示させる階調表示制御装置であって、各前記走査電極に走査信号電圧を印加する走査電極駆動部と、入力する階調表示信号に基づいて前記データ電極にデータ信号電圧を印加するデータ電極駆動部と、前記階調表示信号を生成して前記データ電極駆動部に供給する階調情報生成回路と、を備え、前記多階調データを表示する基本表示期間は、各々が予め定められた単位時間幅を有する一連のサブ表示期間で構成され、前記階調情報生成回路は、各前記サブ表示期間毎に、各前記データ電極に対応する前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成し、前記データ電極駆動部は、各前記サブ表示期間毎に、前記階調表示信号に基づいて前記表示セルに発光または非発光の何れかを生じさせるように前記データ信号電圧を発生することを特徴としている。
【０００９】
また、本発明に係るフラットパネル表示装置は、前記階調表示制御装置を備えることを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るフラットパネル表示装置１の構成を概略的に示すブロック図である。このフラットパネル表示装置１は、２次元画像の多階調データを表示する表示パネル２、走査電極駆動部３、データ電極駆動部４及び信号制御部５を備えて構成されている。また表示パネル２における多階調データの表示を制御する階調表示制御装置は、走査電極駆動部３、データ電極駆動部４及び信号制御部５で構成される。
【００１２】
表示パネル２においては、平面状の基板上にＮ本（Ｎ：３以上の整数）のデータ電極Ｄ０，Ｄ１，…，ＤＮ−１が所定間隔をもって線状に形成されており、データ電極駆動部４と電気的に接続されている。また、これらデータ電極Ｄ０，Ｄ１，…，ＤＮ−１と隔絶して交差するように前記基板上にＮ本の走査電極Ｓ０，Ｓ１，…，ＳＮ−１が所定間隔をもって線状に形成され、走査電極駆動部３と電気的に接続されている。また、これらデータ電極Ｄ０，Ｄ１，…，ＤＮ−１と走査電極Ｓ０，Ｓ１，…，ＳＮ−１との交点近傍にはそれぞれ、表示セル８，８，…，８が配置されている。表示セル８，８，…，８はそれぞれ、１画素の画像データを表示するため、このフラットパネル表示装置１は、垂直方向及び水平方向にＮ×Ｎ画素の解像度を有する。
【００１３】
なお、本実施の形態では、１個の表示セル８が１画素の多階調データを表示するが、この代わりに、カラー表示や面積階調表示などを実現するために、複数個の表示セル８，…，８の組で１画素を構成してもよい。また本実施の形態では、水平画素数と垂直画素数とが同一であるが、本発明ではこれに限らず、垂直画素数と水平画素数とをそれぞれ任意のものに設定してもよい。
【００１４】
走査電極駆動部３は、信号制御部５から供給される制御信号ＳＣに応じて、走査電極Ｓ０，Ｓ１，…，ＳＮ−１の中から、選択した走査電極に電位Ｖ１の走査信号電圧を印加する一方、非選択の走査電極には電位Ｖ０（Ｖ０≦Ｖ１）の走査信号電圧を印加する。またデータ電極駆動部４は、データ電極Ｄ０，Ｄ１，…，ＤＮ−１の各々に、電位Ｖ０及び電位Ｖ２（Ｖ０≧Ｖ２）のうち何れか一方のデータ信号電圧を印加する。よって、走査電極とデータ電極との間の電位差としては、ゼロ，Ｖ０−Ｖ２，Ｖ１−Ｖ０及びＶ１−Ｖ２の４種類の電位差が存在することになる。本実施の形態では、両電極間に電位差Ｖ１−Ｖ２が印加される場合に表示セル８が発光し、それ以外の電位差が印加される場合には表示セル８が非発光となるように、電位Ｖ０，Ｖ１及びＶ２が設定される。
【００１５】
また信号制御部５は、外部入力の画像信号ＤＤと制御信号ＣＴＬとを用いて、クロック信号ＣＬＫ、ストローブ信号ＳＴＢ及び階調表示信号ＤＩＮを所定のタイミングでレジスタ回路７に出力する。また信号制御部５は、１ビットの階調表示信号ＤＩＮを生成する階調情報生成回路１０を搭載している。
【００１６】
階調表示信号ＤＩＮは、高レベル信号と低レベル信号との組合せからなる１ビットのシリアル信号である。なお、この明細書では、「高レベル」とは信号電圧が所定の閾値電圧よりも高い状態を意味し、「低レベル」とは信号電圧が所定の閾値電圧よりも低い状態を意味することとする。後述するように、高レベル信号が表示セル８の発光状態を規定し、低レベル信号が表示セル８の非発光状態を規定する。なお、この代わりに、高レベル信号が表示セル８の非発光状態を規定し、低レベル信号が表示セル８の発光状態を規定するようにシステムを変更しても構わない。
【００１７】
またデータ電極駆動部４は、出力回路６及びレジスタ回路７を備えている。レジスタ回路７は、直列接続されたＮ個のフリップ・フロップからなるＮ段のシフトレジスタ（図示せず）とＮビットのラッチ回路（図示せず）とを備えている。前記シフトレジスタは、クロック信号ＣＬＫの立上りエッジのタイミングで、シリアルに入力する１ビットの階調表示信号ＤＩＮを順次シフトさせ、Ｎ個の信号レベルを並列に保持する。また前記ラッチ回路は、前記シフトレジスタにおける各段のフリップ・フロップが出力した１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１を保持（ラッチ）し、ストローブ信号ＳＴＢの信号レベルに応じて、保持した１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１を出力回路６に並列に出力する。
【００１８】
そして出力回路６は、レジスタ回路７から並列に入力する１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１の信号レベルの組合せに基づいて、データ電極Ｄ０，Ｄ１，…，ＤＮ−１の各々に、電位Ｖ０または電位Ｖ２のうち何れか一方のデータ信号電圧を印加する。具体的には、１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１は、それぞれ、データ電極Ｄ０，Ｄ１，…，ＤＮ−１に対応しており、１ビット信号ＤＩｋ（ｋ＝０〜Ｎ−１）が高レベル状態にある期間には、この１ビット信号ＤＩｋに対応するデータ電極Ｄｋに電位Ｖ２のデータ信号電圧が印加され、１ビット信号ＤＩｋ（ｋ＝０〜Ｎ−１）が低レベル状態にある期間には、この１ビット信号ＤＩｋに対応するデータ電極Ｄｋに電位Ｖ０のデータ信号電圧が印加される。このように、電位Ｖ１の選択された走査電極に沿って配列する表示セル８，…，８の各々に発光または非発光の何れかを発生させることができる。
【００１９】
以上の構成を有するフラットパネル表示装置１の動作例を以下に説明する。以下、説明の便宜上、４×４画素の解像度を有する表示パネル２を例に挙げて説明する。図２は、４×４画素の解像度を有する表示パネル２を備えたフラットパネル表示装置１の構成を概略的に示すブロック図である。
【００２０】
いま、表示パネル２の走査電極Ｓ０上の４個の表示セル８０，８１、８２，８３について、図面左端から右端にかけて順番に、４階調レベル、６階調レベル、１階調レベル及び８階調レベルの表示が行われるものとする。図３は、データ電極駆動部４における各種の信号波形を示すタイミングチャートである。
【００２１】
図３に示すように、１フレームを表示する期間は、複数のサブ表示期間…，Ｔａ，Ｔｂ，…，Ｔｉ，…に区分されている。サブ表示期間Ｔａ，…はそれぞれ、１階調レベルの発光時間に相当する単位時間幅を有する。本実施の形態では、全てのサブ表示期間Ｔａ，…が持つ単位時間幅は同じである。さらに、各画素の多階調データを表示する期間（以下、基本表示期間と呼ぶ。）は、一連のサブ表示期間Ｔｂ，Ｔｃ，…，Ｔｉで構成される。本動作例では、８階調表示を実現するため、基本表示期間は、８つのサブ表示期間によって構成される。
【００２２】
階調情報生成回路１０（図２）は、各サブ表示期間毎に、高レベル信号と低レベル信号との組合せからなるシリアル信号を生成しレジスタ回路７に出力する。図３に示すサブ表示期間Ｔａでは、階調情報生成回路１０は、クロック信号ＣＬＫと同期する階調表示信号ＤＩＮをレジスタ回路７に出力する。階調表示信号ＤＩＮは、４つの高レベル信号３ａ，２ａ，１ａ，０ａからなる１ビットのシリアル信号で構成されている。またレジスタ回路７の４段のシフトレジスタ（図示せず）は４つの高レベル信号３ａ，２ａ，１ａ，０ａを並列に保持する。
【００２３】
次のサブ表示期間Ｔｂでは、レジスタ回路７の４ビット・ラッチ回路（図示せず）は、前記シフトレジスタから並列に出力された４つの高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を保持し、当該サブ表示期間Ｔｂの間、これら高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を出力回路６へパラレルに且つ継続的に出力し続ける。高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３と対応しており、出力回路６は、高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３に対応する電位Ｖ２のデータ信号電圧ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３をそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に印加する。
【００２４】
走査電極駆動部３が走査電極Ｓ０を選択する期間、図３に示すように走査信号電圧ＳＳ０は、電位Ｖ１に維持されている。またこのとき、データ信号電圧ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３は何れも、電位Ｖ２に維持される。この結果、走査電極Ｓ０上の表示セル８０，８１、８２，８３はそれぞれ、サブ表示期間Ｔｂの間、１階調レベルに相当する輝度で発光する。
【００２５】
他方、サブ表示期間Ｔｂにおいて、レジスタ回路７の前記シフトレジスタは、階調情報生成回路１０から供給された階調表示信号ＤＩＮを並列に保持する。このとき、階調表示信号ＤＩＮは、高レベル信号３ｂ，１ｂ，０ｂと低レベル信号２ｂとの組合せからなる。
【００２６】
次のサブ表示期間Ｔｃでは、レジスタ回路７の４ビット・ラッチ回路は、前記シフトレジスタからパラレルに出力された信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を保持し、当該サブ表示期間Ｔｃの間、これら信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を出力回路６へパラレルに且つ継続的に出力し続ける。また出力回路６は、信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３の信号レベルに対応する電位Ｖ０または電位Ｖ２のデータ信号電圧ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３をそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に印加する。したがって、図３に示すように走査電極駆動部３が走査電極Ｓ０を選択する期間、第１のデータ信号電圧ＤＳ０は電位Ｖ２に維持され、第２のデータ信号電圧ＤＳ１は電位Ｖ２に維持され、第３のデータ信号電圧ＤＳ２は電位Ｖ０に維持され、第４のデータ信号電圧ＤＳ３は電位Ｖ２に維持される。この結果、表示セル８０，８１，８３は発光し、表示セル８２は発光しないこととなる。
【００２７】
続くサブ表示期間Ｔｄ〜Ｔｉの各々において、上記サブ表示期間Ｔｂ，Ｔｃの場合と同様の処理が繰り返し実行され、表示セル８０，８１，８２，８３はそれぞれ、各サブ表示期間で発光または非発光の何れかの状態をとるように制御される。
【００２８】
このような動作の結果、図３に示すデータ信号電圧ＤＩ０〜ＤＩ３の波形をみれば分かる通り、基本表示期間を構成するサブ表示期間Ｔｂ〜Ｔｉにおいて、第１の表示セル８０は、４つのサブ表示期間Ｔｂ〜Ｔｅで発光、すなわち合計４階調レベルの輝度で発光し、第２の表示セル８１は、６つのサブ表示期間Ｔｂ〜Ｔｇで発光、すなわち合計６階調レベルの輝度で発光し、第３の表示セル８２は、単一のサブ表示期間Ｔｂで発光、すなわち合計１階調レベルの輝度で発光し、第４の表示セル８３は、８つのサブ表示期間Ｔｂ〜Ｔｉで発光、すなわち、合計８階調レベルの輝度で発光することになる。
【００２９】
このように、上記フラットパネル表示装置１及びその階調表示制御装置によれば、表示セル８，８，…は、各サブ表示期間毎に、発光または非発光の何れかの状態をとるように制御されるため、表示セル８，…の基本表示期間中に占める発光時間または非発光時間を制御することで発光輝度を制御でき、多階調表示が可能となる。したがって、従来の振幅変調方式のように各データ信号電圧の振幅を変調したり、従来のパルス幅変調方式のように各データ信号電圧のパルス幅を変調したりする複雑な回路を必要とせず、回路構成の小規模化が可能であるため、故障や生産上の不良の発生を低減させ得る安価なフラットパネル表示装置を提供できる。
【００３０】
なお、本実施の形態１では、例えばサブ表示期間Ｔａにおいて、階調表示信号ＤＩＮは、時間軸上、１ビット信号３ａ，２ａ，１ａ，０ａの順番で配列している。この配列は、表示パネル２上の右方から左方の表示セル８３，８２，８１，８０の順番に対応しているが、この代わりに、表示パネル２上の左方から右方の表示セル８０，８１，８２，８３の順番に合わせて、階調表示信号ＤＩＮの中の１ビット信号の配列を構成しても本発明と同様の効果が得られる。例えばサブ表示期間Ｔａにおいて、階調表示信号ＤＩＮが、時間軸上、１ビット信号０ａ，１ａ，２ａ，３ａの順番で配列されてもよい。
【００３１】
また、本実施の形態１では、データ電極駆動部４は出力回路６とレジスタ回路７とで構成されるが、この代わりに、レジスタ回路７を信号制御部５に含め、データ電極駆動部４を出力回路６のみで構成しても本発明と同様の効果が得られる。
【００３２】
＜実施の形態２＞
次に、本発明の実施の形態２に係るフラットパネル表示装置を説明する。本実施の形態２に係るフラットパネル表示装置１は図２に示した構成を有し、図４に示す階調情報生成回路１０を備えている。この階調情報生成回路１０は、ラインレジスタ１９、セレクタ２４、加算回路（演算回路）２８及び比較器２７を備えて構成される。
【００３３】
階調情報生成回路１０の外部入力端子Ｐ０，Ｐ１，Ｐ２，Ｐ３にはそれぞれ、階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３が供給される。これら階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応しており、階調度を表現できるビット長を有する。本実施の形態の場合、階調度は８であるから、各階調信号は３ビット長を持つ。
【００３４】
ラインレジスタ１９は、システムクロック（図示せず）と同期して入力信号をラッチする４個のレジスタ（Ｄラッチ）２０，２１，２２，２３を備えており、レジスタ２０〜２３はそれぞれ、外部入力端子Ｐ０〜Ｐ３を介して入力した階調信号ＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３をラッチしてセレクタ２４へ出力する。
【００３５】
セレクタ２４は、４本の階調信号ＤＴ０〜ＤＴ３がそれぞれ入力する入力端１ｉ，２ｉ，３ｉ，４ｉを備えており、外部入力端子Ｐ４を介して入力する切換制御信号ＳＷの値に応じて４個の入力端１ｉ，２ｉ，３ｉ，４ｉの中の何れかを選択する。またセレクタ２４は、入力端１ｉ，２ｉ，３ｉ，４ｉを順番に選択するように制御される。
【００３６】
また加算回路２８はカウンタ２６と減算器（演算器）２５とを備える。カウンタ２６は、外部入力端子Ｐ５からストローブ信号ＳＴＢのパルスが入力する度に計数値を増加させ、その計数値を示す信号を減算器２５に供給している。その計数値は、外部入力端子Ｐ６から入力するリセット信号ＲＳの立下りエッジのタイミングでリセットされる。本実施の形態では、計数値は、ストローブ信号ＳＴＢのパルスが入力する度に「１」だけ増加し、リセット直後の計数値は「０」である。減算器２５は、セレクタ２４の出力信号値からカウンタ２６の出力信号値である計数値を減算することで比較信号を算出して比較器２７に出力する。よって比較信号は、階調信号ＤＴ０〜ＤＴ３の値（階調値）から計数値を引いた値を持つ。
【００３７】
そして比較器２７は、減算器２５から入力する比較信号の値（比較値）と基準値との大小関係に応じて高レベル信号或いは低レベル信号を出力する。この比較器２７の出力信号が階調表示信号ＤＩＮであり、外部出力端子Ｐ７を介して上記データ電極駆動部４に供給される。本実施の形態では、基準値はゼロに設定されており、比較器２７は、比較値が正となる期間に高レベル信号を出力し、比較値がゼロまたは負となる期間に低レベル信号を出力する。
【００３８】
以上の構成を有する階調情報生成回路１０の動作例を以下に説明する。本動作例では、階調情報生成回路１０は、図３に示す波形を持つ階調表示信号ＤＩＮを生成する。図５及び図６は、階調情報生成回路１０における各種の信号波形を示すタイミングチャートである。図５に示す信号波形の右端と、図６に示す信号波形の左端とは一部重複して連続する。
【００３９】
サブ表示期間Ｔａ〜Ｔｈの周期において、ラインレジスタ１９のレジスタ２０〜２３はそれぞれ、「４」，「６」，「１」及び「８」の階調値を持つ階調信号ＤＴ０〜ＤＴ３をラッチして継続的にセレクタ２４に供給している。図５及び図６に示すようにレジスタ２０〜２３は、リセット信号ＲＳの立上りエッジで次の周期の階調信号ＤＴ０〜ＤＴ３をラッチするように制御される。
【００４０】
またセレクタ２４は、クロック信号ＣＬＫと同期して４個の入力端４ｉ，３ｉ，２ｉ，１ｉを順番に選択し、選択した端子への入力信号を加算回路２８に出力する。具体的には、セレクタ２４は、各サブ表示期間毎に、４個の入力端４ｉ，３ｉ，２ｉ，１ｉをこの順番で選択する。この結果、セレクタ２４の出力信号は、図５及び図６に示すように各サブ表示期間毎に、「８」，「１」，「６」及び「４」の階調値を持つ選択信号を繰り返し加算回路２８に出力する。ただし、各サブ表示期間で「４」の階調値を持つ選択信号を出力した後、次のサブ表示期間に至る迄、セレクタ２４はゼロ値を持つ選択信号を出力する。
【００４１】
またカウンタ２６は、サブ表示期間Ｔａ〜Ｔｈにおいて、初期値「０」を起点としてストローブ信号ＳＴＢのパルスが入力する度に計数値を「１」だけ増加させ、リセット信号ＲＳの立下りエッジで計数値を初期値「０」にリセットする。この結果、カウンタ２６は、サブ表示期間が経過する度に計数値を「０」，「１」，「２」，…，「７」のように増加させる。
【００４２】
先ず、サブ表示期間Ｔａでは、減算器２５の一方のプラス側端子には、セレクタ２４から、「８」，「１」，「６」，「４」及び「０」の階調値を持つ信号が順番に入力し、他方のマイナス側端子には、カウンタ２６から「０」の計数値を持つ信号が供給される。よって減算器２５は、クロック信号ＣＬＫと同期して「８」，「１」，「６」，「４」及び「０」の比較値を持つ信号を比較器２７に順次出力する。したがって、図５の階調表示信号ＤＩＮに示すように、比較器２７は、「８」，「１」，「６」，「４」の正の比較値が入力する期間中は高レベル信号を出力し、「０」の比較値が入力する期間中は低レベル信号を出力する。
【００４３】
次のサブ表示期間Ｔｂでは、減算器２５の一方のプラス側端子には、セレクタ２４から、「８」，「１」，「６」，「４」及び「０」の階調値を持つ信号が順番に入力し、他方のマイナス側端子には、カウンタ２６から「１」の計数値を持つ信号が供給される。よって減算器２５は、クロック信号ＣＬＫと同期して「７」，「０」，「５」，「３」及び「−１」の比較値を持つ信号を比較器２７に順次出力する。したがって、図５の階調表示信号ＤＩＮに示すように、比較器２７は、「７」，「５」及び「３」の正の比較値が入力する期間中は高レベル信号を出力し、「０」及び「−１」の比較値が入力する期間中は低レベル信号を出力する。
【００４４】
続くサブ表示期間Ｔｃ〜Ｔｈの各々において、上記サブ表示期間Ｔａ，Ｔｂの場合と同様の処理が繰り返し実行される。この結果、階調情報生成回路１０は、図５及び図６に示す階調表示信号ＤＩＮを生成し、表示パネル２の走査電極Ｓ０上の４個の表示セル８０，８１、８２，８３にそれぞれ、４階調レベル、６階調レベル、１階調レベル及び８階調レベルの多階調表示を行わせることができる。
【００４５】
上記した階調情報生成回路１０は、４本のデータ電極Ｄ０〜Ｄ３を有する表示パネル２に対応した回路であるが、一般にＮ本（Ｎは５以上の整数）のデータ電極Ｄ０〜ＤＮ−１を有する表示パネル２（図１）に対応した回路へ拡張することは当業者にとって容易に可能である。かかる場合、上記ラインレジスタ１９は４個のレジスタ２０〜２３の代わりにＮ個のレジスタを有し、上記セレクタ２４は４個の入力端１ｉ〜４ｉの代わりにＮ個の入力端を選択する機能を有することとなる。また、上記の例では、８階調表示を実現する構成について説明したが、一般にＭ階調（Ｍは９以上の整数）表示を実現する構成に拡張することも当業者にとっては容易に可能である。
【００４６】
このように本実施の形態２によれば、データ電極Ｄ０〜ＤＮ−１の本数が多い大画面あるいは高精細の表示パネル２に対しても、小規模な回路構成の階調情報生成回路１０を提供できる。したがって、安価で、故障や生産上の不良の発生率が低いフラットパネル表示装置１及びその階調表示制御装置を提供することができる。
【００４７】
なお、上記加算回路２８は、階調値から、順次増加する計数値を減算することで比較値を算出したが、この代わりに、本実施の形態１の変形例として、階調値から、順次減少する計数値を加算する構成を採用してもよい。かかる場合、計数値の初期値を「０」に設定し、ストローブ信号ＳＴＢのパルス入力の度に計数値を「１」だけ減少させる。また別の変形例として、階調値に順次増加する計数値を加算する構成を採用してもよい。かかる場合は、計数値の初期値を「−７」に設定し、ストローブ信号ＳＴＢのパルス入力の度に計数値を「１」だけ増加させる。さらに別の変形例として、階調値から、順次減少する計数値を減算する構成を採用してもよい。かかる場合は、計数値の初期値を「７」に設定し、ストローブ信号ＳＴＢのパルス入力の度に計数値を「１」だけ減少させる。以上の３種類の変形例によって、上記加算回路２８が算出する比較値と同じ値を得ることが可能である。
【００４８】
＜実施の形態３＞
次に、本発明の実施の形態３に係るフラットパネル表示装置を説明する。本実施の形態３に係るフラットパネル表示装置１は図２に示した構成を有し、図７に示す階調情報生成回路１０を備えている。この階調情報生成回路１０は、４個のセレクタ３０，３１，３２，３３、ラインレジスタ３９、選択回路３４、減算回路３７及び比較器３８を備えて構成される。
【００４９】
この階調情報生成回路１０の外部入力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４にはそれぞれ、３ビット長の階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３が供給される。上記実施の形態２で説明したように、これら階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応しており、階調度を表現できるビット長を有する。ここで、階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３の値（階調値）はそれぞれ、Ｄ（０），Ｄ（１），Ｄ（２），Ｄ（３）で表現するものとする。
【００５０】
第１セレクタ３０〜第４セレクタ３３はそれぞれ３個の入力端を有しており、外部入力端子Ｐ０を介して入力する切換制御信号ＳＷＡの値に応じて、３個の入力端の中から何れかを選択し、選択した入力端に入力する信号をラインレジスタ３９に出力する。すなわち、第１セレクタ３０は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ０の値に応じて入力端１ｍ，２ｍ，３ｍの何れかを選択し、第２セレクタ３１は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ１の値に応じて、入力端１ｎ，２ｎ，３ｎの何れかを選択し、第３セレクタ３２は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ２の値に応じて、入力端１ｐ，２ｐ，３ｐの何れかを選択し、第４セレクタ３３は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ３の値に応じて、入力端１ｑ，２ｑ，３ｑの何れかを選択する。
【００５１】
また第１セレクタ３０の入力端３ｍが外部入力端子Ｐ１と接続され、第２セレクタ３１の入力端３ｎが外部入力端子Ｐ２と接続され、第３セレクタ３２の入力端３ｐが外部入力端子Ｐ３と接続され、第４セレクタ３３の入力端３ｑが外部入力端子Ｐ４と接続されている。
【００５２】
またラインレジスタ３９は、システムクロック（図示せず）と同期して入力信号をラッチする４個のレジスタ（Ｄラッチ）４０，４１，４２，４３を備えている。第１セレクタ３０とレジスタ４０の組、第２セレクタ３１とレジスタ４１の組、第３セレクタ３２とレジスタ４２の組、及び第４セレクタ３３とレジスタ４３の組はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応している。また第１セレクタ３０〜第４セレクタ３３の出力信号はそれぞれ、レジスタ４０，４１，４２，４３でラッチされ、選択回路３４に出力される。
【００５３】
またレジスタ４０，４１，４２，４３の出力信号はそれぞれ、第１セレクタ３０〜第４セレクタ３３に帰還する。第１セレクタ３０に帰還したレジスタ４０の出力信号は入力端１ｍに入力させられている。また、第２セレクタ３１に帰還したレジスタ４１の出力信号は入力端１ｎに、第３セレクタ３２に帰還したレジスタ４２の出力信号は入力端１ｐに、第４セレクタ３３に帰還したレジスタ４３の出力信号は入力端１ｑにそれぞれ入力させられている。
【００５４】
また選択回路３４は、４個の入力端１ｉ，２ｉ，３ｉ，４ｉを備えており、外部入力端子Ｐ５を介して入力した切換制御信号ＳＷＢの値に応じて何れか１の入力端を選択する。また選択回路３４はゲート回路（ＡＮＤ型回路）３６を有し、選択された入力端への入力信号はゲート回路３６に出力される。そしてゲート回路３６は、外部入力端子Ｐ６を介して入力したマスク信号ＭＳＫが低レベルとなる期間に限って、選択した入力端からの信号を出力し、マスク信号ＭＳＫが高レベルとなる期間には信号出力をマスクする（信号レベルを強制的に低レベルにする）。
【００５５】
選択回路３４からマスクされずに出力された選択信号ＡＤは、減算回路３７と比較器３８とに供給される。比較器３８は、選択信号ＡＤの値が基準値（ゼロ値）を超える期間には高レベル信号を出力し、当該値が基準値である期間には低レベル信号を出力する機能を持つ。この比較器３８から出力される１ビット信号が階調表示信号ＤＩＮとなり、外部出力端子Ｐ７を介して上記データ電極駆動部４に供給される。
【００５６】
また減算回路３７は、比較器３８から供給された信号が高レベルとなる期間に限って、選択信号ＡＤの値から所定値（＝１）を減算することで中間信号ＥＤを生成し、第１セレクタ３０〜第４セレクタ３３に供給する。また比較器３８から供給された信号が低レベルとなる期間は、減算回路３７は、選択信号ＡＤの値から所定値を減算する処理を実行せず、入力信号をそのまま出力する。この減算回路３７から伝達した中間信号ＥＤは、第１セレクタ３０の入力端２ｍ、第２セレクタ３１の入力端２ｎ、第３セレクタ３２の入力端２ｐ、及び第４セレクタ３３の入力端２ｑに入力させられる。
【００５７】
以上の構成を有する階調情報生成回路１０の動作例を以下に説明する。本動作例では、階調情報生成回路１０は、図３に示す波形を持つ階調表示信号ＤＩＮを生成する。図８及び図９は、階調情報生成回路１０における各種の信号波形を示すタイミングチャートである。図８に示す信号波形の右端と図９に示す信号波形の左端とは一部重複して連続する。
【００５８】
図８及び図９に示すように、説明の便宜上、システムクロック（図示せず）の周期と同期するタイミング番号０，１，２，…が設定されている。タイミング番号０以前の期間において、第１セレクタ３０〜第４セレクタ３３はそれぞれ、切換制御信号ＳＷ０〜ＳＷ３により入力端３ｍ，３ｎ，３ｐ，３ｑを選択する。これにより、第１セレクタ３０〜第４セレクタ３３はそれぞれ、階調信号ＤＴ０〜ＤＴ３をレジスタ４０〜４３に出力する。そしてレジスタ４０〜４３はそれぞれ、Ｄ（０）（＝４），Ｄ（１）（＝６），Ｄ（２）（＝１）及びＤ（３）（＝８）の階調値を持つ階調信号ＤＴ０〜ＤＴ３をラッチする。次いで、第１セレクタ３０〜第４セレクタ３３はそれぞれ、切換制御信号ＳＷ０〜ＳＷ３により入力端１ｍ，１ｎ，１ｐ，１ｑを選択して待機する。図８及び図９に示す階調信号ＤＴ０〜ＤＴ３は、レジスタ４０〜４３に格納された信号を示している。
【００５９】
選択回路３４は、サブ表示期間毎にタイミング番号の更新に合わせて、４個の入力端４ｉ，３ｉ，２ｉ，１ｉの選択をこの順番で切り換えるように制御される。
【００６０】
先ず、サブ表示期間Ｔａにおいて、タイミング番号０の期間では、選択回路３４は入力端子４ｉを選択し、この入力端４ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（３）＝８）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に応じて、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（３）−１）を持つ中間信号ＥＤを生成し出力する。同時に、第４セレクタ３３は、切換制御信号ＳＷ３を受けて入力端２ｑを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４３に格納させるべく準備する。
【００６１】
次のタイミング番号１の期間では、レジスタ４３は、第４セレクタ３３から入力していた中間信号ＥＤをラッチし、Ｄ（３）−１（＝７）の中間値を格納する。その後、第４セレクタ３３は入力端１ｑに接続を切り換える。また選択回路３４は入力端３ｉを選択し、この入力端３ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（２）＝１）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に対応して、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（２）−１＝０）を持つ中間信号ＥＤを生成し出力する。同時に、第３セレクタ３２は、切換制御信号ＳＷ２を受けて入力端２ｐを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４２に格納させるべく準備する。
【００６２】
次のタイミング番号２の期間では、レジスタ４２は、第３セレクタ３２から入力していた中間信号ＥＤをラッチし、Ｄ（２）−１（＝０）の中間値を格納する。その後、第３セレクタ３２は入力端１ｐに接続を切り換える。また選択回路３４は入力端２ｉを選択し、この入力端２ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（１）＝６）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に対応して、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（１）−１＝５）を持つ中間信号ＥＤを生成し出力する。同時に、第２セレクタ３１は、切換制御信号ＳＷ１を受けて入力端２ｎを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４１に格納させるべく準備する。
【００６３】
次のタイミング信号３の期間では、レジスタ４１は、第２セレクタ３１から入力していた中間信号ＥＤをラッチし、Ｄ（１）−１（＝５）の中間値を格納する。その後、第２セレクタ３１は入力端１ｎに接続を切り換える。また選択回路３４は入力端１ｉを選択し、この入力端１ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（０）＝４）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に対応して、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（０）−１＝３）を持つ中間信号ＥＤを生成し出力する。同時に、第１セレクタ３０は、切換制御信号ＳＷ０を受けて入力端２ｍを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４０に格納させるべく準備する。
【００６４】
次のタイミング番号４の期間では、レジスタ４０は、第１セレクタ３０から入力していた中間信号ＥＤをラッチし、Ｄ（０）−１（＝３）の中間値を格納する。その後、第１セレクタ３０は入力端１ｍに接続を切り換える。またこの期間にはマスク信号ＭＳＫのパルスが入力するため、選択回路３４の出力はマスクされる。これにより、比較器３８は低レベルの階調表示信号ＤＩＮを出力する。
【００６５】
続くサブ表示期間Ｔｂにおいて、タイミング番号５の期間では、選択回路３４は入力端子４ｉを選択し、この入力端４ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（３）−１＝７）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に応じて、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（３）−２＝６）を持つ中間信号ＥＤを生成し出力する。同時に、第４セレクタ３３は、切換制御信号ＳＷ３を受けて入力端２ｑを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４３に格納させるべく準備する。
【００６６】
次のタイミング番号６の期間では、レジスタ４３は、第４セレクタ３３から入力していた中間信号ＥＤをラッチし、Ｄ（３）−２（＝６）の中間値を格納する。その後、第４セレクタ３３は入力端１ｑに接続を切り換える。また選択回路３４は入力端３ｉを選択し、この入力端３ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、ゼロ値（＝Ｄ（２）−１）を持つ選択信号ＡＤに対応する低レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された低レベル信号に対応して、減算処理を行わずに入力信号をそのまま出力する。同時に、第３セレクタ３２は、切換制御信号ＳＷ２を受けて入力端２ｐを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４２に格納させるべく準備する。
【００６７】
この後のタイミング番号７，８，…の期間も、上記タイミング番号０〜６の場合と同様の処理が繰り返し実行される。この結果、階調情報生成回路１０は、図８及び図９に示す階調表示信号ＤＩＮを生成し、表示パネル２の走査電極Ｓ０上の４個の表示セル８０，８１、８２，８３にそれぞれ、４階調レベル、６階調レベル、１階調レベル及び８階調レベルの多階調表示を行わせることができる。
【００６８】
ところで、上記階調情報生成回路１０は、上記実施の形態２に係る階調情報生成回路１０と同様に、Ｎ本（Ｎは５以上の整数）のデータ電極Ｄ０〜ＤＮ−１を有する表示パネル２（図１）に対応する回路へ拡張することが当業者にとって容易に可能であり、Ｍ階調（Ｍは９以上の整数）表示を実現する構成に拡張することも容易に可能である。
【００６９】
このように本実施の形態３によれば、データ電極Ｄ０〜ＤＮ−１の本数が多い大画面あるいは高精細の表示パネル２に対しても、減算回路３７と比較器３８とは常に一組で済む。また上記実施の形態２に係る階調情報生成回路１０（図４）と比較すると、本実施の形態３では、カウンタ２６とその制御回路（図示せず）とが不要である。さらに減算器２５（図４）の代わりに減算回路３７を採用している。よって、小回路規模の階調情報生成回路１０を提供することが可能となる。
【００７０】
また減算回路３７は、比較器３８から供給された信号が低レベルとなる期間、言い換えれば、選択信号ＡＤの値がゼロに達した後の期間には、選択信号ＡＤの値から「１」を減算しないため、この減算回路３７の出力信号ＥＤの値は常にゼロ以上となる。よって、ラインレジスタ３９を構成するレジスタ４０〜４３において、負値を格納させるためのビット数を増加させる必要がない。これは小回路規模化に寄与する。
【００７１】
したがって、安価で、故障や生産上の不良の発生率が低いフラットパネル表示装置１及びその階調表示制御装置を提供することが可能である。
【００７２】
＜実施の形態４＞
次に、本発明の実施の形態４に係るフラットパネル表示装置を説明する。図１０及び図１１は、本実施の形態４に係るフラットパネル表示装置１の構成を概略的に示すブロック図である。
【００７３】
図１０に示すフラットパネル表示装置１は、上記実施の形態１の表示パネル２（図１）を備えるとともに、この表示パネル２のデータ電極Ｄ０〜ＤＮ−１を駆動するデータ電極駆動部４Ａと、走査電極Ｓ０〜ＳＮ−１を駆動する走査電極駆動部３と、走査電極駆動部３及びデータ電極駆動部４Ａに各種制御信号を供給する信号制御部５Ａとを備える。
【００７４】
表示パネル２上のＮ本のデータ電極Ｄ０〜ＤＮ−１は、所定数のデータ電極ごとにＫ個（Ｋ：２以上の整数）の群に類別されており、データ電極駆動部４Ａは、データ電極Ｄ０〜ＤＮ−１を各群毎に独立して駆動する複数の駆動回路９１，９２，…，９Ｋを備えている。これら駆動回路９１，９２，…，９Ｋはそれぞれ、出力回路６とレジスタ回路７との組で構成されている。またこれら出力回路６とレジスタ回路７は、上記実施の形態１のそれらと同一の構成及び機能を備えたものである。
【００７５】
信号制御部５Ａは、外部入力の画像信号ＤＤと制御信号ＣＴＬとを用いて、クロック信号ＣＬＫ、ストローブ信号ＳＴＢ及び階調表示信号ＤＩＮ１，ＤＩＮ２，…，ＤＩＮＫを所定のタイミングでデータ電極駆動部４Ａに供給する。駆動回路９１〜９Ｋのレジスタ回路７〜７はそれぞれ、１本のクロック信号ＣＬＫと１本のストローブ信号ＳＴＢとを共有している。また走査電極駆動部３は、信号制御部５Ａから供給される制御信号ＳＣにより、所定のタイミングで走査電極Ｓ０〜ＳＮ−１に走査信号電圧を印加する。
【００７６】
また信号制御部５Ａに搭載される階調情報生成回路１０Ａは、駆動回路９１〜９Ｋに対して個別にＫ本の階調表示信号ＤＩＮ１，ＤＩＮ２，…，ＤＩＮＫを生成する機能を有する。具体的には、階調情報生成回路１０Ａは、上記実施の形態１で説明した階調表示信号ＤＩＮの複数本を同時に生成する機能を有し、上記実施の形態２または実施の形態３に係る階調情報生成回路１０（図４、図７）を複数個備えて構成されればよい。
【００７７】
このような構成により、上記実施の形態１の場合と比べると、階調表示信号ＤＩＮ１〜ＤＩＮＫをデータ電極駆動部４Ａに入力する時間が１／Ｋ倍に短縮するため、表示パネル２の大画面化や高精細化などに伴ってデータ電極Ｄ０〜ＤＮ−１の本数が多くなっても、階調表示信号ＤＩＮ１〜ＤＩＮＫを短時間で確実に転送できる。また、たとえシステムクロックの周波数が低かったり、各サブ表示期間が短かったりしても、全てのデータ電極Ｄ０〜ＤＮ−１に対して階調表示信号ＤＩＮ１〜ＤＩＮＫをデータ電極駆動部４Ａに確実に入力させて表示パネル２を駆動することが可能である。
【００７８】
また図１０に示した構成では、走査電極Ｓ０〜ＳＮ−１が延在する方向に沿って端から順番にデータ電極Ｄ０〜ＤＮ−１が所定の本数ごとに複数の群に類別されたが、本発明ではこれに限らず、データ電極Ｄ０〜ＤＮ−１の一本一本が属する群を任意に設定してもよい。図１１は、図１０に示した構成とは異なる群の形成方法を説明するためのブロック図である。
【００７９】
図１１に示すフラットパネル表示装置１は、データ電極駆動部４Ｂの構成を除いて図１０に示したフラットパネル表示装置１と同じ構成を有する。データ電極駆動部４Ｂは、データ電極Ｄ０〜ＤＮ−１を各群毎に独立して駆動する複数の駆動回路９１，９２，…，９Ｋを備えており、データ電極Ｄ０〜ＤＮ−１の接続先は、駆動回路９１〜９Ｋの中から適当に決められている。この構成によっても、図１０に示したフラットパネル表示装置１と同様の効果を得ることが可能である。
【００８０】
【発明の効果】
以上に説明した通り、本発明に係る階調表示制御装置及びフラットパネル表示装置によれば、表示セルは、各サブ表示期間毎に、発光または非発光の何れかの状態をとるように制御されるため、表示セルの基本表示期間中に占める発光時間または非発光時間を制御することで発光輝度を制御でき、多階調表示が可能となる。したがって、従来の振幅変調方式並びに従来のパルス幅変調方式を採用した場合と比べると回路規模が小さくなるため、故障や生産上の不良の発生を低減させ得る安価なフラットパネル表示装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るフラットパネル表示装置の構成を概略的に示すブロック図である。
【図２】４×４画素の解像度を有する表示パネルを備えたフラットパネル表示装置の構成を概略的に示すブロック図である。
【図３】データ電極駆動部における各種の信号波形を示すタイミングチャートである。
【図４】本発明の実施の形態２に係るフラットパネル表示装置に搭載される階調情報生成回路の構成を概略的に示すブロック図である。
【図５】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図６】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図７】本発明の実施の形態３に係るフラットパネル表示装置に搭載される階調情報生成回路の構成を概略的に示すブロック図である。
【図８】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図９】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図１０】本発明の実施の形態４に係るフラットパネル表示装置の構成例を概略的に示すブロック図である。
【図１１】本発明の実施の形態４に係るフラットパネル表示装置の他の構成例を概略的に示すブロック図である。
【符号の説明】
１ フラットパネル表示装置、２ 表示パネル、３ 走査電極駆動部、４，４Ａ，４Ｂ データ電極駆動部、５，５Ａ，５Ｂ 信号制御部、６，６Ａ，６Ｂ 出力回路、７ レジスタ回路、８ 表示セル、１０，１０Ａ，１０Ｂ 階調情報生成回路、１９ ラインレジスタ、２４ セレクタ、２５ 減算器、２６ カウンタ、２７ 比較器、２８ 加算回路、３０〜３３ セレクタ、３４ 選択回路、３６ ゲート回路、３７ 減算回路、３８ 比較器、３９ ラインレジスタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique for realizing multi-gradation display of an image.
[0002]
[Prior art]
In general, as a flat panel display device, a liquid crystal display panel, a PDP (plasma display panel), an organic EL panel (organic Electro Luminescence panel), an FED panel using a field emission device (FED), and the like are known. I have. In this type of flat panel display device, an amplitude modulation method (voltage modulation method) and a pulse width modulation method are known as typical techniques for realizing multi-gradation display. In the amplitude modulation method, the light emission luminance is controlled by modulating the amplitude (wave height) of a voltage pulse applied to a display cell according to the gradation value of display data. In the pulse width modulation method, the amplitude of the voltage pulse applied to the display cell is maintained substantially constant, and the pulse width of the voltage pulse (from the rising edge to the falling edge of the pulse) is adjusted according to the gray scale value of the display data. Is modulated in multiple stages to control the emission luminance. The techniques of the amplitude modulation method and the pulse width modulation method are disclosed in, for example, Japanese Patent Application Laid-Open No. 2001-250472.
[0003]
[Patent Document 1]
JP-A-2001-250472 (
[0004]
FIG. 25)
[0006]
[Problems to be solved by the invention]
However, when the amplitude modulation method and the pulse width modulation method are adopted, the configuration of the control circuit becomes more complicated as the gradation becomes higher. As a result, production defects and failures of the flat panel display device are likely to occur, and the production cost is likely to increase.
[0007]
In view of such a situation, an object of the present invention is to provide a low-cost gradation display control device and a flat panel display device that realize multi-gradation display with a relatively simple circuit configuration.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a gray scale display control device according to the present invention includes a plurality of scan electrodes linearly formed on a substrate at predetermined intervals, and intersects with the plurality of scan electrodes in an isolated manner. A plurality of data electrodes formed linearly at predetermined intervals, and a display cell that emits light or emits light at an intersection between the scan electrode and the data electrode according to a potential difference between the scan electrode and the data electrode. And a scan electrode drive unit for applying a scan signal voltage to each of the scan electrodes, and a scan electrode drive unit for applying a scan signal voltage to each of the scan electrodes. A data electrode driver for applying a data signal voltage to a data electrode; and a grayscale information generating circuit for generating the grayscale display signal and supplying the data to the data electrode driver, and displaying the multi-grayscale data. Basic display period , Each of which comprises a series of sub-display periods each having a predetermined unit time width, wherein the gradation information generation circuit is configured to emit light of the display cells corresponding to the data electrodes for each of the sub-display periods. Alternatively, the data electrode driver generates the gradation display signal indicating a non-light emitting state, and emits or does not emit light to the display cell based on the gradation display signal for each of the sub-display periods. Generating the data signal voltage so as to generate the data signal voltage.
[0009]
Further, a flat panel display device according to the present invention includes the gradation display control device.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0011]
<Embodiment 1>
FIG. 1 is a block diagram schematically showing a configuration of a flat panel display device 1 according to Embodiment 1 of the present invention. The flat panel display device 1 includes a display panel 2 for displaying multi-gradation data of a two-dimensional image, a scan electrode drive unit 3, a data electrode drive unit 4, and a signal control unit 5. Further, a gray scale display control device for controlling the display of multi-gray scale data on the display panel 2 includes a scan electrode drive unit 3, a data electrode drive unit 4, and a signal control unit 5.
[0012]
In the display panel 2, N (N: an integer of 3 or more) data electrodes D are placed on a flat substrate. 0 , D 1 , ..., D N-1 Are linearly formed at predetermined intervals, and are electrically connected to the data electrode driving unit 4. In addition, these data electrodes D 0 , D 1 , ..., D N-1 N scan electrodes S on the substrate so as to intersect and intersect with 0 , S 1 , ..., S N-1 Are linearly formed at predetermined intervals, and are electrically connected to the scan electrode driving unit 3. In addition, these data electrodes D 0 , D 1 , ..., D N-1 And scanning electrode S 0 , S 1 , ..., S N-1 , 8 are arranged in the vicinity of the intersection with. Since each of the display cells 8, 8,..., 8 displays one pixel of image data, the flat panel display device 1 has a resolution of N × N pixels in the vertical and horizontal directions.
[0013]
In the present embodiment, one display cell 8 displays multi-grayscale data of one pixel. Alternatively, a plurality of display cells 8 may be used to realize color display, area grayscale display, and the like. One pixel may be composed of a set of 8,..., 8. In the present embodiment, the number of horizontal pixels and the number of vertical pixels are the same, but the present invention is not limited to this, and the number of vertical pixels and the number of horizontal pixels may be set arbitrarily.
[0014]
The scan electrode driving section 3 responds to the control signal SC supplied from the signal control section 5 to scan electrode S 0 , S 1 , ..., S N-1 Among them, the scanning signal voltage of the potential V1 is applied to the selected scanning electrode, while the scanning signal voltage of the potential V0 (V0 ≦ V1) is applied to the unselected scanning electrodes. Further, the data electrode driving section 4 includes a data electrode D 0 , D 1 , ..., D N-1 , A data signal voltage of one of the potential V0 and the potential V2 (V0 ≧ V2) is applied. Therefore, as the potential difference between the scanning electrode and the data electrode, there are four kinds of potential differences of zero, V0-V2, V1-V0, and V1-V2. In the present embodiment, the potential is set such that the display cell 8 emits light when the potential difference V1−V2 is applied between both electrodes, and the display cell 8 does not emit light when the other potential difference is applied. V0, V1 and V2 are set.
[0015]
Further, the signal control unit 5 outputs the clock signal CLK, the strobe signal STB, and the gradation display signal DIN to the register circuit 7 at a predetermined timing by using the externally input image signal DD and the control signal CTL. The signal control unit 5 has a gradation information generation circuit 10 for generating a 1-bit gradation display signal DIN.
[0016]
The gradation display signal DIN is a 1-bit serial signal composed of a combination of a high-level signal and a low-level signal. In this specification, “high level” means a state where the signal voltage is higher than a predetermined threshold voltage, and “low level” means a state where the signal voltage is lower than the predetermined threshold voltage. I do. As described later, the high level signal defines the light emitting state of the display cell 8 and the low level signal defines the non-light emitting state of the display cell 8. Alternatively, the system may be changed so that the high-level signal defines the non-light emitting state of the display cell 8 and the low-level signal defines the light emitting state of the display cell 8.
[0017]
The data electrode drive section 4 includes an output circuit 6 and a register circuit 7. The register circuit 7 includes an N-stage shift register (not shown) composed of N flip-flops connected in series, and an N-bit latch circuit (not shown). The shift register sequentially shifts the serially input 1-bit gradation display signal DIN at the timing of the rising edge of the clock signal CLK, and holds N signal levels in parallel. Further, the latch circuit includes a 1-bit signal DI output by flip-flops of each stage in the shift register. 0 , DI 1 , ..., DI N-1 Is held (latched), and the held 1-bit signal DI is held according to the signal level of the strobe signal STB. 0 , DI 1 , ..., DI N-1 To the output circuit 6 in parallel.
[0018]
The output circuit 6 outputs the 1-bit signal DI input in parallel from the register circuit 7. 0 , DI 1 , ..., DI N-1 Data electrode D based on the combination of 0 , D 1 , ..., D N-1 Is applied with one of the potential V0 and the potential V2. Specifically, the one-bit signal DI 0 , DI 1 , ..., DI N-1 Are the data electrodes D 0 , D 1 , ..., D N-1 And the 1-bit signal DI k (K = 0 to N-1) is in the high level state, the 1-bit signal DI k Data electrode D corresponding to k Is applied with a data signal voltage of potential V2, and a 1-bit signal DI k (K = 0 to N-1) is in the low level state, the one-bit signal DI k Data electrode D corresponding to k Is applied with a data signal voltage of potential V0. In this manner, each of the display cells 8,..., 8 arranged along the selected scanning electrode at the potential V1 can emit light or emit no light.
[0019]
An operation example of the flat panel display device 1 having the above configuration will be described below. Hereinafter, for convenience of explanation, the display panel 2 having a resolution of 4 × 4 pixels will be described as an example. FIG. 2 is a block diagram schematically illustrating a configuration of the flat panel display device 1 including the display panel 2 having a resolution of 4 × 4 pixels.
[0020]
Now, the scanning electrode S of the display panel 2 0 Upper four display cells 8 0 , 8 1 , 8 2 , 8 3 Are displayed in order from the left end to the right end of the drawing, at four gray levels, six gray levels, one gray level, and eight gray levels. FIG. 3 is a timing chart showing various signal waveforms in the data electrode driving section 4.
[0021]
As shown in FIG. 3, the period in which one frame is displayed is divided into a plurality of sub-display periods..., Ta, Tb,. Each of the sub-display periods Ta,... Has a unit time width corresponding to a light emission time of one gradation level. In the present embodiment, the unit time width of all the sub display periods Ta,... Is the same. Further, a period during which the multi-gradation data of each pixel is displayed (hereinafter, referred to as a basic display period) includes a series of sub-display periods Tb, Tc,..., Ti. In this operation example, in order to realize eight gradation display, the basic display period is constituted by eight sub-display periods.
[0022]
The gradation information generation circuit 10 (FIG. 2) generates a serial signal composed of a combination of a high-level signal and a low-level signal for each sub-display period, and outputs the serial signal to the register circuit 7. In the sub display period Ta shown in FIG. 3, the gradation information generation circuit 10 outputs a gradation display signal DIN synchronized with the clock signal CLK to the register circuit 7. The gradation display signal DIN is formed of a 1-bit serial signal including four high-level signals 3a, 2a, 1a, and 0a. A four-stage shift register (not shown) of the register circuit 7 holds four high-level signals 3a, 2a, 1a, and 0a in parallel.
[0023]
In the next sub-display period Tb, the 4-bit latch circuit (not shown) of the register circuit 7 outputs four high-level signals DI output in parallel from the shift register. 0 , DI 1 , DI 2 , DI 3 During the sub-display period Tb. 0 , DI 1 , DI 2 , DI 3 To the output circuit 6 in parallel and continuously. High level signal DI 0 , DI 1 , DI 2 , DI 3 Are the data electrodes D 0 , D 1 , D 2 , D 3 And the output circuit 6 outputs the high level signal DI. 0 , DI 1 , DI 2 , DI 3 Data signal voltage DS of potential V2 corresponding to 0 , DS 1 , DS 2 , DS 3 Is the data electrode D 0 , D 1 , D 2 , D 3 Is applied.
[0024]
The scanning electrode driving unit 3 is connected to the scanning electrode S 0 Is selected, the scanning signal voltage SS0 is maintained at the potential V1 as shown in FIG. At this time, the data signal voltage DS 0 , DS 1 , DS 2 , DS 3 Are maintained at the potential V2. As a result, the scanning electrode S 0 Display cell 8 above 0 , 8 1 , 8 2 , 8 3 Emit light at a luminance corresponding to one gradation level during the sub-display period Tb.
[0025]
On the other hand, in the sub display period Tb, the shift register of the register circuit 7 holds the gradation display signal DIN supplied from the gradation information generation circuit 10 in parallel. At this time, the gradation display signal DIN is composed of a combination of the high level signals 3b, 1b, 0b and the low level signal 2b.
[0026]
In the next sub-display period Tc, the 4-bit latch circuit of the register circuit 7 outputs the signal DI output in parallel from the shift register. 0 , DI 1 , DI 2 , DI 3 During the sub-display period Tc. 0 , DI 1 , DI 2 , DI 3 To the output circuit 6 in parallel and continuously. The output circuit 6 outputs the signal DI 0 , DI 1 , DI 2 , DI 3 Data signal voltage DS of potential V0 or potential V2 corresponding to the signal level of 0 , DS 1 , DS 2 , DS 3 Is the data electrode D 0 , D 1 , D 2 , D 3 Is applied. Therefore, as shown in FIG. 0 Is selected, the first data signal voltage DS 0 Is maintained at the potential V2 and the second data signal voltage DS 1 Is maintained at the potential V2 and the third data signal voltage DS 2 Is maintained at the potential V0 and the fourth data signal voltage DS 3 Is maintained at the potential V2. As a result, the display cell 8 0 , 8 1 , 8 3 Emits light, and the display cell 8 2 Will not emit light.
[0027]
In each of the subsequent sub-display periods Td to Ti, the same processing as in the above-described sub-display periods Tb and Tc is repeatedly executed, and the display cell 8 0 , 8 1 , 8 2 , 8 3 Are controlled to be in a light emitting or non-light emitting state in each sub-display period.
[0028]
As a result of such an operation, data signal voltage DI shown in FIG. 0 ~ DI 3 As can be seen from the waveforms of the first display cell 8 in the sub-display periods Tb to Ti constituting the basic display period. 0 Emits light in four sub-display periods Tb to Te, that is, emits light with a total of four gradation levels of brightness, and the second display cell 8 1 Emits light in six sub-display periods Tb to Tg, that is, emits light with a total of six gradation levels of brightness, and the third display cell 8 2 Emits light in a single sub-display period Tb, that is, emits light at a luminance of a total of one gradation level. 3 Emits light in eight sub-display periods Tb to Ti, that is, emits light with a total of eight gradation levels of luminance.
[0029]
As described above, according to the flat panel display device 1 and the gray scale display control device thereof, the display cells 8, 8,... Is controlled, the light emission luminance can be controlled by controlling the light emission time or the non-light emission time occupied in the basic display period of the display cells 8,. Therefore, there is no need for a complicated circuit that modulates the amplitude of each data signal voltage as in the conventional amplitude modulation method or modulates the pulse width of each data signal voltage as in the conventional pulse width modulation method. Since the circuit configuration can be downsized, an inexpensive flat panel display device that can reduce the occurrence of failures and production defects can be provided.
[0030]
In the first embodiment, for example, in the sub display period Ta, the gradation display signals DIN are arranged in the order of 1-bit signals 3a, 2a, 1a, and 0a on the time axis. This array is arranged from right to left display cells 8 on the display panel 2. 3 , 8 2 , 8 1 , 8 0 , But instead of the display cells 8 from left to right on the display panel 2. 0 , 8 1 , 8 2 , 8 3 The same effect as that of the present invention can be obtained by configuring the arrangement of 1-bit signals in the gradation display signal DIN in accordance with the order of. For example, in the sub display period Ta, the gradation display signals DIN may be arranged in the order of 1-bit signals 0a, 1a, 2a, and 3a on the time axis.
[0031]
Further, in the first embodiment, the data electrode driving unit 4 includes the output circuit 6 and the register circuit 7, but instead, the register circuit 7 is included in the signal control unit 5, and the data electrode driving unit 4 is used. The same effect as that of the present invention can be obtained by using only the output circuit 6.
[0032]
<Embodiment 2>
Next, a flat panel display device according to Embodiment 2 of the present invention will be described. The flat panel display 1 according to the second embodiment has the configuration shown in FIG. 2 and includes the gradation information generation circuit 10 shown in FIG. The gradation information generation circuit 10 includes a line register 19, a selector 24, an addition circuit (arithmetic circuit) 28, and a comparator 27.
[0033]
The external input terminals P0, P1, P2, and P3 of the gradation information generation circuit 10 respectively have a gradation signal DT. 0 , DT 1 , DT 2 , DT 3 Is supplied. These gradation signals DT 0 , DT 1 , DT 2 , DT 3 Are the data electrodes D 0 , D 1 , D 2 , D 3 And has a bit length capable of expressing the gradient. In the case of the present embodiment, since the gradation is 8, each gradation signal has a 3-bit length.
[0034]
The line register 19 includes four registers (D latches) 20, 21, 22, and 23 for latching an input signal in synchronization with a system clock (not shown). Grayscale signal DT input via terminals P0 to P3 0 , DT 1 , DT 2 , DT 3 Is latched and output to the selector 24.
[0035]
The selector 24 has four gradation signals DT. 0 ~ DT 3 Are provided with input terminals 1i, 2i, 3i, and 4i, respectively, and among the four input terminals 1i, 2i, 3i, and 4i according to the value of the switching control signal SW input via the external input terminal P4. Is selected. The selector 24 is controlled so as to sequentially select the input terminals 1i, 2i, 3i, 4i.
[0036]
The addition circuit 28 includes a counter 26 and a subtractor (arithmetic unit) 25. The counter 26 increases the count value each time a pulse of the strobe signal STB is input from the external input terminal P5, and supplies a signal indicating the count value to the subtractor 25. The count value is reset at the timing of the falling edge of the reset signal RS input from the external input terminal P6. In the present embodiment, the count value increases by “1” each time a pulse of the strobe signal STB is input, and the count value immediately after reset is “0”. The subtracter 25 calculates a comparison signal by subtracting the count value, which is the output signal value of the counter 26, from the output signal value of the selector 24, and outputs the comparison signal to the comparator 27. Therefore, the comparison signal is the gradation signal DT 0 ~ DT 3 (Tone value) minus the count value.
[0037]
Then, the comparator 27 outputs a high-level signal or a low-level signal according to the magnitude relation between the value of the comparison signal (comparison value) input from the subtractor 25 and the reference value. The output signal of the comparator 27 is the gray scale display signal DIN, which is supplied to the data electrode drive unit 4 via the external output terminal P7. In the present embodiment, the reference value is set to zero, the comparator 27 outputs a high-level signal during a period when the comparison value is positive, and outputs a low-level signal during a period when the comparison value is zero or negative. Output.
[0038]
An operation example of the gradation information generation circuit 10 having the above configuration will be described below. In this operation example, the gradation information generation circuit 10 generates the gradation display signal DIN having the waveform shown in FIG. 5 and 6 are timing charts showing various signal waveforms in the gradation information generation circuit 10. The right end of the signal waveform shown in FIG. 5 and the left end of the signal waveform shown in FIG. 6 partially overlap and continue.
[0039]
In the periods of the sub-display periods Ta to Th, the registers 20 to 23 of the line register 19 respectively store the gradation signals DT having the gradation values of “4”, “6”, “1”, and “8”. 0 ~ DT 3 Are latched and continuously supplied to the selector 24. As shown in FIGS. 5 and 6, the registers 20 to 23 store the grayscale signal DT of the next cycle at the rising edge of the reset signal RS. 0 ~ DT 3 Is controlled to be latched.
[0040]
The selector 24 sequentially selects the four input terminals 4i, 3i, 2i, and 1i in synchronization with the clock signal CLK, and outputs an input signal to the selected terminal to the addition circuit 28. Specifically, the selector 24 selects the four input terminals 4i, 3i, 2i, 1i in this order for each sub-display period. As a result, as shown in FIGS. 5 and 6, the output signal of the selector 24 is a selection signal having gradation values of “8”, “1”, “6”, and “4” for each sub-display period. It outputs to the repetition addition circuit 28. However, after outputting a selection signal having a gradation value of “4” in each sub-display period, the selector 24 outputs a selection signal having a zero value until the next sub-display period.
[0041]
Further, the counter 26 increases the count value by “1” every time a pulse of the strobe signal STB is input starting from the initial value “0” in the sub-display periods Ta to Th, and counts at the falling edge of the reset signal RS. Reset the numerical value to the initial value “0”. As a result, the counter 26 increases the count value to “0”, “1”, “2”,..., “7” every time the sub display period elapses.
[0042]
First, in the sub display period Ta, one of the plus terminals of the subtractor 25 is supplied from the selector 24 with signals having gradation values of “8”, “1”, “6”, “4”, and “0”. Are sequentially input, and a signal having a count value of “0” is supplied from the counter 26 to the other negative terminal. Therefore, the subtracter 25 sequentially outputs signals having comparison values of “8”, “1”, “6”, “4”, and “0” to the comparator 27 in synchronization with the clock signal CLK. Therefore, as shown by the gray scale display signal DIN in FIG. 5, the comparator 27 outputs the high level signal during the period in which the positive comparison values of “8”, “1”, “6”, and “4” are input. And outputs a low-level signal during a period in which the comparison value of “0” is input.
[0043]
In the next sub-display period Tb, one of the plus terminals of the subtracter 25 is supplied from the selector 24 with a signal having a gradation value of “8”, “1”, “6”, “4” and “0”. Are sequentially input, and a signal having a count value of “1” is supplied from the counter 26 to the other negative terminal. Accordingly, the subtracter 25 sequentially outputs signals having comparison values of “7”, “0”, “5”, “3”, and “−1” to the comparator 27 in synchronization with the clock signal CLK. Therefore, as indicated by the gray scale display signal DIN in FIG. 5, the comparator 27 outputs a high-level signal during a period in which positive comparison values of “7”, “5”, and “3” are input, and “ A low-level signal is output during the period when the comparison values of “0” and “−1” are input.
[0044]
In each of the subsequent sub-display periods Tc to Th, the same processing as in the above-described sub-display periods Ta and Tb is repeatedly performed. As a result, the gradation information generation circuit 10 generates the gradation display signal DIN shown in FIGS. 0 Upper four display cells 8 0 , 8 1 , 8 2 , 8 3 Can perform multi-gradation display of four gradation levels, six gradation levels, one gradation level, and eight gradation levels, respectively.
[0045]
The above-described gradation information generation circuit 10 has four data electrodes D 0 ~ D 3 Is a circuit corresponding to the display panel 2 having N. In general, N (N is an integer of 5 or more) data electrodes D 0 ~ D N-1 It is easily possible for those skilled in the art to expand the circuit to a circuit corresponding to the display panel 2 (FIG. 1) having. In such a case, the line register 19 has N registers instead of the four registers 20 to 23, and the selector 24 has a function of selecting N input terminals instead of the four input terminals 1i to 4i. Will be provided. Further, in the above example, the configuration for realizing 8-gradation display has been described. However, in general, it is easily possible for those skilled in the art to extend the configuration to realize M-gradation (M is an integer of 9 or more) display. is there.
[0046]
Thus, according to the second embodiment, data electrode D 0 ~ D N-1 The gray scale information generation circuit 10 having a small circuit configuration can be provided even for a large-screen or high-definition display panel 2 having a large number of. Therefore, it is possible to provide the flat panel display device 1 and the gradation display control device thereof, which are inexpensive and have a low incidence of failures and production defects.
[0047]
The adding circuit 28 calculates the comparison value by subtracting the sequentially increasing count value from the gradation value. Instead, as an alternative example of the first embodiment, the addition circuit 28 sequentially calculates the comparison value from the gradation value. A configuration in which the decreasing count value is added may be adopted. In such a case, the initial value of the count value is set to “0”, and the count value is decreased by “1” each time a pulse of the strobe signal STB is input. As another modified example, a configuration may be adopted in which a count value that is sequentially increased is added to a gradation value. In such a case, the initial value of the count value is set to “−7”, and the count value is increased by “1” each time the pulse of the strobe signal STB is input. As still another modified example, a configuration in which a sequentially decreasing count value is subtracted from a gradation value may be adopted. In such a case, the initial value of the count value is set to “7”, and the count value is reduced by “1” each time the pulse of the strobe signal STB is input. With the above three types of modified examples, it is possible to obtain the same value as the comparison value calculated by the adding circuit 28.
[0048]
<Embodiment 3>
Next, a flat panel display device according to Embodiment 3 of the present invention will be described. The flat panel display device 1 according to the third embodiment has the configuration shown in FIG. 2, and includes the gradation information generation circuit 10 shown in FIG. The gradation information generation circuit 10 includes four selectors 30, 31, 32, and 33, a line register 39, a selection circuit 34, a subtraction circuit 37, and a comparator 38.
[0049]
External input terminals P1, P2, P3, and P4 of the gradation information generation circuit 10 respectively have a 3-bit length gradation signal DT. 0 , DT 1 , DT 2 , DT 3 Is supplied. As described in the second embodiment, these gradation signals DT 0 , DT 1 , DT 2 , DT 3 Are the data electrodes D 0 , D 1 , D 2 , D 3 And has a bit length capable of expressing the gradient. Here, the gradation signal DT 0 , DT 1 , DT 2 , DT 3 (Gradation values) are represented by D (0), D (1), D (2), and D (3), respectively.
[0050]
Each of the first selector 30 to the fourth selector 33 has three input terminals, and is provided with a switching control signal SW input through an external input terminal P0. A , One of the three input terminals is selected, and a signal input to the selected input terminal is output to the line register 39. That is, the first selector 30 outputs the switching control signal SW A Select one of the input terminals 1m, 2m, and 3m in accordance with the value of the control signal SW0 branched from the control signal SW0. A Selects one of the input terminals 1n, 2n, and 3n in accordance with the value of the control signal SW1 branched from the control signal SW1. A Selects one of the input terminals 1p, 2p, and 3p according to the value of the control signal SW2 branched from the control signal SW2. A Select any one of the input terminals 1q, 2q, and 3q according to the value of the control signal SW3 branched from.
[0051]
The input terminal 3m of the first selector 30 is connected to the external input terminal P1, the input terminal 3n of the second selector 31 is connected to the external input terminal P2, and the input terminal 3p of the third selector 32 is connected to the external input terminal P3. The input terminal 3q of the fourth selector 33 is connected to the external input terminal P4.
[0052]
The line register 39 includes four registers (D latches) 40, 41, 42, and 43 for latching input signals in synchronization with a system clock (not shown). A pair of the first selector 30 and the register 40, a pair of the second selector 31 and the register 41, a pair of the third selector 32 and the register 42, and a pair of the fourth selector 33 and the register 43 are each a data electrode D. 0 , D 1 , D 2 , D 3 It corresponds to. Output signals from the first selector 30 to the fourth selector 33 are latched by registers 40, 41, 42, and 43, respectively, and output to the selection circuit 34.
[0053]
The output signals of the registers 40, 41, 42, and 43 are respectively fed back to the first to fourth selectors 30 to 33. The output signal of the register 40 fed back to the first selector 30 is input to the input terminal 1m. The output signal of the register 41 fed back to the second selector 31 is sent to the input terminal 1n, the output signal of the register 42 fed back to the third selector 32 is sent to the input terminal 1p, and the output signal of the register 43 fed back to the fourth selector 33. Are input to the input terminals 1q.
[0054]
The selection circuit 34 has four input terminals 1i, 2i, 3i, and 4i, and the switching control signal SW input through the external input terminal P5. B , One of the input terminals is selected. The selection circuit 34 has a gate circuit (AND type circuit) 36, and an input signal to the selected input terminal is output to the gate circuit 36. The gate circuit 36 outputs a signal from the selected input terminal only during a period when the mask signal MSK input via the external input terminal P6 is at a low level, and outputs a signal from the selected input terminal during a period when the mask signal MSK is at a high level. Mask the signal output (force the signal level to low).
[0055]
The selection signal AD output from the selection circuit 34 without being masked is supplied to the subtraction circuit 37 and the comparator 38. The comparator 38 has a function of outputting a high-level signal during a period when the value of the selection signal AD exceeds a reference value (zero value), and outputting a low-level signal during a period when the value is the reference value. The 1-bit signal output from the comparator 38 becomes the gray scale display signal DIN, and is supplied to the data electrode driving unit 4 via the external output terminal P7.
[0056]
The subtraction circuit 37 generates the intermediate signal ED by subtracting a predetermined value (= 1) from the value of the selection signal AD only during a period when the signal supplied from the comparator 38 is at a high level. The signal is supplied to the selectors 30 to 33. Further, during a period when the signal supplied from the comparator 38 is at the low level, the subtraction circuit 37 does not execute the process of subtracting the predetermined value from the value of the selection signal AD, and outputs the input signal as it is. The intermediate signal ED transmitted from the subtraction circuit 37 is input to the input terminal 2m of the first selector 30, the input terminal 2n of the second selector 31, the input terminal 2p of the third selector 32, and the input terminal 2q of the fourth selector 33. Let me do.
[0057]
An operation example of the gradation information generation circuit 10 having the above configuration will be described below. In this operation example, the gradation information generation circuit 10 generates the gradation display signal DIN having the waveform shown in FIG. 8 and 9 are timing charts showing various signal waveforms in the gradation information generation circuit 10. The right end of the signal waveform shown in FIG. 8 and the left end of the signal waveform shown in FIG. 9 partially overlap and continue.
[0058]
As shown in FIGS. 8 and 9, for convenience of explanation, timing numbers 0, 1, 2,... Synchronized with the cycle of the system clock (not shown) are set. In the period before the timing number 0, the first selector 30 to the fourth selector 33 select the input terminals 3m, 3n, 3p, and 3q by the switching control signals SW0 to SW3, respectively. As a result, the first selector 30 to the fourth selector 33 respectively output the gradation signal DT. 0 ~ DT 3 Is output to the registers 40 to 43. The registers 40 to 43 store floors having gradation values of D (0) (= 4), D (1) (= 6), D (2) (= 1), and D (3) (= 8), respectively. Key signal DT 0 ~ DT 3 Latch. Next, the first to fourth selectors 30 to 33 select the input terminals 1m, 1n, 1p, and 1q according to the switching control signals SW0 to SW3, respectively, and wait. The gray scale signal DT shown in FIGS. 0 ~ DT 3 Indicates signals stored in the registers 40 to 43.
[0059]
The selection circuit 34 is controlled to switch the selection of the four input terminals 4i, 3i, 2i, 1i in this order in accordance with the update of the timing number for each sub-display period.
[0060]
First, in the sub display period Ta, during the period of the timing number 0, the selection circuit 34 selects the input terminal 4i, and outputs the selection signal AD transmitted from the input terminal 4i to the subtraction circuit 37 and the comparator 38. The comparator 38 outputs a high-level gradation display signal DIN corresponding to the selection signal AD having a non-zero value (= D (3) = 8). Then, the subtraction circuit 37 subtracts “1” from the value of the selection signal AD in accordance with the high-level signal supplied from the comparator 38, thereby obtaining an intermediate signal ED having an intermediate value (= D (3) −1). Generate and output At the same time, the fourth selector 33 receives the switching control signal SW3, selects the input terminal 2q, and prepares to store the value of the intermediate signal ED transmitted from the subtraction circuit 37 in the register 43.
[0061]
In the next period of timing number 1, the register 43 latches the intermediate signal ED input from the fourth selector 33 and stores the intermediate value of D (3) -1 (= 7). Thereafter, the fourth selector 33 switches the connection to the input terminal 1q. The selection circuit 34 selects the input terminal 3i and outputs the selection signal AD transmitted from the input terminal 3i to the subtraction circuit 37 and the comparator 38. The comparator 38 outputs a high-level gradation display signal DIN corresponding to the selection signal AD having a non-zero value (= D (2) = 1). Then, the subtraction circuit 37 has an intermediate value (= D (2) −1 = 0) by subtracting “1” from the value of the selection signal AD corresponding to the high-level signal supplied from the comparator 38. Generate and output an intermediate signal ED. At the same time, the third selector 32 receives the switching control signal SW2, selects the input terminal 2p, and prepares to store the value of the intermediate signal ED transmitted from the subtraction circuit 37 in the register 42.
[0062]
In the next period of timing number 2, the register 42 latches the intermediate signal ED input from the third selector 32 and stores the intermediate value of D (2) -1 (= 0). Thereafter, the third selector 32 switches the connection to the input terminal 1p. The selection circuit 34 selects the input terminal 2i, and outputs the selection signal AD transmitted from the input terminal 2i to the subtraction circuit 37 and the comparator 38. The comparator 38 outputs a high-level gradation display signal DIN corresponding to the selection signal AD having a non-zero value (= D (1) = 6). Then, the subtraction circuit 37 has an intermediate value (= D (1) −1 = 5) by subtracting “1” from the value of the selection signal AD corresponding to the high-level signal supplied from the comparator 38. Generate and output an intermediate signal ED. At the same time, the second selector 31 receives the switching control signal SW1, selects the input terminal 2n, and prepares to store the value of the intermediate signal ED transmitted from the subtraction circuit 37 in the register 41.
[0063]
During the period of the next timing signal 3, the register 41 latches the intermediate signal ED input from the second selector 31 and stores the intermediate value of D (1) -1 (= 5). Thereafter, the second selector 31 switches the connection to the input terminal 1n. The selection circuit 34 selects the input terminal 1i, and outputs the selection signal AD transmitted from the input terminal 1i to the subtraction circuit 37 and the comparator 38. The comparator 38 outputs a high-level gradation display signal DIN corresponding to the selection signal AD having a non-zero value (= D (0) = 4). Then, the subtraction circuit 37 has an intermediate value (= D (0) −1 = 3) by subtracting “1” from the value of the selection signal AD corresponding to the high-level signal supplied from the comparator 38. Generate and output an intermediate signal ED. At the same time, the first selector 30 receives the switching control signal SW0, selects the input terminal 2m, and prepares to store the value of the intermediate signal ED transmitted from the subtraction circuit 37 in the register 40.
[0064]
In the next period of timing number 4, the register 40 latches the intermediate signal ED input from the first selector 30 and stores an intermediate value of D (0) -1 (= 3). Thereafter, the first selector 30 switches the connection to the input terminal 1m. In this period, since the pulse of the mask signal MSK is input, the output of the selection circuit 34 is masked. As a result, the comparator 38 outputs the low-level gradation display signal DIN.
[0065]
In the subsequent sub-display period Tb, during the period of timing number 5, the selection circuit 34 selects the input terminal 4i, and outputs the selection signal AD transmitted from the input terminal 4i to the subtraction circuit 37 and the comparator 38. The comparator 38 outputs a high-level gradation display signal DIN corresponding to the selection signal AD having a non-zero value (= D (3) -1 = 7). Then, the subtraction circuit 37 subtracts “1” from the value of the selection signal AD according to the high-level signal supplied from the comparator 38, thereby obtaining an intermediate value (= D (3) −2 = 6). A signal ED is generated and output. At the same time, the fourth selector 33 receives the switching control signal SW3, selects the input terminal 2q, and prepares to store the value of the intermediate signal ED transmitted from the subtraction circuit 37 in the register 43.
[0066]
During the next period of timing number 6, the register 43 latches the intermediate signal ED input from the fourth selector 33 and stores the intermediate value of D (3) -2 (= 6). Thereafter, the fourth selector 33 switches the connection to the input terminal 1q. The selection circuit 34 selects the input terminal 3i and outputs the selection signal AD transmitted from the input terminal 3i to the subtraction circuit 37 and the comparator 38. The comparator 38 outputs a low-level gradation display signal DIN corresponding to the selection signal AD having a zero value (= D (2) -1). Then, the subtraction circuit 37 outputs the input signal as it is, without performing the subtraction processing, in accordance with the low-level signal supplied from the comparator 38. At the same time, the third selector 32 receives the switching control signal SW2, selects the input terminal 2p, and prepares to store the value of the intermediate signal ED transmitted from the subtraction circuit 37 in the register 42.
[0067]
In the subsequent periods of timing numbers 7, 8,..., The same processes as those of the timing numbers 0 to 6 are repeatedly executed. As a result, the gradation information generation circuit 10 generates the gradation display signal DIN shown in FIGS. 0 Upper four display cells 8 0 , 8 1 , 8 2 , 8 3 Can perform multi-gradation display of four gradation levels, six gradation levels, one gradation level, and eight gradation levels, respectively.
[0068]
By the way, the gradation information generation circuit 10 has N (N is an integer of 5 or more) data electrodes D similarly to the gradation information generation circuit 10 according to the second embodiment. 0 ~ D N-1 It is easily possible for those skilled in the art to extend the circuit to a circuit corresponding to the display panel 2 (FIG. 1) having the following. It is possible.
[0069]
As described above, according to the third embodiment, data electrode D 0 ~ D N-1 For a large-screen or high-definition display panel 2 having a large number of, the subtraction circuit 37 and the comparator 38 are always required to be one set. Further, as compared with the gradation information generation circuit 10 (FIG. 4) according to the second embodiment, the third embodiment does not require the counter 26 and its control circuit (not shown). Further, a subtraction circuit 37 is employed instead of the subtractor 25 (FIG. 4). Therefore, it is possible to provide the gradation information generation circuit 10 having a small circuit scale.
[0070]
Also, the subtraction circuit 37 changes “1” from the value of the selection signal AD during a period when the signal supplied from the comparator 38 is at a low level, in other words, during a period after the value of the selection signal AD reaches zero. Since the subtraction is not performed, the value of the output signal ED of the subtraction circuit 37 is always zero or more. Therefore, it is not necessary to increase the number of bits for storing a negative value in the registers 40 to 43 constituting the line register 39. This contributes to a smaller circuit size.
[0071]
Therefore, it is possible to provide the flat panel display device 1 and the gray scale display control device thereof, which are inexpensive and have a low incidence of failures and production defects.
[0072]
<Embodiment 4>
Next, a flat panel display device according to Embodiment 4 of the present invention will be described. FIGS. 10 and 11 are block diagrams schematically showing a configuration of the flat panel display device 1 according to the fourth embodiment.
[0073]
The flat panel display device 1 shown in FIG. 10 includes the display panel 2 (FIG. 1) of the first embodiment, and the data electrodes D of the display panel 2. 0 ~ D N-1 And a scanning electrode S 0 ~ S N-1 And a signal control unit 5A for supplying various control signals to the scan electrode drive unit 3 and the data electrode drive unit 4A.
[0074]
N data electrodes D on the display panel 2 0 ~ D N-1 Are grouped into K groups (K: an integer of 2 or more) for each predetermined number of data electrodes, and the data electrode driving unit 4A 0 ~ D N-1 Drive circuits 9 for independently driving each group 1 , 9 2 ,…, 9 K It has. These drive circuits 9 1 , 9 2 ,…, 9 K Are each composed of a set of an output circuit 6 and a register circuit 7. The output circuit 6 and the register circuit 7 have the same configurations and functions as those of the first embodiment.
[0075]
The signal control unit 5A uses the externally input image signal DD and the control signal CTL to generate a clock signal CLK, a strobe signal STB, and a gradation display signal DIN. 1 , DIN 2 , ..., DIN K Is supplied to the data electrode driving section 4A at a predetermined timing. Drive circuit 9 1 ~ 9 K Register circuits 7 to 7 share one clock signal CLK and one strobe signal STB. The scan electrode driving unit 3 scans the scan electrodes S at a predetermined timing according to the control signal SC supplied from the signal control unit 5A. 0 ~ S N-1 Is applied with a scanning signal voltage.
[0076]
The gradation information generation circuit 10A mounted on the signal control unit 5A includes a driving circuit 9 1 ~ 9 K For each of the K gradation display signals DIN 1 , DIN 2 , ..., DIN K Has the function of generating Specifically, the gradation information generation circuit 10A has a function of simultaneously generating a plurality of gradation display signals DIN described in the first embodiment, and according to the second embodiment or the third embodiment. What is necessary is just to be provided with a plurality of gradation information generation circuits 10 (FIGS. 4 and 7).
[0077]
With such a configuration, as compared with the case of the first embodiment, the gradation display signal DIN 1 ~ DIN K Is reduced to 1 / K times the time required to input the data electrode D into the data electrode driving unit 4A. 0 ~ D N-1 Of the gray scale display signal DIN 1 ~ DIN K Can be reliably transferred in a short time. Even if the frequency of the system clock is low or each sub-display period is short, all the data electrodes D 0 ~ D N-1 To the gradation display signal DIN 1 ~ DIN K Can be reliably input to the data electrode driving unit 4A to drive the display panel 2.
[0078]
Further, in the configuration shown in FIG. 0 ~ S N-1 Data electrodes D in order from the end along the direction in which 0 ~ D N-1 Are classified into a plurality of groups for each predetermined number, but the present invention is not limited to this. 0 ~ D N-1 The group to which each one belongs may be arbitrarily set. FIG. 11 is a block diagram for explaining a method of forming a group different from the configuration shown in FIG.
[0079]
The flat panel display 1 shown in FIG. 11 has the same configuration as the flat panel display 1 shown in FIG. 10 except for the configuration of the data electrode driving unit 4B. The data electrode driving unit 4B includes a data electrode D 0 ~ D N-1 Drive circuits 9 for independently driving each group 1 , 9 2 ,…, 9 K And the data electrode D 0 ~ D N-1 Is connected to the drive circuit 9 1 ~ 9 K It is decided appropriately from among. With this configuration, it is also possible to obtain the same effects as those of the flat panel display device 1 shown in FIG.
[0080]
【The invention's effect】
As described above, according to the gray scale display control device and the flat panel display device according to the present invention, the display cells are controlled so as to be in a light emitting state or a non-light emitting state for each sub display period. Therefore, the light emission luminance can be controlled by controlling the light emission time or the non-light emission time occupied in the basic display period of the display cell, and multi-tone display can be performed. Therefore, since the circuit scale is smaller than when the conventional amplitude modulation method and the conventional pulse width modulation method are adopted, it is necessary to manufacture an inexpensive flat panel display device that can reduce the occurrence of failures and production defects. Becomes possible.
[Brief description of the drawings]
FIG. 1 is a block diagram schematically showing a configuration of a flat panel display device according to a first embodiment of the present invention.
FIG. 2 is a block diagram schematically illustrating a configuration of a flat panel display device including a display panel having a resolution of 4 × 4 pixels.
FIG. 3 is a timing chart showing various signal waveforms in a data electrode driving unit.
FIG. 4 is a block diagram schematically showing a configuration of a gradation information generation circuit mounted on a flat panel display device according to a second embodiment of the present invention.
FIG. 5 is a timing chart showing various signal waveforms in the gradation information generation circuit.
FIG. 6 is a timing chart showing various signal waveforms in the gradation information generation circuit.
FIG. 7 is a block diagram schematically showing a configuration of a gradation information generation circuit mounted on a flat panel display device according to Embodiment 3 of the present invention.
FIG. 8 is a timing chart showing various signal waveforms in the gradation information generation circuit.
FIG. 9 is a timing chart showing various signal waveforms in the gradation information generation circuit.
FIG. 10 is a block diagram schematically showing a configuration example of a flat panel display device according to a fourth embodiment of the present invention.
FIG. 11 is a block diagram schematically showing another configuration example of the flat panel display device according to Embodiment 4 of the present invention.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 flat panel display device, 2 display panel, 3 scan electrode driver, 4, 4A, 4B data electrode driver, 5, 5A, 5B signal controller, 6, 6A, 6B output circuit, 7 register circuit, 8 display cells , 10, 10A, 10B gradation information generation circuit, 19 line register, 24 selector, 25 subtractor, 26 counter, 27 comparator, 28 addition circuit, 30-33 selector, 34 selection circuit, 36 gate circuit, 37 subtraction circuit , 38 comparators, 39 line registers.

Claims (9)

基板上に所定間隔で線状に形成された複数本の走査電極と、
前記複数本の走査電極と隔絶して交差するように所定間隔で線状に形成された複数本のデータ電極と、
前記走査電極と前記データ電極との交点において前記走査電極と前記データ電極との間の電位差に応じて発光または非発光する表示セルと、を有する表示パネルに多階調データを表示させる階調表示制御装置であって、
各前記走査電極に走査信号電圧を印加する走査電極駆動部と、
入力する階調表示信号に基づいて前記データ電極にデータ信号電圧を印加するデータ電極駆動部と、
前記階調表示信号を生成して前記データ電極駆動部に供給する階調情報生成回路と、を備え、
前記多階調データを表示する基本表示期間は、各々が予め定められた単位時間幅を有する一連のサブ表示期間で構成され、
前記階調情報生成回路は、各前記サブ表示期間毎に、各前記データ電極に対応する前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成し、前記データ電極駆動部は、各前記サブ表示期間毎に、前記階調表示信号に基づいて前記表示セルに発光または非発光の何れかを生じさせるように前記データ信号電圧を発生する、
ことを特徴とする階調表示制御装置。A plurality of scanning electrodes linearly formed on the substrate at predetermined intervals,
A plurality of data electrodes formed linearly at predetermined intervals so as to intersect and intersect with the plurality of scan electrodes,
A gray scale display for displaying multi-gray scale data on a display panel having a display cell that emits or does not emit light in accordance with a potential difference between the scan electrode and the data electrode at an intersection of the scan electrode and the data electrode A control device,
A scan electrode driving unit that applies a scan signal voltage to each of the scan electrodes;
A data electrode driving unit that applies a data signal voltage to the data electrode based on the input gradation display signal;
A grayscale information generation circuit that generates the grayscale display signal and supplies the grayscale display signal to the data electrode driver.
The basic display period for displaying the multi-tone data is composed of a series of sub-display periods each having a predetermined unit time width,
The gradation information generation circuit generates the gradation display signal indicating a light emitting state or a non-light emitting state of the display cell corresponding to each of the data electrodes for each of the sub display periods, and the data electrode driving unit includes: Generating the data signal voltage so as to cause the display cell to emit light or not to emit light based on the gradation display signal for each of the sub-display periods.
A gradation display control device characterized by the above-mentioned. 請求項１記載の階調表示制御装置において、前記階調情報生成回路は、前記階調表示信号として、高レベル信号と低レベル信号との組合せからなるシリアル信号を生成し、当該高レベル信号が前記表示セルの発光状態または非発光状態の一方を規定し、当該低レベル信号が前記発光状態または前記非発光状態の他方を規定する、階調表示制御装置。2. The gradation display control device according to claim 1, wherein the gradation information generation circuit generates, as the gradation display signal, a serial signal including a combination of a high-level signal and a low-level signal, and the high-level signal is A gradation display control device, wherein one of a light emitting state and a non-light emitting state of the display cell is defined, and the low level signal defines the other of the light emitting state and the non-light emitting state. 請求項２記載の階調表示制御装置において、前記データ電極駆動部は、
前記サブ表示期間毎に、前記階調情報生成回路からシリアルに入力する前記階調表示信号を複数段でラッチするレジスタ回路と、
前記レジスタ回路の各段でラッチされた信号レベルに応じて、前記各段に対応する前記データ電極に印加すべき前記データ信号電圧を発生する出力回路と、
を備える、階調表示制御装置。3. The gray scale display control device according to claim 2, wherein the data electrode driving unit includes:
A register circuit for latching the gradation display signal serially input from the gradation information generation circuit in a plurality of stages for each of the sub display periods;
An output circuit that generates the data signal voltage to be applied to the data electrode corresponding to each of the stages, according to a signal level latched at each stage of the register circuit;
A gradation display control device comprising: 請求項１〜請求項３の何れか１項に記載の階調表示制御装置において、前記階調情報生成回路は、
外部から与えられる階調値を、前記サブ表示期間が経過する度に増加または減少させることで比較値を算出する演算回路と、
前記比較値と所定の基準値との大小関係に応じて前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成する比較器と、
を備える、階調表示制御装置。The gradation display control device according to any one of claims 1 to 3, wherein the gradation information generation circuit comprises:
An arithmetic circuit that calculates a comparison value by increasing or decreasing a gradation value given from outside each time the sub display period elapses;
A comparator that generates the gradation display signal indicating a light emitting state or a non-light emitting state of the display cell according to a magnitude relationship between the comparison value and a predetermined reference value;
A gradation display control device comprising: 請求項４記載の階調表示制御装置において、前記演算回路は、
前記サブ表示期間が経過する度に計数値を増加または減少させ、前記基本表示期間の更新に合わせて前記計数値をリセットするカウンタと、
外部から与えられる前記階調値に対して前記計数値を減算または加算することで前記比較値を算出する演算器と、を備える、階調表示制御装置。5. The gradation display control device according to claim 4, wherein the arithmetic circuit comprises:
A counter that increases or decreases the count value each time the sub display period elapses, and resets the count value in accordance with the update of the basic display period,
An arithmetic unit for calculating the comparison value by subtracting or adding the count value to or from the externally applied gradation value. 請求項１〜請求項３の何れか１項に記載の階調表示制御装置において、前記階調情報生成回路は、
前記基本表示期間毎に外部から与えられる階調値を保持するレジスタと、
前記レジスタで保持される値と所定の基準値との大小関係に応じて前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成する比較器と、
前記比較器から前記発光状態を示す前記階調表示信号が出力された場合にのみ前記レジスタに保持される値を減少させる減算回路と、
を備える、階調表示制御装置。The gradation display control device according to any one of claims 1 to 3, wherein the gradation information generation circuit comprises:
A register for holding a gradation value given from outside for each of the basic display periods,
A comparator that generates the gradation display signal indicating a light emitting state or a non-light emitting state of the display cell according to a magnitude relationship between a value held in the register and a predetermined reference value;
A subtraction circuit that reduces the value held in the register only when the gradation display signal indicating the light emitting state is output from the comparator,
A gradation display control device comprising: 請求項６記載の階調表示制御装置において、
前記比較器は、前記レジスタで保持される値がゼロ以上の前記基準値を超えるときに前記発光状態または前記非発光状態の一方を示す前記階調表示信号を生成し、
前記減算回路は、前記比較器から、前記発光状態または前記非発光状態の他方を示す前記階調表示信号が出力された場合には前記レジスタに保持される値を減少させない機能を有する、階調表示制御装置。The gradation display control device according to claim 6,
The comparator generates the gradation display signal indicating one of the light emitting state or the non-light emitting state when the value held in the register exceeds the reference value of zero or more,
The subtraction circuit has a function of not decreasing the value held in the register when the comparator outputs the gradation display signal indicating the other of the light emitting state and the non-light emitting state. Display control device. 請求項１〜請求項７の何れか１項に記載の階調表示制御装置において、
前記複数本のデータ電極は複数の群に類別されており、
前記データ電極駆動部は、前記データ電極を各前記群毎に独立して駆動する複数の駆動回路から構成される、階調表示制御装置。The gradation display control device according to any one of claims 1 to 7,
The plurality of data electrodes are classified into a plurality of groups,
The gray scale display control device, wherein the data electrode drive unit is configured by a plurality of drive circuits that independently drive the data electrodes for each of the groups. 請求項１〜請求項８の何れか１項に記載の多階調表示装置を備えたフラットパネル表示装置。A flat panel display device comprising the multi-tone display device according to claim 1.
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