【０００１】
【発明の属する技術分野】
この発明は、ストローブ信号の遅延値更新タイミングをデータ転送が行われない期間に設定して遅延制御を安定して行う半導体メモリ制御装置に関する。
【０００２】
【従来の技術】
従来から、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ））は、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）に比べて記憶容量当たりのコストが安くて内部回路が簡単なことからＳＲＡＭよりも広く利用され、パーソナルコンピュータのメインメモリとして利用されている。
近年、このＤＲＡＭに代表される半導体記憶装置（メモリデバイス）は、データの大容量化にともない、データ転送速度の向上が求められている。そのため、高速のデータ転送を可能にするＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のように、新しいＤＲＡＭの方式が各種提案されている。このＳＤＲＡＭは、外部クロックに同期して内部動作をパイプライン方式で行い、データの入出力も外部クロックに同期して行っている。そのため、ＳＤＲＡＭを作動させるためには外部クロックを供給しなければならない。
通常、クロック信号はレベルが一周期内に「高（Ｈ）：ハイレベル」と「低（Ｌ）：ローレベル」で変化するのに対して、クロック信号以外の信号は、クロック信号の一周期毎に「高（Ｈ）」と「低（Ｌ）」が変化するので、周期は実質的にクロック信号の２倍であり、クロックの伝送が大きな問題になる。
【０００３】
一方、従来のＳＤＲＡＭは、データ転送をクロック信号の立上がりに同期して行っており、データ転送の周期はクロック信号の周期と同じであった。これに対し、データ転送をクロック信号の立上がりエッジと立下がりエッジの両方に同期して行うことにより、クロック周期が同じであれば従来の方式に比べて２倍の速度でデータを転送できるとした、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ ＤａｔａＲａｔｅ−ＳＤＲＡＭ：ダブル・データ・レート型ＳＤＲＡＭ）が提案されている。
一般に、そのＤＤＲ−ＳＤＲＡＭとのデータのやりとりに用いられるクロック信号は、動作用の基準クロックとは別に設けられ、ストローブ信号と呼ばれている。そのストローブ信号とＤＤＲ−ＳＤＲＡＭからデータが出力されるタイミングは同期が取られている。したがって、ＤＤＲ−ＳＤＲＡＭからデータの供給を受ける側にとっては、供給されるデータを安定した状態で内部に取り込むため、ストローブ信号を遅延させ、その遅延させたストローブ信号により、データの安定期間内で内部ラッチをする必要があった。このことを図３に示すタイミングチャートを参照して具体的に説明する。
【０００４】
図中のクロック信号ＣＬＫは，動作用の基準クロックであり、周波数は１３３ＭＨｚ、周期は７．５ｎｓである。ストローブ信号ＳＴＶは、クロック信号ＣＬＫの立上がりの前後にて変化し、データ信号ＤＡＴＡもスキュー０．５ｎｓの条件下でほぼ同タイミングで出力されている。データ信号ＤＡＴＡの出力される時間幅（時間間隔）は、ｔＨＰ−０．７５ｎｓというスペックからスキューを考慮して最悪値で２ｎｓ程度になる。そのストローブ信号ＳＴＶをウィンドウ幅２ｎｓのデータ信号ＤＡＴＡのほぼセンターになるように、データの遅延＋α分だけ遅延させて内部ラッチをする必要がある。
【０００５】
一方、ストローブ信号を遅延させるには、遅延素子を使用するのが一般的である。しかし、遅延素子は、温度や電圧の変動によりその特性が変化するため、温度や電圧の変動の影響で遅延時間がばらついてしまう性質があった。そのため、遅延時間がクロック信号の一周期分に等しくなる遅延素子の段数（遅延段数）を計測しておき、ストローブ信号の遅延段数を可変にして遅延時間を適時変更し、適切なものとする技術があった。
ここで、ＤＤＲ−ＳＤＲＡＭに関し、従来、内部クロック発生回路を具備した半導体記憶装置に関する技術があった（例えば、特許文献１参照。）。また、ＤＤＲ−ＳＤＲＡＭのデータとクロックとの間を維持するための可変遅延回路に関する技術があった（例えば、特許文献２参照。）。
【０００６】
【特許文献１】
特開２００１−８４７６３号公報（第１頁）
【特許文献２】
特開２００１−１６７５７９号公報（第１頁）
【０００７】
【発明が解決しようとする課題】
しかし、遅延段数を変更する場合、遅延段数をストローブ信号が変化している際に変更可能な遅延回路を構成することは容易なことではなく、グリッジ等のひげ対策等が必要になる。また、その対策を施そうとすると、コストが上昇するという問題もある。
この発明は、上記の問題点を解決するためになされたもので、ＤＤＲ−ＳＤＲＡＭ等の半導体メモリを制御する半導体メモリ制御装置において、データ転送をしていない安定期間内にストローブ信号の遅延制御を行い、簡単な構成でありながら、不具合の発生をなくし品質を高めることを目的とする。
【０００８】
【課題を解決するための手段】
この発明は、上記の目的を達成するため、半導体メモリが出力するデータと同期して出力されるデータラッチ用のストローブ信号を遅延させ、かつその遅延数が可変制御可能なストローブ遅延手段と、外部要因の変動に応じて前記ストローブ遅延手段の遅延数を判定する遅延判定手段とを有する半導体メモリ制御装置であって、上記ストローブ遅延手段を可変制御するための遅延値を更新する遅延値更新手段を設け、その手段の遅延値更新タイミングが上記半導体メモリのリフレッシュ期間に設定されていることを特徴とする。
この半導体メモリ制御装置は、半導体メモリのリフレッシュ期間の間隔が、変更可能に設定されているとよい。
また、半導体メモリのアクセス前の初期化時に、上記ストローブ遅延手段に遅延値を設定するとよい。
【０００９】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて詳細に説明する。
図１はこの発明による半導体メモリ制御装置１の内部構成と、入出力される信号とを示すブロック図である。
半導体メモリ制御装置１は、ＤＬＬ回路２と、割算回路３と、遅延値更新回路４と、ストローブ遅延回路５と、リフレッシュカウンタ６と、リフレッシュ制御回路７と、内部ＦＦ（フリップフロップ）回路８とを有している。
ＤＬＬ回路２は、外部要因の変動に応じてストローブ遅延回路５の遅延段数を判定する遅延判定手段であって、外部からクロック信号ＣＬＫを入力して後述する遅延段数信号ｄｓｇを出力する。このＤＬＬ回路２は、図２に示すように、遅延回路部１０と、位相検知部１１と、制御部１２と、段数カウンタ１３とを有している。
【００１０】
遅延回路部１０は、ストローブ遅延回路５と同じ構成を有し、ｎ個の遅延素子１０１、１０２、１０３・・・１０ｎと、セレクタ回路１１０とを有している。この遅延回路部１０は、外部からクロック信号ＣＬＫ（周波数：１３３ＭＨｚ）を入力して、そのクロック信号ＣＬＫをｎ個の遅延素子１０１、１０２、１０３・・・１０ｎに通して得られる一周期分遅延させた遅延信号ｄｅｌａｙを出力する。位相検知部１１は、クロック信号ＣＬＫと、遅延信号ｄｅｌａｙとを入力してその双方の位相比較を行い、信号の立上がりタイミングがそろった（立上がりが同じタイミングになった）ことを検出すると、その検出結果から、ストローブ信号ＳＴＶを一周期分遅延させるのに必要な遅延素子の段数（必要遅延段数）を判定して、その判定した必要遅延段数を示す制御信号ｔを出力する。制御部１２は、位相検知部１１から出力される制御信号ｔを入力し、位相検知部１１による２つの信号の比較結果に応じて遅延素子の段数（遅延段数）のアップ又はダウンカウントを指示する指示信号ｕを段数カウンタ１３に出力し、位相ロックポイントを検索する。なお、位相検知部１１による位相比較は、クロック信号ＣＬＫの１６クロックに１回の割合で適時実施されている。段数カウンタ１３は、制御部１２から指示信号ｕを入力して、遅延段数の信号（遅延段数信号）ｄｓｇを出力する。
【００１１】
割算回路３は、ＤＬＬ回路２から入力される遅延段数信号ｄｓｇと、予め設定されている遅延角度αとから、ストローブ遅延回路５の遅延段数を計算し、その遅延段数の信号（計測遅延段数）ｃｄｓｇをストローブ遅延回路５を可変制御するための遅延値として遅延値更新回路４に出力する。ここで、遅延角度とは、クロック信号ＣＬＫの一周期に対する遅延割合を示すものであって、クロック信号ＣＬＫの一周期を３６０度とし、そのクロック信号ＣＬＫに対して何％遅延させたいかにより決定する。例えば、一周期の２５％遅延させたい場合、すなわち、クロック信号ＣＬＫの周期が７．５ｎｓであるから、７．５ｎｓ／４＝１．８７５ｎｓを遅延させたい場合は、３６０度／４＝９０度であるから、この場合の遅延角度αは９０に設定する。なお、通常、この遅延角度αは、ＡＳＩＣ設計時のパス解析時に最適となるような値に固定されている。
【００１２】
遅延値更新回路４は、ストローブ遅延回路５の遅延段数（計測遅延段数ｃｄｓｇ）を更新する遅延値更新手段であって、ラッチ回路で構成され、割算回路３から出力された計測遅延段数ｃｄｓｇを保持する一方、リフレッシュ制御回路７から入力する更新信号ｒｎｗにより、その計測遅延段数ｃｄｓｇを更新してストローブ遅延回路５へ出力する。
ストローブ遅延回路５は、図示しない半導体メモリが出力するデータと同期して出力されるデータラッチ用のストローブ信号ＳＴＶを遅延させ、かつその遅延数（遅延段数）が可変制御可能なストローブ遅延手段であって、ｎ個の遅延素子５０１、５０２、５０３・・・５０ｎと、セレクタ５１０とを有し、遅延値更新回路４から入力する計測遅延段数ｃｄｓｇにより、ストローブ信号ＳＴＶを遅延させ、その遅延後のストローブ信号ＳＴＶを内部ＦＦ８に出力する。なお、遅延の度合いはセレクタ５１０にて選択可能となっている。
【００１３】
リフレッシュカウンタ６は、リフレッシュ制御回路７によりリフレッシュを実行する期間（リフレッシュ期間）の間隔を外部入力により設定されたサイクル設定値ｓｔにしたがい計測して、リフレッシュ制御回路７にリフレッシュ実行指示ｇを出力し、リフレッシュ指示を行う。このリフレッシュ期間の間隔は、サイクル設定値ｓｔを変更することにより、変更可能（可変）となっている。そのサイクル設定値ｓｔは、半導体メモリ制御装置１により制御しようとするメモリ（ＤＤＲ−ＳＤＲＡＭ）のタイプや、外部変動要因の変動サイクルの程度により決定することができる。
リフレッシュ制御回路７は、リフレッシュカウンタ６からのリフレッシュ実行指示ｇにより、図示しない半導体メモリ（ＤＤＲ−ＳＤＲＡＭ）にリフレッシュコマンドを発行する。また、リフレッシュを実行するリフレッシュ期間では、データ信号ＤＡＴＡ及びストローブ信号ＳＴＶは未使用となる。そのため、この双方が未使用となるタイミングにおいて、リフレッシュ制御回路７から遅延値更新回路４に更新信号ｒｎｗを出力し、遅延値（計測遅延段数ｃｄｓｇ）の更新を行う。また、半導体メモリの初期化時に外部から初期化信号ｉｎｔを入力することで、遅延値更新回路４に更新信号ｒｎｗを出力し、遅延値の更新を行う。
【００１４】
以上のような構成を有する半導体メモリ制御装置１は、外部要因の変動により一周期分の遅延段数が変化した場合には、そのことをＤＬＬ回路２により検出する。そして、ストローブ信号ＳＴＶ遅延用に設けられたストローブ遅延回路５の遅延段数をＤＬＬ回路２の検出結果に応じて変化させることができる。したがって、温度や電圧等の外部要因の変動があっても、その外部変動に応じてストローブ遅延回路５の遅延段数を可変制御し、ストローブ信号の遅延時間を適宜変更することができる。
そして、半導体メモリ制御装置１は、リフレッシュカウンタ６からのリフレッシュ実行指示ｇがあったときに、リフレッシュ制御回路７から更新信号ｒｎｗを出力して、ストローブ遅延回路５に入力する計測遅延段数ｃｄｓｇを更新している。このリフレッシュ実行指示ｇが出力されると、リフレッシュ制御回路７が半導体メモリにリフレッシュコマンドを発行してリフレッシュを実行する。これにより、ストローブ遅延回路５の遅延制御のための遅延値（計測遅延段数ｃｄｓｇ）の更新を半導体メモリのリフレッシュ期間に実行できるようになり、したがって、遅延値の更新をデータ転送が行われていないバスの安定した期間に行うことができる。そのため、半導体メモリ制御装置１は、簡単な構成でありながら、不具合の発生がなく高品質な装置となる。
さらに、半導体メモリへのアクセス前の初期化時に、遅延値更新回路４に更新信号ｒｎｗを出力することで、ストローブ遅延回路５に遅延値を設定することもできる。それにより、データ転送してないバスの安定した期間にストローブ信号の遅延制御を行うことができる。
【００１５】
【発明の効果】
以上説明してきたように、この発明によれば、簡単な構成でありながら、不具合の発生がなく高品質なメモリ制御装置を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明による半導体メモリ制御装置の内部構成と、入出力される信号とを示すブロック図である。
【図２】ＤＬＬ回路の内部構成を示すブロック図である。
【図３】従来のクロック信号と、ストローブ信号のタイミングチャートである。
【符号の説明】
１：半導体メモリ制御装置 ２：ＤＬＬ回路
３：割算回路 ４：遅延値更新回路
５：ストローブ遅延回路
６：リフレッシュカウンタ
７：リフレッシュ制御回路
８：内部ＦＦ回路
１０：遅延回路部 １１：位相検知部
１２：制御部 １３：段数カウンタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory control device that stably controls delay by setting a delay value update timing of a strobe signal to a period during which data transfer is not performed.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a DRAM (Dynamic RAM (Random Access Memory)) has been used more widely than an SRAM (Static RAM) because it has a lower cost per storage capacity and a simpler internal circuit than an SRAM (Static RAM), and is used as a main memory of a personal computer. It's being used.
In recent years, a semiconductor storage device (memory device) represented by the DRAM has been required to improve a data transfer speed with an increase in data capacity. For this reason, various new DRAM systems have been proposed, such as an SDRAM (Synchronous DRAM) that enables high-speed data transfer. This SDRAM performs an internal operation in a pipeline system in synchronization with an external clock, and also performs data input / output in synchronization with the external clock. Therefore, an external clock must be supplied to operate the SDRAM.
Normally, the level of a clock signal changes between “high (H): high level” and “low (L): low level” within one cycle, whereas signals other than the clock signal change in one cycle of the clock signal. Since "high (H)" and "low (L)" change every time, the cycle is substantially twice as long as the clock signal, and clock transmission becomes a major problem.
[0003]
On the other hand, in the conventional SDRAM, data transfer is performed in synchronization with the rise of the clock signal, and the cycle of the data transfer is the same as the cycle of the clock signal. On the other hand, by performing data transfer in synchronization with both the rising edge and the falling edge of the clock signal, if the clock cycle is the same, data can be transferred at twice the speed of the conventional method. , DDR-SDRAM (Double Data Rate-SDRAM) has been proposed.
Generally, a clock signal used to exchange data with the DDR-SDRAM is provided separately from an operation reference clock and is called a strobe signal. The strobe signal and the timing at which data is output from the DDR-SDRAM are synchronized. Therefore, for the side receiving data supply from the DDR-SDRAM, the strobe signal is delayed in order to take in the supplied data in a stable state. I needed to latch. This will be specifically described with reference to the timing chart shown in FIG.
[0004]
The clock signal CLK in the figure is a reference clock for operation, and has a frequency of 133 MHz and a cycle of 7.5 ns. The strobe signal STV changes before and after the rising of the clock signal CLK, and the data signal DATA is also output at substantially the same timing under the condition of a skew of 0.5 ns. The time width (time interval) of outputting the data signal DATA is about 2 ns at the worst value in consideration of the skew from the specification of tHP-0.75 ns. It is necessary to delay the strobe signal STV by the data delay + α so as to be substantially at the center of the data signal DATA having a window width of 2 ns and perform internal latching.
[0005]
On the other hand, a delay element is generally used to delay the strobe signal. However, since the characteristics of the delay element change due to a change in temperature or voltage, the delay element has a property that the delay time varies due to the influence of the change in temperature or voltage. Therefore, the number of stages of delay elements (the number of delay stages) in which the delay time is equal to one cycle of the clock signal is measured, and the number of delay stages of the strobe signal is varied to appropriately change the delay time to make the delay time appropriate. was there.
Here, regarding the DDR-SDRAM, there has conventionally been a technique related to a semiconductor memory device having an internal clock generation circuit (for example, see Patent Document 1). There has also been a technique relating to a variable delay circuit for maintaining a time interval between data and a clock of a DDR-SDRAM (for example, see Patent Document 2).
[0006]
[Patent Document 1]
JP 2001-84763 A (page 1)
[Patent Document 2]
JP 2001-167579 A (page 1)
[0007]
[Problems to be solved by the invention]
However, when changing the number of delay stages, it is not easy to configure a delay circuit that can change the number of delay stages when the strobe signal is changing, and it is necessary to take measures against whiskers such as glitches. In addition, there is also a problem that the cost increases if such measures are taken.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-described problems. In a semiconductor memory control device for controlling a semiconductor memory such as a DDR-SDRAM, a delay control of a strobe signal is performed within a stable period in which data is not transferred. The object of the present invention is to improve the quality by eliminating the occurrence of defects while having a simple configuration.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a strobe delay means for delaying a strobe signal for data latch output in synchronization with data output from a semiconductor memory and variably controlling the number of delays, A delay determining means for determining a delay number of said strobe delay means in accordance with a change in a factor, wherein the delay value updating means updates a delay value for variably controlling the strobe delay means. And a delay value update timing of the means is set in a refresh period of the semiconductor memory.
In the semiconductor memory control device, the interval of the refresh period of the semiconductor memory is preferably set to be changeable.
Further, a delay value may be set in the strobe delay means at the time of initialization before accessing the semiconductor memory.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing an internal configuration of a semiconductor memory control device 1 according to the present invention, and signals input and output.
The semiconductor memory controller 1 includes a DLL circuit 2, a division circuit 3, a delay value updating circuit 4, a strobe delay circuit 5, a refresh counter 6, a refresh control circuit 7, and an internal FF (flip-flop) circuit 8. And
The DLL circuit 2 is a delay determination unit that determines the number of delay stages of the strobe delay circuit 5 according to a change in an external factor. The DLL circuit 2 receives a clock signal CLK from outside and outputs a delay stage number signal dsg described later. As shown in FIG. 2, the DLL circuit 2 includes a delay circuit unit 10, a phase detection unit 11, a control unit 12, and a stage number counter 13.
[0010]
The delay circuit section 10 has the same configuration as the strobe delay circuit 5, and has n delay elements 101, 102, 103,... 10n, and a selector circuit 110. The delay circuit unit 10 receives a clock signal CLK (frequency: 133 MHz) from the outside and delays the clock signal CLK by one cycle obtained by passing the clock signal CLK through n delay elements 101, 102, 103,. The delayed signal delay is output. The phase detector 11 receives the clock signal CLK and the delay signal delay, compares the phases of the two, and detects that the rising edges of the signals are aligned (the rising edges are at the same timing). From the result, the number of delay elements required to delay the strobe signal STV by one cycle (the required number of delay stages) is determined, and a control signal t indicating the determined required number of delay stages is output. The control unit 12 receives the control signal t output from the phase detection unit 11 and instructs the delay element to increase or decrease the number of stages (the number of delay stages) according to the result of comparison between the two signals by the phase detection unit 11. An instruction signal u is output to the stage number counter 13 to search for a phase lock point. Note that the phase comparison by the phase detection unit 11 is appropriately performed once every 16 clocks of the clock signal CLK. The stage number counter 13 receives the instruction signal u from the control unit 12, and outputs a signal of the number of delay stages (delay stage number signal) dsg.
[0011]
The division circuit 3 calculates the number of delay stages of the strobe delay circuit 5 from the delay stage number signal dsg input from the DLL circuit 2 and a preset delay angle α, and outputs a signal of the delay stage number (measurement delay stage number). ) It outputs cdsg to the delay value updating circuit 4 as a delay value for variably controlling the strobe delay circuit 5. Here, the delay angle indicates a delay ratio with respect to one cycle of the clock signal CLK. One cycle of the clock signal CLK is 360 degrees, and is determined by what percentage of the clock signal CLK is to be delayed. I do. For example, when it is desired to delay one cycle by 25%, that is, when the cycle of the clock signal CLK is 7.5 ns, and want to delay 7.5 ns / 4 = 1.875 ns, 360 degrees / 4 = 90 degrees Therefore, the delay angle α in this case is set to 90. Normally, the delay angle α is fixed to a value that is optimal during path analysis at the time of ASIC design.
[0012]
The delay value updating circuit 4 is a delay value updating means for updating the number of delay stages (measured delay stage number cdsg) of the strobe delay circuit 5, and is constituted by a latch circuit, and outputs the measured delay stage number cdsg output from the division circuit 3. On the other hand, the number of measurement delay stages cdsg is updated by the update signal rnw input from the refresh control circuit 7 and output to the strobe delay circuit 5.
The strobe delay circuit 5 is a strobe delay unit that delays a strobe signal STV for data latch output in synchronization with data output from a semiconductor memory (not shown), and whose number of delays (the number of delay stages) can be variably controlled. .. 50n and a selector 510, the strobe signal STV is delayed by the number of measurement delay stages cdsg input from the delay value update circuit 4, and the delay after the delay The strobe signal STV is output to the internal FF 8. The degree of delay can be selected by the selector 510.
[0013]
The refresh counter 6 measures the interval of the period (refresh period) in which the refresh is executed by the refresh control circuit 7 in accordance with the cycle set value st set by an external input, and outputs a refresh execution instruction g to the refresh control circuit 7. Then, a refresh instruction is issued. The interval of the refresh period can be changed (variable) by changing the cycle set value st. The cycle set value st can be determined depending on the type of the memory (DDR-SDRAM) to be controlled by the semiconductor memory control device 1 and the degree of the variation cycle of the external variation factor.
The refresh control circuit 7 issues a refresh command to a semiconductor memory (DDR-SDRAM) (not shown) according to a refresh execution instruction g from the refresh counter 6. In the refresh period in which the refresh is performed, the data signal DATA and the strobe signal STV are not used. Therefore, at the timing when both are unused, the refresh control circuit 7 outputs the update signal rnw to the delay value update circuit 4 to update the delay value (measured delay stage number cdsg). Also, when the semiconductor memory is initialized, an update signal rnw is output to the delay value update circuit 4 by externally inputting an initialization signal int, and the delay value is updated.
[0014]
In the semiconductor memory control device 1 having the above-described configuration, when the number of delay stages for one cycle changes due to a change in an external factor, the DLL circuit 2 detects the change. Then, the number of delay stages of the strobe delay circuit 5 provided for delaying the strobe signal STV can be changed according to the detection result of the DLL circuit 2. Therefore, even if there are fluctuations in external factors such as temperature and voltage, the number of delay stages of the strobe delay circuit 5 can be variably controlled according to the external fluctuations, and the delay time of the strobe signal can be appropriately changed.
The semiconductor memory control device 1 outputs an update signal rnw from the refresh control circuit 7 when there is a refresh execution instruction g from the refresh counter 6 to update the number of measurement delay stages cdsg input to the strobe delay circuit 5. are doing. When the refresh execution instruction g is output, the refresh control circuit 7 issues a refresh command to the semiconductor memory to execute the refresh. This makes it possible to update the delay value (measured delay stage number cdsg) for the delay control of the strobe delay circuit 5 during the refresh period of the semiconductor memory. Therefore, the update of the delay value is not performed by data transfer. This can be done during a stable period of the bus. Therefore, the semiconductor memory control device 1 is a high-quality device having a simple configuration and no trouble.
Further, by outputting the update signal rnw to the delay value updating circuit 4 at the time of initialization before accessing the semiconductor memory, the delay value can be set in the strobe delay circuit 5. Thereby, the delay control of the strobe signal can be performed during a stable period of the bus to which data is not transferred.
[0015]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a high-quality memory control device that has a simple configuration and does not cause any trouble.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an internal configuration of a semiconductor memory control device according to the present invention and input / output signals.
FIG. 2 is a block diagram illustrating an internal configuration of a DLL circuit.
FIG. 3 is a timing chart of a conventional clock signal and a strobe signal.
[Explanation of symbols]
1: semiconductor memory control device 2: DLL circuit 3: division circuit 4: delay value update circuit 5: strobe delay circuit 6: refresh counter 7: refresh control circuit 8: internal FF circuit 10: delay circuit section 11: phase detection section 12: control unit 13: stage number counter
