JP2004194039A

JP2004194039A - Output buffer circuit

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Publication number: JP2004194039A
Application number: JP2002360407A
Authority: JP
Inventors: Yoshinobu Sugiura; 義信杉浦; Kazuya Nishimura; 一也西村; Kazuho Sakamoto; 和穂坂本
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-12-12
Filing date: 2002-12-12
Publication date: 2004-07-08
Anticipated expiration: 2022-12-12
Also published as: JP4034178B2

Abstract

<P>PROBLEM TO BE SOLVED: To improve AC characteristics even when a terminal is provided with a pull-down resistor. <P>SOLUTION: In an output buffer circuit provided with a tolerant circuit, the tolerant circuit is provided between a PMOS transistor 52 for output of a buffer cell for the output and an output node PI to be supplied to the PMOS transistor for the output. Also, the pull-down resistor 60 and a PMOS transistor 67 for control are connected to a PMOS transistor 51 connected to the preceding stage of the gate of the PMOS transistor 52 for the output, the PMOS transistor 51 is turned on, and the PMOS transistor 52 for the output is turned off at the time of terminal floating. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、入出力バッファ回路における出力バッファ回路に関し、さらに詳しくは、内部電源電圧、例えば３Ｖ電源仕様より高い外部電源電圧、例えば５Ｖ入力に対応できるトレラント出力バッファ回路に関する。
【０００２】
【従来の技術】
半導体集積回路の電源電圧は５Ｖから３Ｖまたは３．３Ｖに変わりつつあるが、その過渡期においては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。このような場合、自身が３Ｖで駆動される素子であっても、５Ｖの電圧が外部より印加される場合があり、その際、入出力バッファ回路を構成するＭＯＳトランジスタの信頼性が確保されないという問題がある。
【０００３】
このような問題を解決するため、従来、図１及び図２に示されるような保護回路を伴った入出力バッファ回路の出力バッファ回路（３Ｖ／５Ｖトレラント回路）が知られている。
【０００４】
図１は、出力バッファ回路の全体構成を示し、コントロール信号がインバータ３を介してナンド回路１の一方の入力に与えられる。また、ナンド回路１の他方の入力には出力信号Ｉ１が与えられる。このナンド回路１からトレラントを内蔵した出力バッファ回路５の出力用ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタに与えるＰＩ信号が出力される。
【０００５】
一方、コントロール信号がノア回路２の一方の入力に与えられる。また、ノア回路２の他方の入力には出力信号Ｉ１が与えられる。このノア回路１からトレラントを内蔵した出力バッファ回路５の出力用ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタに与えるＮＩ信号が出力される。そして、出力端子６に出力バッファ回路５からの出力が与えられる。
【０００６】
図２に、出力バッファ回路５の具体的構成例を示す。図２に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。
【０００７】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子６に接続されている。
【０００８】
上記した図１及び図２に示す出力回路のコントロール信号と各ノードの出力の関係を表１に示す。出力端子６は、Ｈ、Ｌ、及び出力回路を不使用にするＨｉ−Ｚ状態となる。尚、表１において、Ｈは３Ｖ、Ｌは０Ｖの状態を示している。
【０００９】
【表１】

【００１０】
次に、図２の出力回路で端子６から５Ｖが印加された場合につき説明する。図２の回路は出力バッファ回路であるので、端子６から信号が入力された際、自身出力信号をドライブすることは無いので、ＰＩノードはＨ（３Ｖ）、ＮＩノードはＬ（０Ｖ）となっている。
【００１１】
まず、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために、１つずつのＮＭＯＳトランジスタのソース・ドレイン間電圧が低くなり、信頼性が確保される。次に、ＰＭＯＳトランジスタ側では、ＰＭＯＳ５３がオフ（ＯＦＦ）し、代わりに出力用ＰＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５４のドレインからバックゲートへ電流が流入する。この結果、ＰＭＯＳトランジスタの基板電位（Ｎ−ｗｅｌｌ電位）が５Ｖとなり、ＰＭＯＳ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４が設けられているために、出力ＰＭＯＳトランジスタ５２のゲート電位も５Ｖとなり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がＯＦＦ状態のため、５Ｖの電位がＰＩノード側へは伝わらず（ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈとなるため）、ＰＩノードの先に繋がる回路の信頼性も確保される。
【００１２】
しかしながら、図２の出力回路を内蔵する半導体装置を実機に搭載し、評価を行ったところ、端子６に外付けのプルダウン（ｐｕｌｌ−ｄｏｗｎ）抵抗を設ける構成の場合に問題が発生した。すなわち、端子６が通常使用（０〜３Ｖ使用）の出力Ｈから出力回路６を不使用にするＨｉ−Ｚに変更する時にＡＣ特性に問題がある事が判明した。尚、最終的には、ｐｕｌｌ−ｄｏｗｎ抵抗で端子６はＬ（０Ｖ）へ落ちる。
【００１３】
具体的には、図２に示すように、端子６がＨからＨｉ−Ｚ（端子フローティング時）になった時、ＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ程度となり、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れる。この結果、図３に示すように、ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態が存在することになる。端子６に接続されたｐｕｌｌ−ｄｏｗｎ抵抗が勝ち、最後はＬ（０Ｖ）となるが、そのＡＣ特性が問題となった。
【００１４】
この不具合は、ｐｕｌｌ−ｄｏｗｎ抵抗が端子６に付いた場合という条件ではあるが、従来回路のままでは、システム上重大な欠陥を招くこととなる。
【００１５】
また、トレンラント回路を備えた入力回路については、種々の回路が提案されている。例えば、入力バッファの消費電力を低減し、且つ信頼性を向上させた５Ｖトレラント入力回路が提案されている（例えば、特許文献１参照）。
【００１６】
しかし、これら入力回路においては、端子にｐｕｌｌ−ｄｏｗｎ抵抗が付いた場合の不具合については何ら言及されていない。
【００１７】
【特許文献１】
特開平１０−１３５８１８号公報
【００１８】
【発明が解決しようとする課題】
上記したように、従来のトレラント回路を備えた出力バッファ回路においては、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に付いた場合という条件ではあるが、システム上重大な欠陥を招くこととなる。この発明は、上記した問題点に鑑みなされたものにして、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に設けられている場合においても、ＡＣ特性を改善し、不具合の発生を抑制することを目的とする。
【００１９】
【課題を解決するための手段】
この発明は、トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタとこの出力用ＰＭＯＳトランジスタに与える出力ノードとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタのゲートの前段に接続される第１ＰＭＯＳトランジスタゲートにプルダウン抵抗と制御用ＰＭＯＳトランジスタを接続し、前記第１ＰＭＯＳトランジスタをオンさせ、端子フローティング時に前記出力用ＰＭＯＳトランジスタをオフすることを特徴とする。
【００２０】
上記した構成によれば、第１ＰＭＯＳトランジスタゲートにプルダウン抵抗と制御用ＰＭＯＳトランジスタを接続することで、端子フローティング時でも、前記第１ＰＭＯＳトランジスタがオンする。この結果、出力用ＰＭＯＳトランジスタを完全にオフすることができる。このため、端子に外付けプルダウン抵抗が付いた場合でも即座にＨレベルからＬレベルへ電圧を落とすことができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図４は、この発明の第１の実施形態にかかる出力バッファ回路を示す回路図である。尚、図２の構成と同じ構成部分に同じ符号を付す。
【００２２】
この発明の出力バッファ回路５も図４に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。また、ＰＭＯＳトランジスタ５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。
【００２３】
出力用ＰＭＯＳトランジスタ５２の前段に設けられるＰＭＯＳトランジスタ５１のゲートにはトレラント用追加抵抗（プルダウン抵抗）６０が設けられ、このトレラント用追加抵抗６０の一端は接地される。さらに、ＰＭＯＳトランジスタ５１のゲートはＰＭＯＳトランジスタ６７を介して端子６に接続される。このＰＭＯＳトランジスタ６７のソースがＰＭＯＳトランジスタ５１のゲートに接続され、ドレインが出力ノードに接続される。また、ＰＭＯＳトランジスタ６７のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。
【００２４】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。
【００２５】
一方、出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子６に接続されている。
【００２６】
上記した図４に示す出力回路においても表１に示す信号関係となる。出力端子６は、Ｈ、Ｌ、及び出力回路を不使用にするＨｉ−Ｚ状態となる。
【００２７】
図２で示した従来の出力回路では、端子６がＨ（３Ｖ）からＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ程度となり、図３に示すように不完全なオフ（ＯＦＦ）状態となっていた。これに対し、図４に示す実施形態の回路では、端子６に掛かる電圧がＰＭＯＳトランジスタ６７のゲート・ソース間電圧とスレショッルド電圧の和Ｖｇｓ₆₇＋Ｖｔｈ₆₇以下の場合、ＰＭＯＳトランジスタ６７は常にオフ（ＯＦＦ）状態になる。そして、出力ノードとなるＰＭＯＳトランジスタ５２のゲートに接続されたＰＭＯＳトランジスタ５１のゲート電圧Ｖｇ₅₁が、０Ｖ付近の値になる。この結果、ＰＩとＰＭＯＳトランジスタ５１のゲート・ソース電圧Ｖｇｓ₅₁がＶｇｓ₅₁＜Ｖｔｈ５１の関係が成り立ち、オン（ＯＮ）状態になる。
このことにより、ＰＭＯＳトランジスタ５２のゲート電位が３Ｖに引き上げられ、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れない。
【００２８】
従って、端子６は、図５に示すように、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により即座に０Ｖへ落ち着くこととなる。図２に示した回路に比べると１０³オーダー程度早くなり、瞬時に切り替わる。
【００２９】
なお、ＰＭＯＳトランジスタ６７がトレラント時以外はオフ（ＯＦＦ）しているので、ＰＭＯＳトランジスタ５１と５７の間のノードが浮いてしまうので、トレラント用追加抵抗６０を用いて、ｐｕｌｌ−ｄｏｗｎさせて、ＰＭＯＳトランジスタ５１を常にオン（ＯＮ）にするようにしている。
【００３０】
端子６に掛かる電圧が内部電源電圧に対して十分大きい場合、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために１つずつのＮＭＯＳトランジスタSのソース・ドレイン間電圧が低くなり、信頼性が確保される。
【００３１】
次にＰＭＯＳトランジスタ側では、ＰＭＯＳトランジスタ５３がオフ（ＯＦＦ）し、代わりにＰＭＯＳトランジスタ５１及び５４のドレインからバックゲートへ電流が流入することにより、ＰＭＯＳトランジスタの基板電位(Ｎ−ｗｅｌｌ電位)が端子６に掛かる電圧となり、ＰＭＯＳトランジスタ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４があるために、ＰＭＯＳトランジスタ５２のゲート電位も端子６に掛かる電圧となり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がオフ（ＯＦＦ）状態のため、端子６に掛かる電圧の電位がＰＩ側へは伝わらず(ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈとなるため)、ＰＩの先に繋がる回路の信頼性も確保される。
【００３２】
尚、上記した実施形態では、内部電源電圧として３Ｖが用いられ、Ｈレベルの信号として３Ｖ又は５Ｖが用いられているが、３Ｖの代わりに３．３Ｖが用いられても良いなど電圧が具体的に限定されることはない。
【００３３】
【発明の効果】
以上説明したように、出力用ＰＭＯＳトランジスタのゲートの前段に接続されるＰＭＯＳトランジスタのゲートにプルダウンn抵抗とＰＭＯＳトランジスタを接続することにより、端子フローティング時でも出力用ＰＭＯＳトランジスタを完全にオフできるので、端子に外付けプルダウン抵抗が付いた場合でも即座にＨレベルからＬレベルへ電圧を落とすことができる。
【図面の簡単な説明】
【図１】出力回路の全体構成を示すブロック図である。
【図２】従来のトレラントを備えた出力バッファ回路を示す回路図である。
【図３】図２に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図４】この発明の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図５】図４に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【符号の説明】
６端子
５１、５３、５４ＰＭＯＳトランジスタ
５２出力用ＰＭＯＳトランジスタ
５５、５６ＮＭＯＳトランジスタ
５７出力用ＮＭＯＳトランジスタ
６０トレラント用追加抵抗（プルダウン抵抗）
６７ＰＭＯＳトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an output buffer circuit in an input / output buffer circuit, and more particularly, to a tolerant output buffer circuit capable of coping with an internal power supply voltage, for example, an external power supply voltage higher than a 3V power supply specification, for example, 5V input.
[0002]
[Prior art]
The power supply voltage of the semiconductor integrated circuit is changing from 5 V to 3 V or 3.3 V, and in the transition period, the 5 V drive element and the 3 V drive element are mixed. In such a case, even if the element itself is driven at 3 V, a voltage of 5 V may be applied from the outside, and at that time, the reliability of the MOS transistor constituting the input / output buffer circuit is not ensured. There's a problem.
[0003]
In order to solve such a problem, conventionally, an output buffer circuit (3V / 5V tolerant circuit) of an input / output buffer circuit having a protection circuit as shown in FIGS. 1 and 2 is known.
[0004]
FIG. 1 shows an overall configuration of an output buffer circuit, in which a control signal is supplied to one input of a NAND circuit 1 via an inverter 3. An output signal I1 is given to the other input of the NAND circuit 1. The NAND circuit 1 outputs a PI signal to be applied to an output P-channel MOS (PMOS) transistor of an output buffer circuit 5 having a built-in tolerant.
[0005]
On the other hand, a control signal is applied to one input of NOR circuit 2. An output signal I1 is given to the other input of the NOR circuit 2. From the NOR circuit 1, an NI signal to be supplied to an output N-channel MOS (NMOS) transistor of an output buffer circuit 5 having a built-in tolerant is output. Then, an output from the output buffer circuit 5 is provided to the output terminal 6.
[0006]
FIG. 2 shows a specific configuration example of the output buffer circuit 5. As shown in FIG. 2, a transistor forming a tolerant is provided between the gate of the output PMOS transistor 52 and the PI node. That is, three

PMOS transistors

51, 53 and 54 and one NMOS transistor 56 are provided between the PI node and the output PMOS transistor 52. An internal power supply voltage is applied to the gate of the NMOS transistor 56, the gate of the PMOS transistor 54, and the drain of the PMOS transistor 53. The gates of the

PMOS transistors

51 and 53 are connected to an output node via an N-well resistor 58. The drain of the PMOS transistor 54 is connected to the output node.
[0007]
An NMOS transistor 55 is provided between the output PMOS transistor 52 and the output NMOS transistor 57. The gate of the NMOS transistor 55 is supplied with an internal power supply voltage (intVCC). The internal power supply voltage is applied to the source of the output PMOS transistor 52, and the source of the output NMOS transistor 57 is grounded. A connection node (output node) between the NMOS transistor 55 and the output PMOS transistor 52 is connected to the output terminal 6.
[0008]
Table 1 shows the relationship between the control signal of the output circuit shown in FIGS. 1 and 2 and the output of each node. The output terminal 6 is in the H, L, and Hi-Z state in which the output circuit is not used. In Table 1, H indicates a state of 3V and L indicates a state of 0V.
[0009]
[Table 1]

[0010]
Next, the case where 5 V is applied from the terminal 6 in the output circuit of FIG. 2 will be described. Since the circuit of FIG. 2 is an output buffer circuit, when a signal is input from the terminal 6, it does not drive the output signal itself, so that the PI node becomes H (3V) and the NI node becomes L (0V). ing.
[0011]
First, on the NMOS transistor side, since the NMOS transistor 55 is provided, the voltage between the source and the drain of each NMOS transistor is reduced, and the reliability is secured. Next, on the PMOS transistor side, the PMOS 53 is turned off (OFF), and instead, a current flows from the drains of the output PMOS transistor 52 and the PMOS transistor 54 to the back gate. As a result, the substrate potential (N-well potential) of the PMOS transistor becomes 5 V, and the reliability of the

PMOSs

51 and 53 is ensured. Further, since the PMOS transistor 54 is provided, the gate potential of the output PMOS transistor 52 also becomes 5 V, and the reliability of the PMOS transistor 52 is ensured. In addition, since the PMOS transistor 51 is in the OFF state, the potential of 5 V is not transmitted to the PI node side (because it becomes 3 V-Vth by the NMOS transistor 56), and the reliability of the circuit connected to the end of the PI node is also ensured. .
[0012]
However, when a semiconductor device incorporating the output circuit of FIG. 2 was mounted on an actual device and evaluated, a problem occurred in a case where an external pull-down resistor was provided at the terminal 6. That is, it has been found that there is a problem in the AC characteristics when the terminal 6 is changed from the output H of the normal use (use of 0 to 3 V) to Hi-Z in which the output circuit 6 is not used. Finally, the terminal 6 drops to L (0 V) due to the pull-down resistance.
[0013]
Specifically, as shown in FIG. 2, when the terminal 6 changes from H to Hi-Z (when the terminal is floating), the PMOS transistor 51 does not completely turn on (ON). The potential becomes about 3V-Vth, and a leak current flows between the source and the drain of the PMOS transistor 52. As a result, there is an incomplete OFF state of the PMOS transistor 52 as shown in FIG. The pull-down resistance connected to the terminal 6 wins and finally becomes L (0 V), but its AC characteristics have become a problem.
[0014]
Although this defect is a condition that a pull-down resistor is attached to the terminal 6, if the conventional circuit is used, it causes a serious defect in the system.
[0015]
Also, various circuits have been proposed for an input circuit including a torrent circuit. For example, a 5V tolerant input circuit has been proposed in which the power consumption of an input buffer is reduced and the reliability is improved (for example, see Patent Document 1).
[0016]
However, in these input circuits, there is no mention of a defect when a terminal has a pull-down resistor.
[0017]
[Patent Document 1]
JP-A-10-135818
[Problems to be solved by the invention]
As described above, in the output buffer circuit including the conventional tolerant circuit, the condition is that the pull-down resistor is attached to the terminal, but it causes a serious defect in the system. SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to improve AC characteristics and suppress occurrence of a problem even when a pull-down resistor is provided at a terminal.
[0019]
[Means for Solving the Problems]
According to the present invention, in an output buffer circuit provided with a tolerant circuit, a tolerant circuit is provided between an output PMOS transistor of an output buffer cell and an output node applied to the output PMOS transistor, and the output PMOS transistor A pull-down resistor and a control PMOS transistor are connected to a first PMOS transistor gate connected in front of the gate of the first PMOS transistor, the first PMOS transistor is turned on, and the output PMOS transistor is turned off when the terminal is floating.
[0020]
According to the above configuration, by connecting the pull-down resistor and the control PMOS transistor to the first PMOS transistor gate, the first PMOS transistor is turned on even when the terminal is floating. As a result, the output PMOS transistor can be completely turned off. Therefore, even when an external pull-down resistor is attached to the terminal, the voltage can be immediately dropped from the H level to the L level.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 4 is a circuit diagram showing an output buffer circuit according to the first embodiment of the present invention. The same components as those in FIG. 2 are denoted by the same reference numerals.
[0022]
As shown in FIG. 4, the output buffer circuit 5 of the present invention is also provided with a transistor forming a tolerant between the gate of the output PMOS transistor 52 and the PI node. Three

PMOS transistors

51, 53 and 54 and one NMOS transistor 56 are provided between the PI node and the output PMOS transistor 52. The internal power supply voltage (intVCC) is applied to the gates of the NMOS transistor 56, the PMOS transistor 54, and the drain of the PMOS transistor 53. The gate of the PMOS transistor 53 is connected to an output node via an N-well resistor 58. The drain of the PMOS transistor 54 is connected to the output node.
[0023]
A gate of the PMOS transistor 51 provided at a stage preceding the output PMOS transistor 52 is provided with a tolerant additional resistor (pull-down resistor) 60, and one end of the tolerant additional resistor 60 is grounded. Further, the gate of the PMOS transistor 51 is connected to the terminal 6 via the PMOS transistor 67. The source of the PMOS transistor 67 is connected to the gate of the PMOS transistor 51, and the drain is connected to the output node. The internal power supply voltage (intVCC) is applied to the gate of the PMOS transistor 67.
[0024]
An NMOS transistor 55 is provided between the output PMOS transistor 52 and the output NMOS transistor 57. The gate of the NMOS transistor 55 is supplied with an internal power supply voltage (intVCC).
[0025]
On the other hand, the source of the output PMOS transistor 52 is supplied with the internal power supply voltage, and the source of the output NMOS transistor 57 is grounded. A connection node (output node) between the NMOS transistor 55 and the output PMOS transistor 52 is connected to the output terminal 6.
[0026]
The output circuit shown in FIG. 4 also has the signal relationship shown in Table 1. The output terminal 6 is in the H, L, and Hi-Z state in which the output circuit is not used.
[0027]
In the conventional output circuit shown in FIG. 2, when the terminal 6 changes from H (3 V) to Hi-Z, the PMOS transistor 51 does not completely turn on (ON), so that the gate potential of the PMOS transistor 52 becomes 3 V-Vth. And it was in an incomplete OFF state as shown in FIG. On the other hand, in the circuit of the embodiment shown in FIG. 4, when the voltage applied to the terminal 6 is equal to or less than the sum Vgs ₆₇ + Vth ₆₇ of the gate-source voltage of the PMOS transistor 67 and the threshold voltage, the PMOS transistor 67 is always turned off (OFF). ) State. Then, the gate voltage Vg ₅₁ of PMOS transistor 51 connected to the gate of the PMOS transistor 52 serving as an output node, a value of around 0V. As a result, the gate-source voltage Vgs ₅₁ of the PI and the PMOS transistor 51 holds the relationship Vgs ₅₁ <Vth51, turned on (ON) state.
As a result, the gate potential of the PMOS transistor 52 is raised to 3 V, and no leak current flows between the source and the drain of the PMOS transistor 52.
[0028]
Therefore, as shown in FIG. 5, the terminal 6 is immediately settled to 0 V by an external pull-down resistor. As compared with the circuit shown in FIG. 2, the switching speed is about 10 ³ orders and the switching is instantaneous.
[0029]
Since the PMOS transistor 67 is off (OFF) except during the tolerant state, the node between the

PMOS transistors

51 and 57 floats. The transistor 51 is always turned on (ON).
[0030]
When the voltage applied to the terminal 6 is sufficiently large with respect to the internal power supply voltage, the voltage between the source and the drain of each NMOS transistor S decreases on the NMOS transistor side because of the presence of the NMOS transistor 55, and the reliability is secured. You.
[0031]
Next, on the side of the PMOS transistor, the PMOS transistor 53 is turned off (OFF), and instead, a current flows from the drains of the

PMOS transistors

51 and 54 to the back gate, so that the substrate potential (N-well potential) of the PMOS transistor becomes a terminal. 6, and the reliability of the

PMOS transistors

51 and 53 is ensured. Further, since the PMOS transistor 54 is provided, the gate potential of the PMOS transistor 52 becomes a voltage applied to the terminal 6, and the reliability of the PMOS transistor 52 is ensured. In addition, since the PMOS transistor 51 is off, the potential of the voltage applied to the terminal 6 is not transmitted to the PI side (because it becomes 3V-Vth by the NMOS transistor 56), and the reliability of the circuit connected to the end of the PI is reliable. Nature is also secured.
[0032]
In the above-described embodiment, 3 V is used as the internal power supply voltage and 3 V or 5 V is used as the H-level signal. It is not limited to.
[0033]
【The invention's effect】
As described above, the output PMOS transistor can be completely turned off even when the terminal is floating by connecting the pull-down n-resistance and the PMOS transistor to the gate of the PMOS transistor connected before the gate of the output PMOS transistor. Even when the terminal has an external pull-down resistor, the voltage can be immediately dropped from the H level to the L level.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an output circuit.
FIG. 2 is a circuit diagram showing a conventional output buffer circuit provided with a tolerant.
FIG. 3 is a characteristic diagram when the circuit changes from H to Hi-z when a pull-down resistor is attached to a terminal in the circuit shown in FIG. 2;
FIG. 4 is a circuit diagram showing an output buffer circuit having a tolerant according to an embodiment of the present invention.
FIG. 5 is a characteristic diagram when the circuit changes from H to Hi-z when a pull-down resistor is attached to a terminal in the circuit shown in FIG. 4;
[Explanation of symbols]
6

Terminals

51, 53, 54 PMOS transistor 52

Output PMOS transistors

55, 56 NMOS transistor 57 Output NMOS transistor 60 Tolerant additional resistance (pull-down resistance)
67 PMOS transistor

Claims

In an output buffer circuit provided with a tolerant circuit, a tolerant circuit is provided between an output PMOS transistor of an output buffer cell and an output node applied to the output PMOS transistor, and a stage preceding a gate of the output PMOS transistor is provided. An output buffer circuit, wherein a pull-down resistor and a control PMOS transistor are connected to a first PMOS transistor gate connected to the first PMOS transistor, the first PMOS transistor is turned on, and the output PMOS transistor is turned off when a terminal is floating.