JP2004193305A - 半導体ウェハの切断方法および半導体ウェハの切断方法で使用される保護シート - Google Patents
半導体ウェハの切断方法および半導体ウェハの切断方法で使用される保護シート Download PDFInfo
- Publication number
- JP2004193305A JP2004193305A JP2002359051A JP2002359051A JP2004193305A JP 2004193305 A JP2004193305 A JP 2004193305A JP 2002359051 A JP2002359051 A JP 2002359051A JP 2002359051 A JP2002359051 A JP 2002359051A JP 2004193305 A JP2004193305 A JP 2004193305A
- Authority
- JP
- Japan
- Prior art keywords
- plasma
- semiconductor wafer
- cutting
- sheet
- protective sheet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 238000005520 cutting process Methods 0.000 title claims abstract description 87
- 230000001681 protective effect Effects 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000010410 layer Substances 0.000 claims abstract description 44
- 238000001020 plasma etching Methods 0.000 claims abstract description 39
- 239000012790 adhesive layer Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 12
- 229910052731 fluorine Inorganic materials 0.000 claims description 12
- 239000011737 fluorine Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 34
- 230000003685 thermal hair damage Effects 0.000 abstract description 10
- 238000012545 processing Methods 0.000 description 63
- 239000007789 gas Substances 0.000 description 55
- 230000008569 process Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000001816 cooling Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000007664 blowing Methods 0.000 description 5
- 239000002826 coolant Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910018503 SF6 Inorganic materials 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 3
- 229960000909 sulfur hexafluoride Drugs 0.000 description 3
- 239000011247 coating layer Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000003028 elevating effect Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000009530 blood pressure measurement Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000000498 cooling water Substances 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000098 polyolefin Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Dicing (AREA)
- Drying Of Semiconductors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
【解決手段】半導体ウェハ6をプラズマエッチングによって切断する半導体ウェハの切断方法において、絶縁シート30aの片面にプラズマエッチングされにくい金属層30bが形成された保護シート30を粘着層30cによって回路形成面6aに貼付け、回路形成面6aの反対側に切断線31bを除く領域をレジスト膜31aで覆って形成されたマスク側からプラズマを照射して切断線の部分をプラズマエッチングする。これにより、金属層をエッチングの進行を抑制するエッチングストップ層として利用することができ、エッチング進行のばらつきを排除して保護シートへの熱ダメージを防止することができる。
【選択図】 図6
Description
【発明の属する技術分野】
本発明は、半導体ウェハをプラズマエッチングによって切断する半導体ウェハの切断方法およびこの半導体ウェハの切断方法で使用される保護シートに関するものである。
【0002】
【従来の技術】
電子機器の基板などに実装される半導体装置は、ウェハ状態で回路パターン形成が行われた半導体素子にリードフレームのピンや金属バンプなどを接続するとともに樹脂などで封止するパッケージング工程を経て製造されている。最近の電子機器の小型化に伴って半導体装置の小型化も進み、中でも半導体素子を薄くする取り組みが活発に行われている。
【0003】
薄化された半導体素子は外力に対する強度が弱く、特にウェハ状態の半導体素子を切断して個片毎に分割するダイシング工程においては、切断時にダメージを受けやすく、加工歩留まりの低下が避けられないという問題点がある。このような薄化された半導体素子を切断する方法として、機械的な切断方法に換えてプラズマのエッチング作用によって切断溝を形成することにより半導体ウェハを切断する方法(プラズマダイシング)が提案されている(例えば特許文献1参照)。
【0004】
【特許文献1】
特開2002−93752号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来技術に示すプラズマダイシングにおいては、プラズマのエッチング作用の不均一さに起因して、以下のような課題が解決されないままであった。プラズマエッチングにおいては、予め切断線以外の領域をレジスト層で覆うマスキングが行われる。そしてマスキング後の半導体ウェハはプラズマ処理装置の処理室内に収容され、処理室内で切断線の範囲のみをプラズマに曝露させて、この部分のシリコンをエッチングにより除去する。
【0006】
ところでプラズマによるエッチング作用の度合いを示すエッチングレートは必ずしも均一ではなく、エッチングレートの分布は処理室内においてばらつきを示す。このため、処理室内に載置された半導体ウェハの切断線のうち、エッチングレートが高い範囲に位置する切断線はプラズマダイシングにおいて他の部分よりも短時間でシリコンが除去され切断を完了する。
【0007】
そしてこの範囲の切断線は、エッチングレートが低い範囲に位置する切断線でのシリコン除去が完了するまで引き続きプラズマに曝露される。したがってエッチングレートが高い範囲においては、シリコンが完全に除去されることによって半導体ウェハ下面側の保護シートがプラズマに直接曝されることとなる。
【0008】
そしてこの状態でプラズマ処理が継続されると、保護シートにプラズマの熱が直接作用する結果、保護シートが過度に加熱されて焼損や変形などの不具合を生じるおそれがある。このように、従来のプラズマダイシングにおいては、プラズマのエッチング作用の不均一さに起因する保護シートの熱ダメージを有効に防止することができなかった。
【0009】
そこで本発明は、プラズマエッチングによる半導体ウェハの切断において、保護シートへの熱ダメージを防止することができる半導体ウェハの切断方法および半導体ウェハの切断方法で使用される保護シートを提供することを目的とする。
【0010】
【課題を解決するための手段】
請求項1記載の半導体ウェハの切断方法は、第1の面側に半導体素子が形成された半導体ウェハを前記第1の面と反対側の第2の面よりプラズマエッチングによって切断する半導体ウェハの切断方法であって、前記第1の面に保護シートを貼付けるシート貼付け工程と、前記第2の面に半導体ウェハの切断線を定めるマスクを形成するマスク形成工程と、前記マスク側から前記半導体ウェハにプラズマを照射して前記切断線の部分をプラズマエッチングするプラズマエッチング工程とを含み、前記保護シートは、基材となる絶縁シートの片面に半導体ウェハよりもプラズマエッチングされにくい金属層が形成されており、前記シート貼付け工程において、前記金属層側を前記第1の面に粘着層を介して貼付ける。
【0011】
請求項2記載の半導体ウェハの切断方法は、請求項1記載の半導体ウェハの切断方法であって、前記プラズマダイシング工程で使用するプラズマ発生用ガスが少なくともフッ素系のガスを含み、前記金属層がアルミニウムもしくは銅のいずれかを含む。
【0012】
請求項3記載の半導体ウェハの切断方法で使用される保護シートは、第1の面側に半導体素子が形成された半導体ウェハを前記第1の面と反対側の第2の面よりプラズマエッチングによって切断する際に、前記第1の面に貼り付けられる保護シートであって、基材となる絶縁シートと、この絶縁シートの片面に半導体ウェハよりもプラズマエッチングされにくい金属で形成された金属層とを備えた。
【0013】
請求項4記載の半導体ウェハの切断方法で使用される保護シートは、請求項3記載の半導体ウェハの切断方法で使用される保護シートであって、前記プラズマエッチングで使用するプラズマ発生用ガスが少なくともフッ素系のガスを含み、前記金属層がアルミニウムもしくは銅のいずれかを含む。
【0014】
請求項5記載の半導体ウェハの切断方法で使用される保護シートは、請求項4記載の半導体ウェハの切断方法で使用される保護シートであって、前記金属層の面に粘着層を備えた。
【0015】
本発明によれば、半導体ウェハをプラズマエッチングによって切断する半導体ウェハの切断において、基材となる絶縁シートの片面に半導体ウェハよりもプラズマエッチングされにくい金属層が形成された保護シートを使用し、この金属層をエッチングの進行を抑制するエッチングストップ層として利用することにより、プラズマエッチング進行のばらつきを排除した効率の良いプラズマエッチングが実現され、切断時の保護シートへの熱ダメージを防止することができる。
【0016】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。図1は本発明の一実施の形態のプラズマ処理装置の側断面図、図2は本発明の一実施の形態のプラズマ処理装置の下部電極の部分断面図、図3は本発明の一実施の形態のプラズマ処理装置の断面図、図4は本発明の一実施の形態の半導体装置の製造方法の工程説明図、図5は本発明の一実施の形態のプラズマ処理方法のフロー図、図6は本発明の一実施の形態の半導体装置の製造方法の工程説明図である。
【0017】
まず図1〜図3を参照してプラズマ処理装置について説明する。このプラズマ処理装置は、複数の半導体素子が回路形成面(第1の面)に形成された半導体ウェハを半導体素子の個片毎に分割して、厚みが100μm以下の半導体装置を得る半導体装置の製造過程において使用されるものである。
【0018】
この半導体装置の製造過程においては、まず半導体ウェハの回路形成面に半導体の主材質であるシリコンよりもプラズマエッチングされにくい材質からなる保護シートが貼り付けられ、回路形成面の反対側の裏面には、半導体ウェハを半導体素子の個片毎に分割するための切断線を定めるマスクが形成される。そしてこの状態の半導体ウェハを対象として本プラズマ処理装置によって、プラズマダイシングが行われる。
【0019】
図1において、真空チャンバ1の内部は上述の半導体ウェハを対象としたプラズマ処理を行う処理室2となっており、減圧下でプラズマを発生させるための密閉空間が形成可能となっている。処理室2内部の下方には下部電極3が配置されており、下部電極3の上方には上部電極4が下部電極3に対して対向配置されている。下部電極3および上部電極4はそれぞれ円筒形状であり、処理室2内において同心配置となっている。
【0020】
下部電極3はアルミニウムなどの導電体によって製作されており、円盤状の電極部3aから下方に支持部3bを延出させた形状となっている。そして支持部3bを絶縁部材5を介して真空チャンバ1に保持させることにより、電気的に絶縁された状態で装着されている。上部電極4は下部電極3と同様にアルミニウムなどの導電体で製作されており、円盤状の電極部4aから上方に支持部4bを延出させた形状となっている。
【0021】
支持部4bは真空チャンバ1と電気的に導通しており、電極昇降機構(図示省略)によって昇降可能となっている。上部電極4が下降した状態では、上部電極4と下部電極3との間には、プラズマ処理のためのプラズマ放電を発生させる放電空間が形成される。電極昇降機構は電極間距離変更手段として機能し、上部電極4を昇降させることにより、下部電極3と上部電極4との間の電極間距離を変更することができる。
【0022】
次に、下部電極3の構造および処理対象の半導体ウェハについて説明する。下部電極3の電極部3aの上面は、半導体ウェハを載置する平面状の保持面となっており、保持面の外縁部には絶縁被覆層3fが設けられている。絶縁被覆層3fはアルミナなどのセラミックによって形成されており、これにより、下部電極3の外縁部は放電空間内に発生したプラズマから絶縁され、異常放電の発生が防止される。
【0023】
図2は、プラズマダイシングが開始される前の半導体ウェハ6を下部電極3に載置した状態を示している。半導体ウェハ6はシリコンを主材質とする半導体基板であり、半導体ウェハ6の表面側(図2において下面側)の回路形成面(第1の面)には保護シート30が貼着されている。半導体ウェハ6を下部電極3上に載置した状態では、保護シート30は電極部3aの上面の保持面3gに密着する。
【0024】
保護シート30は、基材となる絶縁シート30aの片面に半導体ウェハ6よりもプラズマエッチングされにくい金属、例えばアルミニウムや銅のいずれかを含む金属層30bを形成し、金属層30bの表面に粘着層30cを備えた構成となっている(図6参照)。保護シート30を半導体ウェハ6に貼り付ける際には、金属層30b側を回路形成面に粘着層30cを介して貼付ける。
【0025】
これにより、プラズマダイシングの過程でプラズマによるエッチングレート分布が均一でないことによって、半導体ウェハのエッチングレートに部分的なばらつきが生じる場合にあっても、金属層30bがエッチングストップ層として機能するようになっている。
【0026】
絶縁シート30aは、ポリオレフィン、ポリイミド、ポリエチレンテレフタレートなどの絶縁体の樹脂を100μm程度の厚みの膜に形成した樹脂シートであり、保護シート30を半導体ウェハ6に貼り付けた状態において、絶縁シート30aは、後述するように半導体ウェハ6を電極部3aの保持面3gによって静電吸着する際の誘電体として機能する。
【0027】
回路形成面の反対側(図2において上側)の裏面(第2の面)には、後述するプラズマダイシングにおける切断線を定めるマスクが形成されている。このマスクは、後述するように裏面を機械加工によって研削した後に、レジスト膜でパターニングすることにより形成され、これによりプラズマエッチングの対象となる切断線31bの部分を除く領域がレジスト膜31aで覆われる。
【0028】
図2に示すように、下部電極3には保持面3gに開口する吸着孔3eが複数設けられており、吸着孔3eは下部電極3の内部に設けられた吸引孔3cに連通している。吸引孔3cは図1に示すように、ガスライン切換バルブ11を介して真空吸着ポンプ12に接続されており、ガスライン切換バルブ11はチッソガスを供給するN2ガス供給部13に接続されている。ガスライン切換バルブ11を切り換えることにより、吸引孔3cを真空吸着ポンプ12,N2ガス供給部13に選択的に接続させることができる。
【0029】
吸引孔3cが真空吸着ポンプ12と連通した状態で真空吸着ポンプ12を駆動することにより、吸着孔3eから真空吸引して下部電極3に載置された半導体ウェハ6を真空吸着して保持する。したがって吸着孔3e、吸引孔3c、真空吸着ポンプ12は下部電極3の保持面3gに開口した吸着孔3eから真空吸引することにより、保護シート30を電極部3aの保持面3gに密着させた状態で、半導体ウェハ6を真空吸着により保持する吸着保持手段となっている。
【0030】
また吸引孔3cをN2ガス供給部13に接続させることにより、吸着孔3eから保護シート30の下面に対してチッソガスを噴出させることができるようになっている。後述するようにこのチッソガスは、保護シート30を保持面3gから強制的に離脱させる目的のブロー用ガスである。
【0031】
下部電極3には冷却用の冷媒流路3dが設けられており、冷媒流路3dは冷却機構10と接続されている。冷却機構10を駆動することにより、冷媒流路3d内を冷却水などの冷媒が循環し、これによりプラズマ処理時に発生した熱によって昇温した下部電極3や下部電極3上の保護シート30が冷却される。冷媒流路3dおよび冷却機構10は、下部電極3を冷却する冷却手段となっている。
【0032】
処理室2に連通して設けられた排気ポート1aには、排気切換バルブ7を介して真空ポンプ8が接続されている。排気切換バルブ7を排気側に切り換えて真空ポンプ8を駆動することにより、真空チャンバ1の処理室2内部が真空排気され、処理空2内が減圧される。処理室2は圧力センサ(図示省略)を備えており、この圧力センサの圧力計測結果に基づいて真空ポンプ8を制御することにより、処理室2内を所望の圧力に減圧することができる。真空ポンプ8は、処理室2内を所望の圧力に減圧する減圧手段となっている。排気切換バルブ7を大気開放側に切り換えることにより、処理空2内には大気が導入され、処理室2内部の圧力が大気圧に復帰する。
【0033】
次に上部電極4の詳細構造について説明する。上部電極4は、中央の電極部4aと電極部4aを囲んで外周部に張り出して設けられた絶縁体からなる張出部4fを備えた構成となっている。張出部4fの外形は下部電極3よりも大きく、下部電極3よりも外側に広がった形状で配置されている。上部電極4の下面中央部には、ガス吹出部4eが設けられている。
【0034】
ガス吹出部4eは、上部電極4と下部電極3の間の放電空間2bにおいてプラズマ放電を発生させるためのプラズマ発生用ガスを供給する。ガス吹出部4eは、内部に多数の微細孔を有する多孔質材料を円形の板状に加工した部材であり、ガス滞留空間4g内に供給されたプラズマ発生用ガスを、これらの微細孔を介して放電空間内に満遍なく吹き出させて均一な状態で供給する。
【0035】
支持部4b内には、ガス滞留空間4gに連通するガス供給孔4cが設けられており、ガス供給孔4cはガス流量調整部19およびガス開閉バルブ20を介してプラズマ発生用ガス供給部21に接続されている。プラズマ発生用ガス供給部21は、六フッ化硫黄(SF6)や四フッ化炭素(CF4)とヘリウムガスの混合ガスなど、フッ素系のガス含んだ混合ガスをプラズマ発生用ガスとして供給する。
【0036】
ガス開閉バルブ20を開状態にすることにより、プラズマ発生用ガス供給部21からプラズマ発生用ガスをガス吹出部4eより放電空間2b内に供給することができる。
【0037】
上述のプラズマ発生用ガスの供給において、ガス流量調整部19を制御部(図示省略)からの指令に従って制御することにより、放電空間2b内に供給されるガスの流量を任意に調整できるようになっている。これにより、プラズマ発生用ガス供給状態における処理室2内の圧力が、予め設定されたプラズマ処理条件および圧力センサによる処理室2内の圧力に基づいて制御される。したがって、ガス流量調整部19は、処理室2内の圧力を制御する圧力制御手段となっている。
【0038】
下部電極3は、マッチング回路16を介して高周波電源部17に電気的に接続されている。高周波電源部17を駆動することにより、接地部9に接地された真空チャンバ1と導通した上部電極4と下部電極3の間には高周波電圧が印加される。これにより、処理室2内部では上部電極4と下部電極3との間の放電空間2bにおいてプラズマ放電が発生し、処理室2内に供給されたプラズマ発生用ガスがプラズマ状態に移行する。マッチング回路16は、このプラズマ発生時において処理室2内のプラズマ放電回路と高周波電源部17のインピーダンスを整合させる。
【0039】
また下部電極3には、RFフィルタ15を介して静電吸着用DC電源部18が接続されている。静電吸着用DC電源部18を駆動することにより、図3(a)に示すように下部電極3の表面には、負電荷が蓄積される。そしてこの状態で図3(b)に示すように高周波電源部17を駆動して処理室2内にプラズマを発生させると(図中付点部33参照)、保持面3g上に保護シート30を介して載置された半導体ウェハ6と接地部9とを接続する直流印加回路32が処理室2内のプラズマを介して形成される。これにより、下部電極3,RFフィルタ15,静電吸着用DC電源部18,接地部9,プラズマ、半導体ウェハ6を順次結ぶ閉じた回路が形成され、半導体ウェハ6には正電荷が蓄積される。
【0040】
そして導電体より成る下部電極3の保持面3gに蓄積された負電荷と、半導体ウェハ6に蓄積された正電荷との間には、誘電体としての絶縁層を含む保護シート30を介してクーロン力が作用し、このクーロン力によって半導体ウェハ6は下部電極3に保持される。このとき、RFフィルタ15は、高周波電源部17の高周波電圧が、静電吸着用DC電源部18に直接印加されることを防止する。なお、静電吸着用DC電源部18の極性は正負逆でもよい。
【0041】
上記構成において、静電吸着用DC電源部18は、下部電極3に直流電圧を印加することにより、保護シート30で隔てられた半導体ウェハ6と下部電極3の保持面3gとの間に作用するクーロン力を利用して、半導体ウェハ6を静電吸着する直流電圧印加手段となっている。すなわち、下部電極3に半導体ウェハ6を保持させる保持手段は、保持面3gに開口する複数の吸着孔3eを介して保護シート30を真空吸着する真空吸着手段と、上述の直流電圧印加手段との2種類を使い分けできるようになっている。
【0042】
処理室2の側面には、処理対象物の出し入れ用の開口部(図示省略)が開閉自在に設けられている。半導体ウェハ6の搬入・搬出に際しては、電極昇降機構により上部電極4を上昇させて下部電極3上に搬送用のスペースを確保した状態で、ウェハ搬送機構によって開口部を介して半導体ウェハ6の出し入れが行われる。
【0043】
このプラズマ処理装置は上記のように構成されており、以下このプラズマ処理装置を用いて行われる半導体装置の製造方法およびこの製造方法の過程において用いられるプラズマ処理方法について、図4に沿って各図を参照しながら説明する。
【0044】
まず図4(a)において、6は複数の半導体素子が形成され機械加工によって薄化された状態の半導体ウェハを示しており、前工程の薄化工程において100μm以下の厚みまで薄化されている。半導体ウェハ6には薄化工程に先立って回路形成面(第1の面)6aに保護シート30が貼付けられる(シート貼付け工程)。
【0045】
このとき、このとき保護シート30は、回路形成面6aの全面を覆い且つ半導体ウェハ6から外側にはみ出すことのないよう、半導体ウェハ6の外形形状と同じ形状に整形したものが用いられる。これにより、後工程のプラズマ処理において保護シート30がプラズマに対して露呈することがなく、プラズマによる保護シート30のダメージを防止することができる。
【0046】
薄化工程後の半導体ウェハ6の回路形成面6aの裏面(第2の面)には、レジスト膜31が半導体ウェハ6の全面を覆って形成される。このレジスト膜31は、半導体ウェハ6を半導体素子の個片毎に分割するための切断線を定めるマスクを形成するためのものであり、レジスト膜31をフォトリソグラフィによってパターニングして、切断線31bに相当する部分のみを除去する。これにより、半導体ウェハ6の裏面には切断線31bの部分を除く領域がレジスト膜31aによって覆われたマスクが形成され、この状態のマスク付きの半導体ウェハ6が、プラズマ処理の対象となる(マスク形成工程)。
【0047】
以下、このマスク付きの半導体ウェハ6を対象としたプラズマ処理方法について、図5のフローに沿って各図を参照して説明する。まずマスク付きの半導体ウェハ6が処理室2内に搬入される(ST1)。次いで、真空吸着ポンプ12を駆動して吸着孔3eから真空吸引し、半導体ウェハ6の真空吸着をON状態にするとともに、静電吸着用DC電源をON状態にする(ST2)。この真空吸着により、処理室内2において保護シート30を下部電極3の保持面3gに密着させた状態で、半導体ウェハ6を下部電極3によって保持する。
【0048】
この後、処理室2の扉が閉じられ、上部電極4が下降する(ST3)。これにより、上部電極4と下部電極3との間の電極間距離は、プラズマ処理条件に示す電極間距離に設定される。次いで真空ポンプ8を作動させ、処理室2内の減圧を開始する(ST4)。処理室2内が所定の真空度に到達したならば、プラズマ発生用ガス供給部21から六フッ化硫黄とヘリウムの混合ガスより成るエッチング用ガス(プラズマダイシング用ガス)を供給する(ST5)。
【0049】
そして処理室2内の圧力がプラズマ処理条件に示すガス圧力に到達したならば、高周波電源部18を駆動して上部電極4と下部電極3との間に高周波電圧を印加し、プラズマ放電を開始する(ST6)。これにより、上部電極4と下部電極3との間の放電空間において、フッ素系のガスを含むプラズマダイシング用ガスをプラズマ状態に移行させる。このプラズマ発生により、六フッ化硫黄などのフッ素系ガスのプラズマがマスク側(レジスト膜31a側)から半導体ウェハ6に照射される。このプラズマの照射により、半導体ウェハ6の主材質であるシリコンのうち、レジスト膜31aに覆われていない切断線31bの部分のみが、フッ素系ガスのプラズマによってプラズマエッチングされる。
【0050】
これとともに、プラズマによって上部電極4と下部電極3との間の放電空間には直流印加回路が形成される(図3参照)。これにより、下部電極3と半導体ウェハ6との間には静電吸着力が発生し、半導体ウェハ6は下部電極3に静電吸着力により保持される。このため保護シート30は下部電極3の保持面3gに良好に密着し、半導体ウェハ6はプラズマ処理過程において安定して保持されるとともに、下部電極3に備えられた冷却機能によって保護シート30が良好に冷却され、プラズマ放電によって発生する熱による熱ダメージが防止される。
【0051】
そしてこのプラズマエッチングが進行することにより、図4(c)に示すように半導体ウェハ6には切断線31bの部分のみに切断溝6dが形成され、この切断溝6dの深さが半導体ウェハ6の全厚みに到達することにより、半導体ウェハ6は半導体素子6cの個片毎に分割される(プラズマダイシング工程)。
【0052】
このプラズマダイシングの進行過程について、図6を参照して説明する。図6(a)は、プラズマダイシング開始前の状態を示しており、保護シート30は粘着層30cを介して半導体ウェハ6の回路形成面6aに貼り付けられている。プラズマダイシングが開始されて、マスク側からフッ素系ガスのプラズマが照射されることにより、プラズマに露呈された切断線31bの部分がプラズマエッチングされて切断溝6dが半導体ウェハ6の内部に向かって形成される。
【0053】
図6(b)は、プラズマエッチングが開始された後、プラズマ処理時間が経過して切断溝6dの形成が進行した状態を示している。このとき処理室2内におけるエッチングレート分布の不均一に起因して、切断溝31bによってプラズマエッチングの進行にばらつきが生じる。
【0054】
例えば、図6(b)においては、エッチングレートが高い範囲にある右側の切断線31bの位置では切断溝6dは既に半導体ウェハ6の全厚みを貫通しており、これによってプラズマに露呈された粘着層30c内にもプラズマエッチングが進行している。これに対し、エッチングレートが低い範囲にある左側の切断線31bの位置では切断溝6dは未だ半導体ウェハ6の下面まで到達しておらず、切断が未完了の状態にある。
【0055】
プラズマエッチングによる切断溝形成においては、エッチングの進行度合いは溝幅方向について一定ではなく、溝下端部の断面形状は溝中心が下方に突穿したV字状となる。このため、右側の切断溝6dのように、半導体ウェハ6の全厚みが切断された状態においても、切断溝6dの底部の溝幅は切断線31bの幅よりも狭くなっている。半導体ウェハ6のダイシングでは全厚みにわたって均一な溝幅の切断溝で切断することが望ましく、このような均一な切断溝を形成するためには、従来方法においては切断溝を厚み方向にさらに下方まで余分に進行させることが必要であった。そしてその結果、プラズマの熱による保護シート30のダメージが発生していた。
【0056】
図6(c)は、さらにプラズマ処理時間が経過した状態を示している。図6(b)の状態から2つの切断線31bに対してさらにプラズマエッチングが行われると、まず右側の切断線31bにおいて切断溝6dが粘着層30cの全厚みにわたって進行して金属層30bまで到達する。ここでフッ素系ガスのプラズマを金属層30cに作用させた場合のエッチングレートは極めて低いため、切断溝6dの厚み方向への進行は金属層30bの表面でほぼ停止する。これに対し、半導体ウェハ6および粘着層30cに対しては継続してプラズマエッチングの作用が及ぶため、プラズマエッチングをある時間だけ継続して行うことにより、切断溝6dの底部における溝幅は上部と略等しくなり、均一な溝幅の切断溝6dが形成される。
【0057】
このようにプラズマエッチングが継続される過程において、エッチングレートが低い範囲にある左側の切断線31bにおいても、時間の経過とともに切断溝6dは粘着層30cの全厚みにわたって形成され、同様に金属層30bの表面で厚み方向への進行が停止する。そしてこの後プラズマエッチングを継続することにより、上述と同様に切断溝6dの底部における溝幅は上部と略等しくなり、均一な溝幅の切断溝6dが形成される。
【0058】
すなわち、保護シート30に設けられた金属層30bは、プラズマエッチングによる溝形成の厚み方向への進行を停止させるエッチングストップ層として機能している。そしてこのエッチングストップ層の存在により、プラズマによる保護シート30への熱ダメージを防止する上で、次に説明するような効果を得る。
【0059】
図6(c)に示す状態に至るまでの間、マスク付きの半導体ウェハ6にはプラズマが継続して照射され、切断線31bの位置においては切断溝6dの底部にプラズマの熱が集中的に作用する。このため、図6(b)の状態になると切断溝6dの底部の近傍の保護シート30は集中的に加熱される。このような状態においても、保護シート30には絶縁層30aと半導体ウェハ6との間にエッチングストップ層としての金属層30bが介在していることから、エッチングがさらに下方に進行して絶縁層30aにまでプラズマの作用が及ぶことがない。
【0060】
さらに、金属層30bはアルミニウムや銅など熱伝導性に優れた材質が用いられることから、切断溝6dの近傍が集中的に加熱された場合にあっても、熱が保護シート30の全面にわたって拡散する。そしてこの熱は、保護シート30の下面から、冷却手段によって冷却されている下部電極3の保持面3gに伝達される。したがって、保護シート30がプラズマエッチングの過程において過度に加熱されることによる不具合を生じることなく、良好なプラズマダイシングを行うことができる。
【0061】
このようにして所定時間プラズマ処理を継続することによりプラズマダイシングが完了したならば、プラズマ放電を停止する(ST7)。この後、真空ポンプ8の作動を停止し(ST8)、排気切換バルブ7を切り換えて大気開放を行う(ST9)。これにより、処理室2内の圧力が大気圧に復帰する。そして真空吸着をOFF状態にするとともに、静電吸着用DC電源をOFFにする(ST10)。これにより、半導体素子6cの個片毎に分割され保護テープ30に保持された状態の半導体ウェハ6の吸着保持が解除される。
【0062】
そしてその後、プラズマ処理後の半導体ウェハ6の搬出が行われる(ST11)。すなわち、吸着孔3eからチッソガスをブローしながら、吸着ヘッド等のハンドリング機構(図示省略)によって半導体ウェハ6を吸着保持して処理室2の外へ搬出する。プラズマダイシングにおいては、保護シート30は前述のように半導体ウェハ6によって全面を覆われており、プラズマに露呈されることによる熱変形などのダメージが発生しない。従って、保護シート30は保持面3gおよび半導体ウェハ6に常に良好に密着し、保護シートとしての機能を良好に果たすことができる。
【0063】
そして、保護シート30とともに搬出された半導体ウェハ6は、マスク除去工程に送られ、図4(d)に示すように、個片の半導体素子6cからレジスト膜31aが除去される。その後半導体ウェハ6はシート剥離工程に送られ、半導体素子6cの個片毎に分割して得られた半導体装置の回路形成面から、保護シート30を剥離する(シート剥離工程)。このシート剥離は、図4(e)に示すように、保持用の粘着シート37を半導体素子6cの裏面に貼り付けて各半導体素子6cを粘着シート37に保持させた後に行われる。
【0064】
上記説明したように、本実施の形態に示す半導体ウェハの切断方法においては、半導体ウェハをプラズマエッチングによって切断するプラズマダイシングにおいて、基材となる絶縁シートの片面に半導体ウェハよりもプラズマエッチングされにくい金属層が形成された保護シートを使用し、この金属層をエッチングの進行を抑制するエッチングストップ層として利用するようにしている。
【0065】
これにより、従来のプラズマダイシングにおいて未解決の課題であったエッチングレートの不均一に起因する保護シートへの熱ダメージ、すなわちエッチングレートが高い範囲において、半導体ウェハのシリコンが完全に除去されることによって半導体ウェハ下面側の保護シートがプラズマに直接曝されることによる保護シートへの熱ダメージを有効に防止することができる。
【0066】
なお本実施の形態では、プラズマエッチングをフッ素系のガスを含んだ一種類の混合ガスのプラズマを利用して行う例を示したが、プラズマエッチングを複数種類のガスを段階的に切り換えながら行ってもよい。例えば半導体ウェハのSi02層のエッチングを水素結合を有するフッ素系のガスのプラズマで行い、保護層(パッシべーション膜)のエッチングを酸素ガスのプラズマで行うように、プラズマ発生用ガス供給手段の構成やプロセスを変更してもよい。
【0067】
【発明の効果】
本発明によれば、半導体ウェハをプラズマエッチングによって切断する半導体ウェハの切断において、基材となる絶縁シートの片面に半導体ウェハよりもプラズマエッチングされにくい金属層が形成された保護シートを使用し、この金属層をエッチングの進行を抑制するエッチングストップ層として利用するようにしたので、プラズマエッチング進行のばらつきを排除した効率の良いプラズマエッチングが実現され、切断時の保護シートへの熱ダメージを防止することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態のプラズマ処理装置の側断面図
【図2】本発明の一実施の形態のプラズマ処理装置の下部電極の部分断面図
【図3】本発明の一実施の形態のプラズマ処理装置の断面図
【図4】本発明の一実施の形態の半導体装置の製造方法の工程説明図
【図5】本発明の一実施の形態のプラズマ処理方法のフロー図
【図6】本発明の一実施の形態の半導体装置の製造方法の工程説明図
【符号の説明】
1 真空チャンバ
2 処理室
3 下部電極
4 上部電極
6 半導体ウェハ
6d 切断溝
6c 半導体素子
21 プラズマ発生用ガス供給部
30 保護シート
30a 絶縁シート
30b 金属層
30c 粘着層
31 レジスト膜
31b 切断線
Claims (5)
- 第1の面側に半導体素子が形成された半導体ウェハを前記第1の面と反対側の第2の面よりプラズマエッチングによって切断する半導体ウェハの切断方法であって、前記第1の面に保護シートを貼付けるシート貼付け工程と、前記第2の面に半導体ウェハの切断線を定めるマスクを形成するマスク形成工程と、前記マスク側から前記半導体ウェハにプラズマを照射して前記切断線の部分をプラズマエッチングするプラズマエッチング工程とを含み、前記保護シートは、基材となる絶縁シートの片面に半導体ウェハよりもプラズマエッチングされにくい金属層が形成されており、前記シート貼付け工程において、前記金属層側を前記第1の面に粘着層を介して貼付けることを特徴とする半導体ウェハの切断方法。
- 前記プラズマダイシング工程で使用するプラズマ発生用ガスが少なくともフッ素系のガスを含み、前記金属層がアルミニウムもしくは銅のいずれかを含むことを特徴とする請求項1記載の半導体ウェハの切断方法。
- 第1の面側に半導体素子が形成された半導体ウェハを前記第1の面と反対側の第2の面よりプラズマエッチングによって切断する際に、前記第1の面に貼り付けられる保護シートであって、基材となる絶縁シートと、この絶縁シートの片面に半導体ウェハよりもプラズマエッチングされにくい金属で形成された金属層とを備えたことを特徴とする半導体ウェハの切断方法で使用される保護シート。
- 前記プラズマエッチングで使用するプラズマ発生用ガスが少なくともフッ素系のガスを含み、前記金属層がアルミニウムもしくは銅のいずれかを含むことを特徴とする請求項3記載の半導体ウェハの切断方法で使用される保護シート。
- 前記金属層の面に粘着層を備えたことを特徴とする請求項3または4記載の半導体ウェハの切断方法で使用される保護シート。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002359051A JP4013753B2 (ja) | 2002-12-11 | 2002-12-11 | 半導体ウェハの切断方法 |
US10/732,677 US7060531B2 (en) | 2002-12-11 | 2003-12-10 | Method of cutting semiconductor wafer and protective sheet used in the cutting method |
CNB2003801005002A CN100356549C (zh) | 2002-12-11 | 2003-12-11 | 半导体晶片的切割方法和切割方法中使用的保护片 |
DE60335137T DE60335137D1 (de) | 2002-12-11 | 2003-12-11 | Verfahren zum durchtrennung einen halbleiter substrat und verwendung einer schutzschicht für jenes verfahren |
AT03786235T ATE489727T1 (de) | 2002-12-11 | 2003-12-11 | Verfahren zum durchtrennung einen halbleiter substrat und verwendung einer schutzschicht für jenes verfahren |
EP03786235A EP1570519B1 (en) | 2002-12-11 | 2003-12-11 | Method of cutting semiconductor wafer and use of a protective sheet for that cutting method |
PCT/JP2003/015887 WO2004053981A1 (en) | 2002-12-11 | 2003-12-11 | Method of cutting semiconductor wafer and protective sheet used in the cutting method |
KR1020047019210A KR100971760B1 (ko) | 2002-12-11 | 2003-12-11 | 반도체 웨이퍼의 절단 방법 및 그 절단 방법에 사용되는보호 시트 |
AU2003295231A AU2003295231A1 (en) | 2002-12-11 | 2003-12-11 | Method of cutting semiconductor wafer and protective sheet used in the cutting method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002359051A JP4013753B2 (ja) | 2002-12-11 | 2002-12-11 | 半導体ウェハの切断方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004193305A true JP2004193305A (ja) | 2004-07-08 |
JP4013753B2 JP4013753B2 (ja) | 2007-11-28 |
Family
ID=32500922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002359051A Expired - Fee Related JP4013753B2 (ja) | 2002-12-11 | 2002-12-11 | 半導体ウェハの切断方法 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7060531B2 (ja) |
EP (1) | EP1570519B1 (ja) |
JP (1) | JP4013753B2 (ja) |
KR (1) | KR100971760B1 (ja) |
CN (1) | CN100356549C (ja) |
AT (1) | ATE489727T1 (ja) |
AU (1) | AU2003295231A1 (ja) |
DE (1) | DE60335137D1 (ja) |
WO (1) | WO2004053981A1 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006108339A (ja) * | 2004-10-05 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体ウェハの分割方法、及び半導体素子の製造方法 |
JP2007180395A (ja) * | 2005-12-28 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2008153425A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体チップの製造方法 |
WO2009119064A1 (ja) * | 2008-03-25 | 2009-10-01 | パナソニック株式会社 | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
WO2010116767A1 (ja) * | 2009-04-10 | 2010-10-14 | パナソニック株式会社 | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
WO2010116766A1 (ja) * | 2009-04-10 | 2010-10-14 | パナソニック株式会社 | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
JP2013104931A (ja) * | 2011-11-11 | 2013-05-30 | Renesas Electronics Corp | 半導体装置およびその製造方法ならびに液晶表示装置 |
WO2015088791A1 (en) * | 2013-12-10 | 2015-06-18 | Applied Materials, Inc. | Method and carrier for dicing a wafer |
JP2016207921A (ja) * | 2015-04-27 | 2016-12-08 | 株式会社ディスコ | ウエーハの分割方法 |
KR20170003682A (ko) * | 2014-05-13 | 2017-01-09 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 다이싱 동안 웨이퍼 프레임 지지 링 냉각에 의한 다이싱 테이프 열 관리 |
JP2017054853A (ja) * | 2015-09-07 | 2017-03-16 | パナソニックIpマネジメント株式会社 | プラズマ処理方法および電子部品の製造方法 |
JP2017162999A (ja) * | 2016-03-09 | 2017-09-14 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
KR20200138154A (ko) | 2018-03-30 | 2020-12-09 | 린텍 가부시키가이샤 | 반도체 칩의 제조 방법 |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI231534B (en) * | 2003-12-11 | 2005-04-21 | Advanced Semiconductor Eng | Method for dicing a wafer |
JP4288229B2 (ja) * | 2004-12-24 | 2009-07-01 | パナソニック株式会社 | 半導体チップの製造方法 |
TWI267133B (en) * | 2005-06-03 | 2006-11-21 | Touch Micro System Tech | Method of segmenting a wafer |
US7871899B2 (en) * | 2006-01-11 | 2011-01-18 | Amkor Technology, Inc. | Methods of forming back side layers for thinned wafers |
JP4840174B2 (ja) * | 2007-02-08 | 2011-12-21 | パナソニック株式会社 | 半導体チップの製造方法 |
KR100828025B1 (ko) * | 2007-06-13 | 2008-05-08 | 삼성전자주식회사 | 웨이퍼 절단 방법 |
US7838424B2 (en) * | 2007-07-03 | 2010-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching |
US7989319B2 (en) * | 2007-08-07 | 2011-08-02 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US8012857B2 (en) * | 2007-08-07 | 2011-09-06 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US8859396B2 (en) | 2007-08-07 | 2014-10-14 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US7781310B2 (en) | 2007-08-07 | 2010-08-24 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
CN101374384B (zh) * | 2007-08-24 | 2010-10-06 | 富葵精密组件(深圳)有限公司 | 电路板用粘胶膜的切割方法 |
KR101104134B1 (ko) * | 2009-10-30 | 2012-01-13 | 전자부품연구원 | 반도체 칩 패키징 방법 |
TWI430415B (zh) * | 2009-12-01 | 2014-03-11 | Xintec Inc | 晶片封裝體及其製造方法 |
US9165833B2 (en) * | 2010-01-18 | 2015-10-20 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
US9299664B2 (en) * | 2010-01-18 | 2016-03-29 | Semiconductor Components Industries, Llc | Method of forming an EM protected semiconductor die |
US8384231B2 (en) | 2010-01-18 | 2013-02-26 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
US20110175209A1 (en) * | 2010-01-18 | 2011-07-21 | Seddon Michael J | Method of forming an em protected semiconductor die |
US9343365B2 (en) * | 2011-03-14 | 2016-05-17 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
USRE46339E1 (en) * | 2011-03-14 | 2017-03-14 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
US8802545B2 (en) | 2011-03-14 | 2014-08-12 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
US8815706B2 (en) | 2012-01-20 | 2014-08-26 | Infineon Technologies Ag | Methods of forming semiconductor devices |
US9553021B2 (en) * | 2012-09-03 | 2017-01-24 | Infineon Technologies Ag | Method for processing a wafer and method for dicing a wafer |
US9484260B2 (en) | 2012-11-07 | 2016-11-01 | Semiconductor Components Industries, Llc | Heated carrier substrate semiconductor die singulation method |
US9136173B2 (en) | 2012-11-07 | 2015-09-15 | Semiconductor Components Industries, Llc | Singulation method for semiconductor die having a layer of material along one major surface |
KR102029646B1 (ko) * | 2013-01-31 | 2019-11-08 | 삼성전자 주식회사 | 반도체 장치 제조 방법 |
US9418894B2 (en) | 2014-03-21 | 2016-08-16 | Semiconductor Components Industries, Llc | Electronic die singulation method |
US9472458B2 (en) * | 2014-06-04 | 2016-10-18 | Semiconductor Components Industries, Llc | Method of reducing residual contamination in singulated semiconductor die |
US9385041B2 (en) | 2014-08-26 | 2016-07-05 | Semiconductor Components Industries, Llc | Method for insulating singulated electronic die |
JP2016207737A (ja) * | 2015-04-17 | 2016-12-08 | 株式会社ディスコ | 分割方法 |
JP6492287B2 (ja) * | 2015-10-01 | 2019-04-03 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法および電子部品実装構造体の製造方法 |
JP6492288B2 (ja) * | 2015-10-01 | 2019-04-03 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
GB201518756D0 (en) | 2015-10-22 | 2015-12-09 | Spts Technologies Ltd | Apparatus for plasma dicing |
KR101938306B1 (ko) * | 2016-04-18 | 2019-01-14 | 최상준 | 건식 에칭장치의 제어방법 |
US10366923B2 (en) | 2016-06-02 | 2019-07-30 | Semiconductor Components Industries, Llc | Method of separating electronic devices having a back layer and apparatus |
US10373869B2 (en) | 2017-05-24 | 2019-08-06 | Semiconductor Components Industries, Llc | Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus |
WO2019104630A1 (zh) * | 2017-11-30 | 2019-06-06 | 深圳市柔宇科技有限公司 | 显示屏保护结构、显示组件及切割方法、贴膜方法 |
US10916474B2 (en) | 2018-06-25 | 2021-02-09 | Semiconductor Components Industries, Llc | Method of reducing residual contamination in singulated semiconductor die |
CN110634796A (zh) * | 2018-06-25 | 2019-12-31 | 半导体元件工业有限责任公司 | 用于处理电子管芯的方法及半导体晶圆和管芯的切单方法 |
US10607889B1 (en) * | 2018-09-19 | 2020-03-31 | Semiconductor Components Industries, Llc | Jet ablation die singulation systems and related methods |
US10818551B2 (en) | 2019-01-09 | 2020-10-27 | Semiconductor Components Industries, Llc | Plasma die singulation systems and related methods |
CN111640827B (zh) * | 2019-03-01 | 2021-03-12 | 山东浪潮华光光电子股份有限公司 | 一种GaAs基LED芯片的切割方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2836334B2 (ja) | 1992-01-23 | 1998-12-14 | 三菱電機株式会社 | 高出力半導体装置の製造方法 |
US5268065A (en) | 1992-12-21 | 1993-12-07 | Motorola, Inc. | Method for thinning a semiconductor wafer |
DE19618895A1 (de) | 1996-05-10 | 1997-11-13 | Itt Ind Gmbh Deutsche | Verfahren zum Bearbeiten von Seitenflächen elektronischer Elemente |
US5910687A (en) * | 1997-01-24 | 1999-06-08 | Chipscale, Inc. | Wafer fabrication of die-bottom contacts for electronic devices |
EP0860876A3 (de) * | 1997-02-21 | 1999-09-22 | DaimlerChrysler AG | Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile |
US5972781A (en) | 1997-09-30 | 1999-10-26 | Siemens Aktiengesellschaft | Method for producing semiconductor chips |
JP2002093752A (ja) | 2000-09-14 | 2002-03-29 | Tokyo Electron Ltd | 半導体素子分離方法及び半導体素子分離装置 |
JP2002273824A (ja) * | 2001-03-16 | 2002-09-25 | Tomoegawa Paper Co Ltd | 接着剤付き銅箔積層体およびその作製方法 |
-
2002
- 2002-12-11 JP JP2002359051A patent/JP4013753B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-10 US US10/732,677 patent/US7060531B2/en not_active Expired - Fee Related
- 2003-12-11 KR KR1020047019210A patent/KR100971760B1/ko not_active IP Right Cessation
- 2003-12-11 AU AU2003295231A patent/AU2003295231A1/en not_active Abandoned
- 2003-12-11 WO PCT/JP2003/015887 patent/WO2004053981A1/en active Application Filing
- 2003-12-11 AT AT03786235T patent/ATE489727T1/de not_active IP Right Cessation
- 2003-12-11 DE DE60335137T patent/DE60335137D1/de not_active Expired - Lifetime
- 2003-12-11 CN CNB2003801005002A patent/CN100356549C/zh not_active Expired - Fee Related
- 2003-12-11 EP EP03786235A patent/EP1570519B1/en not_active Expired - Lifetime
Cited By (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7927973B2 (en) | 2004-10-05 | 2011-04-19 | Panasonic Corporation | Method for dividing semiconductor wafer and manufacturing method for semiconductor devices |
JP2006108339A (ja) * | 2004-10-05 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体ウェハの分割方法、及び半導体素子の製造方法 |
JP2007180395A (ja) * | 2005-12-28 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2008153425A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体チップの製造方法 |
WO2009119064A1 (ja) * | 2008-03-25 | 2009-10-01 | パナソニック株式会社 | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
JP2009260272A (ja) * | 2008-03-25 | 2009-11-05 | Panasonic Corp | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
US8158494B2 (en) | 2008-03-25 | 2012-04-17 | Panasonic Corporation | Method for processing a substrate, method for manufacturing a semiconductor chip, and method for manufacturing a semiconductor chip having a resin adhesive layer |
US8293652B2 (en) | 2009-04-10 | 2012-10-23 | Panasonic Corporation | Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method |
JP2010251350A (ja) * | 2009-04-10 | 2010-11-04 | Panasonic Corp | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
JP2010251349A (ja) * | 2009-04-10 | 2010-11-04 | Panasonic Corp | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
WO2010116766A1 (ja) * | 2009-04-10 | 2010-10-14 | パナソニック株式会社 | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
US8288284B2 (en) | 2009-04-10 | 2012-10-16 | Panasonic Corporation | Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method |
WO2010116767A1 (ja) * | 2009-04-10 | 2010-10-14 | パナソニック株式会社 | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
JP2013104931A (ja) * | 2011-11-11 | 2013-05-30 | Renesas Electronics Corp | 半導体装置およびその製造方法ならびに液晶表示装置 |
KR20160097268A (ko) * | 2013-12-10 | 2016-08-17 | 어플라이드 머티어리얼스, 인코포레이티드 | 웨이퍼를 다이싱하기 위한 방법 및 캐리어 |
US9299614B2 (en) | 2013-12-10 | 2016-03-29 | Applied Materials, Inc. | Method and carrier for dicing a wafer |
WO2015088791A1 (en) * | 2013-12-10 | 2015-06-18 | Applied Materials, Inc. | Method and carrier for dicing a wafer |
JP2017500740A (ja) * | 2013-12-10 | 2017-01-05 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | ウエハをダイシングする方法及びそのためのキャリア |
CN113421846A (zh) * | 2013-12-10 | 2021-09-21 | 应用材料公司 | 划切由载具支撑的晶片或基板的方法 |
KR102378339B1 (ko) * | 2013-12-10 | 2022-03-25 | 어플라이드 머티어리얼스, 인코포레이티드 | 웨이퍼를 다이싱하기 위한 방법 및 캐리어 |
KR20170003682A (ko) * | 2014-05-13 | 2017-01-09 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 다이싱 동안 웨이퍼 프레임 지지 링 냉각에 의한 다이싱 테이프 열 관리 |
KR102469595B1 (ko) | 2014-05-13 | 2022-11-22 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 다이싱 동안 웨이퍼 프레임 지지 링 냉각에 의한 다이싱 테이프 열 관리 |
JP2016207921A (ja) * | 2015-04-27 | 2016-12-08 | 株式会社ディスコ | ウエーハの分割方法 |
JP2017054853A (ja) * | 2015-09-07 | 2017-03-16 | パナソニックIpマネジメント株式会社 | プラズマ処理方法および電子部品の製造方法 |
JP2017162999A (ja) * | 2016-03-09 | 2017-09-14 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
KR20200138154A (ko) | 2018-03-30 | 2020-12-09 | 린텍 가부시키가이샤 | 반도체 칩의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
DE60335137D1 (de) | 2011-01-05 |
KR20050084789A (ko) | 2005-08-29 |
JP4013753B2 (ja) | 2007-11-28 |
EP1570519A1 (en) | 2005-09-07 |
US7060531B2 (en) | 2006-06-13 |
CN1692493A (zh) | 2005-11-02 |
KR100971760B1 (ko) | 2010-07-21 |
CN100356549C (zh) | 2007-12-19 |
AU2003295231A1 (en) | 2004-06-30 |
US20040121611A1 (en) | 2004-06-24 |
ATE489727T1 (de) | 2010-12-15 |
WO2004053981A1 (en) | 2004-06-24 |
EP1570519B1 (en) | 2010-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4013753B2 (ja) | 半導体ウェハの切断方法 | |
KR100967384B1 (ko) | 반도체 장치의 제조 방법, 플라즈마 처리 장치 및플라즈마 처리 방법 | |
JP3991872B2 (ja) | 半導体装置の製造方法 | |
KR100949953B1 (ko) | 플라즈마 처리 장치 및 플라즈마 처리 방법 | |
JP3966168B2 (ja) | 半導体装置の製造方法 | |
JP4013745B2 (ja) | プラズマ処理方法 | |
JP4288252B2 (ja) | 半導体チップの製造方法 | |
JP4275095B2 (ja) | 半導体チップの製造方法 | |
JP4275096B2 (ja) | 半導体チップの製造方法 | |
US20030037882A1 (en) | Plasma treating apparatus and plasma treating method | |
JP4245868B2 (ja) | 基板載置部材の再利用方法、基板載置部材および基板処理装置 | |
JPH07183280A (ja) | プラズマ処理装置 | |
JP2006040914A (ja) | 半導体ウェハの分割方法及び分割装置 | |
JP3695429B2 (ja) | プラズマ処理装置 | |
JP2006066663A (ja) | 半導体パッケージ部品 | |
JP2019083339A (ja) | プラズマ処理方法、電子部品の製造方法およびプラズマ処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040928 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050707 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061226 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070618 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070717 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070903 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4013753 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |