JP2004192621A - クラスタベースのマルチプロセッサ・システムでのマイクロプロセッサ通信の方法およびデータ処理システム - Google Patents
クラスタベースのマルチプロセッサ・システムでのマイクロプロセッサ通信の方法およびデータ処理システム Download PDFInfo
- Publication number
- JP2004192621A JP2004192621A JP2003390006A JP2003390006A JP2004192621A JP 2004192621 A JP2004192621 A JP 2004192621A JP 2003390006 A JP2003390006 A JP 2003390006A JP 2003390006 A JP2003390006 A JP 2003390006A JP 2004192621 A JP2004192621 A JP 2004192621A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- pcr
- clusters
- sectors
- cluster
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/16—Implementation or adaptation of Internet protocol [IP], of transmission control protocol [TCP] or of user datagram protocol [UDP]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/16—Implementation or adaptation of Internet protocol [IP], of transmission control protocol [TCP] or of user datagram protocol [UDP]
- H04L69/161—Implementation details of TCP/IP or UDP/IP stack architecture; Specification of modified or new header fields
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
- H04L67/01—Protocols
- H04L67/10—Protocols in which an application is distributed across nodes in the network
- H04L67/1001—Protocols in which an application is distributed across nodes in the network for accessing one among a plurality of replicated servers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W28/00—Network traffic management; Network resource management
- H04W28/02—Traffic management, e.g. flow control or congestion control
- H04W28/10—Flow control between communication endpoints
- H04W28/14—Flow control between communication endpoints using intermediate storage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
【解決手段】各プロセッサ通信レジスタ(PCR)に、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングに有用な情報がストアされる。各プロセッサ・クラスタは、各PCR内のセクタにストアする排他的な権利を有し、その内容を読み取るための継続的なアクセスを有する。各プロセッサ・クラスタは、PCR内のその排他的なセクタを更新し、クラスタ・ネットワーク内の他のすべてのプロセッサがPCRデータ内の変更を即座に見られるようにし、キャッシュ・サブシステムを迂回する。
【選択図】図1
Description
物理メモリ・アクセスなしで前記複数のプロセッサ・クラスタの2つのプロセッサ・クラスタのそれぞれで前記PCRの1つまたは複数のセクタから情報を検索するステップであって、前記1つまたは複数のセクタの1つが、前記複数のプロセッサ・クラスタ内の関連する1つだけによってストアされるように割り振られる、ステップと、
前記関連するプロセッサ・クラスタから前記ネットワークを介して送られる情報を前記PCRで受け取るステップと、
前記関連するプロセッサ・クラスタによるストアのために割り振られた前記PCRの前記セクタに前記受け取られた情報を保管するステップと
を含む方法。
(2)さらに、前記複数のプロセッサ・クラスタの前記関連するプロセッサ・クラスタから前記ネットワークを介して前記情報を送るステップを含む、上記(1)に記載の方法。
(3)さらに、前記複数のクラスタの少なくとも2つのプロセッサ・クラスタが、前記PCRから同時に情報を検索する、上記(1)に記載の方法。
(4)さらに、前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、上記(1)に記載の方法。
(5)さらに、前記1つまたは複数のセクタのセクタのそれぞれが、前記複数のプロセッサ・クラスタ内の関連する1つだけによるストアのために排他的に割り振られる、上記(1)に記載の方法。
(6)マルチプロセッサ・システムであって、
複数のプロセッサ・クラスタと、
複数のセクタを有するプロセッサ通信レジスタ(PCR)であって、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記PCRへのアクセスを有し、前記複数のセクタの各セクタにストアされた情報を検索でき、前記複数のセクタのセクタが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために割り振られ、セクタがそれに関連するプロセッサ・クラスタによって更新される時に、各プロセッサ・クラスタが前記更新された情報への即時アクセスを使用可能にされるように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記複数のセクタ内のそれに関連するセクタを更新する、プロセッサ通信レジスタと
を含むマルチプロセッサ・システム。
(7)前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、上記(6)に記載のマルチプロセッサ・システム。
(8)前記複数のセクタの前記セクタのそれぞれが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために排他的に割り振られる、上記(6)に記載のマルチプロセッサ・システム。
(9)前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記複数のセクタの各更新されたセクタにストアされた情報をシステム・メモリから検索せずに、そのような情報へのアクセスを有するように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、そのプロセッサ・クラスタに関連するPCR内の各セクタを更新する、上記(6)に記載のマルチプロセッサ・システム。
(10)ネットワークによって相互接続された複数のプロセッサ・クラスタを含むマルチプロセッサ・システムでのプロセッサ通信の方法であって、各プロセッサ・クラスタが、そのプロセッサ・クラスタ内の1つまたは複数のプロセッサにプロセッサ通信レジスタ(PCR)にストアされた情報への継続的なアクセスを提供する少なくとも1つのPCRを含み、前記方法が、
前記複数のプロセッサ・クラスタのプロセッサ・クラスタに含まれるPCRの1つまたは複数のセクタから情報を検索するステップであって、前記セクタの1つが、前記複数のプロセッサ・クラスタ内の関連するプロセッサ・クラスタだけによるストアのために割り振られる、ステップと、
前記ネットワークを介して前記関連するプロセッサ・クラスタから送られる情報を前記プロセッサ・クラスタで受け取るステップと、
前記関連するプロセッサ・クラスタによるストアのために割り振られたセクタに、前記受け取られた情報をストアするステップと
を含む方法。
(11)さらに、前記複数のプロセッサ・クラスタの前記関連するプロセッサ・クラスタから前記ネットワークを介して前記情報を送るステップを含む、上記(10)に記載の方法。
(12)さらに、前記複数のクラスタの少なくとも2つのプロセッサ・クラスタが、そのめいめいのPCRから情報を同時に検索する、上記(10)に記載の方法。
(13)同一の情報が、前記複数のプロセッサ・クラスタに含まれる各PCRに含まれる、上記(10)に記載の方法。
(14)さらに、前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、上記(10)に記載の方法。
(15)さらに、前記1つまたは複数のセクタの前記セクタのそれぞれが、前記複数のプロセッサ・クラスタ内の関連するプロセッサ・クラスタだけによるストアのために排他的に割り振られる、上記(10)に記載の方法。
(16)さらに、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、それ自体のPCRに保管された情報をシステム・メモリからロードすることなく、そのような情報へのアクセスを有するように、各PCR内の各セクタを継続的に更新するステップを含む、上記(10)に記載の方法。
(17)マルチプロセッサ・システムであって、
複数のプロセッサ・クラスタであって、各プロセッサ・クラスタが、複数のセクタを有するプロセッサ通信レジスタ(PCR)を含み、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、そのPCRへのアクセスを有し、前記複数のセクタの各セクタにストアされた情報を検索でき、前記複数のプロセッサ・クラスタの各PCR内の前記複数のセクタのセクタが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために割り振られ、セクタがそれに関連するプロセッサ・クラスタによって更新される時に、PCRを含む各プロセッサ・クラスタが、前記更新された情報への即時アクセスを使用可能にされるように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、各PCR内の前記複数のセクタ内のそれに関連するセクタを更新する、複数のプロセッサ・クラスタ
を含むマルチプロセッサ・システム。
(18)前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、上記(17)に記載のマルチプロセッサ・システム。
(19)前記複数のセクタの前記セクタのそれぞれが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために排他的に割り振られる、上記(17)に記載のマルチプロセッサ・システム。
(20)前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記複数のセクタの各更新されたセクタにストアされた情報をシステム・メモリから検索せずに、そのような情報へのアクセスを有するように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、そのプロセッサ・クラスタに関連する前記複数のプロセッサ・クラスタ内の各PCR内の各セクタを更新する、上記(17)に記載のマルチプロセッサ・システム。
(21)同一の情報が、前記複数のプロセッサ・クラスタに含まれる各PCRに含まれる、上記(17)に記載のマルチプロセッサ・システム。
22 プロセッサ通信レジスタ(PCR)
24 プロセッサ通信レジスタ(PCR)
26 プロセッサ通信レジスタ(PCR)
28 プロセッサ通信レジスタ(PCR)
30 メモリ・コントローラ
32 メモリ・コントローラ
34 メモリ・コントローラ
36 メモリ・モジュール
38 メモリ・モジュール
40 メモリ・モジュール
200 相互接続
202 相互接続
204 相互接続
206 相互接続
210 リング・バス
Claims (21)
- ネットワークによって相互接続された複数のプロセッサ・クラスタを含むマルチプロセッサ・システムでのプロセッサ通信の方法であって、前記マルチプロセッサ・システムが、前記複数のプロセッサ・クラスタにプロセッサ通信レジスタ(PCR)内にストアされた情報への継続的アクセスを提供する少なくとも1つのPCRを含み、前記方法が、
物理メモリ・アクセスなしで前記複数のプロセッサ・クラスタの2つのプロセッサ・クラスタのそれぞれで前記PCRの1つまたは複数のセクタから情報を検索するステップであって、前記1つまたは複数のセクタの1つが、前記複数のプロセッサ・クラスタ内の関連する1つだけによってストアされるように割り振られる、ステップと、
前記関連するプロセッサ・クラスタから前記ネットワークを介して送られる情報を前記PCRで受け取るステップと、
前記関連するプロセッサ・クラスタによるストアのために割り振られた前記PCRの前記セクタに前記受け取られた情報を保管するステップと
を含む方法。 - さらに、前記複数のプロセッサ・クラスタの前記関連するプロセッサ・クラスタから前記ネットワークを介して前記情報を送るステップを含む、請求項1に記載の方法。
- さらに、前記複数のクラスタの少なくとも2つのプロセッサ・クラスタが、前記PCRから同時に情報を検索する、請求項1に記載の方法。
- さらに、前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、請求項1に記載の方法。
- さらに、前記1つまたは複数のセクタのセクタのそれぞれが、前記複数のプロセッサ・クラスタ内の関連する1つだけによるストアのために排他的に割り振られる、請求項1に記載の方法。
- マルチプロセッサ・システムであって、
複数のプロセッサ・クラスタと、
複数のセクタを有するプロセッサ通信レジスタ(PCR)であって、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記PCRへのアクセスを有し、前記複数のセクタの各セクタにストアされた情報を検索でき、前記複数のセクタのセクタが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために割り振られ、セクタがそれに関連するプロセッサ・クラスタによって更新される時に、各プロセッサ・クラスタが前記更新された情報への即時アクセスを使用可能にされるように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記複数のセクタ内のそれに関連するセクタを更新する、プロセッサ通信レジスタと
を含むマルチプロセッサ・システム。 - 前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、請求項6に記載のマルチプロセッサ・システム。
- 前記複数のセクタの前記セクタのそれぞれが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために排他的に割り振られる、請求項6に記載のマルチプロセッサ・システム。
- 前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記複数のセクタの各更新されたセクタにストアされた情報をシステム・メモリから検索せずに、そのような情報へのアクセスを有するように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、そのプロセッサ・クラスタに関連するPCR内の各セクタを更新する、請求項6に記載のマルチプロセッサ・システム。
- ネットワークによって相互接続された複数のプロセッサ・クラスタを含むマルチプロセッサ・システムでのプロセッサ通信の方法であって、各プロセッサ・クラスタが、そのプロセッサ・クラスタ内の1つまたは複数のプロセッサにプロセッサ通信レジスタ(PCR)にストアされた情報への継続的なアクセスを提供する少なくとも1つのPCRを含み、前記方法が、
前記複数のプロセッサ・クラスタのプロセッサ・クラスタに含まれるPCRの1つまたは複数のセクタから情報を検索するステップであって、前記セクタの1つが、前記複数のプロセッサ・クラスタ内の関連するプロセッサ・クラスタだけによるストアのために割り振られる、ステップと、
前記ネットワークを介して前記関連するプロセッサ・クラスタから送られる情報を前記プロセッサ・クラスタで受け取るステップと、
前記関連するプロセッサ・クラスタによるストアのために割り振られたセクタに、前記受け取られた情報をストアするステップと
を含む方法。 - さらに、前記複数のプロセッサ・クラスタの前記関連するプロセッサ・クラスタから前記ネットワークを介して前記情報を送るステップを含む、請求項10に記載の方法。
- さらに、前記複数のクラスタの少なくとも2つのプロセッサ・クラスタが、そのめいめいのPCRから情報を同時に検索する、請求項10に記載の方法。
- 同一の情報が、前記複数のプロセッサ・クラスタに含まれる各PCRに含まれる、請求項10に記載の方法。
- さらに、前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、請求項10に記載の方法。
- さらに、前記1つまたは複数のセクタの前記セクタのそれぞれが、前記複数のプロセッサ・クラスタ内の関連するプロセッサ・クラスタだけによるストアのために排他的に割り振られる、請求項10に記載の方法。
- さらに、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、それ自体のPCRに保管された情報をシステム・メモリからロードすることなく、そのような情報へのアクセスを有するように、各PCR内の各セクタを継続的に更新するステップを含む、請求項10に記載の方法。
- マルチプロセッサ・システムであって、
複数のプロセッサ・クラスタであって、各プロセッサ・クラスタが、複数のセクタを有するプロセッサ通信レジスタ(PCR)を含み、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、そのPCRへのアクセスを有し、前記複数のセクタの各セクタにストアされた情報を検索でき、前記複数のプロセッサ・クラスタの各PCR内の前記複数のセクタのセクタが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために割り振られ、セクタがそれに関連するプロセッサ・クラスタによって更新される時に、PCRを含む各プロセッサ・クラスタが、前記更新された情報への即時アクセスを使用可能にされるように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、各PCR内の前記複数のセクタ内のそれに関連するセクタを更新する、複数のプロセッサ・クラスタ
を含むマルチプロセッサ・システム。 - 前記情報が、パイプライン化されたマルチプロセッシングまたは並列マルチプロセッシングを調整する際に前記複数のプロセッサ・クラスタにとって有用である、請求項17に記載のマルチプロセッサ・システム。
- 前記複数のセクタの前記セクタのそれぞれが、前記複数のプロセッサ・クラスタの関連するプロセッサ・クラスタだけによるストアのために排他的に割り振られる、請求項17に記載のマルチプロセッサ・システム。
- 前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、前記複数のセクタの各更新されたセクタにストアされた情報をシステム・メモリから検索せずに、そのような情報へのアクセスを有するように、前記複数のプロセッサ・クラスタの各プロセッサ・クラスタが、そのプロセッサ・クラスタに関連する前記複数のプロセッサ・クラスタ内の各PCR内の各セクタを更新する、請求項17に記載のマルチプロセッサ・システム。
- 同一の情報が、前記複数のプロセッサ・クラスタに含まれる各PCRに含まれる、請求項17に記載のマルチプロセッサ・システム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/318,516 US7359932B2 (en) | 2002-12-12 | 2002-12-12 | Method and data processing system for microprocessor communication in a cluster-based multi-processor system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004192621A true JP2004192621A (ja) | 2004-07-08 |
JP3836839B2 JP3836839B2 (ja) | 2006-10-25 |
Family
ID=32506372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003390006A Expired - Fee Related JP3836839B2 (ja) | 2002-12-12 | 2003-11-19 | クラスタベースのマルチプロセッサ・システムでのマイクロプロセッサ通信の方法およびデータ処理システム |
Country Status (3)
Country | Link |
---|---|
US (2) | US7359932B2 (ja) |
JP (1) | JP3836839B2 (ja) |
CN (1) | CN1270242C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015537324A (ja) * | 2012-12-13 | 2015-12-24 | コーヒレント・ロジックス・インコーポレーテッド | 改善された二次相互接続ネットワークを備えたマルチプロセッサシステム |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7359932B2 (en) * | 2002-12-12 | 2008-04-15 | International Business Machines Corporation | Method and data processing system for microprocessor communication in a cluster-based multi-processor system |
US7360067B2 (en) * | 2002-12-12 | 2008-04-15 | International Business Machines Corporation | Method and data processing system for microprocessor communication in a cluster-based multi-processor wireless network |
US7356568B2 (en) * | 2002-12-12 | 2008-04-08 | International Business Machines Corporation | Method, processing unit and data processing system for microprocessor communication in a multi-processor system |
US7493417B2 (en) * | 2002-12-12 | 2009-02-17 | International Business Machines Corporation | Method and data processing system for microprocessor communication using a processor interconnect in a multi-processor system |
US8054314B2 (en) * | 2005-05-27 | 2011-11-08 | Ati Technologies, Inc. | Applying non-homogeneous properties to multiple video processing units (VPUs) |
CN102446156B (zh) * | 2011-09-14 | 2014-06-25 | 中国科学院计算技术研究所 | 用于并行多处理器系统的通信行为获取装置 |
WO2013089736A1 (en) * | 2011-12-15 | 2013-06-20 | Intel Corporation | IMPLEMENTING AN INTER-PROCESSOR COMMUNICATION IN A MULTI-CORE SYSTEM USING mmWAVE RADIOS |
CN106445877B (zh) * | 2016-11-03 | 2019-03-15 | 北京爱其科技有限公司 | 一种基于多个微处理器的集群运算方法 |
TWI720345B (zh) * | 2018-09-20 | 2021-03-01 | 威盛電子股份有限公司 | 多核心系統的內連線結構 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
CA2000245C (en) * | 1988-10-08 | 1996-07-16 | Hideo Hayashi | Multiprocessor system using communication register having processor-associated storage locations |
JPH0630094B2 (ja) | 1989-03-13 | 1994-04-20 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセツサ・システム |
US5659784A (en) | 1994-01-28 | 1997-08-19 | Nec Corporation | Multi-processor system having communication register modules using test-and-set request operation for synchronizing communications |
JP2766217B2 (ja) * | 1994-06-14 | 1998-06-18 | 甲府日本電気株式会社 | 並列処理装置 |
CA2170468A1 (en) | 1995-02-28 | 1996-08-29 | Noriyuki Ando | Multi-processor system with virtually addressable communication registers and controlling method thereof |
JP2731742B2 (ja) | 1995-02-28 | 1998-03-25 | 甲府日本電気株式会社 | クラスタ構成の並列計算機 |
JP3429631B2 (ja) | 1996-09-09 | 2003-07-22 | 富士通株式会社 | 並列計算機システム |
US6145007A (en) | 1997-11-14 | 2000-11-07 | Cirrus Logic, Inc. | Interprocessor communication circuitry and methods |
US6154785A (en) | 1998-07-17 | 2000-11-28 | Network Equipment Technologies, Inc. | Inter-processor communication system |
JP4051788B2 (ja) | 1998-12-24 | 2008-02-27 | 株式会社日立製作所 | マルチプロセッサシステム |
JP3858492B2 (ja) | 1998-12-28 | 2006-12-13 | 株式会社日立製作所 | マルチプロセッサシステム |
US6516403B1 (en) | 1999-04-28 | 2003-02-04 | Nec Corporation | System for synchronizing use of critical sections by multiple processors using the corresponding flag bits in the communication registers and access control register |
JP2000342136A (ja) | 1999-06-03 | 2000-12-12 | Ryobi Ltd | 釣用リールカバー |
US6886038B1 (en) | 2000-10-24 | 2005-04-26 | Microsoft Corporation | System and method for restricting data transfers and managing software components of distributed computers |
US6785684B2 (en) | 2001-03-27 | 2004-08-31 | International Business Machines Corporation | Apparatus and method for determining clustering factor in a database using block level sampling |
JP2003271574A (ja) * | 2002-03-14 | 2003-09-26 | Hitachi Ltd | 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 |
US7360067B2 (en) | 2002-12-12 | 2008-04-15 | International Business Machines Corporation | Method and data processing system for microprocessor communication in a cluster-based multi-processor wireless network |
US7356568B2 (en) | 2002-12-12 | 2008-04-08 | International Business Machines Corporation | Method, processing unit and data processing system for microprocessor communication in a multi-processor system |
US7359932B2 (en) | 2002-12-12 | 2008-04-15 | International Business Machines Corporation | Method and data processing system for microprocessor communication in a cluster-based multi-processor system |
US7493417B2 (en) | 2002-12-12 | 2009-02-17 | International Business Machines Corporation | Method and data processing system for microprocessor communication using a processor interconnect in a multi-processor system |
-
2002
- 2002-12-12 US US10/318,516 patent/US7359932B2/en not_active Expired - Fee Related
-
2003
- 2003-11-19 JP JP2003390006A patent/JP3836839B2/ja not_active Expired - Fee Related
- 2003-12-03 CN CN200310116975.2A patent/CN1270242C/zh not_active Expired - Fee Related
-
2007
- 2007-12-07 US US11/952,479 patent/US7818364B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015537324A (ja) * | 2012-12-13 | 2015-12-24 | コーヒレント・ロジックス・インコーポレーテッド | 改善された二次相互接続ネットワークを備えたマルチプロセッサシステム |
JP2018125044A (ja) * | 2012-12-13 | 2018-08-09 | コーヒレント・ロジックス・インコーポレーテッド | 改善された二次相互接続ネットワークを備えたマルチプロセッサシステム |
JP2020004458A (ja) * | 2012-12-13 | 2020-01-09 | コーヒレント・ロジックス・インコーポレーテッド | 改善された二次相互接続ネットワークを備えたマルチプロセッサシステム |
JP2022023108A (ja) * | 2012-12-13 | 2022-02-07 | コーヒレント・ロジックス・インコーポレーテッド | 改善された二次相互接続ネットワークを備えたマルチプロセッサシステム |
JP7289341B2 (ja) | 2012-12-13 | 2023-06-09 | コーヒレント・ロジックス・インコーポレーテッド | 改善された二次相互接続ネットワークを備えたマルチプロセッサシステム |
US11755504B2 (en) | 2012-12-13 | 2023-09-12 | Coherent Logix, Incorporated | Multiprocessor system with improved secondary interconnection network |
Also Published As
Publication number | Publication date |
---|---|
CN1506838A (zh) | 2004-06-23 |
JP3836839B2 (ja) | 2006-10-25 |
US7359932B2 (en) | 2008-04-15 |
US20080091918A1 (en) | 2008-04-17 |
CN1270242C (zh) | 2006-08-16 |
US7818364B2 (en) | 2010-10-19 |
US20040117511A1 (en) | 2004-06-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3836838B2 (ja) | マルチプロセッサ・システムでのプロセッサ相互接続を使用するマイクロプロセッサ通信の方法およびデータ処理システム | |
JP3836840B2 (ja) | マルチプロセッサ・システム | |
US7698373B2 (en) | Method, processing unit and data processing system for microprocessor communication in a multi-processor system | |
US7818364B2 (en) | Method and data processing system for microprocessor communication in a cluster-based multi-processor system | |
US11526304B2 (en) | Memcached server functionality in a cluster of data processing nodes | |
Van der Wijngaart et al. | Light-weight communications on Intel's single-chip cloud computer processor | |
US5864738A (en) | Massively parallel processing system using two data paths: one connecting router circuit to the interconnect network and the other connecting router circuit to I/O controller | |
US9535873B2 (en) | System, computer-implemented method and computer program product for direct communication between hardward accelerators in a computer cluster | |
US20110238778A1 (en) | Reducing Packet Size In A Communication Protocol | |
US20240012581A1 (en) | Memcached Server Functionality in a Cluster of Data Processing Nodes | |
US8117392B2 (en) | Method and apparatus for efficient ordered stores over an interconnection network | |
US20170315726A1 (en) | Distributed Contiguous Reads in a Network on a Chip Architecture | |
US7073004B2 (en) | Method and data processing system for microprocessor communication in a cluster-based multi-processor network | |
TW200540622A (en) | A method and system for coalescing coherence messages | |
JP4658064B2 (ja) | 相互接続ネットワークでの効率的な順序保存用の方法及び装置 | |
CN117312224A (zh) | 数据处理系统、方法、装置和控制器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060104 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060327 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060327 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20060327 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060327 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060718 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20060718 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060727 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |