JP2004186693A - 調節された仕事関数で電極を形成する方法 - Google Patents

調節された仕事関数で電極を形成する方法 Download PDF

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Abstract

【課題】 ゲート電極の仕事関数を正確に調節された半導体デバイス用のゲート積層を形成する方法を提供すること。
【解決手段】 仕事関数は、ゲート電極堆積の枠組みの中で、ゲート電極の仕事関数を決定する領域のゲート電極材料の全体的電気陰性度を変えることによって調節される。本発明によると、ゲート積層は原子層堆積法のタイプの処理によって堆積され、ゲート電極の全体的電気陰性度は、ゲート電極の選択した堆積サイクルに少なくとも１回の追加前駆体のパルスを導入することによって調整される。ゲート電極の仕事関数の調整は、ゲート電極内にいくらかの追加材料を導入することだけでなく、段階的モードの堆積およびゲート電極の下側ゲート部分の厚さ変化の効果を追加材料のパルスの組み入れが提供する効果と組み合わせて利用することで為され得る。
【選択図】図２

Description

本発明は、概して、半導体製造の分野に関し、特に、金属ゲート構造形成の分野に関する。さらに特定すると、本発明は金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）のための金属ゲートと金属電極の堆積に関する。
半導体デバイスは絶え間なく改良されてデバイス性能を高めている。たとえば、さらに小型のデバイス・サイズとさらに高速の動作が強く望まれる性能目標である。トランジスタもやはり絶え間なくサイズを小さくすることで電力消費を下げられ、かつクロック周波数を上げられてきた。相補形金属酸化物シリコン（ＣＭＯＳ）トランジスタで一層小さいゲート構造を構成することによって、同じ表面積にさらに多くのトランジスタを詰め込むことが可能となる。ゲート構造のサイズの削減はゲート誘電体の電気的厚さを３ｎｍまで大幅に削減することに結びついてきており、今日の技術でさらに削減されている。
通常のＭＯＳ半導体デバイスの主な素子が図１に示される。このデバイスは概して半導体基板１０１を含み、その上にゲート積層が配置される。ゲート積層はゲート誘電体層１１０およびゲート誘電体層１１０上に配置されたゲート電極１１４を有する。ゲート電極１１４は導体としてはたらく。通常、入力信号はゲート端子（図示せず）を経由してゲート電極１１４に加えられる。微量ドープされたドレイン（ＬＤＤ）領域１０３はドレインのエッジ付近で電界を低下させ、その結果、ホットキャリヤ発生の事態を低減させる。普通は絶縁性酸化物で構成されるスペーサ１１１が側壁に形成される。その後、多量ドープされたソース／ドレイン領域１０２が半導体基板１０１内に形成され、後工程でソース／ドレイン端子（図示せず）に接続される。
半導体基板内でゲート誘電体１１０の下にチャンネル領域１１６領域が形成され、それがソース／ドレイン領域１０２を分離する。通常、チャンネル領域はソース／ドレイン領域１０２のそれと逆のタイプのドーパントで微量ドープされる。ゲート電極１１４はゲート誘電体層１１０によって半導体基板１０１から分離される。絶縁用ゲート誘電体層１１０はゲート電極１１４とソース／ドレイン領域１０２もしくはチャンネル領域１１６の間に電流が流れるのを阻止するために設けられる。トランジスタの特性はゲート誘電体層１１０の厚さと質に決定的に依存する。
ＣＭＯＳデバイスでは、図３に示したように逆のタイプのＮＭＯＳ３００とＰＭＯＳ３５０のトランジスタが存在する。トランジスタのゲート電極３１４、３６４に電圧を印加することによって、チャンネル領域３１６、３６６はゲート誘電体３１０、３６０の下の微量ドープ基板領域で電気伝導性になる。ゲート電極に印加されるスレショルド電圧でトランジスタは非伝導状態から伝導状態に切り換わる。トランジスタのスレショルド電圧を低く保ち、それによってトランジスタの電力消費を低く保つためにゲート電極材料の仕事関数は、ゲート電極の下にある基板材料の仕事関数とほぼ等しくなければならない。
ＰタイプとＮタイプの基板材料は有意に異なる仕事関数を有する。従来、仕事関数の整合は、ゲート電極材料としてポリシリコンを使用し、かつゲート電極のすぐ下にある基板材料と同じタイプのドーパントでポリシリコンをドープすることによって達成されていた。しかしながら、現在の技術では、その低過ぎる伝導度と空乏効果が理由でポリシリコンは適切ではない。空乏化は、半導体ポリシリコン内のゲート電極／ゲート誘電体界面で生じ、ゲート誘電体の等価酸化物厚さ（ＥＯＴ）を増大させる。他方で、ポリシリコンのドーパントの溶解性は約５×１０２０原子／ｃｍ３までに制限される。この溶解性はポリシリコン内で形成される荷電粒子の量を制限する。したがって、今日では耐熱金属、たとえばタングステンのようなさらに伝導性の材料が使用される。実際では、金属材料は無限量のキャリヤ（５×１０２２原子／ｃｍ３）を有し、したがって空乏領域の厚さは見かけ上ゼロである。これはゲート誘電体のＥＯＴの４〜５Åの減少につながる。
金属ゲートの最も重要な特性は仕事関数であり、それは基板のドーピング・レベルと一体になって金属酸化物半導体デバイスのスレショルド電圧を決定する。金属電極材料の仕事関数はＮＭＯＳ電界効果トランジスタで約４．０から４．２ｅＶ、ＰＭＯＳ電界効果トランジスタで約５．０から５．２ｅＶでなければならない。
その結果、導体の仕事関数を調節する必要がある。金属電極材料の仕事関数に影響を与えるために知られている対策は、金属電極の堆積方法、堆積の後に実行される熱処理（すなわちＲＴＡ、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、金属電極層の厚さ、使用されるゲート酸化物材料および電極材料の結晶配向である。電極材料の仕事関数に及ぼす熱処理の影響はおそらく材料の結晶化、または、たとえば化学量論的に過剰の窒素の放出または熱処理の間に材料から由来する何か別の要素に起因する。金属が酸化もしくは窒化されるとき、その電気陰性度が上昇することが知られている。仕事関数は電気陰性度に伴なって上がるので、電気陰性度の上昇は仕事関数もやはり増大させる。
金属ゲート膜の堆積の後にドープすることによって金属ゲート材料の仕事関数を変えるための試みがなされてきた。しかしながら、ドーピングの後の金属ゲート材料の仕事関数は容易に予測することおよび制御することができない。堆積後のゲート材料のドーピングは膜の化学量論ばかりでなく、膜の結晶配向も変える可能性がある（Ｑ．Ｌｕら、Ｓｙｍｐ．ＶＬＳＩ Ｔｅｃｈ．（２００１年）４５〜４６頁、および米国特許出願番号２００２／０００８２５７Ａ１）。
米国特許第６，４５８，６９５号Ｂ１は、材料の組成を制御することによって電極の仕事関数を調節する方法を開示している。この公告は、金属ゲートの堆積に引き続いて、金属とその導電性酸化物の合金が形成されてその合金が所望の仕事関数を有するようにトランジスタの一方もしくは両方のタイプについて金属ゲート電極を酸化するかまたは酸素インプラントすることを記載している。
米国特許第６，５０６，６７６号は、（ＴｉｘＡｌｙ）１−ｚＮｚの組成を変えることによってチタン、アルミニウムおよび窒素を含む電極の仕事関数を変える方法を開示している。この方法によると、原子層堆積法が膜の組成を変えるために適用可能である。繰り返しの時間中で、前駆体を使用して（ＴｉｘＡｌｙ）１−ｚＮｚ膜が堆積されるとき、窒素（Ｎ）の含有量を調節するためにＮＨ３、Ｎ２およびＮＤ３のうちの１つが材料を浄化するのに使用される可能性がある。このとき、窒素（Ｎ）の組成は繰り返しの各々の数によって制御される。
米国特許第６，５１８，１０６号でＮｇａｉらはゲート電極材料の一要素の濃度を変えることによって組成を変え、それによりＡＬＤでトランジスタのゲート電極の仕事関数を変える方法を開示している。米国特許第６，５１８，１０６号Ｂ２の方法によると、金属、シリコンおよび窒素を含む層（たとえばＴａＳｉＮ）のシリコンまたは窒素の濃度を変えると金属ゲート層の仕事関数が変わる。金属ゲート層を堆積するための方法の範例として原子層堆積法（ＡＬＤ）、化学的気相堆積法（ＣＶＤ）および物理的気相堆積法（ＰＶＤ）が開示されてきた。しかしながら、基板にわたる局所的濃度ばらつきを回避する方法は開示されていない。
Ｒｕ−Ｔａ合金もやはりゲート電極として使用するために研究されてきた。ルテニウム−タンタル金属電極の仕事関数は様々なＲｕ−Ｔａ組成を使用することによって４．２と５．１ｅＶの間で調節することが可能である。より多くのルテニウムを含む金属電極の仕事関数は５ｅＶに近く、Ｒｕ０．６０Ｔａ０．４０の組成を備えた電極は４．３ｅＶの仕事関数を有した（Ｈ．Ｚｈｏｎｇら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．第７８巻（２００１年）、１１３４〜１１３６頁）。しかしながら、ＰＶＤ法で為された電極はゲート積層の誘電体層のスパッタリング・ダメージに結びつき、さらに基板にわたって超薄膜の電気的かつ物理的特性の不均一性を引き起こした。
電極の仕事関数の調整は、米国特許第６，３７３，１１１号で述べられているような各々が異なる仕事関数を有する２層電極構造によってもやはり達成することが可能である。底の電極層が薄く、好ましくは３ｎｍ未満であると、電極構造の仕事関数は主に上層の仕事関数によって決まり、それと等しいであろう。底の層が厚く、好ましくは１０ｎｍ以上であると、電極構造の仕事関数は主に底層の仕事関数によって決まり、それと等しいであろう。３と１０ｎｍの間である過渡領域では、底の膜の厚さを調節することによって電極構造の仕事関数は上層の仕事関数と底層の仕事関数の間で調節されることが可能である。
結晶の配向はゲート電極の仕事関数に有意の影響を与える。たとえば、１１０の結晶配向（Ｗ（１１０））を備えたタングステンは最大の仕事関数値５．２５ｅＶを有し、Ｗ（１１３）は最小仕事関数値４．１８ｅＶを有する（Ｈ．Ｂ．Ｍｉｃｈａｅｌｓｏｎ、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、第４８巻（１９７７年）、４７２９〜４７３３頁）。これは、受容可能な限度がＮＭＯＳについては４．０〜４．２ｅＶでＰＭＯＳについては５．０〜５．２ｅＶであるので同じ材料からＣＭＯＳデバイスの両方のゲート電極を作製することが可能であることを示す。１〜２原子％の窒素でゲート電極材料をインプラントし、その後ある程度アニールすることによってゲート電極の仕事関数値は窒素濃度の上昇だけでは変化を説明できないほどに変化することが観察されている（Ｒ．Ｌｉｎら、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ．Ｌｅｔｔ．第２３巻（２００２年）、４９〜５１頁）。
ゲート積層の仕事関数を調整する知られている方法に付随する問題は、いくつかの変数が同時に含まれ、それが調整の制御を極めて困難にすることである。ゲート電極の組成は仕事関数に影響を与える主な要因のうちの１つである。しかしながら、同じ厚さと同じ化学的組成を有するがＰＶＤとＡＬＤといった異なる堆積技術で堆積されたゲート電極層は異なる仕事関数を有する。上述の方法の別の問題は、膜の組成、均一性およびプロファイル、あるいは厚さの適切な制御が達成不可能なことである。さらに、ゲート電極材料を酸化雰囲気に晒すことはゲート誘電体材料をもやはり酸化雰囲気に晒し、それが誘電体材料に有害な影響を与え、かつ下にある基板材料を酸化する可能性がある。
したがって、ゲート積層のゲート電極の仕事関数を調節する方法と上述の欠点を回避する方法が必要である。
米国特許出願番号２００２／０００８２５７Ａ１ Ｑ．Ｌｕら、Ｓｙｍｐ．ＶＬＳＩ Ｔｅｃｈ．（２００１年）４５〜４６頁 米国特許第６，４５８，６９５号Ｂ１ 米国特許第６，５０６，６７６号 米国特許第６，５１８，１０６号Ｂ２ Ｈ．Ｚｈｏｎｇら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．第７８巻（２００１年）、１１３４〜１１３６頁 米国特許第６，３７３，１１１号 Ｈ．Ｂ．Ｍｉｃｈａｅｌｓｏｎ、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、第４８巻（１９７７年）、４７２９〜４７３３頁 Ｒ．Ｌｉｎら、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ．Ｌｅｔｔ．第２３巻（２００２年）、４９〜５１頁
集積回路を堆積する改善された方法を提供することが本発明の目的であり、その方法の中でゲート電極の仕事関数は容易かつ正確に所望の値に調節されることが可能である。
ゲート誘電体層とゲート電極層を備え、薄膜トランジスタのための適切なスレショルド電圧を供給するデバイスを前記複数層が一体となって形成する半導体デバイスの改善された形成方法を提供することが本発明の別の目的である。
知られているゲート積層の構造および方法にわたるこれらおよびその他の目的はその利点と共に、以下の明細から明らかになるであろうし、以降に説明および権利請求される本発明によって達成される。
本発明は以下の工程の組合せによる半導体デバイス製造の概念に基づき、すなわち、それは、半導体基板の上にゲート誘電体層を形成する工程、ゲート誘電体の上にゲート電極を形成し、前記ゲート電極の仕事関数を所望の値に調整する工程であり、そこでは原子層堆積法（ＡＬＤ）、ラジカル補助型原子層堆積法（ＲＡ−ＡＬＤ、遠隔プラズマ放電）およびプラズマ励起型原子層堆積法（ＰＥＡＬＤ、ｉｎ−ｓｉｔｕプラズマ放電）のグループから選択される方法によってゲート電極の少なくとも底の部分が形成される。
本発明の好ましい実施形態によると、ゲート電極の仕事関数はゲート電極堆積の枠組みの中で、ゲート電極の仕事関数を決定する領域のゲート電極材料の全体的な電気陰性度を変えることによって調節される。本発明のゲート電極材料は適用可能な範囲の仕事関数を有するいかなる材料から選択されることも可能である。
本発明の別の好ましい実施形態によると、ゲート電極の仕事関数は、ゲート電極の仕事関数を決定する領域のゲート電極材料の特定の結晶配向を制御することによって調節される。
本発明は優れた性能を備えたゲート積層を堆積させる改善された方法を提供する。極めて薄い高ｋのゲート誘電体層を堆積させることが可能であり、ゲート電極は本方法によって正確に制御されて集積回路用の高性能デバイスを作製する制御可能な方法を提供する。
開示される方法は、添付の図面を参照しながら好ましい実施形態の手段で説明されるであろう。
図２は、本発明の実施形態による半導体デバイスを製造する方法を例示するためにデバイスの断面を示している。
本発明の方法は、半導体基板２０１の上にゲート誘電体層２１０を堆積させる工程、およびゲート誘電体層の上にゲート電極層２１４、２１８を堆積させる工程で構成される。半導体基板２０１は、基板の表面もしくは基板とゲート誘電体層２１０の界面を改質する１層または複数の層で構成されることが好ましい。ゲート誘電体２１０はどのような知られている薄膜堆積技術によって堆積されることも可能であり、高ｋ材料で形成される。１つの好ましい高ｋ材料は酸化ハフニウム（ＨｆＯ２）である。本発明では、ゲート電極層は下側部分２１８と上側部分２１４の２つの部分から構成されることが好ましい。下側部分２１８は電極層の仕事関数に、およびそれゆえにデバイスのスレショルド電圧に本質的な影響力を有する。仕事関数、およびそれゆえにデバイスのスレショルド電圧はゲート積層内の仕事関数調節領域２２２によって決定され、それはゲート誘電体層の上の約０〜２００Åの領域、好ましくは約０〜１００Åの領域（これは米国特許第６，３７３，１１１号から理解される）に配置される。仕事関数は、ゲート電極の仕事関数を決定する領域２２２の材料の全体的な電気陰性度を変えることによって調節されることが可能である。ゲート電極の上側部分２１４の下側部分は０〜２００Å厚さの領域２２２の一部であることも可能である。
ゲート電極層の下側部分２１８の厚さは０から約２００Åである。ゲート誘電体層および少なくともゲート電極層の下側部分２１８は原子層堆積法（ＡＬＤ）、ラジカル補助型原子層堆積法（ＲＡ−ＡＬＤ）、またはプラズマ励起原子層堆積法（ＰＥＡＬＤ）によって堆積されることが好ましい。ゲート電極の上側部分２１４は知られているどのような堆積技術によって堆積されることも可能である。
ゲート誘電体層およびゲート電極層の材料は、一体となって薄膜トランジスタに適した所望の範囲内のスレショルド電圧を有するデバイスを供給する適切な対の層を形成するように選択される。誘電体−電極の対は酸化ハフニウムの層とチタン−アルミニウムの窒化物の層、あるいは酸化ハフニウムの層と酸素ドープした遷移金属窒化物の層で作製されることが可能である。好ましい実施形態の方法によると、ゲート誘電体層とゲート電極層は堆積工程間で空気に晒すことなくＡＬＤ、ＲＡ−ＡＬＤまたはＰＥＡＬＤによって堆積されることが好ましい。誘電体層の表面は−ＯＨおよび−ＮＨｘ基のような都合のよい活性表面部位を伴なって供給されることが好ましい。好ましい実施形態では、デバイスの下側部分の化学的および物理学的特性に対する空気暴露の負の影響は、誘電体層および電極の下側部分の堆積工程で１回の単一ポンプ引きを使用することによって回避されることが可能である。
図３は、本発明の好ましい実施形態によって作製されたゲート積層を含むＮＭＯＳトランジスタ３００とＰＭＯＳトランジスタ３５０を備えたＣＭＯＳの概略の側面図を示している。ｐ−ウェル３０１とｎ−ウェル３５１はｐ−またはｎ−基板３８０へのドーピングによって形成されている。通常、基板３８０として単結晶シリコン基板が使用される。ｎ−チャンネル・ストッパ３２０とｐ−チャンネル・ストッパ３７０を備えたフィールド酸化膜３８２がトランジスタを互いから分離する。微量ドープされたドレイン（ＬＤＤ）３０３、３５３はチャンネル領域３１６、３６６の側部へと延びる。ソース・ドレイン領域３０２、３０４（ＮＭＯＳ）、３５２、３５４（ＰＭＯＳ）は材料の電気伝導度を向上させるために多量ドープされる。ゲート積層はゲート誘電体３１０、３６０、下側ゲート電極３１８、３６８、および上側ゲート電極３１４、３６４で構成される。電気的隔離を目的としてゲート積層のそばに側壁酸化物３１１、３６１が設けられる。
ある好ましい実施形態では、ゲート電極は２つの部分で堆積されることで第１の仕事関数を有する第１の材料を含む電極下側部分と第２の仕事関数を有する第２の材料を含む電極上側部分を供給し、第１および第２の仕事関数のうちの一方が所望の仕事関数よりも大きく、かつ第２もしくは第１の仕事関数の他方が所望の仕事関数よりも小さい。そのとき、電極の下側部分の厚さは、それらで形成された複合ゲート電極がゲート誘電体との界面で所望の仕事関数を有するように調節される。
ゲート電極の少なくとも下側部分を形成するための工程は少なくとも２つの反応物質に基板を交互もしくは繰り返して晒す処理を含み、それにより、元素状態で存在する金属の膜もしくは少なくとも２つの組成物の化合物膜が形成されてその中でゲート電極の下側部分の仕事関数は交互もしくは繰り返しの反応物質暴露の配列を調節することによって調整される。この配列の調節は、たとえば、第３の反応物質が配列に追加されること、あるいなは堆積工程の間の２つの金属供給源化学物質もしくは２つの非金属供給源化学物質のパルス導入の比率が変えられることを意味する。
ある実施形態では、ゲート電極は、非金属の前駆体もしくは非金属前駆体のプラズマとの表面反応で化合物を形成することの可能な少なくとも１種類の金属の前駆体を使用して堆積される。図４〜６はＡＬＤ反応器、ＰＥＡＬＤ、およびＲＡ−ＡＬＤ反応器を概略で表わすものであり、それぞれ本発明の方法を実行することに適している。
好ましい実施形態によると、ゲート積層またはゲート積層の少なくとも下側部分はＡＬＤ反応器内で堆積される。ＡＬＤの概略の表現が図４に示されている。ＡＬＤでは、プラズマ励起ＡＬＤ（ＰＥＡＬＤ）およびラジカル補助型ＡＬＤ（ＲＡ−ＡＬＤ）と同様に金属化合物層の堆積工程は１回もしくは複数回の堆積サイクルを含む。堆積サイクルの合計数は層の所望の厚さおよび層を形成する材料の成長速度に応じて決まる。ＡＬＤでは、１回の堆積サイクルは、通常、４つの基本的な処理工程を含む。第１に、金属前駆体の蒸気相パルスが基板４２４を設置した反応空間４２０内にパルス導入される。第２に、余剰の金属前駆体および蒸気相の反応副産物が反応空間４２０の気相から反応器４００の排気ライン４０４へとパージされる。第３に、蒸気相の非金属前駆体が反応空間４２０にパルス導入されることで基板４２４の表面上に化学吸着した金属前駆体との表面反応で化合物を形成する。最後に、余剰の気体状の非金属前駆体および表面反応で形成された気体状の副産物が反応器４００の排気ライン４０４へとパージされる。１回の堆積サイクルは少なくとも上述の２回のパルス導入と２回のパージ工程から構成される。通常、不活性ガスもしくは不活性ガス混合物がキャリヤ・ガスおよびパージ用ガスとして使用される。
別の好ましい実施形態によると、ｉｎ−ｓｉｔｕプラズマ放電の原理を実行するＰＥＡＬＤ反応器（図５参照）が使用される。ＰＥＡＬＤでは、１回の堆積サイクルは、通常、４つの基本的な処理工程を含む。第１に金属前駆体が第１の供給源５０８から第１の供給源の導管５１０を通り、シャワーヘッド５２６を通って基板５２４の設置された反応器５００の反応空間５２０内にパルス導入される。第２に、第２に、余剰の金属前駆体および気体状の反応副産物が反応空間５２０の気相から反応器５００の排気ライン５０４へとパージされる。第３に、非金属供給源の化学物質が第２の供給源５１２から第２の供給源の導管５１４を通り、シャワーヘッド５２６を通って反応空間５２０内にパルス導入され、同時にプラズマ電力がオンに切り換えられて好ましくはシャワーヘッド５２６空間の内側で非金属供給源化学物質の活性型を形成する。活性型にある非金属供給源化学物質はパージ用ガスと同じガス（たとえば窒素）を含むこともあり得る。この非金属供給源化学物質の活性型は基板５２４の表面上に化学吸着される金属前駆体との表面反応の間で固体化合物を形成することが可能である。最後に、余剰の供給源化学物質および表面反応で形成された気体状の副産物が反応器５００の排気ライン５０４へとパージされる。最後のパージ工程は、プラズマ電力のオフ切り換えが非金属活性種の発生を終わらせるので極めて短く、たとえば０．１秒未満であることも可能である。しかしながら、本発明の実施形態では、本発明の望ましい効果を達成するために表面反応のいかなる副産物もパージ除去される。
本発明のもう１つの実施形態では、図６に示したＲＡ−ＡＬＤ反応器が使用される。ＲＡ−ＡＬＤは遠隔プラズマ放電の原理を実行する。１回の堆積サイクルは少なくとも上述の２回のパルス導入および２回のパージ工程を含む。第１のパルス導入工程の材料パルスは金属供給源化学物質の分子を含み、それが第１の供給源６０８で気化され、好ましくは不活性キャリヤ・ガスと共に第１の供給源の導管６１０を通り、シャワーヘッド６２６を通って導かれる。余剰の金属供給源化学物質の蒸気および反応副産物は反応器６００の反応空間６２０からパージ除去される。
第２のパルス導入工程の蒸気パルスは活性化された非金属種を含む。遠隔プラズマ放電が適用されると、金属供給源化学物質の活性型が遠隔プラズマ源６１２の領域で作り出され、活性種が遠隔プラズマ源の導管６１４を通り、シャワーヘッド６２６を通って反応空間６２０へと導入される。活性種は基板表面上に化学吸着した金属供給源化学物質種と反応して堆積サイクル当たり最大で単原子または短分子の層の固体膜を形成する。パルス導入の配列は、余剰の活性種および反応副産物を反応空間６２０から排気導管６０４および真空ポンプ６０２へと除去する第２のパージで終わる。ガスは真空ポンプ６０２から真空ポンプ排気管６０６へと放出され、排気ガス流から有害な成分を除去するために適切に処理される。パルス導入配列は所望の厚さの薄膜が基板６２４の上に堆積されるまで繰り返される。前駆体パルスの順序は、金属供給源化学物質の蒸気パルスに先行して活性種がパルス導入されるように変えられることもやはり可能である。好ましい実施形態では、前駆体パルスは常に互いから離れており、パージ工程は余剰の前駆体種および気体状の反応副産物から反応空間を排気する。
好ましい実施形態によって堆積されたゲート電極の全体的な仕事関数はゲート電極材料の組成を変えることによって所望の値に調整される。その組成は、たとえば、ＡＬＤタイプの処理で下側電極層の堆積のための差動化されたパルス導入サイクルの適切な枠組みを選択することによって変えられる。電気陰性度は材料の組成に応じて決まり、かつ仕事関数に影響を与える。ゲート電極材料の組成と仕事関数の間の関係を利用するために、論理的ツールが適用されて適切な化合物を見出す。材料の組成を微調整し、目標の仕事関数に到達するために実験的な調査がさらに補助する。化合物の電気陰性度を評価するための１つの方法は電気陰性度計量器を使用する。
ポーリングの計量器はおそらく最も有名な電気陰性度計量器である。本発明の脈絡では、化合物薄膜の全体的な電気陰性度は、電気陰性度の等化原理を介して理解されることが可能である。全体的電気陰性度は化合物の電気陰性度を意味し、電気陰性度の等化原理で計算される。全体的電気陰性度を評価するためのこの方法はサンダーソンの電気陰性度の等化原理に基づいており、式１で表わされる。
Figure 2004186693
 ここでχ（ＭＸｎ）は化合物ＭＸｎの算出された電気陰性度であり、χ（Ｍ）は元素Ｍ（金属）の電気陰性度であり、χ（Ｘ）は元素Ｘの電気陰性度である。式１はサンダーソンの電気陰性度計量器に基づいているが、その他の電気陰性度計量器を使用することもやはり有効である。
好ましい実施形態によると、電極層の全体的電気陰性度は、実際の電極材料よりも高いかまたは低い電気陰性度を有する追加の材料を電極材料内に導入することによって調整される。これは追加の前駆体の少なくとも１パルスを選択された堆積サイクルの工程間に挿入することによって為される。たとえば、もしも堆積工程が１００堆積サイクルで構成される場合、堆積サイクルのうちの少なくとも１つが前記追加前駆体パルスを含み（すなわち追加サイクル）、残りの堆積サイクルは追加前駆体パルスを含まない状態（すなわち標準サイクル）を保つ。追加材料の導入は必然的に電極層の化学的組成を変えるばかりでなく、層の結晶配向、厚さもしくは成長速度および層の材料の密度にさえも影響を与える可能性がある。これらの特性がすべて材料層の仕事関数に影響することが知られている。
ある好ましい実施形態では、追加材料の導入は段階的モードで実現され、それにより、標準サイクルに対する追加サイクルの比率は堆積工程を通じて変化する。選択された堆積サイクルの間の追加前駆体パルスの導入は、たとえば、基礎の電極の１回または複数回の標準堆積サイクルの完了後に始まることが可能である。その後、標準サイクル間に追加サイクルを導入する頻度は徐々に増やされる。最後に、堆積配列の終わりに、いくつかの連続サイクルが追加前駆体のパルスを含むことが可能である。
ある好ましい実施形態では、追加の材料は酸素を含む。電極層の基礎材料は、たとえば、ＴｉＮまたはＴａＮである。この実施形態の長所は、酸素が金属と化合物を形成するだけであって、後者のケースで、チタンまたはタンタルと形成することである。酸素と窒素の結合は弱く、それゆえに安定なＮＯｘ化合物は膜内で形成されない。堆積工程で酸素供給源化学物質のパルスとして酸素が材料内に導入されるとき、金属酸化物（特にＴｉＯ２またはＴａ２Ｏ５）に対する金属窒化物（特にＴｉＮまたはＴａＮ）の比率は正確に制御され、かつ想定通りに影響され、堆積は反復可能である。
膜内の金属のみと化合物を形成する成分、好ましくは酸素を使用することは、金属−シリコン−窒素の化合物の成長を教示している米国特許第６，５１８，１０６号（Ｎｇａｉら）を超える利点である。たとえば、Ｎｇａｉによって開示されたＴａＳｉＮ膜は、膜内のいかなる他の種とも化合物を形成する種（Ｔａ、Ｓｉ、Ｎ）を含む。タンタル（Ｔａ）はケイ化タンタルおよび窒化タンタルを形成するように反応する。シリコン（Ｓｉ）はケイ化タンタルおよび窒化ケイ素を形成するように反応する。窒素（Ｎ）は窒化タンタルおよび窒化ケイ素を形成するように反応する。Ｎｇａｉらによると、シリコンの濃度を上げると材料の仕事関数は減少する。しかしながら、シリコンの濃度を上げることは基板上のケイ化タンタルおよび／または窒化ケイ素の形成に結びつく。さらに、Ｎｇａｉらは窒素濃度を上げることもやはり仕事関数に影響を与えると述べている。しかしながら、窒素濃度の上昇は基板上の窒化タンタルおよび／または窒化ケイ素の形成に結びつく。基板上に２つの化合物を形成する競合反応は基板全体にわたって均一な仕事関数を供給することをさらに困難にする。
本発明によると、ゲート電極の全体的電気陰性度は、ゲート電極の選択された堆積サイクルに少なくとも１パルスの追加前駆体を導入することによって調整される。さらに、ゲート電極の仕事関数の調整は、ゲート電極にいくらかの追加の材料を導入することだけでなく、段階的モードの堆積およびゲート電極の下側ゲート部分の厚さの変化の効果を追加材料パルスの組み入れが提供する効果と組み合わせて利用することで為され得る。
追加の前駆体は多くの方式で標準堆積サイクル内に挿入されることが可能である。もしも選択された追加前駆体が非金属の前駆体であるならば、それは金属前駆体のパルスに引き続くパルス・パージ処理の後に反応チャンバ内に導入されることが好ましい。追加の前駆体がＴａＣｌ５のような金属前駆体であるケースでは、追加の金属前駆体は非金属前駆体のパルスに引き続くパルス・パージ処理の後に反応チャンバ内に導入される。パルスのパージ処理が追加の材料パルスの後に供給されることが好ましい。
本発明の脈絡では、非金属の前駆体は表面反応の結果として基板上に非金属元素を残す化学物質である。したがって、非金属前駆体として適切な化学物質が金属原子を含むことは可能である。そのような前駆体の範例はトリエチルボロン（ＴＥＢ）である。
ここで図７を参照すると、概略の処理フロー図が、ゲート誘電体層２１０、調整された仕事関数を備えたゲート電極層の下側部分２１８、ゲート電極層の上側部分２１４が作製される処理工程を例示している。第１の処理工程７０１内で、基板２０１の上に誘電体層２１０が堆積される。次に、工程７０２、７０３、７０４、および７０５を通してゲート電極層の下側部分が作製される。処理工程７０２内で、ゲート電極材料の基礎堆積サイクルがＮ回にわたって繰り返され、ここでＮは０と１００の間の整数である。仕事関数を調整するための追加の材料を備えた電極材料を供給するために、改造された堆積サイクルが処理工程７０３内でＭ回にわたって繰り返され、ここでＭは１と１００の間の整数である。堆積サイクルの目標量（すなわちＭとＮの合計）に到達するまでループ７０４で処理工程７０２と７０３が繰り返される。ＭとＮの目標合計はゲート電極層の厚さおよび各堆積サイクル中に成長する材料の厚さに応じて決まる。ゲート電極の下側層２１８の堆積は、場合によっては処理工程７０５内の終端サイクルで終了される。終端サイクルは、基板の表面に−ＮＨｘ基または−ＯＨ基といった活性表面部位を供給する前駆体のパルスを含むことが好ましい。ゲート電極の上側部分は処理工程７０６内で堆積される。
ゲート電極材料は段階的モードで追加の材料を供給される可能性があり、そこでは追加の材料を含むサイクルの頻度は堆積工程を通じて変化する。これは、電極層の内部で追加の材料の濃度勾配を作り出すために工程７０２と７０３で整数ＮとＭを変えることによって為され得る。
その後、堆積サイクルに追加の材料を導入する頻度は、下側電極層の堆積工程の終わりに向けて徐々に増加もしくは減少させられる。段階的モードは、段階的モードの堆積の開始時と終了時で追加の材料の導入頻度がさらに高くなり、それゆえに堆積の中間部分で頻度が低い堆積配列もやはり含む。他方で、段階的モードの堆積の中間部分で追加の材料の導入頻度がさらに高くなることも可能である。
ＡＬＤによって成長した堆積ＴｉＮ膜の仕事関数は５．３ｅＶであり、＜１１１＞の結晶配向を有した。ＰＥＡＬＤによって成長したＴｉＮ膜の仕事関数は４．４ｅＶであり、その結晶配向は＜２００＞であった。普通、ＴａＮはＴｉＮよりもいくぶん低い仕事関数を有するので、ＰＥＡＬＤ成長のＴａＮはＮＭＯＳトランジスタ用のゲート電極材料として有用である。ＴａＮの組成を、たとえば酸素ドーピングによって変え、かつＴａＮの結晶配向をＡＬＤ工程で変えると、ＴａＮの仕事関数はＰＭＯＳトランジスタのゲート電極材料用に応用可能となるように上げられることが可能である。酸素ドーピングはＴａＮ膜の電気陰性度を上昇させ、その結果、仕事関数値を上昇させる。
これはＳｉ／ＳｉＯ２／ＨｆＯ２／ＴｉＮ／Ｗの薄膜構造を堆積させるための実施例である。
酸化ハフニウムのゲート誘電体層が、いかなる適切な方法でも堆積される化学的酸化ケイ素の極めて薄い層の上にＡＬＤで堆積される。半導体基板上の化学的酸化ケイ素の堆積は、酸化ハフニウムの成長の開始が順調にいくことを確実化する（すなわち、基板の表面上に−ＯＨｘ基といった充分量の活性表面部位が存在する）。所望の厚さの酸化ハフニウムが、前駆体としてＨｆＣｌ４とＨ２Ｏを使用してＡＬＤで堆積され、堆積温度は３００℃である。窒素がキャリヤ・ガスおよびパージ用ガスとして使用される。ＨｆＣｌ４は最初の堆積サイクルの最初の前駆体として反応チャンバに導入されることが好ましい。堆積ＨｆＯ２膜の表面上にさらに多くの活性表面部位を供給するために、Ｈ２Ｏが最後の堆積サイクルの最後の前駆体として導入されることが好ましい。
窒化チタン膜は同じクラスタ・ツールで（すなわち空気中の中断をせずに）堆積されることが好ましい。窒化チタン膜は、ＴｉＣｌ４とＮＨ３を使用して３５０℃または３５０℃以上でＡＬＤで堆積され、所望の厚さが達成されるまでその堆積サイクルが繰り返される。酸化ハフニウム表面の上に残留塩素リガンドが存在するのを除外するために、ＮＨ３が最初の堆積サイクルの最初の前駆体として反応チャンバに導入されることが好ましい。塩素で末端処理された表面の代わりに−ＮＨｘ基で末端処理された窒化チタン表面を供給するために、ＮＨ３が最後の堆積サイクルの最後の前駆体として反応チャンバに導入されることが好ましい。窒化チタンの上に、金属、たとえばタングステンの薄層が堆積され、それが導体としてはたらく。
上記の説明に従って作製されたゲート積層／デバイスの性能が測定され、ゲート電極の仕事関数もやはり測定される。作製されたゲート電極の仕事関数は４．８５ｅＶである。しかしながら、ＰＭＯＳトランジスタに関する仕事関数の目標値は５．０〜５．２ｅＶの範囲である。したがって、デバイスの性能およびスレショルド電圧は満足できるものではない。デバイスの仕事関数および性能を満足できるレベルに調整するために、ゲート電極層の電気陰性度が上方へ調整される。窒素よりも大きい電機陰性度の元素で電極がドープされる。この実施例では適切な元素は酸素である。
目標の仕事関数を備えたデバイスを堆積させるとき、最初の誘電体層は上述したようにして堆積される。調節されたゲート電極膜（すなわち酸素でドープされた窒化チタン膜）は、窒化チタンのＡＬＤ堆積サイクルに数回のＨ２Ｏのパルスが追加されることを除くと上述したようにしてＡＬＤで堆積される。Ｈ２Ｏのパルスは純窒化チタンの数回の堆積サイクルの後に堆積サイクルに挿入されることが好ましい。水のパルスはＴｉＣｌ４パルスとパージの後、またはＮＨ３パルスとパージの後に堆積サイクルに挿入されることも可能である。調節されたゲート電極膜の堆積サイクルは、たとえば（ＨｆＯ２表面から開始して）、
（ＮＨ３＋パージ＋ＴｉＣｌ４＋パージ）×（１０サイクル）＋［（ＮＨ３＋パージ＋ＴｉＣｌ４＋パージ）×（５サイクル）＋（ＮＨ３＋パージ＋ＴｉＣｌ４＋パージ＋Ｈ２Ｏ＋パージ）×（１サイクル）］×（３００サイクル）＋ＮＨ３＋パージ
であることが可能である。
塩素で末端処理された表面の代わりに−ＮＨｘ基で末端処理された窒化チタン表面を供給するために、ＮＨ３が最後の堆積サイクルの最後の前駆体として反応チャンバに導入されることが好ましい。窒化チタンの上部に薄い、たとえばタングステンが堆積され、それが導体としてはたらく。調節されたゲートの電気陰性度を備えた、作製されたゲート積層／デバイスの性能が測定され、ゲート電極の仕事関数もやはり測定される。全体的電気陰性度の上昇（ゲート電極の適切な酸素濃度に起因する）が理由で、作製されたゲート積層／デバイスの性能およびスレショルド電圧は追加の酸素で作製されたゲート積層／デバイスと比較すると優れたレベルである。言うとすると、ＴｉＮｘＯｙゲート電極の仕事関数はここで約５．１ｅＶである。ゲート電極内に形成された−Ｔｉ−Ｏｘ結合はＴｉＮマトリックスに電子の欠乏／余剰を作り出さず、したがってゲート電極の抵抗値が影響を受けないので、膜内の酸素濃度はゲート電極の抵抗値に大きな影響を与えない。
ゲート積層の断面を示す図である。 本発明のデバイスの断面を示す図である。 本発明のＣＭＯＳデバイスの断面を示す図である。 ＡＬＤ反応器の図式的な提示を示す図である。 ＡＬＤ反応器の図式的な提示を示す図である。 ｉｎ−ｓｉｔｕプラズマ放電の原理を実行するプラズマ反応器を図式的に示す図である。 ｉｎ−ｓｉｔｕプラズマ放電の原理を実行するプラズマ反応器を図式的に示す図である。 遠隔プラズマの原理を実行するプラズマ反応器を図式的に示す図である。 遠隔プラズマの原理を実行するプラズマ反応器を図式的に示す図である。 ゲート誘電体層、調整された仕事関数を備えたゲート電極層の底部分、およびゲート電極の上部分が作製される処理工程を例示する概略の処理のフロー図である。

Claims (17)

  1. 半導体デバイスを作製する方法であって、
    半導体基板の上にゲート誘電体層を堆積させる工程、
    ゲート誘電体層の上に下側部分と上側部分を有するゲート電極を形成し、ゲート誘電体層とゲート電極がゲート積層を形成する工程、および
    ゲート積層の仕事関数の所望の値を供給するようにゲート電極の下側部分の全体的電気陰性度を調整する工程を含み、
    ゲート電極の少なくとも下側部分が、原子層堆積法（ＡＬＤ）、ラジカル補助型原子層堆積法（ＲＡ−ＡＬＤ）およびプラズマ励起原子層堆積法（ＰＥＡＬＤ）のグループから選択される原子層堆積法（ＡＬＤ）タイプの処理によって形成される方法。
  2. 電極層の下側部分の形成のための原子層堆積法タイプの処理が、元素状金属膜もしくは少なくとも２元組成の化合物膜を形成するために２種類以上の異なる反応物質への基板の交互もしくは繰り返しの暴露の配列を含む１回もしくは複数回の堆積サイクルを有し、かつ堆積サイクルを調節することによって電極の下側部分の仕事関数が調整される、請求項１に記載の方法。
  3. 堆積サイクルが、ゲート電極材料の選択した堆積サイクルの工程間に少なくとも１回の追加材料のパルスを導入することによって調節される、請求項２に記載の方法。
  4. 追加材料のパルスが、電極材料よりも高い電気陰性度を有する材料を含む、請求項３に記載の方法。
  5. 追加材料のパルスが、電極材料よりも高い電気陰性度を有する材料を含む、請求項３に記載の方法。
  6. 追加材料のパルスが酸素前駆体を含む、請求項３に記載の方法。
  7. 酸素前駆体がＨ２Ｏ、Ｏ２、およびオゾンあるいはそれらの混合物のうちの１つである、請求項６に記載の方法。
  8. ゲート電極の底部分が、第１の仕事関数を有する第１の材料から成り、電極の上部分が、第２の仕事関数を有する第２の材料から成り、第１および第２の仕事関数のうちの一方がゲート積層の所望の仕事関数よりも大きく、かつ他方がゲート積層の所望の仕事関数よりも小さく、電極の底部分の厚さが、複合ゲート電極がその底の界面で所望の仕事関数を有するように調節される、請求項１に記載の方法。
  9. ゲート電極の下側部分の厚さが１０ｎｍ以下である、請求項８に記載の方法。
  10. 誘電体層がＡＬＤタイプの処理によって酸化ハフニウムで形成される、請求項１に記載の方法。
  11. 誘電体層が酸化ハフニウムで形成され、電極の下側部分が本質的にチタン−アルミニウムの窒化物で構成される、請求項１に記載の方法。
  12. 誘電体層が酸化ハフニウムで形成され、電極層の下側部分が、酸素ドープされた遷移金属の窒化物で本質的に構成されるように形成される、請求項１に記載の方法。
  13. 遷移金属の窒化物が窒化タンタルまたは窒化チタンである、請求項１２に記載の方法。
  14. 電極の下側部分が伝導性の拡散バリヤ材料から成る、請求項１に記載の方法。
  15. ゲート誘電体層、および下側部分と上側部分を備えたゲート電極層を含む半導体デバイス用のゲート積層を作製する方法であって、
    基板の上にゲート誘電体層を堆積させる工程、
    ゲート誘電体層の上に、
    ゲート電極層の下側部分の材料を形成するために１から１００回の堆積サイクルが実行される第１の処理工程、
    ゲート電極の仕事関数を調整するために１から１００回の改造された堆積サイクルが実行される第２の処理工程、および
    ゲート電極の下側部分の目標の厚さに到達するまで第１と第２の処理工程を順序に従ってかつ反復して繰り返す工程を含むＡＬＤタイプの処理によってゲート電極の下側部分を堆積させる工程、および
    ゲート電極の上側部分を堆積させる工程を含む方法。
  16. 活性表面部位を備えたゲート電極の下側部分の表面を供給するためにゲート電極の下側部分の堆積の後に終端サイクルを堆積させる工程をさらに含む、請求項１５に記載の方法。
  17. 終端サイクルが、−ＯＨ基のＮＨｘを備えたゲート電極の下側部分の表面を供給する、請求項１６に記載の方法。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179860A (ja) * 2004-12-23 2006-07-06 Hynix Semiconductor Inc 半導体装置のキャパシタ及びその製造方法
JP2006237371A (ja) * 2005-02-25 2006-09-07 Canon Anelva Corp ｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着する方法及び、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させる方法、並びに、基板処理システム
JP2006324342A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2007165414A (ja) * 2005-12-09 2007-06-28 Toshiba Corp 半導体装置及びその製造方法
JP2007165872A (ja) * 2005-12-16 2007-06-28 Internatl Business Mach Corp <Ibm> 二重金属ゲートを含む半導体構造及びその製造方法（二重金属ゲートの自己整合集積化）
JP2007173796A (ja) * 2005-12-19 2007-07-05 Internatl Business Mach Corp <Ibm> ｐＦＥＴ材料としての金属酸窒化物を用いた半導体構造およびその製造方法
JP2007266376A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置の製造方法
JP2008219006A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd Ｃｍｏｓ半導体素子及びその製造方法
JP2009503817A (ja) * 2005-07-20 2009-01-29 アプライド マテリアルズ インコーポレイテッド ゲート電極構造及び製造方法
WO2009101824A1 (ja) * 2008-02-13 2009-08-20 Nec Corporation Ｍｉｓ型電界効果トランジスタ及びその製造方法並び半導体装置及びその製造方法
JP2012119432A (ja) * 2010-11-30 2012-06-21 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法、基板処理装置および半導体デバイス
JP2013232470A (ja) * 2012-04-27 2013-11-14 Canon Anelva Corp 半導体装置およびその製造方法
TWI456084B (zh) * 2006-06-28 2014-10-11 Edwards Ltd 處理氣流的方法
JP2017115234A (ja) * 2015-09-25 2017-06-29 東京エレクトロン株式会社 ＴｉＯＮ膜の成膜方法
JP2020015980A (ja) * 2018-07-26 2020-01-30 東京エレクトロン株式会社 （２００）結晶学的集合組織を有する窒化チタン膜を形成するための方法
JP2022083561A (ja) * 2020-11-25 2022-06-06 株式会社Kokusai Electric 半導体装置の製造方法、プログラム、基板処理装置および基板処理方法

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727169B1 (en) * 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US9139906B2 (en) * 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
US7122414B2 (en) * 2002-12-03 2006-10-17 Asm International, Inc. Method to fabricate dual metal CMOS devices
US7316950B2 (en) * 2003-04-22 2008-01-08 National University Of Singapore Method of fabricating a CMOS device with dual metal gate electrodes
US6890807B2 (en) * 2003-05-06 2005-05-10 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US7952118B2 (en) * 2003-11-12 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having different metal gate structures
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US7268388B2 (en) * 2004-08-26 2007-09-11 Micron Technology, Inc. One-transistor composite-gate memory
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7645687B2 (en) * 2005-01-20 2010-01-12 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate variable work function gates for FUSI devices
US7544398B1 (en) * 2005-04-26 2009-06-09 The Regents Of The Univesity Of California Controlled nano-doping of ultra thin films
US20060289948A1 (en) * 2005-06-22 2006-12-28 International Business Machines Corporation Method to control flatband/threshold voltage in high-k metal gated stacks and structures thereof
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
US8993055B2 (en) 2005-10-27 2015-03-31 Asm International N.V. Enhanced thin film deposition
US7592251B2 (en) 2005-12-08 2009-09-22 Micron Technology, Inc. Hafnium tantalum titanium oxide films
US7510956B2 (en) * 2006-01-30 2009-03-31 Fressscale Semiconductor, Inc. MOS device with multi-layer gate stack
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8008144B2 (en) * 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US7759747B2 (en) 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
KR101427142B1 (ko) 2006-10-05 2014-08-07 에이에스엠 아메리카, 인코포레이티드 금속 규산염 막의 원자층 증착
US7727864B2 (en) * 2006-11-01 2010-06-01 Asm America, Inc. Controlled composition using plasma-enhanced atomic layer deposition
US7611751B2 (en) 2006-11-01 2009-11-03 Asm America, Inc. Vapor deposition of metal carbide films
JP4271230B2 (ja) * 2006-12-06 2009-06-03 株式会社東芝 半導体装置
US7713874B2 (en) * 2007-05-02 2010-05-11 Asm America, Inc. Periodic plasma annealing in an ALD-type process
US7871943B2 (en) * 2008-02-12 2011-01-18 Qimonda Ag Method of making transistor gates with controlled work function
JP5551681B2 (ja) * 2008-04-16 2014-07-16 エーエスエム アメリカ インコーポレイテッド アルミニウム炭化水素化合物を使用する金属炭化物膜の原子層堆積
DE102008035809B3 (de) * 2008-07-31 2010-03-25 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verringern der Silizidungleichmäßigkeiten in Polysiliziumgateelektroden durch eine dazwischenliegende Diffusionsblockierschicht
US7951678B2 (en) * 2008-08-12 2011-05-31 International Business Machines Corporation Metal-gate high-k reference structure
US8753936B2 (en) * 2008-08-12 2014-06-17 International Business Machines Corporation Changing effective work function using ion implantation during dual work function metal gate integration
US9711373B2 (en) * 2008-09-22 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate dielectric for high-k metal gate devices
US9024299B2 (en) * 2008-10-14 2015-05-05 Imec Method for fabricating a dual work function semiconductor device and the device made thereof
EP2584601B1 (en) * 2008-10-14 2015-08-19 Imec Method for fabricating a dual work function semiconductor device
US7824986B2 (en) * 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US20100109098A1 (en) * 2008-11-06 2010-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure including modified high-k gate dielectric and metal gate interface
US7960802B2 (en) * 2008-11-21 2011-06-14 Texas Instruments Incorporated Methods to enhance effective work function of mid-gap metal by incorporating oxygen and hydrogen at a low thermal budget
US8674451B2 (en) 2008-12-10 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. N/P metal crystal orientation for high-K metal gate Vt modulation
US8557702B2 (en) * 2009-02-02 2013-10-15 Asm America, Inc. Plasma-enhanced atomic layers deposition of conductive material over dielectric layers
US8124515B2 (en) 2009-05-20 2012-02-28 Globalfoundries Inc. Gate etch optimization through silicon dopant profile change
US8860150B2 (en) * 2009-12-10 2014-10-14 United Microelectronics Corp. Metal gate structure
US8518486B2 (en) 2010-05-12 2013-08-27 Micron Technology, Inc. Methods of forming and utilizing rutile-type titanium oxide
US8617956B2 (en) 2010-08-19 2013-12-31 International Business Machines Corporation Method and structure for forming high-K/metal gate extremely thin semiconductor on insulator device
US8802522B2 (en) 2010-09-10 2014-08-12 Applied Materials, Inc. Methods to adjust threshold voltage in semiconductor devices
US9202822B2 (en) 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5963456B2 (ja) 2011-02-18 2016-08-03 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、及び基板処理方法
US9384962B2 (en) * 2011-04-07 2016-07-05 United Microelectronics Corp. Oxygen treatment of replacement work-function metals in CMOS transistor gates
US9136180B2 (en) 2011-06-01 2015-09-15 Asm Ip Holding B.V. Process for depositing electrode with high effective work function
FR2976726A1 (fr) 2011-06-16 2012-12-21 St Microelectronics Crolles 2 Circuit integre comprenant une tranchee d'isolement et procede correspondant
US9087872B2 (en) 2011-07-27 2015-07-21 Stmicroelectronics (Crolles 2) Sas Method for forming an insulating trench in a semiconductor substrate and structure, especially CMOS image sensor, obtained by said method
US8987095B2 (en) 2011-08-19 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a carbon-free dielectric layer over a carbon-doped dielectric layer
US9105577B2 (en) 2012-02-16 2015-08-11 International Business Machines Corporation MOSFET with work function adjusted metal backgate
JP6272830B2 (ja) 2012-04-24 2018-01-31 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 低エッチング速度のハードマスク膜のための酸素ドーピングを伴うｐｖｄａｌｎ膜
US8704232B2 (en) 2012-06-12 2014-04-22 Apple Inc. Thin film transistor with increased doping regions
US9065077B2 (en) 2012-06-15 2015-06-23 Apple, Inc. Back channel etch metal-oxide thin film transistor and process
US8987027B2 (en) 2012-08-31 2015-03-24 Apple Inc. Two doping regions in lightly doped drain for thin film transistors and associated doping processes
US9685557B2 (en) 2012-08-31 2017-06-20 Apple Inc. Different lightly doped drain length control for self-align light drain doping process
US8748320B2 (en) 2012-09-27 2014-06-10 Apple Inc. Connection to first metal layer in thin film transistor process
US8999771B2 (en) 2012-09-28 2015-04-07 Apple Inc. Protection layer for halftone process of third metal
US9201276B2 (en) 2012-10-17 2015-12-01 Apple Inc. Process architecture for color filter array in active matrix liquid crystal display
US9040404B2 (en) 2012-11-14 2015-05-26 International Business Machines Corporation Replacement metal gate structure for CMOS device
US8895434B2 (en) 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device
CN103855014B (zh) * 2012-11-30 2017-10-20 中国科学院微电子研究所 P型mosfet及其制造方法
US9001297B2 (en) 2013-01-29 2015-04-07 Apple Inc. Third metal layer for thin film transistor with reduced defects in liquid crystal display
US9088003B2 (en) 2013-03-06 2015-07-21 Apple Inc. Reducing sheet resistance for common electrode in top emission organic light emitting diode display
US9412602B2 (en) 2013-03-13 2016-08-09 Asm Ip Holding B.V. Deposition of smooth metal nitride films
US8846550B1 (en) 2013-03-14 2014-09-30 Asm Ip Holding B.V. Silane or borane treatment of metal thin films
US8841182B1 (en) 2013-03-14 2014-09-23 Asm Ip Holding B.V. Silane and borane treatments for titanium carbide films
JP6467171B2 (ja) 2013-09-17 2019-02-06 株式会社半導体エネルギー研究所 半導体装置
US9394609B2 (en) 2014-02-13 2016-07-19 Asm Ip Holding B.V. Atomic layer deposition of aluminum fluoride thin films
US9349726B2 (en) * 2014-03-26 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication method and structure
US10643925B2 (en) 2014-04-17 2020-05-05 Asm Ip Holding B.V. Fluorine-containing conductive films
US10002936B2 (en) 2014-10-23 2018-06-19 Asm Ip Holding B.V. Titanium aluminum and tantalum aluminum thin films
US9540729B1 (en) 2015-08-25 2017-01-10 Asm Ip Holding B.V. Deposition of titanium nanolaminates for use in integrated circuit fabrication
US9523148B1 (en) 2015-08-25 2016-12-20 Asm Ip Holdings B.V. Process for deposition of titanium oxynitride for use in integrated circuit fabrication
SG10201607880PA (en) * 2015-09-25 2017-04-27 Tokyo Electron Ltd METHOD FOR FORMING TiON FILM
US9941425B2 (en) 2015-10-16 2018-04-10 Asm Ip Holdings B.V. Photoactive devices and materials
US9786492B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9786491B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
CN107180750A (zh) * 2016-03-09 2017-09-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
JP6755164B2 (ja) * 2016-11-14 2020-09-16 東京エレクトロン株式会社 ＴｉＮ系膜およびその形成方法
US10186420B2 (en) 2016-11-29 2019-01-22 Asm Ip Holding B.V. Formation of silicon-containing thin films
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10504901B2 (en) 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
CN114875388A (zh) 2017-05-05 2022-08-09 Asm Ip 控股有限公司 用于受控形成含氧薄膜的等离子体增强沉积方法
US10672783B2 (en) * 2017-08-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for manufacturing the same
KR20190065962A (ko) 2017-12-04 2019-06-12 에이에스엠 아이피 홀딩 비.브이. 유전체와 금속 표면 상에 SiOC의 균일한 증착

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994014198A1 (en) 1992-12-11 1994-06-23 Intel Corporation A mos transistor having a composite gate electrode and method of fabrication
EP0854505A3 (en) 1997-01-21 1998-11-11 Texas Instruments Incorporated Process of depositing a TiN based film during the fabrication of a semiconductor device
US6225168B1 (en) 1998-06-04 2001-05-01 Advanced Micro Devices, Inc. Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof
US6130123A (en) 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
US6166417A (en) 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US6066533A (en) 1998-09-29 2000-05-23 Advanced Micro Devices, Inc. MOS transistor with dual metal gate structure
US20020008257A1 (en) 1998-09-30 2002-01-24 John P. Barnak Mosfet gate electrodes having performance tuned work functions and methods of making same
US6291282B1 (en) 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
US6635939B2 (en) 1999-08-24 2003-10-21 Micron Technology, Inc. Boron incorporated diffusion barrier material
EP1221178A1 (en) 1999-10-15 2002-07-10 ASM America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
US6261950B1 (en) 1999-10-18 2001-07-17 Infineon Technologies Ag Self-aligned metal caps for interlevel metal connections
US6373111B1 (en) 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6383879B1 (en) 1999-12-03 2002-05-07 Agere Systems Guardian Corp. Semiconductor device having a metal gate with a work function compatible with a semiconductor device
KR100358056B1 (ko) 1999-12-27 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 게이트 산화막 형성방법
US6407435B1 (en) 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
US6498872B2 (en) * 2000-02-17 2002-12-24 Jds Uniphase Inc. Optical configuration for a dynamic gain equalizer and a configurable add/drop multiplexer
AU2001245388A1 (en) 2000-03-07 2001-09-17 Asm America, Inc. Graded thin films
AU2001260374A1 (en) 2000-05-15 2001-11-26 Asm Microchemistry Oy Process for producing integrated circuits
US6368954B1 (en) 2000-07-28 2002-04-09 Advanced Micro Devices, Inc. Method of copper interconnect formation using atomic layer copper deposition
US6613695B2 (en) 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
WO2002050922A1 (en) 2000-12-18 2002-06-27 Stanford University Gate electrode with depletion suppression and tunable workfunction
KR100387259B1 (ko) 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6537901B2 (en) 2000-12-29 2003-03-25 Hynix Semiconductor Inc. Method of manufacturing a transistor in a semiconductor device
US6713846B1 (en) 2001-01-26 2004-03-30 Aviza Technology, Inc. Multilayer high κ dielectric films
US6596576B2 (en) 2001-04-10 2003-07-22 Applied Materials, Inc. Limiting hydrogen ion diffusion using multiple layers of SiO2 and Si3N4
US6518106B2 (en) 2001-05-26 2003-02-11 Motorola, Inc. Semiconductor device and a method therefor
US6511876B2 (en) 2001-06-25 2003-01-28 International Business Machines Corporation High mobility FETS using A1203 as a gate oxide
US6700771B2 (en) 2001-08-30 2004-03-02 Micron Technology, Inc. Decoupling capacitor for high frequency noise immunity
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
US6458695B1 (en) 2001-10-18 2002-10-01 Chartered Semiconductor Manufacturing Ltd. Methods to form dual metal gates by incorporating metals and their conductive oxides
US6730588B1 (en) 2001-12-20 2004-05-04 Lsi Logic Corporation Method of forming SiGe gate electrode
US6696332B2 (en) 2001-12-26 2004-02-24 Texas Instruments Incorporated Bilayer deposition to avoid unwanted interfacial reactions during high K gate dielectric processing
US6824816B2 (en) 2002-01-29 2004-11-30 Asm International N.V. Process for producing metal thin films by ALD
US6730163B2 (en) 2002-03-14 2004-05-04 Micron Technology, Inc. Aluminum-containing material and atomic layer deposition methods
US6717226B2 (en) 2002-03-15 2004-04-06 Motorola, Inc. Transistor with layered high-K gate dielectric and method therefor
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6723581B1 (en) 2002-10-21 2004-04-20 Agere Systems Inc. Semiconductor device having a high-K gate dielectric and method of manufacture thereof

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179860A (ja) * 2004-12-23 2006-07-06 Hynix Semiconductor Inc 半導体装置のキャパシタ及びその製造方法
JP2006237371A (ja) * 2005-02-25 2006-09-07 Canon Anelva Corp ｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着する方法及び、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させる方法、並びに、基板処理システム
JP2006324342A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2009503817A (ja) * 2005-07-20 2009-01-29 アプライド マテリアルズ インコーポレイテッド ゲート電極構造及び製造方法
JP2014078734A (ja) * 2005-07-20 2014-05-01 Applied Materials Inc ゲート電極構造及び製造方法
JP2007165414A (ja) * 2005-12-09 2007-06-28 Toshiba Corp 半導体装置及びその製造方法
JP4557879B2 (ja) * 2005-12-09 2010-10-06 株式会社東芝 半導体装置及びその製造方法
JP2007165872A (ja) * 2005-12-16 2007-06-28 Internatl Business Mach Corp <Ibm> 二重金属ゲートを含む半導体構造及びその製造方法（二重金属ゲートの自己整合集積化）
JP2007173796A (ja) * 2005-12-19 2007-07-05 Internatl Business Mach Corp <Ibm> ｐＦＥＴ材料としての金属酸窒化物を用いた半導体構造およびその製造方法
JP2007266376A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置の製造方法
TWI456084B (zh) * 2006-06-28 2014-10-11 Edwards Ltd 處理氣流的方法
JP2008219006A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd Ｃｍｏｓ半導体素子及びその製造方法
WO2009101824A1 (ja) * 2008-02-13 2009-08-20 Nec Corporation Ｍｉｓ型電界効果トランジスタ及びその製造方法並び半導体装置及びその製造方法
JP5676111B2 (ja) * 2008-02-13 2015-02-25 日本電気株式会社 半導体装置及びその製造方法
JP2012119432A (ja) * 2010-11-30 2012-06-21 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法、基板処理装置および半導体デバイス
JP2013232470A (ja) * 2012-04-27 2013-11-14 Canon Anelva Corp 半導体装置およびその製造方法
JP2017115234A (ja) * 2015-09-25 2017-06-29 東京エレクトロン株式会社 ＴｉＯＮ膜の成膜方法
JP2020015980A (ja) * 2018-07-26 2020-01-30 東京エレクトロン株式会社 （２００）結晶学的集合組織を有する窒化チタン膜を形成するための方法
JP7330793B2 (ja) 2018-07-26 2023-08-22 東京エレクトロン株式会社 （２００）結晶学的集合組織を有する窒化チタン膜を形成するための方法
JP2022083561A (ja) * 2020-11-25 2022-06-06 株式会社Kokusai Electric 半導体装置の製造方法、プログラム、基板処理装置および基板処理方法
JP7324740B2 (ja) 2020-11-25 2023-08-10 株式会社Kokusai Electric 基板処理方法、プログラム、基板処理装置及び半導体装置の製造方法

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