JP2004179578A - Wiring board and its manufacturing method - Google Patents

Wiring board and its manufacturing method

Info

Publication number
JP2004179578A
JP2004179578A JP2002346721A JP2002346721A JP2004179578A JP 2004179578 A JP2004179578 A JP 2004179578A JP 2002346721 A JP2002346721 A JP 2002346721A JP 2002346721 A JP2002346721 A JP 2002346721A JP 2004179578 A JP2004179578 A JP 2004179578A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
main
surface
part
electronic
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002346721A
Other languages
Japanese (ja)
Other versions
JP2004179578A5 (en )
Inventor
Haruhiko Murata
Tomoe Suzuki
Kozo Yamazaki
耕三 山崎
晴彦 村田
友恵 鈴木
Original Assignee
Ngk Spark Plug Co Ltd
日本特殊陶業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring board which can effectively stop underfill materials from spreading without increasing parts in number and its cost and can be improved in mounting density and reliability. <P>SOLUTION: The wiring board 11 is equipped with a wiring board main body 12 with a first main surface 13 and a second main surface 14. An electronic part mounting region 15 where an electronic part 16 is mounted is set up on the first main surface 13. A plurality of pads 23 to which the electronic part 16 is connected are arranged in the electronic part mounting region 15. The first main surface 13 and the second main surface 14 are coated with solder resists 21 and 22. A dam 71 is formed on the surface of the solder resist 21. The dam 71 has properties of easily repelling the underfill material 75 filling a gap between the electronic part 16 and the solder resist 21. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、配線基板及びその製造方法に係り、特には配線基板と電子部品との隙間を埋めるアンダーフィル材の拡がり阻止に関するものである。 The present invention relates to a wiring board and a manufacturing method thereof, and particularly relates to spread prevention of underfill material to fill the gap between the wiring board and the electronic component.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、半導体パッケージの高密度実装化、低背化を実現するための実装方法として、半導体集積回路チップに形成した複数の電極を配線基板上の接続端子(ダイパッド)にはんだバンプを介して接続する、フリップチップボンディングと呼ばれる方法が注目されている。 Recently, high-density packaging of semiconductor packages, as a mounting method for realizing low-profile, is connected via a solder bump on a semiconductor integrated circuit chip to form the plurality of electrodes to the connection terminals on the wiring substrate (die pad) , a method referred to as flip chip bonding has been attracting attention. かかるフリップチップボンディングを行った場合には、半導体集積回路チップと配線基板との接続信頼性の向上を目的として、一般的に、両者の隙間にはアンダーフィル材が充填される(例えば、特許文献1参照)。 When performing such flip-chip bonding, in order to improve the connection reliability between the semiconductor integrated circuit chip and the wiring board, in general, underfill material is filled in both the gap (e.g., Patent Documents reference 1).
【0003】 [0003]
ところで、半導体パッケージにおけるダイエリアの外周部に別の電子部品を接続するためのパッドを設けた場合、高密度実装化を実現する上では、前記パッドとチップとの距離が小さいほうが有利である。 In the case in which a pad for connecting the different electronic components to the outer peripheral portion of the die area of ​​a semiconductor package, in order to realize high density mounting is more distance between the pad and the chip is small is advantageous. また、将来的にチップの電極数が増えていった場合、チップと配線基板との隙間を確実に埋めるためには、アンダーフィル材の流動性を高めに設定する必要が生じる。 Also, if went increased number of electrodes future chips, to fill reliably the gap between the chip and the wiring substrate, it is necessary to set a higher fluidity of the underfill material. その一方で、前記パッドとチップとの距離を小さくしてアンダーフィル材の流動性を高めに設定すると、アンダーフィル材がダイエリアの周囲に拡がってパッドの表面に付着しやすくなる。 On the other hand, is set to enhance the flow properties of the underfill material by reducing the distance between the pad and the chip, it tends to adhere to the surface of the pad underfill material is spread around the die area. その結果、パッドが絶縁され、歩留まりや接続信頼性が低下する。 As a result, pads are insulated, reduced yield and connection reliability. それゆえ従来では、アンダーフィル材の流動性を十分に考慮した条件設定が必要となり、アンダーフィル材の選択の自由度が小さいという問題があった。 The thus conventionally, the condition setting in consideration sufficiently fluidity of the underfill material is required, there is a problem that the degree of freedom of selection of the underfill material is small. このため、配線基板の製造が面倒でしかも高い信頼性を実現しにくかった。 Therefore, preparation of a wiring board was difficult to realize a tedious, yet reliable.
【0004】 [0004]
そこで、ソルダーレジスト上にてダイエリアを包囲するようにダム溝を形成して、アンダーフィル材の流れによる拡がりを阻止する技術が従来提案されている。 Therefore, to form a dam groove so as to surround the die area at the solder resist, a technique for preventing the spread due to the flow of the underfill material has been conventionally proposed. かかるダム溝の底部には、導体パターン(例えばダミーのベタパターン)を配置する場合もある。 The bottom of such a dam groove, there is a case of placing a conductor pattern (e.g., dummy solid pattern).
【0005】 [0005]
【特許文献1】 [Patent Document 1]
特開2000−164610号公報(図1等) JP 2000-164610 JP (FIG. 1, etc.)
【0006】 [0006]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、ソルダーレジストの下層にベタパターンが設けられていると、内層における配線の引き回しが困難になり、高密度実装化を実現する上で障害となる。 However, when the solid pattern is provided on the lower layer of the solder resist, routing of wiring in the inner layer becomes difficult, it becomes an obstacle to realizing high-density mounting.
【0007】 [0007]
そこで、このようなダム溝を形成する代わりに、ソルダーレジスト上にてダイエリアを包囲するダム枠を貼り付けるという技術も従来知られている。 Therefore, instead of forming such a dam groove, technology known in the art that paste the dam frame enclosing a die area at the solder resist. ところが、この技術の場合には、アンダーフィル材の拡がりを有効に阻止できたとしても、部品点数の増加及びコスト高が避けられない。 However, in the case of this technology, even though possible to effectively prevent the spread of the underfill material, increases and cost of parts can not be avoided.
【0008】 [0008]
本発明は上記の課題に鑑みてなされたものであり、その目的は、部品点数の増加及びコスト高を伴わずにアンダーフィル材の拡がりを有効に阻止でき、しかも高密度実装化及び高信頼化が実現可能な配線基板及びその製造方法を提供することにある。 The present invention has been made in view of the above problems, its object can effectively prevent the spread of the underfill material without increasing and costly parts, yet high-density packaging and high reliability there is to provide a wiring board and a manufacturing method thereof feasible.
【0009】 [0009]
【課題を解決するための手段、作用及び効果】 Means for Solving the Problems, operation and effect]
そして上記課題を解決するための手段としては、第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上に形成されたダム部と、そのダム部は前記電子部品と前記ソルダーレジストとの間の隙間を埋めるアンダーフィル材をはじきやすい性質を有することとを備えたことを特徴とする配線基板がある。 And as a means for solving the above problems, a wiring substrate main body having a first major surface and second major surface, at least one of said first main surface and the second major surface, an electronic component There and the electronic component mounting area to be mounted is set, is arranged in the electronic component mounting region, and a plurality of pads which the electronic components are connected, the first main surface and the second main surface covering at least one of out, and the solder resist having an opening exposing the pad, wherein with surrounding electronic component mounting region, and a dam portion that is formed on the surface of the solder resist, the dam portion there is a wiring board, characterized in that a have a repelling property of easily underfill material to fill the gaps between the solder resist and the electronic component.
【0010】 [0010]
従って、この配線基板によると、電子部品搭載領域を包囲するダム部によってアンダーフィル材がはじかれることにより、アンダーフィル材の進行が妨げられる結果、アンダーフィル材の拡がりを有効に阻止することができる。 Therefore, according to this wiring board, by the under-fill material is repelled by the dam portion surrounding the electronic component mounting region, a result of the progress of the underfill material is prevented, it is possible to effectively prevent the spread of the underfill material . よって、流動性の高いアンダーフィル材を選択することが可能となり、結果として高密度実装化及び高信頼化を実現することが可能となる。 Therefore, it is possible to select a high fluidity underfill material, it is possible to realize high-density mounting and high reliability as a result. 勿論、上記の構成によれば、内層における配線の引き回しが特に困難になることもなく、このことも高密度実装化の実現について寄与している。 Of course, according to the above configuration, it without the wire routing is particularly difficult in the inner layer, which contributes for the realization of high density mounting is also this. また、上記の構成であればダム枠が要らないので、部品点数の増加及びコスト高を伴うこともない。 Further, since the dam frame with the configuration described above does not need, nor with increased and cost of parts.
【0011】 [0011]
以下、上記配線基板について詳細に説明する。 It will be described in detail below the wiring board.
【0012】 [0012]
前記配線基板を構成する配線基板本体としては、コアまたはベースとなる基板に絶縁層や導体層等が形成されたものをいう。 As the wiring substrate main body which constitutes the wiring substrate refers to a substrate comprising a core or base which insulating layers and conductor layers, and the like are formed. 前記基板としては、例えば、樹脂基板、セラミック基板、金属基板などが挙げられ、コスト性、孔加工の容易性、導電性などを考慮して適宜選択される。 As the substrate, for example, a resin substrate, a ceramic substrate, a metal substrate and the like, cost, ease of hole machining is appropriately selected in consideration of conductivity. 樹脂基板の具体例としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド−トリアジン樹脂)、PPE樹脂(ポリフェニレンエーテル樹脂)からなる板材などがある。 Specific examples of the resin substrate, EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide - triazine resin), and the like sheet consisting of PPE resin (polyphenylene ether resin). 前記セラミック基板の具体例としては、アルミナ、ベリリア、窒化アルミニウム、窒化ほう素、炭化珪素、ガラスセラミック、結晶化ガラス等の低温焼成材料等からなる板材などがある。 Specific examples of the above ceramic substrate is alumina, beryllia, aluminum nitride, boron nitride, silicon carbide, glass ceramics, and plate material made of a low-temperature firing material such as crystallized glass. 前記金属基板の具体例としては、銅板や銅合金板、銅以外の金属単体や、合金(例えばFe−Ni系合金など)からなる板材などが挙げられる。 Specific examples of the metal substrate is copper or a copper alloy plate, a metal simple substance and other than copper, such as sheet material composed of an alloy (e.g., Fe-Ni alloy, etc.).
【0013】 [0013]
前記導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。 The conductive layer is mainly of copper, a subtractive method, a semi-additive method, it is formed by a known method such as a full-additive method. 具体的にいうと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。 Specifically, for example, etching the copper foil, techniques such as electroless copper plating or electrolytic copper plating is applied. なお、スパッタやCVD等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。 Incidentally, or to form a conductive layer by performing etching after forming a thin film by a method such as sputtering or CVD, can be or form the conductive layer by printing, such as a conductive paste.
【0014】 [0014]
前記導体層の一部であるパッドは、電子部品搭載領域内に複数配置されるとともに、その上には電子部品が電気的に接続されるようになっている。 Pad which is a part of the conductor layer, while being more disposed on the electronic component mounting region, so that the electronic component is electrically connected thereon. かかるパッドは、配線基板本体の第1主面のみまたは第2主面のみに形成されていてもよく、あるいは第1主面及び第2主面の両方に形成されていてもよい。 Such pads may be formed on both the wire only the first main surface only or a second main face of the main body may be formed on, or the first main surface and second main surface.
【0015】 [0015]
ここで前記電子部品としては、例えば、裏面に複数の電極を有する半導体集積回路チップなどを挙げることができる。 Here Examples of the electronic component, for example, and the like semiconductor integrated circuit chip having a plurality of electrodes on the back surface. そのほか前記電子部品は、裏面または側面に複数の接続端子を有する半導体パッケージや、裏面または側面に複数の端子を有するチップ部品(例えばチップトランジスタ、チップダイオード、チップ抵抗、チップキャパシタ、チップコイルなど)などであってもよい。 In addition the electronic component, a semiconductor package having a plurality of connection terminals on the back or side, the chip component (e.g. chip transistors, chip diode, a chip resistor, a chip capacitor, a chip coil) having a plurality of terminals on the back or side, etc. it may be. この場合、搭載される電子部品は、能動部品であっても受動部品であってもよい。 In this case, the electronic components mounted may be a passive component may be an active component.
【0016】 [0016]
前記電子部品が半導体集積回路チップでありかつ前記パッドがその接続のためのパッドである場合、前記パッドは、例えば、配線基板の略中央部にある電子部品搭載領域内(いわゆるダイエリア内)にて格子状または千鳥状に配置される。 If the electronic component is a pad for a semiconductor integrated circuit is a chip and the pad connection, the pad may be, for example, the electronic component mounting region in a substantially central portion of the wiring board (so-called die area) They are arranged in a lattice or staggered Te. なお、配線基板がいわゆる多数個取り用の配線基板であるような場合には、かかる電子部品搭載領域は配線基板本体上の複数箇所に設定されていてもよい。 Incidentally, when the wiring board such that the wiring board for so-called multi-cavity, such electronic component mounting region may be set at a plurality of positions on the wiring substrate main body.
【0017】 [0017]
前記ソルダーレジストは、配線基板本体の第1主面及び第2主面のうちの少な3くともいずれかを覆うとともに、前記パッドを露出させる開口部を有している。 The solder resist is also least 3 ° of the first main surface and second main surface of the wiring substrate main body to cover the one, has an opening exposing the pad. かかるソルダーレジストとしては、例えば熱硬化性樹脂が好適である。 Such a solder resist, for example, a thermosetting resin is preferable. 前記ソルダーレジストは、絶縁性、耐熱性、耐湿性等を考慮して適宜選択されることができる。 The solder resist may be selected as appropriate in consideration insulation, heat resistance, humidity resistance and the like. 熱硬化性樹脂の好適例としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド−トリアジン樹脂)、フェノール樹脂、キシレン樹脂、ポリエステル樹脂、けい素樹脂等がある。 Preferred examples of the thermosetting resins, EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide - triazine resin), phenol resins, xylene resins, polyester resins, silicon resins and the like.
【0018】 [0018]
前記アンダーフィル材は、電子部品とソルダーレジストとの間の隙間を埋めるようにして充填形成される。 The underfill material is filled formed so as to fill a gap between the electronic component and the solder resist. かかるアンダーフィル材としては、先に列挙したソルダーレジスト用樹脂と同様の熱硬化性樹脂などを選択することができる。 Such as the under fill material can be selected such similar thermosetting resin and the solder resist resin listed above. 前記アンダーフィル材には、用途に応じて、無機粒子や金属粒子などのフィラーが適宜含まれていてもよい。 The said underfill material, depending on the application, a filler such as inorganic particles or metal particles may be included as appropriate.
【0019】 [0019]
上記のような配線基板本体に対しては所定のダム部が形成される。 For the wiring substrate main body such as the predetermined dam portion is formed. より具体的にいうと、前記ダム部は、電子部品搭載領域を包囲するようなかたちで、ソルダーレジストの表面上に形成される。 More specifically, the dam portion, in a manner to surround the electronic component mounting region is formed on the surface of the solder resist. 例えば、配線基板本体と別個に形成されたダム枠等の貼り付けにより形成されるダム部などは、ここでは除外されることになる。 For example, dams portion formed by pasting such as a wiring substrate main body and separately formed dam frame will be excluded here. 配線基板本体のソルダーレジスト上に形成されたダム溝なども、同様に除外されることになる。 Well as a solder resist on the formed dams groove of the wiring substrate main body, it will be excluded as well.
【0020】 [0020]
前記ダム部はアンダーフィル材をはじきやすい性質を有している必要がある。 The dam portion is required to have a repelling property of easily underfill material. 「アンダーフィル材をはじきやすい」とは、具体的には、ソルダーレジストを形成している樹脂材料に比較してアンダーフィル材をはじきやすい(言い換えると、アンダーフィル材によって濡れにくい)、の意である。 The "repels easily underfill material", specifically, (in other words, hardly wetted by the underfill material) repel easily underfill material as compared to the resin material forming the solder resist, in the meaning of is there.
【0021】 [0021]
アンダーフィル材をはじきやすい性質を有するダム部は、1)ソルダーレジスト上への別材料の付着を伴って形成されるものでもよいほか、2)ソルダーレジスト上への別材料の付着を何ら伴わずに形成される(例えばソルダーレジスト表面自体の改質により形成される)ものでもよい。 Dam portion having a repelling property of easily underfill material is 1) a solder resist on another material may be intended to be formed with a deposition of another to, 2) any involve not another deposition of material onto the solder resist is the (for example, formed by the reforming of the solder resist surface itself) may be those formed.
【0022】 [0022]
具体例を挙げるとすると、ソルダーレジストを形成している樹脂材料に比較して、アンダーフィル材をはじきやすい材料からなるコート層を、上記1)のダム部としてもよい。 When specific example, as compared to the resin material forming the solder resist, a coating layer made of repel material easily underfill material may be a dam portion of the 1). かかるコート層としては、例えば、シリコーン樹脂などに代表されるけい素樹脂や、ポリテトラフルオロエチレン(テフロン:登録商標)などに代表されるフッ素樹脂などが好適である。 As such a coating layer, for example, silicon resin typified by a silicone resin, polytetrafluoroethylene (Teflon: registered trademark) is preferably a fluorine resin typified.
【0023】 [0023]
前記コート層をダム部とした配線基板の好適な製造方法としては、ソルダーレジストを形成する工程と、前記ソルダーレジストの表面上に、前記ソルダーレジストを形成している樹脂材料に比較して、前記アンダーフィル材をはじきやすい材料からなるコート層を塗布することにより、前記ダム部を形成する工程とを含む製造方法がある。 Suitable method for manufacturing a wiring board with a dam portion of said coating layer comprises the steps of forming a solder resist on the surface of the solder resist, as compared with a resin material forming the solder resist, the by applying a coating layer made of a material susceptible to repel underfill material, there is a manufacturing method including a step of forming the dam portion. 従って、この製造方法によると、前記コート層からなるダム部を比較的簡単にかつ確実に形成することができる。 Therefore, according to this manufacturing method, it is possible to relatively easily and reliably form a dam made of the coating layer. なお、コート層の塗布形成方法としては、例えばスプレー法、印刷法、スタンプ法など各種の方法がある。 As the coating method for forming the coating layer, such as spraying, printing, there are various methods such as stamping.
【0024】 [0024]
また、ソルダーレジストの表面が粗化される構成の場合、ソルダーレジスト表面の電子部品搭載領域に対応して粗化部を形成するとともに、前記粗化部を包囲するように未粗化部を形成して、その未粗化部を上記2)のダム部として機能させてもよい。 Further, in the configuration where the surface of the solder resist is roughened, so as to form a roughened portion corresponding to the electronic component mounting region of the solder resist surface, the non-roughened portion so as to surround the roughened portion formed and, the non-roughened portion may function as a dam portion of the two).
【0025】 [0025]
前記未粗化部をダム部とした配線基板の好適な製造方法としては、ソルダーレジストを形成する工程と、前記電子部品搭載領域を露出させる開口部を有するマスクを前記ソルダーレジストの表面上に設け、この状態で粗化処理を行うことにより、前記粗化部及び未粗化部を形成する工程と、前記マスクを除去して前記未粗化部を露出させる工程とを含む製造方法がある。 Examples of suitable manufacturing step of a wiring board of the non-roughened portion was dam, provided the steps of forming a solder resist, a mask having an opening exposing the electronic component mounting region on the surface of the solder resist , by performing the roughening process in this state, there is a manufacturing method comprising the steps of forming the roughened portion and non-roughening unit, and a step of exposing the non-roughened portion by removing the mask. 従って、この製造方法によると、ソルダーレジスト上への別材料の付着を何ら伴わずに、未粗化部からなるダム部を比較的簡単にかつ確実に形成することができる。 Therefore, according to this manufacturing method, without any additional deposition of material onto the solder resist, it is possible to relatively easily and reliably form a dam made of non-roughened portion.
【0026】 [0026]
さらに、ソルダーレジストの表面が疎水性である構成の場合、ソルダーレジストの表面の電子部品搭載領域に対応して疎水部を形成するとともに、前記疎水部を包囲するように親水部を形成し、その親水部を上記2)のダム部として機能させてもよい。 Furthermore, in the configuration surface of the solder resist is hydrophobic, so as to form a hydrophobic portion corresponding to the electronic component mounting region of the surface of the solder resist to form a hydrophilic portion so as to surround the hydrophobic portion, the the hydrophilic portion may function as a dam portion of the two).
【0027】 [0027]
前記親水部をダム部とした配線基板の好適な製造方法としては、レーザー光の照射により疎水性から親水性に変換可能な樹脂材料を用いて、前記ソルダーレジストを形成する工程と、前記ソルダーレジストの表面上にレーザー光を照射することにより、前記ダム部として機能する前記親水部を形成する工程とを含む製造方法がある。 Wherein the hydrophilic portion as a preferred method of manufacturing a wiring board with a dam section includes the steps of hydrophobic using a convertible resin material hydrophilic, to form the solder resist by the irradiation of the laser beam, the solder resist by irradiating a laser beam onto the surface of, a manufacturing method including a step of forming the hydrophilic portion that functions as the dam portion. 従って、この製造方法によると、レーザー光が照射された部位の表面が選択的に改質される。 Therefore, according to this manufacturing method, the surface of the portion irradiated with the laser light is selectively reformed. ゆえに、ソルダーレジスト上への別材料の付着を何ら伴わずに、親水部からなるダム部を比較的簡単にかつ確実に形成することができる。 Thus, another material from adhering to the solder resist any without, can be relatively easily and reliably form the dam portion made of hydrophilic unit.
【0028】 [0028]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
[第1の実施の形態] First Embodiment
【0029】 [0029]
以下、本発明を具体化した第1実施形態の配線基板11及びその製造方法を図1〜図5に基づき詳細に説明する。 Hereinafter, a wiring substrate 11 and the manufacturing method thereof of the first embodiment embodying the present invention will be described in detail with reference to FIGS.
【0030】 [0030]
図1は、本実施形態の配線基板11の概略平面図である。 Figure 1 is a schematic plan view of a wiring board 11 of this embodiment. 図2は、配線基板11の概略側面図である。 Figure 2 is a schematic side view of a wiring board 11. 図3は、半導体集積回路チップ16の実装及びアンダーフィル材75による樹脂封止をした状態の配線基板11の断面図である。 Figure 3 is a cross-sectional view of a wiring board 11 in the state where the resin sealing by the implementation and the underfill material 75 of the semiconductor integrated circuit chip 16. 図4,図5は、ダム部71の形成方法を説明するための配線基板11の要部拡大断面図である。 4, FIG. 5 is an enlarged cross-sectional view of a wiring board 11 for describing a method of forming a dam portion 71.
【0031】 [0031]
図2に示されるように、この配線基板11を構成する配線基板本体12は、平面視で略矩形状の板状部材であり、上面13(第1主面)及び下面14(第2主面)を有している。 As shown in FIG. 2, the wiring substrate main body 12 constituting the wiring substrate 11 is a substantially rectangular plate member in plan view, the upper surface 13 (first major surface) and lower surface 14 (the second main surface )have. 図3に示されるように、配線基板本体12の上面13(第1主面)の表面は、ソルダーレジスト21によって全体的に覆われている。 As shown in FIG. 3, the surface of the upper surface 13 of the wiring substrate main body 12 (first main surface) is entirely covered with a solder resist 21. 配線基板本体12の下面14(第1主面)の表面も、ソルダーレジスト22によって全体的に覆われている。 Surface of the lower surface 14 of the wiring substrate main body 12 (first major surface) are also entirely covered with a solder resist 22.
【0032】 [0032]
図1に示されるように、配線基板本体12の上面13(第1主面)側においてその略中央部には、略矩形状のダイエリア15(電子部品搭載領域)が設定されている。 As shown in FIG. 1, the substantially central portion thereof in the upper surface 13 (first main surface) of the wiring substrate main body 12 has a substantially rectangular die area 15 (electronic component mounting region) is set. このダイエリア15には、電子部品の一種である矩形状の半導体集積回路チップ16(図2の二点鎖線を参照)が搭載可能となっている。 This is the die area 15, rectangular semiconductor integrated circuit chip 16 (see two-dot chain line in FIG. 2) is made can be mounted, which is a type of electronic component. ダイエリア15内には、半導体集積回路チップ16側との電気的な接続を図るためのダイパッド23が多数形成されている。 The die area 15, the die pad 23 for electrical connection between the semiconductor integrated circuit chip 16 side is a large number. 前記チップ接続用であるダイパッド23は格子状にレイアウトされている。 The die pad 23 is a chip connections are laid in a grid pattern. 一方、配線基板本体12の下面14(第2主面)側には特に電子部品搭載領域は設定されておらず、その代わりに図示しないマザーボードが接続可能となっている。 On the other hand, lower surface 14 in particular the electronic component mounting region (second main surface) of the wiring substrate main body 12 is not set, a motherboard (not shown) instead can be connected. そのため、配線基板本体12の下面14のほぼ全域には、マザーボード側の端子と接続する接続端子として、パッド24が多数形成されている。 Therefore, substantially the entire lower surface 14 of the wiring substrate main body 12, as a connection terminal to be connected to the motherboard side terminals, pads 24 are formed a large number.
【0033】 [0033]
図3に示されるように、ダイパッド23はソルダーレジスト21に形成された開口部25から露出しており、その露出した部分の表面にはニッケル−金めっき層26が形成されている。 As shown in FIG. 3, the die pad 23 is exposed from the opening 25 formed in the solder resist 21, the surface of the exposed portion thereof nickel - gold plating layer 26 is formed. また、マザーボード接続用のパッド24はソルダーレジスト22に形成された開口部27から露出しており、その露出した部分の表面にもニッケル−金めっき層26が形成されている。 The pad 24 for the motherboard connection is exposed through the opening 27 formed in the solder resist 22, the nickel on the surface of the exposed portion thereof - gold plating layer 26 is formed. ニッケル−金めっきが施されたダイパッド23上には、さらにはんだバンプ28が形成されている。 Nickel - on the die pad 23 Gold Plated is further solder bump 28 is formed. 各はんだバンプ28の上面は、ソルダーレジスト21の表面よりも突出している。 The upper surface of each solder bump 28 protrudes from the surface of the solder resist 21.
【0034】 [0034]
図4に示されるように、この配線基板本体12は、エポキシ樹脂を含浸したガラスクロスからなるコア基板31をその中心部に備えている。 As shown in FIG. 4, the wiring substrate main body 12 includes a core substrate 31 made of glass cloth impregnated with epoxy resin at its center. コア基板31の上面32及び下面33には、厚さ数十μmの銅からなる配線パターン34,35が形成されている。 The upper surface 32 and lower surface 33 of the core substrate 31, wiring patterns 34, 35 are formed having a thickness of several tens μm of copper. コア基板31における複数箇所にはスルーホール導体36が形成されている。 Through-hole conductors 36 are formed in plural locations in the core substrate 31. かかるスルーホール導体36は、コア基板31の上面32側の配線パターン34と下面33側の配線パターン35とを接続導通している。 Such through-hole conductor 36 connects conducting an upper surface 32 side of the wiring pattern 34 and the lower surface 33 side of the wiring pattern 35 of the core substrate 31. なお、スルーホール導体36の内部は、導電性を有する閉塞体37で埋められている。 Incidentally, the through-hole conductors 36 are filled with a closure member 37 having conductivity.
【0035】 [0035]
コア基板31の上面32及び下面33には、感光性エポキシ樹脂を用いて内層の樹脂絶縁層41,42が形成されている。 The upper surface 32 and lower surface 33 of the core substrate 31, the inner layer of the resin insulating layers 41 and 42 using a photosensitive epoxy resin is formed. 樹脂絶縁層41の表面(即ち第1主面)上には、ダイパッド23のほかに配線パターン51も形成されている。 On the surface of the resin insulating layer 41 (i.e. the first major surface), in addition to the wiring pattern 51 of the die pad 23 is also formed. 樹脂絶縁層42の表面(即ち第2主面)上には、前記パッド24のほかに配線パターン52が形成されている。 On the surface of the resin insulating layer 42 (i.e. the second main surface), in addition to the wiring pattern 52 of the pad 24 is formed. 樹脂絶縁層41,42にはブラインドビアホール導体53,54が形成されている。 Blind via hole conductors 53 and 54 are formed in the resin insulating layers 41 and 42. 上側のブラインドビアホール導体53は、配線パターン34と配線パターン51とを接続導通している。 The upper blind via hole conductor 53 is connected conduction between the wiring patterns 34 and the wiring patterns 51. 下側のブラインドビアホール導体54は、配線パターン35と配線パターン52とを接続導通している。 Lower blind via hole conductor 54 is connected conduction between the wiring patterns 35 and the wiring patterns 52.
【0036】 [0036]
図1に示されるように、上側のソルダーレジスト21の表面上においてダイエリア15の外側となる領域には、電子部品の一種であるチップキャパシタ61を搭載するためのパッド62が複数対配置されている。 As shown in FIG. 1, in a region where the outer side of the die area 15 on the surface of the upper solder resist 21, the pad 62 for mounting the chip capacitor 61 is a type of electronic component is a plurality of pairs arranged there.
【0037】 [0037]
さらに、上側のソルダーレジスト21の表面上にはダム部71が配設されている。 Further, on the surface of the upper solder resist 21 has a dam portion 71 is disposed. 本実施形態のダム部71は、平面視で矩形枠状であって、ダイエリア15を完全に包囲するようなかたちで形成されている。 Dam 71 of the present embodiment is a rectangular frame shape in plan view, and is formed in a manner completely surrounding the die area 15. かかるダム部71は、ソルダーレジスト21を形成している樹脂材料に比較して、アンダーフィル材75をはじきやすい材料からなる。 Such dam portion 71, as compared to the resin material forming the solder resist 21 and a repel material easily underfill material 75. 具体的にいうと、ここでは前記ダム部71は、平均厚さ5μmのシリコーンコート層72からなる。 Specifically, the dam portion 71 Here, a silicone coating layer 72 having an average thickness of 5 [mu] m. シリコーンコート層72の幅は1mmに設定されている。 The width of the silicone coating layer 72 is set to 1 mm.
【0038】 [0038]
そして、図3に示されるように、配線基板11と半導体集積回路チップ16との隙間は、エポキシ樹脂からなるアンダーフィル材75によって封止されるようになっている。 Then, as shown in FIG. 3, the gap between the wiring substrate 11 and the semiconductor integrated circuit chip 16 is adapted to be sealed by underfill material 75 made of epoxy resin.
【0039】 [0039]
次に、本実施形態の配線基板11を製造する手順について説明する。 Next, the procedure for producing the wiring board 11 of this embodiment.
【0040】 [0040]
まず上記構成の配線基板本体12を作製する。 First making wiring board main body 12 having the above structure. 具体的には下記のようにする。 More specifically, to do the following. 即ち、コア基板31の両面に銅箔を貼着した両面銅張積層板を出発材料とし、それにYAGレーザーまたは炭酸ガスレーザーを用いてレーザー加工を行い、両面銅張積層板を貫通する貫通孔を形成する。 That is, a double-sided copper-clad laminate obtained by bonding the copper foil on both surfaces of the core substrate 31 as a starting material, it performs a laser processing using a YAG laser or carbon dioxide laser, a through hole penetrating through the double-sided copper clad laminate Form. 次に、前記貫通孔内面に対する無電銅めっきによりスルーホール導体36を形成した後、銅箔のエッチングにより配線パターン34,35をパターニングする。 Then, after forming a through-hole conductor 36 by electroless copper plating for the through-hole inner surface, patterning the wiring pattern 34, 35 by etching the copper foil. ここでスルーホール導体36を閉塞体37で埋めた後、コア基板31の上面32及び下面33に樹脂絶縁層41,42を形成する。 After filled with a filler 37 through-hole conductors 36 Here, to form the resin insulating layer 41 on the upper surface 32 and lower surface 33 of the core substrate 31. 次に、レーザー加工によって樹脂絶縁層41,42を孔開けし、ブラインドビアホール導体53,54を形成するための盲孔を形成する。 Next, the resin insulating layers 41 and 42 were drilled by laser machining, to form the blind holes to form a blind via hole conductors 53 and 54. さらに、マスクを形成しないで無電解銅めっきを施すことにより、前記盲孔の内部に銅めっきを析出させてブラインドビアホール導体53,54を形成する。 Further, by performing the electroless copper plating without forming a mask, to precipitate a copper plating inside the blind hole to form a blind via hole conductors 53 and 54. このとき樹脂絶縁層41,42の外表面全体にも無電解銅めっきが析出する。 In this case also electroless copper plating on the entire outer surface of the resin insulating layer 41 is deposited. この後、露光及び現像を行って所定パターンのめっきレジストを形成する。 Thereafter, by performing exposure and development to form a plating resist in a predetermined pattern. この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。 After applying electrolytic copper plating as a common electrode electroless copper plating layer in this state, first the resist is dissolved and removed to remove more unwanted electroless copper plating layer by etching. これにより、上側の樹脂絶縁層41の表面上に配線パターン51、ダイパッド23及びパッド62を形成し、下側の樹脂絶縁層42の表面上に配線パターン52及びパッド24を形成する。 Thus, the surface on the wiring pattern 51 of the upper resin insulating layer 41, to form a die pad 23 and the pad 62 to form a wiring pattern 52 and the pads 24 on the surface of the lower resin insulating layer 42.
【0041】 [0041]
そして、上記のように作製された配線基板本体12の上面13(第1主面)及び下面14(第2主面)の表面上に、感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト21,22を形成する。 Then, on the surface of the upper surface 13 of the wiring substrate main body 12 which is prepared as described above (first main surface) and a lower surface 14 (second main surface), it is cured by applying a photosensitive epoxy resin, solder forming a resist 21. 次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト21,22に開口部25,27をパターニングする。 Then, exposure and development in a state in which a predetermined mask is disposed to pattern openings 25 and 27 in the solder resist 21, 22. 次に、過マンガン酸カリウムを含む粗化液を用いて表面粗化処理を行い、ソルダーレジスト21,22の表面を粗面に変える。 Next, the surface roughening treatment using a roughening solution containing potassium permanganate, changing the surface of the solder resist 21 is roughened. このとき、ソルダーレジスト21,22の開口部25,27の内壁面も粗面化される。 At this time, the inner wall surface of the opening 25 and 27 of the solder resist 21 and 22 are roughened.
【0042】 [0042]
次に、開口部25から露出しているダイパッド23及びパッド62の表面、開口部27から露出しているパッド24の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施すことにより、ニッケル−金めっき層26を形成する。 Next, the surface of the die pad 23 and the pad 62 is exposed from the opening 25, the surface of the pad 24 exposed from the opening 27, electroless nickel plating, by sequentially performing electroless gold plating, nickel - forming a gold plating layer 26.
【0043】 [0043]
次に、以下の手順によりダム部形成工程を行う。 Next, the dam portion forming step by the following procedure. まず、ニッケル−金めっきが施された上記配線基板11のソルダーレジスト21の表面にマスク形成用の感光性樹脂材料を塗布し、露光及び現像を行って所定位置に開口部82を有するマスク81を形成する。 First, nickel - a photosensitive resin material for forming a mask is applied to the surface of the solder resist 21 of the wiring substrate 11 Gold Plated, a mask 81 having an opening 82 at a predetermined position by performing exposure and development Form. そして、このようなマスク81を形成した状態でシリコーン樹脂83をスプレーコートした後(図4参照)、乾燥を行う。 Then, after spray coating the silicone resin 83 in a state of forming such a mask 81 (see FIG. 4), and drying. さらに、エッチング等によって前記マスク81を除去すれば、シリコーンコート層72からなるダム部71を得ることができる(図5参照)。 Further, by removing the mask 81 by etching or the like to obtain a dam portion 71 made of silicone-coated layer 72 (see FIG. 5). なお、ソルダーレジスト21の表面にメタルマスクのようなものを単に重ね合わせて前記スプレーコートを行うようにしてもよい。 It is also possible to perform the spray coating simply superposing kind of the metal mask on the surface of the solder resist 21.
【0044】 [0044]
続く第1はんだバンプ形成工程では、上面13側のダイパッド23上のニッケル−金めっき層26上に、はんだバンプ28を形成する。 Subsequent to the first solder bump forming step, nickel on top 13 side of the die pad 23 - on the gold plating layer 26 to form the solder bumps 28. 具体的には、ソルダーレジスト21上に、所定パターンのマスクを載置し、ダイパッド23上にはんだペーストを印刷する。 Specifically, on the solder resist 21, placing a mask having a predetermined pattern, printing a solder paste on the die pad 23. その後、このはんだペーストをリフローして、はんだバンプ28を形成する。 Then reflowing the solder paste to form solder bumps 28. 以上のようにして、本実施形態の配線基板11が完成する。 As described above, the wiring board 11 of this embodiment is completed.
【0045】 [0045]
さらに、この配線基板11のダイエリア15に半導体集積回路チップ16を搭載する。 Furthermore, mounting the semiconductor integrated circuit chip 16 to the die area 15 of the wiring board 11. このとき、配線基板11側のはんだバンプ28と、半導体集積回路チップ16側のバンプ76とを位置合わせしてリフローを行う。 At this time, the wiring board 11 side of the solder bumps 28, reflow by aligning the semiconductor integrated circuit chip 16 side of the bump 76. これにより、はんだバンプ28及びバンプ76同士を接合し、配線基板11側と半導体集積回路チップ16側とを電気的に接続する。 Accordingly, joined to each other solder bumps 28 and the bumps 76, to electrically connect the wiring board 11 side and the semiconductor integrated circuit chip 16 side. さらに、配線基板11と半導体集積回路チップ16との隙間にアンダーフィル材75を充填して硬化処理を行い、前記隙間を樹脂封止する。 Moreover, subjected to curing treatment by filling the underfill material 75 into the gap between the wiring substrate 11 and the semiconductor integrated circuit chip 16, the gap sealed with resin.
【0046】 [0046]
そして、第2はんだバンプ形成工程では、上面13側のパッド62上のニッケル−金めっき層26上にはんだバンプ28を形成し、そのはんだバンプ28上にチップキャパシタ61を搭載してリフローを行う。 Then, in the second solder bump forming step, nickel on the pad 62 of the upper surface 13 side - the bumps 28 solder on the gold plating layer 26 is formed, reflow equipped with a chip capacitor 61 on the solder bumps 28. これにより、チップキャパシタ61の電極とはんだバンプ28とを接合し、配線基板11側とチップキャパシタ61側とを電気的に接続する。 Thus, by joining the electrode and the solder bumps 28 of the chip capacitor 61, to electrically connect the wiring board 11 side and the chip capacitor 61 side. 以上の結果、所望の半導体パッケージ(いわゆるオーガニックパッケージ)が完成する。 As a result, desired semiconductor package (the so-called organic package) is completed.
【0047】 [0047]
従って、本実施形態によれば以下の効果を得ることができる。 Therefore, it is possible to obtain the following effects according to the present embodiment.
【0048】 [0048]
(1)本実施形態の配線基板では、ダイエリア15を包囲するように形成されたシリコーンコート層72からなるダム部71によって、アンダーフィル材75がはじかれる。 (1) In the wiring board of this embodiment, the dam portion 71 made of silicone-coated layer 72 formed so as to surround the die area 15, underfill material 75 is repelled. その結果、アンダーフィル材75の外方への進行が妨げられる結果、アンダーフィル材75の拡がりを有効に阻止することができる。 Consequently, as a result of progression outward of the underfill material 75 is prevented, it is possible to effectively prevent the spread of the underfill material 75. よって、流動性の高いアンダーフィル材75を選択することが可能となり、結果として高密度実装化及び高信頼化を実現することが可能となる。 Therefore, it is possible to select a high fluidity underfill material 75, it becomes possible to realize high-density mounting and high reliability as a result. 勿論、上記の構成によれば、内層における配線の引き回し(即ち配線パターン51の引き回し)が特に困難になることもなく、このことも高密度実装化の実現について寄与している。 Of course, according to the above configuration, it without the routing of wiring in the inner layer (i.e. routing of wiring pattern 51) is particularly difficult, which contributes for the realization of high density mounting is also this. また、上記の構成であればダム枠が要らないので、部品点数の増加及びコスト高を伴うこともない。 Further, since the dam frame with the configuration described above does not need, nor with increased and cost of parts.
【0049】 [0049]
(2)本実施形態の製造方法では、ソルダーレジスト21,22の形成後に、アンダーフィル材75をはじきやすい材料からなるシリコーンコート層72をスプレーコートしてダム部71を形成することを特徴とする。 (2) the manufacturing method of the present embodiment, after the formation of the solder resist 21, the silicone coating layer 72 made of a material susceptible to repel underfill material 75 and forming a dam portion 71 by spray coating . 従って、この製造方法によれば、前記シリコーンコート層72からなるダム部71を比較的簡単にかつ確実に形成することができる。 Therefore, according to this manufacturing method, it is possible to relatively easily and reliably form the dam section 71 consisting of the silicone coating layer 72. また、この製造方法により得られるダム部71は、例えばダム枠を用いた場合に比べて低背となる。 Further, the dam portion 71 obtained by the manufacturing method is, for example, low profile compared with the case of using the dam frame. ゆえに、はんだバンプ28のフラッタニング処理を実施するような際でも、特に支障を来たさないという利点がある。 Thus, there is an advantage that even when such implementing flutter hardening treatment of the solder bumps 28, not particularly disturb.
[第2の実施の形態] Second Embodiment
【0050】 [0050]
次に、本発明を具体化した第2実施形態の配線基板11及びその製造方法を図6〜図8に基づき詳細に説明する。 Next, the wiring board 11 and its manufacturing method of the second embodiment embodying the present invention on the basis of detailed 6-8. ここでは、第1実施形態と相違する部分について述べるとともに、共通する部分については第1実施形態と同じ部材番号を付し、その詳細な説明を省略する。 Here, we describe portions different from the first embodiment, the common parts are denoted by the same numerals as the first embodiment, a detailed description thereof is omitted.
【0051】 [0051]
本実施形態の配線基板11は、図6に示されるように、第1実施形態とは異なる構成のダム部91を有しており、具体的にはソルダーレジスト21の表面上に存在する未粗化部92をダム部91として機能させている。 Wiring board 11 of this embodiment, as shown in FIG. 6, has a different structure of the dam portion 91 and the first embodiment, non crude specifically present on the surface of the solder resist 21 and made to function section 92 as a dam 91.
【0052】 [0052]
次に、本実施形態の配線基板11を製造する手順について説明する。 Next, the procedure for producing the wiring board 11 of this embodiment.
【0053】 [0053]
まず配線基板本体12を作製した後、その上面13(第1主面)及び下面14(第2主面)の表面上に、感光性エポキシ樹脂を用いてソルダーレジスト21,22を形成する。 After initially prepare a wiring substrate main body 12, on the surface of the upper surface 13 (first major surface) and lower surface 14 (second main surface) to form a solder resist 21, 22 using a photosensitive epoxy resin. 次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト21,22に開口部25,27をパターニングする。 Then, exposure and development in a state in which a predetermined mask is disposed to pattern openings 25 and 27 in the solder resist 21, 22.
【0054】 [0054]
次に、以下のような手順でダム部形成工程を実施する。 Next, a dam portion forming step in the following procedure. まず、ソルダーレジスト21の表面にマスク形成用の樹脂材料を塗布した後、露光及び現像を行う。 First, after applying the resin material for forming a mask on the surface of the solder resist 21, is exposed and developed. これにより、ダム部91が形成されるべき位置に対応して矩形枠状のマスク93を形成する(図7参照)。 This forms a rectangular frame-shaped mask 93 corresponding to the positions where the dam portion 91 is formed (see FIG. 7). このマスク93は、ダイエリア15を露出させる略矩形状の開口部95を有している。 The mask 93 has a substantially rectangular opening 95 for exposing the die area 15. そして、過マンガン酸カリウムを含む粗化液を用いて表面粗化処理を行い、ソルダーレジスト21,22の表面における露出部分を粗化部94に変える。 Then, a surface roughening treatment by using a roughening solution containing potassium permanganate, changing the exposed portion of the surface of the solder resist 21, 22 roughened portion 94. このとき、ソルダーレジスト21,22の開口部25,27の内壁面も粗化部94となる。 At this time, the inner wall surface of the opening 25 and 27 of the solder resist 21 is also a roughened portion 94. ただし、マスク93によって覆われている部分については露出しておらず粗化液に晒されないため、未粗化部92のままとなる(図8参照)。 However, since the the portion covered by the mask 93 is not exposed to the roughening solution not exposed, and remains non-roughened portion 92 (see FIG. 8). かかる未粗化部92は後にダム部71として機能する。 Such non-roughened portion 92 functions as a dam portion 71 later. なお、粗化部94の表面粗さRaは0.5μmであり、未粗化部92の表面はほぼ平坦面である。 The surface roughness Ra of the roughened portion 94 is 0.5 [mu] m, the surface of the non-roughened portion 92 is substantially flat surface. その後、マスク93を除去し、未粗化部92を露出させる。 Thereafter, the mask is removed 93 to expose the non-roughened portion 92.
【0055】 [0055]
この後、ニッケル−金めっき工程、第1はんだバンプ形成工程、ダイ付け工程、樹脂封止工程、第2はんだバンプ形成工程を順次行えば、所望の半導体パッケージ(いわゆるオーガニックパッケージ)を完成させることができる。 Thereafter, nickel - gold plating step, a first solder bump forming step, a die attachment process, the resin sealing step, if successively performing the second solder bump forming step, making it possible to complete a desired semiconductor package (the so-called organic package) it can.
【0056】 [0056]
従って、本実施形態によれば以下の効果を得ることができる。 Therefore, it is possible to obtain the following effects according to the present embodiment.
【0057】 [0057]
(1)本実施形態の配線基板11では、ダイエリア15を包囲するように形成された未粗化部92からなるダム部91によって、アンダーフィル材75がはじかれる。 (1) In the wiring board 11 of this embodiment, the dam section 91 made of non-roughened portion 92 formed so as to surround the die area 15, underfill material 75 is repelled. その結果、アンダーフィル材75の外方への進行が妨げられる結果、アンダーフィル材75の拡がりを有効に阻止することができる。 Consequently, as a result of progression outward of the underfill material 75 is prevented, it is possible to effectively prevent the spread of the underfill material 75. よって、流動性の高いアンダーフィル材75を選択することが可能となり、結果として高密度実装化及び高信頼化を実現することが可能となる。 Therefore, it is possible to select a high fluidity underfill material 75, it becomes possible to realize high-density mounting and high reliability as a result. 勿論、上記の構成によれば、内層における配線の引き回し(即ち配線パターン51の引き回し)が特に困難になることもなく、このことも高密度実装化の実現について寄与している。 Of course, according to the above configuration, it without the routing of wiring in the inner layer (i.e. routing of wiring pattern 51) is particularly difficult, which contributes for the realization of high density mounting is also this. また、上記の構成であればダム枠が要らないので、部品点数の増加及びコスト高を伴うこともない。 Further, since the dam frame with the configuration described above does not need, nor with increased and cost of parts.
【0058】 [0058]
(2)また、本実施形態の製造方法では、マスク93配設状態でソルダーレジスト21の表面粗化処理を行って粗化部94及び未粗化部92を形成した後、当該マスク93を除去して未粗化部92を露出させることを特徴とする。 (2) In the manufacturing method of this embodiment, after forming the roughened portion 94 and the non-roughened portion 92 subjected to surface roughening treatment of the solder resist 21 in mask 93 arrangement state, removing the mask 93 characterized thereby to expose the non-roughened portion 92. そして、この製造方法によると、ソルダーレジスト21上への別材料の付着を何ら伴わずに、未粗化部92からなるダム部91を比較的簡単にかつ確実に形成することができる。 Then, according to this manufacturing method, a different material from adhering to the solder resist 21 on without any, can be the dam portion 91 made of non-roughened portion 92 relatively easily and reliably formed. このため、生産性の向上及び低コスト化を達成しやすくなる。 Therefore, it becomes easy to achieve an improvement and cost reduction of the productivity.
[第3の実施の形態] Third Embodiment
【0059】 [0059]
次に、本発明を具体化した第3実施形態の配線基板11及びその製造方法を図9〜図11に基づき詳細に説明する。 Next, the wiring board 11 and its manufacturing method of the third embodiment embodying the present invention will be described in detail with reference to FIGS. 9 to 11. ここでは、第1実施形態と相違する部分について述べるとともに、共通する部分については第1実施形態と同じ部材番号を付し、その詳細な説明を省略する。 Here, we describe portions different from the first embodiment, the common parts are denoted by the same numerals as the first embodiment, a detailed description thereof is omitted.
【0060】 [0060]
本実施形態の配線基板11は、図9に示されるように、第1実施形態とは異なる構成のダム部101を有しており、具体的にはソルダーレジスト21の表面上に存在する親水部102をダム部101として機能させている。 Wiring board 11 of this embodiment, as shown in FIG. 9, the hydrophilic portion has a dam portion 101 having a structure different from that of the first embodiment, specifically present on the surface of the solder resist 21 102 is made to function as a dam portion 101.
【0061】 [0061]
次に、本実施形態の配線基板11を製造する手順について説明する。 Next, the procedure for producing the wiring board 11 of this embodiment.
【0062】 [0062]
まず配線基板本体12を作製した後、その上面13(第1主面)及び下面14(第2主面)の表面上に樹脂によってソルダーレジスト21,22を形成する。 After initially prepare a wiring board main body 12 to form a solder resist 21, 22 by the resin on the upper surface 13 (first major surface) and lower surface 14 on the surface of the (second main surface). ただし、ここではレーザー光の照射により疎水性から親水性に変換可能な樹脂材料を用いる必要があり、本実施形態ではその条件を満たすものとして感光性エポキシ樹脂を使用している。 However, where it is necessary to use a convertible resin material from hydrophobic to hydrophilic by irradiation of laser light, in the present embodiment is used a photosensitive epoxy resin as its condition is satisfied.
【0063】 [0063]
次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト21,22に開口部25,27をパターニングする。 Then, exposure and development in a state in which a predetermined mask is disposed to pattern openings 25 and 27 in the solder resist 21, 22. そして、表面粗化処理及びニッケル−金めっきを行う。 The surface roughening treatment and nickel - performing gold plating.
【0064】 [0064]
続くダム部形成工程では、ソルダーレジスト21の表面上にレーザー光105を選択的に照射することにより、ダム部101として機能する親水部102を形成する(図10,図11参照)。 In the subsequent dam portion forming step, by selectively irradiating the laser beam 105 on the surface of the solder resist 21, to form the hydrophilic portion 102 serving as a dam portion 101 (see FIGS. 10 and 11). かかる親水部102は、ダイエリア15に対応して形成された疎水部103を包囲する。 Such hydrophilic portion 102, surrounding the hydrophobic portion 103 formed to correspond to the die area 15. 親水部102の外側の領域も疎水部103となっている。 Outer area of ​​the hydrophilic portion 102 also has a hydrophobic portion 103. そして、親水部102は前記アンダーフィル材75に対する濡れ性が相対的に低く、アンダーフィル材75をはじきやすい性質がある。 The hydrophilic portion 102 the wettability to the underfill material 75 is relatively low, there is a repelling property of easily underfill material 75. 一方、疎水部103(親油部)は前記アンダーフィル材75に対する濡れ性が相対的に高く、アンダーフィル材75をはじきにくい性質がある。 On the other hand, the hydrophobic portion 103 (lipophilic portion) is the relatively high wettability to the underfill material 75, there is little aptitude to repel underfill material 75.
【0065】 [0065]
この後、第1はんだバンプ形成工程、ダイ付け工程、樹脂封止工程、第2はんだバンプ形成工程を順次行えば、所望の半導体パッケージ(いわゆるオーガニックパッケージ)を完成させることができる。 Thereafter, the first solder bump forming step, a die attachment process, the resin sealing step, if successively performing the second solder bump forming step, it is possible to complete the desired semiconductor package (the so-called organic package).
【0066】 [0066]
従って、本実施形態によれば以下の効果を得ることができる。 Therefore, it is possible to obtain the following effects according to the present embodiment.
【0067】 [0067]
(1)本実施形態の配線基板11では、ダイエリア15を包囲するように形成された親水部102からなるダム部101によって、アンダーフィル材75がはじかれる。 (1) In the wiring board 11 of this embodiment, the dam 101 made of a hydrophilic portion 102 formed so as to surround the die area 15, underfill material 75 is repelled. その結果、アンダーフィル材75の外方への進行が妨げられる結果、アンダーフィル材75の拡がりを有効に阻止することができる。 Consequently, as a result of progression outward of the underfill material 75 is prevented, it is possible to effectively prevent the spread of the underfill material 75. よって、流動性の高いアンダーフィル材75を選択することが可能となり、結果として高密度実装化及び高信頼化を実現することが可能となる。 Therefore, it is possible to select a high fluidity underfill material 75, it becomes possible to realize high-density mounting and high reliability as a result. 勿論、上記の構成によれば、内層における配線の引き回し(即ち配線パターン51の引き回し)が特に困難になることもなく、このことも高密度実装化の実現について寄与している。 Of course, according to the above configuration, it without the routing of wiring in the inner layer (i.e. routing of wiring pattern 51) is particularly difficult, which contributes for the realization of high density mounting is also this. また、上記の構成であればダム枠が要らないので、部品点数の増加及びコスト高を伴うこともない。 Further, since the dam frame with the configuration described above does not need, nor with increased and cost of parts.
【0068】 [0068]
(2)本実施形態の製造方法では、レーザー光105の照射により疎水性から親水性に変換可能な樹脂材料を用いてソルダーレジスト21を形成している。 In (2) the production method of the present embodiment forms a solder resist 21 by using a convertible resin material from hydrophobic to hydrophilic by irradiation with the laser beam 105. そして、前記ソルダーレジスト21の表面上にレーザー光105を照射することにより、ダム部71として機能する親水部102を形成している。 Then, by irradiating a laser beam 105 on the surface of the solder resist 21, and forms a hydrophilic portion 102 which functions as a dam 71. 従って、レーザー光105が照射された部位の表面を選択的に改質することができる。 Therefore, it is possible to selectively modify the surface of the site where the laser beam 105 is irradiated. ゆえに、ソルダーレジスト21上への別材料の付着を何ら伴わずに、親水部102からなるダム部101を比較的簡単にかつ確実に形成することができる。 Thus, another material from adhering to the solder resist 21 on without any, it can be relatively easily and reliably form the dam 101 made of hydrophilic unit 102. このため、生産性の向上及び低コスト化を達成しやすくなる。 Therefore, it becomes easy to achieve an improvement and cost reduction of the productivity.
【0069】 [0069]
なお、本発明の実施形態は以下のように変更してもよい。 The embodiments of the present invention may be modified as follows.
【0070】 [0070]
・第1実施形態ではシリコーンコート層72の塗布形成を、ニッケル−金めっき工程後かつ第1はんだバンプ形成工程前にて実施していたが、これを第1はんだバンプ形成工程後に実施してもよく、あるいはニッケル−金めっき工程前に実施してもよい。 - a coating formed of silicone-coated layer 72 in the first embodiment, nickel - and after the gold plating step had been performed by the first solder bump forming step before, be carried out which after the first solder bump forming step well, or nickel - it may be carried out before the gold plating process. 同じく、第3実施形態では表面改質による親水部102の形成を、ニッケル−金めっき工程後かつ第1はんだバンプ形成工程前にて実施していたが、これを第1はんだバンプ形成工程後に実施してもよく、あるいはニッケル−金めっき工程前に実施してもよい。 Similarly, the formation of the hydrophilic portion 102 by surface modification in the third embodiment, a nickel - after gold plating step and had been implemented in the first solder bump forming step before, this is done after the first solder bump forming step it may be, or nickel - may be carried out before the gold plating process.
【0071】 [0071]
・第2実施形態では、マスク93をソルダーレジスト21の表面上に設けて粗化処理を行っていたが、このようなマスク93を設けることなしに粗化部94及び未粗化部92の形成を行っても構わない。 · In the second embodiment, has been performed roughening treatment by providing a mask 93 on the surface of the solder resist 21, the formation of the roughened portion 94 and the non-roughened portion 92 without providing such a mask 93 it may be carried out.
【0072】 [0072]
・第3実施形態では、ソルダーレジスト21の表面上にレーザー光105を照射することにより疎水部103を親水部102に改質しているが、この方法とは別の方法を採用してもよい。 - In the third embodiment, although modified hydrophobic portion 103 to the hydrophilic portion 102 by irradiating a laser beam 105 onto the surface of the solder resist 21 may be adopted a different way than the method . 例えば、薬剤処理によりソルダーレジスト21の表面の改質を行ってもよい。 For example, it may be subjected to modification of the surface of the solder resist 21 by drug treatment.
【0073】 [0073]
・ダム部71,91,101は必ずしも図1のように幅狭に形成する必要はなく、例えば図12のように幅広に形成してもよい。 Dam unit 71,91,101 is not always necessary to form the narrow as in FIG. 1, it may be formed so wide as shown in Figure 12, for example. つまり、ダム部71,91,101を、ダイエリア15(電子部品搭載領域)を除き、それよりも外周側となる領域のほぼ全域にわたって形成してもよい。 In other words, the dam portion 71,91,101, die area 15 except for (electronic component mounting region) may be formed over almost the entire area to be the outer peripheral side thereof.
【0074】 [0074]
・例えば、第2実施形態のごとく未粗化部92及び粗化部94を形成するとともに、さらにその未粗化部92にレーザー光105を照射して、当該未粗化部92を第3実施形態のごとく親水部102とすることも可能である。 - For example, to form a Miara unit 92 and the roughened portion 94 as in the second embodiment, further to the non-roughened portion 92 is irradiated with a laser beam 105, the non-roughened portion 92 Third Embodiment it is also possible to hydrophilic portions 102 as in the embodiment. このような構成によれば、未粗化部92の配設及び親水部102の配設による相乗効果が期待でき、アンダーフィル材の拡がりをいっそう有効に阻止することができる。 According to this structure, a synergistic effect of the arrangement of the arrangement and the hydrophilic portion 102 of the non-roughened portion 92 can be expected, the spread of the underfill material can be more effectively prevented.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】第1実施形態の配線基板の概略平面図。 1 is a schematic plan view of a wiring board of the first embodiment.
【図2】配線基板の概略側面図。 2 is a schematic side view of a wiring board.
【図3】半導体集積回路チップの実装及びアンダーフィル材による樹脂封止をした状態の配線基板の断面図。 3 is a cross-sectional view of a wiring board in a state in which the resin sealing by a semiconductor integrated circuit chip mounted and underfill materials.
【図4】ダム部の形成方法を説明するための配線基板の要部拡大断面図。 [4] enlarged sectional view of a wiring substrate for explaining the method of forming the dam portion.
【図5】ダム部の形成方法を説明するための配線基板の要部拡大断面図。 [5] enlarged sectional view of a wiring substrate for explaining the method of forming the dam portion.
【図6】第2実施形態において半導体集積回路チップの実装及びアンダーフィル材による樹脂封止をした状態の配線基板の断面図。 6 is a cross-sectional view of a wiring board in a state in which the resin sealing by mounting and underfill material of a semiconductor integrated circuit chip in the second embodiment.
【図7】ダム部の形成方法を説明するための配線基板の要部拡大断面図。 7 enlarged sectional view of a wiring substrate for explaining the method of forming the dam portion.
【図8】ダム部の形成方法を説明するための配線基板の要部拡大断面図。 8 enlarged sectional view of a wiring substrate for explaining the method of forming the dam portion.
【図9】第3実施形態において半導体集積回路チップの実装及びアンダーフィル材による樹脂封止をした状態の配線基板の断面図。 FIG. 9 is a cross-sectional view of a wiring board in a state in which the resin sealing by a semiconductor integrated circuit chip mounted and the under-fill material in the third embodiment.
【図10】ダム部の形成方法を説明するための配線基板の要部拡大断面図。 [10] enlarged sectional view of a wiring substrate for explaining the method of forming the dam portion.
【図11】ダム部の形成方法を説明するための配線基板の要部拡大断面図。 11 enlarged sectional view of a wiring substrate for explaining the method of forming the dam portion.
【図12】別例の配線基板の概略平面図。 Figure 12 is a schematic plan view of a wiring board in another example.
【符号の説明】 DESCRIPTION OF SYMBOLS
11…配線基板12…配線基板本体13…第1主面としての上面14…第2主面としての下面15…電子部品搭載領域としてのダイエリア16…電子部品としての半導体集積回路チップ21,22…ソルダーレジスト23…パッドとしてのダイパッド71,91,101…ダム部72…(シリコーン)コート層75…アンダーフィル材92…未粗化部93…マスク94…粗化部95…開口部103…疎水部102…親水部105…レーザー光 11 ... wiring board 12 ... wiring board main body 13 ... semiconductor integrated circuit chips 21 and 22 as the die area 16 ... electronic components as the lower surface 15 ... electronic component mounting region as the upper surface 14 ... second main surface of the first main surface ... solder resist 23 ... die pad 71,91,101 ... dam 72 ... (silicone) coated layer 75 ... underfill material 92 ... non-roughened portion 93 ... mask 94 ... roughened portion 95 ... opening 103 ... hydrophobicity as pad part 102 ... hydrophilic portion 105 ... laser beam

Claims (7)

  1. 第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、 A wiring substrate main body having a first major surface and second major surface, at least one of said first main surface and the second major surface, the electronic component mounting region where the electronic components are mounted is set and that it is,
    前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、 A plurality of pads, wherein arranged in the electronic component mounting region, the electronic component is connected,
    前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、 Covering at least one of said first main surface and the second major surface, a solder resist having an opening exposing the pad,
    前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上に形成されたダム部と、そのダム部は前記電子部品と前記ソルダーレジストとの間の隙間を埋めるアンダーフィル材をはじきやすい性質を有することとを備えたことを特徴とする配線基板。 With surrounding the electronic component mounting region, and a dam portion that is formed on the surface of the solder resist, a property of easily repel underfill material to fill the interstices between the dam section and the electronic component and the solder resist wiring board, characterized in that a have.
  2. 前記ダム部は、前記ソルダーレジストを形成している樹脂材料に比較して、前記アンダーフィル材をはじきやすい材料からなるコート層であることを特徴とする請求項1に記載の配線基板。 The dam portion, the wiring substrate according to claim 1, wherein the solder resist in comparison with the form to have a resin material, and said a coating layer made of the underfill material repelling material easy.
  3. 前記ソルダーレジストは、その表面に、前記電子部品搭載領域に対応して形成された粗化部と、前記粗化部を包囲するように形成されかつ前記ダム部として機能する未粗化部とを有することを特徴とする請求項1に記載の配線基板。 The solder resist on the surface thereof, a roughened portion formed corresponding to the electronic component mounting region, and a non-roughened portion functioning as formed and the dam portion so as to surround the roughened portion the wiring board according to claim 1, characterized in that it has.
  4. 前記ソルダーレジストは、その表面に、前記電子部品搭載領域に対応して形成された疎水部と、前記疎水部を包囲するように形成されかつ前記ダム部として機能する親水部とを有することを特徴とする請求項1に記載の配線基板。 The solder resist, characterized by having on its surface, and a hydrophobic portion formed to correspond to the electronic component mounting region, and a hydrophilic portion which functions as formed and the dam portion so as to surround the hydrophobic portion the wiring board according to claim 1,.
  5. 請求項2に記載の配線基板の製造方法であって、 A method of manufacturing a wiring board according to claim 2,
    前記ソルダーレジストを形成する工程と、 A step of forming the solder resist,
    前記ソルダーレジストの表面上に、前記ソルダーレジストを形成している樹脂材料に比較して、前記アンダーフィル材をはじきやすい材料からなるコート層を塗布することにより、前記ダム部を形成する工程とを含むことを特徴とする配線基板の製造方法。 On the surface of the solder resist, the compared to the resin material forming the solder resist, by applying a coating layer comprising the underfill material easily repels material, and forming the dam portion method for manufacturing a wiring board, which comprises.
  6. 請求項3に記載の配線基板の製造方法であって、 A method of manufacturing a wiring board according to claim 3,
    前記ソルダーレジストを形成する工程と、 A step of forming the solder resist,
    前記電子部品搭載領域を露出させる開口部を有するマスクを前記ソルダーレジストの表面上に設け、この状態で粗化処理を行うことにより、前記粗化部及び未粗化部を形成する工程と、 Provided a mask having an opening exposing the electronic component mounting region on the surface of the solder resist, by performing the roughening process in this state, a step of forming the roughened portion and non-roughened portion,
    前記マスクを除去して前記未粗化部を露出させる工程とを含むことを特徴とする配線基板の製造方法。 Method for manufacturing a wiring board, which comprises a step of exposing the non-roughened portion by removing the mask.
  7. 請求項4に記載の配線基板の製造方法であって、 A method of manufacturing a wiring board according to claim 4,
    レーザー光の照射により疎水性から親水性に変換可能な樹脂材料を用いて、前記ソルダーレジストを形成する工程と、 A step of using a convertible resin material from hydrophobic to hydrophilic, to form the solder resist by the irradiation of the laser beam,
    前記ソルダーレジストの表面上にレーザー光を照射することにより、前記ダム部として機能する前記親水部を形成する工程とを含むことを特徴とする配線基板の製造方法。 Wherein by irradiating a laser beam onto the surface of the solder resist, a manufacturing method of a wiring board which comprises a step of forming the hydrophilic portion that functions as the dam portion.
JP2002346721A 2002-11-29 Pending JP2004179578A5 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002346721A JP2004179578A5 (en) 2002-11-29

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002346721A JP2004179578A5 (en) 2002-11-29

Publications (2)

Publication Number Publication Date
JP2004179578A true true JP2004179578A (en) 2004-06-24
JP2004179578A5 true JP2004179578A5 (en) 2005-09-08

Family

ID=

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147652A (en) * 2004-11-16 2006-06-08 Toshiba Corp Module board and disc device
JP2006332115A (en) * 2005-05-23 2006-12-07 Ngk Spark Plug Co Ltd Coreless wiring board and its production process
WO2007004658A1 (en) * 2005-06-30 2007-01-11 Ibiden Co., Ltd. Printed wiring board
WO2007004657A1 (en) * 2005-06-30 2007-01-11 Ibiden Co., Ltd. Printed wiring board
JP2008028115A (en) * 2006-07-20 2008-02-07 Seiko Epson Corp Semiconductor device, manufacturing method thereof, and wiring board
JP2008252016A (en) * 2007-03-30 2008-10-16 Sanyo Electric Co Ltd Substrate and manufacturing method therefor, and circuit device and manufacturing method therefor
WO2009048097A1 (en) * 2007-10-10 2009-04-16 Nec Corporation Semiconductor device
JP2010087524A (en) * 2009-12-11 2010-04-15 Ngk Spark Plug Co Ltd Method of manufacturing wiring substrate
JP2010118469A (en) * 2008-11-12 2010-05-27 Fujitsu Ltd Semiconductor device and method of manufacturing the same
JP2010534410A (en) * 2007-07-23 2010-11-04 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ The method for coating the two members to be mixed by a solder material
KR101019151B1 (en) * 2008-06-02 2011-03-04 삼성전기주식회사 Printed Circuit Board and Manufacturing Method Thereof
JP2011096755A (en) * 2009-10-28 2011-05-12 Kyocera Corp Substrate for mounting electronic component
US8198546B2 (en) 2005-05-23 2012-06-12 Ibiden Co., Ltd. Printed wiring board
US20120164791A1 (en) * 2010-12-27 2012-06-28 Samsung Electro-Mechanics Co., Ltd. Substrate for semiconductor package and method for manufacturing the same
KR101197656B1 (en) 2009-12-07 2012-11-07 후지쯔 세미컨덕터 가부시키가이샤 Semiconductor device and manufacturing method thereof
WO2013171965A1 (en) * 2012-05-16 2013-11-21 日本特殊陶業株式会社 Wiring board
JP2014036183A (en) * 2012-08-10 2014-02-24 Dainippon Printing Co Ltd Method for manufacturing electronic component mounting board
JP2014044979A (en) * 2012-08-24 2014-03-13 Ngk Spark Plug Co Ltd Wiring board
JP2014049533A (en) * 2012-08-30 2014-03-17 Toppan Printing Co Ltd Method for manufacturing semiconductor package
JP2014089996A (en) * 2012-10-29 2014-05-15 Ngk Spark Plug Co Ltd Wiring board
US9195003B2 (en) 2012-09-21 2015-11-24 Fujitsu Limited Optical unit in which optical element is mounted on base having optical wave guide and method of manufacturing the same
US9905491B1 (en) 2013-09-27 2018-02-27 STATS ChipPAC Pte. Ltd. Interposer substrate designs for semiconductor packages

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147652A (en) * 2004-11-16 2006-06-08 Toshiba Corp Module board and disc device
JP2006332115A (en) * 2005-05-23 2006-12-07 Ngk Spark Plug Co Ltd Coreless wiring board and its production process
JP4538373B2 (en) * 2005-05-23 2010-09-08 日本特殊陶業株式会社 Method of manufacturing a coreless wiring board, and a manufacturing method of an electronic apparatus having the coreless wiring board
US8198546B2 (en) 2005-05-23 2012-06-12 Ibiden Co., Ltd. Printed wiring board
CN101826496B (en) * 2005-05-23 2015-03-18 揖斐电株式会社 Printed wiring board and manufacturing method thereof
US8022314B2 (en) 2005-06-30 2011-09-20 Ibiden Co., Ltd. Printed wiring board
US8003897B2 (en) 2005-06-30 2011-08-23 Ibiden Co., Ltd. Printed wiring board
US8832935B2 (en) 2005-06-30 2014-09-16 Ibiden Co., Ltd. Method of manufacturing a printed wiring board
US7714233B2 (en) 2005-06-30 2010-05-11 Ibiden Co., Ltd. Printed wiring board
US8624132B2 (en) 2005-06-30 2014-01-07 Ibiden Co., Ltd. Printed wiring board
WO2007004657A1 (en) * 2005-06-30 2007-01-11 Ibiden Co., Ltd. Printed wiring board
WO2007004658A1 (en) * 2005-06-30 2007-01-11 Ibiden Co., Ltd. Printed wiring board
JP5021473B2 (en) * 2005-06-30 2012-09-05 イビデン株式会社 Method for manufacturing a printed wiring board
JP5021472B2 (en) * 2005-06-30 2012-09-05 イビデン株式会社 Method for manufacturing a printed wiring board
US8017875B2 (en) 2005-06-30 2011-09-13 Ibiden Co., Ltd. Printed wiring board
JP2008028115A (en) * 2006-07-20 2008-02-07 Seiko Epson Corp Semiconductor device, manufacturing method thereof, and wiring board
US8258409B2 (en) 2007-03-30 2012-09-04 Sanyo Electric Co., Ltd. Circuit board and circuit device
JP4498378B2 (en) * 2007-03-30 2010-07-07 三洋電機株式会社 Substrate and a manufacturing method thereof, the circuit device and manufacturing method thereof
JP2008252016A (en) * 2007-03-30 2008-10-16 Sanyo Electric Co Ltd Substrate and manufacturing method therefor, and circuit device and manufacturing method therefor
JP2010534410A (en) * 2007-07-23 2010-11-04 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ The method for coating the two members to be mixed by a solder material
US8373284B2 (en) 2007-10-10 2013-02-12 Nec Corporation Semiconductor device
JP5446867B2 (en) * 2007-10-10 2014-03-19 日本電気株式会社 Semiconductor device
WO2009048097A1 (en) * 2007-10-10 2009-04-16 Nec Corporation Semiconductor device
CN101821842B (en) 2007-10-10 2013-07-24 日本电气株式会社 The semiconductor device
KR101019151B1 (en) * 2008-06-02 2011-03-04 삼성전기주식회사 Printed Circuit Board and Manufacturing Method Thereof
JP2010118469A (en) * 2008-11-12 2010-05-27 Fujitsu Ltd Semiconductor device and method of manufacturing the same
JP2011096755A (en) * 2009-10-28 2011-05-12 Kyocera Corp Substrate for mounting electronic component
KR101197656B1 (en) 2009-12-07 2012-11-07 후지쯔 세미컨덕터 가부시키가이샤 Semiconductor device and manufacturing method thereof
JP4542201B2 (en) * 2009-12-11 2010-09-08 日本特殊陶業株式会社 Manufacturing method of a coreless wiring board
JP2010087524A (en) * 2009-12-11 2010-04-15 Ngk Spark Plug Co Ltd Method of manufacturing wiring substrate
US20120164791A1 (en) * 2010-12-27 2012-06-28 Samsung Electro-Mechanics Co., Ltd. Substrate for semiconductor package and method for manufacturing the same
JP2013239604A (en) * 2012-05-16 2013-11-28 Ngk Spark Plug Co Ltd Wiring board
US9179552B2 (en) 2012-05-16 2015-11-03 Nrk Spark Plug Co., Ltd. Wiring board
KR101523478B1 (en) * 2012-05-16 2015-05-27 니혼도꾸슈도교 가부시키가이샤 Wiring board
CN103733739A (en) * 2012-05-16 2014-04-16 日本特殊陶业株式会社 Wiring board
WO2013171965A1 (en) * 2012-05-16 2013-11-21 日本特殊陶業株式会社 Wiring board
JP2014036183A (en) * 2012-08-10 2014-02-24 Dainippon Printing Co Ltd Method for manufacturing electronic component mounting board
JP2014044979A (en) * 2012-08-24 2014-03-13 Ngk Spark Plug Co Ltd Wiring board
JP2014049533A (en) * 2012-08-30 2014-03-17 Toppan Printing Co Ltd Method for manufacturing semiconductor package
US9195003B2 (en) 2012-09-21 2015-11-24 Fujitsu Limited Optical unit in which optical element is mounted on base having optical wave guide and method of manufacturing the same
JP2014089996A (en) * 2012-10-29 2014-05-15 Ngk Spark Plug Co Ltd Wiring board
US9905491B1 (en) 2013-09-27 2018-02-27 STATS ChipPAC Pte. Ltd. Interposer substrate designs for semiconductor packages

Similar Documents

Publication Publication Date Title
US5173844A (en) Integrated circuit device having a metal substrate
US6107683A (en) Sequentially built integrated circuit package
US5260518A (en) Multilayer circuit board for mounting ICs and method of manufacturing the same
US6281448B1 (en) Printed circuit board and electronic components
US5976393A (en) Method of manufacturing multilayer circuit substrate
US20050048759A1 (en) Method for fabricating thermally enhanced semiconductor device
US20070281394A1 (en) Method for manufacturing wiring board
US20080296056A1 (en) Printed circuit board, production method therefor, electronic-component carrier board using printed circuit board, and production method therefor
US20080277776A1 (en) Substrate and multilayer circuit board
US6759318B1 (en) Translation pad flip chip (TPFC) method for improving micro bump pitch IC substrate structure and manufacturing process
US20080188037A1 (en) Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
US20090140415A1 (en) Combination substrate
US20060145328A1 (en) Three dimensional package structure with semiconductor chip embedded in substrate and method for fabricating the same
US7028400B1 (en) Integrated circuit substrate having laser-exposed terminals
US5744758A (en) Multilayer circuit board and process of production thereof
US20030196833A1 (en) Multilayer printed circuit board and method of manufacturing multilayer printed circuit board
JP2005011874A (en) Module with built-in semiconductor and its manufacturing method
US20090174081A1 (en) Combination substrate
US20010004134A1 (en) Electronic device and method of producing same
JPH07283538A (en) Manufacture of multilayered printed wiring board
JPH09321408A (en) High density mounting structure of electronic circuit board
US20080099911A1 (en) Multilayer wiring substrate mounted with electronic component and method for manufacturing the same
US20110304016A1 (en) Wiring board, method of manufacturing the same, and semiconductor device
US20040112633A1 (en) Electronic device module
JPH11163207A (en) Manufacture of semiconductor chip mounting substrate and semiconductor device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050310

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050310

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070502

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071003