JP2004165222A

JP2004165222A - Method of manufacturing semiconductor device

Info

Publication number: JP2004165222A
Application number: JP2002326048A
Authority: JP
Inventors: Akihiro Yamamoto; 明広山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-11-08
Filing date: 2002-11-08
Publication date: 2004-06-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing semiconductor device which can prevent a problem in the dual damascene process that, when an SiN film is formed on the wiring including copper hillock, it is formed in unequal thickness, giving a physical and chemical damage resulting from break of SiN film during the process to the wiring. <P>SOLUTION: The annealing is conducted, after formation of a first wiring 25 as the underlayer wiring, to intentionally generate a copper hillock 26 and it is then removed by the polishing of the CMP method. Thereafter, an SiN film 27 is formed in order to prevent generation of copper hillock, acquire the SiN film 27 in the uniform thickness, prevent break of the SiN film 27 in the process, and suppress the physical and chemical damage for the first wiring 25 to the minimum degree. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に配線材料として銅を用いたデュアルダマシンプロセスの改良を図ったものに関する。
【０００２】
【従来の技術】
近年、配線抵抗を低くするために、配線材料として銅を用いた半導体装置が求められている。特に銅配線を有する半導体装置の製造方法としてデュアルダマシンプロセスが用いられている。
【０００３】
デュアルダマシンプロセスは、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の主導電層を堆積し、さらに、その主導電層を、例えば、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：化学的機械的研磨）法等によって配線溝および接続孔内のみに残されるように研磨することにより、配線溝および接続孔内に埋め込み配線を形成するものである。
【０００４】
以下、この従来例による半導体装置の製造方法について、図面を参照しながら説明する。
図８は従来例における半導体装置の製造方法の工程断面図を示す。この従来の半導体装置の製造方法は、図８（ａ）ないし（ｋ）の各工程からなる。
【０００５】
図９は従来例における半導体装置の製造方法の工程を示すフローチャートであり、図８の工程断面図の（ａ）ないし（ｋ）の工程に対応する処理工程９０１ないし９１２を示している。
【０００６】
図８において、１は半導体基板、２は半導体基板１上に形成された絶縁膜、３は絶縁膜２の表面に形成された第１配線溝、４は第１配線溝３内を含む絶縁膜２の表面を覆うように形成された銅膜、５は第１配線溝３内に形成された第１配線、６は第１配線５上を含む絶縁膜上２に形成されたＳｉＮ膜、７はＳｉＮ膜６上に形成された絶縁膜、８は銅膜５から発生した銅ヒロックであり、ＳｉＮ膜６中に侵入している。９は絶縁膜７上に形成されたヴィア形状形成用フォトレジストマスク、１０はＳｉＮ膜６及び絶縁膜７に形成されたヴィア形状、１１は絶縁膜７上に形成された第２配線溝形成用フォトレジストマスク、１２は第１配線５の表面に発生したボイド、１３は絶縁膜７の表面に形成された第２配線溝、１４は第１配線５に発生した侵食部、１５はヴィア形状１０底面の第１配線５の露出部を覆うとともにヴィア形状１０内を充填するように絶縁膜７上に形成された銅膜、１６は絶縁膜７内に形成されたヴィア、１７は絶縁膜７の第２配線溝１３内に形成された第２配線である。
【０００７】
以下、図８の各工程断面図について説明する。
図８（ａ）は半導体基板１上に絶縁膜２を形成し、絶縁膜２の表面に第１配線溝３を形成した直後の工程断面図である。この段階は図９の処理工程９０１に対応する。
【０００８】
図８（ｂ）はスパッタリング法及びメッキ法により第１配線溝３内を含む絶縁膜２の表面全面に銅膜４を形成した直後の工程断面図である。この段階は図９の処理工程９０２に対応する。
【０００９】
図８（ｃ）はＣＭＰ法により銅膜４及び絶縁膜２を研磨、平坦化し、洗浄し、絶縁膜２と表面が同一となるように第１配線５を形成した直後の工程断面図である。この段階は図９の処理工程９０３に対応する。
【００１０】
図８（ｄ）は第１配線５上を含む絶縁膜２上に、ＣＶＤ法によりＳｉＮ膜６及び絶縁膜７をこの順で形成した直後の工程断面図であり、第１配線５からＳｉＮ膜６中へ銅ヒロック８が侵入している。この段階は図９の処理工程９０４および９０５に対応する。
【００１１】
図８（ｅ）はリソグラフィ法により絶縁膜７上にヴィア形状形成用フォトレジストマスク９を形成した直後の工程断面図である。この段階は図９の処理工程９０６に対応する。
【００１２】
図８（ｆ）はフォトレジストマスク９を用いたドライエッチング法によりＳｉＮ膜６及び絶縁膜７にヴィア形状１０を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク９を除去した直後の工程断面図である。この段階は図９の処理工程９０７に対応する。
【００１３】
図８（ｇ）はリソグラフィ法により、絶縁膜７上に開口を有する第２配線溝形成用フォトレジストマスク１１を形成した直後の工程断面図である。フォトレジストマスク１１はヴィア形状１０を含む領域に開口を有しており、第１配線５中にはボイド１２が発生している。この段階は図９の処理工程９０８に対応する。
【００１４】
図８（ｈ）はフォトレジストマスク１１を用いたドライエッチング法によりヴィア形状１０の上部を含む絶縁膜７の表面の一部に第２配線溝１３を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク１１を除去した直後の工程断面図である。この段階は図９の処理工程９０９に対応する。
【００１５】
図８（ｉ）はドライエッチング法によりＳｉＮ膜６をエッチングし、洗浄した直後の工程断面図である。第１銅配線５中には侵食部１４が形成されている。この段階は図９の処理工程９１０に対応する。
【００１６】
図８（ｊ）はスパッタリング法及びメッキ法によりヴィア形状１０内および第１銅配線５の露出した表面および第２配線溝１３内を含む絶縁膜７上全面に銅膜１５を形成した直後の工程断面図である。この段階は図９の処理工程９１１に対応する。
【００１７】
図８（ｋ）はＣＭＰ法により銅膜１５及び絶縁膜７を研磨、平坦化し、洗浄し、ヴィア形状１０内を銅膜により充填したヴィア１６と、絶縁膜７と表面が同一の第２配線１７とを形成した直後の工程断面図である。この段階は図９の処理工程９１２に対応する。
【００１８】
従来の半導体装置の製造方法は以上のような工程を有しており、配線材料として銅を用いた配線を形成することができ、配線の低抵抗化を実現した半導体装置を製造することができる。
【００１９】
この従来方法においては、絶縁膜に形成された溝などの内部に導電膜を埋め込んだ後、絶縁膜上の不要な導電膜を除去するダマシン法を用いて第１銅配線を形成し、その後、ダマシン法と同様の工程によりヴィアおよび配線を同時に形成するデュアルダマシン法によりヴィア及び第２銅配線を形成している。
【００２０】
このようにダマシン法を用いて第１銅配線を形成する点を示すものとして、例えば特許文献１がある。また、ダマシン法を用いて第１銅配線を形成した後、デュアルダマシン法によりヴィア及び第２銅配線を形成する点を示すものとして、例えば特許文献２がある。
【００２１】
【特許文献１】
特開２００１−５３０７６号公報（第４頁、第８−９頁、第７図、第８図、第１０図）
【特許文献２】
特開２００１−２９１７２０号公報（第４頁、第１０頁、第２４頁−第２５頁、第４図、第６６図−第７７図）
【００２２】
【発明が解決しようとする課題】
しかしながら、上記従来例では、第１配線５からＳｉＮ膜６中へ銅ヒロック８が侵入することにより（図８（ｅ）参照）、部分的にＳｉＮ膜６が薄膜化し、後の工程であるヴィア形状１０を形成するためのドライエッチング工程（図８（ｆ）参照）から、ヴィア形状１０底部のＳｉＮ膜６を除去するためのドライエッチング工程前までの工程を経る間にＳｉＮ膜６の薄膜化した部分が破れ、第１配線５が部分的に露出し、第１配線５に意図せぬダメージが与えられ、ボイド１２を発生させ（図８（ｇ）参照）、それを基点として第１配線５に侵食部１４を発生させてしまう（図８（ｉ）参照）。
【００２３】
その後、ヴィア１６と第２配線１７とを形成すれば（図８（ｋ）参照）、半導体装置の製造方法としての一連の工程は終了する。しかしながら、このような従来方法で製造した半導体装置では、第１配線５と第２配線１７との間にヴィア１６を介する電流を通電させたとき、ヴィア抵抗の異常な上昇や断線などの信頼性不良を発生させてしまうおそれがある。
【００２４】
本発明は上記の課題に鑑みてなされたもので、第１配線５への工程中のダメージを極力低減し、ヴィア抵抗の異常な上昇や配線の信頼性不良を防ぐことが可能な半導体装置を製造できる半導体装置の製造方法を提供することを目的としている。
【００２５】
【課題を解決するための手段】
この課題を達成するために、本発明の請求項１に係る半導体装置の製造方法においては、半導体基板上に第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する処理と、前記第１の配線上を含む前記半導体基板上に絶縁膜を形成し、該絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込むようにしたものである。
【００２６】
本発明では、第１の配線形成後に、意図的にヒロックを発生させる工程を追加し、さらに発生したヒロックを研磨除去する。このため、その後の絶縁膜を形成する工程でヒロックが発生することはなく、絶縁膜下にバリア層を形成しておく場合に、バリア層を均一な膜厚に形成することができ、その後の工程でバリア層が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００２７】
本発明の請求項２に係る半導体装置の製造方法においては、半導体基板上に形成した第１の絶縁膜に、該絶縁膜と表面が同一になるように埋め込まれた第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する工程と、前記第１の配線上を含む前記半導体基板上に第２の絶縁膜を形成し、該第２の絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込み、研磨により不要な配線材料膜を除去してヴィアおよび第２の配線を形成する工程とを含むようにしたものである。
【００２８】
本発明では、第１の配線形成後に、意図的にヒロックを発生させる工程を追加し、さらに発生したヒロックを研磨除去する。このため、その後の絶縁膜を形成する工程でヒロックが発生することはなく、第２の絶縁膜下にバリア層を形成しておく場合に、バリア層を均一な膜厚に形成することができ、その後の工程でバリア層が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００２９】
また、本発明の請求項３に係る半導体装置の製造方法においては、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアニールを行うアニール工程と、該アニールにより前記第１の配線上に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたものである。
【００３０】
本発明では、第１の配線形成後にアニール工程を追加し、意図的に銅ヒロックを発生させる。さらに発生した銅ヒロックをＣＭＰ法によって研磨除去する。このため、その後のＳｉＮ膜や絶縁膜を形成する工程では銅ヒロックが発生することはなく、ＳｉＮ膜を均一な膜厚に形成することができる。従って、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００３１】
また、本発明の請求項４に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記アニール工程は、酸素を抑制した雰囲気で前記第１の配線から銅ヒロックが発生する温度と時間の条件の下でアニール処理を行うようにしたものである。
【００３２】
本発明では、第１の配線形成後に追加したアニール工程において、銅ヒロックを十分発生させるため、以降の工程においてヒロックが発生することがなくなる。
【００３３】
また、本発明の請求項５に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記ＳｉＮ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＮ膜が残存するような膜厚の形成を行うようにしたものである。
【００３４】
本発明では、第２の絶縁膜下に形成するＳｉＮ膜として、ヴィア形成時及び第２の配線溝形成時に行う処理を経ても残存できる厚さのものを形成しておくため、これらの工程を経た後でもＳｉＮ膜が確実に残存する。
【００３５】
また、本発明の請求項６に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対し酸素プラズマ処理を行う工程と、該酸素プラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたものである。
【００３６】
本発明では、第１の配線形成後に酸素プラズマ処理工程を追加し、意図的に銅ヒロック及び酸化銅層を発生させる。さらに発生した銅ヒロック及び酸化銅層をＣＭＰ法によって研磨除去する。その後、ＳｉＮ膜や絶縁膜を形成する工程では銅ヒロックが発生することはなく、ＳｉＮ膜は均一な膜厚に形成することができる。従って、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【００３７】
また、本発明の請求項７に係る半導体装置の製造方法によれば、請求項６記載の半導体装置の製造方法において、前記酸素プラズマ処理工程は、基板温度が１２０°Ｃ以下となる条件の下で行うようにしたものである。
【００３８】
本発明では、第１の配線形成後に追加した酸素プラズマ処理工程において、銅ヒロックを十分発生させるため、以降の工程においてヒロックが発生することがなくなる。酸素プラズマ中（酸化雰囲気中）で銅ヒロック発生処理を行うことにより、比較的低温、短時間でヒロックを発生させることができる。
【００３９】
また、本発明の請求項８に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアンモニアプラズマ処理を行う工程と、該アンモニアプラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたものである。
【００４０】
本発明では、第１配線形成後にアンモニアプラズマ処理工程を追加し、意図的に銅ヒロックを発生させる。さらに発生した銅ヒロックをＣＭＰ法によって研磨除去する。このため、その後のＳｉＮ膜や絶縁膜を形成する工程では銅ヒロックが発生することはなく、ＳｉＮ膜を均一な膜厚に形成することができる。従って、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００４１】
また、本発明の請求項９に係る半導体装置の製造方法によれば、請求項８記載の半導体装置の製造方法において、前記アンモニアプラズマ処理工程は基板温度が１２０°Ｃ以下の条件の下で行うようにしたものである。
【００４２】
本発明では、第１の配線形成後に追加したアンモニアプラズマ処理工程において、銅ヒロックを十分発生させるため、以降の工程においてヒロックが発生することがなくなる。アンモニアプラズマ中（還元雰囲気中）で銅ヒロック発生処理を行うことにより、比較的低温、短時間でヒロックを発生させることができる。
【００４３】
また、本発明の請求項１０に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線上にＳｉＣ膜を形成する工程と、該ＳｉＣ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＣ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に銅膜を形成する工程と、該銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたものである。
【００４４】
本発明では、第１配線形成後にＳｉＣ膜を形成し、その後絶縁膜を形成する。ＳｉＣ膜はＳｉＮ膜に比べて硬度が高いために銅ヒロック発生を抑制することができ、ＳｉＣ膜は均一な膜厚に形成することができる。従って、その後の工程でＳｉＣ膜が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００４５】
また、本発明の請求項１１に係る半導体装置の製造方法によれば、請求項１０記載の半導体装置の製造方法において、前記ＳｉＣ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＣ膜が残存するような膜厚の形成を行うようにしたものである。
【００４６】
本発明では、第２の絶縁膜の下に形成するＳｉＣ膜として、ヴィア形成時及び第２の配線溝形成時に行う処理によっても残存できる厚さのものを形成しておくため、これらの工程を経た後でもＳｉＣ膜が確実に残存する。
【００４７】
【発明の実施の形態】
（実施の形態１）
この実施の形態１は、請求項１ないし５の発明に対応するもので、第１配線を形成後、アニール処理によりこの第１配線に意図的にヒロックを発生させ、これをＣＭＰ法で除去した後、デュアルダマシン法を行うようにしたもので、意図的にヒロックを発生させたためにヒロック除去後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【００４８】
以下、本発明の実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
図１は本発明の実施の形態１による半導体装置の製造方法の工程断面図を示す。
【００４９】
図２は本発明の実施の形態１による半導体製造方法の工程フローチャートであり、図１の工程断面図の（ａ）ないし（ｍ）の工程に対応する処理工程２０１ないし２１４を示している。
【００５０】
図１において、２１は半導体基板、２２は半導体基板２１上に形成された絶縁膜、２３は絶縁膜２２の表面に形成された第１配線溝、２４は第１配線溝２３内を含む絶縁膜２２の表面を覆うように形成された銅膜、２５は第１配線溝２３内に形成された第１配線、２６は第１配線２５の表面に発生した銅ヒロック、２７は第１配線２５上を含む絶縁膜２２上に形成されたＳｉＮ膜、２８はＳｉＮ膜２７上に形成された絶縁膜、２９は絶縁膜２８上に形成されたヴィア形状形成用フォトレジストマスク、３０はＳｉＮ膜２７及び絶縁膜２８に形成されたヴィア形状、３１は絶縁膜２８上に形成された第２配線溝形成用フォトレジストマスク、３２は絶縁膜２８の表面に形成された第２配線溝、３３はヴィア形状３０底面の第１配線２５の露出部を覆うとともにヴィア形状３０内を充填するように絶縁膜２８上に形成された銅膜、３４は絶縁膜２８内に形成されたヴィア、３５は絶縁膜２８の第２配線溝３２内に形成された第２配線である。
【００５１】
以下では図１の各工程断面図について説明する。
図１（ａ）は半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成した直後の工程断面図である。この段階は図２の処理工程２０１に対応し、成膜装置およびエッチング装置により実現される。
【００５２】
図１（ｂ）はスパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成した直後の工程断面図である。この段階は図２の処理工程２０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【００５３】
図１（ｃ）はＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成した直後の工程断面図である。この段階は図２の処理工程２０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００５４】
図１（ｄ）はアニール工程により第１配線２５上に銅ヒロック２６を意図的に発生させた直後の工程断面図である。この段階は図２の処理工程２０４に対応し、アニール装置により実現される。
【００５５】
図１（ｅ）はＣＭＰ法により銅ヒロック２６を研磨、平坦化し、洗浄した直後の工程断面図である。この段階は図２の処理工程２０５に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００５６】
図１（ｆ）はＣＶＤ法により第１配線２５上を含む絶縁膜２２上全面にＳｉＮ膜２７及び絶縁膜２８をこの順で形成した直後の工程断面図である。この段階は図２の処理工程２０６および２０７に対応し、成膜装置により実現される。
【００５７】
図１（ｇ）はリソグラフィ法により絶縁膜２８上にヴィア形状形成用フォトレジストマスク２９を形成した直後の工程断面図である。この段階は図２の処理工程２０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００５８】
図１（ｈ）はフォトレジストマスク２９を用いたドライエッチング法によりＳｉＮ膜２７及び絶縁膜２８にヴィア形状３０を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク２９を除去した直後の工程断面図である。この段階は図２の処理工程２０９に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００５９】
図１（ｉ）はリソグラフィ法により絶縁膜２８上に第２配線溝形成用フォトレジストマスク３１を形成した直後の工程断面図である。フォトレジストマスク３１はヴィア形状３０を含む領域に開口を有している。この段階は図２の処理工程２１０に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００６０】
図１（ｊ）はフォトレジストマスク３１を用いたドライエッチング法により絶縁膜２８の表面の一部に第２配線溝３２を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク３１を除去した直後の工程断面図である。この段階は図２の処理工程２１１に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００６１】
図１（ｋ）はドライエッチング法によりＳｉＮ膜２７をエッチングし、洗浄した直後の工程断面図である。この段階は図１の処理工程２１２に対応し、ドライエッチング装置および洗浄装置により実現される。
【００６２】
図１（ｌ）はスパッタリング法及びメッキ法によりヴィア形状３０内および第１配線２５の露出した表面および第２配線溝３２内を含む絶縁膜２８上全面に第２の銅膜３３を形成した直後の工程断面図である。この段階は図２の処理工程２１３に対応し、スパッタリング装置およびメッキ装置により実現される。
【００６３】
図１（ｍ）はＣＭＰ法により銅膜３３及び絶縁膜２８を研磨、平坦化し、洗浄し、ヴィア形状３０内を銅膜により充填したヴィア３４と、絶縁膜２８と表面が同一の第２配線３５とを形成した直後の工程断面図である。この段階は図２の処理工程２１４に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００６４】
次に、本実施の形態１において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図１（ａ）ないし図１（ｃ）は半導体基板２１上の絶縁膜２２の表面の一部に形成された配線溝２３に埋め込まれた第１配線２５を形成する工程である。
【００６５】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成し、スパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成し、ＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成する、というものである。
【００６６】
図１（ｃ）の工程断面図に示された半導体基板に対して酸素濃度を抑制した雰囲気中で１５０°Ｃ程度のアニールを１２０分程度行うと、銅ヒロック２６が第１配線２５上に発生する（図１（ｄ）参照）。これは第１配線２５が熱的なストレスを与えられることにより、銅原子が移動し、銅のグレイン成長が促進されることに起因すると考えられる。銅ヒロックはランダムに発生し、その高さは５０〜１００ｎｍ程度である。第１配線２５の配線膜厚は３５０ｎｍ程度に設定している。銅のグレイン成長を促進させるためにはさらなる高温でのアニールを行うことが望ましいが、例えば４００°Ｃ程度の高温で処理すると、１０ｐｐｍ程度の微量な酸素濃度を有する雰囲気中でも第１配線２５上に酸化銅が形成されてしまう。このため、アニール装置の酸素濃度抑制能力の制約上、または生産性を考慮し、１５０°Ｃ程度かつ１２０分程度の熱処理を行うことが合理的である。また、アニールの雰囲気として窒素を用いたが、銅に対して不活性なガスであれば窒素ガス以外を用いても良い。要は、酸化銅形成を抑制しながら、銅ヒロックを意図的に発生させることが肝要である。その後、ＣＭＰ法により銅ヒロック２６を研磨し、洗浄し、第１配線２５を平坦化する。この状態では第１配線に再度熱処理を加えても、銅原子が移動することは無い。すなわち銅のグレイン成長は飽和状態にある。従って、第１配線２５は銅ヒロックの存在しない図１（ｅ）の状態になる。次に、図１（ｆ）のようにＣＶＤ法によりＳｉＮ膜２７及び絶縁膜２８を形成する。このＣＶＤ法によるＳｉＮ膜２７及び絶縁膜２８の形成時には最高到達温度が４００°Ｃ程度まで半導体基板２１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され、図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態１では、この熱ストレスが図１（ｅ）に示す第１配線２５に与えられたとしても、銅原子が移動することは無く、銅のグレイン成長が促進されず、もはや銅ヒロックは発生しない。このため、ＳｉＮ膜２７は所望の均一な膜厚を有することができ、図１（ｆ）のようになる。
【００６７】
ＳｉＮ膜２７の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシングや洗浄で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態１ではＳｉＮ膜２７の膜厚を１５０ｎｍと設定した。また、絶縁膜２８の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態１では、図１（ｈ）に示すヴィア形状３０はＳｉＮ膜２７中まで到達しているが、ＳｉＮ膜２７を貫通することはなく、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量はヴィア形状３０形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態１の図１（ｊ）に示す第２配線溝３２形成後のヴィア形状３０の底部はＳｉＮ膜２７中まで到達しているが、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量は第２配線溝３２形成のためのドライエッチング量と、絶縁膜に対するＳｉＮ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝３２形成後のヴィア形状３０の底部のＳｉＮ膜２７は合計１２０ｎｍ程度がエッチングされ、３０ｎｍが残るように設計されている。そして、図１（ｋ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状３０底部のＳｉＮ膜２７をエッチングすることにより、初めて第１配線２５が露出する。その後、洗浄を施し、図１（ｌ）に示すようにスパッタリング法及びメッキ法を用いて銅膜３３を形成する。この間、第１配線２５へのダメージは従来例に比べて最小限に抑えることができる。その後、図１（ｍ）に示すようにＣＭＰ法により銅膜３３を研磨、平坦化し、洗浄し、ヴィア３４及び第２配線３５を形成する。
【００６８】
これにより、第１配線２５及びヴィア３４及び第２配線３５はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【００６９】
このように、本実施の形態１によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、意図的にアニール工程を行うことで銅ヒロックを発生させ、この銅ヒロックをＣＭＰ法により、研磨し平坦化した後に、デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【００７０】
（実施の形態２）
この実施の形態２は、請求項１，２，６，７の発明に対応するもので、第１配線を形成後、酸素プラズマ処理によりこの第１配線に意図的にヒロックを発生させ、これをＣＭＰ法で除去した後、デュアルダマシン法を行うようにしたもので、意図的にヒロックを発生させたためにヒロック除去後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【００７１】
以下、本発明の実施の形態２における半導体装置の製造方法について、図面を参照しながら説明する。
図３は本発明の実施の形態２による半導体装置の製造方法の工程断面図を示す。
【００７２】
図４は本発明の実施の形態２による半導体装置の製造方法の工程フローチャートであり、図３の工程断面図の（ａ）ないし（ｍ）の工程に対応する処理工程４０１ないし４１４を示している。
【００７３】
図３において、４１は半導体基板、４２は半導体基板４１上に形成された絶縁膜、４３は絶縁膜４２の表面に形成された第１配線溝、４４は第１配線溝４３内を含む絶縁膜４２の表面を覆うように形成された銅膜、４５は第１配線溝４３内に形成された第１配線、４６は第１配線４５の表面に発生した銅ヒロック、４７は第１配線４５上に形成された酸化銅層、４８は第１配線４５上を含む絶縁膜４２上に形成されたＳｉＮ膜、４９はＳｉＮ膜４８上に形成された絶縁膜、５０は絶縁膜４９上に形成されたヴィア形状形成用フォトレジストマスク、５１はＳｉＮ膜４８及び絶縁膜４９に形成されたヴィア形状、５２は絶縁膜４９の表面に形成された第２配線溝形成用フォトレジストマスク、５３は絶縁膜４９の表面に形成された第２配線溝、５４はヴィア形状５１底面の第１配線４５の露出部を覆うとともにヴィア形状５１内を充填するように絶縁膜４９上に形成された銅膜、５５は絶縁膜４９内に形成されたヴィア、５６は絶縁膜４９の第２配線溝５３内に形成された第２配線である。
【００７４】
以下では図３の各工程断面図について説明する。
図３（ａ）は半導体基板４１上に絶縁膜４２を形成し、絶縁膜４２の表面に第１配線溝４３を形成した直後の工程断面図である。この段階は図４の処理工程４０１に対応し、成膜装置およびエッチング装置により実現される。
【００７５】
図３（ｂ）はスパッタリング法及びメッキ法により第１配線溝４３内を含む絶縁膜４２の表面全面に銅膜４４を形成した直後の工程断面図である。この段階は図４の処理工程４０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【００７６】
図３（ｃ）はＣＭＰ法により銅膜４４及び絶縁膜４２を研磨、平坦化し、洗浄し、絶縁膜４２と表面が同一になるように第１配線４５を形成した直後の工程断面図である。この段階は図４の処理工程４０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００７７】
図３（ｄ）は酸素プラズマ処理により第１配線４５上に銅ヒロック４６及び酸化銅層４７が発生した直後の工程断面図である。この段階は図４の処理工程４０４に対応し、プラズマ処理装置により実現される。
【００７８】
図３（ｅ）はＣＭＰ法により銅ヒロック４６及び酸化銅層４７を研磨、平坦化し、洗浄した直後の工程断面図である。この段階は図４の処理工程４０５に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００７９】
図３（ｆ）はＣＶＤ法により第１配線４５上を含む絶縁膜４２上全面にＳｉＮ膜４８及び絶縁膜４９をこの順で形成した直後の工程断面図である。この段階は図４の処理工程４０６および４０７に対応し、成膜装置により実現される。
【００８０】
図３（ｇ）はリソグラフィ法により絶縁膜４９上にヴィア形状形成用フォトレジストマスク５０を形成した直後の工程断面図である。この段階は図４の処理工程４０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００８１】
図３（ｈ）はフォトレジストマスク５０を用いたドライエッチング法によりＳｉＮ膜４８及び絶縁膜４９にヴィア形状５１を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク５０を除去した直後の工程断面図である。この段階は図４の処理工程４０９に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００８２】
図３（ｉ）はリソグラフィ法により絶縁膜４９上に第２配線溝形成用フォトレジストマスク５２を形成した直後の工程断面図である。フォトレジストマスク５２はヴィア形状５１を含む領域に開口を有している。この段階は図４の処理工程４１０に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００８３】
図３（ｊ）はフォトレジストマスク５２を用いたドライエッチング法により絶縁膜４９の表面の一部に第２配線溝５３を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク５２を除去した直後の工程断面図である。この段階は図４の処理工程４１１に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００８４】
図３（ｋ）はドライエッチング法によりＳｉＮ膜４８をエッチングし、洗浄した直後の工程断面図である。この段階は図４の処理工程４１２に対応し、ドライエッチング装置および洗浄装置により実現される。
【００８５】
図３（ｌ）はスパッタリング法及びメッキ法によりヴィア形状５１内および第１配線４５の露出した表面および第２配線溝５３内を含む絶縁膜４９上全面に第２の銅膜５４を形成した直後の工程断面図である。この段階は図４の処理工程４１３に対応し、スパッタリング装置およびメッキ装置により実現される。
【００８６】
図３（ｍ）はＣＭＰ法により銅膜５４及び絶縁膜４９を研磨、平坦化し、洗浄し、ヴィア形状５１内を銅膜により充填したヴィア５５と、絶縁膜４９と表面が同一の第２配線５６とを形成した直後の工程断面図である。この段階は図３の処理工程４１４に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００８７】
次に、本実施の形態２において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図３（ａ）ないし図３（ｃ）は半導体基板４１上の絶縁膜４２の表面の一部に形成された配線溝４３に埋め込まれた第１配線４５を形成する工程である。
【００８８】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板４１上に絶縁膜４２を形成し、絶縁膜４２の表面に第１配線溝４３を形成し、スパッタリング法及びメッキ法により第１配線溝４３内を含む絶縁膜４２の表面全面に銅膜４４を形成し、ＣＭＰ法により銅膜４４及び絶縁膜４２を研磨、平坦化し、洗浄し、絶縁膜４２と表面が同一となるように第１配線４５を形成する、というものである。
【００８９】
図３（ｃ）の工程断面図に示された半導体基板に対して酸素雰囲気中、８０°Ｃ程度の基板温度、１２０秒程度のプラズマ処理を行うと、銅ヒロック４６及び酸化銅層４７が第１配線４５上に発生する（図３（ｄ）参照）。これは第１配線４５が熱的なストレスを与えられることにより、銅原子が移動し、銅のグレイン成長が促進されることと、酸素ラジカルと銅原子の反応により酸化銅が生成されることに起因する。銅ヒロックはランダムに発生し、その高さは５０〜１００ｎｍ程度である。酸化銅層は本実施の形態２の酸素プラズマ処理では３０ｎｍ以下である。本実施の形態２では酸素プラズマ処理時の基板温度を８０°Ｃに設定したが、銅ヒロックの発生状況から勘案するとプラズマ照射による温度上昇により第１配線４５は８０°Ｃ以上に上昇していることが考えられる。第１配線４５の配線膜厚は３５０ｎｍ程度に設定している。その後、ＣＭＰ法により銅ヒロック４６及び酸化銅層４７を研磨し、洗浄し、第１配線４５を平坦化する。この状態では第１配線に再度熱処理を加えても、銅原子は移動することが無い。すなわち銅のグレイン成長は飽和状態にある。従って、第１配線４５は銅ヒロックの存在しない図３（ｅ）の状態になる。次に、図３（ｆ）のようにＣＶＤ法によりＳｉＮ膜４８及び絶縁膜４９を形成する。このＣＶＤ法によるＳｉＮ膜４８及び絶縁膜４９の形成時には最高到達温度が４００°Ｃ程度まで半導体基板４１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され、図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態２では、この熱ストレスが図３（ｅ）に示す第１配線４５に与えられたとしても、銅原子が移動することは無く、銅のグレイン成長が促進されず、もはや銅ヒロックは発生しない。このため、ＳｉＮ膜４８は所望の均一な膜厚を有することができ、図３（ｆ）のようになる。
【００９０】
ＳｉＮ膜４８の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシングや洗浄で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態２ではＳｉＮ膜４８の膜厚を１５０ｎｍと設定した。また、絶縁膜４９の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態２では、図３（ｈ）に示すヴィア形状５１はＳｉＮ膜４８中まで到達しているが、ＳｉＮ膜４８を貫通することはなく、第１配線４５が露出することは無い。ＳｉＮ膜４８のエッチング量はヴィア形状５１形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態２の図３（ｊ）に示す第２配線溝５３形成後のヴィア形状５１の底部はＳｉＮ膜４８中まで到達しているが、第１配線４５が露出することは無い。ＳｉＮ膜４８のエッチング量は第２配線溝５３形成のためのドライエッチング量と、絶縁膜に対するＳｉＮ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝５３形成後のヴィア形状５１の底部のＳｉＮ膜４８は合計１２０ｎｍ程度エッチングされ、３０ｎｍが残るように設計されている。そして、図３（ｋ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状５１底部のＳｉＮ膜４８をエッチングすることにより、初めて第１配線４５が露出する。その後、洗浄を施し、図３（ｌ）に示すようにスパッタリング法及びメッキ法を用いて銅膜５４を形成する。この間、第１配線４５へのダメージは従来例に比べて最小限に抑えることができる。その後、図３（ｍ）に示すようにＣＭＰ法により銅膜５４を研磨、平坦化し、洗浄し、ヴィア５５及び第２配線５６を形成する。
【００９１】
これにより、第１配線４５及びヴィア５５及び第２配線５６はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【００９２】
このように、本実施の形態２によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、意図的に酸素プラズマ処理を行うことで銅ヒロックを発生させ、この銅ヒロックをＣＭＰ法により、研磨し平坦化した後に、デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【００９３】
（実施の形態３）
この実施の形態３は、請求項１，２，８，９の発明に対応するもので、第１配線を形成後、アンモニアプラズマ処理によりこの第１配線に意図的にヒロックを発生させ、これをＣＭＰ法で除去した後、デュアルダマシン法を行うようにしたもので、意図的にヒロックを発生させたためにヒロック除去後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【００９４】
以下、本発明の実施の形態３における半導体装置の製造方法について、図面を参照しながら説明する。
図１は本発明の実施の形態３による半導体装置の製造方法の工程断面図を示す。
【００９５】
図５は本発明の実施の形態３による半導体装置の製造方法の工程フローチャートであり、図１の工程断面図の（ａ）ないし（ｍ）の工程に対応する処理工程５０１ないし５１４を示している。
【００９６】
実施の形態１で述べたように、図１において、２１は半導体基板、２２は半導体基板２１上に形成された絶縁膜、２３は絶縁膜２２の表面に形成された第１配線溝、２４は第１配線溝２３内を含む絶縁膜２２の表面を覆うように形成された銅膜、２５は第１配線溝２３内に形成された第１配線、２６は第１配線２５の表面に発生した銅ヒロック、２７は第１配線２５上を含む絶縁膜２２上に形成されたＳｉＮ膜、２８はＳｉＮ膜２７上に形成された絶縁膜、２９は絶縁膜２７上に形成されたヴィア形状形成用フォトレジストマスク、３０はＳｉＮ膜２７及び絶縁膜２８に形成されたヴィア形状、３１は絶縁膜２８上に形成された第２配線溝形成用フォトレジストマスク、３２は絶縁膜２８の表面に形成された第２配線溝、３３はヴィア形状３０底面の第１配線２５の露出部を覆うとともにヴィア形状３０内を充填するように絶縁膜２８上に形成された銅膜、３４は絶縁膜２８内に形成されたヴィア、３５は絶縁膜２８の第２配線溝３２内に形成された第２配線である。
【００９７】
以下では図１の各工程断面図について説明する。
図１（ａ）は半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成した直後の工程断面図である。この段階は図５の処理工程５０１に対応し、成膜装置およびエッチング装置により実現される。
【００９８】
図１（ｂ）はスパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成した直後の工程断面図である。この段階は図５の処理工程５０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【００９９】
図１（ｃ）はＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成した直後の工程断面図である。この段階は図５の処理工程５０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１００】
図１（ｄ）はアンモニアプラズマ処理により第１配線２５上に銅ヒロック２６を意図的に発生させた直後の工程断面図である。この段階は図５の処理工程５０４に対応し、プラズマ処理装置により実現される。
【０１０１】
図１（ｅ）はＣＭＰ法により銅ヒロック２６を研磨、平坦化し、洗浄した直後の工程断面図である。この段階は図５の処理工程５０５に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１０２】
図１（ｆ）はＣＶＤ法により第１配線２５上を含む絶縁膜２２上全面にＳｉＮ膜２７及び絶縁膜２８をこの順で形成した直後の工程断面図である。この段階は図５の処理工程５０６および５０７に対応し、成膜装置により実現される。
【０１０３】
図１（ｇ）はリソグラフィ法により絶縁膜２８上にヴィア形状形成用フォトレジストマスク２９を形成した直後の工程断面図である。この段階は図５の処理工程５０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１０４】
図１（ｈ）はフォトレジストマスク２９を用いたドライエッチング法によりＳｉＮ膜２７及び絶縁膜２８にヴィア形状３０を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク２９を除去した直後の工程断面図である。この段階は図５の処理工程５０９に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１０５】
図１（ｉ）はリソグラフィ法により絶縁膜２８上に第２配線溝形成用フォトレジストマスク３１を形成した直後の工程断面図である。フォトレジストマスク３１はヴィア形状３０を含む領域に開口を有している。この段階は図５の処理工程５１０に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１０６】
図１（ｊ）はフォトレジストマスク３１を用いたドライエッチング法により絶縁膜２８中の表面の一部に第２配線溝３２を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク３１を除去した直後の工程断面図である。この段階は図５の処理工程５１１に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１０７】
図１（ｋ）はドライエッチング法によりＳｉＮ膜２７をエッチングし、洗浄した直後の工程断面図である。この段階は図５の処理工程５１２に対応し、ドライエッチング装置および洗浄装置により実現される。
【０１０８】
図１（ｌ）はスパッタリング法及びメッキ法によりヴィア形状３０内および第１配線２５の露出した表面および第２配線溝３２内を含む絶縁膜２８上全面に第２の銅膜３３を形成した直後の工程断面図である。この段階は図５の処理工程５１３に対応し、スパッタリング装置およびメッキ装置により実現される。
【０１０９】
図１（ｍ）はＣＭＰ法により銅膜３３及び絶縁膜２８を研磨、平坦化し、洗浄し、ヴィア形状３０内を銅膜により充填したヴィア３４と、絶縁膜２８と表面が同一の第２配線３５とを形成した直後の工程断面図である。この段階は図５の処理工程５１４に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１１０】
次に、本実施の形態３において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図１（ａ）ないし図１（ｃ）は半導体基板２１上の絶縁膜２２の表面の一部に形成された配線溝２３に埋め込まれた第１配線２５を形成する工程である。
【０１１１】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成し、スパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成し、ＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成する、というものである。
【０１１２】
図１（ｃ）の工程断面図に示された半導体基板に対してアンモニア雰囲気中、８０°Ｃ程度の基板温度、１２０秒程度のプラズマ処理を行うと、銅ヒロック２６が第１配線２５上に発生する（図１（ｄ）参照）。これは第１配線２５が熱的なストレスを与えられることにより、銅原子が移動し、銅のグレイン成長が促進されることに起因すると考えられる。銅ヒロックはランダムに発生し、その高さは５０〜１００ｎｍ程度である。第１配線２５の配線膜厚は３５０ｎｍ程度に設定している。プラズマ処理時の雰囲気としてアンモニアを用いたのはプラズマ中で分解した水素原子による還元雰囲気の中で、銅ヒロックを意図的に発生させることを目的としている。その後、ＣＭＰ法により銅ヒロック２６を研磨し、洗浄し、第１配線２５を平坦化する。この状態では第１配線に再度熱処理を加えても、銅原子が移動することは無い。すなわち銅のグレイン成長は飽和状態にある。従って、第１配線２５は銅ヒロックの存在しない図１（ｅ）の状態になる。次に、図１（ｆ）のようにＣＶＤ法によりＳｉＮ膜２７及び絶縁膜２８を形成する。このＣＶＤ法によるＳｉＮ膜２７及び絶縁膜２８の形成時には最高到達温度が４００°Ｃ程度まで半導体基板２１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態３では、この熱ストレスが図１（ｅ）に示す第１配線２５に与えられたとしても、銅原子が移動することは無く、銅のグレイン成長が促進されず、もはや銅ヒロックは発生しない。このため、ＳｉＮ膜２７は所望の均一な膜厚を有することができ、図１（ｆ）のようになる。
【０１１３】
ＳｉＮ膜２７の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシング工程や洗浄工程で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態３ではＳｉＮ膜２７の膜厚を１５０ｎｍと設定した。また、絶縁膜２８の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態３では、図１（ｈ）に示すヴィア形状３０はＳｉＮ膜２７中まで到達しているが、ＳｉＮ膜２７を貫通することはなく、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量はヴィア形状３０形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態３の図１（ｊ）に示す第２配線溝３２形成後のヴィア形状３０の底部はＳｉＮ膜２７中まで到達しているが、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量は第２配線溝３２形成のためのドライエッチング量と、絶縁膜に対するＳｉＮ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝３２形成後のヴィア形状３０の底部のＳｉＮ膜２７は合計１２０ｎｍ程度がエッチングされ、３０ｎｍが残るように設計されている。そして、図１（ｋ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状３０底部のＳｉＮ膜２７をエッチングすることにより、初めて第１配線２５が露出する。その後、洗浄を施し、図１（ｌ）に示すようにスパッタリング法及びメッキ法を用いて銅膜３３を形成する。この間、第１配線２５へのダメージは従来例に比べて最小限に抑えることができる。その後、図１（ｍ）に示すようにＣＭＰ法により銅膜３３を研磨、平坦化し、洗浄し、ヴィア３４及び第２配線３５を形成する。
【０１１４】
これにより、第１配線２５及びヴィア３４及び第２配線３５はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【０１１５】
このように、本実施の形態３によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、意図的にアンモニアプラズマ処理を行うことで銅ヒロックを発生させ、この銅ヒロックをＣＭＰ法により、研磨し平坦化した後に、デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【０１１６】
（実施の形態４）
この実施の形態４は、請求項１０，１１の発明に対応するもので、第１配線を形成後、バリア層としてＳｉＣ膜を第１配線上全面に形成し、その後デュアルダマシン法を行うようにしたもので、バリア層の材質を硬質なものに変更したために、その後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【０１１７】
以下、本発明の実施の形態４による半導体装置の製造方法について、図面を参照しながら説明する。
図６は本発明の実施の形態４における半導体装置の製造方法の工程断面図を示す。
【０１１８】
図７は本発明の実施の形態４における半導体装置の製造方法の工程フローチャートであり、図６の工程断面図の（ａ）ないし（ｋ）の工程に対応する処理工程７０１ないし７１２を示す。
【０１１９】
図６において、６１は半導体基板、６２は半導体基板６１上に形成された絶縁膜、６３は絶縁膜６２の表面に形成された第１配線溝、６４は第１配線溝６３内を含む絶縁膜６２の表面を覆うように形成された銅膜、６５は第１配線溝６３内に形成された第１配線、６６は第１配線６５上を含む絶縁膜６２上に形成されたＳｉＮ膜、６７はＳｉＮ膜６６上に形成された絶縁膜、６８は絶縁膜６７上に形成されたヴィア形状形成用フォトレジストマスク、６９はＳｉＮ膜６６及び絶縁膜６７に形成されたヴィア形状、７０は絶縁膜６７上に形成された第２配線溝形成用フォトレジストマスク、７１は絶縁膜６７の表面に形成された第２配線溝、７２はヴィア形状６９底面の第１配線６５の露出部を覆うとともにヴィア形状６９内を充填するように絶縁膜６７上に形成された銅膜、７３は絶縁膜６７内に形成されたヴィア、７４は絶縁膜６７の第２配線溝７１内に形成された第２配線である。
【０１２０】
以下では図６の各工程断面図について説明する。
図６（ａ）は半導体基板６１上に絶縁膜６２を形成し、絶縁膜６２の表面に第１配線溝６３を形成した直後の工程断面図である。この段階は図７の処理工程７０１に対応し、成膜装置およびエッチング装置により実現される。
【０１２１】
図６（ｂ）はスパッタリング法及びメッキ法により第１配線溝６３内を含む絶縁膜６２の表面全面に銅膜６４を形成した直後の工程断面図である。この段階は図７の処理工程７０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【０１２２】
図６（ｃ）はＣＭＰ法により銅膜６４及び絶縁膜６２を研磨、平坦化し、洗浄し、絶縁膜６２と表面が同一となるように第１配線６５を形成した直後の工程断面図である。この段階は図７の処理工程７０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１２３】
図６（ｄ）はＣＶＤ法によりＳｉＣ膜６６及び絶縁膜６７を形成した直後の工程断面図である。この段階は図７の処理工程７０４および７０５に対応し、成膜装置により実現される。
【０１２４】
図６（ｅ）はリソグラフィ法により絶縁膜６７上にヴィア形状形成用フォトレジストマスク６８を形成した直後の工程断面図である。この段階は図７の処理工程７０６に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１２５】
図６（ｆ）はドライエッチング法によりＳｉＣ膜６６及び絶縁膜６７中にヴィア形状６９を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク６８を除去した直後の工程断面図である。この段階は図７の処理工程７０７に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１２６】
図６（ｇ）はリソグラフィ法により絶縁膜６７上に第２配線溝形成用フォトレジストマスク７０を形成した直後の工程断面図である。フォトレジストマスク７０はヴィア形状６９を含む領域に開口を有している。この段階は図７の処理工程７０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１２７】
図６（ｈ）はドライエッチング法により絶縁膜６７の表面の一部に第２配線溝７１を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク７０を除去した直後の工程断面図である。この段階は図７の処理工程７０９に対応すし、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１２８】
図６（ｉ）はドライエッチング法によりＳｉＣ膜６６をエッチングし、洗浄した直後の工程断面図である。この段階は図７の処理工程７１０に対応し、ドライエッチング装置および洗浄装置により実現される。
【０１２９】
図６（ｊ）はスパッタリング法及びメッキ法によりヴィア形状６９内および第１配線６５の露出した表面および第２配線溝７１内を含む絶縁膜６７上全面に第２の銅膜７２を形成した直後の工程断面図である。この段階は図７の処理工程７１１に対応し、スパッタリング装置およびメッキ装置により実現される。
【０１３０】
図６（ｋ）はＣＭＰ法により銅膜７２及び絶縁膜６７を研磨、平坦化し、洗浄し、ヴィア７３と第２配線７４を形成した直後の工程断面図である。この段階は図７の処理工程７１２に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１３１】
次に、本実施の形態４において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図６（ａ）ないし図６（ｃ）は半導体基板６１上の絶縁膜６２の表面の一部に形成された配線溝６３に埋め込まれた第１配線６５を形成する工程である。
【０１３２】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板６１上に絶縁膜６２を形成し、絶縁膜６２の表面に第１配線溝６３を形成し、スパッタリング法及びメッキ法により第１配線溝６３内を含む絶縁膜６２の表面全面に銅膜６４を形成し、ＣＭＰ法により銅膜６４及び絶縁膜６２を研磨、平坦化し、洗浄し、絶縁膜６２と表面が同一となるように第１配線６５を形成する、というものである。
【０１３３】
図６（ｃ）の工程断面図に示された半導体基板に対してＣＶＤ法によりＳｉＣ膜６６及び絶縁膜６７を形成する（図６（ｄ）参照）。このＣＶＤ法によるＳｉＣ膜６６及び絶縁膜６７の形成時には最高到達温度が４００°Ｃ程度まで半導体基板６１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され、図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態４では、この熱ストレスが図６（ｃ）に示す第１配線６５に与えられたとしても、ＳｉＣ膜６６自体の硬度が高いために銅原子が移動することは無く、銅のグレイン成長が促進されず、銅ヒロックは発生しない。このため、ＳｉＣ膜６６は所望の均一な膜厚を有することができ、図６（ｄ）のようになる。
【０１３４】
ＳｉＣ膜６６の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシング工程や洗浄工程で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態４ではＳｉＣ膜６６の膜厚を１５０ｎｍと設定した。また、絶縁膜６７の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態４では、図６（ｆ）に示すヴィア形状６９はＳｉＣ膜６６中まで到達しているが、ＳｉＣ膜６６を貫通することはなく、第１配線６５が露出することは無い。ＳｉＣ膜６６のエッチング量はヴィア形状６９形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＣ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態４の図６（ｈ）に示す第２配線溝７１形成後のヴィア形状６９の底部はＳｉＣ膜６６中まで到達しているが、第１配線６５が露出することは無い。ＳｉＣ膜６６のエッチング量は第２配線溝７１形成のためのドライエッチング量と、絶縁膜に対するＳｉＣ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＣ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝７１形成後のヴィア形状６９の底部のＳｉＣ膜６６は合計１２０ｎｍ程度エッチングされ、３０ｎｍ残るように設計されている。そして、図６（ｉ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状６９底部のＳｉＣ膜６６をエッチングすることにより、初めて第１配線６５が露出する。その後、洗浄を施し、図６（ｊ）に示すようにスパッタリング法及びメッキ法を用いて銅膜７２を形成する。この間、第１配線６５へのダメージは従来例に比べて最小限に抑えることができる。その後、図６（ｋ）に示すようにＣＭＰ法により銅膜７２を研磨、平坦化し、洗浄し、ヴィア７３及び第２配線７４を形成する。
【０１３５】
これにより、第１配線６５及びヴィア７３及び第２配線７４はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【０１３６】
このように、本実施の形態４によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、バリア層としてＳｉＮ膜よりも硬質なＳｉＣ膜を第１配線上に形成し、その後デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、バリア層としてＳｉＮ膜を形成する場合の問題である、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【０１３７】
なお、本件の特許請求の範囲に示された発明は上記各実施の形態で説明した態様に限られるものではない。
例えば、第１配線はその形成後にデュアルダマシン法を実行する際にヒロックが生じ、これが原因となって自身に浸食部が生じるものであれば、銅以外の配線材料で形成するものであってもよい。また、第１配線はダマシン法以外の方法で形成するものであってもよい。
【０１３８】
【発明の効果】
以上のように、本発明の請求項１に係る半導体装置の製造方法によれば、半導体基板上に第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する処理と、前記第１の配線上を含む前記半導体基板上に絶縁膜を形成し、該絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込むようにしたので、意図的に発生させたヒロックを研磨除去した後に、バリヤ層や絶縁膜を形成する場合にヒロックが発生することはなく、バリヤ層は均一な膜厚に形成することができる。このため、その後の工程でバリヤ層が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１３９】
また、本発明の請求項２に係る半導体装置の製造方法によれば、半導体基板上に形成した第１の絶縁膜に、該絶縁膜と表面が同一になるように埋め込まれた第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する工程と、前記第１の配線上を含む前記半導体基板上に第２の絶縁膜を形成し、該第２の絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込み、研磨により不要な配線材料膜を除去してヴィアおよび第２の配線を形成する工程とを含むようにしたので、意図的に発生させたヒロックを研磨除去した後に、バリヤ層や絶縁膜を形成する場合にヒロックが発生することはなく、バリヤ層は均一な膜厚に形成することができる。このため、その後の工程でバリヤ層が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４０】
また、本発明の請求項３に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアニールを行うアニール工程と、該アニールにより前記第１の配線上に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたので、アニール工程により意図的に銅ヒロックを発生させた後のＳｉＮ膜や絶縁膜を形成する工程で銅ヒロックが発生することがなく、ＳｉＮ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４１】
また、本発明の請求項４に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記アニール工程は、酸素を抑制した雰囲気で前記第１の配線から銅ヒロックが発生する温度と時間の条件の下でアニール処理を行うようにしたので、第１の配線形成後に追加したアニール工程において、銅ヒロックが発生しつくしているため、以降の工程においてヒロックが発生することを確実に抑えることができる半導体装置の製造方法が得られる効果がある。
【０１４２】
また、本発明の請求項５に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記ＳｉＮ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＮ膜が残存するような膜厚の形成を行うようにしたので、ヴィア形成時及び第２の配線溝形成時に行う処理によっても残存できる厚さのものを予め形成しているため、これらの工程を経た後でもＳｉＮ膜が確実に残存することが可能な半導体装置の製造方法が得られる効果がある。
【０１４３】
また、本発明の請求項６に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対し酸素プラズマ処理を行う工程と、該酸素プラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたので、酸素プラズマ処理により意図的に銅ヒロックを発生させた後のＳｉＮ膜や絶縁膜を形成する工程で銅ヒロックが発生することがなく、ＳｉＮ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４４】
また、本発明の請求項７に係る半導体装置の製造方法によれば、請求項６記載の半導体装置の製造方法において、前記酸素プラズマ処理工程は、基板温度が１２０°Ｃ以下となる条件の下で行うようにしたので、第１の配線形成後に追加した酸素プラズマ処理工程において、銅ヒロックが発生しつくしているため、以降の工程においてヒロックが発生するのをなくすことが可能な半導体装置の製造方法が得られる効果がある。
【０１４５】
また、本発明の請求項８に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアンモニアプラズマ処理を行う工程と、該アンモニアプラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたので、アンモニアプラズマ処理工程により意図的に銅ヒロックを発生させた後のＳｉＮ膜や絶縁膜を形成する工程で銅ヒロックが発生することがなく、ＳｉＮ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４６】
また、本発明の請求項９に係る半導体装置の製造方法によれば、請求項８記載の半導体装置の製造方法において、前記アンモニアプラズマ処理工程は基板温度が１２０°Ｃ以下の条件の下で行うようにしたので、第１の配線形成後に追加したアンモニアプラズマ処理工程において、銅ヒロックが発生しつくしているため、以降の工程においてヒロックが発生するのをなくすことが可能な半導体装置の製造方法が得られる効果がある。
【０１４７】
また、本発明の請求項１０に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線上にＳｉＣ膜を形成する工程と、該ＳｉＣ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＣ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に銅膜を形成する工程と、該銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたので、ＳｉＣ膜はＳｉＮ膜に比べて硬度が高いために銅ヒロックの発生を抑制することができ、ＳｉＣ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＣ膜が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４８】
また、本発明の請求項１１に係る半導体装置の製造方法によれば、請求項１０記載の半導体装置の製造方法において、前記ＳｉＣ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＣ膜が残存するような膜厚の形成を行うようにしたので、第２の絶縁膜の下に形成するＳｉＣ膜として、ヴィア形成時及び第２の配線溝形成時に行う処理によっても残存できる厚さのものを予め形成しているため、これらの工程を経た後でもＳｉＣ膜が確実に残存する半導体装置の製造方法が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１および３における半導体製造方法の工程断面図である。
【図２】本発明の実施の形態１における半導体製造方法の工程フローチャートを示す図である。
【図３】本発明の実施の形態２における半導体製造方法の工程断面図である。
【図４】本発明の実施の形態２における半導体製造方法の工程フローチャートを示す図である。
【図５】本発明の実施の形態３における半導体製造方法の工程フローチャートを示す図である。
【図６】本発明の実施の形態４における半導体製造方法の工程断面図である。
【図７】本発明の実施の形態４における半導体製造方法の工程フローチャートを示す図である。
【図８】従来例における半導体製造方法の工程断面図である。
【図９】従来例における半導体製造方法の工程フローチャートを示す図である
【符号の説明】
１半導体基板
２絶縁膜
３第１配線溝
４銅膜
５第１配線
６ＳｉＮ膜
７絶縁膜
８銅ヒロック
９ヴィア形状形成用フォトレジストマスク
１０ヴィア形状
１１第２配線溝形成用フォトレジストマスク
１２ボイド
１３第２配線溝
１４侵食部
１５銅膜
１６ヴィア
１７第２配線
２１半導体基板
２２絶縁膜
２３第１配線溝
２４銅膜
２５第１配線
２６銅ヒロック
２７ＳｉＮ膜
２８絶縁膜
２９ヴィア形状形成用フォトレジストマスク
３０ヴィア形状
３１第２配線溝形成用フォトレジストマスク
３２第２配線溝
３３銅膜
３４ヴィア
３５第２配線
４１半導体基板
４２絶縁膜
４３第１配線溝
４４銅膜
４５第１配線
４６銅ヒロック
４７酸化銅層
４８ＳｉＮ膜
４９絶縁膜
５０ヴィア形状形成用フォトレジストマスク
５１ヴィア形状
５２第２配線溝形成用フォトレジストマスク
５３第２配線溝
５４銅膜
５５ヴィア
５６第２配線
６１半導体基板
６２絶縁膜
６３第１配線溝
６４銅膜
６５第１配線
６６ＳｉＣ膜
６７絶縁膜
６８ヴィア形状形成用フォトレジストマスク
６９ヴィア形状
７０第２配線溝形成用フォトレジストマスク
７１第２配線溝
７２銅膜
７３ヴィア
７４第２配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for improving a dual damascene process using copper as a wiring material.
[0002]
[Prior art]
In recent years, a semiconductor device using copper as a wiring material has been demanded in order to reduce wiring resistance. In particular, a dual damascene process is used as a method for manufacturing a semiconductor device having copper wiring.
[0003]
In the dual damascene process, after forming a wiring groove and a connection hole for connection with a lower layer wiring in the insulating film, a main conductive layer for wiring formation is deposited on the insulating film, in the wiring groove and the connection hole, Further, the main conductive layer is polished by, for example, a CMP (Chemical Mechanical Polishing) method so as to be left only in the wiring groove and the connection hole, so that the main conductive layer is embedded in the wiring groove and the connection hole. The wiring is formed.
[0004]
Hereinafter, a method for manufacturing a semiconductor device according to this conventional example will be described with reference to the drawings.
FIG. 8 is a process sectional view of a conventional method for manufacturing a semiconductor device. This conventional method for manufacturing a semiconductor device includes the steps shown in FIGS.
[0005]
FIG. 9 is a flowchart showing the steps of a method of manufacturing a semiconductor device in a conventional example, and shows processing steps 901 to 912 corresponding to the steps (a) to (k) in the sectional view of FIG.
[0006]
8, 1 is a semiconductor substrate, 2 is an insulating film formed on the semiconductor substrate 1, 3 is a first wiring groove formed on the surface of the insulating film 2, 4 is an insulating film including the inside of the first wiring groove 3. 5 is a first wiring formed in the first wiring groove 3, 6 is a SiN film formed on the insulating film 2 including on the first wiring 5, 7 is a copper film formed so as to cover the surface of 2 Denotes an insulating film formed on the SiN film 6, and 8 denotes a copper hillock generated from the copper film 5, and penetrates into the SiN film 6. Reference numeral 9 denotes a photoresist mask for forming a via shape formed on the insulating film 7, 10 denotes a via shape formed on the SiN film 6 and the insulating film 7, and 11 denotes a second wiring groove formed on the insulating film 7. 12 is a void formed on the surface of the first wiring 5, 13 is a second wiring groove formed on the surface of the insulating film 7, 14 is an eroded portion generated on the first wiring 5, 15 is a via shape 10 A copper film is formed on the insulating film 7 so as to cover the exposed portion of the first wiring 5 on the bottom surface and fill the via shape 10, 16 is a via formed in the insulating film 7, and 17 is a film formed on the insulating film 7. This is the second wiring formed in the second wiring groove 13.
[0007]
Hereinafter, each process sectional view of FIG. 8 will be described.
FIG. 8A is a process sectional view immediately after forming the insulating film 2 on the semiconductor substrate 1 and forming the first wiring groove 3 on the surface of the insulating film 2. This step corresponds to the processing step 901 in FIG.
[0008]
FIG. 8B is a process sectional view immediately after the copper film 4 is formed on the entire surface of the insulating film 2 including the inside of the first wiring groove 3 by the sputtering method and the plating method. This step corresponds to the processing step 902 in FIG.
[0009]
FIG. 8C is a process cross-sectional view immediately after the copper film 4 and the insulating film 2 are polished, flattened, and washed by the CMP method, and the first wiring 5 is formed so that the surface is the same as the insulating film 2. . This step corresponds to the processing step 903 in FIG.
[0010]
FIG. 8D is a process sectional view immediately after the SiN film 6 and the insulating film 7 are formed in this order on the insulating film 2 including the first wiring 5 by the CVD method. Copper hillocks 8 have penetrated into 6. This step corresponds to processing steps 904 and 905 in FIG.
[0011]
FIG. 8E is a process sectional view immediately after forming the via-shape forming photoresist mask 9 on the insulating film 7 by the lithography method. This step corresponds to processing step 906 in FIG.
[0012]
FIG. 8F shows a process immediately after the via shape 10 is formed in the SiN film 6 and the insulating film 7 by dry etching using the photoresist mask 9 and the via shape forming photoresist mask 9 is removed by ashing and washing. It is sectional drawing. This step corresponds to the processing step 907 in FIG.
[0013]
FIG. 8G is a process sectional view immediately after forming the second wiring groove forming photoresist mask 11 having an opening on the insulating film 7 by the lithography method. The photoresist mask 11 has an opening in a region including the via shape 10, and a void 12 is formed in the first wiring 5. This step corresponds to processing step 908 in FIG.
[0014]
FIG. 8H shows that the second wiring groove 13 is formed in a part of the surface of the insulating film 7 including the upper part of the via shape 10 by dry etching using the photoresist mask 11, and the second wiring groove is formed by ashing and cleaning. FIG. 4 is a process cross-sectional view immediately after removing a forming photoresist mask 11. This step corresponds to the processing step 909 in FIG.
[0015]
FIG. 8I is a process sectional view immediately after the SiN film 6 is etched by the dry etching method and cleaned. An erosion portion 14 is formed in the first copper wiring 5. This step corresponds to processing step 910 in FIG.
[0016]
FIG. 8 (j) shows a step immediately after the copper film 15 is formed on the entire surface of the insulating film 7 including the inside of the via shape 10, the exposed surface of the first copper wiring 5, and the inside of the second wiring groove 13 by the sputtering method and the plating method. It is sectional drawing. This step corresponds to the processing step 911 in FIG.
[0017]
FIG. 8 (k) shows a via 16 in which the copper film 15 and the insulating film 7 are polished, flattened and washed by the CMP method, and the via 16 in which the via shape 10 is filled with the copper film, and the second wiring having the same surface as the insulating film 7 17 is a process sectional view immediately after the formation of No. 17; FIG. This step corresponds to processing step 912 in FIG.
[0018]
The conventional method for manufacturing a semiconductor device has the steps as described above, can form a wiring using copper as a wiring material, and can manufacture a semiconductor device with reduced wiring resistance. .
[0019]
In this conventional method, after a conductive film is buried in a groove or the like formed in an insulating film, a first copper wiring is formed using a damascene method of removing an unnecessary conductive film on the insulating film, and thereafter, Vias and second copper wirings are formed by a dual damascene method in which vias and wirings are simultaneously formed by the same process as the damascene method.
[0020]
Patent Document 1 discloses, for example, the point of forming the first copper wiring using the damascene method. Further, for example, Patent Document 2 discloses that a via and a second copper wiring are formed by a dual damascene method after a first copper wiring is formed by using a damascene method.
[0021]
[Patent Document 1]
JP 2001-53076 A (Page 4, Page 8-9, FIG. 7, FIG. 8, FIG. 10)
[Patent Document 2]
JP-A-2001-291720 (page 4, page 10, page 24 to page 25, FIG. 4, FIG. 66 to FIG. 77)
[0022]
[Problems to be solved by the invention]
However, in the above conventional example, since the copper hillocks 8 penetrate into the SiN film 6 from the first wiring 5 (see FIG. 8E), the SiN film 6 is partially thinned, and a via step which is a later step is performed. The thickness of the SiN film 6 is reduced during a process from a dry etching process for forming the shape 10 (see FIG. 8F) to a process before the dry etching process for removing the SiN film 6 at the bottom of the via shape 10. The broken portion is torn, the first wiring 5 is partially exposed, unintended damage is given to the first wiring 5 and a void 12 is generated (see FIG. 8 (g)). The erosion part 14 is generated in 5 (see FIG. 8 (i)).
[0023]
After that, if the via 16 and the second wiring 17 are formed (see FIG. 8K), a series of steps as a method of manufacturing the semiconductor device is completed. However, in the semiconductor device manufactured by such a conventional method, when a current is passed between the first wiring 5 and the second wiring 17 through the via 16, reliability such as an abnormal increase in via resistance and disconnection is caused. There is a possibility that a defect may occur.
[0024]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and provides a semiconductor device capable of minimizing damage to a first wiring 5 during a process and preventing an abnormal increase in via resistance and poor wiring reliability. It is an object to provide a method for manufacturing a semiconductor device that can be manufactured.
[0025]
[Means for Solving the Problems]
In order to achieve this object, a method of manufacturing a semiconductor device according to claim 1 of the present invention includes a step of forming a first wiring on a semiconductor substrate and a processing of generating a hillock in the first wiring. A hillock generating step to be performed, a hillock generated in the hillock generating step is removed by polishing, and a surface of the first wiring is flattened; and an insulating film is formed on the semiconductor substrate including on the first wiring. And forming a via shape such that the first wiring is exposed in the insulating film, and burying a wiring material film inside the via shape.
[0026]
In the present invention, after forming the first wiring, a step of intentionally generating a hillock is added, and the generated hillock is polished and removed. Therefore, hillocks do not occur in the subsequent step of forming the insulating film, and when the barrier layer is formed under the insulating film, the barrier layer can be formed to have a uniform film thickness. In the process, the barrier layer does not break unintentionally, minimizing damage to the first wiring, preventing erosion of the first wiring, stabilizing via resistance, It is possible to manufacture a semiconductor device capable of ensuring the reliability of wiring.
[0027]
In a method of manufacturing a semiconductor device according to a second aspect of the present invention, a first wiring is formed in a first insulating film formed on a semiconductor substrate so that the first wiring is buried so as to have the same surface as the insulating film. A hillock generating step of performing a process of generating a hillock in the first wiring; a step of polishing and removing a hillock generated in the hillock generating step to flatten a surface of the first wiring; Forming a second insulating film on the semiconductor substrate including on the first wiring, forming a via shape on the second insulating film so that the first wiring is exposed, and forming a via shape inside the via shape; Embedding a wiring material film, removing unnecessary wiring material film by polishing, and forming a via and a second wiring.
[0028]
In the present invention, after forming the first wiring, a step of intentionally generating a hillock is added, and the generated hillock is polished and removed. Therefore, hillocks do not occur in the subsequent step of forming the insulating film, and when the barrier layer is formed under the second insulating film, the barrier layer can be formed to have a uniform thickness. In the subsequent steps, the barrier layer does not break unintentionally, minimizing damage to the first wiring, preventing erosion of the first wiring, and reducing the via resistance. It is possible to manufacture a semiconductor device capable of ensuring stability and wiring reliability.
[0029]
In the method of manufacturing a semiconductor device according to claim 3 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including the inside of the groove, polishing and flattening the first copper film to form a first wiring; An annealing step of annealing the formed semiconductor substrate; a step of polishing and flattening hillocks generated on the first wiring by the annealing; and a step of forming a SiN layer on the flattened first wiring. Forming a film, forming a second insulating film on the SiN film, and forming a position corresponding to the first wiring on the second insulating film by using a photoresist mask for forming a via shape. Forming a via shape on the second insulating film; Forming a second wiring groove including an upper portion of the via shape using a photoresist mask for use, removing a SiN film at a bottom portion of the via shape, and forming an inner portion of the via shape and the second wiring groove. Forming a second copper film on the second insulating film including the inside of the substrate, and polishing and flattening the second copper film to form a via and a second wiring. It was done.
[0030]
In the present invention, an annealing step is added after the formation of the first wiring to intentionally generate a copper hillock. Further, the generated copper hillocks are polished and removed by the CMP method. Therefore, copper hillocks do not occur in the subsequent step of forming the SiN film and the insulating film, and the SiN film can be formed with a uniform thickness. Therefore, the SiN film is not unintentionally torn in the subsequent steps, and damage to the first wiring can be minimized, erosion of the first wiring can be prevented, and via resistance can be reduced. It is possible to manufacture a semiconductor device capable of stabilizing the wiring and ensuring the reliability of wiring.
[0031]
According to a method of manufacturing a semiconductor device according to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, the annealing is performed by removing a copper hillock from the first wiring in an oxygen-suppressed atmosphere. Annealing is performed under the conditions of temperature and time at which occurs.
[0032]
In the present invention, a copper hillock is sufficiently generated in the annealing step added after the formation of the first wiring, so that the hillock does not occur in the subsequent steps.
[0033]
Further, according to the method of manufacturing a semiconductor device according to claim 5 of the present invention, in the method of manufacturing a semiconductor device according to claim 3, the step of forming the SiN film is performed during the formation of the via and the second wiring. The thickness is formed such that the SiN film remains at the bottom of the via when the groove is formed.
[0034]
In the present invention, since the SiN film to be formed under the second insulating film is formed to have a thickness that can survive the processing performed during the formation of the via and the formation of the second wiring groove, these steps are performed. Even after passing through, the SiN film surely remains.
[0035]
Further, according to the method of manufacturing a semiconductor device according to claim 6 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including a wiring groove, polishing and flattening the first copper film to form a first wiring, and forming the first wiring Performing an oxygen plasma process on the semiconductor substrate, polishing a hillock generated in the first wiring by the oxygen plasma processing, and flattening the hillock, and performing a process on the flattened first wiring. A step of forming a SiN film, a step of forming a second insulating film on the SiN film, and corresponding to the first wiring by using a photoresist mask for forming a via shape on the second insulating film. Forming a via shape at a position, and forming a wiring groove in the second insulating film. Forming a second wiring groove including the upper part of the via shape using a photoresist mask, removing the SiN film at the bottom of the via shape, and forming the second wiring groove inside the via shape and the second wiring groove. The method includes a step of forming a second copper film on the second insulating film including the inside, and a step of polishing and flattening the second copper film to form a via and a second wiring. Things.
[0036]
In the present invention, an oxygen plasma treatment step is added after the formation of the first wiring to intentionally generate a copper hillock and a copper oxide layer. Further, the generated copper hillocks and copper oxide layer are polished and removed by the CMP method. Thereafter, copper hillocks do not occur in the step of forming the SiN film and the insulating film, and the SiN film can be formed to have a uniform thickness. Therefore, the SiN film is not unintentionally torn in the subsequent steps, and damage to the first wiring can be minimized, erosion of the first wiring can be prevented, and via resistance can be reduced. And the reliability of the wiring can be ensured.
[0037]
According to a method of manufacturing a semiconductor device according to claim 7 of the present invention, in the method of manufacturing a semiconductor device according to claim 6, the oxygen plasma processing step is performed under a condition that a substrate temperature is 120 ° C. or lower. It is made to do in.
[0038]
In the present invention, copper hillocks are sufficiently generated in the oxygen plasma processing step added after the formation of the first wiring, so that hillocks are not generated in the subsequent steps. By performing the copper hillock generation processing in oxygen plasma (in an oxidizing atmosphere), hillocks can be generated at a relatively low temperature in a short time.
[0039]
Further, according to the method of manufacturing a semiconductor device according to claim 8 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including a wiring groove, polishing and flattening the first copper film to form a first wiring, and forming the first wiring Performing an ammonia plasma process on the semiconductor substrate, polishing a hillock generated in the first wiring by the ammonia plasma processing, and flattening the hillock, and performing a process on the flattened first wiring. A step of forming a SiN film, a step of forming a second insulating film on the SiN film, and corresponding to the first wiring by using a photoresist mask for forming a via shape on the second insulating film. Forming a via shape at a position; and forming a via shape on the second insulating film. Forming a second wiring groove including an upper portion of the via shape using a photoresist mask for forming the wiring groove, removing a SiN film at a bottom portion of the via shape, and forming the via shape and the second wiring Forming a second copper film on the second insulating film including the inside of the groove; and polishing and planarizing the second copper film to form a via and a second wiring. It was done.
[0040]
In the present invention, an ammonia plasma treatment step is added after the formation of the first wiring, and a copper hillock is intentionally generated. Further, the generated copper hillocks are polished and removed by the CMP method. Therefore, copper hillocks do not occur in the subsequent step of forming the SiN film and the insulating film, and the SiN film can be formed with a uniform thickness. Therefore, the SiN film does not break unintentionally in the subsequent steps, it is possible to minimize damage to the first wiring, it is possible to prevent erosion of the first wiring, and to stabilize the via resistance. It is possible to manufacture a semiconductor device capable of ensuring reliability and wiring reliability.
[0041]
According to a method of manufacturing a semiconductor device according to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the eighth aspect, the ammonia plasma processing step is performed under a condition that the substrate temperature is 120 ° C. or lower. It is like that.
[0042]
In the present invention, copper hillocks are sufficiently generated in the ammonia plasma processing step added after the formation of the first wiring, so that hillocks do not occur in the subsequent steps. By performing the copper hillock generation process in ammonia plasma (in a reducing atmosphere), hillocks can be generated at a relatively low temperature and in a short time.
[0043]
Further, according to the method of manufacturing a semiconductor device according to claim 10 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including the inside of the wiring groove, polishing and flattening the first copper film to form a first wiring; Forming a SiC film on the SiC film, forming a second insulating film on the SiC film, and forming the second wiring on the first wiring by using a photoresist mask for forming a via shape with respect to the second insulating film. Forming a via shape at a corresponding position; forming a second wiring groove including an upper portion of the via shape on the second insulating film using a wiring groove forming photoresist mask; Removing the SiC film at the bottom of the shape; Forming a copper film on said second insulating film including the inside of the line grooves, polished copper film, is obtained by such a step of forming a via the second wiring by planarization.
[0044]
In the present invention, the SiC film is formed after the formation of the first wiring, and then the insulating film is formed. Since the SiC film has a higher hardness than the SiN film, generation of copper hillocks can be suppressed, and the SiC film can be formed to have a uniform thickness. Therefore, it is possible to minimize the damage to the first wiring without unintentionally breaking the SiC film in the subsequent steps, and to stabilize the via resistance and ensure the reliability of the wiring. A semiconductor device that can be manufactured can be manufactured.
[0045]
According to a method of manufacturing a semiconductor device according to claim 11 of the present invention, in the method of manufacturing a semiconductor device according to claim 10, the step of forming the SiC film is performed during the formation of the via and the second wiring. The thickness of the via is formed so that the SiC film remains at the bottom of the via when the groove is formed.
[0046]
In the present invention, since the SiC film formed under the second insulating film is formed to have a thickness that can be left by the processing performed during the formation of the via and the formation of the second wiring groove, these steps are performed. Even after passing through, the SiC film surely remains.
[0047]
BEST MODE FOR CARRYING OUT THE INVENTION
(Embodiment 1)
The first embodiment corresponds to the first to fifth aspects of the present invention. After forming the first wiring, a hillock is intentionally generated in the first wiring by annealing treatment, and the hillock is removed by the CMP method. After that, the dual damascene method is performed, and hillocks are intentionally generated, so that hillocks do not occur in the first wiring in a step after hillock removal, and damage to the first wiring is minimized. This makes it possible to suppress the erosion of the first wiring, thereby stabilizing the via resistance and ensuring the reliability of the wiring.
[0048]
Hereinafter, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a process sectional view of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
[0049]
FIG. 2 is a process flowchart of the semiconductor manufacturing method according to the first embodiment of the present invention, and shows processing steps 201 to 214 corresponding to the steps (a) to (m) in the sectional view of FIG.
[0050]
In FIG. 1, reference numeral 21 denotes a semiconductor substrate, 22 denotes an insulating film formed on the semiconductor substrate 21, 23 denotes a first wiring groove formed on the surface of the insulating film 22, and 24 denotes an insulating film including the inside of the first wiring groove 23. A copper film formed so as to cover the surface of 22, 25 is a first wiring formed in the first wiring groove 23, 26 is a copper hillock generated on the surface of the first wiring 25, 27 is on the first wiring 25 , An insulating film 28 formed on the SiN film 27, 29 a photoresist mask for forming a via formed on the insulating film 28, 30 an SiN film 27, Via shape formed on the insulating film 28, 31 is a photoresist mask for forming a second wiring groove formed on the insulating film 28, 32 is a second wiring groove formed on the surface of the insulating film 28, 33 is a via shape. Exposed portion of first wiring 25 on bottom surface 30 A copper film formed on the insulating film 28 so as to cover and fill the via shape 30, a via 34 is formed in the insulating film 28, and a via 35 is formed in the second wiring groove 32 of the insulating film 28. This is the second wiring.
[0051]
Hereinafter, each process cross-sectional view of FIG. 1 will be described.
FIG. 1A is a process sectional view immediately after forming an insulating film 22 on a semiconductor substrate 21 and forming a first wiring groove 23 on the surface of the insulating film 22. This stage corresponds to the processing step 201 in FIG. 2, and is realized by a film forming apparatus and an etching apparatus.
[0052]
FIG. 1B is a sectional view of the process immediately after the copper film 24 is formed on the entire surface of the insulating film 22 including the inside of the first wiring groove 23 by the sputtering method and the plating method. This stage corresponds to the processing step 202 in FIG. 2 and is realized by a sputtering apparatus and a plating apparatus.
[0053]
FIG. 1C is a process cross-sectional view immediately after the copper film 24 and the insulating film 22 are polished, flattened, and washed by the CMP method, and the first wiring 25 is formed so that the surface is the same as the insulating film 22. . This step corresponds to the processing step 203 in FIG. 2 and is realized by the CMP apparatus and the cleaning apparatus.
[0054]
FIG. 1D is a process sectional view immediately after the copper hillock 26 is intentionally generated on the first wiring 25 by the annealing process. This step corresponds to the processing step 204 in FIG. 2 and is realized by the annealing device.
[0055]
FIG. 1E is a sectional view of the process immediately after the copper hillock 26 is polished, flattened, and cleaned by the CMP method. This step corresponds to the processing step 205 in FIG. 2 and is realized by the CMP apparatus and the cleaning apparatus.
[0056]
FIG. 1F is a sectional view of the process immediately after the SiN film 27 and the insulating film 28 are formed in this order on the entire surface of the insulating film 22 including the first wiring 25 by the CVD method. This stage corresponds to the processing steps 206 and 207 in FIG. 2, and is realized by the film forming apparatus.
[0057]
FIG. 1G is a process sectional view immediately after forming a via-shape forming photoresist mask 29 on the insulating film 28 by the lithography method. This step corresponds to the processing step 208 in FIG. 2 and is realized by a resist film forming apparatus and a lithographic apparatus.
[0058]
FIG. 1H shows a process immediately after the via shape 30 is formed in the SiN film 27 and the insulating film 28 by dry etching using a photoresist mask 29 and the via shape forming photoresist mask 29 is removed by ashing and washing. It is sectional drawing. This stage corresponds to the processing step 209 in FIG. 2, and is realized by a dry etching device, an ashing device, and a cleaning device.
[0059]
FIG. 1 (i) is a process sectional view immediately after forming a second wiring groove forming photoresist mask 31 on the insulating film 28 by lithography. The photoresist mask 31 has an opening in a region including the via shape 30. This step corresponds to the processing step 210 in FIG. 2 and is realized by a resist film forming apparatus and a lithographic apparatus.
[0060]
FIG. 1J shows that a second wiring groove 32 is formed in a part of the surface of the insulating film 28 by a dry etching method using a photoresist mask 31, and the second wiring groove forming photoresist mask 31 is formed by ashing and cleaning. It is a process sectional view immediately after removing. This stage corresponds to the processing step 211 in FIG. 2, and is realized by a dry etching device, an ashing device, and a cleaning device.
[0061]
FIG. 1K is a process sectional view immediately after the SiN film 27 is etched by the dry etching method and cleaned. This step corresponds to the processing step 212 in FIG. 1, and is realized by a dry etching apparatus and a cleaning apparatus.
[0062]
FIG. 1L shows a state immediately after the second copper film 33 is formed on the entire surface of the insulating film 28 including the inside of the via shape 30 and the exposed surface of the first wiring 25 and the inside of the second wiring groove 32 by the sputtering method and the plating method. FIG. This stage corresponds to the processing step 213 in FIG. 2 and is realized by a sputtering device and a plating device.
[0063]
FIG. 1 (m) shows a via 34 in which the copper film 33 and the insulating film 28 are polished, flattened, and cleaned by the CMP method, and the via 34 in which the via shape 30 is filled with the copper film, and the second wiring having the same surface as the insulating film 28. 35 is a process sectional view immediately after the formation of Step 35. FIG. This step corresponds to the processing step 214 in FIG. 2 and is realized by the CMP apparatus and the cleaning apparatus.
[0064]
Next, a method of manufacturing a semiconductor device performed by the semiconductor manufacturing apparatus in the first embodiment will be described.
FIGS. 1A to 1C show a step of forming a first wiring 25 buried in a wiring groove 23 formed on a part of the surface of an insulating film 22 on a semiconductor substrate 21.
[0065]
8 (a) to 8 (c), an insulating film 22 is formed on a semiconductor substrate 21, a first wiring groove 23 is formed on the surface of the insulating film 22, and a sputtering method and a plating method are performed. To form a copper film 24 on the entire surface of the insulating film 22 including the inside of the first wiring groove 23. The copper film 24 and the insulating film 22 are polished, flattened, and cleaned by the CMP method. That is, the first wiring 25 is formed.
[0066]
When annealing the semiconductor substrate shown in the process sectional view of FIG. 1C at about 150 ° C. for about 120 minutes in an atmosphere in which the oxygen concentration is suppressed, copper hillocks 26 are formed on the first wiring 25. (See FIG. 1D). This is considered to be due to the fact that when the first wiring 25 is given a thermal stress, the copper atoms move and the copper grain growth is promoted. Copper hillocks are randomly generated and have a height of about 50 to 100 nm. The thickness of the first wiring 25 is set to about 350 nm. In order to promote the growth of copper grains, it is desirable to perform annealing at a higher temperature. However, if the annealing is performed at a high temperature of, for example, about 400 ° C., even if the atmosphere has a trace oxygen concentration of about 10 ppm, the first wiring 25 can be formed. Copper oxide is formed. For this reason, it is reasonable to perform the heat treatment at about 150 ° C. for about 120 minutes in consideration of the restriction on the oxygen concentration suppressing ability of the annealing apparatus or the productivity. Although nitrogen is used as the annealing atmosphere, any gas other than nitrogen gas may be used as long as the gas is inert to copper. In short, it is important to intentionally generate copper hillocks while suppressing copper oxide formation. Thereafter, the copper hillock 26 is polished and cleaned by the CMP method, and the first wiring 25 is flattened. In this state, even if heat treatment is again applied to the first wiring, copper atoms do not move. That is, the grain growth of copper is saturated. Therefore, the first wiring 25 is in the state of FIG. Next, as shown in FIG. 1F, a SiN film 27 and an insulating film 28 are formed by the CVD method. When the SiN film 27 and the insulating film 28 are formed by the CVD method, the temperature of the semiconductor substrate 21 rises to a maximum temperature of about 400 ° C. In the conventional example, when this thermal stress is applied to the first wiring 5 shown in FIG. 8C, the copper atoms move to promote the copper grain growth, and the copper hillock 8 as shown in FIG. It penetrates into the film 6. However, in the first embodiment, even if the thermal stress is applied to the first wiring 25 shown in FIG. 1E, the copper atoms do not move, the copper grain growth is not promoted, and No copper hillocks occur. Therefore, the SiN film 27 can have a desired uniform film thickness, as shown in FIG.
[0067]
It is desired that the thickness of the SiN film 27 be as thin as possible in order to reduce the inter-wiring capacitance. However, the dry etching process, ashing and cleaning for forming the via and the second wiring groove thereafter are required. It is important to set the film thickness so that the first wiring is not exposed. In the first embodiment, the thickness of the SiN film 27 is set to 150 nm. The thickness of the insulating film 28 was set to 800 nm. When dry etching for forming the via shape 10 and the second wiring groove 13 is performed in a state where the thickness of the SiN film 6 as shown in FIG. The first wiring 5 is physically and chemically damaged several times by ashing and cleaning at the time of removing the resist mask, a developing solution at the time of lithography, and the like, and the voids 12 and the eroded portions 14 are generated. However, in the first embodiment, the via shape 30 shown in FIG. 1H reaches the inside of the SiN film 27, but does not penetrate the SiN film 27, and the first wiring 25 is not exposed. There is no. The amount of etching of the SiN film 27 is determined by the amount of over-etching at the time of dry etching for forming the via shape 30, but using a fluorocarbon-based gas and a condition of sufficiently securing the SiN film selectivity to the insulating film, about 40 nm In the amount of etching. Also, the bottom of the via shape 30 after the formation of the second wiring groove 32 shown in FIG. 1J of the first embodiment reaches the inside of the SiN film 27, but the first wiring 25 is not exposed. The amount of etching of the SiN film 27 is determined by the amount of dry etching for forming the second wiring groove 32 and the selectivity of the SiN film with respect to the insulating film. To suppress the etching amount to about 80 nm. The SiN film 27 at the bottom of the via shape 30 after the formation of the second wiring groove 32 is designed so that a total of about 120 nm is etched and 30 nm remains. Then, as shown in FIG. 1K, the first wiring 25 is first exposed by etching the SiN film 27 at the bottom of the via shape 30 by a dry etching method using a fluorocarbon-based gas. Thereafter, cleaning is performed, and a copper film 33 is formed using a sputtering method and a plating method as shown in FIG. During this time, damage to the first wiring 25 can be minimized as compared with the conventional example. Thereafter, as shown in FIG. 1 (m), the copper film 33 is polished, flattened and washed by the CMP method to form a via 34 and a second wiring 35.
[0068]
As a result, the first wiring 25, the via 34, and the second wiring 35 are wirings free from voids and erosion, and can stabilize via resistance and secure wiring reliability.
[0069]
As described above, according to the first embodiment, after the first copper wiring is buried so as to have the same surface as the insulating film, a copper hillock is generated by intentionally performing an annealing step, The copper hillocks are polished and planarized by the CMP method, and then the vias connecting the first and second copper wirings to each other and the second copper wirings are formed by the dual damascene method. Hillocks are no longer generated in the first copper wiring when the method is performed, and copper hillocks enter the SiN layer formed when the dual damascene method is performed, and the SiN layer is partially thinned. In addition, there is no fear that a part of the first copper wiring is exposed, unintentional damage is caused by dry etching at the time of forming the via shape, and an eroded portion is generated in the first copper wiring. Reliability failure it is possible to eliminate the problems that occur, such as atmospheric or disconnection.
[0070]
(Embodiment 2)
The second embodiment corresponds to the first, second, sixth, and seventh aspects of the present invention. After the first wiring is formed, hillocks are intentionally generated in the first wiring by oxygen plasma processing, and the first wiring is formed. After the removal by the CMP method, the dual damascene method is performed. Since the hillock is intentionally generated, no hillock is generated in the first wiring in the step after the hillock is removed. Damage can be minimized, erosion of the first wiring can be prevented, and via resistance can be stabilized and wiring reliability can be ensured.
[0071]
Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to the drawings.
FIG. 3 is a process sectional view of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
[0072]
FIG. 4 is a process flowchart of a method for manufacturing a semiconductor device according to the second embodiment of the present invention, and shows processing steps 401 to 414 corresponding to the steps (a) to (m) of the step sectional view of FIG. .
[0073]
3, reference numeral 41 denotes a semiconductor substrate; 42, an insulating film formed on the semiconductor substrate 41; 43, a first wiring groove formed on the surface of the insulating film 42; 44, an insulating film including the inside of the first wiring groove 43; A copper film formed so as to cover the surface of 42, 45 is a first wiring formed in the first wiring groove 43, 46 is a copper hillock generated on the surface of the first wiring 45, 47 is on the first wiring 45. Is a SiN film formed on the insulating film 42 including the first wiring 45, 49 is an insulating film formed on the SiN film 48, 50 is a film formed on the insulating film 49. A via-shape photoresist mask 51, a via-shape formed on the SiN film 48 and the insulating film 49, 52 a second wiring groove-forming photoresist mask formed on the surface of the insulating film 49, and 53 an insulating film 49, a second wiring groove formed on the surface of Reference numeral 4 denotes a copper film formed on the insulating film 49 so as to cover the exposed portion of the first wiring 45 on the bottom surface of the via shape 51 and fill the via shape 51; 55, a via formed in the insulating film 49; Is a second wiring formed in the second wiring groove 53 of the insulating film 49.
[0074]
Hereinafter, each process sectional view of FIG. 3 will be described.
FIG. 3A is a process sectional view immediately after forming the insulating film 42 on the semiconductor substrate 41 and forming the first wiring groove 43 on the surface of the insulating film 42. This stage corresponds to the processing step 401 in FIG. 4 and is realized by a film forming apparatus and an etching apparatus.
[0075]
FIG. 3B is a process sectional view immediately after forming the copper film 44 on the entire surface of the insulating film 42 including the inside of the first wiring groove 43 by the sputtering method and the plating method. This step corresponds to the processing step 402 in FIG. 4 and is realized by a sputtering apparatus and a plating apparatus.
[0076]
FIG. 3C is a process cross-sectional view immediately after the copper film 44 and the insulating film 42 are polished, flattened, and washed by the CMP method, and the first wiring 45 is formed so that the surface becomes the same as the insulating film 42. . This step corresponds to the processing step 403 in FIG. 4 and is realized by the CMP apparatus and the cleaning apparatus.
[0077]
FIG. 3D is a process sectional view immediately after the copper hillock 46 and the copper oxide layer 47 are generated on the first wiring 45 by the oxygen plasma treatment. This step corresponds to the processing step 404 in FIG. 4 and is realized by the plasma processing apparatus.
[0078]
FIG. 3E is a process sectional view immediately after the copper hillock 46 and the copper oxide layer 47 are polished, flattened, and cleaned by the CMP method. This step corresponds to the processing step 405 in FIG. 4, and is realized by the CMP apparatus and the cleaning apparatus.
[0079]
FIG. 3F is a process sectional view immediately after forming the SiN film 48 and the insulating film 49 in this order on the entire surface of the insulating film 42 including the first wiring 45 by the CVD method. This step corresponds to the processing steps 406 and 407 in FIG. 4, and is realized by the film forming apparatus.
[0080]
FIG. 3G is a process sectional view immediately after forming the via-shape forming photoresist mask 50 on the insulating film 49 by the lithography method. This step corresponds to the processing step 408 in FIG. 4 and is realized by a resist film forming apparatus and a lithographic apparatus.
[0081]
FIG. 3H shows a step immediately after the via shape 51 is formed in the SiN film 48 and the insulating film 49 by a dry etching method using the photoresist mask 50 and the via shape forming photoresist mask 50 is removed by ashing and washing. It is sectional drawing. This stage corresponds to the processing step 409 in FIG. 4, and is realized by a dry etching device, an ashing device, and a cleaning device.
[0082]
FIG. 3I is a process sectional view immediately after forming the second wiring groove forming photoresist mask 52 on the insulating film 49 by the lithography method. The photoresist mask 52 has an opening in a region including the via shape 51. This step corresponds to the processing step 410 in FIG. 4 and is realized by the resist film forming apparatus and the lithographic apparatus.
[0083]
FIG. 3J shows that a second wiring groove 53 is formed in a part of the surface of the insulating film 49 by a dry etching method using a photoresist mask 52, and the second wiring groove forming photoresist mask 52 is formed by ashing and cleaning. It is a process sectional view immediately after removing. This stage corresponds to the processing step 411 in FIG. 4, and is realized by a dry etching device, an ashing device, and a cleaning device.
[0084]
FIG. 3K is a sectional view of the process immediately after the SiN film 48 is etched by the dry etching method and washed. This step corresponds to the processing step 412 in FIG. 4 and is realized by a dry etching apparatus and a cleaning apparatus.
[0085]
FIG. 3 (l) shows a state immediately after forming the second copper film 54 on the entire surface of the insulating film 49 including the inside of the via shape 51, the exposed surface of the first wiring 45 and the inside of the second wiring groove 53 by the sputtering method and the plating method. FIG. This step corresponds to the processing step 413 in FIG. 4 and is realized by a sputtering device and a plating device.
[0086]
FIG. 3 (m) shows a via 55 in which the copper film 54 and the insulating film 49 are polished, flattened and cleaned by the CMP method, and the via 55 in which the inside of the via shape 51 is filled with the copper film, and the second wiring having the same surface as the insulating film 49 56 is a process cross-sectional view immediately after forming the semiconductor device illustrated in FIG. This step corresponds to the processing step 414 in FIG. 3, and is realized by the CMP apparatus and the cleaning apparatus.
[0087]
Next, a method of manufacturing a semiconductor device, which is performed by the semiconductor manufacturing apparatus in the second embodiment, will be described.
FIGS. 3A to 3C show a step of forming a first wiring 45 buried in a wiring groove 43 formed on a part of the surface of the insulating film 42 on the semiconductor substrate 41.
[0088]
8A to 8C, an insulating film 42 is formed on a semiconductor substrate 41, a first wiring groove 43 is formed on the surface of the insulating film 42, and sputtering and plating are performed. A copper film 44 is formed on the entire surface of the insulating film 42 including the inside of the first wiring groove 43, and the copper film 44 and the insulating film 42 are polished, flattened, and washed by a CMP method, so that the surface is the same as the insulating film 42 That is, the first wiring 45 is formed.
[0089]
When a plasma treatment is performed on the semiconductor substrate shown in the process cross-sectional view of FIG. 3C in an oxygen atmosphere at a substrate temperature of about 80 ° C. for about 120 seconds, the copper hillock 46 and the copper oxide layer 47 are formed. It occurs on one wiring 45 (see FIG. 3D). This is because the copper atoms move due to the thermal stress applied to the first wiring 45, which promotes the growth of copper grains, and the reaction between oxygen radicals and copper atoms produces copper oxide. to cause. Copper hillocks are randomly generated and have a height of about 50 to 100 nm. The thickness of the copper oxide layer is 30 nm or less in the oxygen plasma treatment of the second embodiment. In the second embodiment, the substrate temperature at the time of the oxygen plasma treatment is set to 80 ° C., but considering the occurrence of copper hillocks, the first wiring 45 rises to 80 ° C. or more due to the temperature rise due to the plasma irradiation. It is possible. The wiring thickness of the first wiring 45 is set to about 350 nm. Thereafter, the copper hillock 46 and the copper oxide layer 47 are polished and cleaned by the CMP method, and the first wiring 45 is flattened. In this state, even if heat treatment is applied again to the first wiring, copper atoms do not move. That is, the grain growth of copper is saturated. Therefore, the first wiring 45 is in the state of FIG. 3E in which no copper hillock exists. Next, as shown in FIG. 3F, a SiN film 48 and an insulating film 49 are formed by the CVD method. When the SiN film 48 and the insulating film 49 are formed by the CVD method, the temperature of the semiconductor substrate 41 rises to a maximum temperature of about 400 ° C. In the conventional example, when this thermal stress is applied to the first wiring 5 shown in FIG. 8C, the copper atoms move to promote the copper grain growth, and the copper hillock 8 as shown in FIG. It penetrates into the film 6. However, in the second embodiment, even if the thermal stress is applied to the first wiring 45 shown in FIG. 3E, the copper atoms do not move, the copper grain growth is not promoted, and No copper hillocks occur. Therefore, the SiN film 48 can have a desired uniform film thickness, as shown in FIG.
[0090]
It is desired that the thickness of the SiN film 48 be made as thin as possible in order to reduce the capacitance between wirings. However, it is preferable that the thickness of the SiN film 48 be reduced by a dry etching process, ashing, and cleaning for forming vias and second wiring grooves. It is important to set the film thickness so that the first wiring is not exposed. In the second embodiment, the thickness of the SiN film 48 is set to 150 nm. The thickness of the insulating film 49 was set to 800 nm. When dry etching for forming the via shape 10 and the second wiring groove 13 is performed in a state where the thickness of the SiN film 6 as shown in FIG. The first wiring 5 is physically and chemically damaged several times by ashing and cleaning at the time of removing the resist mask, a developing solution at the time of lithography, and the like, and the voids 12 and the eroded portions 14 are generated. However, in the second embodiment, the via shape 51 shown in FIG. 3H reaches the inside of the SiN film 48, but does not penetrate the SiN film 48, and the first wiring 45 is not exposed. There is no. The amount of etching of the SiN film 48 is determined by the amount of over-etching at the time of dry etching for forming the via shape 51. In the amount of etching. In addition, the bottom of the via shape 51 after the formation of the second wiring groove 53 shown in FIG. 3J of the second embodiment reaches the inside of the SiN film 48, but the first wiring 45 is not exposed. The amount of etching of the SiN film 48 is determined by the amount of dry etching for forming the second wiring groove 53 and the selectivity of the SiN film with respect to the insulating film. To suppress the etching amount to about 80 nm. The SiN film 48 at the bottom of the via shape 51 after the formation of the second wiring groove 53 is designed so that a total of about 120 nm is etched to leave 30 nm. Then, as shown in FIG. 3 (k), the first wiring 45 is first exposed by etching the SiN film 48 at the bottom of the via shape 51 by a dry etching method using a fluorocarbon-based gas. Thereafter, cleaning is performed, and a copper film 54 is formed by a sputtering method and a plating method as shown in FIG. During this time, damage to the first wiring 45 can be minimized as compared with the conventional example. Thereafter, as shown in FIG. 3 (m), the copper film 54 is polished, flattened, and washed by the CMP method to form the via 55 and the second wiring 56.
[0091]
Thus, the first wiring 45, the via 55, and the second wiring 56 are wirings free from voids and erosion, and can stabilize via resistance and secure wiring reliability.
[0092]
As described above, according to the second embodiment, after the first copper wiring is formed so as to be buried so as to have the same surface as the insulating film, the copper hillock is generated by intentionally performing the oxygen plasma treatment. After the copper hillock is polished and planarized by the CMP method, a via for connecting the first and second copper wirings to each other and the second copper wiring are formed by the dual damascene method. Hillock no longer occurs in the first copper wiring when the damascene method is performed, and the copper hillock penetrates into the SiN layer formed when the dual damascene method is performed, and the SiN layer is partially thinned. Therefore, there is no danger that a part of the first copper wiring is exposed, unintentional damage is caused by dry etching at the time of forming the via shape, and an eroded portion is generated in the first copper wiring. It is possible to eliminate the problem of poor reliability, such as abnormal or disconnection occurs.
[0093]
(Embodiment 3)
The third embodiment corresponds to the first, second, eighth, and ninth aspects of the present invention. After the first wiring is formed, hillocks are intentionally generated in the first wiring by ammonia plasma treatment, and the first wiring is formed. After the removal by the CMP method, the dual damascene method is performed. Since the hillock is intentionally generated, no hillock is generated in the first wiring in the step after the hillock is removed. Damage can be minimized, erosion of the first wiring can be prevented, and via resistance can be stabilized and wiring reliability can be ensured.
[0094]
Hereinafter, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a process sectional view of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
[0095]
FIG. 5 is a process flowchart of a method for manufacturing a semiconductor device according to the third embodiment of the present invention, and shows processing steps 501 to 514 corresponding to the steps (a) to (m) in the sectional view of FIG. .
[0096]
As described in the first embodiment, in FIG. 1, 21 is a semiconductor substrate, 22 is an insulating film formed on the semiconductor substrate 21, 23 is the first wiring groove formed on the surface of the insulating film 22, and 24 is A copper film formed so as to cover the surface of the insulating film 22 including the inside of the first wiring groove 23, 25 is a first wiring formed in the first wiring groove 23, and 26 is formed on the surface of the first wiring 25. Copper hillocks, 27 is an SiN film formed on the insulating film 22 including on the first wiring 25, 28 is an insulating film formed on the SiN film 27, 29 is a via shape formed on the insulating film 27 A photoresist mask, 30 is a via shape formed in the SiN film 27 and the insulating film 28, 31 is a photoresist mask for forming a second wiring groove formed on the insulating film 28, and 32 is formed on the surface of the insulating film 28. The second wiring groove 33 has a via shape 3 A copper film formed on the insulating film 28 so as to cover the exposed portion of the first wiring 25 on the bottom surface and fill the via shape 30; 34, a via formed in the insulating film 28; This is the second wiring formed in the second wiring groove 32.
[0097]
Hereinafter, each process cross-sectional view of FIG. 1 will be described.
FIG. 1A is a process sectional view immediately after forming an insulating film 22 on a semiconductor substrate 21 and forming a first wiring groove 23 on the surface of the insulating film 22. This stage corresponds to the processing step 501 in FIG. 5, and is realized by a film forming apparatus and an etching apparatus.
[0098]
FIG. 1B is a sectional view of the process immediately after the copper film 24 is formed on the entire surface of the insulating film 22 including the inside of the first wiring groove 23 by the sputtering method and the plating method. This stage corresponds to the processing step 502 in FIG. 5, and is realized by a sputtering apparatus and a plating apparatus.
[0099]
FIG. 1C is a process cross-sectional view immediately after the copper film 24 and the insulating film 22 are polished, flattened, and washed by the CMP method, and the first wiring 25 is formed so that the surface is the same as the insulating film 22. . This stage corresponds to the processing step 503 in FIG. 5, and is realized by the CMP device and the cleaning device.
[0100]
FIG. 1D is a process sectional view immediately after the copper hillock 26 is intentionally generated on the first wiring 25 by the ammonia plasma treatment. This step corresponds to the processing step 504 in FIG. 5 and is realized by the plasma processing apparatus.
[0101]
FIG. 1E is a sectional view of the process immediately after the copper hillock 26 is polished, flattened, and cleaned by the CMP method. This step corresponds to the processing step 505 in FIG. 5, and is realized by the CMP apparatus and the cleaning apparatus.
[0102]
FIG. 1F is a sectional view of the process immediately after the SiN film 27 and the insulating film 28 are formed in this order on the entire surface of the insulating film 22 including the first wiring 25 by the CVD method. This stage corresponds to the processing steps 506 and 507 in FIG. 5, and is realized by the film forming apparatus.
[0103]
FIG. 1G is a process sectional view immediately after forming a via-shape forming photoresist mask 29 on the insulating film 28 by the lithography method. This step corresponds to the processing step 508 in FIG. 5, and is realized by a resist film forming apparatus and a lithographic apparatus.
[0104]
FIG. 1H shows a process immediately after the via shape 30 is formed in the SiN film 27 and the insulating film 28 by dry etching using a photoresist mask 29 and the via shape forming photoresist mask 29 is removed by ashing and washing. It is sectional drawing. This stage corresponds to the processing step 509 in FIG. 5, and is realized by a dry etching device, an ashing device, and a cleaning device.
[0105]
FIG. 1 (i) is a process sectional view immediately after forming a second wiring groove forming photoresist mask 31 on the insulating film 28 by lithography. The photoresist mask 31 has an opening in a region including the via shape 30. This stage corresponds to the processing step 510 in FIG. 5, and is realized by the resist film forming apparatus and the lithography apparatus.
[0106]
FIG. 1 (j) shows that a second wiring groove 32 is formed on a part of the surface of the insulating film 28 by dry etching using a photoresist mask 31, and the second wiring groove forming photoresist mask 31 is formed by ashing and cleaning. FIG. 4 is a process sectional view immediately after removing the slab. This stage corresponds to the processing step 511 in FIG. 5, and is realized by a dry etching device, an ashing device, and a cleaning device.
[0107]
FIG. 1K is a process sectional view immediately after the SiN film 27 is etched by the dry etching method and cleaned. This step corresponds to the processing step 512 in FIG. 5, and is realized by a dry etching apparatus and a cleaning apparatus.
[0108]
FIG. 1L shows a state immediately after the second copper film 33 is formed on the entire surface of the insulating film 28 including the inside of the via shape 30 and the exposed surface of the first wiring 25 and the inside of the second wiring groove 32 by the sputtering method and the plating method. FIG. This step corresponds to the processing step 513 in FIG. 5, and is realized by a sputtering apparatus and a plating apparatus.
[0109]
FIG. 1 (m) shows a via 34 in which the copper film 33 and the insulating film 28 are polished, flattened, and cleaned by the CMP method, and the via 34 in which the via shape 30 is filled with the copper film, and the second wiring having the same surface as the insulating film 28. 35 is a process sectional view immediately after the formation of Step 35. FIG. This step corresponds to the processing step 514 in FIG. 5, and is realized by the CMP apparatus and the cleaning apparatus.
[0110]
Next, a method of manufacturing a semiconductor device, which is performed by the semiconductor manufacturing apparatus in the third embodiment, will be described.
FIGS. 1A to 1C show a step of forming a first wiring 25 buried in a wiring groove 23 formed on a part of the surface of an insulating film 22 on a semiconductor substrate 21.
[0111]
8 (a) to 8 (c), an insulating film 22 is formed on a semiconductor substrate 21, a first wiring groove 23 is formed on the surface of the insulating film 22, and a sputtering method and a plating method are performed. To form a copper film 24 on the entire surface of the insulating film 22 including the inside of the first wiring groove 23. The copper film 24 and the insulating film 22 are polished, flattened, and cleaned by the CMP method. That is, the first wiring 25 is formed.
[0112]
When plasma processing is performed on the semiconductor substrate shown in the process cross-sectional view of FIG. 1C in an ammonia atmosphere at a substrate temperature of about 80 ° C. for about 120 seconds, a copper hillock 26 is formed on the first wiring 25. Occurs (see FIG. 1D). This is considered to be due to the fact that when the first wiring 25 is given a thermal stress, the copper atoms move and the copper grain growth is promoted. Copper hillocks are randomly generated and have a height of about 50 to 100 nm. The thickness of the first wiring 25 is set to about 350 nm. The purpose of using ammonia as the atmosphere during the plasma treatment is to intentionally generate copper hillocks in a reducing atmosphere due to hydrogen atoms decomposed in the plasma. Thereafter, the copper hillock 26 is polished and cleaned by the CMP method, and the first wiring 25 is flattened. In this state, even if heat treatment is again applied to the first wiring, copper atoms do not move. That is, the grain growth of copper is saturated. Therefore, the first wiring 25 is in the state of FIG. Next, as shown in FIG. 1F, a SiN film 27 and an insulating film 28 are formed by the CVD method. When the SiN film 27 and the insulating film 28 are formed by the CVD method, the temperature of the semiconductor substrate 21 rises to a maximum temperature of about 400 ° C. In the conventional example, when this thermal stress is applied to the first wiring 5 shown in FIG. 8C, copper atoms move to promote copper grain growth, and the copper hillock 8 as shown in FIG. 6 invaded. However, in the third embodiment, even if the thermal stress is applied to the first wiring 25 shown in FIG. 1E, the copper atoms do not move, the copper grain growth is not promoted, and No copper hillocks occur. Therefore, the SiN film 27 can have a desired uniform film thickness, as shown in FIG.
[0113]
It is desired that the thickness of the SiN film 27 be as thin as possible in order to reduce the inter-wiring capacitance. However, a dry etching step, an ashing step, and a cleaning step for forming a via and a second wiring groove thereafter are desired. It is important to set the film thickness so that the first wiring is not exposed in the process. In the third embodiment, the thickness of the SiN film 27 is set to 150 nm. The thickness of the insulating film 28 was set to 800 nm. When dry etching for forming the via shape 10 and the second wiring groove 13 is performed in a state where the thickness of the SiN film 6 as shown in FIG. The first wiring 5 is physically and chemically damaged several times by ashing and cleaning at the time of removing the resist mask, a developing solution at the time of lithography, and the like, and the voids 12 and the eroded portions 14 are generated. However, in the third embodiment, the via shape 30 shown in FIG. 1H reaches the inside of the SiN film 27, but does not penetrate the SiN film 27, and the first wiring 25 is not exposed. There is no. The amount of etching of the SiN film 27 is determined by the amount of over-etching at the time of dry etching for forming the via shape 30, but using a fluorocarbon-based gas and a condition of sufficiently securing the SiN film selectivity to the insulating film, about 40 nm In the amount of etching. Further, the bottom of the via shape 30 after the formation of the second wiring groove 32 shown in FIG. 1J of the third embodiment reaches the inside of the SiN film 27, but the first wiring 25 is not exposed. The amount of etching of the SiN film 27 is determined by the amount of dry etching for forming the second wiring groove 32 and the selectivity of the SiN film with respect to the insulating film. To suppress the etching amount to about 80 nm. The SiN film 27 at the bottom of the via shape 30 after the formation of the second wiring groove 32 is designed so that a total of about 120 nm is etched and 30 nm remains. Then, as shown in FIG. 1 (k), the first wiring 25 is first exposed by etching the SiN film 27 at the bottom of the via shape 30 by a dry etching method using a fluorocarbon-based gas. Thereafter, cleaning is performed, and a copper film 33 is formed using a sputtering method and a plating method as shown in FIG. During this time, damage to the first wiring 25 can be minimized as compared with the conventional example. Thereafter, as shown in FIG. 1 (m), the copper film 33 is polished, flattened and washed by the CMP method to form a via 34 and a second wiring 35.
[0114]
As a result, the first wiring 25, the via 34, and the second wiring 35 are wirings free from voids and erosion, and can stabilize via resistance and secure wiring reliability.
[0115]
As described above, according to the third embodiment, after the first copper wiring is formed so as to be buried so as to have the same surface as the insulating film, the copper hillock is generated by intentionally performing the ammonia plasma treatment. After the copper hillock is polished and planarized by the CMP method, a via for connecting the first and second copper wirings to each other and the second copper wiring are formed by the dual damascene method. Hillock no longer occurs in the first copper wiring when the damascene method is performed, and the copper hillock penetrates into the SiN layer formed when the dual damascene method is performed, and the SiN layer is partially thinned. Therefore, there is no danger that a portion of the first copper wiring is exposed and unintentional damage is caused by dry etching at the time of forming the via shape, and an eroded portion is generated in the first copper wiring. A reliability such as resistance of abnormality or disconnection failure it is possible to eliminate the problems that occur.
[0116]
(Embodiment 4)
The fourth embodiment corresponds to the tenth and eleventh aspects of the present invention. After forming the first wiring, an SiC film is formed as a barrier layer on the entire surface of the first wiring, and then a dual damascene method is performed. Since the material of the barrier layer is changed to a hard material, hillocks do not occur in the first wiring in the subsequent process, and damage to the first wiring can be minimized. (1) It is possible to prevent the erosion of the wiring, to stabilize the via resistance and to secure the reliability of the wiring.
[0117]
Hereinafter, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to the drawings.
FIG. 6 is a process sectional view of the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
[0118]
FIG. 7 is a process flowchart of a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention, and shows processing steps 701 to 712 corresponding to the steps (a) to (k) of the sectional view of FIG.
[0119]
6, reference numeral 61 denotes a semiconductor substrate, 62 denotes an insulating film formed on the semiconductor substrate 61, 63 denotes a first wiring groove formed on the surface of the insulating film 62, and 64 denotes an insulating film including the inside of the first wiring groove 63. A copper film formed so as to cover the surface of 62; 65, a first wiring formed in the first wiring groove 63; 66, an SiN film formed on the insulating film 62 including on the first wiring 65; Is an insulating film formed on the SiN film 66; 68 is a photoresist mask for forming a via shape formed on the insulating film 67; 69 is a via shape formed on the SiN film 66 and the insulating film 67; 70 is an insulating film A second wiring groove forming photoresist mask formed on 67, 71 is a second wiring groove formed on the surface of the insulating film 67, and 72 covers the exposed portion of the first wiring 65 on the bottom surface of the via shape 69 and vias. To fill the shape 69 Enmaku 67 copper film formed on, 73 via which is formed in the insulating film 67, 74 is a second wiring formed in the second interconnection groove 71 of the insulating film 67.
[0120]
Hereinafter, each process sectional view of FIG. 6 will be described.
FIG. 6A is a process sectional view immediately after forming an insulating film 62 on a semiconductor substrate 61 and forming a first wiring groove 63 on the surface of the insulating film 62. This stage corresponds to the processing step 701 in FIG. 7, and is realized by a film forming apparatus and an etching apparatus.
[0121]
FIG. 6B is a process sectional view immediately after forming the copper film 64 on the entire surface of the insulating film 62 including the inside of the first wiring groove 63 by the sputtering method and the plating method. This stage corresponds to the processing step 702 in FIG. 7, and is realized by a sputtering device and a plating device.
[0122]
FIG. 6C is a process cross-sectional view immediately after the copper film 64 and the insulating film 62 are polished, flattened, and washed by the CMP method, and the first wiring 65 is formed so that the surface becomes the same as the surface of the insulating film 62. . This step corresponds to the processing step 703 in FIG. 7, and is realized by the CMP apparatus and the cleaning apparatus.
[0123]
FIG. 6D is a process sectional view immediately after forming the SiC film 66 and the insulating film 67 by the CVD method. This stage corresponds to the processing steps 704 and 705 in FIG. 7, and is realized by the film forming apparatus.
[0124]
FIG. 6E is a process sectional view immediately after forming the via-shape forming photoresist mask 68 on the insulating film 67 by the lithography method. This step corresponds to the processing step 706 in FIG. 7, and is realized by a resist film forming apparatus and a lithographic apparatus.
[0125]
FIG. 6F is a process sectional view immediately after the via shape 69 is formed in the SiC film 66 and the insulating film 67 by the dry etching method, and the via shape forming photoresist mask 68 is removed by ashing and cleaning. This stage corresponds to the processing step 707 in FIG. 7, and is realized by a dry etching device, an ashing device, and a cleaning device.
[0126]
FIG. 6G is a process sectional view immediately after forming the second wiring groove forming photoresist mask 70 on the insulating film 67 by the lithography method. The photoresist mask 70 has an opening in a region including the via shape 69. This step corresponds to the processing step 708 in FIG. 7, and is realized by a resist film forming apparatus and a lithographic apparatus.
[0127]
FIG. 6H is a sectional view of the process immediately after the second wiring groove 71 is formed in a part of the surface of the insulating film 67 by dry etching, and the photoresist mask 70 for forming the second wiring groove is removed by ashing and cleaning. It is. This step corresponds to the processing step 709 in FIG. 7, and is realized by a dry etching apparatus, an ashing apparatus, and a cleaning apparatus.
[0128]
FIG. 6I is a sectional view of the process immediately after the SiC film 66 is etched by the dry etching method and washed. This step corresponds to the processing step 710 in FIG. 7 and is realized by a dry etching device and a cleaning device.
[0129]
FIG. 6J shows a state immediately after the second copper film 72 is formed on the entire surface of the insulating film 67 including the inside of the via shape 69 and the exposed surface of the first wiring 65 and the inside of the second wiring groove 71 by the sputtering method and the plating method. FIG. This stage corresponds to the processing step 711 in FIG. 7, and is realized by a sputtering device and a plating device.
[0130]
FIG. 6K is a process sectional view immediately after the copper film 72 and the insulating film 67 are polished, flattened, and cleaned by the CMP method to form the via 73 and the second wiring 74. This step corresponds to the processing step 712 in FIG. 7, and is realized by the CMP apparatus and the cleaning apparatus.
[0131]
Next, a method of manufacturing a semiconductor device, which is performed by the semiconductor manufacturing apparatus in the fourth embodiment, will be described.
FIGS. 6A to 6C show a step of forming a first wiring 65 buried in a wiring groove 63 formed in a part of the surface of the insulating film 62 on the semiconductor substrate 61.
[0132]
8A to 8C, an insulating film 62 is formed on a semiconductor substrate 61, a first wiring groove 63 is formed on the surface of the insulating film 62, and sputtering and plating are performed. A copper film 64 is formed on the entire surface of the insulating film 62 including the inside of the first wiring groove 63, and the copper film 64 and the insulating film 62 are polished, flattened, and washed by the CMP method, and the surface is the same as the insulating film 62 Thus, the first wiring 65 is formed.
[0133]
An SiC film 66 and an insulating film 67 are formed on the semiconductor substrate shown in the process sectional view of FIG. 6C by the CVD method (see FIG. 6D). When the SiC film 66 and the insulating film 67 are formed by the CVD method, the temperature of the semiconductor substrate 61 rises to a maximum temperature of about 400 ° C. In the conventional example, when this thermal stress is applied to the first wiring 5 shown in FIG. 8C, the copper atoms move to promote the copper grain growth, and the copper hillock 8 as shown in FIG. It penetrates into the film 6. However, in the fourth embodiment, even if the thermal stress is applied to the first wiring 65 shown in FIG. 6C, the copper atoms do not move because the hardness of the SiC film 66 itself is high. No copper grain growth is promoted and no copper hillocks are generated. Therefore, the SiC film 66 can have a desired uniform film thickness, as shown in FIG.
[0134]
It is desired that the thickness of the SiC film 66 be as thin as possible in order to reduce the capacitance between wirings. However, a dry etching process, an ashing process, and a cleaning process for forming a via and a second wiring groove thereafter are desired. It is important to set the film thickness so that the first wiring is not exposed in the process. In the fourth embodiment, the thickness of the SiC film 66 is set to 150 nm. The thickness of the insulating film 67 was set to 800 nm. When dry etching for forming the via shape 10 and the second wiring groove 13 is performed in a state where the thickness of the SiN film 6 as shown in FIG. The first wiring 5 is physically and chemically damaged several times by ashing and cleaning at the time of removing the resist mask, a developing solution at the time of lithography, and the like, and the voids 12 and the eroded portions 14 are generated. However, in the fourth embodiment, the via shape 69 shown in FIG. 6F reaches the inside of the SiC film 66, but does not penetrate the SiC film 66, and the first wiring 65 is not exposed. There is no. The amount of etching of the SiC film 66 is determined by the amount of over-etching at the time of dry etching for forming the via shape 69, but using a fluorocarbon-based gas and a condition of sufficiently securing the selectivity of the SiC film to the insulating film, about 40 nm In the amount of etching. Further, the bottom of the via shape 69 after the formation of the second wiring groove 71 shown in FIG. 6H of the fourth embodiment reaches the inside of the SiC film 66, but the first wiring 65 is not exposed. The amount of etching of the SiC film 66 is determined by the amount of dry etching for forming the second wiring groove 71 and the selectivity of the SiC film to the insulating film. To suppress the etching amount to about 80 nm. The SiC film 66 at the bottom of the via shape 69 after the formation of the second wiring groove 71 is designed to be etched to a total of about 120 nm to leave 30 nm. Then, as shown in FIG. 6I, the first wiring 65 is first exposed by etching the SiC film 66 at the bottom of the via shape 69 by a dry etching method using a fluorocarbon-based gas. Thereafter, cleaning is performed, and a copper film 72 is formed using a sputtering method and a plating method as shown in FIG. During this time, damage to the first wiring 65 can be minimized as compared with the conventional example. Thereafter, as shown in FIG. 6K, the copper film 72 is polished, flattened, and washed by a CMP method to form a via 73 and a second wiring 74.
[0135]
As a result, the first wiring 65, the via 73, and the second wiring 74 are wirings free from voids and erosion, and can stabilize via resistance and secure wiring reliability.
[0136]
As described above, according to the fourth embodiment, after the first copper wiring is formed so as to be buried so as to have the same surface as the insulating film, the SiC film harder than the SiN film is used as the barrier layer as the first wiring. The second damascene method is followed by forming a via for connecting the first and second copper wirings to each other and a second copper wiring by the dual damascene method. Hillocks are no longer generated in the copper wiring, and copper hillocks penetrate into the SiN layer formed when performing the dual damascene method, which is a problem when forming a SiN film as a barrier layer, and the SiN layer is partially formed. Is thinned, a portion of the first copper wiring is exposed, and there is no danger that the first copper wiring may be damaged unintentionally by dry etching at the time of forming a via shape and an eroded portion is generated in the first copper wiring. , Bed and breakfasts, such as resistance of abnormal or disconnection reliability failure it is possible to eliminate the problems that occur.
[0137]
The invention described in the claims of the present invention is not limited to the embodiments described in the above embodiments.
For example, the first wiring may be formed of a wiring material other than copper as long as hillocks are generated when the dual damascene method is performed after the first wiring is formed and an erosion portion occurs due to the hillocks. Good. Further, the first wiring may be formed by a method other than the damascene method.
[0138]
【The invention's effect】
As described above, according to the method of manufacturing a semiconductor device according to claim 1 of the present invention, a step of forming a first wiring on a semiconductor substrate, and a hillock for performing a process of generating a hillock in the first wiring Forming a hillock generated in the hillock generating step by polishing to flatten the surface of the first wiring, and forming an insulating film on the semiconductor substrate including on the first wiring. Forming a via shape such that the first wiring is exposed in the insulating film, and embedding a wiring material film inside the via shape, after intentionally generating and removing hillocks, Hillock does not occur when the barrier layer or the insulating film is formed, and the barrier layer can be formed to have a uniform thickness. For this reason, the barrier layer does not break unintentionally in the subsequent steps, it is possible to minimize damage to the first wiring, it is possible to prevent erosion of the first wiring, and to reduce the via resistance. There is an effect that a method of manufacturing a semiconductor device that can secure stabilization and reliability of wiring can be obtained.
[0139]
Further, according to the method of manufacturing a semiconductor device according to claim 2 of the present invention, the first wiring is embedded in the first insulating film formed on the semiconductor substrate so that the surface is the same as the insulating film. Forming a hillock, performing a process of generating a hillock in the first wiring, removing the hillock generated in the hillock generating step by polishing, and flattening the surface of the first wiring. Forming a second insulating film on the semiconductor substrate including on the first wiring, forming a via shape on the second insulating film so that the first wiring is exposed, And forming a via and a second wiring by removing an unnecessary wiring material film by polishing, so that the intentionally generated hillock is removed by polishing. , Forming barrier layer and insulating film Never hillocks occur if that, the barrier layer can be formed in uniform thickness. For this reason, the barrier layer does not break unintentionally in the subsequent steps, it is possible to minimize damage to the first wiring, it is possible to prevent erosion of the first wiring, and to reduce the via resistance. There is an effect that a method of manufacturing a semiconductor device that can secure stabilization and reliability of wiring can be obtained.
[0140]
Further, according to the method of manufacturing a semiconductor device according to claim 3 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including the inside of the wiring groove, polishing and flattening the first copper film to form a first wiring; An annealing step of annealing the semiconductor substrate on which is formed, a step of polishing and flattening hillocks generated on the first wiring by the annealing, and a step of polishing and flattening the hillock generated on the first wiring. A step of forming a SiN film, a step of forming a second insulating film on the SiN film, and corresponding to the first wiring by using a photoresist mask for forming a via shape on the second insulating film. Forming a via shape at a position, and forming a wiring groove in the second insulating film. Forming a second wiring groove including the upper part of the via shape using a photoresist mask, removing the SiN film at the bottom of the via shape, and forming the second wiring groove inside the via shape and the second wiring groove. The method includes a step of forming a second copper film on the second insulating film including the inside, and a step of polishing and flattening the second copper film to form a via and a second wiring. Therefore, a copper hillock does not occur in the step of forming the SiN film or the insulating film after the copper hillock is intentionally generated by the annealing step, and the SiN film can be formed to have a uniform thickness. Therefore, the SiN film is not unintentionally torn in a subsequent step, and damage to the first wiring can be minimized, so that erosion of the first wiring can be prevented, and via holes can be prevented. This has the effect of providing a method of manufacturing a semiconductor device that can stabilize resistance and ensure wiring reliability.
[0141]
According to a method of manufacturing a semiconductor device according to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, the annealing is performed by removing a copper hillock from the first wiring in an oxygen-suppressed atmosphere. Annealing is performed under the conditions of temperature and time at which hillocks occur, and copper hillocks are generated in the annealing step added after the formation of the first wiring, so hillocks occur in the subsequent steps. This has the effect of providing a method of manufacturing a semiconductor device that can reliably suppress this.
[0142]
Further, according to the method of manufacturing a semiconductor device according to claim 5 of the present invention, in the method of manufacturing a semiconductor device according to claim 3, the step of forming the SiN film is performed during the formation of the via and the second wiring. At the bottom of the via at the time of forming the groove, a thickness is formed so that the SiN film remains, so that a film having a thickness that can be left by the processing performed at the time of forming the via and at the time of forming the second wiring groove is formed in advance. Therefore, there is an effect that a method for manufacturing a semiconductor device in which the SiN film can be reliably left even after these steps is obtained.
[0143]
Further, according to the method of manufacturing a semiconductor device according to claim 6 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including a wiring groove, polishing and flattening the first copper film to form a first wiring, and forming the first wiring Performing an oxygen plasma process on the semiconductor substrate, polishing a hillock generated in the first wiring by the oxygen plasma processing, and flattening the hillock, and performing a process on the flattened first wiring. A step of forming a SiN film, a step of forming a second insulating film on the SiN film, and corresponding to the first wiring by using a photoresist mask for forming a via shape on the second insulating film. Forming a via shape at a position, and forming a wiring groove in the second insulating film. Forming a second wiring groove including the upper part of the via shape using a photoresist mask, removing the SiN film at the bottom of the via shape, and forming the second wiring groove inside the via shape and the second wiring groove. The method includes a step of forming a second copper film on the second insulating film including the inside, and a step of polishing and flattening the second copper film to form a via and a second wiring. Therefore, copper hillocks are not generated in the step of forming the SiN film or the insulating film after the copper hillocks are intentionally generated by the oxygen plasma treatment, and the SiN film can be formed to have a uniform thickness. Therefore, the SiN film is not unintentionally torn in a subsequent step, and damage to the first wiring can be minimized, so that erosion of the first wiring can be prevented, and via holes can be prevented. This has the effect of providing a method of manufacturing a semiconductor device that can stabilize resistance and ensure wiring reliability.
[0144]
According to a method of manufacturing a semiconductor device according to claim 7 of the present invention, in the method of manufacturing a semiconductor device according to claim 6, the oxygen plasma processing step is performed under a condition that a substrate temperature is 120 ° C. or lower. In the oxygen plasma processing step added after the formation of the first wiring, copper hillocks have been completely generated, so that the hillocks can be prevented from being generated in the subsequent steps. There is an effect that the method can be obtained.
[0145]
Further, according to the method of manufacturing a semiconductor device according to claim 8 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including a wiring groove, polishing and flattening the first copper film to form a first wiring, and forming the first wiring Performing an ammonia plasma process on the semiconductor substrate, polishing a hillock generated in the first wiring by the ammonia plasma processing, and flattening the hillock, and performing a process on the flattened first wiring. A step of forming a SiN film, a step of forming a second insulating film on the SiN film, and corresponding to the first wiring by using a photoresist mask for forming a via shape on the second insulating film. Forming a via shape at a position; and forming a via shape on the second insulating film. Forming a second wiring groove including an upper portion of the via shape using a photoresist mask for forming the wiring groove, removing a SiN film at a bottom portion of the via shape, and forming the via shape and the second wiring Forming a second copper film on the second insulating film including the inside of the groove; and polishing and planarizing the second copper film to form a via and a second wiring. Therefore, copper hillocks do not occur in the step of forming an SiN film or an insulating film after intentionally generating copper hillocks in the ammonia plasma processing step, and the SiN film can be formed to have a uniform thickness. it can. Therefore, the SiN film is not unintentionally torn in a subsequent step, and damage to the first wiring can be minimized, so that erosion of the first wiring can be prevented, and via holes can be prevented. This has the effect of providing a method of manufacturing a semiconductor device that can stabilize resistance and ensure wiring reliability.
[0146]
According to a method of manufacturing a semiconductor device according to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the eighth aspect, the ammonia plasma processing step is performed under a condition that the substrate temperature is 120 ° C. or lower. Therefore, in the ammonia plasma processing step added after the formation of the first wiring, since the copper hillocks have already been generated, a semiconductor device manufacturing method capable of eliminating the occurrence of hillocks in the subsequent steps has been proposed. There is an effect that can be obtained.
[0147]
Further, according to the method of manufacturing a semiconductor device according to claim 10 of the present invention, a first wiring groove in which a wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate. Forming a first copper film on the first insulating film including the inside of the wiring groove, polishing and flattening the first copper film to form a first wiring; Forming a SiC film on the SiC film, forming a second insulating film on the SiC film, and forming the second wiring on the first wiring by using a photoresist mask for forming a via shape with respect to the second insulating film. Forming a via shape at a corresponding position; forming a second wiring groove including an upper portion of the via shape on the second insulating film using a wiring groove forming photoresist mask; Removing the SiC film at the bottom of the shape; Since the method includes a step of forming a copper film on the second insulating film including the inside of the line groove and a step of polishing and planarizing the copper film to form a via and a second wiring, the SiC film is formed. Since the hardness is higher than that of the SiN film, generation of copper hillocks can be suppressed, and the SiC film can be formed with a uniform thickness. For this reason, the SiC film does not break unintentionally in the subsequent steps, and it is possible to minimize damage to the first wiring, thereby stabilizing the via resistance and ensuring the reliability of the wiring. There is an effect that a method of manufacturing a semiconductor device that can be manufactured is obtained.
[0148]
According to a method of manufacturing a semiconductor device according to claim 11 of the present invention, in the method of manufacturing a semiconductor device according to claim 10, the step of forming the SiC film is performed during the formation of the via and the second wiring. At the bottom of the via at the time of forming the groove, the film is formed to have a thickness such that the SiC film remains. Therefore, as the SiC film formed under the second insulating film, at the time of forming the via and forming the second wiring groove. Since a layer having a thickness that can remain even by a process sometimes performed is formed in advance, there is an effect that a method of manufacturing a semiconductor device in which an SiC film remains reliably even after passing through these steps is obtained.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view of a semiconductor manufacturing method according to first and third embodiments of the present invention.
FIG. 2 is a view illustrating a process flowchart of a semiconductor manufacturing method according to the first embodiment of the present invention;
FIG. 3 is a process sectional view of the semiconductor manufacturing method in the second embodiment of the present invention;
FIG. 4 is a view illustrating a process flowchart of a semiconductor manufacturing method according to a second embodiment of the present invention;
FIG. 5 is a view illustrating a process flowchart of a semiconductor manufacturing method according to a third embodiment of the present invention;
FIG. 6 is a process sectional view of the semiconductor manufacturing method in the fourth embodiment of the present invention.
FIG. 7 is a view illustrating a process flowchart of a semiconductor manufacturing method according to a fourth embodiment of the present invention;
FIG. 8 is a process sectional view of a semiconductor manufacturing method in a conventional example.
FIG. 9 is a view showing a process flowchart of a semiconductor manufacturing method in a conventional example.
[Explanation of symbols]
1 semiconductor substrate
2 Insulating film
3 First wiring groove
4 Copper film
5 First wiring
6 SiN film
7 Insulating film
8 Copper Hillock
9 Photoresist mask for via shape formation
10 Via shape
11 Photoresist mask for forming second wiring groove
12 void
13 Second wiring groove
14 Eroded part
15 Copper film
16 Via
17 Second wiring
21 Semiconductor substrate
22 insulating film
23 1st wiring groove
24 Copper film
25 First wiring
26 Copper Hillock
27 SiN film
28 insulating film
29 Photoresist mask for via shape formation
30 Via Shape
31 Photoresist mask for forming second wiring groove
32 Second wiring groove
33 Copper film
34 Via
35 Second wiring
41 Semiconductor substrate
42 insulating film
43 1st wiring groove
44 Copper film
45 1st wiring
46 Copper Hillock
47 Copper oxide layer
48 SiN film
49 Insulating film
50 Photoresist mask for via shape formation
51 Via shape
52 Photoresist mask for forming second wiring groove
53 Second wiring groove
54 Copper film
55 Via
56 Second Wiring
61 Semiconductor substrate
62 insulating film
63 1st wiring groove
64 copper film
65 1st wiring
66 SiC film
67 Insulation film
68 Photoresist mask for via shape formation
69 Via shape
70 Photoresist mask for forming second wiring groove
71 Second wiring groove
72 Copper film
73 Via
74 Second wiring

Claims

Forming a first wiring on a semiconductor substrate;
A hillock generating step of performing a process of generating a hillock on the first wiring;
Removing the hillocks generated by the hillock generation step by polishing and flattening the surface of the first wiring;
Forming an insulating film on the semiconductor substrate including on the first wiring, forming a via shape on the insulating film so that the first wiring is exposed, and embedding a wiring material film inside the via shape; ,
A method for manufacturing a semiconductor device, comprising:

Forming a first wiring embedded in the first insulating film formed on the semiconductor substrate so that the first wiring has the same surface as the insulating film;
A hillock generating step of performing a process of generating a hillock on the first wiring;
Removing the hillocks generated in the hillock generation step by polishing and flattening the surface of the first wiring;
Forming a second insulating film on the semiconductor substrate including on the first wiring, forming a via shape on the second insulating film so that the first wiring is exposed; Forming a via and a second wiring by removing an unnecessary wiring material film by polishing and embedding a wiring material film in
A method for manufacturing a semiconductor device, comprising:

A first wiring groove in which wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate, and a first copper film is formed on the first insulating film including the inside of the first wiring groove. Forming a first wiring by polishing and planarizing the first copper film;
An annealing step of annealing the semiconductor substrate on which the first wiring is formed;
Polishing and flattening hillocks generated on the first wiring by the annealing;
Forming a SiN film on the planarized first wiring;
Forming a second insulating film on the SiN film;
Forming a via shape on the second insulating film at a position corresponding to the first wiring using a via shape forming photoresist mask;
Forming a second wiring groove including an upper portion of the via-shape on the second insulating film using a wiring groove forming photoresist mask;
Removing the SiN film at the bottom of the via shape;
Forming a second copper film on the second insulating film including the inside of the via shape and the inside of the second wiring groove;
Polishing and planarizing the second copper film to form a via and a second wiring.
A method for manufacturing a semiconductor device, comprising:

The method for manufacturing a semiconductor device according to claim 3,
In the annealing step, an annealing treatment is performed under an atmosphere in which oxygen is suppressed and under a condition of a temperature and a time at which a copper hillock is generated from the first wiring.
A method for manufacturing a semiconductor device, comprising:

The method for manufacturing a semiconductor device according to claim 3,
The step of forming the SiN film includes forming a film having a thickness such that the SiN film remains at the bottom of the via at the time of forming the via and at the time of forming the second wiring groove.
A method for manufacturing a semiconductor device, comprising:

Forming a first wiring groove in which wiring is to be embedded on a surface of a first insulating film on a semiconductor substrate, and forming a first copper film on the first insulating film including the first wiring groove Polishing and planarizing the first copper film to form a first wiring;
Performing an oxygen plasma treatment on the semiconductor substrate on which the first wiring is formed;
A step of polishing and flattening hillocks generated in the first wiring by the oxygen plasma treatment;
Forming a SiN film on the planarized first wiring;
Forming a second insulating film on the SiN film;
Forming a via shape on the second insulating film at a position corresponding to the first wiring using a via shape forming photoresist mask;
Forming a second wiring groove including an upper portion of the via-shape on the second insulating film using a wiring groove forming photoresist mask;
Removing the SiN film at the bottom of the via shape;
Forming a second copper film on the second insulating film including the inside of the via shape and the inside of the second wiring groove;
Polishing and planarizing the second copper film to form a via and a second wiring.
A method for manufacturing a semiconductor device, comprising:

The method for manufacturing a semiconductor device according to claim 6,
The oxygen plasma treatment step is performed under a condition that the substrate temperature is 120 ° C. or less.
A method for manufacturing a semiconductor device, comprising:

Forming a first wiring groove in which wiring is to be embedded on a surface of a first insulating film on a semiconductor substrate, and forming a first copper film on the first insulating film including the first wiring groove Polishing and planarizing the first copper film to form a first wiring;
Performing an ammonia plasma treatment on the semiconductor substrate on which the first wiring is formed;
Polishing and flattening hillocks generated in the first wiring by the ammonia plasma treatment;
Forming a SiN film on the planarized first wiring;
Forming a second insulating film on the SiN film;
Forming a via shape on the second insulating film at a position corresponding to the first wiring using a via shape forming photoresist mask;
Forming a second wiring groove including an upper portion of the via-shape on the second insulating film using a wiring groove forming photoresist mask;
Removing the SiN film at the bottom of the via shape;
Forming a second copper film on the second insulating film including the via shape and the inside of the second wiring groove;
Polishing and planarizing the second copper film to form a via and a second wiring.
A method for manufacturing a semiconductor device, comprising:

The method for manufacturing a semiconductor device according to claim 8,
The ammonia plasma treatment step is performed under the condition that the substrate temperature is 120 ° C. or less.
A method for manufacturing a semiconductor device, comprising:

A first wiring groove in which wiring is to be embedded is formed on a surface of a first insulating film on a semiconductor substrate, and a first copper film is formed on the first insulating film including the inside of the first wiring groove. Forming a first wiring by polishing and planarizing the first copper film;
Forming a SiC film on the first wiring;
Forming a second insulating film on the SiC film;
Forming a via shape on the second insulating film at a position corresponding to the first wiring using a via shape forming photoresist mask;
Forming a second wiring groove including an upper portion of the via-shape on the second insulating film using a wiring groove forming photoresist mask;
Removing the SiC film at the bottom of the via shape;
Forming a copper film on the second insulating film including the via shape and the inside of the second wiring groove;
Polishing and planarizing the copper film to form a via and a second wiring.
A method for manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 10,
In the step of forming the SiC film, a thickness is formed so that the SiC film remains at the bottom of the via at the time of forming the via and at the time of forming the second wiring groove.
A method for manufacturing a semiconductor device, comprising: