JP2004111544A - Multilayer wiring board - Google Patents

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JP2004111544A JP2002270323A JP2002270323A JP2004111544A JP 2004111544 A JP2004111544 A JP 2004111544A JP 2002270323 A JP2002270323 A JP 2002270323A JP 2002270323 A JP2002270323 A JP 2002270323A JP 2004111544 A JP2004111544 A JP 2004111544A
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Satoshi Hirano
Rokuro Kanbe
Shinya Miyamoto
宮本 慎也
平野 訓
神戸 六郎
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Ngk Spark Plug Co Ltd
日本特殊陶業株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer wiring board suited for improving a quality such as electrical characteristics of a build-up layer in the multilayer wiring board which does not have a core substrate and makes the build-up layer into wiring multilayer. <P>SOLUTION: In a build-up layer 50 composed of a wiring layer 11 and an insulator layer 10, a first resist layer 5 belonging to the insulator layer 10 is formed on an outermost layer on the side of a first principal surface PF thereof. Besides, a first metal pad layer 6 comprising a packaging part for packaging electronic parts is formed on a first wiring layer belonging to the wiring layer 11 positioned just under the first resist layer 5, and a principal surface of the first metal pad layer 6 on the side of the first resist layer 5 is composed of a coated area which is coated with the first resist layer 5, and an exposed area in which the area except for the coated area is exposed on the surface. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、電子部品が搭載されるパッケージ基板に適した多層配線基板に関し、詳細には、コア基板を有さず、ビルドアップ層の一方の主表面上に金属支持枠体が形成されてなる多層配線基板に関する。 The present invention relates to a multilayer wiring substrate suitable for a package substrate on which an electronic component is to be mounted, in particular, does not have a core substrate, a metal support frame is formed on one main surface of the build-up layer It relates to a multilayer wiring board.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、デジタル製品の高速化は目覚しい遍歴で加速しており、それに伴い、デジタル製品に用いられるパッケージ基板においても、搭載するLSIやICチップあるいはチップコンデンサなどの電子部品の高集積化および高密度化を図るために、小型化や接続端子数(ピン数)の多ピン化が進められている。 Recently, high-speed digital products are accelerated by remarkable itinerant, with it, also in the package substrate used in digital products, high integration and high density of electronic components such as LSI or IC chip or chip capacitor to be mounted in order to, multi-pin of smaller and connections terminals (the number of pins) is underway. このことは、パッケージ基板における配線密度も、高密度化することを意味する。 This wiring density in the package base board is also meant to densification. そこで、このようなパッケージ基板の配線密度の高密度化を可能とする製造方法として、近年注目されているものに、ビルドアップ法がある。 Therefore, as a manufacturing method which allows high density wiring density of such a package substrate, in what has attracted attention in recent years, there is a build-up method. これは、コア基板上に、樹脂材からなる層間絶縁体膜を用いて絶縁体層を積層形成し、その上に配線層を形成することで多層化がなされ、最終的にビルドアップ層とする方法である。 This is on the core substrate, an insulating layer formed and laminated with an interlayer insulating film made of a resin material, multilayered is made by forming a wiring layer thereon, eventually the build-up layer it is a method. コア基板上にビルドアップ層を形成した配線基板については、例えば、特開H11−233937号公報、特開H11−289025号公報にて提案されている。 Wiring substrate formed with build-up layer on the core substrate, for example, JP H11-233937, JP-proposed in JP-H11-289025.
【0003】 [0003]
上記ビルドアップ法を用いて形成されるビルドアップ層においては、高密度配線化が可能とされるが、現況において、もはや上記デジタル製品の高速化の要請速度に追随できない側面がある。 In the build-up layers formed using the above build-up method, but are capable of high-density wiring of, in the state of, there is no longer side can not follow the request rate of speed of the digital product. それは、ビルドアップ層の機械的強度を補償する部材であるコア基板に関する。 It relates to the core substrate is a member for compensating the mechanical strength of the buildup layer. 該コア基板をパッケージ基板に組み入れることを前提とすると、このコア基板の形成領域相当分が、パッケージ基板の高密配線化を図る際、設計上使用できない領域であるために、パッケージ基板の更なる高密度配線化に対して足かせとなってしまう。 Assuming that incorporate the core substrate on the package substrate, forming a region equivalent of the core substrate, when achieving high density wiring of the package substrate, to be a region that can not be used on design, a further package board height it becomes a drag against density wiring of. また、デジタル製品の高速化を図るために、使用する電気信号の周波数もG(ギガ)Hz帯に突入し、さらなる高周波化がなされている。 Further, in order to speed up the digital product, the frequency of the electrical signal to be used also entered the G (giga) Hz band, higher frequency reduction is made. このように使用する電気信号が高周波化すると、パッケージ基板に搭載される電子部品の動作電源と電子部品とを繋ぐ配線がインダクタンスとして寄与するため、その配線長が無視できなくなる。 When the electric signal used in this manner to high frequency, the wiring connecting the operation power supply and the electronic components of the electronic components mounted on the package substrate to serve as an inductance, the wiring length can not be ignored. つまり、コア基板の層厚が無視できなくなる。 That is, the layer thickness of the core substrate can not be ignored.
【0004】 [0004]
そこで、コア基板を形成することなく、高密度配線化を可能とするビルドアップ層の特質を生かした新しいタイプのパッケージ基板が提案されている。 Therefore, without forming a core substrate, a new type of package substrate utilizing the characteristics of the build-up layer that enables high-density wiring of has been proposed. 例えば、図5の模式図に示すようなものである。 For example, as shown in the schematic diagram of FIG. 配線層110および絶縁体層90からなるビルドアップ層80が形成されており、コア基板を形成しないがためのビルドアップ層80の機械的強度の補償は、ビルドアップ層80の第一主表面(図面上面)上に形成されてなる金属支持枠体70が担う。 Wiring layer 110 and the buildup layer 80 composed of an insulator layer 90 is formed, the compensation of the mechanical strength of the buildup layer 80 for do not form a core substrate, the first main surface of the buildup layer 80 ( drawing the top surface) is formed on the metal supporting frame 70 formed by plays. また、ビルドアップ層80の両主表面には、表面露出した形で配線層110に属する金属パッド層40、60が形成されてなる。 Further, on both main surfaces of the build-up layer 80, the metal pad layer 40, 60 belonging surface exposed form the wiring layer 110 is formed. そして、ビルドアップ層80において図面上面の第一主表面側に位置する金属パッド層60は、電子部品を搭載するための搭載部の役割を担い、他方、図面下面の主表面側に位置する金属パッド層40は、例えば、マザーボードに搭載するための搭載部の役割を担う。 Then, the metal pad layer 60 positioned on the first main surface side of the drawing the upper surface in the buildup layer 80 is responsible of the mounting portion for mounting an electronic component, on the other hand, metal located on the main surface side of the drawings the lower surface pad layer 40 may, for example, plays the role of a mounting portion for mounting the motherboard. このような、コア基板を有さず、ビルドアップ層を多層配線層として機能させるパッケージ基板を、本明細書においては、多層配線基板と総称する。 Such does not have a core substrate, the package substrate to function buildup layer as a multilayer wiring layer, in this specification, generically referred to as multi-layer wiring board. なお、図5の模式図に示すような多層配線基板は、例えば、特開2000−174159号公報、特開2002−26171号公報にて、提案されている。 Incidentally, the multilayer wiring board as shown in the schematic diagram of FIG. 5, for example, JP 2000-174159, JP-in JP 2002-26171 has been proposed.
【0005】 [0005]
【特許文献1】特開H11−233937号公報【特許文献2】特開H11−289025号公報【特許文献3】特開2000−174159号公報【特許文献4】特開2002−26171号公報【0006】 [Patent Document 1] Japanese H11-233937 Publication No. Patent Document 2] Japanese H11-289025 Publication No. Patent Document 3] Japanese 2000-174159 Patent Publication Patent Document 4: JP 2002-26171 JP [0006 ]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上述のように、多層配線基板のタイプをパッケージ基板に採用することで、さらなる高密度配線化を図ることが可能とされる。 As described above, by employing the type of multi-layer wiring board on the package substrate, it is possible to achieve higher density wiring of. しかしながら、次のような問題がある。 However, there are the following problems. ビルドアップ層の機械的強度を補償するために金属支持枠体が形成されてなるが、従来のコア基板のように、ビルドアップ層の層面内領域に対して全面被覆する形でないので、外力を受けた際、ビルドアップ層における配線層と絶縁体層との界面付近に応力が集中しやすくなる。 The metal support frame is formed to compensate for the mechanical strength of the build-up layer, as in the conventional core substrate, because it is not a form entirely covering the layer surface area of ​​the build-up layers, an external force when received, the stress in the vicinity of the interface tends to concentrate between the wiring layer and the insulating layer in the buildup layer. 特に、図5の模式図に示すように、金属パッド層が表面露出した形であると、絶縁体層との接着面積が少ないがために、応力集中した際、特にハガレ等の欠陥が発生しやすい領域となる。 In particular, as shown in the schematic diagram of FIG. 5, if it is the form in which the metal pad layer is exposed surfaces, because it is small bonding area between the insulator layer, when the stress concentration, especially defects occur, such as peeling a cheap area.
【0007】 [0007]
上記のように、ビルドアップ層における配線層と絶縁体層との界面近傍にハガレ等の欠陥が発生すると、ビルドアップ層に求められる電気的特性などの品質を所望のものとできず、その欠陥が過大なものとなれば、製品化された多層配線基板は不良品として取り扱われることになる。 As described above, a defect of peeling or the like near the interface between the wiring layer and the insulating layer in the buildup layer is generated, it can not be the quality of such electrical properties required for the build-up layer and the desired one, the defect if as is excessive, the multilayer wiring board which is commercialized will be handled as a defective product. 本発明は、かかる問題を考慮してなされたものである。 The present invention has been made in consideration of such problems. すなわち本発明は、コア基板を有さず、ビルドアップ層を多層配線層とする多層配線基板を対象とし、そのビルドアップ層の電気的特性などの品質向上に適した多層配線基板を提供することを目的とする。 That is, the present invention has no core substrate, intended for multi-layer wiring substrate for the build-up layer and the wiring layer, to provide a multilayer wiring substrate suitable for improving the quality of such electrical characteristics of the build-up layer With the goal.
【0008】 [0008]
【課題を解決するための手段および作用・効果】 [Means, operation, and effects in order to solve the problems]
上記課題を解決するための本発明の多層配線基板は、 Multilayer wiring board of the present invention for solving the above-
コア基板を有さず、配線層および絶縁体層からなるビルドアップ層を有し、該ビルドアップ層の第一主表面上に金属支持枠体が形成されてなる多層配線基板であって、 Not have a core substrate has a build-up layer consisting of wiring layer and the insulating layer, a multi-layer wiring board metal support frame is formed on the first main surface of the build-up layer,
前記ビルドアップ層の第一主表面側の最表層には、前記絶縁体層に属する第一レジスト層が形成されてなり、 Wherein the outermost layer of the first major surface of the buildup layer, and the first resist layer belonging to the insulator layer is formed,
該最表層の直下に位置する前記配線層に属する第一配線層には、電子部品を搭載するための搭載部をなす第一金属パッド層が形成されてなり、かつ、該第一金属パッド層の前記第一レジスト層側の主表面は、前記第一レジスト層に被覆される被覆領域と、該被覆領域を除く領域が表面露出した形の露出領域とからなることを特徴とする。 The first wiring layer belonging to the wiring layer located immediately below the outermost layer, the first metal pad layer will be formed to form a mounting portion for mounting the electronic components, and said first metal pad layer the main surface of the first resist layer side, a covering area covered in the first resist layer, a region excluding the coating region characterized by comprising the exposed region of the form of the exposed surface.
【0009】 [0009]
上記本発明において第一に特質すべき特徴は、電子部品を搭載するための搭載部をなす第一金属パッド層に係わるものであり、該第一金属パッド層の第一レジスト層側の主表面が、第一レジスト層に被覆される被覆領域と、該被覆領域を除く領域が表面に露出した形の露出領域とからなる点である。 The features to be characteristic to the first in the present invention are those according to the first metal pad layer forming the mounting portion for mounting an electronic component, the main surface of the first resist layer side of the first metal pad layer There is a point consisting of a covering area covered in the first resist layer, a region excluding the coating region and exposed region forms exposed to the surface. 一般的に電子部品は、多層配線基板の第一主表面側の概ね中央部分に搭載されるが、それに応じる形で第一金属パッド層も中央部分に高密度に密集した形で形成されることになる。 Generally the electronic component is mounted on a generally central portion of the first major surface of the multilayer wiring substrate, to be formed at a high density dense form the first metal pad layer also central portion in the form to respond to it become. そのため、第一金属パッド層においては、外力によって受ける圧力も他の配線層に比べて大きくなりやすく、それに起因して第一金属パッド層と絶縁体層(第一レジスト層も含む)との界面近傍に応力が集中しやすい。 Therefore, the interface between the first metal pad layer, the pressure also tends to increase in comparison with the other wiring layer for receiving the external force, the first metal pad layer and the insulating layer due to it (also including first resist layer) stress tends to concentrate in the vicinity. つまりは、第一金属パッド層と絶縁体層との界面にハガレ等の欠陥が生じやすくなる。 That is, defects such as peeling tends to occur at the interface between the first metal pad layer and the insulating layer. このことを、図6の模式図を用いて説明する。 This will be described with reference to the schematic diagram of FIG. 図6(a)における領域Aの部材100は、図6(b)における領域Bの部材100よりも高密度に形成されている。 FIGS. 6 (a) member 100 in a region A in is formed at high density than member 100 in a region B in FIG. 6 (b). そして、領域Aおよび領域Bに同じ外力Fを印加させると、当然、図6(a)の部材100の方が受ける圧力は大きくなる。 When applying a same external force F to the regions A and B, of course, the pressure it is subjected members 100 of FIG. 6 (a) increases. そのため、図6(a)の例えば領域A1近傍には、応力が集中しやすくなる。 Therefore, in the vicinity for example, an area A1 of FIG. 6 (a), becomes the stress tends to concentrate.
【0010】 [0010]
上記内容を踏まえて、実際の系にて考えた場合、図4(b)の模式図のように、第一金属パッド層6'におけるビルドアップ層の第一主表面PF側の主表面が、全域表面露出した形態であると、さらに第一金属パッド層6'と絶縁体層10との界面に外力に対する応力が集中しやすく、例えば領域A1近傍にハガレ等の欠陥が誘起されやすくなる。 In light of the above-mentioned contents, considering in actual system, like schematic of FIG. 4 (b), the first main surface PF side of the main surface of the buildup layer in the first metal pad layer 6 'is, If it is the form in which the exposed entire surface, tends to be further interface easily concentrated stress against an external force is the first metal pad layer 6 'and the insulator layer 10, for example induced defects such as peeling in the vicinity of region A1. しかしながら、本発明においては、図4(a)のように、まず、絶縁体層10に属する第一レジスト層5をビルドアップ層の第一主表面PF側の最表層として形成するとともに、第一レジスト層5の直下に位置する第一配線層を構成する第一金属パッド層6の第一レジスト層5側の主表面は、第一レジスト層5に被覆される被覆領域と、該被覆領域を除く領域が表面露出した形の露出領域とからなる。 However, in the present invention, as shown in FIG. 4 (a), the first, to form a first resist layer 5 that belong to the insulator layer 10 as the outermost layer of the first main surface PF side buildup layer, the first the first resist layer 5 side of the main surface of the first metal pad layer 6 constituting the first wiring layer located immediately below the resist layer 5, a covering area covered in the first resist layer 5, the coated region region excluding consists the exposed region of the form of the exposed surface. その結果、外力に対する応力が第一金属パッド層6と絶縁体層10(第一レジスト層5も含む)との界面に集中することを緩和できる。 As a result, it relieve the stress against an external force is concentrated on the interface between the first metal pad layer 6 and the insulating layer 10 (including the first resist layer 5). ひいては、第一金属パッド層6と絶縁体層10との界面でのハガレ等の欠陥発生を効果的に抑制することが可能である。 Hence, it is possible to effectively suppress the occurrence of defects such as peeling at the interface between the insulator layer 10 and the first metal pad layer 6. つまり、第一金属パッド層6の絶縁体層10との接着面積が、図4(b)の第一金属パッド層6'に比べて大きく確保されているためである。 That is, the adhesion area between the insulator layer 10 of the first metal pad layer 6 is because it is ensured larger than the first metal pad layer 6 'in Figure 4 (b).
【0011】 [0011]
上記のようにして、本発明においては、第一金属パッド層と絶縁体層との界面での外力起因のハガレ等の欠陥発生を効果的に抑制することができる。 As described above, in the present invention, it is possible to effectively suppress the occurrence of defects peeling or the like of the external force caused at the interface between the first metal pad layer and the insulating layer. その結果、ビルドアップ層の電気的特性などの品質を優れたものとすることができ、ひいては、多層配線基板の品質の向上を可能とする。 As a result, it is possible to improve the quality of such electrical characteristics of the build-up layer, thus, it allows to improve the quality of the multilayer wiring board. また、ここで、第一金属パッド層に発生する不可避的な外力を挙げるとすれば、例えば、第一金属パッド層に対して行なわれるハンダバンプやハンダボールの形成時に発生する外力や、電子部品の搭載時に発生する外力などである。 Also, here, if mentioned unavoidable force generated in the first metal pad layer, for example, external force or generated during the formation of the solder bumps or solder balls are made to the first metal pad layer, the electronic component and the like external force generated at the time of mounting. なお、本明細書のビルドアップ層においては、その第一主表面側を上側とする。 In the build-up layer of the present specification, the first main surface side and the upper side.
【0012】 [0012]
次に、本発明の多層配線基板における第一配線層には、第一金属パッド層を除いて、さらに配線層に属する配線パターンが形成されてなることを特徴とする。 Then, the first wiring layer in the multilayer wiring board of the present invention, except for the first metal pad layer further wiring patterns belonging to the wiring layer is characterized by comprising formed. 本発明においては、上記のようにビルドアップ層の第一主表面側の最表層には絶縁体層に属する第一レジスト層が形成されてなる。 In the present invention, it is formed first resist layer belonging to the insulator layer in the outermost layer of the first main surface side of the buildup layer as described above. そのため、第一金属パッド層に対するハンダバンプやハンダボール形成時のハンダ付着など、配線層のそれぞれ層間における絶縁性の確保を困難とする問題がない。 Therefore, such bumps or solder balls formed at the time of solder adhesion to the first metal pad layer, there is no problem of difficult to secure insulating properties in each interlayer wiring layer. よって、第一配線層には、第一金属パッド層以外にも配線層に属する配線パターンを形成することが可能となる。 Therefore, the first wiring layer, it is possible to form a wiring pattern belonging to the wiring layers other than the first metal pad layer. このことは、配線密度の向上を可能とするとともに、配線層の設計上の自由度も高めることを可能とする。 This serves to allow improvement of the wiring density, making it possible to increase the freedom of the wiring layer design. また、図7の模式図に示すように、第一配線層を構成する第一金属パッド層6を除く配線パターン20においては、第一金属パッド層6の層間に形成することも勿論、可能である。 Further, as shown in the schematic diagram of FIG. 7, in the wiring pattern 20 excluding the first metal pad layer 6 constituting the first wiring layer, it is also of course, possible to form the layers of the first metal pad layer 6 is there.
【0013】 [0013]
上記した第一配線層に形成される、第一金属パッド層以外の配線パターンとしては、電源層および接地導体層の少なくとも一方を含むのが望ましい。 Is formed on the first wiring layer described above, as the wiring pattern other than the first metal pad layer, it is desirable to include at least one power layer and the ground conductor layer. 取り扱う電気信号が高周波化していく現状にておいて、この電気信号の損失や発生するノイズをいかに抑えるかは1つの重要な問題とされている。 Oite at current electrical signal to be handled is gradually higher frequency, or reduce how the noise loss and generation of the electrical signal is one of the important issues. そこで、マイクロストリップライン、ストリップラインやコンデンサなどを基板に作りこむことがなされている。 Therefore, it has been made to fabricate a microstrip line, and the strip lines and capacitors on the substrate. その際、電源層や接地導体層を必要とする。 At that time, it requires a power supply layer and the ground conductor layer. 第一配線層においては、第一金属パッド層以外の配線パターンを設計することが可能とされるので、特には、該配線パターンを電源層および接地導体層の少なくとも一方を含むようにすることで、電子部品の高速化とともに、その動作電源電圧の安定供給に対応した形で、電気的特性に優れたビルドアップ層とすることができる。 In the first wiring layer, since it is possible to design the wiring pattern other than the first metal pad layer, in particular, by a wiring pattern to include at least one power layer and the ground conductor layer , together with the speed of electronic components, in a form corresponding to the stable supply of the operating power supply voltage, it is possible to build up layers with excellent electrical properties.
【0014】 [0014]
次に、本発明の多層配線基板におけるビルドアップ層の第一主表面とは反対側の第二主表面側の最表層には、絶縁体層に属する第二レジスト層が形成されてなり、該最表層の直上に位置する配線層に属する第二配線層には、第二金属パッド層が形成されてなり、かつ、該第二金属パッド層の第二レジスト層側の主表面は、第二レジスト層に被覆される被覆領域と、該被覆領域を除く領域が表面露出した形の露出領域とからなることを特徴とする。 Then, the outermost layer of the second main surface side opposite to the first main surface of the buildup layer in the multilayer wiring board of the invention will be the second resist layer belonging to the insulator layer is formed, the the second wiring layer belonging to the wiring layer positioned directly above the outermost layer, it is formed a second metal pad layer and the main surface of the second resist layer side of the second metal pad layer, the second a covering area covered with the resist layer, a region excluding the coating region characterized by comprising the exposed region of the form of the exposed surface.
【0015】 [0015]
上記のようにビルドアップ層の第一主表面側には、電子部品搭載の際の搭載部とされる第一金属パッド層が形成されている。 The first main surface side of the buildup layer as described above, the first metal pad layer that is mounted portion when the electronic component mounting are formed. そこで、ビルドアップ層の第一主表面とは反対側の第二主表面側には、多層配線基板をマザーボードや他の配線基板に搭載する際に、搭載部の役割を担う第二金属パッド層が形成されることになる。 Therefore, the second main surface side opposite to the first main surface of the buildup layer, when mounting the multilayer wiring board to a motherboard or other circuit board, the second metal pad layer responsible of the mounting portion so that but is formed. また、多層配線基板の第二主表面側の最表層には、絶縁体層に属する第二レジスト層が形成されてなり、該第二レジスト層の直上に第二金属パッド層が位置する形態となる。 Further, the outermost layer of the second main surface side of the multilayer wiring board, it is a second resist layer belonging to the insulator layer is formed, and form the second metal pad layer located directly above the said second resist layer Become. そして、図8の模式図に示すように、第二レジスト層3の直上に位置する第二配線層を構成する第二金属パッド層4の第二レジスト層3側の主表面は、第二レジスト層3に被覆される被覆領域と、該被覆領域を除く領域が表面露出した形の露出領域とからなる。 Then, as shown in the schematic diagram of FIG. 8, the second metal second resist layer 3 side of the main surface of the pad layer 4 constituting the second wiring layer located directly above the second resist layer 3, the second resist a covering area covered in a layer 3, a region excluding the coating region comprising a exposed region forms the exposed surface. 第二金属パッド層が形成される領域における、その形成密度は、一般的に第一金属パッド層の場合に比べて小さく、第二金属パッド層と第一金属パッド層とでは、第二金属パッド層の方がパッド面積、つまりは主表面の面積は大きい。 In the region where the second metal pad layer is formed, the formation density is generally smaller than that of the first metal pad layer, at a second metal pad layer and the first metal pad layer, the second metal pad pad area towards the layer, that is, a large area of ​​the main surface. よって、同じ外力を受けたと仮定した際、当然、受ける圧力は、第二金属パッド層の方が小さいものとされる。 Therefore, when it is assumed that received the same external force, of course, the pressure receiving is intended toward the second metal pad layer is small. しかしながら、第二金属パッド層は、多層配線基板をマザーボードや他の配線基板に搭載するための搭載部となるので、例えば、第二金属パッド層に対してハンダボールなどを形成する際や、多層配線基板をマザーボードなどに搭載する際に、不可避的な外力が第二金属パッド層に発生する。 However, the second metal pad layer, since a mounting portion for mounting the multi-layer wiring board to a motherboard or other circuit board, for example, when forming the solder balls with respect to the second metal pad layer, multi-layer when mounting the wiring board such as a motherboard, unavoidable external force is generated in the second metal pad layer. つまり、外力による影響が大きい配線層であることには違いない。 That is, no difference in effect of the external force is large wiring layer. そこで、図8のように第二金属パッド層の第二レジスト層側の主表面において、第二レジスト層に被覆される被覆領域を形成することは効果的である。 Therefore, in the second second resist layer side of the main surface of the metal pad layer as shown in FIG. 8, it is effective to form a coating area covered in the second resist layer. つまり、上述同様の理由により、第二金属パッド層と絶縁体層(第二レジスト層も含む)との界面での外力起因のハガレ等の欠陥発生を効果的に抑制することができる。 That is, by the above same reason, it is possible to effectively suppress the occurrence of defects peeling or the like of the external force caused at the interface between the second metal pad layer and the insulating layer (including the second resist layer). その結果、ビルドアップ層の電気的特性などの品質をさらに優れたものとすることができる。 As a result, it is possible to assume that even better quality and electrical characteristics of the build-up layer.
【0016】 [0016]
次に、本発明のビルドアップ層における第二配線層には、第二金属パッド層を除いて、さらに配線層に属する配線パターンが形成されてなることを特徴とする。 Next, the second wiring layer in the buildup layer of the present invention, except for the second metal pad layer further wiring patterns belonging to the wiring layer is characterized by comprising formed. 上記の第一配線層と同様にして、第二配線層にも第二金属パッド層を除いて、さらに配線層に属する配線パターンを形成することが可能であり、配線密度の向上を可能とするとともに、配線層の設計上の自由度も高めることを可能とする。 In the same manner as in the first wiring layer described above, in the second wiring layer except for the second metal pad layer, it is possible to form a wiring pattern belonging to a further wiring layer, to allow an improvement in wiring density together, making it possible to increase the freedom of design of the wiring layer. また、第二配線層における第二金属パッド層を除いた配線パターンにおいても、勿論、第二金属パッド層の層間に形成することができる。 Also, in the wiring pattern excluding the second metal pad layer in the second wiring layer, of course, it can be formed between the layers of the second metal pad layer. ここで、該配線パターンは、特には、電源層および接地導体層の少なくとも一方を含むことが望ましい。 Here, wiring patterns, especially preferably comprises at least one power layer and the ground conductor layer. その結果、電子部品の高速化とともに、その動作電源電圧の安定供給に対応した形で、電気的特性に優れたビルドアップ層とすることができる。 As a result, the speed of the electronic components, in a form corresponding to the stable supply of the operating power supply voltage, it is possible to build up layers with excellent electrical properties.
【0017】 [0017]
上記第二金属パッド層における、その第二レジスト層側の主表面の大きさは、例えば、49000μm 以上600000μm 以下とするのがよい。 In the second metal pad layer, the size of the second resist layer side of the main surface, for example, preferably set to 49000Myuemu 2 or more 600000Myuemu 2 or less. 該主表面が略円形状とされる場合は、その直径を250μm以上870μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。 If the main surface is a substantially circular shape, corresponding to the range of the diameter and 250μm or 870μm or less (all numbers used in the circle area and two significant figures, the numerical range of their rounded it is assumed to contain). この主表面の大きさの範囲は、現況のマザーボードなど、多層配線基板を搭載する側の端子間距離や設計上可能とされる大きさなどを考慮して決定される範囲である。 The size range of the major surfaces, such as the current state of the motherboard, a range determined in consideration of the distance between terminals and design can and is the size of the side for mounting the multi-layer wiring board. そこで、該主表面の大きさが、600000μm を超えると、第二金属パッド層間の最隣接距離を十分にとれず、電気的短絡が生じる場合が想定される。 Therefore, the size of the main surface is more than 600000Myuemu 2, without taking the nearest neighbor distance of the second metal pad layers sufficiently, if an electrical short occurs is assumed. 一方、49000μm 未満となると、第二金属パッド層の主表面に対して十分に第二レジスト層にて被覆される被覆領域を確保できない場合が想定される。 On the other hand, if less than 49000Myuemu 2, when it is not possible to secure the covering area covered is assumed sufficiently by the second resist layer to the main surface of the second metal pad layer. また、このように第二金属パッド層における第二レジスト層側の主表面の大きさを限定した場合、第二開口工程にて形成される第二金属パッド層の露出領域の大きさは、30000μm 以上400000μm 以下とするのがよい。 Further, if the thus with limited size of the second resist layer side of the main surface of the second metal pad layer, the size of the exposed region of the second metal pad layer formed by the second opening step, 30000Myuemu preferably set to 2 or more 400000Myuemu 2 or less. 該露出領域が略円形状とされる場合は、その直径を200μm以上710μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。 If the exposed regions are substantially circular shape, corresponding to the range of the diameter and 200μm or 710μm or less (all numbers used in the circle area and two significant figures, the numerical range of their rounded it is assumed to contain). 該露出領域の大きさが、400000μm を超えると、第二金属パッド層の主表面に対して十分に第二レジスト層にて被覆される被覆領域を確保できない場合がある。 The size of the exposed area is more than 400000Myuemu 2, may not be ensured coated area covered by sufficiently second resist layer to the main surface of the second metal pad layer. 一方、30000μm 未満となると、ハンダボール等を介してビルドアップ層を搭載する際の電気的接続の信頼性を十分に確保できない場合がある。 On the other hand, if less than 30000Myuemu 2, may not be sufficiently ensure the reliability of the electrical connection when mounting the build-up layer through the solder balls or the like.
【0018】 [0018]
次に、第一金属パッド層における、その第一レジスト層側の主表面の大きさは、例えば2800μm 以上32000μm 以下とするのがよい。 Then, in the first metal pad layer, the size of the first resist layer side of the main surface, for example 2800Myuemu 2 or more 32000μm preferably set to 2 or less. 該主表面が略円形状とされる場合は、その直径を60μm以上200μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。 If the main surface is a substantially circular shape, corresponding to the range of the diameter and 60μm or 200μm or less (all numbers used in the circle area and two significant figures, the numerical range of their rounded it is assumed to contain). この主表面の大きさの範囲も、現況の電子部品の端子間距離や設計上可能とされる大きさなどを考慮して決定される範囲である。 Size range of the main surface is also range determined in consideration of the inter-electronic component terminal of Status distance and design can and is the size. そこで、該主表面の大きさが、32000μm を超えると、第一金属パッド層間の最隣接距離を十分にとれず、電気的短絡が生じる場合が想定される。 Therefore, the size of the main surface is more than 32000Myuemu 2, without taking the nearest neighbor distance of the first metal pad layers sufficiently, if an electrical short occurs is assumed. 一方、2800μm 未満となると、第一金属パッド層の主表面に対して十分に第一レジスト層にて被覆される被覆領域を確保できない場合が想定される。 On the other hand, if less than 2800μm 2, when it is not possible to secure the covering area covered is assumed sufficiently by the first resist layer to the main surface of the first metal pad layer. また、このように第一金属パッド層における第一レジスト層側の主表面の大きさを限定した場合、第一金属パッド層の露出領域の大きさは、1900μm 以上26000μm 以下とするのがよい。 Further, if the thus with limited size of the first resist layer side of the main surface of the first metal pad layer, the size of the exposed region of the first metal pad layer is to the 1900Myuemu 2 or more 26000Myuemu 2 or less good. 該露出領域が略円形状とされる場合は、その直径を50μm以上180μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。 If the exposed regions are substantially circular shape, corresponding to the range of the diameter and 50μm or 180μm or less (all numbers used in the circle area and two significant figures, the numerical range of their rounded it is assumed to contain). 該露出領域の大きさが、26000μm を超えると、第一金属パッド層の主表面に対して十分に第一レジスト層にて被覆される被覆領域を確保できない場合がある。 The size of the exposed area is more than 26000Myuemu 2, may not be ensured coated area covered by fully first resist layer to the main surface of the first metal pad layer. 一方、1900μm 未満となると、ハンダバンプ等を介して電子部品を搭載する際の電気的接続の信頼性を十分に確保できない場合がある。 On the other hand, if less than 1900μm 2, may not be sufficiently ensure the reliability of the electrical connection when mounting the electronic component via the solder bumps or the like.
【0019】 [0019]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施の形態について述べる。 Hereinafter, we describe embodiments of the present invention.
図1は本発明の多層配線基板の一実施形態を示す概略断面図である。 Figure 1 is a schematic sectional view showing one embodiment of a multilayer wiring board of the present invention. 多層配線基板1においては、以下のような構造をなすものである。 In the multilayer wiring board 1 are those that form the following structure. ビルドアップ層50の第二主表面SF側の最表層に、レジスト層の機能を担う絶縁体層10に属する第二レジスト層3(例えば厚さ30μm)が形成されている。 The outermost layer of the second main surface SF side buildup layer 50, the second resist layer 3 belonging to the insulator layer 10 having a function of resist layer (thickness, for example 30 [mu] m) is formed. また、配線層11に属する第二配線層を構成する第二金属パッド層4(例えば厚さ15μm)が、ビルドアップ層50の第二主表面SF側における主表面の全領域を表面露出する形で、形成されている。 Further, the shape second metal pad layer 4 (a thickness of 15 [mu] m) is, to surface-exposed the entire region of the main surface of the second main surface SF side buildup layer 50 constituting the second wiring layer belonging to the wiring layer 11 in, it is formed. 本実施形態では、第二配線層は、第二金属パッド層4のみからなる。 In the present embodiment, the second wiring layer, consist of only the second metal pad layer 4. そして、第二金属パッド層4の直上には、絶縁体層10(例えば厚さ30μm)が形成され、さらにその直上に配線層11(例えば厚さ15μm)が形成されている。 Then, immediately above the second metal pad layer 4, an insulating layer 10 (thickness, for example 30 [mu] m) is formed, and is further formed a wiring layer 11 (thickness, for example 15 [mu] m) is directly above it. また、第二金属パッド層4と配線層11とは、配線層11に属するビア導体により層間接続されている。 Further, the second metal pad layer 4 and the wiring layer 11 are interlayer connected by via conductors belonging to the wiring layer 11. このようにして、絶縁体層10および配線層11が順次積層形成された形で、ビルドアップ層50が形成されている。 In this way, in the form of insulating layer 10 and the wiring layer 11 are sequentially stacked, the build-up layer 50 is formed. ただし、ビルドアップ層50の第一主表面PF側の最表層には、絶縁体層10に属する第一レジスト層5(例えば厚さ30μm)が形成され、また、その直下には、配線層11に属する第一配線層を構成する第一金属パッド層6(例えば厚さ15μm)が、自身の第一レジスト層5側の主表面が第一レジスト層5に被覆される被覆領域と該被覆領域を除く領域が表面露出した形の露出領域とからなるように、形成されている。 However, the outermost layer of the first main surface PF side buildup layer 50, is first resist layer 5 that belong to the insulator layer 10 (thickness, for example 30 [mu] m) is formed, also immediately below the wiring layer 11 first first metal pad layer 6 constituting the wiring layer (e.g., a thickness of 15 [mu] m) is coated area and the coating area where the main surface of the first resist layer 5 side of itself is coated on the first resist layer 5 belonging to region excluding the so consisting of the exposed region of the form of the exposed surface, is formed. ここでも、第一配線層は、第一金属パッド層6のみからなる。 Again, the first wiring layer, consist of only the first metal pad layer 6. なお、第一金属パッド層6および第二金属パッド層4の表面露出した主表面には、図示しない無電解Ni−PメッキおよびAuメッキが施された状態とされる。 Note that the first metal pad layer 6 and second metal surfaces exposed main surface of the pad layer 4, is a state in which an electroless Ni-P plating and Au plating (not shown) is applied.
【0020】 [0020]
上記のような構造とされるビルドアップ層50の第一主表面PF上には、金属支持枠体7が形成されており、ビルドアップ層50の機械的強度の補償がなされている。 On the first main surface PF of the build-up layer 50 that is structured as described above, the metal support frame 7 and is formed, the compensation of the mechanical strength of the buildup layer 50 has been made. また、第一金属パッド層6は、電子部品を搭載する際の搭載部の役割をなし、第二金属パッド層4は、多層配線基板1をマザーボードや他の配線基板に搭載する際の搭載部の役割をなす。 The first metal pad layer 6, without the role of the mounting portion when mounting the electronic component, the second metal pad layer 4, mounting portion when mounting the multilayer wiring board 1 to a motherboard or other circuit board It forms a role. ハンダバンプやハンダボールなどを介して、電子部品が搭載される第一金属パッド層6は、外力に起因した圧力を特に受けやすく、第一金属パッド層6と絶縁体層10(第一レジスト層5も含む)との界面に誘起される応力集中によりハガレ等の欠陥が発生しやすい領域とされていた。 Via a solder bump or solder ball, the first metal pad layer 6 on which an electronic component is to be mounted, the external force susceptible, especially the pressure caused by the first metal pad layer 6 and the insulating layer 10 (first resist layer 5 defects such as peeling has been considered prone region by stress concentration induced in the interface between included). しかしながら、図1に示すように、本発明においては、第一金属パッド層6の第一レジスト5側の主表面は、第一レジスト層5により被覆される被覆領域を有するので、そのような不具合の発生を効果的に抑制することができる。 However, as shown in FIG. 1, in the present invention, the main surface of the first resist 5 side of the first metal pad layer 6, because it has a covering area covered by the first resist layer 5, such inconvenience it can be the occurrence effectively suppressed.
【0021】 [0021]
また、多層配線基板は、図1に示すような実施形態以外にも、図2、図3のような形態とすることもできる。 Further, the multilayer wiring board, other than the embodiment as shown in FIG. 1, FIG. 2, may also be in the form as shown in Figure 3. 図2は、図1の実施形態と異なる要部のみを拡大した、多層配線基板の第二実施形態の概略要部拡大図である。 Figure 2 is an enlarged view of the only embodiment differs main part of FIG. 1 is a schematic enlarged view of a second embodiment of a multilayer wiring board. 図2においては、第一レジスト層5の直下に位置する第一配線層が、第一金属パッド層6を除いて、さらに配線パターン20にて構成されている。 In Figure 2, a first wiring layer located immediately below the first resist layer 5, with the exception of the first metal pad layer 6 is constituted further by wiring patterns 20. 本発明においては、第一レジスト層5が必須要件とされるので、このように、第一配線層に種々の配線パターン20を形成することが可能となり、高密度配線化を図る上で有効でもある。 In the present invention, because the first resist layer 5 is an essential requirement, thus, it is possible to form various wiring patterns 20 on the first wiring layer, also effective in achieving high-density wiring of is there. さらに、図2における配線パターン20を、例えば、接地導体層22や電源層21などを含むようにすることで、取り扱う電気信号の高周波化に有用に対応した形で、配線層の設計を行なうことが可能となる。 Further, a wiring pattern 20 in FIG. 2, for example, by so including ground conductor layer 22 and the power supply layer 21, in a manner corresponding useful frequency of the electrical signal to be handled to perform the wiring layer design it is possible.
【0022】 [0022]
図3は、図1の実施形態と異なる要部のみを拡大した、多層配線基板の第三実施形態の概略要部拡大図である。 Figure 3 is an enlarged view of the only embodiment differs main part of FIG. 1 is a schematic enlarged view of a third embodiment of a multilayer wiring board. 図3においては、絶縁体層10に属する第二レジスト層3を、ビルドアップ層の第二主表面SF側の最表層となるように形成するとともに、その直上に位置する第二金属パッド層4の第二レジスト層3側の主表面が、第二レジスト層3にて被覆される被覆領域と、該被覆領域を除く領域が表面露出した形の露出領域とからなるように形成されてなる。 In FIG. 3, the second resist layer 3 belonging to the insulator layer 10, thereby forming so that the outermost surface layer of the second main surface SF side of the buildup layer, a second metal pad layer 4 located immediately above the major surface of the second resist layer 3 side, a covering area covered by the second resist layer 3, a region excluding the covering region is formed so as to consist of an exposed area in the form of the exposed surface. このような形態とすることで、第二金属パッド層4と絶縁体層10(第二レジスト層3も含む)との界面にて、外力に起因したハガレ等の欠陥が発生することを効果的に抑制することが可能となる。 With such a configuration, effective that at the interface between the second metal pad layer 4 and the insulating layer 10 (including the second resist layer 3), defects such as peeling caused by the external force generated it is possible to suppress the. その結果、図1の形態よりもさらに、ビルドアップ層の電気的特性などの品質向上を図ることが可能となる。 As a result, further than in Embodiment 1, it is possible to improve the quality of such electrical characteristics of the build-up layer. さらに、図3においても、第二レジスト層3の直上に位置する第二配線層を、第二金属パッド層4を除いて、さらに配線パターン23を含む形で構成することが可能となる。 Further, also in FIG. 3, a second wiring layer located directly above the second resist layer 3, except for the second metal pad layer 4, it is possible to construct more in the form including the wiring pattern 23. ここで、配線パターン23を、例えば、電源層24や接地導体層25を含む形とすることもできる。 Here, the wiring pattern 23, for example, may be in the form including a power supply layer 24 and the ground conductor layer 25.
【0023】 [0023]
次に、図1から図3に示した多層配線基板も含め、その製造方法の一例を以下に説明する。 Then, including the multilayer wiring board shown in FIGS. 1-3, an example of the manufacturing method below.
図9は、本発明に係わる多層配線基板の製造方法の基本的な実施形態を説明するものである。 Figure 9 is a diagram for explaining a basic embodiment of a method for manufacturing a multilayer wiring board according to the present invention. 工程▲1▼にて、金属支持板2の第一主表面PFの直上に層間絶縁体膜をラミネート(貼り合わせ)して硬化処理を施すことで、第二レジスト層となるべき第一絶縁体層30(例えば厚さ30μm)を形成する(第一絶縁体層形成工程)。 Step ▲ 1 in ▼, by performing a hardening process of the interlayer insulation film laminate (lamination) to just above the first main surface PF of the metal supporting board 2, the first insulator to the second resist layer layer 30 to form a (e.g. thickness 30 [mu] m) (first insulation layer formation step). ここで、金属支持板2を形成する金属材料としては、Cu、Cu合金、SUS(JIS規格)、Fe−Ni合金、Al、Al合金、インバー、インバー合金などを用いることができる。 Here, as the metal material forming the metal supporting board 2, it is possible to use Cu, Cu alloy, SUS (JIS standard), Fe-Ni alloy, Al, Al alloy, invar, or the like Invar alloy. 第一絶縁体層30を形成するために用いる層間絶縁体膜としては、感光性樹脂や熱硬化性樹脂を用いた公知のものであればよいが、第一絶縁体層30を開口する工程である第一開口工程(後述)を特にレーザを用いて行なうことを考慮すると、層間絶縁膜としては熱硬化性樹脂を用いるのがよい。 The interlayer insulating film used for forming the first insulation layer 30, but may be any known ones using a photosensitive resin or thermosetting resin, in the step of opening the first insulation layer 30 considering that performed using a certain first particular laser an opening step (described later), it is preferable to use a thermosetting resin as the interlayer insulating film. また、この熱硬化性樹脂としては、例えば、ポリイミド系樹脂やエポキシ系樹脂を挙げることができる。 Further, as the thermosetting resin, for example, a polyimide resin or epoxy resin. 次に工程▲1▼に示すように、第一絶縁体層30の第一主表面PFの所定位置に第二金属パッド層4(例えば厚さ15μm)がCuメッキにより形成されている。 Next, as shown in step ▲ 1 ▼, second metal pad layer 4 (thickness, for example 15 [mu] m) is formed by Cu plating to a predetermined position of the first main surface PF of the first insulation layer 30.
【0024】 [0024]
次に工程▲2▼に示すように、第二金属パッド層4の上層に、層間絶縁体膜をラミネートし硬化処理を施すことで絶縁体層10(例えば厚さ30μm)を形成する。 Next, as shown in step ▲ 2 ▼, the upper layer of the second metal pad layer 4, an insulating layer 10 (thickness, for example 30 [mu] m) by performing laminating cured interlayer insulation film. そして、該絶縁体層10の表面の所定位置にCuメッキにより配線層11(例えば厚さ15μm)を形成する。 Then, a wiring layer 11 (thickness, for example 15 [mu] m) by Cu plating at a predetermined position on the surface of the insulator layer 10. また、絶縁体層10の所定位置に例えばレーザを用いて穿孔し、Cuメッキにより配線層11に属するビア導体を形成することで、絶縁体層10の表面に形成された配線層11と第一金属パッド層とは層間接続がなされる。 Also, perforated using, for example, laser at a predetermined position of the insulating layer 10, by forming via conductors belonging to the wiring layer 11 by Cu plating, the wiring layer 11 formed on the surface of the insulator layer 10 and the first interlayer connection is made from the metal pad layer. このようにして順次、絶縁体層10および配線層11を形成して多層化することにより工程▲2▼に示す積層体を形成する。 Thus sequentially, to form a laminated body shown in step ▲ 2 ▼ by multilayered by forming an insulator layer 10 and the wiring layer 11. また、該積層体における図面最表層は、第一レジスト層となるべき第二絶縁体層5'(例えば厚さ30μm)とし、その直下には第一金属パッド層6(例えば厚さ15μm)を形成する。 Also, the drawings outermost layer in the laminate, the second dielectric layer 5 to be the first resist layer '(e.g. thickness 30 [mu] m), a first metal pad layer 6 immediately below (e.g. thickness 15 [mu] m) Form.
【0025】 [0025]
次に、工程▲3▼にて、第二絶縁体層5'の所定位置を、レーザを用いて穿孔し、第一金属パッド層6の第二絶縁体層5'側の主表面が、第二絶縁体層5'に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるようにする(第二開口工程)。 Next, in step ▲ 3 ▼, the second insulating layer 5 'to a predetermined position of, and drilling using a laser, the second insulating layer 5 of the first metal pad layer 6' is the main surface of the side, the second insulating layer 5 and the covering area covered in 'a region excluding the covering region so as consisting of the exposed regions in the form of the surface-exposed (second opening step). また、この第二開口工程は、レーザを用いずフォトビア法を用いても行なうことができる。 Also, the second opening step can also be carried out using the photo-via process without using the laser. その場合、工程▲2▼において第二絶縁体層5'は、少なくと感光性樹脂とされる層間樹脂材を用いて、かつ硬化処理を行なわないこととする。 In that case, step ▲ 2 second insulator layer 5 'in ▼ uses the least interlayer resin material is a photosensitive resin, and a is not performed to a curing treatment. そして、工程▲3▼にて、マスク処理を施した第二絶縁体層5'の所定位置に、紫外線を照射し露光、現像することで、第一金属パッド層6の第二絶縁体層5'側の主表面が、第二絶縁体層5に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるようにすることができる。 Then, in step ▲ 3 ▼, at a predetermined position of the second insulating layer 5 'which has been subjected to masking processing, irradiating ultraviolet radiation exposure, by developing, the second insulating layer of the first metal pad layer 6 5 the main surface of the 'side, a covering area covering the second insulating layer 5, a region excluding the coating region can be made to be from the exposed areas of the form that the surface exposed. また、フォトビア法を用いた場合は、第二絶縁体層5'を穿孔した後、またはその際に硬化処理を行なうことになる。 In the case of using the photo-via process, after perforating the second insulating layer 5 ', or is to be performed to a curing treatment at that time. また、工程▲3▼にて、第二絶縁体層5'に基づく第一レジスト層5が形成される。 Further, in step ▲ 3 ▼, first resist layer 5, based on the second insulator layer 5 'is formed.
【0026】 [0026]
次に工程▲4▼にて、金属支持板2を、エッチング液を用いたウエットエッチングにて、選択的にエッチング除去する(エッチング工程)。 Next, in Step ▲ 4 ▼, the metal supporting board 2, in the wet etching using an etchant, is selectively removed by etching (etching step). この際、第一絶縁体層30は、エッチストップ層として機能する。 In this case, the first insulator layer 30 functions as an etch stop layer. 尚、第一レジスト層5の表面に図示しないエッチレジストを形成し、第一金属パッド層6をエッチング液から保護する。 Incidentally, an etch resist (not shown) on the surface of the first resist layer 5 is formed to protect the first metal pad layer 6 from an etchant. また、このエッチング工程に使用されるエッチング液は、金属支持板2と第一絶縁体層30とのそれぞれ材料間にてエッチング選択比が異なるもの、特には大きいものを適宜用いればよい。 The etchant used in the etching process, which etching selectivity is different in between the respective materials of the metal support plate 2 and the first insulator layer 30, may be used in an appropriately larger ones in particular.
【0027】 [0027]
次に工程▲5▼にて、第一絶縁体層30の所定位置を、レーザを用いて穿孔し、第二金属パッド層4の第一絶縁体層30側の主表面が、第一絶縁体層30に被覆された被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるようにする(第一開口工程)。 Next, in step ▲ 5 ▼, the predetermined position of the first insulator layer 30, and drilled using a laser, the main surface of the second first insulation layer 30 side of the metal pad layer 4, the first insulator a covered region covered in a layer 30, areas excluding the covering region so as consisting of the exposed regions in the form of the surface-exposed (first opening step). そして、この第一開口工程の後、第一金属パッド層6および二金属パッド層4の露出領域の表面に図示しない無電解Ni−PメッキおよびAuメッキを施す。 Then, after the first opening step, subjected to electroless Ni-P plating and Au plating (not shown) on the surface of the exposed region of the first metal pad layer 6 and the second metal pad layer 4. このようにして配線層11(第一金属パッド層6および第二金属パッド層4を含む)と絶縁体層10(第一レジスト層5および第二レジスト層3を含む)とを有するビルドアップ層50が形成される。 Buildup layer having a In this way the wiring layer 11 (first metal pad layer 6 and the second metal includes a pad layer 4) and the insulator layer 10 (including the first resist layer 5 and the second resist layer 3) 50 is formed. また、工程▲5▼にて、第一絶縁体層30に基づく第二レジスト層3が形成されることなる。 Further, at step ▲ 5 ▼, it made it the second resist layer 3 based on the first insulation layer 30 is formed.
【0028】 [0028]
続いて、工程▲6▼にて第一レジスト層5の所定の位置に金属支持枠体7を形成する。 Subsequently, a metal support frame 7 at step ▲ 6 ▼ at a predetermined position of the first resist layer 5. 金属支持枠体7の金属材料としては、Cu、Cu合金、SUS(JIS規格)、Fe−Ni合金、Al、Al合金、インバー、インバー合金などを用いることができる。 As the metal material for the metal support frame 7, Cu, Cu alloy, SUS (JIS standard), Fe-Ni alloy, Al, Al alloy, invar, or the like can be used invar alloy. そして工程▲6▼を経ることで、多層配線基板1が作製される。 Then step ▲ 6 ▼ By going through the multilayer wiring board 1 is manufactured.
【0029】 [0029]
上記図9を用いて説明した製造方法はあくまで例示的に示したものであって、これに限定されない。 Manufacturing method described with reference to FIG. 9 is a which was only exemplarily illustrated, but is not limited thereto. また、上記した実施形態に本発明は限定されるのではなく、請求項の記載に基づく技術的範囲を逸脱しない限り、種々の変形ないし改良を付加することができる。 Further, the present invention to the embodiment described above is not limited, without departing from the scope based on the description of claims, it can be added to various modifications or improvements.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の多層配線基板に係わる一実施形態を示す概略断面図。 Schematic sectional view showing an embodiment according to the multilayer wiring board of the present invention; FIG.
【図2】本発明の多層配線基板に係わる第二実施形態の要部を示す概略要部拡大図。 Schematic enlarged view showing an essential part of a second embodiment according to the multilayer wiring board of the present invention; FIG.
【図3】本発明の多層配線基板に係わる第三実施形態の要部を示す概略要部拡大図。 Schematic enlarged view showing an essential portion of a third embodiment according to the multilayer wiring board of the present invention; FIG.
【図4】本発明における第一レジスト層の形成効果を説明するための模式図。 Schematic diagram for explaining the effect of forming the first resist layer in the present invention; FIG.
【図5】従来の多層配線基板の形態を説明するための模式図。 Figure 5 is a schematic view for explaining a form of a conventional multilayer wiring board.
【図6】本発明における第一レジスト層の形成効果を説明するための模式図。 Schematic diagram for explaining the effect of forming the first resist layer in the present invention; FIG.
【図7】本発明における第一配線層の形成形態を説明するための模式図。 FIG. 7 is a schematic diagram for explaining the formation form of the first wiring layer in the present invention.
【図8】本発明における第二レジスト層の形成形態を説明するための模式図。 Schematic diagram for explaining the formation form of the second resist layer in the present invention; FIG.
【図9】本発明の多層配線基板に係わる製造方法の一例を示す工程説明図。 Process explanatory diagram showing an example of a manufacturing method according to the multilayer wiring board of the present invention; FIG.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 多層配線基板3 第二レジスト層4 第二金属パッド層5 第一レジスト層6 第一金属パッド層7 金属支持枠体10 絶縁体層11 配線層20、23 配線パターン50 ビルドアップ層 1 multilayer wiring board 3 the second resist layer 4 second metal pad layer 5 first resist layer 6 first metal pad layer 7 metal support frame 10 insulator layer 11 wiring layers 20, 23 wiring pattern 50 build-up layer

Claims (6)

  1. コア基板を有さず、配線層および絶縁体層からなるビルドアップ層を有し、該ビルドアップ層の第一主表面上に金属支持枠体が形成されてなる多層配線基板であって、 Not have a core substrate has a build-up layer consisting of wiring layer and the insulating layer, a multi-layer wiring board metal support frame is formed on the first main surface of the build-up layer,
    前記ビルドアップ層の第一主表面側の最表層には、前記絶縁体層に属する第一レジスト層が形成されてなり、 Wherein the outermost layer of the first major surface of the buildup layer, and the first resist layer belonging to the insulator layer is formed,
    該最表層の直下に位置する前記配線層に属する第一配線層には、電子部品を搭載するための搭載部をなす第一金属パッド層が形成されてなり、かつ、該第一金属パッド層の前記第一レジスト層側の主表面は、前記第一レジスト層に被覆される被覆領域と、該被覆領域を除く領域が表面露出した形の露出領域とからなることを特徴とする多層配線基板。 The first wiring layer belonging to the wiring layer located immediately below the outermost layer, the first metal pad layer will be formed to form a mounting portion for mounting the electronic components, and said first metal pad layer the main surface of the first resist layer side, a multilayer wiring board, characterized in that consists of a coating area to be coated on the first resist layer, the exposed areas of the form of the region except the coated area is exposed surfaces of .
  2. 前記第一配線層には、前記第一金属パッド層を除いて、さらに前記配線層に属する配線パターンが形成されてなることを特徴とする請求項1記載の多層配線基板。 Wherein the first wiring layer, the first with the exception of the first metal pad layer, a multilayer wiring board according to claim 1, further wiring patterns belonging to the wiring layer is characterized by comprising formed.
  3. 前記配線パターンは、電源層および接地導体層の少なくとも一方を含むものとされることを特徴とする請求項2記載の多層配線基板。 The wiring pattern, the power supply layer and multilayer wiring board according to claim 2, characterized in that it is intended to include at least one of the ground conductor layer.
  4. 前記ビルドアップ層の第一主表面とは反対側の第二主表面側の最表層には、前記絶縁体層に属する第二レジスト層が形成されてなり、 Wherein the first main surface of the buildup layer in the outermost layer of the second main surface side of the opposite side, the second resist layer belonging to the insulator layer is formed,
    該最表層の直上に位置する前記配線層に属する第二配線層には、第二金属パッド層が形成されてなり、かつ、該第二金属パッド層の前記第二レジスト層側の主表面は、前記第二レジスト層に被覆される被覆領域と、該被覆領域を除く領域が表面露出した形の露出領域とからなることを特徴とする請求項1ないし3のいずれか1項に記載の多層配線基板 The second wiring layer belonging to the wiring layer positioned directly above the outermost layer, it is formed a second metal pad layer and the main surface of the second resist layer side of the second metal pad layer the a covering area covered in the second resist layer, multi-layer according to any one of claims 1 to 3 region excluding the coating region characterized by comprising the exposed region of the form of the exposed surface wiring board
  5. 前記第二配線層には前記第二金属パッド層を除いて、さらに前記配線層に属する配線パターンが形成されてなることを特徴とする請求項4記載の多層配線基板。 Wherein the second wiring layer except for said second metal pad layer, a multilayer wiring board according to claim 4, further wiring patterns belonging to the wiring layer is characterized by comprising formed.
  6. 前記配線パターンは、電源層および接地導体層の少なくとも一方を含むものとされることを特徴とする請求項5記載の多層配線基板。 The wiring pattern, the power supply layer and multilayer wiring board according to claim 5, characterized in that it is intended to include at least one of the ground conductor layer.
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