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JP2004085547A - Electronic device and its manufacturing method - Google Patents

Electronic device and its manufacturing method

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JP2004085547A
JP2004085547A JP2003174746A JP2003174746A JP2004085547A JP 2004085547 A JP2004085547 A JP 2004085547A JP 2003174746 A JP2003174746 A JP 2003174746A JP 2003174746 A JP2003174746 A JP 2003174746A JP 2004085547 A JP2004085547 A JP 2004085547A
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JP
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layer
etching
stop
cavity
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JP2003174746A
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Japanese (ja)
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JP3731750B2 (en )
Inventor
Kimiya Ikushima
Hiroto Kobuchi
Mikiya Uchida
内田 幹也
生嶋 君弥
菰渕 寛仁
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic device in which a member constituting the ceiling part of a cavity is protected against breakage, and to provide its manufacturing method. <P>SOLUTION: The method for manufacturing an electronic device comprises a step for preparing a sacrificial layer for forming a cavity covered with an etching stop layer (silicon nitride film) at least on the upper surface thereof, a step for exposing a part of the surface of the sacrificial layer by making at least one first opening in the etching stop layer, a step for forming a supporting part of a temporary cavity located below the etching stop layer and the etching stop layer by etching the sacrificial layer through the first opening, and a step for forming a final cavity by etching a part of the etching stop layer and forming at least one second opening reaching the temporary cavity in the etching stop layer thereby enlarging the temporary cavity. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、赤外線センサなどを備えた電子デバイスの製造方法、及び当該方法で好適に作製される電子デバイスに関している。 The present invention is directed to an electronic device is preferably produced by the production method, and the method of an electronic device with an infrared sensor.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体基板上に複数のボロメータを配置した赤外線センサが知られている。 Infrared sensors are known in which a plurality of bolometers on a semiconductor substrate. このような赤外線センサの検知感度は、赤外線照射によってボロメータに発生した熱が半導体基板に伝導すると、低下する。 Detection sensitivity of such an infrared sensor, the heat generated in the bolometer by the infrared irradiation is conducted to the semiconductor substrate decreases. このため、ボロメータと半導体基板との間の熱的伝達性を低下させることが必要である。 Therefore, it is necessary to reduce the thermal transfer resistance between the bolometer and the semiconductor substrate. 特許文献1は、ボロメータなどの赤外線検出体から熱容量の大きなシリコン基板を熱的に分離するため、シリコン基板の表面に空洞を形成することを開示している。 Patent Document 1, in order to thermally isolate the large silicon substrate heat capacity from the infrared detector such as a bolometer, which discloses forming a cavity on the surface of the silicon substrate.
【0003】 [0003]
図31(a)〜(g)を参照しながら、上記公報に記載されている技術を説明する。 With reference FIG. 31 (a) ~ (g), illustrating the technique disclosed in the above publication. 文献に開示されている方法によれば、まず、図31(a)に示すように、LOCOS(Local Oxidation of Silicon)分離技術を用いて、半導体基板1001の表面が局所的に酸化され、LOCOS膜1002が形成され。 According to the method disclosed in the literature, firstly, as shown in FIG. 31 (a), using a LOCOS (Local Oxidation of Silicon) isolation technology, the surface of the semiconductor substrate 1001 are locally oxidized, LOCOS film 1002 is formed.
【0004】 [0004]
次に、図31(b)に示すように、LOCOS膜1002及び半導体基板1001を覆うようにシリコン窒化物層1003及びポリシリコン膜1004が積層される。 Next, as shown in FIG. 31 (b), the silicon nitride layer 1003 and the polysilicon film 1004 is deposited so as to cover the LOCOS film 1002 and the semiconductor substrate 1001.
【0005】 [0005]
この後、図31(c)に示すように、フォトリソグラフィ及びドライエッチング技術により、ポリシリコン膜1004、シリコン窒化物層1003、及びLOCOS膜1002を貫通して半導体基板1001に到達するホール1005が形成される。 Thereafter, as shown in FIG. 31 (c), by photolithography and dry etching technique, the polysilicon film 1004, hole 1005 reaching the semiconductor substrate 1001 silicon nitride layer 1003, and a LOCOS film 1002 through the formation It is.
【0006】 [0006]
次に、図31(d)に示すように、バッファードフッ酸を用いたウェットエッチングにより、LOCOS膜1002のうちホール1005の壁面に露出している部分が横方向にエッチングされる。 Next, as shown in FIG. 31 (d), by wet etching using buffered hydrofluoric acid, a portion exposed on the wall surface of the hole 1005 of the LOCOS film 1002 is etched in the lateral direction. このとき、隣接するホール1005同士の間には、LOCOS膜1002の残存部分である壁1007が形成される。 In this case, the between adjacent holes 1005, wall 1007 is a remaining portion of the LOCOS film 1002 is formed.
【0007】 [0007]
次に、図31(e)に示すように、ポリシリコン膜1004の表面やホール1005の壁面上に薄いポリシリコン膜を堆積した後、この薄いポリシリコン膜及びポリシリコン膜1004を酸化して、連続的なシリコン酸化物層1010を形成する。 Next, as shown in FIG. 31 (e), after depositing a thin polysilicon film on the walls of the surface and hole 1005 of the polysilicon film 1004 to oxidize the thin polysilicon film and a polysilicon film 1004, forming a continuous silicon oxide layer 1010. この処理により、各ホールは塞がれて閉鎖した空間である空洞部1011が形成される。 By this process, the cavity 1011 each hole is a space closed is closed is formed.
【0008】 [0008]
次に、図31(f)に示すように、赤外線検出体として機能するパターニングされた導体膜1012をシリコン酸化物層1010の上に堆積する。 Next, as shown in FIG. 31 (f), depositing a conductive film 1012 which is patterned to function as an infrared detector on the silicon oxide layer 1010. パターニングされた導体膜1012は、例えばつづら折り状の平面形状を有している。 Patterned conductive film 1012, for example, has a zigzag plan shape.
【0009】 [0009]
このように、熱検出部である導体膜1012と半導体基板1001との間に空洞部1011を設けることにより、赤外線検出体から半導体基板1001への熱伝達が抑制されるため、赤外線の検知感度が向上する。 Thus, by providing a cavity 1011 between the conductive film 1012 and the semiconductor substrate 1001 is a heat detecting portion, since the heat transfer to the semiconductor substrate 1001 from the infrared detector is suppressed, the detection sensitivity of the infrared improves.
【0010】 [0010]
次に、空洞部を形成する他の方法を説明する。 Next, another method of forming a cavity. この方法で形成した空洞を有する赤外線センサは、例えば特許文献2に記載されている。 An infrared sensor having a cavity formed by this method, for example, described in Patent Document 2.
【0011】 [0011]
まず、図32(a)及び(b)に示すように、シリコン基板300上にシリコン酸化物層301を堆積する。 First, as shown in FIG. 32 (a) and (b), depositing a silicon oxide layer 301 on the silicon substrate 300. シリコン酸化物層301は、次の工程で堆積するポリシリコン膜をエッチングするとき、下層のエッチングストップ層として機能する。 Silicon oxide layer 301, when etching polysilicon film deposited in the next step, which functions as the lower layer of the etching stop layer.
【0012】 [0012]
図33(a)及び(b)に示すように、シリコン酸化物層301上にポリシリコン膜302を堆積した後、図34(a)及び(b)に示すように、ポリシリコン膜302をパターニングする。 As shown in FIG. 33 (a) and (b), after depositing a polysilicon film 302 on the silicon oxide layer 301, as shown in FIG. 34 (a) and (b), patterning of the polysilicon film 302 to. このようにしてパターニングされたポリシリコン膜302が空洞形成用犠牲層として機能する。 Thus the polysilicon film 302 which is patterned to function as a sacrificial layer for cavity formation.
【0013】 [0013]
次に、図35(a)及び(b)に示すように、ポリシリコン膜302上にシリコン酸化物層303を堆積した後、図36(a)及び(b)に示すように、シリコン酸化物層303の上に赤外線検出体304を形成する。 Next, as shown in FIG. 35 (a) and (b), after depositing a silicon oxide layer 303 on the polysilicon film 302, as shown in FIG. 36 (a) and (b), a silicon oxide forming an infrared detector 304 over the layer 303.
【0014】 [0014]
図37(a)及び(b)に示すように、赤外線検出体304を覆うようにシリコン酸化物層305を堆積する。 As shown in FIG. 37 (a) and (b), depositing a silicon oxide layer 305 so as to cover the infrared detector 304. このシリコン酸化物層303、305は、上層のエッチングストップ層として機能する。 The silicon oxide layer 303 and 305 serves as an upper layer of the etching stop layer.
【0015】 [0015]
次に、図38(a)及び(b)に示すように、シリコン酸化物層303、305をパターニングして空洞形成用の開口306を形成する。 Next, as shown in FIG. 38 (a) and (b), a opening 306 of the cavity formed by patterning the silicon oxide layer 303 and 305. この開口306によって、ポリシリコン膜302の一部が露出する。 This opening 306, a portion of the polysilicon film 302 is exposed. この後、シリコン酸化物層303。305に形成した開口306からヒドラジンを流入させ、ポリシリコン膜302をエッチングすることにより、図39(a)及び(b)に示すように、空洞308を形成する。 Thereafter, it allowed to flow into hydrazine from an opening 306 formed in the silicon oxide layer 303.305, by etching the polysilicon film 302, as shown in FIG. 39 (a) and (b), a cavity 308 .
【0016】 [0016]
【特許文献1】 [Patent Document 1]
特開2001−210877号公報【特許文献2】 JP 2001-210877 Publication [Patent Document 2]
特開平05−126643号公報【0017】 Japanese Unexamined Patent Publication No. 05-126643 [0017]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上記特許文献1に記載されている方法によれば、図31(f)に示される空洞部1011に壁1007が残存している。 According to the method described in Patent Document 1, the wall 1007 is left in the cavity 1011 as shown in FIG. 31 (f). この壁1007は、熱伝導性を有するため、空洞を設けた効果を高めるには、壁1007を除去することが好ましい。 The wall 1007, because of its thermal conductivity, to increase the effect of providing a cavity, it is preferable to remove the wall 1007. 壁1007を除去するには、図31(d)に示す工程で、エッチング時間を長くし、壁1007を残さないようにすればよい。 To remove a wall 1007, in the step shown in FIG. 31 (d), the etching time was long, it is sufficient to leave no wall 1007. しかし、この段階で壁1007を除去すると、図31(f)に示す構造を形成するまでに、シリコン窒化物層1003及びポリシリコン膜1004が破断されてしまうという現象がみられる。 However, removal of the wall 1007 at this stage, to form the structure shown in FIG. 31 (f), a phenomenon is observed that the silicon nitride layer 1003 and the polysilicon film 1004 from being broken. その原因は、シリコン窒化物層1003と半導体基板1001との熱膨張率の差に起因する熱応力によるものと推定される。 The cause is presumed to be due to thermal stress caused by the difference in thermal expansion coefficient between the silicon nitride layer 1003 and the semiconductor substrate 1001. すなわち、ポリシリコン膜である導体膜1012にドープされた不純物を活性するためのアニールや、ポリシリコン膜1004及びその上の薄いポリシリコン膜を熱酸化する際に、シリコン窒化物層1003やシリコン酸化物層1004に大きな熱応力が印加されるからである。 That is, the polysilicon film annealing or for activating doped impurities in the conductor film 1012 is, the polysilicon film 1004 and the thin polysilicon film on the its time of thermal oxidation, a silicon nitride layer 1003 and the silicon oxide This is because a large thermal stress is applied to the object layer 1004.
【0018】 [0018]
このため、特許文献1に記載されている壁1007を除去して大きな空洞を形成することは困難である。 Therefore, it is difficult to form a large cavity by removing the wall 1007 that is described in Patent Document 1.
【0019】 [0019]
一方、特許文献2に記載されている方法では、ヒドラジンなどの薬液でポリシリコン膜302が除去されるので、その後、空洞308内の薬液を除去するための乾燥工程が不可欠になる。 On the other hand, in the method disclosed in Patent Document 2, since the polysilicon film 302 is removed by a chemical solution, such as hydrazine, then drying step for removal of the chemical liquid in the cavity 308 is indispensable. このような乾燥工程により、空洞308の天井部を支持する部分(シリコン酸化物層303、305)に大きな応力が発生し、破損するという問題がある。 Such drying step, and a large stress to the portion for supporting (silicon oxide layer 303 and 305) is generating the ceiling of the cavity 308, there is a problem of damage.
【0020】 [0020]
本発明は、上記問題を解決するためになされたものであり、その主たる目的は、空洞の天井部を構成する部材の破断を抑制した電子デバイス及びその製造方法を提供することにある。 The present invention has been made to solve the above problems, its main object is to provide an electronic device and a manufacturing method thereof by suppressing breakage of members constituting the ceiling of the cavity.
【0021】 [0021]
【課題を解決するための手段】 In order to solve the problems]
本発明の電子デバイスの製造方法は、少なくとも上面がエッチングストップ層によって覆われた空洞形成用犠牲層を用意する工程(a)と、前記エッチングストップ層に少なくとも1つの第1開口部を形成し、前記空洞形成用犠牲層の表面の一部を露出させる工程(b)と、前記第1開口部を介して前記空洞形成用犠牲層をエッチングすることにより、前記エッチングストップ層の下方に位置する仮空洞と前記エッチングストップ層を支持する支持部とを形成する工程(c)と、前記エッチングストップ層の一部をエッチングすることにより、前記仮空洞に達する少なくとも1つの第2開口部を前記エッチングストップ層に形成し、前記仮空洞を拡大した空洞を形成する工程(d)とを含む。 The method of manufacturing an electronic device of the present invention forms a step (a) at least the upper surface to provide a cavity forming a sacrificial layer covered by the etching stop layer, at least one first opening in the etch stop layer, and step (b) exposing a part of the surface of the cavity forming a sacrificial layer, by etching the sacrificial layer for the cavity formed through the first opening, the temporary positioned below the etching stop layer a step of forming a support portion for supporting the the cavity etch stop layer (c), the by the part of the etching stop layer is etched, wherein the at least one second opening etch stop to reach the temporary cavity It formed in the layer, and a (d) forming a cavity enlarging the temporary cavity.
【0022】 [0022]
好ましい実施形態において、前記工程(d)は、前記第2開口部を介して、前記第2開口部の下方に位置する前記支持部の少なくとも一部をエッチングする工程を含む。 In a preferred embodiment, the step (d), through the second opening comprises etching at least a portion of said support portion located below the second opening.
【0023】 [0023]
好ましい実施形態において、前記工程(d)の前に、パターニングされた薄膜を含む構造体を前記エッチングストップ層上に形成する工程を行う、請求項1に記載の製造方法。 In a preferred embodiment, prior to said step (d), a step of forming a structure comprising a patterned thin film on the etching stop layer, the manufacturing method according to claim 1.
【0024】 [0024]
好ましい実施形態において、前記パターニングされた薄膜は、前記第2開口部が形成される領域以外の領域を覆うように形成される。 In a preferred embodiment, the patterned thin film is formed to cover a region other than the region where the second opening is formed.
【0025】 [0025]
好ましい実施形態において、前記工程(a)は、前記空洞形成用犠牲層の材料となる膜を基板上に堆積する工程と、前記膜をパターニングすることによって、前記空洞形成用犠牲層を形成する工程とを含む。 In a preferred embodiment, the step (a) includes the steps of depositing a film made of a material of the cavity-forming sacrificial layer on the substrate, by patterning the film to form a sacrificial layer for the cavity formation including the door.
【0026】 [0026]
好ましい実施形態において、前記空洞形成用犠牲層の上面から下面に達する貫通穴を有する空洞形成用犠牲層を形成する。 In a preferred embodiment, a sacrificial layer for cavity formation having a through hole reaching from the upper surface to the lower surface of the cavity forming a sacrificial layer.
【0027】 [0027]
好ましい実施形態において、前記工程(c)では、前記空洞形成用犠牲層が存在していない領域に前記支持部を形成する。 In a preferred embodiment, In the step (c), a said support portion in a region where the sacrificial layer for the cavity formation is not present.
【0028】 [0028]
好ましい実施形態において、前記エッチングストップ層の一部を前記支持部として機能させる。 In a preferred embodiment, to function portion of the etch stop layer as the supporting portion.
【0029】 [0029]
好ましい実施形態において、前記工程(c)では、前記空洞形成用犠牲層の一部を前記支持部として残存させる。 In a preferred embodiment, In the step (c), to leave a portion of the cavity forming a sacrificial layer as the supporting portion.
【0030】 [0030]
好ましい実施形態において、前記工程(c)は、ウェットエッチング技術によって前記空洞形成用犠牲層をエッチングする工程を含み、前記工程(d)は、ドライエッチング技術によって前記支持部の少なくとも一部をエッチングする工程を含む。 In a preferred embodiment, the step (c) includes the step of etching the sacrificial layer for the cavity formed by wet etching technique, the step (d), etching at least a portion of the support portion by a dry etching technique comprising the step.
【0031】 [0031]
好ましい実施形態において、前記工程(a)は、前記エッチングストップ層を前記空洞形成用犠牲層上に堆積する工程を含む。 In a preferred embodiment, the step (a) includes depositing said etch stop layer on the cavity-forming sacrificial layer.
【0032】 [0032]
好ましい実施形態において、前記工程(a)では、前記エッチングストップ層として機能するシリコン酸化物層と、前記空洞形成用犠牲層として機能する領域を含む単結晶シリコン基板とを備えたSOI基板を用意する。 In a preferred embodiment, the in step (a), the silicon oxide layer functioning as the etching stop layer, an SOI substrate having the single crystal silicon substrate including a region serving as a sacrificial layer for the cavity formation .
【0033】 [0033]
好ましい実施形態において、前記工程(c)を行う前に、前記第2開口部を規定するパターンを有するマスクであって、前記第1開口部の内部を露出させるマスクで前記エッチングストップ層を覆う工程を行い、前記工程(d)を行った後に前記マスクを除去する工程を行う。 Step In a preferred embodiment, prior to performing said step (c), a mask having a pattern defining said second opening, covering the etch stop layer with a mask to expose the interior of the first opening It was carried out, a step of removing the mask after performing the step of (d).
【0034】 [0034]
好ましい実施形態において、前記仮空洞を形成した後、前記仮空洞を拡大する前において、前記エッチングストップ層の前記第1開口部を薄膜で塞ぐ工程と、前記薄膜上にセンサ用膜を形成する工程と、前記センサ用膜をパターニングする工程とを行う。 In a preferred embodiment, after forming the temporary cavity, before expanding the temporary cavity, a step of closing the first opening of the etch stop layer in a thin film to form a sensor film on the thin film When, performing the step of patterning the sensor film.
【0035】 [0035]
好ましい実施形態において、前記薄膜は、化学的気相成長法によって堆積される。 In a preferred embodiment, the thin film is deposited by chemical vapor deposition.
【0036】 [0036]
好ましい実施形態において、前記薄膜の上に、熱吸収用絶縁膜を形成する工程を更に含み。 In a preferred embodiment, on the thin film, further comprising the step of forming a heat-absorbing insulating layer.
【0037】 [0037]
好ましい実施形態において、前記熱吸収用絶縁膜の上に保護用絶縁膜を形成する工程を更に含む。 In a preferred embodiment, further comprises a step of forming a protective insulating film on the heat-absorbing insulating layer.
【0038】 [0038]
好ましい実施形態において、前記工程(a)は、単結晶シリコン基板の表面を局所的に酸化することによって前記シリコン基板の表面において選択された領域に二酸化シリコンを形成する工程を含み、前記二酸化シリコンの少なくとも一部を前記空洞形成用犠牲層として用いる。 In a preferred embodiment, the step (a) includes the step of forming a silicon dioxide to a selected area on the surface of the silicon substrate by locally oxidizing the surface of the monocrystalline silicon substrate, said silicon dioxide at least a portion is used as a sacrificial layer for the cavity formation.
【0039】 [0039]
好ましい実施形態において、前記二酸化シリコンを、素子分離用絶縁膜として用いる。 In a preferred embodiment, the silicon dioxide is used as the element isolation insulating film.
【0040】 [0040]
好ましい実施形態において、前記空洞形成用犠牲層は、半導体基板の表面部分である。 In a preferred embodiment, the cavity-forming sacrificial layer is a surface portion of the semiconductor substrate.
【0041】 [0041]
好ましい実施形態において、前記工程(c)は、ドライエッチング技術により、前記第1開口部から前記空洞形成用犠牲層に凹部を形成する工程と、前記凹部を等方的にエッチングする工程とを含む。 In a preferred embodiment, the step (c), by a dry etching technique, and forming a recess from the first opening to the sacrificial layer for the cavity formation, and the step of isotropically etching the recess .
【0042】 [0042]
好ましい実施形態において、前記工程(c)において、前記支持部を前記仮空洞の周囲のみに形成する。 In a preferred embodiment, the in step (c), forming the support portion only around the temporary cavity.
【0043】 [0043]
好ましい実施形態において、前記工程(c)において、前記支持部を前記仮空洞の内部に形成する。 In a preferred embodiment, the in step (c), forming the supporting portion inside the temporary cavity.
【0044】 [0044]
好ましい実施形態において、総横断面積が1000μm 以上の前記空洞を形成する場合、各々の横断面積が10μm 以上の柱を3本以上10本の本数で前記支持部として形成する。 In a preferred embodiment, the total cross-sectional area may form a 1000 .mu.m 2 or more of said cavities, each cross-sectional area of the form as the support portion in the number of ten three or more 10 [mu] m 2 or more posts.
【0045】 [0045]
好ましい実施形態において、前記エッチングストップ層として窒化物層を形成し、前記薄膜として二酸化シリコン膜を形成する。 In a preferred embodiment, the forming the nitride layer as an etch stop layer, a silicon dioxide film as the thin film.
【0046】 [0046]
好ましい実施形態において、前記パターニングされた薄膜を含む構造体を外部から遮断するキャップを形成する工程を更に含む。 In a preferred embodiment, further comprises a step of forming a cap for blocking structure including the patterned thin film from the outside.
【0047】 [0047]
本発明による電子デバイスは、少なくとも1つの空洞を有する基板と、前記空洞の上面部を形成している薄膜構造体と、パターニングされ、前記薄膜構造体によって支持された薄膜とを備えた電子デバイスであって、前記薄膜構造体のうち、前記パターニングされた薄膜が存在していない領域に形成された少なくとも1つのホールを更に備えており、前記ホールが前記空洞に達している。 Electronic device according to the present invention includes a substrate having at least one cavity, the thin film structure which forms the upper surface of the cavity, is patterned, with an electronic device that includes a thin film supported by the thin film structure there are, of the film structure, the patterned thin film further comprises at least one hole formed in a region that does not exist, the hole has reached the cavity.
【0048】 [0048]
好ましい実施形態において、前記空洞の内部において、前記ホールの真下には、前記薄膜構造体に向かって突出する凸部が形成されている。 In a preferred embodiment, in the interior of the cavity, beneath the hole, the convex portion protruding toward the thin film structure is formed.
【0049】 [0049]
好ましい実施形態において、前記空洞の内部において、前記ホールの真下には、前記薄膜構造体から遠ざかる向きに凹部が形成されている。 In a preferred embodiment, in the interior of the cavity, beneath the hole, the recess in the direction away from the thin film structure is formed.
【0050】 [0050]
好ましい実施形態において、前記パターニングされた薄膜はボロメータであり、赤外線センサとして機能する。 In a preferred embodiment, the patterned film is bolometer, functions as an infrared sensor.
【0051】 [0051]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照しながら、本発明の実施形態を説明する。 Hereinafter, with reference to the drawings, an embodiment of the present invention.
【0052】 [0052]
(第1の実施形態) (First Embodiment)
本実施形態の電子デバイスは、赤外線検出部(ボロメータ)を有する赤外線センサである。 The electronic device of the present embodiment is an infrared sensor having an infrared detection section (bolometer).
【0053】 [0053]
まず、図1(a)及び(b)を参照する。 First, referring to FIG. 1 (a) and (b). 図1(a)及び(b)は、それぞれ、空洞形成用犠牲層を形成する工程を示す断面図及び平面図である。 Figure 1 (a) and (b) are respectively a sectional view and a plan view showing a step of forming a sacrificial layer for cavity formation. これらの図に示す工程では、公知のLOCOS分離技術を用いて、半導体基板10の表面の選択された領域を局所的に酸化する。 In the process shown in these figures, by using a known LOCOS isolation techniques, locally oxidizing the selected regions of the surface of the semiconductor substrate 10. 本実施形態で用いる半導体基板10は、単結晶シリコンウェハであるため、この酸化によってシリコン酸化物(熱酸化物)からなる空洞用絶縁膜11が形成される。 Semiconductor substrate 10 used in this embodiment, since a single crystal silicon wafer, a cavity for the insulating film 11 made of silicon oxide (thermal oxide) by the oxidation is formed.
【0054】 [0054]
なお、添付の図面では、単一の空洞用絶縁膜11だけが記載されているが、1つの半導体基板10上に複数の空洞用絶縁膜11が同時に形成されてもよい。 In the accompanying drawings, although only a single cavity for the insulating film 11 is described, a plurality of cavities for the insulating film 11 on a single semiconductor substrate 10 may be formed simultaneously. 本明細書では、簡単化のため、1つの空洞を半導体基板10に形成する例を説明するが、当業者であれば、本明細書の開示から、複数の空洞を同時に形成する方法が容易に理解される。 In this specification, for simplicity, it is described an example of forming a single cavity in the semiconductor substrate 10, those skilled in the art from the disclosure herein, readily method of forming a plurality of cavities simultaneously It is understood.
【0055】 [0055]
好ましい実施形態において、半導体基板10の図示されていない他の領域には、例えばセンサの動作に必要な種々の回路(制御回路など)が形成される。 In a preferred embodiment, the other regions (not shown) of the semiconductor substrate 10, for example, various circuits necessary for the operation of the sensor (control circuit, etc.) is formed. このような回路は、半導体集積回路技術を用いて半導体基板10上に形成することができる。 Such circuits may be formed on the semiconductor substrate 10 by using a semiconductor integrated circuit technology. 半導体基板10上にトランジスタなどを回路要素として含む集積回路を形成する場合、集積回路を構成する個々のMISFETを電気的に分離する必要がある。 When forming an integrated circuit including a circuit element such as a transistor on the semiconductor substrate 10, it must be electrically isolate individual MISFET composing the integrated circuit. このような電気的分離は、素子分離絶縁膜を半導体基板10に形成することによって行われる。 Such electrical isolation is accomplished by forming an element isolation insulating film on a semiconductor substrate 10. 製造工程数を低減するためには、素子分離絶縁膜を形成する工程が空洞用絶縁膜11を形成する工程を兼ねることが好ましい。 To reduce the number of manufacturing steps, it is preferable that also serves as a step of forming an element isolation insulating film to form a cavity for the insulating film 11.
【0056】 [0056]
本実施形態における空洞用絶縁膜11の厚さは、約0.4〜約1μmの範囲から設定される。 The thickness of the cavity for the insulating film 11 in this embodiment is set in the range of about 0.4 to about 1 [mu] m. 空洞用絶縁膜11のサイズは、30μm×30μmの矩形形状から100μm×100μm程度の矩形形状までの範囲で選択されえる。 Size of the cavity for the insulating film 11 may be selected in the range of from a rectangular shape of 30 [mu] m × 30 [mu] m to rectangular shape of about 100 [mu] m × 100 [mu] m. ただし、空洞用絶縁膜11の平面レイアウトは、矩形に限定されず、他の形状であってもよい。 However, the planar layout of the cavities for the insulating film 11 is not limited to a rectangle, but may be other shapes.
【0057】 [0057]
空洞用絶縁膜11は、LOCOS分離技術以外の技術によって作製されてもよい。 Cavity insulating film 11 may be made by techniques other than LOCOS isolation techniques. 例えば、予め半導体基板10の表面に凹部を形成しておき、CVD法などの薄膜堆積技術によって堆積した絶縁膜で、この凹部を埋め込んでも良い(トレンチ分離形成技術)。 For example, in advance in the surface of the semiconductor substrate 10 previously formed recesses, an insulating film deposited by thin film deposition techniques such as CVD, may be embedded in the recess (trench isolation formation technique).
【0058】 [0058]
次に、図2(a)及び(b)を参照する。 Referring now to FIG. 2 (a) and (b). 図2(a)及び(b)は、それぞれ、半導体基板10にエッチストッパー層として機能するシリコン窒化物層を形成する工程を示す断面図及び平面図である。 2 (a) and (b) are respectively a sectional view and a plan view showing a step of forming a silicon nitride layer which functions as an etch stopper layer on the semiconductor substrate 10.
【0059】 [0059]
図2(a)及び(b)に示す工程では、半導体基板10及び空洞用絶縁膜11の上に、CVD法により、厚さ200〜400nmのシリコン窒化物層12を堆積する。 In the step shown in FIG. 2 (a) and (b), on the semiconductor substrate 10 and the cavity for the insulating film 11 by CVD, to deposit a silicon nitride layer 12 having a thickness of 200 to 400 nm. この工程は、基板温度を760℃に保持して行う。 This step is carried out while holding the substrate temperature at 760 ° C..
【0060】 [0060]
図3(b)は、空洞形成用開口(第1開口部)を形成する工程を示す平面図であり、図3(a)は、そのIIIa−IIIa線断面図である。 3 (b) is a plan view showing a step of forming a cavity forming opening (first opening), 3 (a) is its line IIIa-IIIa sectional view.
【0061】 [0061]
図3(a)及び(b)に示す工程では、まず、フォトリソグラフィによって形成されたレジストマスク(図示せず)がシリコン窒化物層12上に形成される。 In the step shown in FIG. 3 (a) and (b), first, a resist mask (not shown) formed by photolithography is formed on the silicon nitride layer 12. このレジストマスクは、シリコン窒化物層12及び空洞用絶縁膜11を貫通する空洞形成用開口15を規定するパターンを有している。 The resist mask has a pattern that defines a cavity for forming the opening 15 penetrating the silicon nitride layer 12 and the cavity for the insulating film 11. 空洞形成用開口15は、図3(b)に示される配列パターンを有しており、半導体基板10に到達する。 Cavity forming openings 15 has an arrangement pattern shown in FIG. 3 (b), to reach the semiconductor substrate 10. このような空洞形成用開口15は、まず、シリコン窒化物層12のうち、上記レジストマスクによって覆われていない部分をエッチングした後、続いて、空洞形成用開口15のうち、上記レジストマスクによって覆われていない部分をエッチングすることによって形成される。 Such cavity formation opening 15 first, of the silicon nitride layer 12, after etching the portions not covered by the resist mask, followed by, among cavity forming openings 15, covered by the resist mask It is formed by etching the portion not crack. これらのエッチングは、好ましくは、異方性の高いドライエッチングによって実行される。 These etching is preferably performed by highly anisotropic dry etching. 開口15の直径は、例えば約0.3μmに設定される。 The diameter of the aperture 15 is set, for example, about 0.3 [mu] m.
【0062】 [0062]
図3(b)からわかるように、開口15の間隔は、4つの場所で他の場所によりも相対的に大きい。 As it can be seen from FIG. 3 (b), the interval of the opening 15 is relatively larger by other places in four places. これらの4つの場所では、次に行う仮空洞を形成する工程で空洞用絶縁膜11が完全にはエッチングされずに残存することになる。 In these four locations, the cavity for the insulating film 11 in the step of forming a temporary cavity to do next is that remains without being etched completely.
【0063】 [0063]
図4(b)は、仮空洞を形成する工程を示す平面図であり、図4(a)は、そのIVa−IVa線断面図である。 4 (b) is a plan view showing a step of forming a temporary cavity, FIGS. 4 (a) is its line IVa-IVa sectional view. この工程では、バッファードフッ酸を用いたウェットエッチングを行うことにより、空洞用絶縁膜11をエッチングして仮空洞16xを形成するとともに、空洞用絶縁膜11のエッチング残部によって支持部を形成する。 In this step, by performing wet etching using buffered hydrofluoric acid, with a cavity for the insulating film 11 etched to form a provisional cavity 16x, to form the supporting portion by etching the remainder of the cavity for the insulating film 11. この支持部は、仮空洞16xの周囲を取り囲む壁11aと、仮空洞16xの内部に位置する4本の柱11bとによって構成されている。 The supporting portion is composed of a wall 11a surrounding the temporary cavity 16x, and four pillars 11b located inside the temporary cavity 16x by. 壁11a及び柱11bにより、仮空洞16xの天井部(エッチストッパー層)が支持され、シリコン窒化物層の落下などの不具合が防止される。 The walls 11a and columns 11b, the ceiling of the temporary cavity 16x (etch stopper layer) is supported, trouble such as dropping of the silicon nitride layer can be prevented.
【0064】 [0064]
この仮空洞を形成する工程では、空洞用絶縁膜11を等方的にエッチングするためのエッチチャントが、図3(b)に示すように配列された複数の開口15を介して空洞用絶縁膜11に供給される。 In the step of forming a temporary cavity, etch etchant for isotropically etching the cavity insulating film 11, insulating film cavity through a plurality of openings 15 arranged as shown in FIG. 3 (b) It is supplied to the 11. エッチングが等方的に進行するため、空洞用絶縁膜11のうち、開口15の真下の部分だけではなく、隣接する開口15の間の領域の真下の部分もエッチングされる。 The etching proceeds isotropically, of the cavity for the insulating film 11, not only the portion directly below the opening 15, the portion just below the regions between the adjacent openings 15 is also etched. 開口15の間隔が相対的に大きく設定されている4つの場所では、開口15の真下部分からの横方向エッチングが不充分に進行し、その結果、エッチング残部が形成される。 Spacing of the openings 15 in the four locations that are set relatively large, and proceeds insufficiently lateral etching from underneath portion of the opening 15, as a result, the etching remainder is formed. このエッチング残部によって柱11bが構成される。 Pillar 11b by the etching remainder is constituted. 本実施形態では、仮空洞を形成するためのエッチングの時間か長すぎると、柱11bが細り、最終的には消失する。 In the present embodiment, the time or too long of etching for forming a temporary cavity, pillars 11b is thinned, eventually disappears. このため、開口15の配列間隔と、エッチング時間を適切に調節する必要がある。 Therefore, there is a sequence spacing of the openings 15, is necessary to adjust the etching time appropriately.
【0065】 [0065]
なお、柱11bの数や位置は、本実施形態における柱の数や位置に限定されはしない。 It should be noted that the number and position of the columns 11b is limited to the number and positions of the pillars in this embodiment are not. 開口15の形状、大きさなどの平面レイアウトを工夫することにより、任意の位置に任意に大きさ及び形状を有する支持部材を形成することができる。 The shape of the opening 15, by devising a planar layout of such magnitude, it is possible to form a support member having an arbitrary sized and shaped in any position.
【0066】 [0066]
次に、仮空洞を形成するため設けた開口15をいったん塞ぐ工程を行う。 Next, the temporarily closing step an opening 15 provided for forming a temporary cavity. 図5(b)は、この工程を示す平面図であり、図5(a)は、そのVa−Va線断面図である。 5 (b) is a plan view showing this process, FIG. 5 (a) is its line Va-Va sectional view. この工程では、CVD法により、半導体基板10上に厚さ350nmのシリコン酸化物層20を堆積する。 In this process, by CVD, to deposit a silicon oxide layer 20 having a thickness of 350nm on the semiconductor substrate 10. このシリコン酸化物層20は、好ましくは、TEOSからなる形成する。 The silicon oxide layer 20 is preferably formed made of TEOS.
【0067】 [0067]
仮空洞16xの天井部であるシリコン窒化物層12に存在する空洞形成用開口15は、堆積したシリコン酸化物層20によって塞がれる。 Cavity forming openings 15 present in the silicon nitride layer 12 is a ceiling of the temporary cavity 16x is closed by the deposited silicon oxide layer 20. シリコン酸化物層20の堆積は、基板温度を約680℃にして実行される。 Deposition of the silicon oxide layer 20 is performed with the substrate temperature at about 680 ° C.. この温度は、ポリシリコン膜を熱酸化する工程を行うときの基板温度(約900℃)に比べてかなり低い。 This temperature is considerably lower than the polysilicon film on the substrate temperature (about 900 ° C.) when performing the step of thermal oxidation.
【0068】 [0068]
シリコン酸化物層20の堆積工程の初期においては、開口15の全体が塞がれていないため、仮空洞16xの底面上にも酸化物層(底部酸化物層20a)が堆積される。 In the initial step of depositing silicon oxide layer 20, since the whole opening 15 is not closed, the oxide layer is also on the bottom surface of the temporary cavity 16x (bottom oxide layer 20a) is deposited.
【0069】 [0069]
次に、図6(a)及び(b)に示すように、ボロメータ用抵抗体をシリコン酸化物層20上に堆積する工程を行う。 Next, as shown in FIG. 6 (a) and (b), a step of depositing a bolometer resistor on the silicon oxide layer 20. 図6(b)は、パターニングされたボロメータ用抵抗体のレイアウトを示す平面図であり、図6(a)は、そのVIa−VIa線断面図である。 6 (b) is a plan view showing a layout of the patterned resistive element for the bolometer, FIG. 6 (a) is its VIa-VIa line cross section.
【0070】 [0070]
この工程では、半導体基板10上に、厚さ500nmのポリシリコン膜を堆積した後、フォトリソグラフィ及びエッチング技術により、ポリシリコン膜をパターニングする。 In this step, on the semiconductor substrate 10, after depositing a polysilicon film having a thickness of 500 nm, by photolithography and etching technique, the polysilicon film is patterned. ポリシリコン膜のパターニングにより、例えば略S字状のボロメータ用抵抗体21が形成される。 By patterning the polysilicon film, for example, a substantially S-shaped for the bolometer resistor 21 is formed. このボロメータ用抵抗体21が赤外線センサの赤外線検出部として機能することになる。 The bolometer resistor 21 will function as an infrared detector of the infrared sensor. ボロメータ用抵抗体21は、仮空洞16x中の柱11bの直上に位置する領域を回避して形成される。 For the bolometer resistor 21 is formed by avoiding the region located immediately above the pillars 11b in the temporary cavity 16x. 言い換えると、ボロメータ用抵抗体21の直下に柱11bは存在していない。 In other words, the pillar 11b directly below the bolometer resistor 21 is not present.
【0071】 [0071]
次に、図7(a)及び(b)に示すように層間絶縁膜を形成する工程を行う。 Next, a step of forming an interlayer insulating film as shown in FIG. 7 (a) and (b). 図7(b)は、平面図であり、図7(a)は、そのVIIa−VIIa線断面図である。 7 (b) is a plan view, FIG. 7 (a) is its line VIIa-VIIa sectional view. この工程では、シリコン酸化物層21及びボロメータ用抵抗体21を覆うように、厚さ約700nm〜1μmのBPSG(Boro−Phospho−Silicate Glass:リンボロンガラス)からなる層間絶縁膜24を堆積する。 In this step, so as to cover the silicon oxide layer 21 and the resistive element for the bolometer 21, BPSG having a thickness of about 700Nm~1myuemu: depositing an interlayer insulating film 24 made of (Boro-Phospho-Silicate Glass borophosphosilicate glass). この層間絶縁膜24は、赤外線吸収膜として機能する。 The interlayer insulating film 24 functions as an infrared absorption film.
【0072】 [0072]
次に、図8(a)及び(b)に示すように、ボロメータ用配線を形成する工程を行う。 Next, as shown in FIG. 8 (a) and (b), a step of forming a bolometer wire. 図8(b)は、配線のレイアウトを示す平面図であり、図8(a)は、そのVIIIa−VIIIa線断面図である。 Figure 8 (b) is a plan view showing the layout of the wiring, Fig. 8 (a) is its VIIIa-VIIIa line cross section.
【0073】 [0073]
この工程では、まず、フォトリソグラフィ及びドライエッチング技術により、層間絶縁膜24を貫通して、ボロメータ用抵抗体21の両端部に到達する2つのホールを形成する。 In this step, first, by photolithography and dry etching techniques, through the interlayer insulating film 24, to form two holes reaching the opposite ends of the bolometer resistor 21. その後、ホールをW(タングステン)で埋めて、ボロメータ用抵抗体21の両端にそれぞれ接続される2つのプラグ26を形成する。 Then, by filling the holes with W (tungsten), forming two plugs 26 connected to both ends of the bolometer resistor 21. 更に、層間絶縁膜24の上にAl合金膜を堆積した後、Al合金膜をパターニングして、各プラグ26にそれぞれ接続される配線25を形成する。 Further, after depositing an Al alloy film on the interlayer insulating film 24, by patterning the Al alloy film, a wiring 25 to be connected to each plug 26. この配線25は、ボロメータが配置される画素部と周辺回路とを電気的に接続する。 The wiring 25 is electrically connected to the pixel portion and peripheral circuits bolometer is placed. 後に説明するように、抵抗体21が赤外線に照射された時と、赤外線に照射されない時とで、抵抗体21の抵抗が変化するため、配線25を流れる電流に基づいて抵抗変化を検知すれば、赤外線照射量を検出することが可能である。 As described later, and when the resistor 21 is irradiated to the infrared, at a time which is not irradiated to the infrared, the resistance of the resistor 21 is changed, if detecting a resistance change based on the current flowing through the wiring 25 , it is possible to detect the infrared radiation amount.
【0074】 [0074]
次に、パッシベーション膜を形成する工程を行う。 Next, a step of forming a passivation film. 図9(b)は、パッシベーション膜を形成した状態の平面図であり、図9(a)は、そのIXa−IXa線における断面図である。 9 (b) is a plan view of a state of forming a passivation film, FIG. 9 (a) is a sectional view taken along the IXa-IXa line. この工程では、層間絶縁膜24及び配線25を覆ように、シリコン窒化物層からなるパッシベーション膜27を堆積する。 In this step, as covered with the interlayer insulating film 24 and the wiring 25 is deposited a passivation film 27 made of silicon nitride layer. パッシベーション膜27は、保護用絶縁膜であるとともに、赤外線吸収層としての役割も果たす。 The passivation film 27 is not only a protective insulating film also serves as an infrared absorbing layer. パッシベーション膜27の成長温度は例えば約400℃である。 The growth temperature of the passivation film 27 is, for example, about 400 ° C..
【0075】 [0075]
次に、最終的な空洞を形成する工程を行う。 Next, a step of forming a final cavity. 図10(b)は、空洞が形成された状態を示す平面図であり、図10(a)は、そのXa−Xa線断面図である。 Figure 10 (b) is a plan view showing a state where the cavity is formed, FIG. 10 (a) is its Xa-Xa line cross section. この工程では、パッシベーション膜27、層間絶縁膜24、シリコン酸化物層20、シリコン窒化物層12のうち、柱11bの上方に位置する部分を、フォトリソグラフィ及びドライエッチング技術によってエッチングして、ホール(第2開口部)28を形成する。 In this step, a passivation film 27, the interlayer insulating film 24, the silicon oxide layer 20, of silicon nitride layer 12, the portion located above the pillar 11b, are etched by photolithography and dry etching techniques, Hall ( forming a second opening portion) 28. このホール28は、仮空洞16x内の柱11bをも上方からエッチングする。 The hole 28 is etched from above the pillars 11b in the temporary cavity 16x. この工程により、柱11bの少なくともなく上部が除去されるたることにより、仮空洞よりも容積が拡大した最終空洞16Aが形成される。 This step by upcoming least without the top of the pillars 11b are removed, the final cavity 16A which volume has expanded than the temporary cavity is formed. 図10(a)に示す例では、柱11bの全体が除去され、更に、底部酸化物層20aの一部も除去される。 In the example shown in FIG. 10 (a), the whole of the column 11b is removed, further, also removed a portion of the bottom oxide layer 20a.
【0076】 [0076]
本実施形態では、図4(a)及び(b)に示す工程では、柱11bを形成しているが、柱11bに代えて、ボロメータ用抵抗体21がオーバーラップしないようレイアウトを有する壁(支持部)を形成してもよい。 In the present embodiment, in the step shown in FIG. 4 (a) and (b), but forms a pillar 11b, instead of the pillar 11b, the wall having a layout such that the bolometer resistor 21 do not overlap (support portion) may be formed. そのような壁を形成した場合は、図10(a)及び(b)に示す工程で、壁の上方にホール28を形成し、エッチングによって壁の少なくとも一部(好ましくは全部)を除去することになる。 When forming such a wall, in the step shown in FIG. 10 (a) and (b), a hole 28 is formed above the wall, removing at least a portion of a wall (preferably all) by etching become.
【0077】 [0077]
本実施形態の製造方法にれば、最終空洞16Aの内部には、柱や壁などの支持部の少なくとも一部が除去される。 If Re to the manufacturing method of this embodiment, the inside of the final cavity 16A, at least a portion of the support portion, such as pillars and walls are removed. このため、支持部の全体が除去されるか、あるいは、支持部とエッチングストップ層との連結がカットされるため、ボロメータ用抵抗体21とシリコン基板との間の熱コンダクタンスを低減することができ、赤外線の検知感度や検知精度の向上を図ることができる。 Therefore, if the whole of the support portion is removed, or, because the connection is cut between the support portion and the etch stop layer, it is possible to reduce thermal conductance between the bolometer resistor 21 and the silicon substrate , it is possible to improve the infrared detection sensitivity and detection accuracy.
【0078】 [0078]
本実施形態では、エッチングストッパーとして機能するシリコン窒化物層12の空洞形成用開口15をCVD酸化物層によって塞いでいる。 In this embodiment, the cavity forming opening 15 of the silicon nitride layer 12 functions as an etching stopper blocking the CVD oxide layer. 開口15をポリシリコンの酸化によって塞ぐと、高温の処理が必要となり、天井部の各部材に歪みを与え天井部の破壊が生じるおそれがあるが、本実施形態によれば、そのような高温処理が不要となるため、好ましい。 When closing the opening 15 by oxidation of polysilicon, high-temperature process is required, there is a possibility that the breaking of the ceiling portion distorts to each member of the ceiling portion occurs, according to the present embodiment, such a high temperature treatment because there is no need, preferable. 特に、半導体基板10上に、赤外線検出部とは別にトランジスタなどを形成する場合、高温熱処理は、トランジスタ特性に悪影響を与えるおそれがある。 In particular, on the semiconductor substrate 10, when forming the like separately from the transistor to the infrared detector, the high-temperature heat treatment, it may adversely affect the transistor characteristics.
【0079】 [0079]
なお、本実施形態では、空洞形成のための下地層として、LOCOS膜を用いたが、LOCOS膜に代えて、STI(Shallow Trench Isolation)などのトレンチ分離技術を用いて形成される素子分離用絶縁膜を用いてもよい。 In the present embodiment, as an underlying layer for cavity formation, was used LOCOS film, in place of the LOCOS film, the insulating element isolation is formed using a trench isolation technique such as STI (Shallow Trench Isolation) film may be used.
【0080】 [0080]
また、ボロメータ用抵抗体21としては、ポリシリコンだけでなく、Ti、TiO、Pt、VO などを用いることができる。 As the bolometer resistor 21, not only polysilicon, can be used Ti, TiO, Pt, and VO x. これらの材料は、赤外線を受光したときの温度上昇にともなって抵抗が変化し、抵抗変化型赤外線検出部(ボロメータ)として利用できる。 These materials, resistance changes as the temperature rises when it receives the infrared can be used as a variable resistance infrared detector (bolometer).
【0081】 [0081]
本実施形態の赤外線センサの場合、パッシベーション膜27及び層間絶縁膜24との厚さは1μm以上2μm以下の範囲(例えば1.6μm前後)であることが好ましい。 If the infrared sensor of the present embodiment, it is preferable that the thickness of the passivation film 27 and the interlayer insulating film 24 is 2μm or less of the range of 1 [mu] m (e.g. 1.6μm so). これらの膜の厚さが1μm以上であると、赤外線吸収率を高く維持することができ、膜の厚さが2μm以下であると、熱容量が過大になるのを防止することができる。 If the thickness of these films is 1μm or more, it is possible to maintain a high infrared absorptivity, the thickness of the film is 2μm or less, it is possible to prevent the heat capacity becomes excessively large.
【0082】 [0082]
赤外線検出部であるボロメータを形成するためにシリコンプロセスを利用する場合、複数の工程において高温処理を行うので、ボロメータの各部を構成する材料の膨張率差(収縮率差)に応じた内部応力が発生する。 When utilizing silicon process for forming a bolometer is an infrared detector, since the high-temperature treatment in a plurality of steps, the internal stress in accordance with the expansion rate difference between the materials constituting the respective portions of the bolometer (shrinkage difference) Occur. このために、従来技術では、以下のような問題がある。 Therefore, in the prior art, it has the following problems.
【0083】 [0083]
(1)空洞の天井部を支持するための柱の本数もしくは横断面積を小さくすれば、空洞の天井部の強度が低下して製造過程で空洞が破損するおそれがある。 (1) by reducing the number or cross-sectional area of ​​the column for supporting the ceiling of the cavity, there is a possibility that the cavity may be damaged during the manufacturing process decreases the strength of the ceiling of the cavity.
【0084】 [0084]
(2)空洞の天井部を支持するための柱の本数もしくは横断面積を大きくすれば、赤外線検出部(ボロメータ)と、その下方の基板との間の断熱が不十分であり、センサ感度が悪くなる。 (2) by increasing the number or cross-sectional area of ​​the column for supporting the ceiling of the cavity, an infrared detecting section (bolometer), it is insufficient insulation between the substrate thereunder, poor sensor sensitivity Become.
【0085】 [0085]
以下、上記の問題を、シリコン窒化物層の成長後における引張り応力による破損を例にとって詳しく説明する。 Hereinafter, the above problem will be described in detail as an example damage due tensile stress after the growth of the silicon nitride layer. 図11(a)〜(d)は、本実施形態に対する比較例の製造方法による赤外線センサの製造工程の不具合を説明するための斜視図である。 Figure 11 (a) ~ (d) are perspective views for explaining a problem of the manufacturing process of the infrared sensor according to the manufacturing method of the comparative example to the present embodiment. 図12(a)〜(c)は、本実施形態の赤外線センサの製造工程の利点を説明するための斜視図である。 Figure 12 (a) ~ (c) is a perspective view for explaining the advantages of the process of manufacturing the infrared sensor of this embodiment.
【0086】 [0086]
図11(a)に示すように、CVDにより空洞用絶縁膜の上にシリコン窒化物層を堆積した後、基板温度を常温に戻すと、基板が上方に反り、シリコン窒化物層に引張り歪みが生じる。 As shown in FIG. 11 (a), after depositing a silicon nitride layer over the cavity for the insulating film by CVD, Returning substrate temperature to room temperature, the substrate is warped upward, the tensile strain in the silicon nitride layer occur. 図11(a)は、図2(a)及び(b)に示す工程における状態を示している。 FIG. 11 (a) shows a state in the step shown in FIG. 2 (a) and (b). この応力の原因は、シリコン窒化物層とシリコン基板との熱膨張率(熱収縮率)の差や、成長条件に依存して生じる構造欠陥などである。 The cause of the stress, and the difference in thermal expansion coefficient between the silicon nitride layer and the silicon substrate (heat shrinkage), and the like structural defects occur depending on growth conditions. このときのシリコン窒化物層の引張り応力の大きさは、ある文献(丸善株式会社応用物理データブックp.528)によると、例えばシリコン基板上にシリコン窒化物層を堆積した場合には10 −10 (dyn/cm )であり、一般的に非常に大きな値である。 The size of the silicon nitride layer of the tensile stress at this time, according to some literature (Maruzen Applied Physics Data Book P.528), e.g. 10 -10 in the case of depositing a silicon nitride layer on a silicon substrate a (dyn / cm 2), is generally a very large value.
【0087】 [0087]
次に、図11(b)に示すように、ドライエッチングにより、シリコン窒化物層及び空洞用絶縁膜にホールを形成すると、シリコン窒化物層が更に引っ張られる状態になる。 Next, as shown in FIG. 11 (b), by dry etching, to form a hole in the silicon nitride layer and the cavity for the insulating film, in a state where the silicon nitride layer is further pulled. 図11(b)は、図3(a)及び(b)に示す工程における状態を示している。 FIG. 11 (b) shows a state in the step shown in FIG. 3 (a) and (b).
【0088】 [0088]
次に、図11(c)に示すように、赤外線センサの感度を向上させるために、ウェットエッチングにより、柱や壁を残存させないで最終空洞を形成したとする。 Next, as shown in FIG. 11 (c), in order to improve the sensitivity of the infrared sensor, by wet etching, and to form a final cavity is not left pillars and walls. このとき、シリコン酸化物層からなる空洞用絶縁膜を完全に除去して、最終空洞を形成すると、シリコン窒化物層に応力が集中するためシリコン窒化物層が部分的に破断する。 At this time, a cavity for the insulating film made of a silicon oxide layer is completely removed, to form a final cavity, stress in the silicon nitride layer is a silicon nitride layer is partially broken to concentrate. その結果、図11(d)に示すように、シリコン窒化物層が最終空洞内に落下するおそれがある。 As a result, as shown in FIG. 11 (d), there is a possibility that the silicon nitride layer falls in the final cavity.
【0089】 [0089]
それに対し、本実施形態の製造方法によれば、図12(a)に示すように、図11(c)に示す工程とは異なり、図11(b)に示す状態から、ウェットエッチングにより、柱が残存している仮空洞をまず形成する(図4(a)及び(b)参照)。 In contrast, according to the manufacturing method of this embodiment, as shown in FIG. 12 (a), unlike the process shown in FIG. 11 (c), from the state shown in FIG. 11 (b), by wet etching, pillar There is first formed a temporary cavity remaining (refer to FIG. 4 (a) and (b)). この状態では、柱によってシリコン窒化物層が支持されているので、図11(c)及び(d)に示すようなシリコン窒化物層の破断や落下を効果的に抑制することができる。 In this state, since the silicon nitride layer is supported by the pillars, it is possible to effectively suppress the breakage and falling of the silicon nitride layer as shown in FIG. 11 (c) and (d).
【0090】 [0090]
そして、図12(b)に示すように、TEOS膜によって仮空洞の天井部を塞いだ後、層間絶縁膜及びパッシベーション膜を堆積する(図5(a)及び(b)及び図6(a)及び(b)参照)。 Then, as shown in FIG. 12 (b), after closes the ceiling portion of the temporary cavity by TEOS film, is deposited an interlayer insulating film and a passivation film (FIG. 5 (a) and (b) and FIGS. 6 (a) and (b) by reference). この時点で、シリコン窒化物層がTEOS膜、層間絶縁膜及びパッシベーション膜によって強化された状態になる。 At this point, a state where the silicon nitride layer is reinforced by a TEOS film, an interlayer insulating film and the passivation film. なお、TEOS膜と層間絶縁膜との間には、ボロメータ用抵抗体が形成されているが、図12(b)においては、ボロメータ用抵抗体の図示が省略されている。 Between the TEOS film and the interlayer insulating film is bolometer resistor is formed, in FIG. 12 (b), the illustration of the bolometer resistor are omitted.
【0091】 [0091]
その後、図12(c)に示すように、仮空洞の柱の除去により最終空洞を形成する(図10(a)及び(b)参照)。 Thereafter, as shown in FIG. 12 (c), to form a final cavity by removal of the temporary cavity pillar (see FIG. 10 (a) and (b)). なお、層間絶縁膜の上には、配線及びパッシベーション膜が形成されているが、図12(c)では、配線の図示が省略されている。 Incidentally, on the interlayer insulating film, the wiring and the passivation film is formed, in FIG. 12 (c), the illustration of wiring is omitted.
【0092】 [0092]
よって、本実施形態の製造方法により、エッチングストッパーであり空洞の天井部の骨格でもあるシリコン窒化物層の破断や落下を防止しつつ、検出感度及び検出精度の高い赤外線センサを形成することができる。 Thus, by the manufacturing method of this embodiment, while preventing breakage or falling of the silicon nitride layer, which is also the backbone of the ceiling of the cavity is an etching stopper, it is possible to form a high detection sensitivity and detection accuracy infrared sensor .
【0093】 [0093]
(第2の実施形態) (Second Embodiment)
本実施形態においても、最終空洞を形成するまでの工程は、第1の実施形態における図1(a)〜図10(b)を参照して説明した通りである。 In this embodiment, the process to form a final cavity is as described with reference to FIG. 1 (a) ~ FIG 10 (b) in the first embodiment.
【0094】 [0094]
図13(b)は、本実施形態における最終空洞を形成する工程を行った直後における平面図であり、図13(a)は、そのXIIIa−XIIIa線断面図である。 13 (b) is a plan view immediately after performing a step of forming a final cavity in the present embodiment, FIG. 13 (a) is its XIIIa-XIIIa cross-sectional view taken along line.
【0095】 [0095]
本実施形態では、フォトリソグラフィ及びドライエッチングにより、パッシベーション膜27、層間絶縁膜24、シリコン窒化物層12に形成する第2開口部の位置及び形状が、第1の実施形態における第2開口の位置及び形状から異なっている。 In the present embodiment, by photolithography and dry etching, the passivation film 27, the interlayer insulating film 24, the position and shape of the second opening formed in the silicon nitride layer 12, the position of the second opening in the first embodiment and it is different from the shape. より具体的には、本実施形態では、第2開口部として、仮空洞16xを取り囲む側壁部11aの上にホール30を形成する。 More specifically, in the present embodiment, as the second opening, to form a hole 30 on the side wall portion 11a surrounding the temporary cavity 16x. そして、このホール30を介して、側壁部11aの少なくとも一部をエッチングし、仮空洞を拡大した最終空洞を形成する。 Then, through the holes 30, at least a portion of the side wall portion 11a is etched to form a final cavity enlarging the temporary cavity.
【0096】 [0096]
この工程により、柱11bはエッチングされずに残存するが、側壁部11aの一部が上方からエッチングされ、より幅の狭い側壁部11cに変化する。 By this step, the pillar 11b is not etched but left, part of the side wall portion 11a is etched from above, changes to the narrower side wall portion 11c width. その結果、仮空洞よりも横断面積が大きい最終空洞16Bが形成されることになる。 As a result, the final cavity 16B cross-sectional area than the temporary cavity is large is formed. なお、上記のエッチング工程により、最終空洞16Bの底面上の底部酸化物層20aの一部も除去される。 Incidentally, the above etching process, is removed a portion of the bottom oxide layer 20a on the bottom surface of the final cavity 16B.
【0097】 [0097]
第1の実施形態においては、最終空洞16A内の柱がすべて除去されている。 In the first embodiment, the pillars in the final cavity 16A is removed. しかし、最終空洞16Aの面積が比較的に大きい場合、最終空洞16Aの天井部を構成する部材が破断や落下するおそれが生じる。 However, when the area of ​​the final cavity 16A is relatively large, there is a risk that the members constituting the ceiling of the final cavity 16A is broken or dropped. 本実施形態では、柱11bを残しつつ、側壁部11aの一部を除去することにより、赤外線検出の感度及び精度の向上を図っている。 In the present embodiment, while leaving pillars 11b, by removing a portion of the side wall portion 11a, thereby improving the sensitivity and accuracy of the infrared detection.
【0098】 [0098]
本実施形態においても、CVD法により、シリコン窒化物層12の空洞形成用開口を塞ぐシリコン酸化物層20を形成しているので、第1の実施形態と同様に、空洞の天井部に大きな熱歪みを与えることなく、工程を進めることができ、第1の実施形態と同じ効果を発揮することができる。 Also in this embodiment, by a CVD method, since a silicon oxide layer 20 for closing the cavity forming opening of the silicon nitride layer 12, as in the first embodiment, greater heat the ceiling of the cavity without distorting, can proceed step, it can exert the same effect as the first embodiment.
【0099】 [0099]
最終空洞の横断面積が1000μm 以上の場合には、内部に横断面積が10μm 以上の柱を2本以上10本以下の本数で残すことにより、空洞の天井部の破断等を確実に防止することができる。 If the cross-sectional area of the last cavity of 1000 .mu.m 2 or more, by leaving in the number of cross-sectional area less than 10 or more 2 to 10 [mu] m 2 or more posts therein, to reliably prevent the breakage of the ceiling of the cavity be able to.
【0100】 [0100]
逆に、柱11bを除去しても、天井部の破壊が問題にならないような場合には、第1の実施形態で形成したホール28を上記のホール30とともに形成した後、壁11aだけではなく、柱11bの一部または全部をエッチングしてもよい。 Conversely, to remove the posts 11b, if the destruction of the ceiling portion is such as not to issue, after a hole 28 formed in the first embodiment is formed with holes 30 described above, not only the wall 11a , it may be etched to some or all of the posts 11b.
【0101】 [0101]
(第3の実施形態) (Third Embodiment)
次に、本発明の第3の実施形態を説明する。 Next, a third embodiment of the present invention. 本実施形態では、空洞を形成するための下地層(空洞形成用犠牲層)としてシリコン基板を用いる。 In the present embodiment, the underlying layer for forming a cavity (cavity-forming sacrificial layer) and a silicon substrate is used as the.
【0102】 [0102]
まず、図14(a)及び(b)に示すように、基板40上にシリコン窒化物層42を形成する工程を行う。 First, as shown in FIG. 14 (a) and (b), a step of forming a silicon nitride layer 42 on the substrate 40. 図14(b)は、シリコン窒化物層42が形成された状態の基板40を示す平面図であり、図14(a)は、その断面図である。 14 (b) is a plan view showing a substrate 40 in a state where the silicon nitride layer 42 is formed, FIG. 14 (a) is a cross-sectional view thereof.
【0103】 [0103]
この工程では、760℃に保持したシリコン基板40の上に、CVD法により、厚さ200〜400nmのシリコン窒化物層42を堆積する。 In this step, on the silicon substrate 40 kept at 760 ° C., by a CVD method, to deposit a silicon nitride layer 42 having a thickness of 200 to 400 nm. シリコン窒化物層42は、エッチングストップ層として機能する。 Silicon nitride layer 42 functions as an etching stop layer.
【0104】 [0104]
次に、図15(a)及び(b)に示すように、シリコン窒化物層42に開口45を形成する工程を行う。 Next, as shown in FIG. 15 (a) and (b), a step of forming an opening 45 in the silicon nitride layer 42. 図15(b)は、開口45の配置を示す平面図であり、図15(a)は、そのXVa−XVa線断面図である。 FIG. 15 (b) is a plan view showing the arrangement of the openings 45, FIG. 15 (a) is its XVa-XVa line cross section.
【0105】 [0105]
この工程では、フォトリソグラフィ技術によって形成されたレジストマスク(図示せず)を用いたドライエッチングを行うことにより、シリコン窒化物層42に空洞形成用開口45を形成する。 In this step, by dry etching using a resist mask formed by a photolithography technique (not shown), forming a cavity forming opening 45 in the silicon nitride layer 42. 図15(b)に示す例では、3行×3列の9個の開口45が形成されている。 In the example shown in FIG. 15 (b), 9 pieces of the opening 45 of 3 rows × 3 columns are formed. 縦に並んだ3個の開口45の列における開口45の間隔に比べると、横方向に並んだ3個の開口45の行における開口45の間隔は広い。 Compared to the spacing of the opening 45 in the column of three apertures 45 aligned vertically, the spacing of the openings 45 in the three rows of openings 45 aligned in the lateral direction is wide.
【0106】 [0106]
次に、図16(a)及び(b)に示すように、仮空洞を形成する工程を行う。 Next, as shown in FIG. 16 (a) and (b), a step of forming a temporary cavity. 図16(b)は、仮空洞が形成された段階の平面図であり、図16(a)は、そのXVIa−XVIa線断面図である。 16 (b) is a plan view of a stage of temporary cavity is formed, FIG. 16 (a) is its XVIa-XVIa line cross section.
【0107】 [0107]
この工程では、KOHやヒドラジンなどのアルカリ系エッチング液を用いたウェットエッチングを行うことにより、シリコン基板40の一部が除去される。 In this step, by performing wet etching using an alkaline etchant such as KOH or hydrazine, a portion of the silicon substrate 40 is removed. このエッチングは、シリコン基板40の表面のうち、開口46を介して露出する領域から等方的に進行する。 This etching, of the surface of the silicon substrate 40 proceeds isotropically from the area exposed in the opening 46. 等方性のウェットエッチングは、深さ方向のみならず横方向にも進行するため、隣接する空洞形成用開口45の間に位置する領域では、両側の開口45からエッチングされる。 Wet isotropic etching, in order to proceed to the transverse direction as well as the depth direction only, in the region located between the adjacent cavity forming openings 45, are etched from both sides of the opening 45. そのため、図16(b)に示すように、間隔の狭い部分では、エッチングによって形成された凹部が連結するが、間隔の広い部分では、エッチングされない部分が残る。 Therefore, as shown in FIG. 16 (b), the narrow portion of the interval, although the recess formed by etching linking, the wider portion of the interval, leaving portions not etched.
【0108】 [0108]
こうして、図16(a)及び(b)に示されるように、複数の仮空洞46xが形成されるとともに、各仮空洞46xの間に、シリコン基板40の残部である壁40aが形成される。 Thus, as shown in FIG. 16 (a) and (b), together with a plurality of provisional cavities 46x is formed, between each temporary cavity 46x, wall 40a is the remainder of the silicon substrate 40 is formed.
【0109】 [0109]
図16(b)の例では、同図の縦方向に並ぶ仮空洞46x同士が互いにつながり、同図の横方向に並ぶ仮空洞46x同士が連通していないが、仮空洞46xの形態は、このような例に限定されない。 In the example of FIG. 16 (b), the temporary cavity 46x each other along the ordinate in the figure is connecting, although temporary cavity 46x each other arranged in the horizontal direction in the figure does not communicate, the form of the temporary cavity 46x, the not limited to the example as. 複数の仮空洞46xは、互いに孤立していてもよいし、一部で互い連通していてもよい。 A plurality of provisional cavities 46x may be not isolated from each other, it may be passed through another communication part. また、すべての仮空洞46x連通していてもよい。 In addition, all may be through temporary cavity 46x with each other. 仮空洞46xの形態は、空洞形成用開口45の形状、大きさ、配置などから自由に設計することができるし、また、ウェットエッチングの条件によっても変更し得る。 Form of temporary cavity 46x, the shape of the cavity forming opening 45, the size, it can be designed freely and the like arranged, also be modified by the conditions of the wet etching.
【0110】 [0110]
本実施形態では、エッチングストップ層の支持部として機能し、仮空洞の崩壊を防止する壁40aを残存させることが重要である。 In this embodiment, functions as a support portion of the etching stop layer, it is important to leave the wall 40a to prevent the collapse of the temporary cavity. このため、仮空洞46xを形成するためのエッチングを行うとき、柱又は壁のない連続した1つの大きな空洞が形成されることがないように、エッチング条件を調節する必要がある。 Therefore, when performing the etching for forming a temporary cavity 46x, so as not to one large cavity of the continuous pillarless or wall is formed, it is necessary to adjust the etching condition.
【0111】 [0111]
次に、開口45を塞ぐ工程を行う。 Next, a step of blocking the opening 45. 図17(b)は、シリコン酸化物層50を堆積した段階の平面図であり、図17(a)は、XVIIa−XVIIa線断面図である。 FIG. 17 (b) is a plan view of a stage of depositing a silicon oxide layer 50, FIG. 17 (a) is a XVIIa-XVIIa line cross section. この工程では、CVD法により、基板40上に厚さ350nmのTEOSからなるシリコン酸化物層50を堆積して、仮空洞46xの天井部であるシリコン窒化物層42の空洞形成用開口45を塞ぐ。 In this process, by CVD, by depositing a silicon oxide layer 50 having a thickness of 350nm of TEOS on the substrate 40, close the cavity forming opening 45 of the silicon nitride layer 42 is a ceiling portion of the temporary cavity 46x . このとき、仮空洞46xの底面上にも底部酸化物層50aが堆積される。 At this time, also on the bottom surface of the temporary cavity 46x is bottom oxide layer 50a is deposited.
【0112】 [0112]
図18(b)は、シリコン酸化物層50に第2開口部を形成した段階の平面図であり、図18(a)は、そのXVIIIa−XVIIIa線断面図である。 18 (b) is a plan view of a step of forming a second opening in the silicon oxide layer 50, FIG. 18 (a) is its XVIIIa-XVIIIa line cross section. この工程では、フォトリソグラフィ及びドライエッチング技術により、シリコン酸化物層50のうち、仮空洞46x間の壁40aの上方に位置するホール58を形成する。 In this process, by photolithography and dry etching techniques, of the silicon oxide layer 50, forming a hole 58 located above the wall 40a between the provisional cavities 46x. そして、このホール58から下方の壁40aをエッチングする。 Then, etching the walls 40a of downward from the hole 58. このエッチングにより、最終空洞46が形成される。 By this etching, the last cavity 46 is formed. このように、本実施形態によれば、LOCOS膜などの絶縁膜を利用することなく、直接シリコン基板40に空洞を形成することができる。 Thus, according to this embodiment, without using an insulating film such as LOCOS film, it is possible to form a cavity directly silicon substrate 40.
【0113】 [0113]
なお、最終空洞46の形成に先立って、第1、第2の実施形態と同様に、ボロメータ用抵抗体を形成しておくことができる。 Prior to the formation of the final cavity 46, similarly to the first and second embodiments, it is possible to be formed the bolometer resistor. この場合、図18(b)において破線で示すS字状の領域に、パターニングされたボロメータ用抵抗体が配置される。 In this case, the S-shaped region indicated by broken line in FIG. 18 (b), the patterned resistive element for the bolometer is placed. ボロメータ用抵抗体を形成した後、ボロメータ用抵抗体を覆うように層間絶縁膜及びパッシベーション膜を積層し、その後、これらの積層膜を貫通するようにホール58を形成することになる。 After formation of the bolometer resistor laminating interlayer insulating film and the passivation film so as to cover the resistive element for the bolometer, then, will form the hole 58 so as to penetrate laminated film of these.
【0114】 [0114]
(第4の実施形態) (Fourth Embodiment)
次に、上記各実施形態の製造方法で作製したボロメータ用抵抗体を備えた赤外線センサの実施形態を説明する。 Next, an embodiment of an infrared sensor with a bolometer resistor was fabricated by the manufacturing method of the above embodiments.
【0115】 [0115]
図19(a)及び(b)は、本実施形態の赤外線センサの断面図及び電気回路図である。 Figure 19 (a) and (b) are a sectional view and an electric circuit diagram of the infrared sensor of the present embodiment. ここでは、図18(a)及び(b)に示す赤外線検出部を備えた赤外線センサを説明するが、この赤外線検出部の変わりに、前述した地の赤外線検出部の構造を有する赤外線センサでも同様である。 Here is described the infrared sensor with an infrared detector shown in FIG. 18 (a) and (b), instead of the infrared detector, also an infrared sensor having a structure of the infrared detector of the land described above it is.
【0116】 [0116]
本実施形態の赤外線センサは、図19(a)に示すように、厚さが約700μmのシリコン基板110と、シリコン基板110の上に設けられた抵抗素子(ボロメータ)120と、シリコン基板110の上に形成され、抵抗素子120への電流をオン・オフするためのスイッチングトランジスタ130と、抵抗素子120が搭載されている領域を減圧雰囲気に保持するためのキャップ体140とを備えている。 The infrared sensor of this embodiment, as shown in FIG. 19 (a), a silicon substrate 110 having a thickness of about 700 .mu.m, and the resistance element (bolometer) 120 provided on the silicon substrate 110, the silicon substrate 110 formed thereon, a switching transistor 130 for turning on and off the current to the resistive element 120, a region where the resistance element 120 is mounted and a cap member 140 for holding the reduced pressure atmosphere. この赤外線センサ全体の大きさは、数mm程度である。 The size of the entire infrared sensor is about several mm. シリコン基板110の上には、蛇行パターンを有する抵抗体111と、抵抗体111を支持するシリコン窒化物層112及びシリコン酸化物層113(TEOS膜)と、抵抗体111の上を覆うBPSG膜116(層間絶縁膜)及びパッシベーション膜(シリコン窒化物層)117とが設けられている。 On the silicon substrate 110, a resistor 111 having a serpentine pattern, the resistor silicon nitride layer 112 111 supporting a and the silicon oxide layer 113 (TEOS film), to cover the top of the resistor 111 BPSG film 116 (interlayer insulating film) and a passivation film (silicon nitride layer) 117 and is provided. 蛇行する抵抗体111、シリコン酸化物層113、BPSG膜116及びパッシベーション膜117の下方及び上方には、それぞれ真空に保持された空洞部119、143が設けられ、空洞部119、143は、シリコン酸化物層113、BPSG膜116及びシリコン窒化物層112に形成された孔Hetを通じて互いにつながっている。 Resistor 111 to meander, the lower and upper silicon oxide layer 113, BPSG film 116 and the passivation film 117, the cavity 119,143 held by the vacuum, respectively are provided, the cavity 119,143 is, silicon oxide are connected to each other through an object layer 113, BPSG film 116 and the hole Het formed in the silicon nitride layer 112.
【0117】 [0117]
抵抗体111の材質は、Ti、TiO、ポリシリコン、Ptなどがあり、いずれを用いても構わない。 The material of the resistor 111, Ti, TiO, polysilicon, include Pt, may be used either.
【0118】 [0118]
パッシベーション膜117のうち、キャップ体140の筒部142の下方に位置する部分には、軟質金属材料(アルミニウムなど)からなる環状膜118が設けられている。 Among the passivation film 117, the portion located below the cylinder portion 142 of the cap body 140, annular film 118 made of a soft metal material (such as aluminum) is provided. 筒部142の先端にも、軟質金属材料(アルミニウムなど)からなる環状膜144が設けられている。 To the tip of the cylindrical portion 142, an annular membrane 144 made of a soft metal material (such as aluminum) it is provided. 両接合部118、144同士の間に形成された環状接合部115により、キャップ体140とシリコン基板110との間に存在する空洞部143と、シリコン基板内部の空洞部119とが、減圧雰囲気(真空状態)に保持されている。 The annular joint portion 115 formed between the adjacent two joints 118,144, and the cavity 143 which exists between the cap body 140 and the silicon substrate 110, and the silicon substrate inside the cavity 119, a reduced pressure atmosphere ( It is held in a vacuum state). すなわち、空洞部119、143が存在することにより、抵抗体111がシリコン基板110と熱絶縁され、赤外線入射量による温度上昇の効率を高く維持するように構成されている。 That is, by the presence of cavities 119,143, the resistor 111 is thermally insulated from the silicon substrate 110, it is configured to maintain the high efficiency of the temperature rise due to infrared incident amount.
【0119】 [0119]
キャップ体140の基板部141は、厚さ約700μmのシリコン基板上に、厚さ約3μmのGe層と、表面にフレネルレンズが形成された厚さ約1μmのSi層とをエピタキシャル成長させた構造となっている。 Substrate portion 141 of the cap member 140 has, on a silicon substrate having a thickness of about 700 .mu.m, and Ge layer with a thickness of about 3 [mu] m, and a Si layer having a thickness of about 1μm Fresnel lens is formed on the surface is epitaxially grown structure going on. キャップ体140の筒部142によって深さ数μm以上の空洞部が形成される。 Cavity of several μm or more deep is formed by the cylindrical portion 142 of the cap body 140. なお、窓部となる部分をエッチングなどにより薄くしてもよい。 Incidentally, the portion to be the window portion may be thinned by etching.
【0120】 [0120]
スイッチングトランジスタ130は、ソース領域131、ドレイン領域132及びゲート電極133を備えている。 The switching transistor 130 includes a source region 131, drain region 132 and the gate electrode 133. そして、ソース領域131がキャップ体140の筒部142の下方に形成されており、ソース領域131が真空状態に封止された抵抗体111と外部の部材との間の信号をつなぐ配線として機能するように構成されている。 The source region 131 is formed below the cylindrical portion 142 of the cap body 140, which functions as a wiring for connecting signals between the members of the external and resistor 111 to the source region 131 is sealed in a vacuum state It is configured to.
【0121】 [0121]
図19(a)には図示されていないが、シリコン基板110の下面には、抵抗素子を冷却するためのペルチェ素子が取り付けられている。 Not shown in FIG. 19 (a), but on the lower surface of the silicon substrate 110, a Peltier element for cooling is attached to resistive element. このペルチェ素子は、ショットキー接触部を通過するキャリアの移動に伴う熱の吸収作用を利用した素子であり、本実施形態においては、周知の構造を有する各種ペルチェ素子を用いることができる。 The Peltier element is an element utilizing absorption of heat due to the movement of the carrier passing through the Schottky contact portion, in the present embodiment, it is possible to use various Peltier element having a known construction.
【0122】 [0122]
抵抗体111の一端は、図19(b)に示すように、電源電圧Vddを供給する配線135に接続され、抵抗体111の他端はスイッチングトランジスタ130のドレイン領域132に接続されている。 One end of the resistor 111, as shown in FIG. 19 (b), is connected to the wiring 135 for supplying a power supply voltage Vdd, the other end of the resistor 111 is connected to the drain region 132 of the switching transistor 130. スイッチングトランジスタ130のゲートには、配線136を介してオン・オフ切り替え用信号が入力され、スイッチングトランジスタ130のソースは、他端に標準抵抗が設けられた配線138を介して抵抗体111が受けた赤外線量を検知するための検出部(図示せず)に接続され、スイッチングトランジスタ130の基板領域は、配線137を介して接地電圧Vssを供給する接地に接続されている。 The gate of the switching transistor 130 is turned on and off switching signal via the line 136 is input, the source of the switching transistor 130, the resistor 111 has received via the line 138 to a standard resistance is provided at the other end connected to the detection unit for detecting the amount of infrared rays (not shown), the substrate region of the switching transistor 130 is connected to the ground supply the ground voltage Vss through a wiring 137. すなわち、赤外線量に応じて抵抗体111の温度が変化して抵抗値が変化すると、配線138の電位が変化することから、この電位の変化から赤外線量が検出される。 That is, when the temperature of the resistor 111 is the resistance value changes is changed in accordance with the amount of infrared rays, the potential of the wiring 138 from changing, the amount of infrared rays is detected from the change in the potential.
【0123】 [0123]
ディスクリート型赤外線センサにおいては、ボロメータなどからの出力を増幅するオペアンプをも基板上に設けることがある。 In discrete infrared sensor, may be provided on the substrate is also an operational amplifier for amplifying the output from such a bolometer. その場合、本実施形態のボロメータ、スイッチングトランジスタに加えて、オペアンプをキャップ体によって封止される領域に配置することができる。 In that case, it is possible to bolometer of the present embodiment, in addition to the switching transistor, it is arranged in the region to be sealed of the operational amplifier by the cap member.
【0124】 [0124]
次に、図20(a)〜(f)を参照しながら、本実施形態の電子デバイスに用いられるキャップ体の形成方法を説明する。 Next, referring to FIG. 20 (a) ~ (f), illustrating a method for forming a cap member used in an electronic device of the present embodiment.
【0125】 [0125]
まず、図20(a)に示すように、シリコンウェハ150の上にGe層とSi層とを順次エピタキシャル成長させてなるキャップ用ウェハ150を準備する。 First, a 20 (a), the cap wafer 150 formed by sequentially epitaxially grown a Ge layer and the Si layer on the silicon wafer 150. シリコンウェハの上に厚さ約3μmのGe層をエピタキシャル成長させるには、シリコンウェハの上にSi 1−x Ge 層をGe成分比xが0から1まで変化するようにエピタキシャル成長させた後、Ge層を所定の厚さだけエピタキシャル成長させる。 After the Ge layer having a thickness of about 3μm on the silicon wafer to the epitaxial growth was epitaxially grown as Si 1-x Ge x layer a Ge composition ratio x on the silicon wafer is changed from 0 to 1, Ge a layer by a predetermined thickness is epitaxially grown. また、その後、Ge層の上にSi 1−x Ge 層をGe成分比xが1から0まで変化するようにエピタキシャル成長させた後、厚さ約1μmのSi層をエピタキシャル成長させる。 Further, thereafter, after epitaxial growth as Si 1-x Ge x layer a Ge composition ratio x on the Ge layer is changed from 1 to 0, epitaxially growing a Si layer having a thickness of about 1 [mu] m. そして、Si層の表面に各赤外線センサに赤外線を集光させるための凸レンズとなるフレネルレンズを形成する。 Then, a Fresnel lens which is a convex lens for converging infrared to the respective infrared sensors on the surface of the Si layer.
【0126】 [0126]
キャップ用ウェハ150のフレネルレンズが形成された面を下方にした状態で、図20(a)に示すように、キャップ用ウェハ150のGe層及びSi層とは対向する面上に、蒸着法、スパッタリング法などにより、厚さ約600nmのAl膜151を形成する。 In a state where the Fresnel lens has a formed surface below the cap wafer 150, as shown in FIG. 20 (a), on the opposite faces to the Ge layer and the Si layer of the cap wafer 150, an evaporation method, by a sputtering method to form the Al film 151 with a thickness of about 600 nm.
【0127】 [0127]
次に、図20(b)に示すように、Al膜151上にレジストパターン(図示せず)を形成し、レジストパターンをマスクとして、Al膜151をエッチングし、環状膜144を形成する。 Next, as shown in FIG. 20 (b), a resist pattern (not shown) is formed on the Al film 151, the resist pattern as a mask, the Al film 151 is etched to form an annular film 144.
【0128】 [0128]
この後、図20(c)に示すように、環状膜144をマスク(ハードマスク)として、あるいはレジストパターンを残したままでドライエッチング(RIE)を行う。 Thereafter, as shown in FIG. 20 (c), the dry etching (RIE) the annular membrane 144 while remaining as a mask (hard mask), or a resist pattern. こうして、キャップ用ウェハ150に、各赤外線センサの空洞となる凹部を囲む筒部142を形成する。 Thus, the cap wafer 150 to form a cylindrical portion 142 which surrounds the recess to serve as the cavity of the respective infrared sensors. このとき、キャップ用ウェハ150は、シリコンウェハの残部、Ge層、Si層及びフレネルレンズなどを有する基板部141と、筒部142とにより構成され、筒部142の高さつまり凹部の深さは、数μm以上である。 At this time, the wafer 150 for the cap, the remainder of the silicon wafer, Ge layer, a substrate 141 having a like Si layer and the Fresnel lens is constituted by a cylinder portion 142, the height that is the depth of the concave portion of the cylindrical portion 142 , is several μm or more.
【0129】 [0129]
キャップ体の作成方法として、バルクシリコン基板に代えて、酸化絶縁層(例えばいわゆるBOX層)を有するSOI基板を用いることもできる。 As creating of the cap member, in place of the bulk silicon substrate may be an SOI substrate having an oxide insulating layer (e.g., a so-called BOX layer). その場合、絶縁層とシリコン基板とのエッチング選択比が高い条件でシリコン基板をエッチングすることができるので、絶縁層の部分で凹部の形成を確実に停止させることが可能になる。 In that case, it is possible to etch the silicon substrate in a high etch selectivity conditions between the insulating layer and the silicon substrate, it is possible to securely stop the formation of the recess in the portion of the insulating layer.
【0130】 [0130]
次に、図20(d)に示すように、キャップ用ウェハ150の基板部141を上に向けた状態で、ICP−RIEを用いたドライエッチングにより、キャップ用ウェハ150の基板部141に、基板部141を分離して各赤外線センサのキャップ体を個別に形成するための切り込み部152を形成する。 Next, as shown in FIG. 20 (d), the substrate portion 141 of the cap wafer 150 in a state facing upward, by dry etching using the ICP-RIE, the substrate portion 141 of the cap wafer 150, substrate the part 141 forms a notch 152 to the separating cap of each infrared sensor is formed separately. そして、図19に示すような構造を有する本体基板100を準備し、本体基板100の上にAlからなる環状膜118を形成する。 Then, preparing a base substrate 100 having the structure as shown in FIG. 19, forms an annular film 118 made of Al on the base substrate 100.
【0131】 [0131]
次に、図20(e)に示すように、例えば、第3の実施形態の工程を経て赤外線検出部が形成された本体ウェハ100の上に、キャップ用ウェハ150を載置して、環状膜118、144同士を結合させ、圧着による接合工程を行う。 Next, as shown in FIG. 20 (e), for example, on the body wafer 100 infrared detecting part is formed through the steps of the third embodiment, by placing the cap wafer 150, an annular membrane 118,144 coupled to each other, a bonding step is by crimping. こうして、図19に示すような環状接合部115を形成することができる。 Thus, it is possible to form an annular joint 115 as shown in FIG. 19.
【0132】 [0132]
次に、図20(e)の下方に示すように、キャップ用ウェハ150の切り込み部152でキャップ用ウェハを赤外線センサごとに割るとともに、本体ウェハ100を赤外線センサごとにダイシングによって切り出す。 Next, as illustrated below in FIG. 20 (e), with dividing the wafer cap for each infrared sensor cut portion 152 of the cap wafer 150 is cut out by dicing the body wafer 100 for each infrared sensor. これにより、シリコン基板110とキャップ体140からなるディスクリート型赤外線センサが得られる。 Thus, discrete infrared sensor comprising a silicon substrate 110 and the cap member 140 is obtained.
【0133】 [0133]
図21は、圧着に用いられる装置の構成を概略的に示す断面図である。 Figure 21 is a cross-sectional view schematically showing the configuration of an apparatus used for crimping. 同図に示すように、チャンバー160には、圧着用の圧力を印加するための支持部161と、チャンバー160内を真空に保持するための広帯域ロータリーポンプ162と、Arを照射するための照射装置163、164とが取り付けられている。 As shown in the figure, the chamber 160, the supporting portion 161 for applying a pressure for crimping, a broadband rotary pump 162 for maintaining the inside of the chamber 160 in a vacuum, irradiation device for irradiating the Ar and 163 and 164 are attached. そして、本体ウェハ100を上方に、キャップ用ウェハ150を下方に配置した状態で、照射装置163、164から各環状膜118、144(図20(d)参照)にそれぞれAr原子ビームを照射する。 Then, the upper body wafer 100, in the state in which the cap wafer 150 downward, illuminating the respective Ar atom beam from the irradiation device 163, 164 in each annular layer 118,144 (see FIG. 20 (d)). この処理により、環状膜118、144を構成するAl表面の汚染物質や酸化物層が除去される。 This process, contaminants or oxide layer of the Al surface constituting the annular film 118,144 are removed. その後、チャンバー160内の真空度を10 −4 Paレベルに保持した状態で、常温(例えば30℃程度)で、0.5MPa〜20MPaの圧力を両環状膜118、144間に印加することにより、各環状膜118、144を互いに接合する。 Then, in a state where a vacuum in the chamber 160 was kept at 10 -4 Pa level, at ordinary temperature (e.g., about 30 ° C.), by applying a pressure of 0.5MPa~20MPa between both annular membrane 118,144, joining each annular layer 118,144 from one another. 圧着する前に、環状膜118、144を約150℃に加熱することにより、表面に吸着しているArの追い出しを行ってもよい。 Before crimping, by heating the annular film 118,144 to about 0.99 ° C., it may be performing the flush Ar adsorbed on the surface.
【0134】 [0134]
なお、Ar原子を照射する代わりにO原子や、他の中性原子を照射しても、Alなどの金属の表面にダングリングボンドを露出させることができるので、本実施形態と同様の効果を得ることができる。 Incidentally, or O atom instead of irradiating the Ar atoms, be irradiated with other neutral atoms, it is possible to expose the dangling bonds on the surface of a metal such as Al, the same effects as in this embodiment it is possible to obtain.
【0135】 [0135]
接合に用いる金属としては、Alの他の金属(合金を含む)を用いることができるが、特に、融点の低いIn、Cu、Au、Ag、Al−Cu合金などは、常温又は常温に近い低温での接合が可能である。 The metal used in joining, can be used other metals Al (including alloys), in particular, low melting point an In, Cu, Au, Ag, etc. Al-Cu alloy, a low temperature close to room temperature or ambient temperature it is possible joining in. これらの金属は同種同士の金属を用いてもよいし、互いに異なる種類の金属同士を用いてもよい。 It These metals may be a metal of the same type to each other, may use different types of metals are to each other. 例えば、環状膜としてIn膜を蒸着により形成しておき、加圧すると、In膜の表面がつぶれてIn膜の表面部に存在する自然酸化物層がつぶれて、In同士の金属結合が行なわれる。 For example, previously formed by depositing an In layer as an annular membrane, is pressurized, crushed native oxide layer on the surface portion of the In film collapse the surface of the In film, a metal binding In between is performed . このような圧着を用いることもできる。 It can also be used such crimping.
【0136】 [0136]
また、接合方法には、熱圧着だけでなく超音波接合を用いる方法や、常温で組成変形を与えて接合する方法などがあり、いずれを用いてもよい。 Further, in the bonding method, a method using ultrasonic bonding well thermocompression bonding, there is a method of joining giving plastic deformation at room temperature, it may be either. 更に、Si同士の間、Si−酸化物層間、酸化物層同士の間などにおける水素結合を利用した接合も可能である。 Furthermore, during Si between, Si- oxide layers, it is also possible bonding using a hydrogen bond, such as in between the adjacent oxide layer.
【0137】 [0137]
特に、10 −2 Pa〜10 −4 Pa程度の真空度で接合させることにより、内部空間の真空度を高くして赤外線センサ等の機能をある程度高く維持しつつ、高真空状態を保持するための困難性を回避することができるので、実用的かつ量産に適した接合を行うことができる。 In particular, 10 by bonding with -2 Pa to 10 -4 Pa vacuum degree of about, while maintaining high to some extent a function such as an infrared sensor by increasing the degree of vacuum in the space, for maintaining a high vacuum it is possible to avoid the difficulties, it is possible to perform bonding that is suitable for practical and production.
【0138】 [0138]
本実施形態では、多くのセンサ、放射素子などの素子を含むセルアレイ全体を真空状態に保持せず、多数の赤外線センサが形成されたウェハを用いつつ、各赤外センサを個別に真空状態に封止する。 In the present embodiment, number of sensors, the entire cell array including an element such as a radiating element not kept in a vacuum state, while using a large number of infrared wafer the sensor is formed, sealing each infrared sensor evacuated separately to stop. このため、本実施形態は、ディスクリート型素子にも容易に適用することができる。 Therefore, the present embodiment can be easily applied to a discrete device. 特に、本実施形態は、電子デバイスの製造プロセス、特に、CMOS用プロセスをそのまま利用することができるので、実用に適している。 In particular, the present embodiment, the manufacturing process of electronic devices, in particular, it is possible to directly utilize CMOS for the process, it is suitable for practical use.
【0139】 [0139]
本実施形態では、従来技術のように封止部をはんだ接合によって形成するのではなく、封止部をアルミニウムなどの軟質金属同士の接合を利用して形成するので、赤外線センサなどの素子の小型化にも適用が容易となる。 In the present embodiment, instead of forming by joining the solder sealing portion as in the prior art, since the sealing portion is formed by utilizing the joining of soft metal between such aluminum, small devices such as an infrared sensor application is easy to reduction.
【0140】 [0140]
本実施形態の製造工程によると、ウェハに多数のディスクリート型赤外線センサを形成する場合にも、各赤外線センサ個別にキャップ体を接合することができる。 According to the manufacturing process of this embodiment, even in the case of forming a plurality of discrete infrared sensor on the wafer can be bonded to each infrared sensor individually cap body. 特に、図20(d)に示すように、基板部141に切り込み部152を形成することにより、セルごとに接合部に加わる応力を均一化することができるので、接合時に局部的に大きな応力が作用せず、接続部の信頼性の向上を図ることができる。 In particular, as shown in FIG. 20 (d), by forming a cut portion 152 in the substrate 141, it is possible to equalize the stress applied to the joint portion for each cell, is locally large stress at the time of bonding It does not act, it is possible to improve the reliability of the connection portion.
【0141】 [0141]
(第5の実施形態) (Fifth Embodiment)
図22は、本実施形態の赤外線エリアセンサの電気回路図である。 Figure 22 is an electric circuit diagram of an infrared area sensor of the present embodiment. この赤外線エリアセンサは、複数の赤外線検出部が行及び列状に1つの基板に配列された構成を有している。 The infrared area sensor has a configuration in which a plurality of infrared detection portions are arranged in a single substrate in rows and columns. 図24は、この赤外線センサの構造を概略的に示す断面図である。 Figure 24 is a sectional view showing a structure of the infrared sensor schematically.
【0142】 [0142]
このような構成の赤外線エリアセンサは、例えば、図20(e)に示す工程で作製された構造物を利用して作製されえる。 Such infrared area sensor arrangement, for example, may be made utilizing a structure made in the process step shown in FIG. 20 (e). 具体的には、図20(e)のキャップ体用ウェハ150を赤外線検出部ごとに分割して多数のキャップ体140を形成する一方で、本体用ウェハ100は行列上の配置された多数の赤外線検出部を有するチップに分割すればよい。 Specifically, while forming a number of the cap member 140 by dividing the cap body wafer 150 of FIG. 20 (e) for each infrared detector, a number of infrared body wafer 100 is disposed on the matrix it may be divided into chips having a detection unit.
【0143】 [0143]
以下、本実施形態の赤外線エリアセンサの回路構成を詳細に説明する。 Hereinafter will be described the circuit configuration of the infrared area sensor of the present embodiment in detail. 図22に示すように、本体基板には、ボロメータ201とスイッチングトランジスタ202とを有する多数のセルA1〜E5が行列状に配置されたセルアレイが設けられている。 As shown in FIG. 22, the main body substrate, a cell array in which a large number of cells each having a bolometer 201 and the switching transistor 202 A1~E5 are arranged in a matrix are provided. 1つのセルの大きさは、例えば40μm〜50μm程度であるが、検知する赤外線のほぼ波長の2倍に当たる20μm以上であればよい。 The size of one cell, for example, about 40Myuemu~50myuemu, may be at approximately 20μm or more which corresponds to 2 times the wavelength of the infrared to be detected. 各セルのスイッチングトランジスタ202のゲート電極は、縦方向走査回路209(V−SCAN)から延びる選択線SEL−1〜SEL−5に接続されている。 The gate electrode of the switching transistor 202 of each cell is connected to a vertical direction scanning circuit 209 (V-SCAN) select lines SEL-1~SEL-5 extending from. 各セルのボロメータ201の一端は電源供給ライン205に接続され、スイッチングトランジスタ202のソースは、接地から基準抵抗Ra〜Reを介して延びるデータライン204a〜204eに接続されている。 One end of the bolometer 201 of each cell is connected to a power supply line 205, the source of the switching transistor 202 is connected to the data line 204a~204e extending through the reference resistor Ra~Re from the ground. また、データライン204a〜204eは、それぞれスイッチングトランジスタSWa〜SWeを経て出力アンプ206に接続されている。 Further, the data line 204a~204e is connected to the output amplifier 206 respectively through the switching transistor SWa~SWe. 各スイッチングトランジスタSWa〜SWeのゲート電極には、横方向走査回路208(H−SCAN)から延びる信号線207a〜207eが接続されている。 The gate electrode of each switching transistor SWa~SWe, signal lines 207a~207e extending laterally scanning circuit 208 (H-SCAN) is connected.
【0144】 [0144]
図23は、この赤外線エリアセンサの制御方法を示すタイミングチャートである。 Figure 23 is a timing chart showing a control method of the infrared area sensor. 縦方向走査回路(V−SCAN)の制御により、選択線SEL−1が駆動されると、各セルA1〜E1のスイッチングトランジスタ202がオンになり、ボロメータ201に基準抵抗Ra〜Reを経た電圧がそれぞれ供給される。 The control of the longitudinal scanning circuit (V-SCAN), when the selection line SEL-1 driven, the switching transistor 202 of each cell A1~E1 is turned on, the voltage through the reference resistance Ra~Re the bolometer 201 It is supplied, respectively. 一方、横方向走査回路(H−SCAN)により、スイッチングトランジスタSWa〜SWeが順次駆動されて、各セルA1〜E1のデータDa1〜De1が出力アンプ206から出力される。 On the other hand, the lateral scanning circuit (H-SCAN), the switching transistor SWa~SWe are sequentially driven, data Da1~De1 of each cell A1~E1 is output from the output amplifier 206. 次に、縦方向走査回路(V−SCAN)の制御により、選択線SEL−2が駆動されると、横方向走査回路(H−SCAN)の制御により、スイッチングトランジスタSWa〜SWeが順次駆動されて、各セルA2〜E2のデータDa2〜De2が出力アンプ206から出力される。 Next, the control of the longitudinal scanning circuit (V-SCAN), when the selection line SEL-2 driven by the control of the lateral scanning circuit (H-SCAN), the switching transistor SWa~SWe are sequentially driven , data Da2~De2 of each cell A2~E2 is output from the output amplifier 206. 同様に、縦方向走査回路(V−SCAN)、横方向走査回路(H−SCAN)の制御によって、各セルA3〜E3のデータDa3〜De3、各セルA4〜E4のデータDa4〜De4、各セルA5〜E5のデータDa5〜De5が出力アンプ206から順次出力される。 Similarly, the vertical direction scanning circuit (V-SCAN), the control of the transverse scanning circuit (H-SCAN), data Da3~De3 of each cell A3~E3, data Da4~De4 of each cell A4~E4, each cell data Da5~De5 of A5~E5 are sequentially output from the output amplifier 206.
【0145】 [0145]
各ボロメータ201が配置されているセルにおける赤外線の入力レベルが集計されて、検出対象に関する2次元の情報が得られる。 Are aggregated input level of the infrared in the cell that the bolometer 201 are arranged, two-dimensional information about the detected target is obtained.
【0146】 [0146]
(第6の実施形態) (Sixth Embodiment)
図24に示す赤外線センサは、各赤外線検出部個別にキャップ体を有しているが、本発明の赤外線センサは、そのような実施形態に限定されない。 Infrared sensor shown in FIG. 24, has the respective infrared detecting part individually cap body, an infrared sensor of the present invention is not limited to such embodiments.
【0147】 [0147]
図25は、本発明による赤外線センサの他の構造を示す断面図である。 Figure 25 is a sectional view showing another structure of an infrared sensor according to the present invention. 同図に示すように、キャップ体が1つの赤外線検出部を個別覆うのではなく、セルアレイの複数の赤外線検出部を覆っていてもよい。 As shown in the drawing, the cap body rather than covered individually one infrared detector, may cover a plurality of infrared detecting part of the cell array. 図25の赤外線センサでは、環状接合部が複数の赤外線検出部を囲んでいる。 In the infrared sensor of FIG. 25, the annular joint portion surrounds the plurality of infrared detection portions. キャップ体の材質や、環状接合部を構成する材料及び形成方法は、第4の実施形態と同様である。 Materials and forming methods for configuration and material of the cap member, the annular joint portion are the same as in the fourth embodiment.
【0148】 [0148]
図26は、本発明による赤外線センサの更に他の構造を示す断面図である。 Figure 26 is a sectional view showing still another structure of an infrared sensor according to the present invention. この赤外線センサでは、多数の赤外線検出部を含むセルアレイ全体をキャップ体が覆っている。 This infrared sensor, the entire cell array including a plurality of infrared detector cap body covers. 環状接合部は、セルアレイ全体を囲んでいる。 Annular joint surrounds the entire cell array. キャップ体の材質や、環状接合部を構成する材料及び形成方法は、第4の実施形態と同様である。 Materials and forming methods for configuration and material of the cap member, the annular joint portion are the same as in the fourth embodiment.
【0149】 [0149]
本実施形態又はその変形例によると、環状接合部が、従来のはんだを利用したものとは異なり、金属結合又は水素結合を利用した接合、あるいは常温接合により形成されているので、抵抗素子が封入される空間の真空度を高く維持することができ、キャップ体内に封入される各種センサの検出感度のいっそうの向上や検出精度の向上を図ることができる。 According to the present embodiment or the modified example thereof, the annular joint portion is different from that using the conventional solder joint using a metal or hydrogen bonds, or because it is formed by room-temperature bonding, the resistor element is sealed is the possible to maintain a high degree of vacuum space, it can be improved further improved and detection accuracy of the detection sensitivity of the sensors sealed in the cap body.
【0150】 [0150]
第4〜第6の実施形態においては、キャップ体によって封止される空洞部が真空ドームである場合を想定している。 In the fourth to sixth embodiments, it is assumed that the cavity is sealed by the cap member is a vacuum dome. その場合、空洞部内の圧力は、製造工程中の圧着による環状膜の接合の容易性を考慮すると、10 −2 Pa〜10 −4 Pa程度が好ましいが、10 −4 Pa以下で10 −7 Paに達する真空雰囲気下における接合も可能である。 In that case, the pressure in the cavity, considering the ease of bonding of the annular film by crimping during the manufacturing process, 10 -2 Pa to 10 -4 but about Pa is preferred, 10 -4 Pa or less at 10 -7 Pa bonding can also be in a vacuum atmosphere to reach.
【0151】 [0151]
(第7の実施形態) (Seventh Embodiment)
次に、図27〜図29を参照しながら、PbTiO を用いた焦電型赤外線センサの実施形態を説明する。 Next, with reference to FIGS. 27 to 29, an embodiment of a pyroelectric infrared sensor using PbTiO 3.
【0152】 [0152]
図27は、本実施形態に係る焦電型赤外線センサの赤外線検出部の構造を示す斜視図である。 Figure 27 is a perspective view showing a structure of an infrared detector of the pyroelectric infrared sensor according to the present embodiment. 図28は、本実施形態に係る焦電型赤外線センサの赤外線検出部の断面図である。 Figure 28 is a cross-sectional view of the infrared detector of the pyroelectric infrared sensor according to the present embodiment. 図29は、本実施形態に係る焦電型赤外線センサの赤外線検出部の平面図である。 Figure 29 is a plan view of the infrared detector of the pyroelectric infrared sensor according to the present embodiment.
【0153】 [0153]
赤外線検出部Rseは、図27〜図29に示すように、シリコン基板201の上に設けられたLOCOS膜からなる柱210と、柱210の上にCVDにより形成されたTEOS膜211と、TEOS膜211の上にCVDにより形成されたシリコン窒化物層212と、シリコン窒化物層212の上にCVDにより形成されたTEOS膜213と、TEOS膜213の上にスパッタリングにより形成されたTi/Ptからなる下部電極215と、下部電極215の上にsol−gel法により形成されたPbTiO からなる誘電体膜218と、誘電体膜218の上にスパッタリングにより形成されたPtからなる上部電極219と、シリコン基板201上の前記各部材を覆うBPSGからなる層間絶縁膜220と、層間絶縁膜220を貫通 Infrared detector Rse, as shown in FIGS. 27 to 29, a pillar 210 composed of a LOCOS film provided on a silicon substrate 201, a TEOS film 211 formed by CVD on the pillars 210, the TEOS film a silicon nitride layer 212 formed by CVD on the 211, the TEOS film 213 formed by CVD on the silicon nitride layer 212, made of Ti / Pt formed by sputtering on the TEOS film 213 a lower electrode 215, a dielectric film 218 made of PbTiO 3 formed by sol-gel method on the lower electrode 215, an upper electrode 219 made of Pt formed by sputtering on the dielectric film 218, a silicon an interlayer insulating film 220 made of BPSG covering the respective members on the substrate 201, through the interlayer insulating film 220 して一方の端部で下部電極213に接続されるAl合金からなる第1配線222aと、層間絶縁膜220を貫通して一方の端部で上部電極219に接続されるAl合金からなる第2配線222bと、層間絶縁膜220を覆う窒化シリコンからなるパッシベーション膜223とを備えている。 Second consisting to the first wiring 222a made of Al alloy to be connected to the lower electrode 213 at one end and, Al alloy, which is connected to the upper electrode 219 at one end through the interlayer insulating film 220 a wiring 222b, and a passivation film 223 made of silicon nitride covering the interlayer insulating film 220. 第1配線222a及び第2配線222bの各他方の端部は、シリコン基板201内に形成された第1、第2不純物拡散層230a、230bに接続されている。 Each other end of the first wiring 222a and second wiring 222b are first, second impurity diffusion layer 230a is formed in the silicon substrate 201, and is connected to the 230b.
【0154】 [0154]
そして、赤外線検出部Rseは、層間絶縁膜220とパッシベーション膜223とからなる側壁部Rwlによって囲まれている。 Then, the infrared detector Rse is surrounded by the side wall portion Rwl consisting interlayer insulating film 220 and the passivation film 223. 前記第1、第2不純物拡散層230a、230bは側壁部Rwlの下方を通って側壁部Rwlの外方まで延びている。 It said first, second impurity diffusion layer 230a, 230b extend to the outside way of the side wall portion Rwl passes below the side wall portion Rwl. つまり、赤外線検出部Rseに対して各不純物拡散層230a、230bを介して制御信号を供給するように構成されている。 That is, each of the impurity diffusion layers 230a to infrared detector Rse, and is configured to provide a control signal via 230b.
【0155】 [0155]
また、図示されていないが、図26に示す側壁部Rwlの上面には、図19に示すような環状膜が形成されており、その上にキャップ体の環状膜が接合されて、赤外線検出部Rse全体が外部から遮断されて減圧雰囲気に保持される。 Further, although not shown, on the upper surface of the side wall portion Rwl shown in FIG. 26, is formed an annular film as shown in FIG. 19, the annular film of the cap member thereon is bonded, the infrared detector whole Rse is held in a reduced pressure atmosphere is blocked from the outside.
【0156】 [0156]
本実施形態においても、第1の実施形態で説明した製造方法を応用して、LOCOS膜に空洞216を形成し、LOCOS膜の残部である柱210によって支持される下部電極215、誘電体膜218及び上部電極219を有する赤外線検出部Rseが得られる。 In the present embodiment, by applying the manufacturing method explained in the first embodiment, the cavity 216 is formed on the LOCOS film, a lower electrode 215 which is supported by posts 210 the balance of the LOCOS film, a dielectric film 218 and infrared detector Rse having an upper electrode 219 is obtained.
【0157】 [0157]
これにより、周囲が真空雰囲気に保持されて、かつ、シリコン基板201や側壁部Rwlとの熱コンダクタンスを小さく維持することができるので、赤外線検出感度及び検出精度の高い赤外線センサが得られる。 Thus, the ambient is maintained in a vacuum atmosphere, and it is possible to maintain reduced thermal conductance between the silicon substrate 201 and the side wall portion Rwl, high infrared sensor of the infrared detection sensitivity and detection accuracy can be obtained.
【0158】 [0158]
図30は、本実施形態の焦電型赤外線センサの制御回路を示す電気回路図である。 Figure 30 is an electric circuit diagram showing a control circuit of the pyroelectric infrared sensor of the present embodiment. 下部電極215、誘電体膜218及び上部電極219からなるキャパシタ251の下部電極は接地に接続されている。 The lower electrode 215, the lower electrode of the capacitor 251 made of a dielectric film 218 and the upper electrode 219 is connected to ground. そして、ゲートがノードN1を介して上部電極219に接続されるデプリーション型の電荷検出用トランジスタ252と、ドレインがノードN1を介して上部電極219に接続されるリセット用MISトランジスタ253と、ソースが電荷検出用トランジスタ252のソースに接続され、ゲートがワード線に接続されるスイッチングトランジスタ254と、抵抗体用トランジスタ256とが配置されている。 Then, the depletion of the charge detecting transistor 252 whose gate is connected to the upper electrode 219 through the node N1, and reset MIS transistor 253 whose drain is connected to the upper electrode 219 through the node N1, the source charge It is connected to the source of the detecting transistor 252, a switching transistor 254 having a gate connected to a word line, a resistor-body transistor 256 is disposed.
【0159】 [0159]
本実施形態では、赤外線を受けたときに焦電材料であるPbTiO 膜(誘電体膜218)に生じる分極からノードN1に生じる電荷を検出することにより、赤外線料を検出するように構成されている。 In the present embodiment, by detecting the charges generated at the node N1 from the polarization caused a pyroelectric material PbTiO 3 film (dielectric film 218) when subjected to infrared radiation, is configured to detect infrared fees there.
【0160】 [0160]
焦電材料としては、PbTiO の他、ZnO、PZT等があり、いずれを用いてもよい。 The pyroelectric material, other PbTiO 3, ZnO, there is PZT or the like, may be used either.
【0161】 [0161]
本発明が適用される電子デバイスには、赤外線センサの他、圧力センサ、加速度センサ、流速センサなどがある。 The electronic device to which the present invention is applied, other infrared sensors, pressure sensors, acceleration sensors, and the like flow sensor.
【0162】 [0162]
赤外線センサは、ボロメータ、焦電型センサ、サーモパイルなどの熱形と、PbS、InSb、HgCdTeなどを用いた量子形とに大別される。 Infrared sensor, a bolometer, a pyroelectric sensor, a thermal type, such as a thermopile, PbS, InSb, are broadly classified like the quantum type and using HgCdTe. ボロメータには、ポリシリコン、Ti、TiON、VO などの抵抗変化を利用したものがある。 The bolometer, there is one using polysilicon, Ti, TiON, the resistance changes such as VO x. サーモパイルには、PN接合部に生じるゼーペック効果を利用したもの、更にはPNダイオードなどの順方向電流の過渡特性を利用したものがある。 The thermopile, those utilizing Seebeck effect occurring at the PN junction, and further there is utilizing the transient characteristics of the forward current, such as a PN diode. 焦電型赤外線センサには、PZT、BST、ZnO、PbTiO などの材料の誘電率変化を利用したものがある。 The pyroelectric infrared sensor, there is one using PZT, BST, ZnO, the dielectric constant changes in the materials such as PbTiO 3. 量子型赤外線センサは、電子励起によって流れる電流を検出するものである。 Quantum infrared sensor is used to detect the current flowing through the electron excitation. 例えば、ゼーベック効果によって赤外線を検出するクロメル・アルメル熱電対(Chromel−AlumelThermocouple)を有する赤外センサ等がある。 For example, there is an infrared sensor or the like having a chromel-alumel thermocouple which detects infrared (Chromel-AlumelThermocouple) by Seebeck effect.
【0163】 [0163]
これらの赤外線センサは、赤外線検出感度ひいては赤外線検出精度を高く維持するためには、赤外線検出部からの熱放散が小さいことが好ましいものである。 The infrared sensors, in order to maintain a high infrared sensitivity and thus infrared detection accuracy is one it is preferred that the heat dissipation from the infrared detection unit smaller. そして、キャップ体中で真空雰囲気又は不活性ガス雰囲気中に封入すると特性が向上する特性を有している。 When the encapsulating characteristic has a characteristic to improve the vacuum atmosphere or an inert gas atmosphere cap body.
【0164】 [0164]
圧力センサ、加速度センサには、空気の粘性抵抗を減少させると感度が向上するので、キャップ体中で真空雰囲気又は不活性ガス雰囲気に封入すると特性が向上することが知られている。 A pressure sensor, an acceleration sensor, since sensitivity is improved decreasing the viscous resistance of air, when enclosed in a vacuum atmosphere or an inert gas atmosphere properties are known to improve with the cap body.
【0165】 [0165]
(感度の向上効果について) (For the effect of improving the sensitivity)
ここで、本発明による赤外線の検出感度の向上効果について説明する。 Here it will be described the effect of improving the detection sensitivity of the infrared according to the invention.
【0166】 [0166]
熱型の赤外線センサにおいては、赤外線検出部と基板との間の熱コンダクタンスが小さいほど、感度が大きくなる。 In the thermal infrared sensor, as the heat conductance between the infrared detecting part and the substrate is small, the sensitivity is increased. 従来の方法においては、空洞内の壁や柱が除去されることがないため、これらの部分による熱コンダクタンスが大きくなり感度が悪くなる。 In the conventional methods, for never walls and pillars in the cavity is removed, the thermal conductance of these parts is increased and the sensitivity deteriorates.
【0167】 [0167]
これに対して、本発明においては、上記の各実施形態のように、熱処理と空洞上部の補強後にドライエッチを行って、柱や壁を除去している。 In contrast, in the present invention, as in the embodiments described above, by performing the dry etching after the reinforcement heat treatment and a cavity upper, it is removed pillars and walls. このため、天井部の破損を防止しつつ、赤外線の検出感度を向上することができる。 Thus, while preventing damage to the ceiling, it is possible to improve the detection sensitivity of the infrared rays.
【0168】 [0168]
−感度の解析式− - the sensitivity of the analytical expression -
文献(S.Sedky、P.Fiorini、M.Caymax、C.Baeart、and R.Nertens、”Characterization of Bolometers Based on Polycrystalline Silicon Germanium Alloys、”IEEE ELECTRON DEVICE LETTERS、VOL.19、NO.10、Ocober 1998.)によると、赤外線の検出感度(responsivity)Rvは、下記式(1)により表される。 Literature (S.Sedky, P.Fiorini, M.Caymax, C.Baeart, and R.Nertens, "Characterization of Bolometers Based on Polycrystalline Silicon Germanium Alloys," IEEE ELECTRON DEVICE LETTERS, VOL.19, NO.10, Ocober 1998 According to.), infrared detection sensitivity (Responsivity) Rv is expressed by the following equation (1).
【0169】 [0169]
ここで、 here,
Q[W]:画素部に単位時間あたりに照射される赤外線エネルギーV[V]:ボロメータ両端の電圧G[W/K]:画素部と基板部分の接続部分の熱コンダクタンスα[/K]:温度変化に対するボロメータ部の抵抗変化率η:被写体の輻射率(emissivity) Q [W]: infrared energy V to be irradiated per unit time in the pixel portion [V]: Voltage of the bolometer across G [W / K]: thermal conductance alpha [/ K] of the connecting portion of the pixel portion and the substrate portion: resistance change rate of the bolometer unit to temperature changes eta: emissivity of the object (emissivity)
Rbb[Ω]:ボロメータ部の抵抗値Rsr[Ω]:ボロメータに直列接続する負荷抵抗の抵抗値V[V]:ボロメータ及び負荷抵抗に印加する電圧【0170】 Rbb [Omega]: resistance value of the bolometer portion Rsr [Omega]: resistance value of the bolometer connected in series to the load resistor V [V]: Voltage [0170] applied to the bolometer and the load resistor
式(1)からわかるように、感度Rvは熱コンダクタンスGに反比例する。 As can be seen from equation (1), the sensitivity Rv is inversely proportional to the thermal conductance G.
【0171】 [0171]
以下、本発明における感度向上率を計算するために、熱コンダクタンスGについてのみ議論する。 Hereinafter, in order to calculate the sensitivity improvement factor of the present invention will be discussed only the thermal conductance G. 画素部である赤外線検出部と基板との間の熱コンダクタンスGは、下記式(2)で表される。 Thermal conductance G between the infrared detecting part and the substrate is a pixel portion is represented by the following formula (2).
【0172】 [0172]
G=Gleg+Gper ・・・(2) G = Gleg + Gper ··· (2)
ここで、Gleg及びGperは以下のとおりであるGleg[W/K]:空洞部の柱部分の熱コンダクタンスGper[W/K]:空洞部の横部分の熱コンダクタンス【0173】 Here, Gleg and Gper are as follows Gleg [W / K]: thermal conductance Gper pillar portion of the hollow portion [W / K]: thermal conductance of the lateral portions of the cavity [0173]
真空パッケージ内でセンサを動作させる場合を考慮し、空気を介して画素部から逃げる熱を無視する。 Considering the case of operating the sensor in a vacuum package, ignoring the heat escaping from the pixel unit through the air. 更に、室温動作の場合を考慮し、輻射によって逃げる熱も無視する。 Further, in consideration of the case of the room temperature operation, heat may be ignored to escape by radiation.
【0174】 [0174]
上記の式(2)におけるGlegは、下記式(3)で表される。 Gleg in the above formula (2) is represented by the following formula (3).
【0175】 [0175]
Gleg=g×Sleg/Lleg×Nleg ・・・(3) Gleg = g × Sleg / Lleg × Nleg ··· (3)
ただし、g、Sleg、Llegg、Nlegは以下の通りである、 However, g, Sleg, Llegg, Nleg is as follows,
g[W/mK]:SiO の熱コンダクティビティ(約1.4) g [W / mK]: SiO 2 of heat conduction Kuti Activity (about 1.4)
Sleg[m ]:柱の断面積Nleg:柱の本数Lleg[m]:柱の長さ【0176】 Sleg [m 2]: cross-sectional area of the pillar Nleg: the number of pillars Lleg [m]: the length of the pillar [0176]
以下の条件1及び2のもとで、前記式(3)を解くと、下記式(4)が得られる。 Following under conditions 1 and 2, and solving the equation (3), the following equation (4) is obtained.
【0177】 [0177]
条件1:Sleg=2.5×10 −11 [m Condition 1: Sleg = 2.5 × 10 -11 [m 2]
条件2:Lleg=2×10 −6 [m]=2[μm] Condition 2: Lleg = 2 × 10 -6 [m] = 2 [μm]
Gleg=Nleg×1.75×10 −5・・・(4) Gleg = Nleg × 1.75 × 10 -5 ··· (4)
【0178】 [0178]
ここで、例えば第1の実施形態と第2の実施形態とを組み合わせて、空洞の横部分と12本の柱部分をドライエッチによって除去する場合には、Gperは0であるので、熱コンダクタンスGは、7.00×10 −5となる。 Here, for example, by combining the first embodiment and the second embodiment, the case of removing the horizontal portions and 12 post portion of the cavity by dry etching, since Gper is 0, the thermal conductance G becomes 7.00 × 10 -5.
【0179】 [0179]
一方、従来の技術では、Gperは、空洞部の横部分の形状が複雑であるので単純な方法で解析できないが、シミュレーションを用いて計算できる。 On the other hand, in the conventional art, Gper is not be analyzed in a simple way since the shape is complicated lateral portions of the cavity can be calculated using a simulation. 従来技術において、16本の柱がある場合を想定すると、空洞上部の膜厚が2[μm]で上面から空洞を見たときの周囲長が400[μm]である場合、例えば以下のような値となる。 In the prior art, assuming that there are 16 pillars, ambient length when the film thickness of the cavity upper saw cavity from the top at 2 [[mu] m] is 400 [[mu] m], for example, the following It becomes a value.
【0180】 [0180]
Gper=5.6×10 −4 [W/K] Gper = 5.6 × 10 -4 [W / K]
【0181】 [0181]
その結果、従来技術の熱コンダクタンスGは、8.40×10 −4となる。 As a result, the thermal conductance G of the prior art, becomes 8.40 × 10 -4. 本発明の製造方法により、従来の方法に比べて、熱コンダクタンスGを、1桁程度低く(この計算例では、1/12程度に)低減することができる。 The production method of the present invention, as compared with the conventional method, the thermal conductance G, 1 order of magnitude lower (in this calculation example, about 1/12) can be reduced.
【0182】 [0182]
(第8の実施形態) (Eighth Embodiment)
まず、図40(a)及び(b)に示すように、シリコン基板300上にシリコン酸化物層301を堆積する。 First, as shown in FIG. 40 (a) and (b), depositing a silicon oxide layer 301 on the silicon substrate 300. このシリコン酸化物層301は、下層エッチングストップ層として機能する。 The silicon oxide layer 301 serves as a lower etch stop layer. 次に、図41(a)及び(b)に示すようにシリコン酸化物層301上にポリシリコン膜302を堆積する。 Next, a polysilicon film 302 on the silicon oxide layer 301 as shown in FIG. 41 (a) and (b). ポリシリコン膜302は、空洞形成用の犠牲層として機能する膜であり、その厚さは、後で形成する空洞の高さを実質的に規定する。 Polysilicon film 302 is a film that functions as a sacrificial layer for cavity formation, the thickness is substantially define the height of the cavity to be formed later. 本実施形態では、ポリシリコン膜302の厚さを約1μmに設定する。 In the present embodiment, setting the thickness of the polysilicon film 302 is about 1 [mu] m. この段階におけるポリシリコン膜302は基板10の全面を覆っているが、次の工程でパターニングされ、空洞の形状を規定する形状が与えられることになる。 Although polysilicon film 302 covers the entire surface of the substrate 10 at this stage, is patterned in the next step will be given a shape that defines the shape of the cavity.
【0183】 [0183]
次に、図42(a)及び(b)に示すように、フォトリソグラフィ及びエッチング技術により、ポリシリコン膜302をパターニングする。 Next, as shown in FIG. 42 (a) and (b), by photolithography and etching techniques to pattern the polysilicon film 302. パターニングされたポリシリコン膜302の形状が仮空洞の形状を規定する。 Shape of the patterned polysilicon film 302 defines the shape of the temporary cavity. 本実施形態では、パターニングされたポリシリコン膜302は、中央部に下地の酸化シリコン膜301に達する開口部302aを有している。 In this embodiment, the polysilicon film 302 which is patterned has an opening 302a for the central portion reaches the silicon oxide film 301 of the substrate. この開口部302aは、後にポリシリコン膜302のエッチングによって仮空洞が形成されたとき、仮空洞の天井部を支持する支持部の形状と位置を規定することになる。 The opening 302a when the temporary cavity by etching the polysilicon film 302 is formed after, will define the shape and position of the support portion for supporting the ceiling of the temporary cavity. この開口部302aは、例えば、深さが約1μm、直径が0.4μmの貫通穴によって構成される。 The opening 302a is, for example, about 1μm depth, is constituted by 0.4μm through hole diameter.
【0184】 [0184]
次に、図43(a)及び(b)に示すように、パターニングされたポリシリコン膜302上にシリコン酸化物層303を堆積する。 Next, as shown in FIG. 43 (a) and (b), depositing a silicon oxide layer 303 on the patterned polysilicon film 302. シリコン酸化物層303は、ポリシリコン膜302をエッチングする際の上層エッチングストップ層として機能するが、その一部は、ポリシリコン膜302の開口部302aを埋め込む。 Silicon oxide layer 303 is serves polysilicon film 302 as an upper etch stop layer when etching, some of embedding the opening portion 302a of the polysilicon film 302. シリコン酸化物層303のうち、この開口部302aを埋め込んだ部分が上層エッチングストップ層の支持部として機能し、仮空洞の崩壊を防止する。 Of the silicon oxide layer 303, the portion embedded the opening 302a functions as a support for the upper etch stop layer, to prevent the collapse of the temporary cavity.
【0185】 [0185]
シリコン酸化物層303の厚さは、ポリシリコン膜302の開口部302aの内径及び深さに応じて適切に決定される。 The thickness of the silicon oxide layer 303 is appropriately determined depending on the inner diameter and depth of the opening 302a of the polysilicon film 302. 本実施形態では、シリコン酸化物層303の厚さを約200nmに設定する。 In the present embodiment, setting the thickness of the silicon oxide layer 303 to about 200 nm.
【0186】 [0186]
次に、図44(a)及び(b)に示すように、シリコン酸化物層303の上にボロメータ304を形成する。 Next, as shown in FIG. 44 (a) and (b), a bolometer 304 on the silicon oxide layer 303. ボロメータ304は、ポリシリコン膜302の開口部302aが形成されている領域を避けて形成される。 Bolometer 304 is formed to avoid the region where the opening portions 302a of the polysilicon film 302 is formed.
【0187】 [0187]
次に、図45(a)及び(b)に示すように、ボロメータ304を覆うようにシリコン酸化物層305を堆積する。 Next, as shown in FIG. 45 (a) and (b), depositing a silicon oxide layer 305 to cover the bolometer 304. このシリコン酸化物層305は、赤外線吸収部として機能する。 The silicon oxide layer 305 serves as an infrared absorber.
【0188】 [0188]
この後、フォトリソグラフィ及びエッチング技術を用いて、図46(a)及び(b)に示すように、積層したシリコン酸化物層303、305にホール306を形成する。 Thereafter, using photolithography and etching techniques, as shown in FIG. 46 (a) and (b), a hole 306 in the silicon oxide layer 303 and 305 laminated. ホール306は、犠牲層であるポリシリコン膜302の一部を露出させる。 Hall 306, exposing a portion of the polysilicon film 302 is a sacrificial layer.
【0189】 [0189]
次に、シリコン酸化物層303、305に形成したホール306から、ヒドラジン(H )を供給し、ポリシリコン膜302のエッチングを行う。 Next, a hole 306 formed in the silicon oxide layer 303 and 305, supplies a hydrazine (H 4 N 2), to etch the polysilicon film 302. このエッチングにより、図47(a)及び(b)に示すように、ポリシリコン膜302が除去され、酸化シリコン膜303、305の下方に仮空洞308が形成される。 By this etching, as shown in FIG. 47 (a) and (b), the polysilicon film 302 is removed, the temporary cavity 308 is formed under the silicon oxide film 303 and 305. このとき、ポリシリコン膜302の開口部302aが形成された部分にはヒドラジン(H )によってエッチングされないシリコン酸化物層が残存し、柱(支持部)308aが形成される。 At this time, the silicon oxide layer which is not etched by hydrazine in a portion where the opening 302a is formed in the polysilicon film 302 (H 4 N 2) remains and the pillar (support portion) 308a is formed. 仮空洞308は、後の工程において拡大される。 Temporary cavity 308 is expanded in a subsequent step. ポリシリコン膜302の除去は、TMAH(水酸化テトラメチルアンモニウム)やKOHなどの他の薬剤を用いて行っても良いし、XeFなどのガスを用いて行っても良い。 Removal of the polysilicon film 302, TMAH may be performed using other agents, such as (tetramethylammonium hydroxide) or KOH, may be performed using a gas such as XeF.
【0190】 [0190]
この後、図48(a)及び(b−1)及び(b−2)に示すように、仮空洞308の内部に形成されている柱308aをドライエッチによって除去する工程を行い、仮空洞308を拡大し、最終的な空洞308dを形成する。 Thereafter, as shown in FIG. 48 (a) and (b-1) and (b-2), performs the step of removing the pillar 308a formed inside the temporary cavity 308 by dry etching, the temporary cavity 308 expanding, to form a final cavity 308d. 柱308aのエッチングは、積層したシリコン酸化物層303、305のうち、柱308aの上方に位置する部分を下方にエッチングすることにより行う。 Etching pillars 308a, of the silicon oxide layer 303 and 305 which are laminated and carried out by etching a portion located above the pillar 308a downward. このエッチングは、図示していないレジストマスクを用いて行う。 This etching is performed using a resist mask (not shown). より具体的には、柱308aの上方に開口部を有する不図示のフォトレジストマスクをシリコン酸化物層305上に形成した後、レジストマスクの開口部を介してシリコン酸化物層303、305を異方的にエッチングする。 More specifically, after forming a photoresist mask (not shown) having an opening above the pillar 308a on the silicon oxide layer 305, a silicon oxide layer 303 and 305 through the opening of the resist mask different isotropically etched.
【0191】 [0191]
図48(b−1)及び図48(b−2)は、それそれ、柱308aを除去した段階の断面図である。 Figure 48 (b-1) and FIG. 48 (b-2), it it is a cross-sectional view of a stage of removal of the pillars 308a. 本実施形態によれば、柱308aが存在した位置に、凹部308bまたは突起308cが残る。 According to this embodiment, the position where the pillar 308a is present, the recess 308b or protrusions 308c remains. この特徴は、本実施形態のデバイスを電子顕微鏡などで観察することによって確認できる。 This feature can be confirmed by observing the device in this embodiment with an electronic microscope.
【0192】 [0192]
本実施形態では、シリコン酸化物層から形成された支持部のエッチングを、CF 、H 、CH 、C 、C 、CH 、CO、Ar、O からなる群から選択した少なくとも1種のガスを用いて行う。 In the present embodiment, the etching of the support portion formed from a silicon oxide layer, CF 4, H 2, CH 3, C 2 F 6, C 4 F 8, CH 2 F 2, CO, Ar, from O 2 It performed using at least one gas selected from the group consisting. このため、上記の凹部308bや突起308cには、C、Fなどの元素が多量に残るが、N元素は残らない。 Therefore, the above-mentioned recess 308b and the projection 308c, C, although elements such as F remains in a large amount, N elements not remain. これに対して、ヒドラジンやTMAHを用いてポリシリコン膜302をエッチングすることによって空洞308を形成する従来技術によれば、空洞308の内壁にN元素が残る。 In contrast, according to the prior art to form the cavity 308 by etching the polysilicon film 302 with hydrazine or TMAH, N element remains on the inner wall of the cavity 308. また、KOHを用いてポリシリコン膜302をエッチングした場合には、空洞の内壁にKが残る。 Further, when etching the polysilicon film 302 with KOH is, K remains on the inner wall of the cavity.
【0193】 [0193]
ヒドラジンなどを用いたウェットエッチングによってポリシリコン膜302を除去する場合には、薬剤を乾燥する際にデバイスに応力が加わり破損が生じることがある。 When removing the polysilicon film 302 by wet etching using hydrazine, which may stress applied damage to the device may occur during the drying of the drug. しかし、本実施形態のように、薬剤を用いてポリシリコン膜302を除去する際には柱(支持部)308aを残すため、そのような破損を防止することができる。 However, as in this embodiment, when removing the polysilicon film 302 by using a drug to leave the column (supporting part) 308a, it is possible to prevent such damage. また、柱(支持部)308aを除去する後の工程では、ドライエッチングを用いるため、上記の破損を防止できる。 Further, in the process after the removal of the pillar (support portions) 308a, since the use of dry etching, it can be prevented the damage.
【0194】 [0194]
本実施形態では、犠牲層(空洞形成用犠牲層)として、ポリシリコン膜302を用いているが、犠牲層をアモルファスシリコンや酸化シリコンなどの他の材料から形成しても良い。 In the present embodiment, as a sacrificial layer (cavity forming sacrificial layer), but using the polysilicon film 302 may be formed sacrificial layer of other materials such as amorphous silicon or silicon oxide. 酸化シリコン膜を犠牲層として用いる場合は、フッ酸を用いて仮空洞を形成することができる。 In the case of using a silicon oxide film as the sacrificial layer, it is possible to form a provisional cavity with hydrofluoric acid. この場合、エッチングストップ層は、フッ酸によってエッチングされにくい材料から形成される。 In this case, the etching stop layer is formed from a material hardly be etched by hydrofluoric acid.
【0195】 [0195]
なお、SOI基板の内部酸化層をエッチングストップ層として使用することも可能である。 It is also possible to use an internal oxide layer of the SOI substrate as an etching stop layer. この場合、内部酸化層に開口を形成した後、薬剤を流入し内部酸化層の下方に仮空洞を形成する。 In this case, after forming openings in internal oxidation layer, the drug and the inlet to form a provisional cavity under the inner oxide layer. その後、仮空洞内の柱をドライエッチで除去すればよい。 Thereafter, the pillar of the temporary cavity can be removed by dry etching.
【0196】 [0196]
なお、犠牲層を除去して仮空洞を形成する工程では、コスト低減の観点から、TMAHなどの薬剤を用いるウェットエッチングを行うことが好ましいが、XeFなどのガスを用いるドライエッチングを行うことも可能である。 Incidentally, in the step of forming a temporary cavity by removing the sacrificial layer from the viewpoint of cost reduction, it is preferable to perform wet etching using an agent such as TMAH, also possible to perform dry etching using a gas such as XeF it is.
【0197】 [0197]
シリコン酸化物層から犠牲層を形成し、フッ酸によって犠牲層を除去する場合は、LSIなどを製造するための一般のシリコンプロセスによってすべての工程を行うことができる。 Forming a sacrificial layer of a silicon oxide layer, when removing the sacrificial layer by hydrofluoric acid, it can be carried out all the steps by the general silicon process for manufacturing such LSI. このため、LSI製造用の装置を用いて本発明の実施形態を製造できるため、低コスト化が図れる。 Therefore, it is possible to manufacture the embodiment of the present invention by using the apparatus for LSI manufacturing, cost reduction can be achieved.
【0198】 [0198]
本実施形態では、赤外線センサの断熱特性を向上するための空洞を形成しているが、加速度センサなどのほかのセンサや、フィルタなどの通信デバイスなどの他のあらゆる電子デバイスにおいて、下部に空洞をもつメンブレン構造を形成する際にも本発明は適用可能である。 In the present embodiment, to form a cavity for improving the thermal insulation characteristics of the infrared sensor, other and sensors such as an acceleration sensor, in any other electronic devices such as a communication device such as a filter, a cavity in the lower also the present invention in forming the membrane structure with can be applied.
【0199】 [0199]
柱308aの除去工程においては、以下の点を考慮する必要がある。 In the step of removing the pillar 308a, it is necessary to consider the following points.
【0200】 [0200]
一般的に、エッチングによって薄膜のパターニングを行う場合、薄膜のエッチングするべき領域以外の領域を保護するマスクで薄膜を覆い、その後にエッチングを行う。 In general, when patterning the thin film by etching, covering the thin film with a mask to protect areas other than the area to be etched of the film, etching is performed thereafter. マスクはフォトレジストなどから形成されるが、薄膜表面の凹凸が大きい場合には、フォトレジストに塗布むらが発生し、これによってパターニングが正常に行えないことがある。 The mask is formed from a photoresist or the like, when the unevenness of the film surface is large, and uneven coating occurs in the photoresist, thereby patterning may not be performed normally. 例えば、赤外線イメージセンサの場合、空洞の高さは例えば2μm程度に設定されるため、基板上に2μm程度の段差が形成され、塗布むらが生じることがある。 For example, if the infrared image sensor, since the height of the cavity is set to, for example, about 2 [mu] m, the step of approximately 2 [mu] m on the substrate is formed, which may uneven coating occurs. また、フォトリソグラフィ工程中において、レジストベークなどによって支持部に応力が生じ、空洞が破損する可能性もある。 Further, during the photolithography process, stress is generated in the support portion such as by resist baking, there is a possibility that the cavity is damaged. このような問題を解決するため、例えば以下の処理を行うことにより、支持部のドライエッチングを再現性良く実行することができる。 In order to solve such a problem, for example, by performing the following processing may be performed with good reproducibility dry etching of the support portion.
【0201】 [0201]
まず、図46(a)及び(b)に示すホール306を形成した後、ホール306及び柱308aの上方に開口部を有するレジストマスクを基板上に形成する。 First, after forming the hole 306 shown in FIG. 46 (a) and (b), a resist mask having an opening above the hole 306 and posts 308a on the substrate. 図58(a)及び(b)は、このような開口部311を有するレジストマスク310が形成された状態を示している。 Figure 58 (a) and (b) shows a state where the resist mask 310 is formed having such an opening portion 311.
【0202】 [0202]
次に、ポリシリコン膜302を選択的にエッチングするヒドラジンなどの薬液をレジストマスク310の開口部311から流入することにより、図59(a)及び(b)に示すように、ポリシリコン膜を除去して仮空洞を形成する。 Then, by flowing the chemical liquid such as hydrazine of selectively etching the polysilicon film 302 from the opening 311 of the resist mask 310, as shown in FIG. 59 (a) and (b), the polysilicon film is removed to form a temporary cavity. このとき、ヒドラジンなどの薬液は、シリコン酸化物層から形成された柱308aにも接触するが、この薬液は、シリコン酸化物層をエッチングしない。 In this case, chemical such as hydrazine, but also contacts the pillar 308a formed from silicon oxide layer, the chemical does not etch the silicon oxide layer. このため、仮空洞308が形成された段階では、柱308aはエッチングされず、支持部として機能する。 Therefore, at the stage of the provisional cavity 308 is formed, the pillar 308a is etched, serves as a support.
【0203】 [0203]
次に、上記のレジストマスク310を除去することなく、基板300をドライエッチング装置内にロードして、シリコン酸化物層303、305のうち、レジストマスク310で保護されていない部分を除去する。 Then, without removing the resist mask 310 described above, the substrate 300 was loaded into the dry etching apparatus, of the silicon oxide layer 303 and 305, to remove portions that are not protected by the resist mask 310. 図60(a)及び(b)は、このドライエッチングにより、柱308aを含むシリコン酸化物層の一部を除去した段階を示している。 Figure 60 (a) and (b), by the dry etching shows a step of removing the portion of the silicon oxide layer containing pillar 308a. ドライエッチングの条件を調整することにより、下地のシリコン基板300をエッチングすることなく、シリコン酸化物層のみを選択的に除去することが可能である。 By adjusting the conditions of the dry etching, without etching the silicon substrate 300 underlying, it is possible to selectively remove only the silicon oxide layer. このドライエッチングにより、シリコン酸化物層301に凹部308bが形成される。 This dry etching, recess 308b is formed in the silicon oxide layer 301. なお、柱308aは完全に除去される必要はなく、一部が突起として残存しても良い。 Incidentally, posts 308a need not be completely removed, some may remain as a protrusion.
【0204】 [0204]
最後にレジストマスク310を除去する。 Finally, the resist mask is removed 310. 図61(a)及び(b)は、レジストマスク310を除去した段階を示している。 Figure 61 (a) and (b) shows a step of removing the resist mask 310. フォトレジスト310を除去する際に、硫過水洗浄などの薬液を用いると、薬液が空洞308内に進入する。 In removing the photoresist 310, using a chemical such as 硫過 water washing, chemical liquid enters the cavity 308. この場合、乾燥工程で不要な応力が発生して空洞308の一部が破損するおそれがある。 In this case, a portion of the cavity 308 unnecessary stress is generated in the drying step may be damaged. このため、フォトレジスト310はアッシングなどの方法で除去することが望ましい。 Therefore, the photoresist 310 is preferably removed by a method such as ashing.
【0205】 [0205]
(第9の実施形態) (Ninth Embodiment)
まず、従来技術の説明に用いて図32から図37に示す工程を行うことにより、シリコン酸化物層で覆われたポリシリコン膜を犠牲層として有する構造を形成する。 First, by using the description of the prior art performing the steps shown in FIG. 37 from FIG. 32, to form a structure having a polysilicon film covered with silicon oxide layer as a sacrificial layer. ただし、本実施形態では、フォトリソグラフィ及びエッチング技術により、4隅に切り欠きを有するようにパターニングされたポリシリコン膜302を形成する。 However, in the present embodiment, by photolithography and etching technique to form a polysilicon film 302 is patterned so as to have a notch at the four corners.
【0206】 [0206]
次に、図49(a)及び(b)に示すように、シリコン酸化物層303、305にポリシリコン膜302に達する開口306を形成する。 Next, as shown in FIG. 49 (a) and (b), a opening 306 in the silicon oxide layer 303 and 305 reach the polysilicon film 302. 開口306の形状及び配置は、図49(a)に斜線で示されている。 Shape and arrangement of the openings 306 is indicated by hatching in FIG. 49 (a). これらのホールにより、犠牲層であるポリシリコン膜302が露出する。 These holes, the polysilicon film 302 is exposed is a sacrificial layer.
【0207】 [0207]
次に、開口306からヒドラジンを流入し、図50(a)及び(b)に示すように、ポリシリコン膜302を除去して、仮空洞308を形成する。 Next, flows of hydrazine from the opening 306, as shown in FIG. 50 (a) and (b), to remove the polysilicon film 302 to form a provisional cavity 308. ポリシリコン膜302の除去に用いる薬液は、ヒドラジンに限られず、TMAHなど他の薬剤を用いてもよい。 Chemical solution used to remove the polysilicon film 302 is not limited to hydrazine, it may be used other drugs such as TMAH.
【0208】 [0208]
図51(b)及び(c)は、それぞれ、図51(a)のA−B線断面図、及びC−D線断面図である。 Figure 51 (b) and (c) are respectively a line A-B cross section, and C-D line cross-sectional view of FIG. 51 (a). 本実施形態によれば、 According to this embodiment,
次に、仮空洞308の4つの隅の上方に形成されている支持部の一部を上方から異方的にエッチングすることにより、支持部の少なくとも一部を除去し、開口307を形成するとともに、仮空洞308を拡大する。 Then, by four anisotropically etching the part from above the supporting portion is formed above the corners of the temporary cavity 308, at least a portion removed of the support portion, thereby forming an opening 307 , to expand the provisional cavity 308. こうして、図52(a)から(c)に示すように、拡大した空洞部308dを得ることができる。 Thus, as shown in FIG. 52 from (a) (c), it is possible to obtain an enlarged cavity 308d.
【0209】 [0209]
前述したように、ヒドラジンなど薬液でポリシリコン膜302を除去する場合には、薬液を乾燥する際に仮空洞308に破損が生じることがある。 As described above, in the case of removing the polysilicon film 302 by chemical such as hydrazine, it may damage the temporary cavity 308 when drying the drug solution occurs. 本実施形態によれば、ポリシリコン膜302を除去する際には支持部を残すことにより破損を防止して、後の工程で支持部の一部を除去することにより仮空洞308を拡大する。 According to this embodiment, when removing the polysilicon film 302 is to prevent damage by leaving the support portion, by removing a portion of the support portion in a later step to expand the temporary cavity 308.
【0210】 [0210]
なお、本実施形態でも、ポリシリコン膜302から犠牲層を形成しているが、他の材料から犠牲層を形成しても良い。 Also in this embodiment, to form the sacrificial layer from the polysilicon film 302 may be formed sacrificial layer of another material.
【0211】 [0211]
また、SOI基板の酸化物層をエッチングストップ層として使用して、酸化物に開口を形成した後、薬剤を流入して酸化物層下のシリコン基板内に仮空洞を形成して、その後に仮空洞内の柱をドライエッチで除去してもよい。 Further, using the oxide layer of the SOI substrate as an etching stop layer, after forming the opening in the oxide, and drugs and flows to form a temporary cavity in the silicon substrate under the oxide layer, then the temporary the pillars of the cavity may be removed by dry etching.
【0212】 [0212]
本実施形態では、エッチングストップ層の一部から支持部を形成しているが、仮空洞の周囲に位置するシリコン酸化物を支持部として用いてもよい。 In the present embodiment, to form the support portion from a portion of the etch stop layer may be a silicon oxide located around the temporary cavity as a support. この場合、異方性エッチングにより、その支持部を上方からエッチングすることになる。 In this case, by anisotropic etching, so that etching the support part from above.
【0213】 [0213]
なお、仮空洞の支持部を除去する工程では、第8の実施形態について説明した方法で、フォトレジストマスクを形成してもよい。 In the step of removing the support of the temporary cavity, in the manner described for the eighth embodiment, it may be a photoresist mask.
【0214】 [0214]
(第10の実施形態) (Tenth Embodiment)
次に、SOI基板を用いた本発明の実施形態を説明する。 Next, an embodiment of the present invention using an SOI substrate.
【0215】 [0215]
図53(a)及び(b)は、本実施形態で使用するSOI基板の平面図及び断面図である。 Figure 53 (a) and (b) are a plan view and a cross-sectional view of the SOI substrate used in the present embodiment. このSOI基板は、上部のシリコン層402と、内部のシリコン酸化物層401と、単結晶シリコン本体400とを備えている。 The SOI substrate includes an upper silicon layer 402, and the interior of the silicon oxide layer 401, and a single crystal silicon body 400.
【0216】 [0216]
上記のSOI基板に対して、図54(a)及び(b)に示すように、上部シリコン層402と内部シリコン酸化物層401とを貫通する開口部403を形成する。 For the above SOI substrate, as shown in FIG. 54 (a) and (b), a opening 403 that penetrates the upper silicon layer 402 and the inside of the silicon oxide layer 401.
【0217】 [0217]
次に、図55(a)及び(b)に示すように、SOI基板の表面にシリコン酸化物層405を形成する。 Next, as shown in FIG. 55 (a) and (b), a silicon oxide layer 405 on the surface of the SOI substrate. このシリコン酸化物層405は、CVD法や熱酸化法などの方法によって形成され得る。 The silicon oxide layer 405 may be formed by a method such as CVD method or a thermal oxidation method.
【0218】 [0218]
次に、上記の開口部403からヒドラジンを流入させ、図56(a)及び(b)に示すように、SOI基板の単結晶シリコン本体400の一部(犠牲層として機能する領域)を除去して、仮空洞406を形成する。 Next, the flow of hydrazine from the openings 403, as shown in FIG. 56 (a) and (b), removing a portion of the monocrystalline silicon body 400 of the SOI substrate (region functioning as a sacrificial layer) Te, to form a provisional cavity 406. シリコンのエッチングは、ヒドラジンの代わりにTMAHなどの他の薬剤を用いて行っても良い。 Etching of silicon, instead of the hydrazine may be performed using other agents, such as TMAH.
【0219】 [0219]
次に、図57(a)及び(b)に示すように、SOI基板の上部シリコン層402と内部シリコン酸化層401に開口部407を形成し、最終的な空洞部408を形成する。 Next, as shown in FIG. 57 (a) and (b), an opening 407 is formed in the upper silicon layer 402 and the inside of the silicon oxide layer 401 of the SOI substrate to form a final cavity 408. 開口部407の形成により、シリコン酸化物層405を支持する支持部の体積が減少するため、支持部を通じた横方向の熱の流れが抑制されることになる。 The formation of the opening 407, the volume of the support portion for supporting the silicon oxide layer 405 is reduced, so that the heat flow in the transverse direction through the support portion can be suppressed.
【0220】 [0220]
前述したように、ヒドラジンなどの薬液でシリコンをエッチングして空洞を形成すると、薬液を乾燥する際に破損が生じる可能性がある。 As described above, when forming a cavity by etching the silicon in chemical, such as hydrazine, which may damage when drying the drug solution occurs. しかし、本実施形態によれば、シリコンをエッチングして仮空洞を形成するとき、シリコン酸化物層からなる支持部を広い領域で残すことにより、強度を維持し、破損を防止する。 However, according to this embodiment, when forming the provisional cavity by etching the silicon, by leaving a support portion made of a silicon oxide layer over a wide area, while maintaining the strength, to prevent damage. そして、薬液を乾燥した後、支持部の一部をドライエッチングにより除去して、空洞を拡大するため、大きな空洞を高い歩留まりで形成することができる。 Then, after drying the drug solution, a part of the support portion is removed by dry etching, to expand the cavity, it is possible to form a large cavity at a high yield. 本実施形態でも、支持部は上方から異方的にエッチングするため、図48(b−1)及び(b−2)に示すような凹部や突起が残る場合が多い。 In the present embodiment, the supporting portion for anisotropically etched from above, FIG. 48 (b-1) and (b-2) recesses and protrusions is often remain as shown in.
【0221】 [0221]
なお、上述した本発明による電子デバイスの実施形態は、いずれも、赤外線を検知するためにボロメータを空洞の上方に配置した装置であるが、本発明の電子デバイスはこれらに限定されない。 The embodiments of an electronic device according to the present invention described above are both is a device which is arranged above the cavity bolometer to detect infrared, electronic devices of the present invention is not limited thereto. 例えば、空洞の上方にエッチングストップ層に支持される圧電体やアクチュエータなどの種々の構造体を設けた電子デバイスであっても、本発明の優れた効果を発揮することができる。 For example, even in an electronic device having a different structure, such as a piezoelectric or an actuator that is supported above the cavity etch stop layer can exhibit an excellent effect of the present invention.
【0222】 [0222]
空洞の上方に圧電体膜および圧電体に電圧を印加する電極層を設けたデバイスとしては、バルク弾性波(BAW)デバイスが知られている。 The device provided with an electrode layer for applying a voltage to the piezoelectric film and the piezoelectric over the cavity, the bulk acoustic wave (BAW) device is known. 圧電体内のバルク弾性波は、所定の周波数で共振する性質を有しており、BAWデバイスは、この性質を利用し、フィルタや高周波共振器として動作する。 Bulk acoustic wave of the piezoelectric body has a property to resonate at a predetermined frequency, BAW device, utilizing this property, operates as a filter or a high-frequency resonator. 本発明の製造方法によれば、まず、上方に圧電体膜や電極層が形成された仮空洞を形成した後、その上方に圧電体層や電極層を形成する。 According to the production method of the present invention, firstly, after forming a temporary cavity piezoelectric film and the electrode layer is formed above, to form a piezoelectric layer and an electrode layer thereabove. そして、その後に、仮空洞を拡大することができる。 Then, it is possible to subsequently, to expand the temporary cavity.
【0223】 [0223]
また、空洞の上方にアクチュエータを設けた電子デバイスとしては、アクチュエータでマイクロミラーやマイクロプリズムを駆動する光学スイッチ素子が知られている。 As the electronic device provided with actuator above the cavity, an optical switching element for driving the micro-mirror or a micro prism actuators are known. このような光学スイッチ素子においては、特定部材が可変に動作するための空洞が必要になる場合がある。 In such an optical switch device may have a cavity for a particular member operates variably needed. 本発明の製造方法によれば、上方にアクチュエータなどの少なくとも一部が形成された仮空洞を形成した後、仮空洞を拡大する。 According to the production method of the present invention, after forming a temporary cavity formed at least in part, such as the actuator upward to expand the temporary cavity.
【0224】 [0224]
【発明の効果】 【Effect of the invention】
本発明によれば、製造工程中において、空洞の天井部を支える支持部を利用し、最終的には、その支持部の少なくとも一部を除去して空洞を拡大する。 According to the present invention, during the manufacturing process, by using the support portion for supporting the ceiling of the cavity, eventually, to enlarge the cavity by removing at least a portion of the support portion. このため、製造工程途上で空洞の天井部が破壊することがなく、また、最終的に容積の大きな空洞を形成することができる。 Therefore, without a ceiling of the cavity may be broken in the production process developing, also, eventually it is possible to form a large cavity volume. こうして赤外線センサなどの空洞を有する電子デバイスを歩留まり良く製造することが可能となる。 Thus it becomes possible to high yield production of electronic devices with a cavity, such as an infrared sensor.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】(a)及び(b)は、それぞれ、第1の実施形態に係るボロメータの製造工程のうち空洞用絶縁膜を形成する工程を示す断面図及び平面図である。 [1] (a) and (b) are respectively a sectional view and a plan view showing a step of forming a cavity for the insulating film of the process of manufacturing the bolometer according to the first embodiment.
【図2】(a)及び(b)は、それぞれ、基板上にシリコン窒化物層を形成する工程を示す断面図及び平面図である。 Figure 2 (a) and (b) are respectively a sectional view and a plan view showing a step of forming a silicon nitride layer on the substrate.
【図3】(a)及び(b)は、それぞれ、空洞形成用開口を形成する工程を示すIIIa−IIIa線における断面図及び平面図である。 3 (a) and (b) are sectional view and a plan view in line IIIa-IIIa showing a step of forming an opening for the cavity formation.
【図4】(a)、(b)及び(c)は、それぞれ、仮空洞を形成する工程を示すIVa−IVa線における縦断面図、平面図及び部分横断面図である。 [4] (a), (b) and (c), respectively, longitudinal sectional view of the line IVa-IVa of a process of forming a temporary cavity, a plan view and a partial cross-sectional view.
【図5】(a)及び(b)は、それぞれ、仮空洞をいったん塞ぐ工程を示すVa−Va線における断面図及び平面図である。 5 (a) and (b) are sectional view and a plan view in line Va-Va showing a process of closing the temporary cavity once.
【図6】(a)及び(b)は、ボロメータ用抵抗体を形成する工程を示すVIa−VIa線における断面図及び平面図である。 6 (a) and (b) are a sectional view and a plan view of VIa-VIa line showing the step of forming a resistive element for the bolometer.
【図7】(a)及び(b)は、それぞれ、層間絶縁膜を形成する工程を示すVIIa−VIIa線における断面図及び平面図である。 7 (a) and (b) are sectional view and a plan view in line VIIa-VIIa showing a step of forming an interlayer insulating film.
【図8】(a)及び(b)は、それぞれ、ボロメータ用配線を形成する工程を示すVIIIa−VIIIa線における断面図及び平面図である。 8 (a) and (b) are respectively a sectional view and a plan view of VIIIa-VIIIa line showing the step of forming a bolometer wire.
【図9】(a)及び(b)は、それぞれ、パッシベーション膜を形成する工程を示すIXa−IXa線における断面図及び平面図である。 9 (a) and (b) are respectively a sectional view and a plan view of IXa-IXa line of a process of forming a passivation film.
【図10】(a)及び(b)は、それぞれ、最終空洞を形成する工程を示すXa−Xa線における断面図及び平面図である。 [10] (a) and (b) are respectively a sectional view and a plan view of Xa-Xa line showing the step of forming the final cavities.
【図11】(a)〜(d)は、第1の実施形態に対する比較例の製造方法による赤外線センサの製造工程の不具合を説明するための斜視図である。 11 (a) ~ (d) are perspective views for explaining a problem of the manufacturing process of the infrared sensor according to the manufacturing method of the comparative example of the first embodiment.
【図12】(a)〜(c)は、第1の実施形態の赤外線センサの製造工程の利点を説明するための斜視図である。 [12] (a) ~ (c) is a perspective view for explaining the advantages of the process of manufacturing the infrared sensor of the first embodiment.
【図13】(a)及び(b)は、それぞれ、第2の実施形態における最終空洞を形成する工程を示すXIIIa−XIIIa線における断面図及び平面図である。 13 (a) and (b) are respectively a sectional view and a plan view of XIIIa-XIIIa line showing a process for forming a final cavity in the second embodiment.
【図14】(a)及び(b)は、それぞれ、第3の実施形態における基板上にシリコン窒化物層を形成する工程を示す断面図及び平面図である。 [14] (a) and (b) are respectively a sectional view and a plan view showing a step of forming a silicon nitride layer on the substrate in the third embodiment.
【図15】(a)及び(b)は、それぞれ、シリコン窒化物層に開口を形成する工程を示すXVa−XVa線における断面図及び平面図である。 [15] (a) and (b) are respectively a sectional view and a plan view of XVa-XVa line showing the step of forming an opening in the silicon nitride layer.
【図16】(a)及び(b)は、それぞれ、仮空洞を形成する工程を示すXVIa−XVIa線における縦断面図及び平面図である。 [16] (a) and (b) are respectively a longitudinal sectional view and a plan view of XVIa-XVIa line showing a process for forming a temporary cavity.
【図17】(a)及び(b)は、それぞれ、仮空洞をいったん塞ぐ工程を示すXVIIa−XVIIa線における断面図及び平面図である。 17] (a) and (b) are respectively a sectional view and a plan view of XVIIa-XVIIa line showing the step of closing the temporary cavity once.
【図18】(a)及び(b)は、最終空洞を形成する工程を示すXVIIIa−XVIIIa線における断面図及び平面図である。 [18] (a) and (b) are a sectional view and a plan view of XVIIIa-XVIIIa line showing the step of forming the final cavities.
【図19】(a)及び(b)は、第4の実施形態に係る赤外線センサの断面図及び電気回路図である。 19 (a) and (b) are a sectional view and an electric circuit diagram of the infrared sensor according to a fourth embodiment.
【図20】(a)〜(e)は、第4の実施形態の電子デバイスに用いられるキャップ体の形成方法を示す断面図である。 [Figure 20] (a) ~ (e) are cross-sectional views showing a method of forming the cap member used in an electronic device of the fourth embodiment.
【図21】第4の実施形態における圧着に用いられる装置の構成を概略的に示す断面図である。 21 is a cross-sectional view schematically showing the configuration of an apparatus used for pressure bonding in the fourth embodiment.
【図22】第5の実施形態に係る赤外線エリアセンサの構成を説明するための電気回路図である。 Figure 22 is an electrical circuit diagram illustrating the structure of an infrared area sensor according to a fifth embodiment.
【図23】第5の実施形態の赤外線エリアセンサの制御方法を示すタイミングチャートである。 23 is a timing chart showing a control method of an infrared area sensor of the fifth embodiment.
【図24】第5の実施形態の赤外線センサの構造を概略的に示す断面図である。 [24] The structure of the infrared sensor of the fifth embodiment is a sectional view schematically showing.
【図25】第6の実施形態の赤外線センサの構造を概略的に示す断面図である。 [Figure 25] The structure of an infrared sensor of the sixth embodiment is a sectional view schematically showing.
【図26】第6の実施形態の変形例の赤外線センサの構造を概略的に示す断面図である。 26 is a cross-sectional view schematically showing a structure of an infrared sensor of a modification of the sixth embodiment.
【図27】第7の実施形態に係る焦電型赤外線センサの赤外線検出部の構造を示す斜視図である。 27 is a perspective view showing a structure of an infrared detector of the pyroelectric infrared sensor according to a seventh embodiment.
【図28】第7の実施形態に係る焦電型赤外線センサの赤外線検出部の断面図である。 28 is a cross-sectional view of the infrared detector of the pyroelectric infrared sensor according to a seventh embodiment.
【図29】第7の実施形態に係る焦電型赤外線センサの赤外線検出部の平面図である。 29 is a plan view of the infrared detector of the pyroelectric infrared sensor according to a seventh embodiment.
【図30】第7の実施形態の焦電型赤外線センサの制御回路を示す電気回路図である。 Figure 30 is an electrical circuit diagram showing a control circuit of the pyroelectric infrared sensor of the seventh embodiment.
【図31】(a)〜(f)は、特許文献1に開示されている従来の赤外線撮像装置用の半導体装置の製造工程を示す赤外線検出部付近の断面図である。 [Figure 31] (a) ~ (f) are cross-sectional views of the vicinity of the infrared detector showing the manufacturing process of the conventional semiconductor device for infrared imaging device disclosed in Patent Document 1.
【図32】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIIb−XXXIIb線断面図である。 [Figure 32 (a) is a plan view showing another prior art, (b) are the XXXIIb-XXXIIb line cross section.
【図33】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIIIb−XXXIIIb線断面図である。 [Figure 33 (a) is a plan view showing another prior art, (b) are the XXXIIIb-XXXIIIb line cross section.
【図34】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIVb−XXXIVb線断面図である。 [Figure 34 (a) is a plan view showing another prior art, (b) are the XXXIVb-XXXIVb line cross section.
【図35】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVb−XXXVb線断面図である。 [Figure 35 (a) is a plan view showing another prior art, (b) are the XXXVb-XXXVb line cross section.
【図36】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVIb−XXXVIb線断面図である。 [Figure 36 (a) is a plan view showing another prior art, (b) are the XXXVIb-XXXVIb line cross section.
【図37】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVIIb−XXXVIIb線断面図である。 [Figure 37 (a) is a plan view showing another prior art, (b) are the XXXVIIb-XXXVIIb line cross section.
【図38】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVIIIb−XXXVIIIb線断面図である。 [Figure 38 (a) is a plan view showing another prior art, (b) are the XXXVIIIb-XXXVIIIb line cross section.
【図39】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIXb−XXXIXb線断面図である。 [Figure 39 (a) is a plan view showing another prior art, (b) are the XXXIXb-XXXIXb line cross section.
【図40】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLb−XLb線断面図である。 [Figure 40 (a) is a plan view showing an embodiment of the 8, (b) is its XLB-XLB line cross section.
【図41】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIb−XLIb線断面図である。 [Figure 41 (a) is a plan view showing an embodiment of the 8, (b) is its XLIB-XLIB line cross section.
【図42】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIIb−XLIIb線断面図である。 [Figure 42 (a) is a plan view showing an embodiment of the 8, (b) is its XLIIb-XLIIb line cross section.
【図43】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIIIb−XLIIIb線断面図である。 [Figure 43 (a) is a plan view showing an embodiment of the 8, (b) is its XLIIIb-XLIIIb line cross section.
【図44】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIVb−XLIVb線断面図である。 [Figure 44 (a) is a plan view showing an embodiment of the 8, (b) is its XLIVb-XLIVb line cross section.
【図45】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLVb−XLVb線断面図である。 [Figure 45 (a) is a plan view showing an embodiment of the 8, (b) is its XLVb-XLVb line cross section.
【図46】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLVIb−XLVIb線断面図である。 [Figure 46 (a) is a plan view showing an embodiment of the 8, (b) is its XLVIb-XLVIb line cross section.
【図47】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLVIIb−XLVIIb線断面図である。 [Figure 47 (a) is a plan view showing an embodiment of the 8, (b) is its XLVIIb-XLVIIb line cross section.
【図48】(a)は、第8の実施形態を示す平面図であり、(b−1)及び(b−2)は、そのXLVIIIb−XLVIIIb線断面図である。 [Figure 48 (a) is a plan view showing an embodiment of the 8, (b-1) and (b-2) is its XLVIIIb-XLVIIIb line cross section.
【図49】(a)は、第9の実施形態を示す平面図であり、(b)は、そのILb−ILb線断面図である。 [Figure 49 (a) is a plan view showing an embodiment of a 9, (b) is its ILb-ILb line cross section.
【図50】(a)は、第9の実施形態を示す平面図であり、(b)は、そのLb−Vb線断面図である。 [Figure 50 (a) is a plan view showing an embodiment of a 9, (b) is its Lb-Vb line cross section.
【図51】(a)は、第9の実施形態を示す平面図であり、(b)は、そのLIb−LIb線断面図であり、(c)は、LIc−LIc線断面図である。 [Figure 51 (a) is a plan view showing an embodiment of a 9, (b), the LIb-LIb line is a sectional view, (c) is a LIc-LIc line cross section.
【図52】(a)は、第9の実施形態を示す平面図であり、(b)は、そのLIIb−LIIb線断面図であり、(c)は、LIc−LIc線断面図である。 [Figure 52 (a) is a plan view showing an embodiment of a 9, (b), the LIIb-LIIb line is a sectional view, (c) is a LIc-LIc line cross section.
【図53】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLIIIb−LIIIb線断面図である。 [Figure 53 (a) is a plan view showing a tenth embodiment of the, (b) are the LIIIb-LIIIb line cross section.
【図54】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLIVb−LIVb線断面図である。 [Figure 54 (a) is a plan view showing a tenth embodiment of the, (b) are the LIVB-LIVB line cross section.
【図55】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLVb−LVb線断面図である。 [Figure 55 (a) is a plan view showing an embodiment of the 8, (b) is its LVb-LVb line cross section.
【図56】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLVIb−LVIb線断面図である。 [Figure 56 (a) is a plan view showing a tenth embodiment of the, (b) are the LVIb-LVIb line cross section.
【図57】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLVIIb−LVIIb線断面図である。 [Figure 57 (a) is a plan view showing a tenth embodiment of the, (b) are the LVIIb-LVIIb line cross section.
【図58】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLVIIIb−LVIIIb線断面図である。 [Figure 58 (a) is a plan view showing an embodiment of the 8, (b) is its LVIIIb-LVIIIb line cross section.
【図59】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLIXb−LIXb線断面図である。 [Figure 59 (a) is a plan view showing an embodiment of the 8, (b) is its LIXb-LIXb line cross section.
【図60】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLXb−LXb線断面図である。 [Figure 60 (a) is a plan view showing an embodiment of the 8, (b) is its LXb-LXb line cross section.
【図61】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLXIb−LXIb線断面図である。 [Figure 61 (a) is a plan view showing an embodiment of the 8, (b) is its LXIb-LXIb line cross section.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 シリコン基板11 空洞形成用絶縁膜(犠牲層:下地層) 10 a silicon substrate 11 cavity formation insulating film (sacrifice layer: the base layer)
11a 側壁部(支持部材) 11a sidewall portion (support member)
11b 柱(支持部材) 11b pillar (support member)
12 シリコン窒化物層(エッチングストップ層) 12 silicon nitride layer (etching stop layer)
15 空洞形成用開口16x 仮空洞16A 最終空洞20 シリコン酸化物層(化学的気相成長膜) For 15 cavity forming an opening 16x provisional cavity 16A final cavity 20 silicon oxide layer (chemical vapor deposition film)
21 ボロメータ用抵抗体(センサ用膜) 21 for the bolometer resistor (sensor film)
24 層間絶縁膜(熱吸収膜) 24 an interlayer insulating film (heat absorbing film)
25 配線26 プラグ 25 wiring 26 plug

Claims (30)

  1. 少なくとも上面がエッチングストップ層によって覆われた空洞形成用犠牲層を用意する工程(a)と、 At least the upper surface to provide a cavity forming a sacrificial layer covered by the etching stop layer step and (a),
    前記エッチングストップ層に少なくとも1つの第1開口部を形成し、前記空洞形成用犠牲層の表面の一部を露出させる工程(b)と、 And step (b) at least one to form a first opening to expose a portion of the surface of the cavity forming a sacrificial layer on the etch stop layer,
    前記第1開口部を介して前記空洞形成用犠牲層をエッチングすることにより、前記エッチングストップ層の下方に位置する仮空洞と前記エッチングストップ層を支持する支持部とを形成する工程(c)と、 By etching the sacrificial layer for the cavity formed through said first opening, to form a support portion for supporting the etching stop layer a temporary cavity which is located below the etch stop layer and (c) ,
    前記エッチングストップ層の一部をエッチングすることにより、前記仮空洞に達する少なくとも1つの第2開口部を前記エッチングストップ層に形成し、前記仮空洞を拡大した空洞を形成する工程(d)と、 By etching a portion of said etch stop layer, the step (d) of said at least one second opening reaching the temporary cavity is formed in the etch stop layer to form a cavity to expand the temporary cavity,
    を含む電子デバイスの製造方法。 A method of manufacturing an electronic device, including a.
  2. 前記工程(d)は、前記第2開口部を介して、前記第2開口部の下方に位置する前記支持部の少なくとも一部をエッチングする工程を含む請求項1に記載を含む電子デバイスの製造方法。 Wherein step (d), through the second opening, the manufacture of electronic devices, including claim 1 including the step of etching at least a portion of said support portion located below the second opening Method.
  3. 前記工程(d)の前に、パターニングされた薄膜を含む構造体を前記エッチングストップ層上に形成する工程を行う、請求項1に記載の製造方法。 The prior steps (d), a step of forming a structure comprising a patterned thin film on the etching stop layer, the manufacturing method according to claim 1.
  4. 前記パターニングされた薄膜は、前記第2開口部が形成される領域以外の領域を覆うように形成される請求項3に記載の製造方法。 The patterned thin film manufacturing method according to claim 3, wherein the second opening is formed to cover the region other than the region to be formed.
  5. 前記工程(a)は、前記空洞形成用犠牲層の材料となる膜を基板上に堆積する工程と、 Wherein step (a) includes the steps of depositing a film made of a material of the cavity-forming sacrificial layer on a substrate,
    前記膜をパターニングすることによって、前記空洞形成用犠牲層を形成する工程と、 By patterning the film to form a sacrificial layer for the cavity formation,
    を含む、請求項1に記載の製造方法。 Including method according to claim 1.
  6. 前記空洞形成用犠牲層の上面から下面に達する貫通穴を有する空洞形成用犠牲層を形成する請求項5に記載の製造方法。 The process according to claim 5 for forming a cavity forming a sacrificial layer having a through hole reaching from the upper surface to the lower surface of the cavity forming a sacrificial layer.
  7. 前記工程(c)では、前記空洞形成用犠牲層が存在していない領域に前記支持部を形成する、請求項5または6に記載の製造方法。 In the step (c), a said cavity forming a sacrificial layer the supporting portion in a region that does not exist, the manufacturing method according to claim 5 or 6.
  8. 前記エッチングストップ層の一部を前記支持部として機能させる請求項7に記載の製造方法。 The method according to claim 7 which function portions of the etch stop layer as the supporting portion.
  9. 前記工程(c)では、前記空洞形成用犠牲層の一部を前記支持部として残存させる請求項5に記載の製造方法。 In the step (c), The method according to claim 5 to leave a portion of the cavity forming a sacrificial layer as the supporting portion.
  10. 前記工程(c)は、ウェットエッチング技術によって前記空洞形成用犠牲層をエッチングする工程を含み、 Wherein step (c) includes the step of etching the sacrificial layer for the cavity formed by wet etching technique,
    前記工程(d)は、ドライエッチング技術によって前記支持部の少なくとも一部をエッチングする工程を含む請求項2に記載の製造方法。 The step (d) The method according to claim 2 which comprises etching at least a portion of the support portion by a dry etching technique.
  11. 前記工程(a)は、前記エッチングストップ層を前記空洞形成用犠牲層上に堆積する工程を含む請求項1に記載の製造方法。 Wherein step (a), method according to claim 1 including the step of depositing said etch stop layer on the cavity-forming sacrificial layer.
  12. 前記工程(a)では、前記エッチングストップ層として機能するシリコン酸化物層と、前記空洞形成用犠牲層として機能する領域を含む単結晶シリコン基板とを備えたSOI基板を用意する請求項1に記載の製造方法。 Claim 1 of preparing said in step (a), the silicon oxide layer functioning as the etching stop layer, the SOI substrate having the single crystal silicon substrate including a region serving as a sacrificial layer for the cavity formation the method of production.
  13. 前記工程(c)を行う前に、前記第2開口部を規定するパターンを有するマスクであって、前記第1開口部の内部を露出させるマスクで前記エッチングストップ層を覆う工程を行い、 Wherein prior to performing step (c), a mask having a pattern defining said second opening, a step of the mask to expose the interior of the first opening portion covers the etch stop layer,
    前記工程(d)を行った後に前記マスクを除去する工程を行う、請求項1に記載の製造方法。 A step of removing the mask after performing the step (d), the manufacturing method according to claim 1.
  14. 前記仮空洞を形成した後、前記仮空洞を拡大する前において、 After forming the temporary cavity, before expanding the temporary cavity,
    前記エッチングストップ層の前記第1開口部を薄膜で塞ぐ工程と、 A step of closing a thin film of the first opening portion of the etch stop layer,
    前記薄膜上にセンサ用膜を形成する工程と、 Forming a sensor layer on the thin film,
    前記センサ用膜をパターニングする工程とを行う、請求項1に記載の製造方法。 Performing the step of patterning the sensor film, the manufacturing method according to claim 1.
  15. 前記薄膜は、化学的気相成長法によって堆積される請求項14に記載の製造方法。 The thin film manufacturing method according to claim 14 which is deposited by chemical vapor deposition.
  16. 前記薄膜の上に、熱吸収用絶縁膜を形成する工程を更に含み、請求項15に記載の製造方法。 On the thin film, further comprising the step of forming a heat absorbing insulating film, a manufacturing method of claim 15.
  17. 前記熱吸収用絶縁膜の上に保護用絶縁膜を形成する工程を更に含む請求項16に記載の製造方法。 The method according to claim 16, further comprising the step of forming a protective insulating film on the heat-absorbing insulating layer.
  18. 前記工程(a)は、単結晶シリコン基板の表面を局所的に酸化することによって前記シリコン基板の表面において選択された領域に二酸化シリコンを形成する工程を含み、 Wherein step (a) includes the step of forming a silicon dioxide to a selected area on the surface of the silicon substrate by locally oxidizing the surface of the monocrystalline silicon substrate,
    前記二酸化シリコンの少なくとも一部を前記空洞形成用犠牲層として用いる、請求項1に記載の製造方法。 Using at least a portion of said silicon dioxide as a sacrificial layer for the cavity forming method according to claim 1.
  19. 前記二酸化シリコンを、素子分離用絶縁膜として用いる、請求項18に記載の製造方法。 The silicon dioxide is used as the insulating film for element isolation method according to claim 18.
  20. 前記空洞形成用犠牲層は、半導体基板の表面部分である請求項1に記載の製造方法。 The cavity forming the sacrificial layer, the manufacturing method according to claim 1 which is the surface portion of the semiconductor substrate.
  21. 前記工程(c)は、 Wherein step (c),
    ドライエッチング技術により、前記第1開口部から前記空洞形成用犠牲層に凹部を形成する工程と、 The dry etching technique, forming a recess from the first opening to the sacrificial layer for the cavity formation,
    前記凹部を等方的にエッチングする工程とを含む請求項1に記載の製造方法。 The process according to claim 1 including the step of isotropically etching the recess.
  22. 前記工程(c)において、前記支持部を前記仮空洞の周囲のみに形成する、請求項1に記載の製造方法。 In the step (c), a said support portion only around the temporary cavity, the production method according to claim 1.
  23. 前記工程(c)において、前記支持部を前記仮空洞の内部に形成する、請求項1に記載の製造方法。 In the step (c), a said support portion in the interior of the temporary cavity, the production method according to claim 1.
  24. 総横断面積が1000μm 以上の前記空洞を形成する場合、各々の横断面積が10μm 以上の柱を3本以上10本の本数で前記支持部として形成する請求21に記載の製造方法。 If the total cross-sectional area to form a 1000 .mu.m 2 or more of the cavities, the manufacturing method according to claim 21 wherein each cross-sectional area of the form as the support portion in the number of three or more ten to 10 [mu] m 2 or more posts.
  25. 前記エッチングストップ層として窒化物層を形成し、前記薄膜として二酸化シリコン膜を形成する請求項14に記載の製造方法。 The method according to claim 14, wherein the nitride layer is formed as an etching stop layer, a silicon dioxide film as the thin film.
  26. 前記パターニングされた薄膜を含む構造体を外部から遮断するキャップを形成する工程を更に含む、請求項4に記載の電子デバイスの製造方法。 The patterned film further comprises a step of forming a cap for blocking structure from the outside, including a method of manufacturing an electronic device according to claim 4.
  27. 少なくとも1つの空洞を有する基板と、 A substrate having at least one cavity,
    前記空洞の上面部を形成している薄膜構造体と、 A thin film structure which forms the upper surface portion of said cavity,
    パターニングされ、前記薄膜構造体によって支持された薄膜と、 Is patterned, a thin film which is supported by said film structure,
    を備えた電子デバイスであって、 An electronic device comprising a,
    前記薄膜構造体のうち、前記パターニングされた薄膜が存在していない領域に形成された少なくとも1つのホールを更に備えており、前記ホールが前記空洞に達している電子デバイス。 Wherein one of the thin film structure, the patterned thin film further comprises at least one hole formed in a region that does not exist, the electronic device wherein the hole has reached the cavity.
  28. 前記空洞の内部において、前記ホールの真下には、前記薄膜構造体に向かって突出する凸部が形成されている請求項27に記載の電子デバイス。 Inside said cavity, beneath the hole, the electronic device according to claim 27, protrusion protruding toward the thin film structure is formed.
  29. 前記空洞の内部において、前記ホールの真下には、前記薄膜構造体から遠ざかる向きに凹部が形成されている請求項27に記載の電子デバイス。 Inside said cavity, beneath the hole, the electronic device according to claim 27, the recess in a direction away from the thin film structure is formed.
  30. 前記パターニングされた薄膜はボロメータであり、赤外線センサとして機能する請求項27に記載の電子デバイス。 The patterned film is bolometer electronic device according to claim 27 which functions as an infrared sensor.
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