JP2004047566A - Field effect transistor, its manufacturing method, and image display - Google Patents

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<P>PROBLEM TO BE SOLVED: To provide a field effect transistor which can be manufactured simply and inexpensively, obtain a large on/off ratio by attaining improvement of on-current and reduction of off-current at the same time, and to provide its manufacturing method and image display. <P>SOLUTION: The field effect transistor is composed of at least a semiconductor layer 106, a first gate electrode 108 formed via a first insulating film 107 on the side of one surface of the semiconductor layer 106, and source-drain electrodes 104 and 105. The semiconductor layer 106 is located between the source-drain electrodes 104 and 105, and has a region in thinner film thickness than that of the other region in at least a partial region facing the first gate electrode 108. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、電界効果型トランジスタ(FET)、その製造方法及び画像表示装置に関し、より詳細には、オン・オフ比が大きくスイッチング素子として有利に使用される有機系の材料を半導体層に用いた電界効果型トランジスタ、その製造方法及びその電界効果型トランジスタを用いた画像表示装置に関する。 The present invention relates to a field effect transistor (FET), its manufacturing method, and an image display device, and more particularly, using an organic material which on-off ratio is advantageously used as a large switching element to the semiconductor layer field effect transistor, an image display device using the manufacturing method and field effect transistors.
【0002】 [0002]
【従来の技術及び発明が解決しようとする課題】 A conventional technology and to be Solved by the Invention
近年、薄膜トランジスタは、液晶表示素子をはじめとする種々のデバイスにおいて広く実用化されており、表示デバイスとしてその応用が期待されている。 Recently, thin film transistor liquid crystal display have been widely put into practical use in a variety of devices including the element, its application is expected as a display device.
一般に、液晶表示素子には2種類の駆動方式がある。 Generally, the liquid crystal display device there are two kinds of driving method. 一つは、帯状の透明電極列を直行して対向させた単純マトリクス方式であり、ワープロ等の2値ディスプレイに用いられている。 One is a simple matrix system are opposed to direct a strip-shaped transparent electrode columns are used in the binary display word processor. もう一つは、画素ごとにトランジスタを用い、画素ごとにスイッチのオン、オフを行うアクティブマトリクス方式であり、カラー又は白黒の液晶表示素子に用いられており、通常、薄膜トランジスタ(TFT)で電界効果型(FET)のトランジスタが用いられる。 The other is a transistor for each pixel, an active matrix method in which switch on and off for each pixel, have been used in a liquid crystal display device of the color or black and white, usually, a field-effect thin film transistor (TFT) transistor type (FET) is used.
【0003】 [0003]
このトランジスタは、通常、Si、Ge、Ga、As、In、P等からなる無機半導体層を、真空系の蒸着装置により、高いプロセス温度によって基板上に積層し、パターン化して形成される。 This transistor is typically, Si, Ge, Ga, As, In, an inorganic semiconductor layer formed of P or the like, by a vacuum system of the evaporation apparatus, and stacked on a substrate by high process temperatures, are formed by patterning. 例えば、既に実用化に至っているa−Siの半導体層では、プラズマCVD装置により、350℃と高温で、また、近年注目を浴びている低温ポリシリコンによる半導体層では、さらに高温で形成される。 For example, in the already semiconductor layer of a-Si which is put to practical use, by a plasma CVD device, at 350 ° C. and a high temperature, and in the semiconductor layer by low-temperature polysilicon, which has gained attention in recent years, it is formed at a higher temperature. そのため、基板として用いられる材料に選択肢が少なく、主として透明基板の場合にはガラス基板が使用されてきた。 Therefore, the material to less choices used as a substrate, has a glass substrate is used in the case of largely transparent substrate.
しかし最近では、ディスプレイの使用範囲が急速に広がり、携帯情報端末としての応用が期待されており、なかでも、フレキシブルディスプレイの要求が高まっている。 Recently, however, the range of use of the display spread rapidly, portable information applications are expected as a terminal, among others, has been increasing demand for flexible display.
【0004】 [0004]
そこで、そのようなフレキシブル性を発揮させるために、無機半導体からなるTFTに代えて、有機半導体からなるTFTが、特開平1−259323号公報等で提案されている。 Therefore, in order to exhibit such flexibility, in place of the TFT of inorganic semiconductor, the TFT formed of an organic semiconductor it has been proposed in JP-A 1-259323 Patent Publication. つまり、有機TFTは、プロセス温度を、従来のシリコン半導体のプロセス温度に比べて、低温化することができるため、基板の選択幅を広げることができ、プラスチック基板を利用してフレキシブルな又は湾曲した有機薄膜トランジスタを形成することが可能になるとともに、安価な基板を使用できるようになるため、生産コストを低減することも可能となる。 That is, organic TFT, the process temperature, as compared to the process temperature of the conventional silicon semiconductor, it is possible to lower temperature, choice of substrate can be widened, and a flexible or curved by using a plastic substrate it becomes possible to form the organic thin film transistor, since it becomes possible to use an inexpensive substrate, it is possible to reduce the production cost.
【0005】 [0005]
一般に、有機半導体として使用されるポリチオフェン、ポリチエニレンビニレン等の導電性高分子は、π−共役系高分子が用いられており、シリコンやガリウム砒素等の無機系の材料にない可撓性を有している。 In general, the polythiophene to be used as organic semiconductor, a conductive polymer polythienylenevinylene etc., .pi.-conjugated and the polymer is used, the flexibility not to inorganic material such as silicon or gallium arsenide It has. また、π−共役系高分子は置換基の導入により有機溶剤に可溶な有機半導体が合成でき、スピンコート法、ディッピング法(浸漬法)等、簡便な方法で薄膜を形成することができる。 Further, .pi.-conjugated polymer can soluble organic semiconductor is synthesized in an organic solvent by the introduction of substituents, a spin coating method, dipping method (dipping method) or the like, it is possible to form a thin film by a simple method. このようなことから、これまでにπ−共役系高分子を用いた整流素子や電界効果型トランジスタが試作され、一定の特性が得られている。 For this reason, so far π- conjugated rectifying element and a field effect transistor using a polymer is trial, certain properties have been obtained.
【0006】 [0006]
これら従来のπ−共役系高分子電界効果型トランジスタ、すなわち有機電界効果型トランジスタは、図11に示すように、基板901上に、有機半導体層902が積層されており、有機半導体層902上にソース電極903、ドレイン電極904が形成されており、この有機半導体層902、ソース電極903及びドレイン電極904上にゲート絶縁膜905を介して、ゲート電極906が形成されたスタガ型構造を有する。 These conventional π- conjugated polymer field-effect transistor, namely organic field effect transistor, as shown in FIG. 11, on a substrate 901, and the organic semiconductor layer 902 are stacked, on the organic semiconductor layer 902 source electrodes 903, and drain electrode 904 are formed, the organic semiconductor layer 902, through a gate insulating film 905 on the source electrode 903 and drain electrode 904, having a staggered structure in which the gate electrode 906 is formed.
このような有機TFTは、アクティブマトリクス式液晶ディスプレイの画素駆動素子に応用するという検討がなされている。 Such organic TFT is considered that applied to the pixel driving element of an active matrix type liquid crystal display have been made. この場合、オン・オフ比が高いこと、つまりオフ電流が小さいことが、コントラスト向上や応答高速化にあたって要求される。 In this case, it higher on-off ratio, i.e. that small off-state current is required in contrast improvement and response speed. オフ電流を低減するためには、オフ時の半導体層の導電率が低いことが必要である。 In order to reduce the off current, it is necessary that the conductivity of the semiconductor layer at the time of off is low. また、オン電流に関しては、次に述べる電界効果移動度の値が重要である。 As for the on-current value of the field-effect mobility to be described below are important.
【0007】 [0007]
一般に、電界効果型トランジスタにおいて、ソース、ドレイン間に充分な電圧を印加したときに、両電極間に流れる電流I は、次式で表されることが知られている(ただしオン電流のみ考慮)。 Generally, in the field effect transistor, the source, upon application of a sufficient voltage between the drain current I D flowing between the electrodes are known to be expressed by the following equation (provided on current only consideration ).
= (W/2L)μ FEOX (V −Vth) (I) I D = (W / 2L) μ FE C OX (V G -Vth) 2 (I)
((I)式においてW:チャネル幅、L:チャネル長、μ FE :電界効果移動度、C OX :ゲート絶縁膜の単位面積当たりのキャパシタンス、V :ゲート電圧、Vth:しきい値) ((W in I) wherein: the channel width, L: channel length, mu FE: field-effect mobility, C OX: capacitance per unit area of the gate insulating film, V G: gate voltage, Vth: threshold)
【0008】 [0008]
ここで、電界効果移動度(μ FE )は、電界効果型トランジスタのオン電流とゲート電圧との関係から求められ、オン時に半導体層を流れる電流の実効的なキャリア移動度を表す。 Here, the field-effect mobility (mu FE) is determined from the relationship between the ON current and the gate voltage of the field effect transistor, representing the effective carrier mobility of the current flowing in the semiconductor layer during ON.
式(I)からわかるように、電界効果型トランジスタにおいて大きいオン電流を得るためには、(I)式における電界効果移動度(μ FE )が大きいことが必要となる。 As can be seen from formula (I), in order to obtain a large on-current in a field-effect transistor, it is necessary field-effect mobility (mu FE) greater in formula (I).
そこで、有機電界効果型トランジスタのオン電流の向上とオン・オフ比の向上のために、これまでに種々の工夫が試みられてきた。 Therefore, in order to improve the improve the on-off ratio of the ON current of the organic field effect transistors, various measures have been attempted to date.
【0009】 [0009]
例えば、特開平5−110069号公報では、π−共役系高分子を電界効果型トランジスタの半導体層として用いて、1×10 −1 cm /V・sというかなり高い電界効果移動度が得られている。 For example, Japanese Laid-5-110069 discloses using a π- conjugated polymer as the semiconductor layer of the field effect transistor, considerably higher field-effect mobility of 1 × 10 -1 cm 2 / V · s is obtained ing.
しかし、このトランジスタでは、オン電流の増加とともに、オフ電流も増加しており、結局、オン・オフ比の向上にはつながっていない。 However, in this transistor, with increasing on current, off current also increased, eventually it not led to improvement of the on-off ratio.
また、Applied Physics Letter、62巻、1794頁、1993年には、オフ電流を低減させることによって、5桁のオン・オフ比を実現した、π−共役系高分子を用いた有機電界効果型トランジスタが提案されている。 Further, Applied Physics Letter, 62 vol, 1794 pp., In 1993, by reducing the off-current was realized 5 digit on-off ratio, organic field effect transistor using a π- conjugated polymer There has been proposed.
しかし、このトランジスタの電界効果移動度は2×10 −4 cm /V・sにとどまっており、オン電流を増加するには至っていない。 However, the field effect mobility of the transistor is remained 2 × 10 -4 cm 2 / V · s, have yet to increase the on-current.
【0010】 [0010]
一方、オン電流を増加させる手法として、無機半導体層の上下を2つのゲート電極で挟み、半導体層の絶縁層との界面付近に形成される伝導チャネルを増加させる手法が知られている(例えば、特開昭53−246874号公報)。 On the other hand, as a method for increasing the ON current, the upper and lower inorganic semiconductor layer sandwiched between two gate electrodes, techniques for increasing the conduction channel formed in the vicinity of the interface between the insulating layer of the semiconductor layer has been known (for example, JP-A-53-246874 JP).
この電界効果型トランジスタは、図12に示したように、基板1001上に第1ゲート電極1002を配置し、その上に第1ゲート絶縁膜1003を介してチャネル層となる半導体層1005を配置し、その側部には半導体層1005に接続されたソース電極1006及びドレイン電極1004が配置している。 The field-effect transistor, as shown in FIG. 12, the first gate electrode 1002 is disposed on the substrate 1001, through the first gate insulating film 1003 is disposed a semiconductor layer 1005 serving as a channel layer thereon , the source electrode 1006 and drain electrode 1004 connected to the semiconductor layer 1005 is disposed on a side thereof. また、半導体層1005の上には、第2ゲート絶縁膜1007を介して第2ゲート電極1008が配置されている。 Further, on the semiconductor layer 1005, the second gate electrode 1008 through the second gate insulating film 1007 is disposed.
【0011】 [0011]
しかし、このような構成のトランジスタでも、充分なオン電流を得ることができるが、オフ電流の低減は行えず、オン・オフ比を向上させることはできない。 However, a transistor having such a structure, it is possible to obtain a sufficient ON-current, can not be performed is the amount of off, it is impossible to improve the on-off ratio. さらに、オン電流を大きくし、オン・オフ比も大きくする技術として、ゲート電極の上にキャリア密度の異なる2種類の有機半導体層を積層し、ゲート電極からの電圧印加に応じて二つの有機層の間でキャリアを移動させることによってソース・ドレイン間の電気伝導度を変化させるというものがある(特開平5−48094号公報)。 Furthermore, the on-current is increased, the on-off ratio as also greatly technique, two types of organic semiconductor layers having different carrier densities are laminated on the gate electrode, the two organic layers in accordance with the voltage applied from the gate electrode there is of changing the electrical conductivity between the source and the drain by moving the carrier between the (JP-a-5-48094).
【0012】 [0012]
しかし、このトランジスタでは、2種類の半導体層を形成するために、製造工程が非常に煩雑となるという問題がある。 However, in this transistor, in order to form two kinds of semiconductor layers, there is a problem that manufacturing process becomes very complicated.
このように、有機半導体層に用いた電界効果型トランジスタは、シンプルで簡便に製造すること、オン電流の向上とオフ電流の低減とを同時に行うことが困難であった。 Thus, the field-effect transistor using the organic semiconductor layer, simple conveniently be manufactured, it is difficult to perform the improvement of on-current and off-current reduction at the same time.
本発明は上記課題に鑑み成されたものであり、シンプルで簡便に製造することができるとともに、オン電流の向上とオフ電流の低減とを同時に実現することにより、大きなオン・オフ比を安価に得ることができる電界効果型トランジスタ、その製造方法及び画像表示装置を提供することを目的とする。 The present invention has been made in view of the above problems, it is possible to simple conveniently produced by implementing the improvement of on-current and off-current reduction at the same time, an inexpensive large on-off ratio field-effect transistor can be obtained, and to provide its manufacturing method, and an image display device.
【0013】 [0013]
【課題を解決するための手段】 In order to solve the problems]
本発明によれば、少なくとも、半導体層と、該半導体層の一表面側に第1絶縁膜を介して形成された第1ゲート電極と、ソース/ドレイン電極とから構成され、前記半導体層が、ソース/ドレイン電極間であって第1ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有する電界効果型トランジスタが提供される。 According to the present invention, at least a semiconductor layer, a first gate electrode formed via a first insulating film on the one surface side of the semiconductor layer, is composed of a source / drain electrode, the semiconductor layer, in at least a partial region facing the first gate electrode a between the source / drain electrodes, the field effect transistor having a region formed with a thin film thickness than the other region is provided.
また、本発明によれば、基板上に凸部を有する第1ゲート電極を形成し、前記凸部が配置されていない第1ゲート電極上の少なくとも一部を被覆するように第1絶縁膜を介してソース/ドレイン電極を形成し、前記ソース/ドレイン電極間であって、前記凸部が配置された第1ゲート電極上に第1絶縁膜を介して半導体層を形成することからなる電界効果型トランジスタの製造方法が提供される。 Further, according to the present invention, the first insulating film so as to form a first gate electrode having a protrusion on the substrate, covering at least a portion of the first gate electrode to which the protrusion is not disposed forming a source / drain electrode through, a between the source / drain electrode comprises forming a semiconductor layer over the first insulating film on the first gate electrode to which the protrusion is disposed a field effect type method for producing a transistor is provided.
さらに、本発明によれば、上記電界効果型トランジスタが、1画素に少なくとも1つ、表示素子のスイッチング素子として用いられてなる画像表示装置が提供される。 Furthermore, according to the present invention, the field effect transistor, at least one per pixel, the image display apparatus is provided comprising it has been used as a switching element of a display device.
【0014】 [0014]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
本発明の電界効果型トランジスタは、少なくとも半導体層と、第1絶縁膜と、第1ゲート電極と、ソース/ドレイン電極とから構成される。 Field effect transistor of the present invention is composed of at least the semiconductor layer, a first insulating film, a first gate electrode, the source / drain electrodes.
このトランジスタは、通常、基板上に形成される。 The transistor is usually formed on a substrate. 基板としては、特に限定されるものではなく、ガラス;ポリイミド、PET、PEN、PES等のプラスチック基板;シリコン、ゲルマニウム等の元素半導体;GaAs、InGaAs、ZnSe等の化合物半導体からなる基板等が挙げられる。 The substrate is not limited in particular, glass; include GaAs, InGaAs, board or the like made of a compound semiconductor of ZnSe or the like; a polyimide, PET, PEN, a plastic substrate of PES and the like; silicon, elemental semiconductors such as germanium . なかでも、トランジスタの製造工程において、寸法変化が少ないものが好ましく、基板コストを低減させる目的、完成したデバイスにフレキシビリティをもたせる目的を考慮して、プラスチック基板がより好ましい。 Among them, in the manufacturing process of the transistor preferably has dimensional change is small, the purpose of reducing the substrate cost, taking into account the purpose to have a complete flexibility to the device, a plastic substrate is more preferable.
【0015】 [0015]
半導体層は、トランジスタのチャネル領域を構成するための層であり、例えば、上記元素半導体又は化合物半導体の他、有機半導体により形成することができる。 The semiconductor layer is a layer for forming a channel region of the transistor, for example, in addition to the elemental semiconductors or compound semiconductors may be formed of an organic semiconductor. なかでも、塗布可能なa−Siや有機半導体が、簡易なプロセスで形成することができるため、好ましい。 Among them, it is possible to coatable a-Si or organic semiconductor is formed by a simple process, preferably. 有機半導体としては、特に限定されるものではなく、例えば、ペンタセン、テトラセン、アントラセン、ピレン等のアセン系材料;ポリアセン、ポリフェナントレン等のポリアセン系材料;ポリフェニレン、ポリナフタレン、ポリアントラセン等の芳香族共役ポリマー;ポリピロール、ポリチオフェン、ポリイソチアナフテン、ポリイソナフトチオフェン、ポリフラン、ポリセレノフェン、ポリテルロフェン等のヘテロ環式共役ポリマー等の単独又は組み合わせが挙げられる。 The organic semiconductor, but the present invention is not particularly limited, for example, pentacene, tetracene, anthracene, acene based materials such as pyrene; polyacene, polyacene-based material poly phenanthrene and the like; polyphenylenes, naphthalene, aromatic conjugated and poly anthracene polymers; polypyrrole, polythiophene, polyisothianaphthene, poly Lee Zona shift thiophene, polyfuran, polyselenophene, include alone or in combination, such as a heterocyclic conjugated polymers such as Poriterurofen. なお、半導体層は、上記の材料によって単層あるいは互いに異なる又は同じ材料によって2以上の積層構造として形成してもよい。 The semiconductor layer may be formed as two or more layered structure by a single layer or a different or same material by the above materials.
【0016】 [0016]
半導体層は、ソース/ドレイン電極間であって、後述する第1ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有する。 The semiconductor layer is a between the source / drain electrodes, at least in some regions, regions are formed in a thin film thickness than the other regions opposed to the first gate electrode to be described later. 半導体層は、100〜300nm程度の膜厚で形成されていることが適当であり、薄膜領域は、通常の膜厚よりも20〜80%程度薄く形成されている。 The semiconductor layer is suitable that is formed with a thickness of about 100 to 300 nm, the thin film region is formed about 20% to 80% thinner than normal thickness. 例えば、薄膜領域は、50〜150nm程度の膜厚を有していることが適当である。 For example, the thin film region, it is appropriate to have a thickness of about 50 to 150 nm. また、薄膜領域の大きさは、ゲート電極の大きさ、駆動電圧等によって適宜調整することができ、例えば、ゲート電極の全面積の50〜100%程度の面積であることが適当である。 The size of the thin film region, the size of the gate electrode can be appropriately adjusted by the driving voltage or the like, for example, is suitably an area of ​​50 to 100% of the total area of ​​the gate electrode. 薄膜領域の形状は、特に限定されるものではなく、切欠部、スリット、溝、凹部等の種々の形態の種々の形状が挙げられる。 The shape of the thin film region is not limited in particular, notch, slit, groove, it includes various shapes of various forms, such as recesses. また、薄膜領域は、1つのみ又は複数であってもよい。 Further, the thin film region may be only one or more. さらに、半導体層の表面の切欠部等による薄膜領域が形成される場合には、一表面にのみ形成されていてもよいし、両表面に形成されていてもよい。 Further, when the thin film region the notch of the surface of the semiconductor layer is formed, may be formed only on one surface, it may be formed on both surfaces. 半導体層に切欠部が複数形成される場合には、その全てが同一の形状でなくてもよい。 When the notch in the semiconductor layer is formed with a plurality may not be all of the same shape. 例えば、半導体層は、図10(a)〜(h)に示したような形状とすることができる。 For example, the semiconductor layer may be a shape shown in FIG. 10 (a) ~ (h).
【0017】 [0017]
薄膜領域を有する半導体層を形成する方法としては、後述するように、あらかじめ凸部を有するゲート電極を形成し、その上に、平坦な半導体層を形成することにより、凸部上においては薄膜領域となる半導体層を形成することができる。 As a method of forming a semiconductor layer having a thin film region, as described below, to form a gate electrode having a pre-convex portion, thereon, by forming a flat semiconductor layer, the thin film region on the convex portion it is possible to form the semiconductor layer to be the. 平坦は半導体層を形成する方法としては、半導体材料を適当な溶媒に溶解させて塗布又は印刷する方法、半導体層を、スパッタ法、蒸着法、CVD法等方法により形成し、その表面にエッチングやCMP等の研磨を施す方法等が挙げられる。 As a method for forming a flat semiconductor layer, a method of coating or printing by dissolving the semiconductor material in a suitable solvent, a semiconductor layer, a sputtering method, an evaporation method, was formed by a CVD method or the like method, etching Ya on its surface a method in which is polished in CMP and the like. また、半導体層を上記のような方法により均一な膜厚に形成した後、その表面とエッチング等により部分的に除去することにより形成することもできる。 Further, after forming a uniform film thickness by a method as described above the semiconductor layer, it can be formed by partially removing the surface thereof and etching.
【0018】 [0018]
第1絶縁膜は、通常、ゲート絶縁膜として機能する膜であるが、必ずしもこのような機能を有する膜でなくてもよく、層間絶縁膜や保護膜としての機能を有していてもよい。 The first insulating film is generally a film functioning as a gate insulating film may not necessarily be a film having such a function may have a function as an interlayer insulating film or a protective film. 第1絶縁膜としては、誘電率が高く、導電率が低いものが好ましく、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化タンタル、酸化アルミニウム、酸化チタン、ポリエチレン、ポリイミド、アクリル樹脂系およびその感光性を有する誘導体等の単層又は積層膜が挙げられる。 As the first insulating film, a high dielectric constant, those low conductivity are preferable, for example, silicon oxide, silicon nitride, silicon oxynitride, tantalum oxide, aluminum oxide, titanium oxide, polyethylene, polyimide, acrylic resin and its single-layer or stacked-layer film of derivatives having photosensitivity and the like. これらの膜は、CVD法、スパッタ法、蒸着法、ゾルゲル法、陽極酸化法の他、適当な溶媒に溶解させて塗布又は印刷により形成することができる。 These films, CVD method, a sputtering method, an evaporation method, a sol-gel method, other anodic oxidation can be formed by coating or printing is dissolved in a suitable solvent. 第1絶縁膜の膜厚は、例えば、100〜500nm程度が挙げられる。 The thickness of the first insulating film, for example, about 100 to 500 nm.
【0019】 [0019]
第1ゲート電極は、導電膜により形成されていれば、どのような材料で形成されていてもよい。 The first gate electrode, be formed by a conductive film, it may be formed of any material. 例えば、白金、金、銀、ニッケル、クロム、銅、鉄、錫、アンチモン、鉛、タンタル、インジウム、アルミニウム、亜鉛、マグネシウム、亜鉛、マグネシウム又はこれらの合金、チタン、タンタル、タングステン等の高融点金属又はこれらの合金、SnO 、InO 、ZnO、ITO等の透明導電材等、ドーピング等で導電率を向上させた無機および有機半導体、例えば、シリコン単結晶、ポリシリコン、アモルファスシリコン、ゲルマニウム、グラファイト、ポリアセチレン、ポリパラフェニレン、ポリチオフェン、ポリピロール、ポリアニリン、ポリチエニレンビニレン、ポリパラフェニレンビニレン等の単層又は積層膜が挙げられる。 For example, platinum, gold, silver, nickel, chromium, copper, iron, tin, antimony, lead, tantalum, indium, aluminum, zinc, magnesium, zinc, magnesium or alloys thereof, titanium, tantalum, refractory metals such as tungsten or an alloy, SnO 2, InO 2, ZnO, such as transparent conductive material such as ITO, inorganic and organic semiconductor with improved conductivity by doping or the like, for example, a silicon single crystal, polysilicon, amorphous silicon, germanium, graphite , polyacetylene, polyparaphenylene, polythiophene, polypyrrole, polyaniline, polythienylenevinylene, single layer or a stacked film such as polyparaphenylene vinylene and the like. これらは、スパッタ法、蒸着法、EB法等の種々の方法により形成することができる。 These are sputtering, vapor deposition, it can be formed by various methods EB method. 第1ゲート電極の膜厚は特に限定されるものではなく、例えば、50〜300nm程度が挙げられる。 The thickness of the first gate electrode is not particularly limited, for example, about 50 to 300 nm. なお、ゲート電極の形状は特に限定されるものではないが、第1ゲート電極は、通常、半導体層の薄膜領域に対向して、すなわち、半導体層の下又は上に形成されるものであるため、部分的に膜厚が異なるように形成されていてもよいし、半導体層の薄膜領域に対応して、膜厚方向に起伏を有するような形状で形成されていてもよい。 Although not intending to be shaped specifically limited gate electrode, the first gate electrode is generally opposite to the thin film region of the semiconductor layer, i.e., since they are formed below or above the semiconductor layer , to partially thickness may be formed differently, in response to the thin film region of the semiconductor layer, may be formed in a shape so as to have an undulating in the thickness direction.
【0020】 [0020]
ソース電極及びドレイン電極は、通常、半導体層に接触して、平面視においてゲート電極の両側に互いに離れて形成されている。 The source electrode and the drain electrode is usually in contact with the semiconductor layer, they are formed apart from each other on both sides of the gate electrode in plan view. これらの電極は、ゲート電極として例示されたものと同様の材料により形成することができる。 These electrodes can be formed by the same materials as those exemplified as the gate electrode. なかでも、半導体層との接触面において電気抵抗が少ないものが適当であり、ショットキー接合において障壁が低いもの、半導体層とオーミック接触できるものが好ましい。 Among them, is suitably electric resistance is small at the contact surface with the semiconductor layer, the shot those barriers in the key junction is low, it is preferable that it could come into contact semiconductor layer and the ohmic. 本発明の電界効果型トランジスタは、さらに、半導体層の第1ゲート電極が形成された側と反対側に、第2絶縁膜を介して第2ゲート電極が形成されていてもよい。 Field effect transistor of the present invention, further, on the side opposite to the first side of the gate electrode is formed of a semiconductor layer, a second gate electrode via a second insulating film may be formed.
【0021】 [0021]
この場合の第2絶縁膜は、第1絶縁膜と同様の材料により形成することができる。 The second insulating film in this case can be formed of the same material as the first insulating film. なかでも、第1絶縁膜とは異なる材質により形成されていることが好ましい。 Among them, it is preferably formed by a material different from the first insulating film. また、第1絶縁膜と第2絶縁膜とのいずれか一方が有機物、特に感光性の有機物から形成されていることが好ましい。 Further, it is preferable that either one of the first insulating film and the second insulating film is an organic substance is formed from particular light-sensitive organic material. 有機物によって形成される場合には、その膜厚は1500〜3500nm程度が適当である。 When formed by the organic material, and its suitable thickness is about 1500~3500Nm.
【0022】 [0022]
第2ゲート電極は、第1ゲート電極と同様の材料によって形成することができる。 The second gate electrode may be formed by the same material as the first gate electrode. 第2ゲート電極も、第1ゲート電極と同様に、半導体層の薄膜領域に対応した形状で形成されていてもよい。 The second gate electrode, similarly to the first gate electrode, may be formed in a shape corresponding to the thin film region of the semiconductor layer. 第2ゲート電極は、必ずしも第1ゲート電極と同じ形状、同じ投影面積で形成していなくてもよい、つまり、第2ゲート電極よりも大きく又は小さく形成されていてもよいが、同じ投影面積で形成されていることが好ましい。 The second gate electrode, necessarily the same shape as the first gate electrode, may not be formed at the same projected area, that is, may be greater or less than the second gate electrode, but the same projected area it is preferably formed. また、第2ゲート電極は、第1ゲート電極と分離・並行して、同じ側に形成されていてもよいが、第1ゲート電極が半導体層の上又は下に配置している場合には、半導体層の下又は上に配置していることが好ましく、第1ゲート電極とほぼ対向するように配置していることがより好ましい。 The second gate electrode is separated and parallel to the first gate electrode, may be formed on the same side, but when the first gate electrode is disposed above or below the semiconductor layer, preferably it is arranged below or above the semiconductor layer, and more preferably are arranged so as to be substantially opposite to the first gate electrode. この場合には、第1ゲート電極の電界と第2ゲート電極との電界とで、トランジスタのスイッチング特性をより効果的に制御できるためである。 In this case, in the electric field between the electric field and the second gate electrode of the first gate electrodes can more effectively control the switching characteristics of the transistor. ただし、第2ゲート電極は、半導体層を構成する材料の電界効果移動度(μ FE )が大きい場合には、特に形成する必要はないが、オン電流を特に増加させようとする場合には、有効である。 However, the second gate electrode, when the field-effect mobility of the material constituting the semiconductor layer (mu FE) is large, not particularly necessary to form, when it is attempted to increase the on-current in particular, It is valid.
【0023】 [0023]
なお、ゲート電極は、3つ以上、つまり、制約の許す限り追加することにより、さらにオン電流を向上させることができる。 The gate electrode includes three or more, that is, by adding as permitted constraints, it is possible to further improve the on-current. この場合のゲート電極は、半導体層の第1ゲート電極と同じ側に第1ゲート電極と分離・並行して複数個、あるいは第2ゲート電極と同じ側に第2ゲート電極と分離・並行して複数個形成してもよい。 The gate electrode of this case, the first gate electrode and the separation and parallel with a plurality or on the same side as the second gate electrode to separate and parallel with the second gate electrode, on the same side as the first gate electrode of the semiconductor layer it may be a plurality of formation.
【0024】 [0024]
このように、薄膜領域を有する半導体層に対して、薄膜領域に対向して第1ゲート電極が形成されている場合には、オフ電流を低減することができる。 Thus, the semiconductor layer having the thin film region, if the first gate electrode to face the thin film region is formed, can reduce off current. また、半導体層が、第1ゲート電極と第2ゲート電極とに挟まれるように形成されている場合には、オフ電流を低減するのみならず、オン電流を増大させることができる。 Further, the semiconductor layer, if it is formed so as to be sandwiched with the first gate electrode and the second gate electrode is not only to reduce the off current, it is possible to increase the on-current. その結果、オン・オフ比を向上させることができる。 As a result, it is possible to improve the on-off ratio.
【0025】 [0025]
つまり、ソース・ドレイン間に電圧を印加し、ゲート電極に電圧を印加することによってソース・ドレイン間にオン電流が流れるのは、半導体層の絶縁膜との界面付近に伝導チャネルが形成されるためと考えられる。 That is, a voltage is applied between the source and drain, a voltage of the on-current flows between the source and drain by applying to the gate electrode, since the conduction channel is formed near the interface between the insulating film of the semiconductor layer it is conceivable that. 一方、界面付近に伝導チャネルが形成されていなくても、ソース・ドレイン間に電圧を印加すれば、半導体層が完全な絶縁体でない限り、半導体層/絶縁膜界面付近以外の領域(バルク)を経由してわずかながらソース・ドレイン間に電流が流れる。 On the other hand, even if no conduction channel is formed in the vicinity of the interface, by applying a voltage between the source and drain, unless the semiconductor layer is perfect insulator, semiconductor layer / insulating film interface near the other regions (the bulk) slight electric current flows between the source and drain through. これがオフ電流の原因であり、半導体層全体に対してドーピングを施し、キャリア移動度を向上させて、半導体層全体の導電率を上げると、オン電流も増加するが、バルクを流れるオフの電流も増加する。 This is the cause of the off-current is subjected to doping for the entire semiconductor layer, to improve the carrier mobility, increasing the conductivity of the entire semiconductor layer, but also on current increases, the current off through the bulk To increase. したがって、半導体層のバルクを流れる電流のキャリア移動度を増加させずに、絶縁膜との界面付近を流れる電流に対してのみキャリア移動度を増加させれば、オフ電流をほとんど増加させずにオン電流を増加させることができる。 Therefore, without increasing the carrier mobility of the current flowing through the bulk of the semiconductor layer, if only to increase the carrier mobility with respect to the current flowing in the vicinity of the interface with the insulating film, on with little increase in off current current can be increased. このようなことから、オフ電流の原因である半導体層/絶縁膜界面付近以外の領域(バルク)を減少させた構造、つまり、バルクの一部を狭めた構造とすることにより、オフ電流を低減させることができる。 For this reason, the structure with reduced responsible for the off-current semiconductor layer / insulating film interface near the other regions (bulk), i.e., by a structure in which narrowed portion of the bulk, reducing the off current it can be. これに加えて、半導体層の絶縁膜との界面付近に形成される伝導チャネルを増加させることにより、オン電流を向上させると同時に、オフ電流を低減させることができる。 In addition, by increasing the conduction channel formed in the vicinity of the interface between the insulating film of the semiconductor layer, and at the same time improve on current, it is possible to reduce the off current.
【0026】 [0026]
また、本発明の電界効果型トランジスタの製造方法においては、まず、基板上に凸部を有する第1ゲート電極を形成する。 In the method of manufacturing the field effect transistor of the present invention, first, a first gate electrode having a protrusion on the substrate. 凸部を有するゲート電極は、例えば、導電材料により平坦な膜を形成し、マスクを用いて表面の一部のみをエッチングする方法、導電材料により平坦な膜を形成し、さらにその上に導電膜を積層し、上層の導電膜のみをパターニングする方法等が挙げられる。 A gate electrode having a protrusion, for example, a conductive material to form a flat film, forming a flat film by etching method, a conductive material only part of the surface using a mask, further conductive thereon It was laminated, and a method of patterning only the upper layer of the conductive film.
次いで、凸部が配置されていない第1ゲート電極上の少なくとも一部を被覆するように第1絶縁膜を介してソース/ドレイン電極を形成する。 Then, a source / drain electrode via the first insulating film so as protrusions covering at least a portion of the first gate electrode is not disposed. つまり、後に半導体層を形成する領域以外の領域上に、第1絶縁膜を介して、ソース/ドレイン電極を形成する。 That is, after the semiconductor layer to form on the region other than the region, through the first insulating film, forming a source / drain electrode. ソース/ドレイン電極は、導電材料を成膜し、所望の形状のマスクを用いてエッチングすることにより形成することができる。 Source / drain electrodes, a conductive material is deposited, can be formed by etching using a mask having a desired shape.
【0027】 [0027]
その後、ソース/ドレイン電極間であって、凸部が配置された第1ゲート電極上に第1絶縁膜を介して半導体層を形成する。 Thereafter, a between the source / drain electrode, on the first gate electrode which convex portions are arranged over the first insulating film to form a semiconductor layer. ここでの第1絶縁膜は、先の工程によって同時に形成しておくことが適当である。 Here the first insulating film, the it is appropriate to be formed simultaneously by the previous step. また、半導体層は、凸部が配置された第1ゲート電極上を含む全領域に半導体層を形成し、所望の形状のマスクを用いてエッチングすることによって形成してもよいし、所望のマスクを用いて、凸部が配置された第1ゲート電極上にのみ半導体層を形成してもよいし、マスクを用いずに、適当な溶媒に溶解した半導体材料溶液を凸部が配置された第1ゲート電極上にのみ塗布(例えば、回転塗布等)または印刷等することにより、形成してもよい。 Further, the semiconductor layer, a semiconductor layer is formed on the entire region including the first gate electrode superb which convex portions are arranged, it may be formed by etching using a mask having a desired shape, a desired mask with, may be formed a semiconductor layer only on the first gate electrode which convex portions are arranged, the without using a mask, the semiconductor material solution protrusion dissolved in a suitable solvent is placed coating only on one gate electrode (e.g., spin coating, etc.) by or printing, may be formed.
【0028】 [0028]
上記方法の後に、さらに、半導体層及びソース/ドレイン電極上に第2絶縁膜を介して第2ゲート電極を形成してもよい。 After the above process, further, a second insulating film may form a second gate electrode through the semiconductor layer and the source / drain electrode. この場合の第2絶縁膜は、第1絶縁膜とは異なる材料、好ましくは有機材料により、さらに好ましくは感光性の有機材料により、形成する。 The second insulating film in this case is a different material than the first insulating film, preferably by an organic material, more preferably an organic material of a photosensitive form. また、その上に形成する第2ゲート電極は、上述したような公知の方法により形成することができる。 The second gate electrode formed thereon can be formed by a known method as described above.
【0029】 [0029]
なお、本発明においては、電界効果型トランジスタが、同一の基板上に他の素子とともに形成される等の場合には、さらに1以上の電極が形成された基板において、この電極上に少なくとも第1絶縁膜及び第2絶縁膜を、上記と同時に形成しておき、第2絶縁膜にコンタクトホールを形成し、第2絶縁膜をマスクとして用いて第1絶縁膜、または第1絶縁膜及び電極をエッチングしてもよい。 In the present invention, a field effect transistor, if such is formed together with other elements on the same substrate, in the substrate, which is formed one or more further electrode, at least the on the electrode 1 an insulating film and a second insulating film, the a previously formed simultaneously, a contact hole is formed in the second insulating film, the first insulating film using the second insulating film as a mask, or a first insulating film and the electrode it may be etched. これは、第1絶縁膜と第2絶縁膜とが異なる材料により形成されている場合に有効である。 This is effective when the first and second insulating films are formed of different materials. 電極の形成、コンタクトホールの形成、第1絶縁膜及び/又は電極のエッチングは、それぞれ当該分野で公知の方法により、公知の条件を選択して行うことができる。 Forming an electrode, formation of the contact hole, etching of the first insulating film and / or the electrode, by methods known in the respective art, it can be performed by selecting known conditions.
【0030】 [0030]
本発明の電界効果型トランジスタは、薄膜型、円筒等の立体型のトランジスタとして形成することができるとともに、集積回路、論理回路、透過型あるいはバックライトを有する又は有しない反射型の液晶表示装置、有機発光素子等のディスプレイ等の種々のシステムに利用することができる。 Field effect transistor of the present invention, thin-film, it is possible to form a three-dimensional transistor such as a cylinder, integrated circuits, logic circuits, transmissive or or without reflective having a backlight liquid crystal display device, it can be used for various systems such as a display, such as an organic light-emitting device. 特に、表示装置の1画素に少なくとも1つ、表示素子のスイッチング素子(例えば、電界駆動型、電流駆動型スイッチング素子等)として有用である。 In particular, at least one to one pixel of the display device, a switching element of a display device (e.g., electrically-driven, the current-driven switching element or the like) are useful as.
以下に、本発明の電界効果型トランジスタ、その製造方法及び画像表示装置の実施形態を図面に基づいて説明する。 Hereinafter, field effect transistor of the present invention will be described with reference to the drawings An embodiment of the manufacturing method, and an image display device.
【0031】 [0031]
実施例1 Example 1
本発明の電界効果型トランジスタは、図1に示すように、基板101上に、半導体層106が形成され、その上に、上部ゲート絶縁膜107を介して上部ゲート電極108が形成されて構成される。 Field effect transistor of the present invention, as shown in FIG. 1, on the substrate 101, the semiconductor layer 106 is formed, on its upper gate electrode 108 through the upper gate insulating film 107 is formed is formed that.
半導体層106には、上部ゲート電極108の両側に位置するように、ソース電極104、ドレイン電極105が配置し、その間であって、上部ゲート電極108に対向する領域にチャネル領域が形成されている。 The semiconductor layer 106, so as to be positioned on both sides of the upper gate electrode 108, source electrode 104, drain electrode 105 is disposed, a therebetween, and a channel region is formed in a region opposed to the upper gate electrode 108 .
【0032】 [0032]
半導体層106は、上部ゲート電極108直下の一部において、その膜厚が薄く形成された領域を有する。 The semiconductor layer 106 can, in some directly below the upper gate electrode 108 has a region that the film thickness is thinner. すなわち、チャネル長109の一部において、チャネル領域が狭められた構造を有している。 That is, in the portion of the channel length 109, and a channel region is narrowed structure.
なお、上部ゲート絶縁膜107は、チャネル保護層をも兼ねている。 The upper gate insulating film 107 also serves as a channel protective layer.
このように、半導体層106が、上部ゲート電極108に対抗する領域の一部にチャネル領域が狭められた領域203を有することにより、オフ電流を低減させることが可能となり、オン・オフ比を向上させることができる。 Thus, the semiconductor layer 106, by having the region 203 where the channel region is narrowed to a part of the region against the upper gate electrode 108, it becomes possible to reduce the off current, improving the on-off ratio it can be.
【0033】 [0033]
実施例2 Example 2
本発明の電界効果型トランジスタは、図2(a)に示すように、基板101上に、下部ゲート電極102が配置し、その上に下部ゲート絶縁膜103を介して半導体層106が形成され、さらにその上に、上部ゲート絶縁膜107を介して上部ゲート電極108が形成されて構成される。 Field effect transistor of the present invention, as shown in FIG. 2 (a), on a substrate 101, and disposed under the gate electrode 102, the semiconductor layer 106 via the lower gate insulating film 103 is formed thereon, further thereon, configured upper gate electrode 108 is formed through the upper gate insulating film 107.
半導体層106には、上下部ゲート電極102、108の両側に位置するように、ソース電極104、ドレイン電極105が配置し、その間であって、上下部ゲート電極102、108に対向する領域にチャネル領域が形成されている。 The semiconductor layer 106, so as to be located on opposite sides of the upper and lower gate electrodes 102, 108, a source electrode 104, drain electrode 105 is disposed, a meantime, channel region opposed to the upper and lower gate electrodes 102 and 108 region is formed.
【0034】 [0034]
半導体層106は、上部ゲート電極108直下の一部において、その膜厚が薄く形成された領域を有する。 The semiconductor layer 106 can, in some directly below the upper gate electrode 108 has a region that the film thickness is thinner. すなわち、チャネル長109の一部において、チャネル領域が狭められた構造を有している。 That is, in the portion of the channel length 109, and a channel region is narrowed structure.
このトランジスタは、図2(b)に示すように、下部ゲート電極102の電圧印加により、オン電流の通り道である伝導チャネル201が、半導体層106の下部ゲート電極102に対抗する領域に形成され、その電圧によって制御される。 The transistor, as shown in FIG. 2 (b), by applying a voltage of the lower gate electrode 102, conduction channel 201 is a path of the on-current is formed in a region opposing the lower gate electrode 102 of the semiconductor layer 106, It is controlled by the voltage. また、上部ゲート電極108の電圧印加により、伝導チャネル202が、半導体層106の上部ゲート電極108に対抗する領域に形成され、その電圧によって制御される。 Further, by applying a voltage of the upper gate electrode 108, conduction channel 202 is formed in a region opposing the upper gate electrode 108 of the semiconductor layer 106, which is controlled by the voltage.
【0035】 [0035]
このように、半導体層106が、上部ゲート電極108に対抗する領域の一部にチャネル領域が狭められた領域203を有することにより、オフ電流を低減させることが可能となる。 Thus, the semiconductor layer 106, by having the region 203 where the channel region is narrowed to a part of the region against the upper gate electrode 108, it is possible to reduce the off current.
特に、有機物を半導体層に用いることによりオン電流が高く取れない電界効果型トランジスタにおいては、下部ゲート電極102及び上部ゲート電極108の信号源を同一とすることで、伝導チャネル201、202を増加させることによって、オン電流を向上させることが可能となる。 In particular, in the field effect transistor can not take high ON current by using an organic material in the semiconductor layer, by a signal source under the gate electrode 102 and the upper gate electrode 108 and the same, increasing the conduction channel 201, 202 by, it is possible to improve the on-current.
つまり、オフ電流の増加を抑えながら、オン電流を高くすることができ、結果として、オン・オフ比を向上させることが可能となる。 That is, while suppressing an increase in off current, it is possible to increase the ON current, as a result, it is possible to improve the on-off ratio.
【0036】 [0036]
実施例3 Example 3
この実施例のトランジスタは、図3に示すように、半導体層407の切欠部を下表面に配置した例を示す。 Transistor of this embodiment, as shown in FIG. 3 shows an example in which the notch portion of the semiconductor layer 407 under the surface.
このトランジスタは、図4に示したように、半導体層407を有機材料で蒸着法により形成することができる。 The transistor, as shown in FIG. 4, the semiconductor layer 407 can be formed by vapor deposition of an organic material.
まず、図4(a)に示したように、基板として0.7mm厚の透明ガラス基板401を用意し、この上に、Ti/Al/TiNをそれぞれ30/200/150nmの膜厚でスパッタリング法により形成する。 First, as shown in FIG. 4 (a), providing a 0.7mm thickness of the transparent glass substrate 401 as a substrate, thereon, sputtering Ti / Al / TiN with a thickness of respectively 30/200/150 nm It is formed by. 次いで、第1のフォトマスク(図示せず)を用いて、フォトリソグラフィー、塩素ガスを主体としたドライエッチング技術を用いて、得られた膜を所望の形状にパターニングして下部ゲート電極402を形成する。 Then, by using the first photomask (not shown), photolithography, using a dry etching technique mainly composed of chlorine gas, the lower gate electrode 402 by patterning the resulting film into a desired shape forming to. 続いて、下部ゲート電極402上に、スパッタリング法によりAlを300nmの膜厚で形成し、第2のフォトマスク(図示せず)を用いて、フォトリソグラフィー、ウェットエッチング技術により、下部ゲート電極402上に凸部403を形成する。 Subsequently, on the lower gate electrode 402, Al was formed to a thickness of 300nm by sputtering using a second photomask (not shown), photolithography, wet etching techniques, on the lower gate electrode 402 forming a convex portion 403. この際のウェットエッチングは、硫酸、硝酸、酢酸及び水の混合物をエッチング液として用い、処理条件40℃、150秒間とし、水洗を70リットル/分で45秒間行った。 Wet etching at this time, using sulfuric acid, nitric acid, mixtures of acetic acid and water as an etchant, the processing conditions 40 ° C., and 150 seconds, was performed for 45 seconds at 70 liters / minute washing. この条件での、下部ゲート電極402のAlのサイドエッチングシフト量は片側0.8μmであり、充分に使用できる状態であることを確認した。 Under these conditions, side etching shift amount of Al of the lower gate electrode 402 is one 0.8 [mu] m, it was confirmed that the state can be sufficiently used.
【0037】 [0037]
次いで、図4(b)に示すように、凸部403を有する下部ゲート電極402上に、下部ゲート絶縁膜404としてシリコン窒化膜を400nmの膜厚で、プラズマCVD法により低温成膜する。 Then, as shown in FIG. 4 (b), on the lower gate electrode 402 having a convex portion 403, a silicon nitride film with a film thickness of 400nm as a bottom gate insulating film 404, a low temperature deposited by a plasma CVD method. このときの基板温度は、200℃であった。 The substrate temperature at this time was 200 ° C..
続いて、スパッタ法を用いて、Ti/Al/Tiをそれぞれ30/150/50nmの膜厚で形成し、第3のフォトマスク(図示せず)を用いて、フォトリソグラフィー、ドライエッチング技術により、ソース電極405、ドレイン電極406を形成する。 Then, by sputtering, to form Ti / Al / Ti of a thickness of each 30 / 0.99 / 50 nm, using a third photomask (not shown), photolithography, dry etching, a source electrode 405, the drain electrode 406.
【0038】 [0038]
次に、図4(c)に示すように、ステンレス製の厚さ0.7mmのシャドウマスク501を用いて、有機物質として、暗所にて昇華精製を施したペンタセン20mgを、2〜4×10 −6 Torrの圧力下で、蒸着基板から5cm離した昇華金属用のタングステンボートから、抵抗加熱により蒸着するマスク蒸着により成膜し、表面が平坦化した半導体層407を形成する。 Next, as shown in FIG. 4 (c), using a shadow mask 501 made of stainless steel having a thickness of 0.7 mm, as organic substances, pentacene 20mg subjected to sublimation purification in the dark, 2 to 4 × 10 -6 Torr at a pressure of from a tungsten boat for sublimation metal away 5cm from the deposition substrate, formed by mask deposition to deposit by resistance heating, the surface to form a semiconductor layer 407 is planarized. 半導体層407は、最も厚膜の領域で膜厚300nm、最も薄膜の領域で膜厚80nmである。 The semiconductor layer 407, the most thick region with a film thickness 300nm, and the film thickness 80nm at most thin areas.
【0039】 [0039]
なお、この際、半導体層を形成する部位のみに開口を有するシャドウマスクを用いると図4(e)に示すように、得られた半導体層409は表面が平坦化しない。 At this time, as shown in FIG. 4 when using a shadow mask (e) having an opening only in the region for forming the semiconductor layer, the obtained semiconductor layer 409 is the surface not flattened. そこで、図5に示したように、半導体層を形成したい部位に開口503を有するとともに、その開口503内にスリット504が形成されたシャドウマスク501を用いることにより、図4(c)に示したように、半導体層407が平坦化する。 Therefore, as shown in FIG. 5, which has an opening 503 in the region to be formed the semiconductor layer, using a shadow mask 501 in which the slit 504 is formed in the opening 503, shown in FIG. 4 (c) as described above, the semiconductor layer 407 is planarized. シャドウマスク501は、得ようとする半導体層407の形状に応じて、スリット504の幅、本数、スリット間の隙間502を適宜変更することで、半導体層407を平坦化することができる。 Shadow mask 501, depending on the shape of the semiconductor layer 407 to be obtained, the width of the slit 504, the number, by changing the gap 502 between the slits can be appropriately planarized semiconductor layer 407.
【0040】 [0040]
次に、図4(d)に示すように、チャネル保護層を兼ねる上部ゲート絶縁膜408として、ポリビニルフェノール樹脂をスピンコートして、膜厚1μmで形成した。 Next, as shown in FIG. 4 (d), as the upper gate insulating film 408 serving as a channel protective layer, a polyvinyl phenol resin was spin-coated to form a film thickness of 1 [mu] m. なお、成膜は、半導体層407の酸化を防止するために、暗所にて、窒素雰囲気下で行った。 The deposition, in order to prevent oxidation of the semiconductor layer 407, in the dark, were carried out under an atmosphere of nitrogen.
その後、凸部403を有する下部ゲート電極402に信号入力するため、ソース電極405、ドレイン電極406に信号入出力させるため、それらの上に存在する下部ゲート絶縁膜404及び/又は上部ゲート絶縁膜408を除去するため、第4のフォトマスク(図示せず)を用いて、パターニングを行った。 Thereafter, in order to signal input to the lower gate electrode 402 having a convex portion 403, the source electrode 405, in order to signal input and output to the drain electrode 406, the lower gate insulating present on their membranes 404 and / or the upper gate insulating film 408 to remove, by using a fourth photomask (not shown), it was patterned.
【0041】 [0041]
最後に、図3に示すように、上部ゲート絶縁膜408上に、Ti/Al/Tiをそれぞれ30/150/50nmの膜厚でスパッタ法にて成膜し、第5のフォトマスク(図示せず)にて塩素ガスを主体としたドライエッチング技術を用いて、上部ゲート電極409を形成した。 Finally, as shown in FIG. 3, on the upper gate insulating film 408 was formed by sputtering Ti / Al / Ti of a thickness of each 30 / 0.99 / 50 nm, a fifth photomask (shown not) using dry etching technique mainly composed of chlorine gas at, to form the upper gate electrode 409. 上部ゲート電極409は、第1のフォトマスクと同一形状のパターンを用いた。 Upper gate electrode 409, using the pattern of the first photomask and the same shape. また、下部ゲート電極402と上部ゲート電極409とに同一の信号が入力できるように設計した。 It was also designed so that the same signal to the lower gate electrode 402 and the upper gate electrode 409 can be entered.
このように形成された薄膜トランジスタは、図12に示したような、従来のダブルゲート型の薄膜トランジスタと比較した場合、同じ大きさのチャネル幅(W)、チャネル長(L)においてオフ電流が3桁低下し、オン電流は減少しなかったため、オン・オフ比で3桁向上させることができる。 The thus formed thin film transistor, as shown in FIG. 12, when compared to the conventional double gate thin film transistor, the same size of the channel width (W), the off-state current in the channel length (L) three-digit reduced, the on-current because did not decrease, thereby improving 3-digit on-off ratio.
【0042】 [0042]
実施例4 Example 4
この実施例のトランジスタは、図6に示すように、半導体層407の切欠部を下表面に配置した例を示す。 Transistor of this embodiment, as shown in FIG. 6 shows an example in which the notch portion of the semiconductor layer 407 under the surface.
このトランジスタは、図7に示したように、半導体層407を有機材料でスピンコート法により形成することができる。 The transistor, as shown in FIG. 7 can be formed by spin coating a semiconductor layer 407 of an organic material.
まず、実施例3での図4(a)及び図4(b)と同様の方法により、基板401上に凸部403を有する下部ゲート電極402、下部ゲート絶縁膜404、ソース電極405及びドレイン電極406を形成する。 First, FIGS. 4 (a) and 4 (b) In the same manner as in Example 3, the lower gate electrode 402 having a protrusion 403 on the substrate 401, the lower gate insulating film 404, source electrode 405 and drain electrode 406 to form.
【0043】 [0043]
次いで、図7(a)に示すように、得られた基板401上に、有機半導体材料として暗所で昇華精製したペンタセンを用い、これを1,2,4−トリクロロベンゼンに40wt%の濃度で溶解した溶液を、スピンコート法にて塗布し、真空下、ホットプレートにて残留溶媒を蒸発させて、最も厚膜の領域で膜厚300nm、最も薄膜の領域で膜厚70nmの半導体層601を形成する。 Then, as shown in FIG. 7 (a), on a substrate 401 obtained, using a pentacene purified by sublimation in the dark as the organic semiconductor material, which at a concentration of 40 wt% 1,2,4-trichlorobenzene dissolved solution was applied by spin coating under vacuum to evaporate the residual solvent on a hot plate, the most thick region with a film thickness 300nm, and a semiconductor layer 601 having a thickness 70nm at most thin region Form.
次に、図7(b)に示すように、半導体層601上に、第4のフォトマスク(図示せず)を用い、フォトリソグラフィー技術を用いて膜厚1.5μmのレジストパターン602を形成する。 Next, as shown in FIG. 7 (b), on the semiconductor layer 601, using a fourth photomask (not shown), to form a resist pattern 602 having a film thickness of 1.5μm by using a photolithography technique .
【0044】 [0044]
続いて、図7(c)に示すように、レジストパターン602をマスクとして用いて、1,2,4−トリクロロベンゼンとベンゼンとの1:1の混合溶液で、ウェットエッチングを行い、半導体層601をエッチングする。 Subsequently, as shown in FIG. 7 (c), using the resist pattern 602 as a mask, the first and 1,2,4-trichlorobenzene and benzene in a mixed solution of 1, by wet etching, the semiconductor layer 601 It is etched. このときのサイドエッチングシフト量は片側2.5μmである。 Side etching shift amount at this time is one-sided 2.5 [mu] m. その後、レジストパターン602をレジスト剥離液にて除去する。 Thereafter, the resist pattern is removed 602 in the resist stripping solution. このとき、レジストパターン602と半導体層601との界面状態は、トランジスタの特性に影響を与えるため、できるだけ半導体層601に影響がないようにフォトリソグラフィー工程からエッチング工程までを短時間で処理するとともに、レジストパターン602が残存しないようにする。 In this case, the interface state between the resist pattern 602 and the semiconductor layer 601, to affect the characteristics of the transistor, as well as processing in a short time to an etching process from a photolithography process so as not to affect the possible semiconductor layer 601, resist pattern 602 is prevented from remaining.
【0045】 [0045]
次に、図7(d)に示すように、実施例3と同様に、チャネル保護層を兼ねる上部ゲート絶縁膜408を形成し、実施例3と同様に、上部ゲート電極604を形成した。 Next, as shown in FIG. 7 (d), in the same manner as in Example 3, to form the upper gate insulating film 408 serving as a channel protective layer, in the same manner as in Example 3, to form the upper gate electrode 604.
このように形成された薄膜トランジスタは、図12に示したような、従来のダブルゲート型の薄膜トランジスタと比較した場合、同じ大きさのチャネル幅(W)、チャネル長(L)においてオフ電流が2桁低下し、オン電流は減少しなかったため、オン・オフ比で2桁向上させることができる。 The thus formed thin film transistor, as shown in FIG. 12, when compared to the conventional double gate thin film transistor, the same size of the channel width (W), the off-state current in the channel length (L) is two orders of magnitude reduced, the on-current because did not decrease, it is possible to improve two digits on-off ratio.
【0046】 [0046]
実施例5 Example 5
この実施例では、電界効果型トランジスタをアクティブマトリクス型の液晶表示装置の駆動トランジスタとして形成した例を示す。 In this embodiment, an example of forming a field effect transistor as the driving transistor of an active matrix type liquid crystal display device.
液晶表示装置は、図8(a)〜(c)に示すように、ゲート端子701に接続されたゲート信号線706が互いに平行に複数本配置し、ゲート信号線706間にCS端子703に接続されたCS信号線705が互いに平行に複数本配置している。 The liquid crystal display device, as shown in FIG. 8 (a) ~ (c), the gate signal line 706 connected to the gate terminal 701 is parallel to a plurality of each other, connected to the CS terminal 703 between the gate signal line 706 by CS signal line 705 is parallel to a plurality of each other. ゲート信号線706と交差するように、ソース端子702に接続されたソース線707が互いに平行に複数本配置している。 So as to cross the gate signal line 706, a source line 707 connected to the source terminal 702 is parallel to a plurality of each other. また、ゲート信号線706とソース線707との交点には、実施例3に示す電界効果型トランジスタと同様の電界効果型トランジスタ704が配置しており、ゲート信号線706とソース線707とで囲まれる領域には、この電界効果型トランジスタと接続される画素電極810が配置している。 Further, the intersection of the gate signal line 706 and the source line 707, have been arranged field effect transistor 704 similar to the field effect transistor shown in Example 3, surrounded by the gate signal line 706 and source line 707 the region, the pixel electrode 810 is arranged to be connected to the field effect transistor.
【0047】 [0047]
画素電極810は、電界効果型トランジスタ704のドレイン電極806とコンタクトホール811と通して接続されており、下部ゲート電極802及び上部ゲート電極809はゲート信号線706に、ソース電極805はソース線707にそれぞれ接続されている。 Pixel electrode 810 is connected through the drain electrode 806 and the contact hole 811 of the field effect transistor 704, the lower gate electrode 802 and the upper gate electrode 809 to the gate signal line 706, the source electrode 805 to the source line 707 They are respectively connected.
このような液晶表示装置は、以下の方法により作製することができる。 The liquid crystal display device can be fabricated in the following manner.
【0048】 [0048]
まず、図9(a)〜図9(f)に示すように、実施例3での図4(a)及び図4(b)と同様の方法により、基板801上に凸部803を有する下部ゲート電極802、下部ゲート絶縁膜804、ソース電極805及びドレイン電極806を形成する。 First, as shown in FIG. 9 (a) ~ FIG 9 (f), the 4 (a) and the same method as FIG. 4 (b) in Example 3, lower part having a convex portion 803 on the substrate 801 gate electrode 802, the lower gate insulating film 804, a source electrode 805 and drain electrode 806. なお、下部ゲート電極802の形成と同時に、基板801上に、ゲート信号線706、ゲート端子701、CS信号線705、CS端子703を形成する。 Incidentally, simultaneously with the formation of the lower gate electrode 802 on the substrate 801, the gate signal line 706, a gate terminal 701, CS signal line 705, CS terminal 703. また、ソース電極805及びドレイン電極806と同時に、ソース端子702及びソース線707を形成する。 Further, simultaneously with the source electrode 805 and drain electrode 806, a source terminal 702 and the source line 707.
【0049】 [0049]
次いで、図9(g)に示すように、得られた基板801上に、光照射によりパターン形成可能なアクリル系のポジ型の感光性樹脂膜をスピンコートし、第四のフォトマスクにて露光、現像することでパターニングを行い、チャネル保護層を兼ねる上部ゲート絶縁膜808を形成する。 Then, as shown in FIG. 9 (g), on the substrate 801 thus obtained, a photosensitive resin layer of positive type patternable acrylic was spin-coated by light irradiation, exposure at a fourth photomask and patterned by development to form an upper gate insulating film 808 serving as a channel protective layer. なお、パターニングの際の現像液としては本実施例においては、10%に水で希釈したTMAHを使用した。 In the present embodiment, as the developer for the patterning, using TMAH diluted with water to 10%. その後、ドレイン電極806上の上部ゲート絶縁膜808に、コンタクトホール811を形成するとともに、図9(h)に示すように、ゲート端子701、ソース端子702及びCS端子703上にもコンタクトホールを形成する。 Thereafter, the upper gate insulating film 808 on the drain electrode 806, formed with a contact hole 811, as shown in FIG. 9 (h), the gate terminal 701, the contact hole is also on the source terminal 702 and the CS terminal 703 to.
続いて、上部ゲート絶縁膜808の感光性樹脂膜を架橋させるために、85℃のベーク炉にて200秒間熱処理を行って、膜厚2μmとした。 Subsequently, in order to crosslink the photosensitive resin layer of the upper gate insulating film 808 by performing a 200 seconds heat treatment at baking oven of 85 ° C., and a film thickness of 2 [mu] m.
【0050】 [0050]
次いで、図9(i)に示すように、ゲート端子701、ソース端子702及びCS端子703上の下部ゲート絶縁膜804を除去するために、パターン形成した上部ゲート絶縁膜808をマスクパターンとして用いてドライエッチングを行った。 Then, as shown in FIG. 9 (i), the gate terminal 701, in order to remove the lower gate insulating film 804 on the source terminal 702 and the CS terminal 703, using the upper gate insulating film 808 which is patterned as a mask pattern the dry etching was performed. ドライエッチングの条件は、有機物による半導体層807にダメージを与えないように、RIE(反応性イオンエッチング)モードで電力を2.4kW、圧力を300mToor、エッチングガスをCF イオン(330sccm)、O (170sccm)、GAP距離を130mm、温度を60℃に設定して行った。 Conditions of the dry etching, so as not to damage the semiconductor layer 807 by an organic substance, RIE 2.4 kW power at (reactive ion etching) mode, 300MToor pressure, an etching gas CF 4 ion (330 sccm), O 2 (170 sccm), was performed by setting the GAP distance 130 mm, the temperature at 60 ° C..
【0051】 [0051]
最後に、図8(b)及び図9(i)に示すように、ITO膜を形成し、パターニングすることにより、上部ゲート電極809、画素電極810を形成するとともに、ゲート端子701、ソース端子702及びCS端子703に接続するゲート信号線706、ソース線707及びCS信号線705を形成することができる。 Finally, as shown in FIG. 8 (b) and FIG. 9 (i), ITO film is formed, by patterning, the upper gate electrode 809, thereby forming a pixel electrode 810, the gate terminal 701, source terminal 702 and the gate signal line 706 to be connected to the CS terminal 703, it is possible to form the source line 707 and the CS signal line 705.
なお、この実施例においても、上部ゲート電極809は、下部ゲート電極802と同一の形状にパターニングした。 Also in this embodiment, the upper gate electrode 809 was patterned in the same shape as the lower gate electrode 802.
【0052】 [0052]
以上の方法により作成した電界効果型トランジスタ704が形成された基板801と、対向基板とに配向膜を形成した。 A substrate 801 field effect transistor 704 is formed that was created by the above method, an alignment film was formed on the counter substrate. そして、両基板に大きさ3μmのプラスチックビーズを散布し、両基板を熱硬化性樹脂によって貼り合わせ、その間の空隙に液晶を注入し、UV硬化樹脂にて封止し、液晶表示装置を作成した。 Then, sprayed plastic beads of size 3μm in both substrates, the two substrates bonded by a thermosetting resin, liquid crystal is injected therebetween gaps, sealed with UV curable resin to prepare a liquid crystal display device . なお、対向基板としては、0.7mm厚の透明ガラス基板上に、スパッタリング法により透明電極としてITO膜を100nmの膜厚で形成した。 As the counter substrate, the 0.7mm thick transparent glass substrate, an ITO film was formed to a thickness of 100nm as a transparent electrode by a sputtering method. また、共通電極への電極接続には、カーボンペーストを用い、白黒表示のみとした。 Further, the electrode connection to the common electrode, a carbon paste was a black and white display only. 正方形の画素を3画素に分割し、赤、青、緑の色で区切られた対向基板を用いてフルカラー表示としてもよい。 Dividing the square pixel to three pixels, red, blue, full color display may be using counter substrate separated by green color.
【0053】 [0053]
なお、この実施例では、透過型の液晶表示装置を作製しているが、反射型の液晶表示装置にも適用することができる。 In this embodiment, although manufacturing a transmissive type liquid crystal display device can be applied to a reflective liquid crystal display device. その場合、画素電極に用いた透明電極の代わりにアルミニウムのような反射材料を用いることにより、コンタクトホール811を加工せずに、ドレイン電極806を画素電極を兼ねるようにパターニングして利用することができる。 In that case, by using a reflective material such as aluminum in place of the transparent electrodes used for the pixel electrode, without processing the contact hole 811, the drain electrode 806 can be utilized by patterning so as to serve as the pixel electrode it can. これにより、製造工程が簡略化されるとともに、フレキシブルなプラスチック基板上に成膜温度を下げてゲート絶縁膜を形成することができ、有利である。 Thus, the manufacturing process can be simplified, lowering the deposition temperature it is possible to form a gate insulating film on a flexible plastic substrate is advantageous.
【0054】 [0054]
このように作製された電界効果型トランジスタを用いた液晶表示装置は、図11又は図12に示すような従来の電界効果型トランジスタを用いた液晶表示装置と比べ、同一のトランジスタのサイズにおけるオフ電流を低することができ、その結果、オン・オフ比を向上させることができるため、開口率及びコントラストが高く、階調表示に優れた、高速応答の液晶表示装置を得ることができる。 Such liquid crystal display device using the produced field-effect transistor is compared with the liquid crystal display device using a conventional field effect transistor shown in FIG. 11 or FIG. 12, the off current in the size of the same transistor the can be low, as a result, it is possible to improve the on-off ratio, the aperture ratio and high contrast, excellent gradation display, it is possible to obtain a liquid crystal display device of high-speed response.
また、従来の電界効果型トランジスタと比較して、製造工程がシンプルであるため、歩留りがよく、高機能を有する電界効果型トランジスタを提供することができる。 Further, as compared with the conventional field effect transistor, because the manufacturing process is simple, it can yield good to provide a field effect transistor having a high function.
【0055】 [0055]
【発明の効果】 【Effect of the invention】
本発明によれば、半導体層が、ソース/ドレイン電極間であって第1ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有するため、オフ電流の原因である半導体層/絶縁膜界面付近以外の領域(バルク)を減少させることにより、オフ電流を低減させることができる。 According to the present invention, the semiconductor layer, since at least in some regions, regions are formed in a thin film thickness than the other regions opposed to the first gate electrode a between the source / drain electrodes, off by reducing the cause and which semiconductor layer / insulating film interface near the other regions of the current (bulk), it is possible to reduce the off current. これによって、オン・オフ比を向上した、高性能及び高品質の電界効果型トランジスタを得ることができる。 Thus, with improved on-off ratio can be obtained a field-effect transistor of high performance and high quality.
また、さらに第2絶縁膜と第2ゲート電極を備える場合には、半導体層の絶縁膜との界面付近に形成される伝導チャネルを増加させることができ、さらにオン電流を向上させると同時に、オフ電流を低減させることができ、よりオン・オフ比を向上させることが可能となる。 Also, further in the case where a second insulating film and the second gate electrode may be increased conduction channel formed in the vicinity of the interface between the insulating film of the semiconductor layer, and at the same time further enhancing the ON current, OFF it is possible to reduce the current, it is possible to further improve the on-off ratio.
【0056】 [0056]
さらに、半導体層が有機材料により形成されていることにより、フレキシブル性や湾曲性を有した電界効果型トランジスタを提供することが可能となる。 Further, since the semiconductor layer is formed of an organic material, it is possible to provide a field effect transistor having a flexibility and bendability.
しかも、本発明の電界効果型トランジスタの製造方法によれば、高性能かつ高品質のトランジスタを、簡便な製造プロセスにより実現できるため、製造コストの低減を図ることができ、安価なトランジスタを提供することが可能となる。 Moreover, according to the manufacturing method of the field effect transistor of the present invention, a high-performance and high-quality transistors, can be realized by a simple manufacturing process, it is possible to reduce the manufacturing cost, to provide an inexpensive transistor it becomes possible.
また、このようなトランジスタを画像表示装置に適用することにより、オン・オフ比が向上し、開口率及びコントラストが高く、階調表示に優れた、高速応答の表示装置を得ることが可能となる。 Further, by applying such a transistor in an image display device, it improved on-off ratio, the aperture ratio and high contrast, excellent gradation display, it is possible to obtain a display device of high-speed response .
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の電界効果型トランジスタの一実施の形態を示す要部の概略断面図である。 1 is a schematic sectional view of a main portion showing an embodiment of a field effect transistor of the present invention.
【図2】本発明の電界効果型トランジスタの別の実施の形態を示す要部の概略断面図である。 2 is a schematic sectional view of a main portion showing another embodiment of a field effect transistor of the present invention.
【図3】本発明の電界効果型トランジスタのさらに別の実施の形態を示す要部の概略断面図である。 3 is a schematic cross-sectional view of a main part showing still another embodiment of a field effect transistor of the present invention.
【図4】図3の電界効果型トランジスタの製造方法を説明するための要部の概略断面工程図である。 4 is a schematic cross-sectional process view of essential parts for explaining the method of manufacturing the field effect transistor of FIG.
【図5】本発明の電界効果型トランジスタの製造方法で使用するシャドーマスクの平面図である。 5 is a plan view of a shadow mask used in the method of manufacturing a field effect transistor of the present invention.
【図6】本発明の電界効果型トランジスタのさらに別の実施の形態を示す要部の概略断面図である。 6 is a schematic cross-sectional view of a main part showing still another embodiment of a field effect transistor of the present invention.
【図7】図6の電界効果型トランジスタの製造方法を説明するための要部の概略断面工程図である。 7 is a schematic cross-sectional process view of essential parts for explaining the method of manufacturing the field effect transistor of FIG.
【図8】本発明の電界効果型トランジスタを利用した画像表示装置の要部の概略平面図及び断面図である。 8 is a schematic plan view and a cross-sectional view of a main part of an image display device using the field effect transistor of the present invention.
【図9】図8の画像表示装置製造方法を説明するための要部の概略断面工程図である。 9 is a schematic cross-sectional process views of essential parts for explaining an image display apparatus manufacturing method of FIG.
【図10】本発明の電界効果型トランジスタの半導体層の形状を説明するための要部の概略断面図である。 10 is a schematic cross-sectional view of a main part for describing the shape of the semiconductor layer of the field effect transistor of the present invention.
【図11】従来の電界効果型トランジスタの素子構造を示す概略断面図である。 11 is a schematic sectional view showing an element structure of a conventional field effect transistor.
【図12】従来の別の電界効果型トランジスタの素子構造を示す概略断面図である。 12 is a schematic sectional view showing the device structure of another conventional field-effect transistor.
【符号の説明】 DESCRIPTION OF SYMBOLS
101、401、801 基板102、402、802 下部ゲート電極103、404、804 下部ゲート絶縁膜104、405、805 ソース電極105、406、806 ドレイン電極106、407、409、601、807 半導体層107、408、808 上部ゲート絶縁膜108、409、604、809 上部ゲート電極109 チャネル長201、202 伝導チャネル203 チャネル領域が狭められた領域403、803 凸部409、604、809 上部ゲート電極501 シャドウマスク502 隙間503 開口504 スリット602 レジストパターン701 ゲート端子702 ソース端子703 CS端子704 電界効果型トランジスタ705 CS信号線706 ゲート信号線707 ソース線810 画素電極811 コンタ 101,401,801 substrate 102,402,802 lower gate electrode 103,404,804 lower gate insulating film 104,405,805 source electrode 105,406,806 drain electrode 106,407,409,601,807 semiconductor layer 107, 408,808 upper gate insulating film 108,409,604,809 upper gate electrode 109 channel length 201, 202 conduction channel 203 region where a channel region is narrowed 403,803 protrusions 409,604,809 upper gate electrode 501 shadow mask 502 gap 503 opening 504 slit 602 resist pattern 701 gate terminal 702 source pin 703 CS terminal 704 field-effect transistor 705 CS signal line 706 the gate signal line 707 the source line 810 pixel electrode 811 Conta トホール Tohoru

Claims (12)

  1. 少なくとも、半導体層と、該半導体層の一表面側に第1絶縁膜を介して形成された第1ゲート電極と、ソース/ドレイン電極とから構成され、 At least a semiconductor layer, a first gate electrode formed via a first insulating film on the one surface side of the semiconductor layer, is composed of a source / drain electrode,
    前記半導体層が、ソース/ドレイン電極間であって第1ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有することを特徴とする電界効果型トランジスタ。 The semiconductor layer, a source / a drain electrode at least part of a region opposed to the first gate electrode, a field effect type, characterized in that it has a region formed with a thin film thickness than other regions transistor.
  2. 半導体層が、第1ゲート電極と対向する面に切欠部を有することにより、他の領域よりも薄い膜厚で形成された領域を有する請求項1に記載のトランジスタ。 Semiconductor layer, by having a notch on a surface facing the first gate electrode, the transistor according to claim 1 having a region formed with a thin film thickness than the other regions.
  3. 半導体層が、有機材料により形成されてなる請求項1又は2のいずれか1つに記載のトランジスタ。 Transistor according to the semiconductor layer, any one of claims 1 or 2 formed by forming an organic material.
  4. さらに、半導体層の第1ゲート電極が形成された側と反対側に、第2絶縁膜を介して第2ゲート電極が形成されてなる請求項1に記載のトランジスタ。 Furthermore, on the side opposite to the first side of the gate electrode is formed of a semiconductor layer, a transistor of claim 1 in which the second gate electrode via a second insulating film is formed.
  5. 第1絶縁膜と第2絶縁膜とが異なる材料により形成されてなる請求項4に記載のトランジスタ。 The transistor of claim 4 in which the first insulating film and the second insulating film is formed of different materials.
  6. 少なくとも第1絶縁膜又は第2絶縁膜が有機物からなる請求項4に記載のトランジスタ。 At least transistor according to claim 4 in which the first insulating film or the second insulating film is made of organic material.
  7. 少なくとも第1絶縁膜又は第2絶縁膜が感光性材料からなる請求項4に記載のトランジスタ。 At least transistor according to claim 4 in which the first insulating film or the second insulating film is made of a photosensitive material.
  8. 基板上に凸部を有する第1ゲート電極を形成し、前記凸部が配置されていない第1ゲート電極上の少なくとも一部を被覆するように第1絶縁膜を介してソース/ドレイン電極を形成し、前記ソース/ドレイン電極間であって、前記凸部が配置された第1ゲート電極上に第1絶縁膜を介して半導体層を形成することからなる電界効果型トランジスタの製造方法。 Forming a first gate electrode having a protrusion on a substrate, forming a source / drain electrode via the first insulating film so as to cover at least a portion of the first gate electrode to which the protrusion is not disposed and, wherein a between the source / drain electrode, the manufacturing method of the first field-effect transistor comprises forming a semiconductor layer via an insulating film on the first gate electrode to which the protrusion is arranged.
  9. さらに、半導体層及びソース/ドレイン電極上に第2絶縁膜を介して第2ゲート電極を形成する請求項8に記載の方法。 Furthermore, the method according to claim 8 to form the second gate electrode via a second insulating film on the semiconductor layer and the source / drain electrode.
  10. 第1又は第2絶縁膜を、回転塗布法によって形成することからなる請求項9に記載の方法。 The method of claim 9 which comprises the first or the second insulating film is formed by spin coating.
  11. さらに、基板上に1以上の電極を形成し、該電極上に少なくとも第1絶縁膜及び第2絶縁膜を形成し、該第2絶縁膜にコンタクトホールを形成し、該第2絶縁膜をマスクとして用いて第1絶縁膜、または第1絶縁膜及び電極をエッチングする請求項9に記載の方法。 Furthermore, form one or more electrodes on the substrate, forming at least a first insulating film and a second insulating film on the electrode, a contact hole is formed in the second insulating film, masking the second insulating film the first insulating film or method according to claim 9, the first insulating film and the electrode are etched by using as.
  12. 請求項1〜7のいずれか1つに記載された電界効果型トランジスタが、1画素に少なくとも1つ、表示素子のスイッチング素子として用いられてなる画像表示装置。 Field effect transistor as claimed in any one of claims 1 to 7, at least one per pixel, the image display device having been used as a switching element of a display device.
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