【０００１】
【産業上の利用分野】
本発明は、 ＭＯＳＦＥＴとポリシリコンによる抵抗体を混載した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴとポリシリコンによる抵抗体を混載する事によって、さまざまなアプリケーションを実現する事が可能となる。通常、このような混載ＬＳＩを形成する製造プロセスにおいては、ＭＯＳトランジスタを形成し、その後にポリシリコンの抵抗体を形成するといった手順が取られる。この製造方法を図１に基づいて説明する。
【０００３】
半導体基板１０１上に、素子分離用のフィールド酸化膜（ＬＯＣＯＳ）１０２を、窒化膜を酸化のマスクにして形成する。高集積化を目的としてＳＴＩ（シャロートレンチ分離）を用いる事もあるが、ここではＬＯＣＯＳを用いた図を示す。図示しないゲート酸化膜の形成後、ポリシリコンによってゲート電極１０３を形成する。ゲート電極１０３とフォトレジストをマスクとしてソース１０４、ドレイン１０５領域に高濃度の不純物イオン注入を行う。例えば、リン（Ｐ＋）を５×１０１５ ｃｍ−２程度注入する。これら一連の工程の後に、ポリシリコンによって抵抗体１０６を形成する。一般に、ポリシリコンの抵抗体１０６はフィールド酸化膜１０２上に形成する。これらの素子が形成されたのちに層間絶縁膜１０７を形成し、コンタクトホールをエッチングにて開け、メタル配線層１０８を形成、最終保護膜１０９をつける。
【０００４】
【発明が解決しようとする課題】
しかし、上記のような工程を経て作成したＬＳＩにおいて、抵抗体１０６であるポリシリコンの抵抗値が意図した抵抗値と大きく変わってしまう場合がある。この変動は、ソース１０４、ドレイン１０５形成用に行なった高濃度のイオン注入時に導入された不純物がポリシリコンに取り込まれる事によって発生する。特に、不純物にリン（Ｐ＋）を用いた時に顕著である。これは、不純物がポリシリコンのデポ中やエッチング、その他の熱工程によってポリシリコン中に取り込まれてしまうために発生するからである。例えばリンがポリシリコン中に混入した場合、Ｐ型ポリ抵抗体では抵抗値が増大し、Ｎ型ポリ抵抗体では抵抗値が減少する。このように、当初狙いとしていた抵抗値と実際のでき上がった抵抗値に差異が生じてしまう。
【０００５】
この抵抗値の変動はまた、ウエハー面内の抵抗値ばらつきを大きくし、ＬＳＩの精度を悪化させてしまう原因となる。これは、デポ中や熱処理中のウエハー内の熱分布や気流によって不純物の取り込まれ方が変わるためである。例えば、リンの取り込まれ方が、ウエハー周辺において中心部よりも多くなれば、ウエハー周辺部の抵抗値が中心部よりも大きくなる。このようなばらつきは特性のばらつきを大きくする事につながり、不良率を大きくしてしまう危険性がある。
【０００６】
【課題を解決するための手段】
上記課題は本発明によれば、基板の上にゲート絶縁膜を介して設けられたゲート電極を有するｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴと、基板の上に絶縁膜を介して設けられたポリシリコン抵抗体を備えた半導体装置の製造方法において、ＭＯＳＦＥＴを形成した後、ポリシリコンによって抵抗体を形成する前に、ＣＶＤによって外方拡散防止用の絶縁膜を形成する事を特徴とする半導体装置及びその製造方法によって解決できる。
【０００７】
【実施例】
本発明の実施例を図２に基づいて説明する。半導体基板２０１上に、素子分離用のフィールド酸化膜（ＬＯＣＯＳ）２０２を、図示しない窒化膜をマスクにして形成する。図示しないゲート酸化膜の形成後、ポリシリコンによってゲート電極２０３を形成する。ゲート電極２０３形成後、ゲート電極２０３と図示しないフォトレジストをマスクとしてソース２０４、ドレイン２０５領域に高濃度のイオン注入を行う。例えば、リン（Ｐ＋）を５×１０＾１５ ｃｍ−２程度注入する。ポリシリコンの抵抗体を形成する前に、これらの高濃度不純物の拡散を防ぐためにＣＶＤによって酸化膜若しくは窒化膜若しくは酸窒化膜２１０を形成する。
【０００８】
次に、ポリシリコンによって抵抗体２０６を形成する。一般に、ポリシリコンの抵抗体２０６はフィールド酸化膜２０２上に形成する。抵抗体２０６は、ポリシリコンをＣＶＤ（化学的気相成長法）によって全面に生成した後に、所望の抵抗値をとる様に不純物を注入し、そしてエッチングにより所望の形状を得て、製造される。
【０００９】
特に図示しないが、従来例のように、これらの素子が形成されたのちに層間絶縁膜を形成し、コンタクトホールをエッチングにて開け、メタル配線層を形成、最終保護膜をつける。従来の製造工程と異なる点はポリシリコンの抵抗体を形成する前に、拡散防止のＣＶＤによる絶縁膜を形成しておくという点である。
【００１０】
以上の方法によれば、抵抗体２０６となるポリシリコンのデポ中やエッチング中に発生するソース２０４、ドレイン領域中２０５の不純物の取り込みを防ぐ事ができ、抵抗値を安定化する事ができる。ソース２０４、ドレイン領域２０５中の不純物はポリシリコンのＣＶＤ中やその他の熱処理中に拡散し、酸化膜中に蓄積される。拡散防止用絶縁膜のＣＶＤはプラズマＣＶＤなど、４００℃程度の低温で行う事ができるので、外方拡散が格段に抑えられる。また、不純物の拡散速度が基板シリコンと比較して絶縁膜中の方が低ければ低いほど、外方拡散は抑えられる。従って、用いる絶縁膜はその中での不純物の拡散速度が遅いほど有効となる。用いている不純物の種類によって、その不純物の拡散速度が遅い絶縁膜を選択する事で、より大きな効果を得る事ができる。
【００１１】
拡散防止の絶縁膜はコンタクト部分では除去する必要があるので、抵抗体形成後に除去するか又はコンタクトエッチ時に同時にコンタクト部のみ除去する。
【００１２】
この方法を用いれば、ポリシリコンのＣＶＤ中に生じる不純物の抵抗体下部への蓄積が無くなるために抵抗値の変動が抑えられる。
【００１３】
【発明の効果】
本発明を用いる事によってポリシリコンの抵抗値のばらつきを抑える事が可能となり、特性の安定化や歩留りの向上を期待する事ができる。ウエハー内の抵抗値ばらつきが一桁向上する。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ、ポリシリコン混載の製造工程を説明する断面図である。
【図２】本発明の実施例の製造工程を説明するための断面図である。
【符号の説明】
１０１ 半導体基板
１０２ 素子分離用酸化膜
１０３ ゲート電極
１０４ ソース
１０５ ドレイン
１０６ 抵抗体
１０７ 層間絶縁膜
１０８ メタル配線
１０９ 最終保護膜
２０１ 半導体基板
２０２ 素子分離用酸化膜
２０３ ゲート電極
２０６ 抵抗体
２１０ 拡散防止用絶縁膜[0001]
[Industrial applications]
The present invention relates to a semiconductor device in which a MOSFET and a resistor made of polysilicon are mounted together, and a method of manufacturing the same.
[0002]
[Prior art]
Various applications can be realized by mounting a MOSFET and a resistor made of polysilicon. Usually, in a manufacturing process for forming such an embedded LSI, a procedure of forming a MOS transistor and thereafter forming a polysilicon resistor is employed. This manufacturing method will be described with reference to FIG.
[0003]
A field oxide film (LOCOS) 102 for element isolation is formed on a semiconductor substrate 101 using a nitride film as an oxidation mask. In some cases, STI (Shallow Trench Isolation) is used for the purpose of high integration. Here, a diagram using LOCOS is shown. After forming a gate oxide film (not shown), a gate electrode 103 is formed of polysilicon. Using the gate electrode 103 and the photoresist as a mask, high-concentration impurity ions are implanted into the source 104 and the drain 105 regions. For example, phosphorus (P +) is implanted at about 5 × 10 15 cm −2. After these series of steps, the resistor 106 is formed of polysilicon. Generally, the polysilicon resistor 106 is formed on the field oxide film 102. After these elements are formed, an interlayer insulating film 107 is formed, a contact hole is opened by etching, a metal wiring layer 108 is formed, and a final protective film 109 is provided.
[0004]
[Problems to be solved by the invention]
However, in the LSI fabricated through the above-described steps, the resistance value of the polysilicon serving as the resistor 106 may be significantly different from the intended resistance value. This variation is caused by the fact that impurities introduced during high-concentration ion implantation for forming the source 104 and the drain 105 are taken into polysilicon. This is particularly noticeable when phosphorus (P +) is used as the impurity. This is because impurities are taken into the polysilicon by deposition in the polysilicon, etching, or other thermal processes. For example, when phosphorus is mixed into polysilicon, the resistance value of a P-type poly resistor increases, and the resistance value of an N-type poly resistor decreases. In this way, a difference occurs between the initially aimed resistance value and the actually completed resistance value.
[0005]
This variation in the resistance value also causes a large variation in the resistance value within the wafer surface, which causes the accuracy of the LSI to deteriorate. This is because the manner in which impurities are taken in varies depending on the heat distribution and airflow in the wafer during the deposition and the heat treatment. For example, if phosphorus is taken in more at the periphery of the wafer than at the center, the resistance value at the periphery of the wafer becomes larger than at the center. Such a variation leads to an increase in the variation in the characteristics, and there is a risk of increasing the defect rate.
[0006]
[Means for Solving the Problems]
According to the present invention, there is provided an n-type MOSFET and a p-type MOSFET having a gate electrode provided on a substrate via a gate insulating film, and a polysilicon resistor provided on the substrate via an insulating film. In a method of manufacturing a semiconductor device having a body, after forming a MOSFET and before forming a resistor with polysilicon, an insulating film for preventing out-diffusion is formed by CVD and the semiconductor device and the semiconductor device. It can be solved by a manufacturing method.
[0007]
【Example】
An embodiment of the present invention will be described with reference to FIG. A field oxide film (LOCOS) 202 for element isolation is formed on a semiconductor substrate 201 using a nitride film (not shown) as a mask. After forming a gate oxide film (not shown), a gate electrode 203 is formed of polysilicon. After the gate electrode 203 is formed, high-concentration ion implantation is performed on the source 204 and the drain 205 using the gate electrode 203 and a photoresist (not shown) as a mask. For example, phosphorus (P +) is implanted at about 5 × 10 15 cm −2. Before forming a polysilicon resistor, an oxide film, a nitride film, or an oxynitride film 210 is formed by CVD in order to prevent diffusion of these high-concentration impurities.
[0008]
Next, the resistor 206 is formed of polysilicon. Generally, the polysilicon resistor 206 is formed on the field oxide film 202. The resistor 206 is manufactured by forming polysilicon over the entire surface by CVD (Chemical Vapor Deposition), implanting impurities to obtain a desired resistance value, and obtaining a desired shape by etching. .
[0009]
Although not particularly shown, as in the conventional example, after these elements are formed, an interlayer insulating film is formed, a contact hole is opened by etching, a metal wiring layer is formed, and a final protective film is provided. The difference from the conventional manufacturing process is that an insulating film is formed by CVD for preventing diffusion before forming a polysilicon resistor.
[0010]
According to the above-described method, it is possible to prevent impurities from being taken in the source 204 and the drain region 205 during the deposition or etching of the polysilicon serving as the resistor 206 and to stabilize the resistance value. The impurities in the source 204 and the drain region 205 diffuse during the CVD of polysilicon and other heat treatments, and are accumulated in the oxide film. Since CVD of the diffusion preventing insulating film can be performed at a low temperature of about 400 ° C., such as plasma CVD, outward diffusion is significantly suppressed. Further, the lower the diffusion rate of the impurity is in the insulating film as compared with the silicon substrate, the more the outward diffusion is suppressed. Therefore, the used insulating film becomes more effective as the diffusion rate of the impurity therein is lower. A greater effect can be obtained by selecting an insulating film having a low diffusion rate of the impurity depending on the kind of the impurity used.
[0011]
Since the diffusion preventing insulating film needs to be removed at the contact portion, it is removed after the resistor is formed, or only the contact portion is removed at the same time as the contact etching.
[0012]
If this method is used, the fluctuation of the resistance value is suppressed because the impurity generated during the CVD of the polysilicon is not accumulated in the lower portion of the resistor.
[0013]
【The invention's effect】
By using the present invention, it is possible to suppress the variation in the resistance value of polysilicon, and it can be expected that the characteristics are stabilized and the yield is improved. The resistance value variation in the wafer is improved by one digit.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a conventional manufacturing process in which CMOS and polysilicon are mixed.
FIG. 2 is a cross-sectional view for explaining a manufacturing process according to the embodiment of the present invention.
[Explanation of symbols]
Reference Signs List 101 semiconductor substrate 102 isolation oxide film 103 gate electrode 104 source 105 drain 106 resistor 107 interlayer insulating film 108 metal wiring 109 final protective film 201 semiconductor substrate 202 isolation oxide film 203 gate electrode 206 resistor 210 diffusion preventing insulation film
