JP2004038642A - Multiprocessor - Google Patents

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JP2002195836A
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Japanese (ja)
Inventor
Isao Minematsu
Hisakazu Sato
佐藤 尚和
峯松 勲
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
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    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THIR OWN ENERGY USE
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    • Y02D10/10Reducing energy consumption at the single machine level, e.g. processors, personal computers, peripherals or power supply
    • Y02D10/13Access, addressing or allocation within memory systems or architectures, e.g. to reduce power consumption or heat production or to increase battery life

Abstract

<P>PROBLEM TO BE SOLVED: To provide a power control method for a multiprocessor capable of reducing the waste of power consumption of a shared memory. <P>SOLUTION: In this power control method for the multiprocessor, a memory device 7A (shared memory 71) shared by a CPU 3A and a coprocessor 5A has one or more banks 0-3, and the operation mode of each of banks 0-3 is independently switchable to any one of a plurality of operation modes differed in power consumption. In addition to the independently switching control of the operation mode of each of banks 0-3 of the shared memory 71 by the CPU 3A, the operation mode of each of banks 0-3 is independently switchably controlled also by the coprocessor 5A. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、複数のプロセッサが共有メモリを介してデータ転送を行いながら協調的に動作する所謂マルチプロセッサの電力を制御する技術に関する。 The present invention relates to a technique for controlling the power of a so-called multiprocessor in which a plurality of processors operate cooperatively while data transfer via a shared memory.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体製造技術の微細化に伴って、1つのLSIに集積される回路規模は増大し、LSIの動作電圧は低電圧化する。 With the miniaturization of semiconductor manufacturing technology, the circuit scale to be integrated into a single LSI increases, the operating voltage of the LSI is low voltage. この傾向は過去20〜30年間にわたり成り立ち、今後も成り立つことが予想される。 This trend holds over the past 20-30 years, it is expected that holds the future.
【0003】 [0003]
1つのLSIに集積される回路規模の増大化に伴って、従来別個のLSIとして実現されていたプロセッサ、メモリ、入出力デバイス制御ロジック等が1チップのLSIに実装できる様になる。 With an increase of the circuit scale to be integrated into a single LSI, a conventional separate processors had been implemented as LSI, a memory, input-output device control logic, etc. is as can be implemented on a single chip of LSI. その結果、従来ボードレベルで実現されていたマルチプロセッサが1チップのLSIで実現できる様になる。 As a result, a multi-processor which has been achieved by the conventional board level becomes as can be realized by one-chip LSI. 近年、その様な1チップのマルチプロセッサが提案されている(例;[1][2])。 Recently, multiprocessor of such a chip have been proposed (for example, [1] [2]). 今後は、その様な1チップのマルチプロセッサが幅広く利用されることが予想される。 In the future, it is expected that the multi-processor of such a one-chip is widely used. 又、その様な1チップのマルチプロセッサでは、プロセッサ間のデータ通信用の共有メモリとして高速動作可能なSRAMが採用される例が多い。 Further, in the multi-processor of such a single chip, the example high-speed operable SRAM is employed frequently as a shared memory for data communication between processors.
【0004】 [0004]
[1]“OMAP: Enabling_Multimedia Application in 3G Wireless Terminals”(http:/www−s.ti.com/sc/psheets/swpa001/swpa001.pdf) [1] "OMAP: Enabling_Multimedia Application in 3G Wireless Terminals" (http: /www-s.ti.com/sc/psheets/swpa001/swpa001.pdf)
[2]“DSP56662 Integrated Dual−Core Baseband Processor”pp2,pp24(http://www.cag.lcs.mit.edu/〜chinnama/overview.PDF)。 [2] "DSP56662 Integrated Dual-Core Baseband Processor" pp2, pp24 (http://www.cag.lcs.mit.edu/~chinnama/overview.PDF).
【0005】 [0005]
他方、LSIの動作電圧の低電圧化に伴って、従来では半導体(CMOS)デバイスの消費電力は、動作時の負荷の充放電による電力が支配的であったが、今後はスタンバイ時のリーク電流による電力が支配的になることが予想される。 On the other hand, with the lower the operating voltage of the LSI, the power consumption of the conventional in the semiconductor (CMOS) devices are power due to charging and discharging of the load during operation was dominant, the leakage current during standby is the future the power due becomes dominant is expected. リーク電流を削減するためのデバイス技術・回路技術はいくつか提案されている。 Device technology and circuit technology for reducing leakage current have been proposed. その代表的なものとして、閾値電圧(Vth)の低いMOSFETで構成された回路と閾値電圧(Vth)の高いスイッチ(MOSFET)とを直列に接続する技術、所謂VTCMOS(Variable−Threshold CMOS)がある[3]。 As a typical example, the threshold voltage (Vth) lower circuit composed of MOSFET having a threshold voltage (Vth) high switch (MOSFET) and a connecting in series technology, there is a so-called VTCMOS (Variable-Threshold CMOS) [3]. これらの技術を用いて半導体デバイスの動作モードを通常動作時は高消費電力モード(高速動作モード)に切り替え、待機時は低消費電力モード(低速動作モード)に切り替えることで消費電力の削減が可能となる。 Normal operation of the operation mode of the semiconductor device using these techniques switch to high power mode (high-speed operation mode), during standby power consumption can be reduced by switching to low power consumption mode (low-speed operation mode) to become. この技術は、LSIを構成するロジック部、メモリ部等の様々な回路に幅広く適用することが可能である。 This technique, logic unit constituting the LSI, it can be widely applied to various circuits of the memory unit or the like.
【0006】 [0006]
[3]特開平6−237164(日立製作所・内山)。 [3] JP-A-6-237164 (Hitachi Uchiyama).
【0007】 [0007]
この様に、近年では、プロセッサ間の共有メモリが例えばSRAMによって高速動作可能に構成されると共にVTCMOS等の技術により消費電力が削減された1チップのマルチプロセッサが実現される様になってきている。 Thus, in recent years, has become as one chip multiprocessor of power consumption has been reduced by shared memory is VTCMOS like with fast operatively configured by, for example, SRAM technology between processors is realized .
【0008】 [0008]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、その様なマルチプロセッサに於いても、その共有メモリ部分のデバイスに於いて依然として以下の様な無駄な電力が消費されているという問題がある。 However, even in a such a multi-processor, there is a problem that unnecessary power still such following manner In the device of the shared memory portion is consumed.
【0009】 [0009]
その問題を図14のマルチプロセッサの場合で説明する。 The problem described in the case of a multi-processor of FIG. 14. このマルチプロセッサ100は、例えば1チップのLSIとして構成され、メイン(主)プロセッサとしてのCPU3と、サブ(副)プロセッサとしてのコプロセッサ5と、CPU3・コプロセッサ5間のデータ通信用の共有メモリを構成するメモリデバイス7と、コプロセッサ5により実行されるプログラムが格納されるROM11と、CPU3のメモリアクセス速度を高速化するためのキャッシュ(Cache)9とを備えて主構成される。 The multiprocessor 100 includes 1 is configured as a chip LSI, the main (primary) and CPU3 as a processor, a coprocessor 5 as sub (sub) processor, shared memory for data communication between CPU3 · Coprocessor 5 a memory device 7 which constitute the, ROM 11 and the program is stored which is executed by the coprocessor 5, mainly constituted by a cache (cache) 9 for speeding up memory access speed CPU 3. CPU3とコプロセッサ5はバス13を介してメモリデバイス7と接続される。 CPU3 and the coprocessor 5 is connected to the memory device 7 via the bus 13. 尚、同一チップ内に更にタイマー、シリアルIO等のモジュールが実装される場合もある。 In some cases, the same chip further timer, a module such as a serial IO is implemented. このマルチプロセッサ100では、CPU3がマスター、コプロセッサ5がスレーブとなる非対称なアーキテクチャが採用される。 In the multiprocessor 100, CPU 3 is the master, the coprocessor 5 asymmetrical architecture is employed as a slave.
【0010】 [0010]
このマルチプロセッサ100では、図15のフローに従って1回のまとまった処理が実行される。 In the multiprocessor 100, processing together with one in accordance with the flow of FIG. 15 is executed. 即ち、▲1▼CPU3は、まず共有メモリ7の動作モードをアクセス速度の速い(即ち消費電力の多い)通常モードに切り替える。 That, ▲ 1 ▼ CPU 3 is (often i.e. power consumption) fast operation mode access speed of the shared memory 7 is first switched to the normal mode. そして、▲2▼CPU3は、コプロセッサ5が繰返し参照するデータ(係数、定数)を共有メモリ7に転送する。 Then, ▲ 2 ▼ CPU 3 is coprocessor 5 is transferred to the shared memory 7 data (coefficients, constant) reference repeatedly. 次いで、▲3▼CPU3は、コプロセッサ5が実行する1回のまとまった処理でコプロセッサ5が参照する変数をコプロセッサ5に設定すると共にコプロセッサ5を起動させる。 Then, ▲ 3 ▼ CPU 3 starts up the coprocessor 5 sets a variable that references the coprocessor 5 in process together with one coprocessor 5 executes the coprocessor 5. この段階までは、コプロセッサ5は待機した状態である。 Until this stage, the coprocessor 5 is a state of waiting. ▲4▼コプロセッサ5はその後、所定の処理(演算)を行い、▲5▼その処理結果を共有メモリ7に保存すると共に▲6▼その処理の終了をCPU3に通知する。 ▲ 4 ▼ Coprocessor 5 then performs predetermined processing (operation), ▲ 5 ▼ saves the processing result in the shared memory 7 ▲ 6 ▼ the process of termination is notified to the CPU 3. そして、▲7▼CPU3は、コプロセッサ5からの処理の完了の通知を検出すると、▲8▼その処理結果を共有メモリ7から読み出す。 Then, ▲ 7 ▼ CPU 3 detects the notification of the completion of the processing of the coprocessor 5, reads the ▲ 8 ▼ the processing result from the shared memory 7. そして、▲9▼CPU3は、共有メモリ7から処理結果を読み出すと、共有メモリ7の動作モードを消費電力の低い低速モードに切り替える。 Then, ▲ 9 ▼ CPU 3, when reading the processing result from the shared memory 7, switched to a low speed mode the operating mode of the power consumption of the shared memory 7.
【0011】 [0011]
この様なマルチプロセッサ100では、コプロセッサ5の処理結果が共有メモリ7に保存されてからCPU3により読み出されるまでの間、共有メモリは、コプロセッサ5及びCPU3によりアクセスされないにも関わらず、アクセス速度の速い(即ち消費電力の多い)通常モードにされたままとなり、消費電力が無駄に浪費されている(これを「共有メモリの消費電力の時間的浪費」と称す)。 In such multiprocessor 100, until the processing result of the coprocessor 5 is read by CPU3 after being stored in a shared memory 7, the shared memory, despite not being accessed by the coprocessor 5 and CPU3, access speed fast (that is a lot of power consumption) will remain in normal mode, power consumption is wasting (this is referred to as a "time-consuming of the power consumption of the shared memory"). これは、従来のこの種のマルチプロセッサ100では、共有メモリ7の動作モードの切り替えはCPU3の制御のみにより行われており、この制御の仕組みでは、コプロセッサ5の処理の進行に適切に合わせて共有メモリ7の動作モードを切り替えることができないことに起因する。 This is because in this type of conventional multiprocessor 100 has been performed by only the control of the operation mode switching of CPU3 shared memory 7, in this control scheme, appropriately with the progress of the processing of the coprocessor 5 due to the inability to switch the operation mode of the shared memory 7.
【0012】 [0012]
又、この様なマルチプロセッサ100では、共有メモリ7に保存されたコプロセッサ5の処理結果のうちにCPU3により読み出されない不要なデータが含まれている場合は、その不要なデータもCPU3により読み出されるデータと共に通常モードで保存され、その分の消費電力が無駄に浪費されている(これも「共有メモリの消費電力の時間的浪費」と称す)。 Further, in such a multiprocessor 100, if it contains unnecessary data that is not read by CPU3 within the processing result of the coprocessor 5 stored in the shared memory 7, also read by CPU3 the unnecessary data stored in the normal mode with data, the power consumption of that amount is wasting (also referred to as "temporal waste of power consumption of the shared memory").
【0013】 [0013]
又、この様なマルチプロセッサ100が汎用製品として製造された場合、その共有メモリ7の記憶容量は、通常どんなアルゴリズムやデータがコプロセッサ5で処理されても容量不足とならないように大きめに設計される。 Further, if such a multiprocessor 100 is manufactured as a general-purpose product, the storage capacity of the shared memory 7 is normally designed any algorithm and data to large so as not to lack the capacity be processed by the coprocessor 5 that. そのため、共有メモリ7の記憶容量の大部分が使用されずに空きとなる場合がある。 Therefore, there are cases where most of the storage capacity of the shared memory 7 becomes empty without being used. この場合、その空き容量部分も使用中の容量部分と共に通常モードにされるため、消費電力が無駄に浪費される(これを「共有メモリの消費電力の空間的浪費」と称す)。 In this case, since it is in the normal mode with volume fraction in even use free space portion thereof, power consumption is wasting (this referred to as "spatial waste of power consumption of the shared memory"). これは、共有メモリ7の動作モードが部分的に異なる動作モードにできないことに起因する。 This is due to the fact that the operation mode of the shared memory 7 can not be partially different operating modes.
【0014】 [0014]
ここで述べた、共有メモリ7の消費電力の時間的浪費や空間的浪費は上記構成のマルチプロセッサ100に限らず、多くのマルチプロセッサに本質的に内在する問題である。 Described herein, temporal consuming and spatial waste of power consumption of the shared memory 7 is not limited to multiprocessor 100 configured as described above, a problem essentially inherent in many multi-processor.
【0015】 [0015]
そこで、この発明の課題は、上記の様な共有メモリの消費電力の浪費を削減できるマルチプロセッサを提供することにある。 Accordingly, an object of the present invention is to provide a multiprocessor can reduce the waste of power consumption of the shared memory, such as described above.
【0016】 [0016]
【課題を解決するための手段】 In order to solve the problems]
上記課題を解決するためには、請求項1に記載のマルチプロセッサは、第1のプロセッサと、第2のプロセッサと、前記第1のプロセッサ及び前記第2のプロセッサにより共有され、それぞれの動作モードが個別に消費電力の異なる複数の動作モードのうちの何れかに切り替えられる1つ以上のバンクを有する記憶手段とを備えたマルチプロセッサであって、前記第1のプロセッサにより前記記憶手段の各バンクの動作モードが個別に切替制御されることに加えて、前記第2のプロセッサによっても前記各バンクの動作モードが個別に切替制御されるものである。 In order to solve the above problems, a multi-processor of claim 1, a first processor, a second processor, is shared by the first processor and the second processor, each operating mode It is a multi-processor with a memory means having one or more banks to be switched to any of a plurality of operating modes having different individually power consumption, each bank of the memory means by the first processor in addition to the operation mode is individually switching control, the operating mode of the respective banks by the second processor is intended to be individually switched control.
【0017】 [0017]
請求項2に記載のマルチプロセッサは、前記記憶手段が2つ以上のバンクを有して構成される場合に於いて、前記第1のプロセッサ又は前記第2のプロセッサにより、前記第2のプロセッサの処理に使用されない前記バンクの動作モードが消費電力の低い動作モードに切り替えられるものである。 Multiprocessor according to claim 2, in the case constituted the storage means comprises two or more banks, by the first processor or the second processor, the second processor operation mode is not used for processing the bank is intended to be switched to the low power consumption operation mode.
【0018】 [0018]
請求項3に記載のマルチプロセッサは、前記第2のプロセッサの処理終了の際に、その第2のプロセッサにより、その処理に使用された前記バンクの動作モードが消費電力の低いモードに切り替えられるものである。 Multiprocessor of claim 3, when the processing end of the second processor, which by its second processor, the operation mode of the bank that was used in the process is switched to a low mode with power consumption it is.
【0019】 [0019]
請求項4に記載のマルチプロセッサは、前記記憶手段が2つ以上のバンクを有して構成される場合に於いて、前記第2のプロセッサの処理終了の際に、その第2のプロセッサにより、その処理結果のうちの所定の処理結果の保存に使用された前記バンクの動作モードが、その所定の処理結果を保持できる範囲で消費電力の最少の動作モードに切り替えられ、そのバンク以外の前記バンクの動作モードが、消費電力の最少の動作モードに切り替えられるものである。 Multiprocessor of claim 4, in the case constituted the storage means comprises two or more banks, during the processing end of the second processor by the second processor, the processing result the operation mode of the bank that was used to store predetermined process results of the is switched to a minimum operation mode of the power within the range that can retain its predetermined processing result, the bank other than the bank mode of operation, but is switched to the power consumption minimal mode of operation.
【0020】 [0020]
請求項5に記載のマルチプロセッサは、前記第1のプロセッサにより前記記憶手段の各バンクの動作モードが指定され、前記第2のプロセッサにより前記各バンクの動作モードが前記第1のプロセッサにより指定された前記動作モードに切り替えられるものである。 Multiprocessor of claim 5, wherein the operating mode for each bank of the storage means is specified by the first processor, the operation mode of the each bank by the second processor is designated by the first processor and in which it is switched to the operation mode.
【0021】 [0021]
請求項6に記載のマルチプロセッサは、前記第1のプロセッサが前記第2のプロセッサの処理結果の保存に使用された前記バンクにアクセスする際に、前記第1のプロセッサによりそのバンクの動作モードがアクセス速度の速い動作モードに切り替えられるものである。 Multiprocessor of claim 6, when the first processor is accessing the bank is used to store the processing results of the second processor, the operation mode of the bank by the first processor it is one that is switched to the fast mode of operation of the access speed.
【0022】 [0022]
請求項7に記載のマルチプロセッサは、前記記憶手段は、その各バンクのアクセスされない時間を計時する計時手段を有し、自律的に一定時間アクセスされないバンクの動作モードを消費電力の低い動作モードに切り替えるものである。 Multiprocessor according to claim 7, wherein the storage means to the accessed non time of each bank has a counting means for counting the autonomously low operating mode the operating mode of the power consumption for a predetermined time accessed without bank it is intended to switch.
【0023】 [0023]
請求項8に記載のマルチプロセッサは、前記記憶手段は、その構成部分のうち、前記各バンクを構成する装置部分だけを自ら実装し、前記各バンクの動作モードの切り替えに関わる装置部分、及び、前記第1のプロセッサ及び前記第2のプロセッサと前記各バンクとの間のアクセスの制御に関わる装置部分が前記第2のプロセッサ側に実装されるものである。 Multiprocessor of claim 8, wherein the storage means of its constituent parts, the only by itself mounting device portion constituting the respective banks, device part related to the switching of the operation mode of the respective banks and, wherein said first processor and said second processor in which apparatus part related to control access between each bank is mounted on the second processor side.
【0024】 [0024]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
<実施の形態1> <Embodiment 1>
図1は、本発明の実施の形態1に係るマルチプロセッサの共有メモリを構成するメモリデバイスの構成概略図である。 Figure 1 is a block schematic diagram of a memory device constituting a shared memory multiprocessor according to Embodiment 1 of the present invention.
【0025】 [0025]
この実施の形態に係るマルチプロセッサ1Aは、従来同様、図14に示す様に、例えば1チップのLSIとして構成され、メインプロセッサ(第1のプロセッサ)としてのCPU3Aと、サブプロセッサ(第2のプロセッサ)としてのコプロセッサ5Aと、CPU3A・コプロセッサ5A間のデータ通信用の共有メモリを構成するメモリデバイス(記憶手段)7Aと、コプロセッサ5Aにより実行されるプログラムが保存されたROM11と、CPU3Aのメモリアクセス速度を高速化するためのキャッシュ(Cache)9とを備えて主構成される。 Multiprocessor 1A according to this embodiment, similarly conventionally configured as shown in FIG. 14, for example as a 1-chip LSI in the CPU3A as the main processor (the first processor), the sub processor (second processor and the coprocessor 5A as), and a memory device (storage means) 7A constituting a shared memory for data communication between CPU 3A · coprocessor 5A, a ROM11 the program to be executed is preserved by coprocessor 5A, the CPU 3A the main configured with a cache (cache) 9 for speeding up memory access speed. このマルチプロセッサ1Aでも、従来同様、CPU3Aがマスター、コプロセッサ5Aがスレーブとなる非対称なアーキテクチャが採用される。 In this multiprocessor 1A, similarly conventional, CPU 3A is a master, the coprocessor 5A is asymmetrical architecture is employed as a slave.
【0026】 [0026]
ここで、メインプロセッサとは、サブプロセッサが実行すべき処理をサブプロセッサに指示するプロセッサである。 Here, the main processor is a processor that instructs the subprocessor to be executed in the sub-processor. サブプロセッサとは、その指示された処理を実行し完了したときにメインプロセッサに完了を通知し又はその指示された処理を完了できなかったときにはメインプロセッサに未完了を通知するプロセッサである。 And sub-processor is a processor for notifying the unfinished main processor when that did not complete the instructed processing is executed to notify the completion to the main processor upon completion or instructed processing. サブプロセッサは基本的にはメインプロセッサに対し処理を実行するように指示しない。 Sub-processor is basically not instructed to perform the processing on the main processor.
【0027】 [0027]
メモリデバイス7Aは、図1に示す様に、上記の共有メモリ71と、IFレジスタ73と、スイッチ部75と、動作モード制御部77とを備える。 Memory device 7A is, as shown in FIG. 1, includes a shared memory 71 described above, the IF register 73, a switch unit 75, and an operation mode control unit 77.
【0028】 [0028]
共有メモリ71は、例えばSRAMにより構成される。 Shared memory 71 is composed of, for example, a SRAM. この共有メモリ71は、それぞれ個別にアクセス権を持つプロセッサ(CPU3A又はコプロセッサ5A)の設定(以後「アクセス権の設定」と称す)ができ、且つそれぞれ個別に異なる動作モードの設定ができる複数のバンクによって構成される。 The shared memory 71 are each individually setting the processor (CPU 3A or coprocessor 5A) with access (hereinafter referred to as "Set Permissions") can, and each of the plurality can be set different operating modes to the individual constituted by the bank. ここでは、共有メモリ71は、例えばバンク0〜バンク3の4バンク(1Kbyte x 4)から構成される。 Here, the shared memory 71 comprises, for example, four banks bank 0 Bank 3 (1Kbyte x 4).
【0029】 [0029]
この共有メモリ71は、図2に示す様に、消費電力の異なる複数の動作モード(ここでは通常モード、低速モード、休止モード)を持ち、そのバンク毎に個別に上記複数の動作モードのうちの何れかの動作モードで動作する。 The shared memory 71 is, as shown in FIG. 2, the power consumption of different plurality of operation modes (normal mode, where the low-speed mode, sleep mode) has, among individually the plurality of operating modes for respective banks to operate in either mode of operation. これにより、共有メモリ71はそのバンク毎に異なる動作モードで動作可能となる。 Thus, the shared memory 71 is operable in different modes of operation for respective banks. 尚、各バンク0〜3の動作モードは、動作モード制御部77の制御により切替制御される(即ち他の動作モードに遷移される)。 The operation mode of each bank 0-3 (transits ie another operation mode) is the switching control by control of the operation mode control unit 77.
【0030】 [0030]
図3にバンク0〜3の各動作モードの特徴を示す。 Shows the characteristics of each mode of operation of the banks 0 to 3 in Figure 3. 通常モードでは、そのバンク0〜3はデータを保持でき、そのバンク0〜3へのアクセス速度は高速となり、そのバンク0〜3の消費電力は多くなる。 In the normal mode, that bank 0-3 can hold data, speed of access to the bank 0 to 3 becomes faster, the power consumption of that bank 0-3 increases. 低速モードでは、そのバンク0〜3はデータを保持でき、そのバンク0〜3へのアクセス速度は低速となり、そのバンク0〜3の消費電力は少なくなる。 In low-speed mode, that bank 0-3 can hold data, speed of access to the bank 0 to 3 becomes slower, the power consumption of the bank 0 to 3 is reduced. 休止モードでは、そのバンク0〜3はデータを消失し、そのバンク0〜3へのアクセスはできず、そのバンク0〜3の消費電力は極少になる。 In the pause mode, the bank 0-3 loss of data, can not access to the bank 0 to 3, the power consumption of the bank 0 to 3 will be very small.
【0031】 [0031]
この共有メモリ71は、例えばVTCMOSの技術が適用されて構成されており、通常モード又は低速モードの切り替えは例えば閾値電圧Vthの降下又は上昇変化により実現され、休止モードは例えば電源供給の停止により実現される。 The shared memory 71 is, for example VTCMOS of being configured technique is applied, switching between the normal mode or the low-speed mode is realized by lowering or rising transition of example threshold voltage Vth, dormant mode realized by the stop of the example power supply It is. 尚、VTCMOS以外の技術により通常モード、低速モード及び休止モードを実現しても構わない。 Incidentally, the normal mode by techniques other than VTCMOS, may be realized slow mode and pause mode.
【0032】 [0032]
尚、各バンク0〜3間の動作モードの遷移には、所定の時間が必要なので、低速モードのバンクヘのアクセスは、遷移のオーバヘッドを考慮し、通常モードに一旦遷移してからアクセスするべきかの考慮が必要となる。 Note that the transition of the operation mode between the banks 0 to 3, the predetermined time is required, it should access Bankuhe slow mode, taking into account the overhead of a transition, once accessed from the transition to the normal mode it is necessary to take into account of.
【0033】 [0033]
I/Fレジスタ(ここではMEMCONTとも呼ぶ)73は、共有メモリ71の各バンク0〜3の上記アクセス権の設定及び上記動作モードの設定を受け付ける回路であり、図4に示すビットフィールドBFにより構成される。 I / F register (also referred to as MEMCONT here) 73 is a circuit for receiving a setting and setting of the operating mode of the access rights of each bank 0-3 shared memory 71, configured by a bit field BF shown in FIG. 4 It is. このビットフィールドBFは、図4に示す様に、それぞれ1ビット長のフィールドで構成されたフィールドA0,A1,A2,A3と、それぞれ2ビット長のフィールドで構成されたフィールドM0,M1,M2,M3とを備える。 This bit field BF is, as shown in FIG. 4, a field A0, A1, A2, A3 composed of a field of 1-bit length, field M0 made up of fields each 2-bit length, M1, M2, and a M3. フィールドA0(A1,A2,A3)は、バンク0(バンク1,バンク2,バンク3)の上記アクセス権の設定を受け付ける部分である(ここでは0がCPU3A、1がコプロセッサ5Aである)。 Field A0 (A1, A2, A3), the bank 0 (bank 1, bank 2, bank 3) is a part that accepts a setting of the access right (here 0 is CPU 3A, 1 is a coprocessor 5A). フィールドM0(M1,M2,M3)は、バンク0(バンク1,バンク2,バンク3)の上記動作モードの設定を受け付ける部分である(ここではb”00が通常モード,b'10が低速モード,b'11が休止モードである)。 Field M0 (M1, M2, M3) the bank 0 (bank 1, bank 2, bank 3) is a part that accepts a setting of the operation mode (here b "00 is the normal mode, b'10 slow mode , b'11 is in pause mode).
【0034】 [0034]
尚、I/Fレジスタ73への各バンク0〜3の上記アクセス権の設定及び上記動作モードの設定は、ここではCPU3A又はコプロセッサ5Aにより行われる。 The setting of the access rights of each bank 0-3 to I / F register 73 and the setting of the operation mode, here is performed by CPU3A or coprocessor 5A.
【0035】 [0035]
動作モード制御部77は、I/Fレジスタ73に設定された各バンク0〜3の動作モードの設定に従って、共有メモリ71の各バンク0〜3の動作を個別に動作させ、その各バンク0〜3の動作モードの設定の変更に応じて、各バンク0〜3の動作を個別に切替制御する。 Operation mode control unit 77 according to the setting of the operation mode of each bank 0-3 set in the I / F register 73, individually to operate the operations of the banks 0 to 3 of the shared memory 71, the banks 0 in accordance with the change of the setting of the third operation mode, the switching control operation of each bank 0-3 individually.
【0036】 [0036]
スイッチ部75は、I/Fレジスタ73に設定された各バンク0〜3のアクセス権の設定に従って、CPU3A及びコプロセッサ5Aがアクセスの許可されたバンク0〜3に対してアクセス(読み書き)できる様に、CPU3A及びコプロセッサ5Aと各バンク0〜3との間のアクセス経路の動的な切り替えを行う。 Switch unit 75 according to the setting of access rights for each bank 0-3 set in the I / F register 73, such that access (read and write) to the bank 0 to 3 CPU3A and coprocessor 5A is permitted access to, for dynamic switching of access paths between CPU3A and coprocessor 5A and each bank 0-3.
【0037】 [0037]
図5は、このマルチプロセッサ1AのメモリマップMMの一例図である。 Figure 5 is a diagram showing one example of a memory map MM of the multiprocessor 1A. 図5の太線領域が上記の共有メモリ71に対応する。 Bold line area in FIG. 5 corresponds to the shared memory 71 described above. ここでは、共有メモリ71は、CPU3A側のアドレスでは、CPU3Aの持つリニアなメモリ空間の0x8000〜〜0x8fff番地にマッピングされ、コプロセッサ5A側のアドレスでは、0x0000〜0x0fff番地にマッピングされる。 Here, the shared memory 71, the CPU 3A side address, is mapped to 0x8000~~0x8fff addresses of linear memory space with the CPU 3A, with the co-processor 5A side of the address, it is mapped to 0x0000~0x0fff addresses.
【0038】 [0038]
又、図5のHALT_CNT79は、コプロセッサ5Aの動作の参照と制御に用いられるレジスタである。 Also, HALT_CNT79 in FIG. 5 is a register used to reference the control of the operation of the coprocessor 5A. 即ち、例えばCPU3AからHALT_CNT79への書き込みに対しては、1の書き込みによりコプロセッサ5Aを起動させ、0の書き込みによりコプロセッサ5Aを強制停止させる。 Thus, for example for write from CPU3A to HALT_CNT79, by writing 1 to activate the coprocessor 5A, forced to stop the coprocessor 5A by writing 0. 又、例えばCPU3AからHALT_CNT79の読み出しに対しては、1の読み出し時はコプロセッサ5Aは作動中(処理中)を意味し、0の読み出し時はコプロセッサ5Aは停止中(処理終了)を意味する。 Further, for example, for the reading HALT_CNT79 from CPU 3A, when first read means coprocessor 5A during operation (the processing), when 0 is read coprocessor 5A means stopped (processing end) .
【0039】 [0039]
又、図5のPC_CNT711は、コプロセッサ5Aの実行開始PC(プログラムカウンタ)が設定されるレジスタであり、コプロセッサ5Aの停止時には次に実行されるPC値を読み出すことができる。 Also, PC_CNT711 in FIG. 5 is a register for execution start PC coprocessor 5A (program counter) is set, it is possible to read the PC value to be executed next at the time of stop of the coprocessor 5A.
【0040】 [0040]
又、図5のMEMCONT73は上記のI/Fレジスタ73である。 Also, MEMCONT73 in FIG. 5 is the above of the I / F register 73.
【0041】 [0041]
CPU3Aは、コプロセッサ5Aと並列(同時)に演算処理可能に搭載される。 CPU3A is calculated processable mounted coprocessor 5A parallel (simultaneous). これにより、CPU3Aは、コプロセッサ5Aの演算処理と併行して(即ちコプロセッサ5Aの演算処理の終了を待つこと無く)別の処理を実行できる。 Thus, CPU 3A is in parallel with the processing of the coprocessor 5A (i.e. without waiting for the end of the arithmetic process of the coprocessor 5A) another process can run. 又、CPU3Aは、HALT_CNT79の設定を変更することでコプロセッサ5Aの起動/停止を切替制御する。 Further, CPU 3A will switch controls start / stop of the coprocessor 5A by changing the settings of HALT_CNT79. 又、CPU3Aは、PC_CNT711にPC値を設定することでコプロセッサ5Aに実行させる演算処理の内容を指定する。 Further, CPU 3A specifies the contents of the arithmetic processing to be executed by the coprocessor 5A by setting the PC value to PC_CNT711. 又、CPU3Aは、MEMCONT73の設定を変更することで各バンク0〜3のアクセス権及び動作モードを切替制御する。 Further, CPU 3A will switch controls the access and the operation mode of each bank 0-3 by changing the setting of MEMCONT73.
【0042】 [0042]
コプロセッサ5Aは、CPU3Aに対するメモリマップデバイスとして動作し、上記の通り、上記2つの制御レジスタ(HALT_CNT79及びPC_CNT711)を介してCPU3Aにより制御される。 Coprocessor 5A operates as a memory map device for CPU 3A, as described above, are controlled by the CPU 3A through the two control registers (HALT_CNT79 and PC_CNT711). 又、コプロセッサ5Aは、その実行中の演算処理の終了時に、▲1▼HALT_CNT79に0を設定することでその処理終了をCPU3Aに通知すると共に、▲2▼MEMCONT73の設定(各バンク0〜3のアクセス権の設定及び動作モードの設定)を変更することで、その処理で使用した各バンク0〜3のアクセス権を例えばCPU3Aに戻し、その処理結果の保存に使用したバンク0〜3の動作モードを例えば低速モードに切り替え、その処理結果の保存に使用しなかったバンク0〜3の動作モードを例えば休止モードに切り替える。 Also, the coprocessor 5A, upon completion of the calculation of the running, ▲ 1 ▼ HALT_CNT79 to the process ends by setting the 0 notifies the CPU 3A, ▲ 2 ▼ settings MEMCONT73 (each bank 0-3 Configuration settings and operation modes of the access rights) by changing the back access each bank 0-3 used in the process for example the CPU 3A, operation of the bank 0 to 3 was used to store the processing result switch modes, for example, in the low-speed mode, switch the operation mode of the bank 0 to 3 was not used to store the processing result, for example, in sleep mode.
【0043】 [0043]
尚、ここでは、コプロセッサ5Aは、HALT_CNT79に0を設定するための命令であってその命令の実行により1つ指定できるオペランドを所定のレジスタ(ここではMEMCONT73に設定されている)に設定できるSLAVEM命令を実行することで、上記▲1▼▲2▼の処理動作を実行する。 Here, coprocessor 5A can be set to one specifiable operands predetermined register (which is set here to MEMCONT73) by the execution of the instruction a command for setting the 0 to HALT_CNT79 SLAVEM by executing the instruction, it executes the ▲ 1 ▼ ▲ 2 ▼ processing operations. 即ち、そのSLAVEM命令で指定されるオペランドとして上記▲2▼の処理動作に必要な各バンク0〜3のアクセス権の設定及び動作モードの設定が保存されているアドレスを指定しておく(ここでは、そのアクセス権の設定及び動作モードの設定はROM11に設定されているとする)。 In other words, have specified the address the ▲ 2 ▼ processing operation setting of each bank 0-3 permissions required and the setting of the operation mode is stored as an operand designated by the SLAVEM instruction (in this case , the access right setting, and setting of the operation mode is to be set to ROM 11). そして、コプロセッサ5Aが、その演算処理の終了時に、上記SLAVEM命令を実行することで、HALT_CNT79に0が設定されて上記▲1▼の処理動作が実行されると共に、MEMCONT73に上記オペランドの値(上記▲2▼の処理動作に必要な各バンク0〜3のアドレス権の設定及び動作モードの設定)が設定されて上記▲2▼の処理動作が実行される。 Then, the coprocessor. 5A, at the end of the calculation process, the SLAVEM instruction by the execution, HALT_CNT79 to 0 is set with the ▲ 1 ▼ processing operation is executed, the value of the operand to MEMCONT73 ( the ▲ 2 ▼ processing set address rights of each bank 0-3 necessary for the operation and setting of the operation mode) is set to the ▲ 2 ▼ processing operation is performed.
【0044】 [0044]
尚、上記SLAVEM命令は、マスター・スレーブ方式のアーキテクチャを採用するマルチプロセッサに標準的に搭載されている命令機能である。 The above SLAVEM instruction is an instruction function which is standard mounted on the multi-processor employing the architecture of the master-slave mode.
【0045】 [0045]
次に、図6及び図7を用いて上記マルチプロセッサ1Aの動作を説明する。 Next, an operation of the multiprocessor 1A with reference to FIGS. 図6はマルチプロセッサ1Aの作動時のCPU3Aの動作を説明するフローチャートであり、図7はマルチプロセッサ1Aの作動時のコプロセッサ5Aの動作を説明するフローチャートである。 Figure 6 is a flow chart for explaining the operation of CPU3A during operation of the multiprocessor. 1A, 1 7 is a flowchart for explaining the operation of the coprocessor 5A during operation of the multiprocessor 1A. ここでは、コプロセッサ5Aにより一例として2048点のFFTの係数を演算させ、CPU3Aによりその上位128点の係数が読み出される場合で説明する。 Here, by calculating the coefficients of the FFT of 2048 points as an example by the coprocessor 5A, a description will be given of a case where the coefficient of the upper 128-point is read by the CPU 3A.
【0046】 [0046]
図6のステップS1で、CPU3Aは、MEMCONT73に例えば0x0033を設定することで各バンク0〜3のアクセス権と動作モードとを例えば表1の様に設定する。 In step S1 of FIG. 6, CPU 3A sets the permissions for each bank 0-3 by setting 0x0033 for example, MEMCONT73 operation mode for example as shown in Table 1.
【0047】 [0047]
【表1】 [Table 1]
【0048】 [0048]
即ち、FFTの演算処理で使用されるデータを格納するのに使用するバンク0及びバンク1の動作モードをアクセス速度の速い通常モードに設定し、それらバンク0及びバンク1のアクセス権をCPU3Aに設定する。 That is, sets the operation mode of the bank 0 and the bank 1 is used to store data used in arithmetic processing of the FFT fast normal mode access speed, set access rights for their bank 0 and bank 1 in CPU3A to. 他方、FFTの演算処理で使用されないバンク2及びバンク3の動作モードは消費電力の極少の停止モードに設定し、それらバンク2及びバンク3のアクセス権は例えばCPU3Aに設定する。 On the other hand, the operation mode of the banks 2 and 3 which are not used in the calculation of FFT is set to the stop mode of the very small power consumption, access their banks 2 and 3 are set to, for example, CPU 3A. FFTの処理で使用されないバンク2及びバンク3の動作モードが例えば休止モードに設定されることで共有メモリ71の消費電力の空間的浪費が削減される。 Spatial waste of power consumption of the shared memory 71 by the operating mode of the banks 2 and 3 which are not used in the FFT processing is set to, for example, sleep mode is reduced.
【0049】 [0049]
そして、ステップS2で、CPU3Aは、バンク0及びバンク1にFFTの演算処理に使用される入力データを転送して格納する。 Then, in step S2, CPU 3A stores and transfers the input data used for the arithmetic processing of the FFT in the bank 0 and bank 1. そして、ステップS3で、CPU3Aは、MEMCONT73に例えば0x8833を設定することで各バンク0〜3のアクセス権と動作モードを例えば表2の様に設定する。 Then, in step S3, CPU 3A sets the operation mode and access each bank 0-3 example, as shown in Table 2 by setting the 0x8833 for example, MEMCONT73. 即ち、バンク0及びバンク1に転送された入力データがコプロセッサ5Aにより読み出せる様にバンク0とバンク1のアクセス権をCPU3Aからコプロセッサ5Aに変更する。 That is, the input data transferred to the bank 0 and the bank 1 changes the access right of banks 0 and 1 as read out by the coprocessor 5A from CPU3A the coprocessor 5A.
【0050】 [0050]
【表2】 [Table 2]
【0051】 [0051]
そして、ステップS4で、CPU3Aは、PC_CNT711にコプロセッサ5AのROM11(命令メモリ)に保存されているFFT関数の先頭アドレスを設定すると共に、HALT_CNT79に1を設定してコプロセッサ5Aを起動させ、コプロセッサ5AにFFTの演算処理を実行させる。 Then, in step S4, CPU 3A sets a start address of the FFT function stored in ROM11 coprocessor 5A (instruction memory) in PC_CNT711, activate the coprocessor 5A set to 1 HALT_CNT79, co to execute arithmetic processing of the FFT processor 5A.
【0052】 [0052]
そして、ステップS5で、CPU3Aは、コプロセッサ5Aの処理が終了するまで、別の処理を実行する。 Then, in step S5, CPU 3A until the processing of the coprocessor 5A is completed, it performs another process. 別の処理としては例えば単にCPU3A自身の低電力モードへの遷移の為の処理動作が含まれる。 Another process includes processing operation for transition example simply to CPU3A its low power mode. そして、CPU3Aは、ステップS5の別の処理が終了すると、ステップS6に進み、HALT_CNT79をチェックする。 Then, CPU 3A, when another processing in step S5 is completed, the flow proceeds to step S6, checks HALT_CNT79. そして、CPU3Aは、HALT_CNT79が1の場合(即ちコプロセッサ5AがFFTの演算処理を終了していない場合)は、ステップS5に戻って他の別の処理を実行し、HALT_CNT79が0の場合(即ちコプロセッサ5AがFFTの演算処理を終了している場合)は、ステップS7に進む。 Then, CPU 3A is HALT_CNT79 the case of 1 (ie coprocessor 5A has not finished processing the FFT), the flow returns to step S5 to perform other further processing, if HALT_CNT79 is 0 (i.e. If coprocessor 5A is finished the arithmetic process of the FFT), the process proceeds to step S7.
【0053】 [0053]
他方、図6のステップS4でCPU3Aにより起動されたコプロセッサ5Aは、図7のステップT1でFFTの演算処理を実行し、その演算処理を終了すると、その演算処理の結果(2048点のFFTの係数)をバンク0及びバンク1に保存してステップT2に進む。 On the other hand, co-processor 5A started by CPU3A in step S4 of FIG. 6, a process of calculating a FFT at step T1 of FIG. 7, upon completion of the calculation process, the calculation result (2048 points FFT It proceeds to step T2 to save the coefficients) to the bank 0 and bank 1. そして、ステップT2で、コプロセッサ5Aは、SLAVEM命令を実行することで、HALT_CNT79に0を設定してその演算処理の終了をCPU3Aに通知すると共に、例えばROM11に保存されたオペランドの値(ここでは0x2333)をMEMCONT73に設定して各バンク0〜3のアクセス権と動作モードとを例えば表3の様に設定する。 Then, in step T2, the coprocessor 5A, by executing the SLAVEM instruction, and notifies the CPU3A the end of the arithmetic process by setting the 0 to HALT_CNT79, for example, the value stored in the operand ROM 11 (here by setting the 0x2333) to MEMCONT73 to set the access rights of each of the banks 0 to 3 and the mode of operation, for example, as shown in Table 3.
【0054】 [0054]
【表3】 [Table 3]
【0055】 [0055]
即ち、コプロセッサ5Aの演算処理の結果(2048点のFFTの係数)の保存に使用されたバンク0及びバンク1のうち、CPU3Aにより読み出される上位128点の係数の保存に使用されたバンク0の動作モードを低速モードに設定し、その上位128点の係数がCPU3A側から読み出せる様に、そのバンク0のアクセス権をCPU3Aに戻す。 That is, of the co-processor 5A of the result of the arithmetic processing bank is used to store (coefficients of FFT of 2048 points) 0 and bank 1, bank 0 that is used to store the coefficients of the upper 128 points read by CPU3A It sets the operation mode to the low-speed mode, the coefficient of the upper 128 points as can be read from the CPU 3A side, returns the permissions for the bank 0 to the CPU 3A. 他方、CPU3Aにより読み出される上位128点の係数が保存されなかったバンク1の動作モードは休止モードに設定され、そのバンク1のアクセス権もCPU3Aに戻される。 On the other hand, the operation mode of the bank 1 coefficients of upper 128 points was not saved to be read by the CPU 3A is set in a rest mode, access the bank 1 is also returned to the CPU 3A. これによりコプロセッサ5Aの演算処理の結果のうちのCPU3Aにより読み出されるものが最少限の消費電力で共有メモリ71に保存される。 Thus what is read by CPU3A of results of the arithmetic processing of the coprocessor 5A is stored in the shared memory 71 in the power consumption minimal. これにより共有メモリ71の消費電力の時間的浪費が削減される。 This time consuming power consumption of the shared memory 71 is reduced by.
【0056】 [0056]
ステップS7では、CPU3Aは、MEMCONT73に例えば0x0333を設定することで各バンク0〜3のアクセス権と動作モードとを例えば表4の様に設定する。 In step S7, CPU 3A sets the permissions for each bank 0-3 by setting 0x0333 for example, MEMCONT73 operation mode for example as shown in Table 4. 即ち、バンク0の動作モードをアクセス速度の速い通常モードに切り替える。 In other words, switch the operation mode of bank 0 in fast normal mode access speed.
【0057】 [0057]
【表4】 [Table 4]
【0058】 [0058]
そして、ステップS8で、CPU3Aは、バンク0からコプロセッサ5Aの演算処理の結果(上位128点のFFTの係数)を読み出す。 Then, in step S8, CPU 3A from bank 0 of the arithmetic processing of the coprocessor 5A results read out (FFT coefficients of the upper 128 points). そして、CPU3Aは、その読み出し後、バンク0の動作モードをMEMCONT73の設定を変更して例えば低速モード又は休止モードに切り替える。 Then, CPU 3A switches its after reading, in the operation mode of the bank 0 by changing the settings of MEMCONT73 example low speed mode or hibernation mode.
【0059】 [0059]
以上の様に構成されたマルチプロセッサ1Aによれば、CPU3Aにより各バンク0〜3の動作モードが個別に切替制御されることに加えて、コプロセッサ5Aによっても各バンク0〜3の動作モードが個別に切り替えられるため、コプロセッサ5Aの処理の進行に適切に合わせて各バンク0〜3の動作モードを個別に切替制御でき、従って、CPU3Aの処理の進行状況だけを考慮する場合よりも、より緻密に共有メモリ71の消費電力を制御できて消費電力を削減できる。 According to the multiprocessor 1A constructed as described above, in addition to the operation mode of each of the banks 0 to 3 are individually switched controlled by CPU 3A, the operation mode of each bank 0-3 by the co-processor 5A because switched individually to match appropriately the progress of the process of the coprocessor 5A can be individually switched control the operation mode of each bank 0-3, therefore, than when considering only the progress of the processing of the CPU 3A, more possible to reduce power consumption can be controlled precisely power consumption of the shared memory 71.
【0060】 [0060]
又、CPU3Aによりコプロセッサ5Aの演算処理に使用されないバンク2及びバンク3の動作モードが消費電力の少ない動作モード(休止モード)に切り替えられるため(ステップS1)、その使用されないバンク2及びバンク3で浪費される消費電力を削減でき、共有メモリ71の消費電力の空間的浪費を削減できる。 Further, since the operation mode of the coprocessor 5A calculation process on the unused bank 2 and bank 3 is switched to the low operation mode of the power consumption (sleep mode) by CPU 3A (step S1), the bank 2 and bank 3 that it is not used wasted power consumption is possible to reduce the can reduce the spatial waste of power consumption of the shared memory 71.
【0061】 [0061]
又、コプロセッサ5Aの処理終了の際(ステップT2)に、そのコプロセッサ5Aにより、その処理に使用されたバンク0及びバンク1の動作モードが消費電力の低い動作モード(低速モード又は休止モード)に切り替えられるため、その処理結果がバンク0及びバンク1に保存されてからCPU3Aにより読み出されるまでの間の従来無駄に消費されていた共有メモリ71の消費電力の時間的浪費を削減できる。 Further, when the processing end of coprocessor 5A (step T2), its co by the processor 5A, lower operating mode the operating mode is the power consumption of the bank 0 and bank 1 used in the process (low-speed mode or pause mode) because switched to, it can be reduced prior wasting time consuming power consumption of the shared memory 71 that has been consumed until the processing result is read by CPU3A from being stored in the bank 0 and bank 1. 特に、その際、コプロセッサ5Aにより、その処理結果のうちの所定の処理結果(CPU3Aにより読み出されるもの)の保存に使用されたバンク0の動作モードが、その所定の処理結果を保持できる範囲で消費電力の最少の動作モード(低速モード)に切り替えられ、そのバンク0以外のバンク1の動作モードが、消費電力の最少の動作モード(休止モード)に切り替えられるため、コプロセッサ5Aの演算処理の結果のうちの所定の処理結果を最少限の消費電力で共有メモリ71に保存でき、これにより共有メモリ71の消費電力の時間的浪費を大幅に削減できる。 In particular, this time, the coprocessor 5A, the processing result given processing result the operation mode of the bank 0 that is used to store (as those read by CPU 3A) of is within the range that can retain its predetermined processing result is switched to the power consumption minimal mode of operation (low speed mode), the operation mode of the bank 1 except that bank 0 is because it is switched to the power consumption minimal mode of operation (sleep mode), the calculation processing of the coprocessor 5A a predetermined processing result of the results can be stored in the shared memory 71 in the power consumption of the minimum, thereby greatly reducing the time wasted power consumption of the shared memory 71.
【0062】 [0062]
又、CPU3Aがコプロセッサ5Aの演算処理と併行して別の処理を実行できる様に構成されているので、マルチプロセッサ1A全体の処理の効率化が図れる。 In addition, since CPU3A is constructed such that can perform another process in parallel with the processing of the coprocessor 5A, the efficiency of the entire process multiprocessor 1A can be achieved. 特に、CPU3Aが別の処理として自身の低電力モードへの遷移を実行する場合は、コプロセッサ5Aの演算処理の間のCPU3Aの待機電力の削減が図れる。 In particular, if the CPU3A executes transition to its low power mode as a separate process, thereby to reduce the standby power of CPU3A during processing of the coprocessor 5A.
【0063】 [0063]
又、図4の様に、各バンク0〜3のアクセス権の設定及び動作モードの設定を受け付けるビットフィールBFを同一のレジスタで構成しているため、一度の処理ステップで各バンク0〜3のアクセス権の設定及び動作モードの設定を行えて、処理ステップ数を削減できる。 Also, as in FIG. 4, since the bit fields BF for receiving setting and setting of the operation mode of the access rights of each bank 0-3 are composed of the same register, each bank 0-3 in one process step and can configure and set the operating mode of the access right, it is possible to reduce the number of processing steps.
【0064】 [0064]
又、例えばステップS8でCPU3Aがコプロセッサ5Aの処理結果の保存に使用された例えばバンク0からコプロセッサ5Aの演算処理の結果を読み出す際(アクセスする際)に、CPU3Aによりそのバンク0の動作モードがアクセス速度の速い動作モード(通常モード)に切り替えられるため、そのバンク0に保存されたコプロセッサ5Aの処理結果のデータ量が多くても速やかに読み出せる。 Further, for example CPU3A is when reading the result of the arithmetic process of the coprocessor 5A, for example, from the bank 0 is used to store the processing results of coprocessor 5A in step S8 (when accessing), the operation mode of the bank 0 by CPU3A There order is switched to the fast operation mode access speed (normal mode), put out quickly read even more data of the processing result of the coprocessor 5A stored in the bank 0.
【0065】 [0065]
尚、この実施の形態では、ステップS8でCPU3Aにより例えばバンク0からコプロセッサ5Aの処理結果が読み出される際に、ステップS7でCPU3Aによりそのバンク0の動作モードがアクセス速度の速い通常モードに切り替えられる場合で説明したが、CPU3Aにより読み出されるコプロセッサ5Aの処理結果のデータ量が少ない場合はステップS7を省略し、バンク0の動作モードを低速モードにしたままで、CPU3Aによりバンク0からコプロセッサ5Aの処理結果が読み出される様にしても構わない。 In this embodiment, switched when the coprocessor 5A of the processing result, for example, by a bank 0 CPU 3A in step S8 is read, CPU 3A operation mode for that bank 0 is fast normal mode access speed by in step S7 has been described in the case, while when small numbers of the processing result of the coprocessor 5A read by CPU3A will be omitted step S7, and the operation mode of the bank 0 to the low-speed mode, the coprocessor 5A from the bank 0 by CPU3A of the processing result may be in the manner are read out.
【0066】 [0066]
尚、この実施の形態では、ステップS1でCPU3Aによりコプロセッサ5Aの演算処理に使用されない例えばバンク2及びバンク3の動作モードが消費電力の極少の動作モード(休止モード)に切り替えられる場合で説明したが、コプロセッサ5Aにより、例えばその起動時又はその処理開始時に、その演算処理に使用されない例えばバンク2及びバンク3の動作モードが消費電力の極少の動作モード(休止モード)に切り替えられる様にしても構わない。 In this embodiment, as described in the case where the operation mode of the coprocessor 5A arithmetic processing is not used, for example, the bank 2 and bank 3 by CPU3A switched to power very small mode of operation (sleep mode) in step S1 but the coprocessor 5A, for example, that the start-up or when processing is started, in the manner mode of operation of the arithmetic processing is not used, for example, banks 2 and 3 are switched to the power consumption very small mode of operation (sleep mode) it may be.
【0067】 [0067]
尚、この実施の形態では、共有メモリ71が複数のバンク0〜3により構成される場合で説明したが、1つのバンクにより構成される様にしても構わない。 In this embodiment, although the shared memory 71 is described in the case constituted by a plurality of banks 0-3, it may be the manner is constituted by a single bank. その場合は、この実施の形態の効果のうち、共有メモリ71が複数のバンク0〜3により構成されることに起因する効果以外の効果だけを得ることになる。 In that case, among the advantages of this embodiment, will get only effects other than the effect due to the shared memory 71 is constituted by a plurality of banks 0-3.
【0068】 [0068]
<実施の形態2> <Embodiment 2>
この実施の形態2に係るマルチプロセッサ1Bは、上記実施の形態1に係るマルチプロセッサ1Aに於いて、コプロセッサ5Aにより切替制御される各バンク0〜3のアクセス権及び動作モードの内容がCPU3A側から設定(指定)される様にしたものである。 Multiprocessor 1B according to the second embodiment, in the multi-processor 1A according to the first embodiment, access rights and content of the operation mode is CPU3A side of each bank 0-3 which is switched controlled by coprocessor 5A in which was set to be set (specified) from.
【0069】 [0069]
この実施の形態に係るマルチプロセッサ1Bは、図1及び図14に示す様に、上記実施の形態1に係るマルチプロセッサ1Aと同様、CPU3B、コプロセッサ5B、CPU3B・コプロセッサ5B間の共有メモリ71を構成するメモリデバイス7A、コプロセッサ5Bにより実行されるプログラムが保存されたROM11と、CPU3Bのメモリアクセス速度を高速化するためのキャッシュ(Cache)9とを備えて主構成される。 Multiprocessor 1B according to this embodiment, as shown in FIG. 1 and FIG. 14, similarly to the multi-processor 1A according to the first embodiment, CPU 3b, coprocessor 5B, the shared memory 71 between CPU 3b · Coprocessor 5B memory device 7A constituting the, a ROM11 the program to be executed is preserved by coprocessor 5B, the main constructed and a cache (cache) 9 for speeding up memory access speed CPU 3b. 以下、マルチプロセッサ1Bの構成要素のうちマルチプロセッサ1Aの構成要素と同一のものは同一符号を付してその説明を省略する。 Hereinafter, the components for the same multi-processor 1A of the components of a multi-processor 1B is omitted with the same reference numerals.
【0070】 [0070]
この実施の形態のコプロセッサ5Bは、上記実施の形態1のコプロセッサ5Aと比べて、その実行中の演算処理の終了の際に、オペランドの指定ができるSLAVEM命令を実行する代わりに、オペランドの指定ができないSLAVE命令を実行することで、HALT_CNT79に0を設定する点が異なる以外は同様の処理動作が設定される。 Coprocessor 5B of this embodiment, as compared with the coprocessor 5A of the first embodiment, upon completion of the calculation of the running, instead of performing the SLAVEM instructions that can be set to an operand, operand Specifies that executes the SLAVE instructions that can not be, except that the point to be set to 0 HALT_CNT79 different set the same processing operation. 尚、このSLAVE命令も、SLAVEM命令と同様、HALT_CNT79に0を設定するための命令であってマスター・スレーブ方式のアーキテクチャを採用するマルチプロセッサに標準的に搭載されている命令機能である。 In this SLAVE instruction is also, like SLAVEM instruction is an instruction function which is standard mounted on the multi-processor employing the architecture of the master-slave mode an instruction for setting to 0 HALT_CNT79.
【0071】 [0071]
この実施の形態に係るマルチプロセッサ1BのメモリマップMMは、図8に示す様に、上記実施の形態1のマルチプロセッサ1AのメモリマップMM(図5)と比べて、コプロセッサ5Bの制御用の制御レジスタとして更にPOWER_CNT713が追加されている点が異なる以外は同様に構成される。 Memory map MM multiprocessor 1B according to this embodiment, as shown in FIG. 8, as compared to the memory map MM multiprocessor 1A of the first embodiment (FIG. 5), for control of the coprocessor 5B except that it further POWER_CNT713 as control registers are additionally provided similarly constructed. このPOWER_CNT713は、CPU3Bにより設定(指定)される各バンク0〜3のアクセス権及び動作モードの設定が設定されるレジスタである。 This POWER_CNT713 is a register set by the CPU 3b (specified) by the permission settings and operation modes of each bank 0-3 is set. このPOWER_CNT713は、コプロセッサ5Bにより上記SLAVE命令が実行されることに起因して、そのPOWER_CNT713に設定された各バンク0〜3のアクセス権の設定及び動作モードの設定をMEMCONT73に設定入力する。 This POWER_CNT713, due to the SLAVE instruction is executed by the coprocessor 5B, set inputs setting configuration and the operation mode of the access rights for each bank 0-3 set in the POWER_CNT713 to MEMCONT73. これにより、各バンク0〜3のアクセス権及び動作モードがPOWER_CNT713に設定された各バンク0〜3のアクセス権の設定及び動作モードの設定に切り替えられる。 Thus, it switches the setting of the configuration and operation mode of the access rights of each bank 0-3 the access right and the operation mode of each bank 0-3 is set to POWER_CNT713.
【0072】 [0072]
次に、図9及び図10を用いて上記マルチプロセッサ1Bの動作を説明する。 Next, an operation of the multiprocessor 1B with reference to FIGS. 図9はマルチプロセッサ1Bの作動時のCPU3Bの動作を説明するフローチャートであり、図10はマルチプロセッサ1Bの作動時のコプロセッサ5Bの動作を説明するフローチャートである。 Figure 9 is a flow chart for explaining the operation of CPU3B during operation of the multiprocessor 1B, FIG. 10 is a flowchart for explaining the operation of the coprocessor 5B during operation of the multiprocessor 1B. ここでは、コプロセッサ5Bにより2048点のFFTの係数を演算させ、CPU3Bによりその全ての係数(2048点のFFTの係数)が読み出される場合で説明する。 Here, by calculating the coefficients of the FFT of 2048 points by coprocessor 5B, a description will be given of a case where all of the coefficients (coefficients of FFT of 2048 points) is read by the CPU 3b.
【0073】 [0073]
この実施の形態のCPU3Bの処理動作は、図9に示す様に、上記実施の形態1のCPU3Aの処理動作と比べて、ステップS3の処理後に、ステップS3−2でPOWER_CNT713に例えば0x2233を設定してからステップS4に進む点が異なる以外は同様の処理動作が設定される。 Processing operation CPU3B of this embodiment, as shown in FIG. 9, as compared with the processing operation of CPU3A of the first embodiment, after the processing of step S3, sets the example 0x2233, at step S3-2 POWER_CNT713 except that the flow proceeds to step S4 from different it is set the same processing operation. ステップS3−2でのPOWER_CNT713への例えば0x2233の設定により、後述のコプロセッサ5Bの処理動作のステップT2で、コプロセッサ5Bにより切替制御される各バンク0〜3のアクセス権及び動作モードの内容が例えば表5の様に設定される。 By setting the example of 0x2233 to POWER_CNT713 in step S3-2, in step T2 of the processing operations described later coprocessor 5B, the contents of the permission and the operation mode of each bank 0-3 which is switched controlled by coprocessor 5B for example, it is set as shown in Table 5.
【0074】 [0074]
【表5】 [Table 5]
【0075】 [0075]
尚、この表5の設定は、ここでの動作説明の例では、コプロセッサ5Bにより演算される2048点のFFTの係数の全てがCPU3Bにより読み出される例であるため、コプロセッサ5Bの演算処理の結果(2048点のFFTの係数)の保存に使用されるバンク0及びバンク1のうち、CPU3Bにより読み出される全2048点の係数の保存に使用されるバンク0及びバンク1の双方の動作モードを低速モードに設定し、その全てのFFTの係数がCPU3B側から読み出せる様に、バンク0及びバンク1の双方のアクセス権がCPU3Bに戻される様に設定されたものである。 The setting of the table 5, in the example of operation described here, because all the coefficients of the FFT of 2048 points is calculated by the coprocessor 5B is an example to be read by the CPU 3b, the arithmetic process of the coprocessor 5B results of the bank 0 and bank 1 is used to store (coefficients of 2048 points FFT), a low speed of both modes of operation of the bank 0 and bank 1 is used to store the coefficients of all 2048 points read by CPU3B set mode, its as coefficients of all the FFT can be read from the CPU 3b side, in which both the access bank 0 and the bank 1 is set so as to be returned to the CPU 3b. 尚、他のバンク2及びバンク3の動作モードは、コプロセッサ5Bの演算処理で使用されないので消費電力の最少の休止モードに設定されたままであり、それらバンク2及びバンク3のアクセス権も例えばCPU3B側に設定されたままである。 The operation mode of the other banks 2 and 3, remains set to the minimum sleep mode power consumption because it is not used in the calculation process of the coprocessor 5B, also for example CPU3B access their bank 2 and bank 3 it remains set to the side.
【0076】 [0076]
他方、この実施の形態のプロセッサ5Bの処理動作は、図10に示す様に、上記実施の形態1のコプロセッサ5Aの処理動作と比べて、ステップT2でオペランドの指定ができないSLAVE命令を実行することでHALT_CNT79に0を設定する点が異なる以外は同様の処理動作が設定される。 On the other hand, the processing operation of the processor 5B of this embodiment, as shown in FIG. 10, as compared with the processing operation of the coprocessor 5A of the first embodiment, executes the SLAVE instruction can not be specified in the operand at step T2 the HALT_CNT79 besides that sets different zero by being set the same processing operation. 即ち、ステップT2でのコプロセッサ5BによるSLAVE命令の実行により、HALT_CNT79に0が設定されてコプロセッサ5Bの演算処理の終了がCPU3Bに通知されると共に、POWER_CNT713に設定されていた上記0x2233の設定がMEMCONT73に設定入力されて各バンク0〜3のアクセス権及び動作モードが表5の様に切り替えられる点が異なる以外は同様の処理動作が行われる。 That is, by executing the SLAVE instruction by coprocessor 5B in step T2, with HALT_CNT79 the end of the calculation of 0 is set coprocessor 5B is notified to the CPU 3b, setting the 0x2233 which were set up in POWER_CNT713 set input to MEMCONT73 to access and the operation mode of each bank 0-3 is the same processing operations other than the point to be switched as is different in Table 5 is performed.
【0077】 [0077]
尚、この実施の形態の動作説明では、CPU3Bにより読み出されるコプロセッサ5Bの演算処理の結果はバンク0及びバンク1に保存される。 In the description of the operation of this embodiment, the result of the arithmetic processing of the coprocessor 5B read by CPU3B is stored in the bank 0 and bank 1. その為、この実施の形態でのステップS7では、CPU3Bは、バンク0及びバンク1の双方の動作モードを高速読み出しの可能な通常モードに切り替えるべくMEMCONT73に0x0033(表1の設定)を設定している点で上記実施の形態1でのステップS7の場合と若干相異していることに留意しておく。 Therefore, in step S7 in this embodiment, CPU 3b is set to MEMCONT73 to switch the operation mode of both bank 0 and bank 1 in the normal mode can be fast read 0x0033 (the settings in Table 1) keep in mind that slightly different from and in the case of step S7 in the first embodiment in that there.
【0078】 [0078]
以上の様に構成されたマルチプロセッサ1Bによれば、コプロセッサ5Bにより切替制御される各バンク0〜3のアクセス権及び動作モードの内容をCPU3B側から設定(指定)できるため、▲1▼CPU3Bの処理内容(CPU3Bにより共有メモリ71から読み出されるコプロセッサ5Bの演算処理の結果の数)の変更に応じてコプロセッサ5Bにより切替制御される各バンク0〜3の動作モードの内容を変更する場合に、CPU3B側の設定変更だけで、CPU3Bの処理内容の変更と共にコプロセッサ5Bにより切替制御される各バンク0〜3のアクセス権及び動作モードの内容の変更ができて、設定変更が容易となり、又、▲2▼コプロセッサ5B側の各バンク0〜3のアクセス権の設定及び動作モードの設定に関わる部分のソ According to the multiprocessor 1B constructed as above, it is possible to set access rights and content of the operation mode of each bank 0-3 which is switched controlled by coprocessor 5B from CPU 3b side (specified), ▲ 1 ▼ CPU3B when changing the processing contents the contents of the operation mode of each bank 0-3 which is switched controlled by coprocessor 5B according to the change of the (shared number of results of arithmetic processing of the coprocessor 5B read from the memory 71 by the CPU 3b) , the only configuration changes CPU 3b side, and can change the contents of the access rights and the operation mode of each bank 0-3 which is switched controlled by coprocessor 5B with changes processing contents of CPU 3b, it becomes easy setting change, Further, ▲ 2 ▼ coprocessor 5B side of that part relating to the setting of the configuration and operation mode of the access rights of each bank 0-3 トウエアのアルゴリズムを省略でき、コプロセッサ5Bの実行するソフトウエアのアルゴリズムの簡素化及びソフトウエアの実行サイクルの削減が図れる。 It can be omitted algorithm Touea, thereby to reduce the simplification and software execution cycle of the software algorithms executed by the coprocessor 5B.
【0079】 [0079]
<実施の形態3> <Embodiment 3>
この実施の形態3に係るマルチプロセッサ1Cは、上記実施の形態1のマルチプロセッサ1Aに於いて、共有メモリ71の各バンク0〜3に一定時間アクセスが無い場合に、そのアクセスの無いバンク0〜3の動作モードがCPU3A及びコプロセッサ5Aに切替制御されなくても自律的(自動的)にメモリデバイス7Aによって消費電力の少ない例えば低速モードに切り替えられる様にしたものである。 Multiprocessor 1C according to the third embodiment, in the multi-processor 1A of the first embodiment, if there is no fixed time access to each bank 0-3 shared memory 71, no banks of the access 0 3 mode of operation is obtained by the manner is switched to a small example low-speed mode power consumption by the memory device 7A autonomously without being switched controlled (automatically) to CPU3A and coprocessor 5A.
【0080】 [0080]
即ち、この実施の形態に係るマルチプロセッサ1Cは、図14に示す様に、上記実施の形態1に係るマルチプロセッサ1Aと同様、CPU3A、コプロセッサ5A、メモリデバイス7C、ROM11と、キャッシュ(Cache)9とを備えて主構成される。 That is, the multiprocessor 1C according to this embodiment, as shown in FIG. 14, similarly to the multi-processor 1A according to the first embodiment, CPU 3A, coprocessor 5A, the memory device 7C, ROM 11, the cache (Cache) the main composed and a 9. 以下、マルチプロセッサ1Cの構成要素のうちマルチプロセッサ1Aの構成要素と同一のものは同一符号を付してその説明を省略する。 Hereinafter, the components for the same multi-processor 1A of the components of a multiprocessor 1C thereof is omitted will be denoted by the same reference numerals.
【0081】 [0081]
又、この実施の形態のメモリデバイス7Cは、図11に示す様に、上記実施の形態1のメモリデバイス7A(図1)と比べて、更に各バンク0〜3のアクセスされない時間を計時するタイマ部(計時手段)715を備える点と、動作モード制御部77Cの動作が後述の様に変更される点が異なる以外は同様に構成される。 The memory device 7C of the present embodiment, as shown in FIG. 11, as compared with a memory device 7A of the first embodiment (FIG. 1), measures a time during which no further access of each bank 0-3 timer and that it includes a section (clocking means) 715, it is similarly constructed except that the point of operation of the operation mode control unit 77C is changed as described below are different.
【0082】 [0082]
又、この実施の形態に係るマルチプロセッサ1CのメモリマップMMは、図12に示す様に、上記実施の形態1に係るマルチプロセッサ1AのメモリマップMM(図5)と比べて、更にTIMER_CONT717を有する点が異なる以外は同様に構成される。 The memory map MM multiprocessor 1C according to this embodiment, as shown in FIG. 12, as compared to the memory map MM multiprocessor 1A according to the first embodiment (FIG. 5), further comprising a TIMER_CONT717 except that the point is different similarly configured. このTIMER_CONT717は、バンク0〜3へのアクセスが無くなった時点からバンク0〜3の動作モードがメモリデバイス7Cにより自律的に例えば低速モードに切り替えられるまでの時間間隔(この時間間隔が上記一定時間となる)がカウント数により設定されるレジスタである。 This TIMER_CONT717 includes a time interval (this time interval until the operation modes of the banks 0 to 3 from the point of no longer access to the bank 0 to 3 is switched autonomously for example low-speed mode by the memory device 7C is the predetermined time becomes) a register is set by the number of counts.
【0083】 [0083]
タイマ部715は、それぞれ各バンク0〜3のアクセスされない時間を計時する4つのダウンカウンタ(図示省略)を備える。 Timer unit 715 comprises four of the down counter for counting a time that is not accessed for each bank 0-3 respectively (not shown). 各ダウンカウンタは、TIMER_CONT717に設定されたカウント数を初期値とし、そのカウント数が0になるまで、所定時間経過する毎にそのカウント数を1ずつ減数することで、上記一定時間を計時するカウンタである。 Each down counter, an initial value has been counted number set to TIMER_CONT717, until the count reaches zero, by decrementing by one the count number each time the predetermined time elapses, the counter for counting the predetermined time it is.
【0084】 [0084]
タイマ部715は、共有メモリ71の各バンク0〜3に対し、▲1▼そのバンク0〜3の動作モードが例えば通常モードにあり、且つ▲2▼そのバンク0〜3のアクセス権が例えばCPU3A側にある状況で、▲3▼そのバンク0〜3へのアクセス(読み書き)が無くなると、上記ダウンカウンタを用いて上記の如く、そのバンク0〜3の上記アクセスされない時間の計時を開始する。 Timer unit 715, with respect to each bank 0-3 of shared memory 71, ▲ 1 ▼ operation mode of the bank 0 to 3 may, for example, in the normal mode, and ▲ 2 ▼ permissions for the bank 0 to 3, for example CPU3A in situations where the side, ▲ 3 ▼ When the access to the bank 0 to 3 (read and write) is eliminated, as described above with reference to the down counter starts counting of the accessed without time that bank 0-3. そして、タイマ部715は、そのバンク0〜3についての上記一定時間を計時した場合に限り、その旨を動作モード制御部77Cに通知する。 Then, the timer unit 715, only when counting the predetermined time for that bank 0-3, notifies the operation mode control section 77C. 尚、タイマ部715は、その計時中のバンク0〜3にアクセスがあると、その計時を初期値から計時し直すものとのする。 The timer unit 715, when there is access to the banks 0 to 3 in the counting, to the intended re-clocking the counting from the initial value. 又、タイマ部715は、その計時中のバンク0〜3に対して上記▲1▼及び▲2▼の少なくとも1つが満たされなくなった場合は、その計時を停止するものとする。 Further, the timer unit 715, the ▲ 1 for the bank 0 to 3 in the counting ▼ and ▲ 2 ▼ at least one of when no longer satisfied, shall stop the time measurement. 尚、タイマ部715は、TIMER_CONT717にカウント数として0(ゼロ)が設定された場合は、計時を行わないものとする(即ちタイマ部715のカウンタは非活性となる)。 The timer unit 715, when the 0 as the count number (zero) is set to TIMER_CONT717, (consisting i.e. counter of the timer unit 715 and the non-active) and does not conduct time measurement.
【0085】 [0085]
この実施の形態の動作モード制御部77Cは、タイマ部715から上記一定時間を計時した旨の通知を受けた場合に限り、自律的に、その一定時間アクセスの無いバンク0〜3の動作モードを例えば低速モードに切り替える。 Operation mode control section 77C of this embodiment, only when receiving the notification from the timer 715 indicating that counts the predetermined time, the operation mode of autonomously, banks 0 to 3 without the predetermined time access For example switch to the low-speed mode. 詳細には、動作モード制御部77Cは、例えば、その一定時間アクセスの無いバンク0〜3の動作モードが例えば低速モードに切り替わる様にMEMCONT73の設定を自ら変更し、その変更したMEMCONT73の設定に従って、その一定時間アクセスの無いバンク0〜3の動作モードを低速モードに切り替える。 In particular, the operation mode control section 77C is, for example, to change their own set of MEMCONT73 as the operation mode of the banks 0 to 3 without the certain period of time access is switched to the low-speed mode, for example, according to the settings of MEMCONT73 was the change, switch the operation mode of the banks 0 to 3 without the predetermined time access to the low-speed mode.
【0086】 [0086]
この構成により、共有メモリ71の各バンク0〜3に一定時間アクセスが無い場合は、そのアクセスの無いバンク0〜3の動作モードが、CPU3A及びコプロセッサ5Aに切替制御されなくても自律的にメモリデバイス7Cによって消費電力の少ない例えば低速モードに切り替えられる。 With this configuration, it shared when a predetermined time access each bank 0-3 in the memory 71 is not the operation mode of the banks 0 to 3 without its access, CPU 3A and co be a processor 5A not be switched controlled autonomously It is switched to a small example low-speed mode power consumption by the memory device 7C.
【0087】 [0087]
以上の様に構成されたマルチプロセッサ1Cによれば、共有メモリ71の各バンク0〜3に一定時間アクセスが無い場合に、そのアクセスの無いバンク0〜3の動作モードがCPU3A及びコプロセッサ5Aに切替制御されなくても自律的にメモリデバイス7Cによって消費電力の少ない例えば低速モードに切り替えられるため、CPU3Aやコプロセッサ5Aによる各バンク0〜3の制御負担が軽減できると共に共有メモリ71の消費電力の削減が図れる。 According to the multiprocessor 1C constructed as described above, when there is no fixed time access to each bank 0-3 shared memory 71, the operation mode of the banks 0 to 3 without the access is the CPU3A and coprocessor 5A because even if it is not the switching control is switched to the small example low-speed mode power consumption by autonomously memory device 7C, the power consumption of the shared memory 71 with control load of each bank 0-3 by CPU3A and coprocessor 5A can be reduced reduction can be achieved.
【0088】 [0088]
又、バンク0〜3の動作モードがメモリデバイス7Cにより自律的に低速モードに切り替えられるまでの時間間隔の設定調整だけで、即ち簡単な設定調整で、共有メモリ71の消費電力を、共有メモリ71への高速アクセス重視の設定にするか、低消費電力重視の設定にするか、その中間の設定にするかを容易に調整できる。 Further, the operation mode of the banks 0 to 3 only setting adjustment of the time interval until switching to autonomous low-speed mode by the memory device 7C, namely with a simple setting adjustments, the power consumption of the shared memory 71, shared memory 71 either fast access emphasis settings to, or not to set the low-power-sensitive, can be easily adjusted whether in the middle of setting.
【0089】 [0089]
尚、この実施の形態では、特に説明してないが、TIMER_CONT717へのカウント数の設定は例えばCPU3A又はコプロセッサ5Aに設定されてもよく、又、製造時に設定されてもよい。 In this embodiment, although not particularly described, the count number of settings to TIMER_CONT717 may be set, for example CPU3A or coprocessor 5A, or may be set during manufacture.
【0090】 [0090]
尚、この実施の形態では、上記実施の形態1に係るマルチプロセッサ1Aに適用した場合で説明したが、上記実施の形態2に係るマルチプロセッサ1Bに適用しても構わない。 In this embodiment has been described in the case of application to a multi-processor 1A according to the first embodiment, it may be applied to a multiprocessor 1B according to the second embodiment. その場合も、この実施の形態の効果と同様の効果を得る。 Also in this case, to obtain the same effect as in this embodiment.
【0091】 [0091]
尚、上記実施の形態1〜3に於いては、マルチプロセッサの電力制御方法もその実施の形態1〜3の範疇に含まれることは言うまでもないことである。 Note that at the first to third embodiments, it is needless to say that the power control method of the multi-processor is also included in the scope of the Embodiments 1 to 3 of its implementation.
【0092】 [0092]
<実施の形態4> <Embodiment 4>
この実施の形態4のマルチプロセッサ1Dは、上記実施の形態1に係るマルチプロセッサ1A(図1)に於いて、そのメモリデバイス7Aの構成要素のうち、I/Fレジスタ73、スイッチ部75及び動作モード制御部77をコプロセッサ5A側に実装させる様にしたものである。 Multiprocessor 1D of the fourth embodiment, in the multi-processor 1A (FIG. 1) according to the first embodiment, among the components of the memory device 7A, I / F register 73, switching unit 75 and the operation the mode control unit 77 is obtained by the way is implemented in the coprocessor 5A side.
【0093】 [0093]
即ち、この実施の形態のメモリデバイス(記憶手段)7Dは、図13に示す様に、共有メモリ71部分だけを実装して構成される。 That is, the memory device (storage means) 7D of this embodiment, as shown in FIG. 13, and by mounting only the shared memory 71 parts. 他方、この実施の形態のコプロセッサ5Dは、図13に示す様に、もともと備える演算部51に加えて更にメモリデバイス7DのI/Fレジスタ73、スイッチ部75及び動作モード制御部77を実装して構成される。 On the other hand, the coprocessor 5D of this embodiment, as shown in FIG. 13, further implement the I / F register 73, switching unit 75 and the operation mode control unit 77 of the memory device 7D in addition to the operation unit 51 originally provided composed of Te.
【0094】 [0094]
この実施の形態のマルチプロセッサ1Dの動作は、上記実施の形態1のマルチプロセッサ1Aの動作と同じなので省略する。 Operation of the multiprocessor 1D of this embodiment is omitted because it is the same as the operation of the multiprocessor 1A of the first embodiment.
【0095】 [0095]
以上の様に構成されたマルチプロセッサ1Dによれば、メモリデバイス7Dが、その構成要素のうち、共有メモリ71を構成する装置部分(SRAM)だけを自ら実装し、共有メモリ71の各バンク0〜3の動作モードの切り替えに関わる装置部分(動作モード制御部77及びI/Fレジスタ73)、及び、CPU3A及びコプロセッサ5Dと各バンク0〜3との間のアクセスの制御に関わる装置部分(スイッチ部75)はコプロセッサ5Dに実装されるため、メモリデバイス7Dが共有メモリ71部分だけで(即ち機能の単純な構成で)構成できて、メモリデバイス7Dの設計再利用性を高めることができる。 According to the multiprocessor 1D constructed as described above, the memory device 7D is among its components, by itself implements only device portion constituting the shared memory 71 (SRAM), each bank 0 in the shared memory 71 3 device part related to the switching of the operation mode (the operation mode control unit 77 and the I / F register 73), and, apparatus part related to control access between the CPU3A and coprocessor 5D and each bank 0-3 (switch part 75) is to be implemented in the coprocessor 5D, a simple configuration of only (i.e. functional memory devices 7D shared memory 71 parts) made structure, it is possible to improve the design reusability of memory devices 7D.
【0096】 [0096]
尚、この実施の形態では、上記実施の形態1のマルチプロセッサ1Aに適用した場合で説明したが、上記実施の形態2,3のマルチプロセッサ1B,1Cに適用できることは言うまでもないことである。 In this embodiment has been described in the case of application to multiprocessor 1A of the first embodiment, it is needless to say be applicable to a multiprocessor 1B, 1C of the form 2 and 3 above.
【0097】 [0097]
【発明の効果】 【Effect of the invention】
請求項1に記載の発明によれば、第1のプロセッサと第2のプロセッサとの共有の記憶手段が1つ以上のバンクを有して構成され、各バンクの動作モードが個別に消費電力の異なる複数の動作モードのうちの何れかに切り替えられており、第1のプロセッサにより記憶手段の各バンクの動作モードが個別に切替制御されることに加えて、第2のプロセッサによっても各バンクの動作モードが個別に切替制御されるため、第2のプロセッサの処理の進行に適切に合わせて各バンクの動作モードを個別に切替制御でき、従って、第1のプロセッサの処理の進行状況だけを考慮する場合よりも、より緻密に記憶手段の消費電力を制御できて消費電力を削減できるようになる。 According to the invention described in claim 1, the shared memory means of the first processor and the second processor is configured with one or more banks, the operation mode of each bank individually power consumption has been switched to any one of a plurality of different operation modes, in addition to the operation mode of each bank of the storage means by the first processor are individually switching control, even in the banks by the second processor since the operation mode is individually switching control appropriately with the progress of the processing of the second processor can be individually switched control the operation mode of each bank, therefore, consider only the progress of the processing of the first processor than when, it becomes possible to reduce power consumption can control the power consumption of the more densely storing means. 特に、記憶手段が2つ以上のバンクを有して構成される場合は、各バンク毎に動作モードを切り替えることができるため、更に消費電力の削減に寄与できる。 In particular, when the storage means is configured to have two or more banks, it is possible to switch the operation mode for each bank, it can contribute to further reduction in power consumption.
【0098】 [0098]
請求項2に記載の発明によれば、第1のプロセッサ又は第2のプロセッサにより、第2のプロセッサの処理に使用されないバンクの動作モードが消費電力の低い動作モードに切り替えられるため、記憶手段の消費電力を削減できる。 According to the invention described in claim 2, the first processor or the second processor, since the operation modes of the banks which are not used in the processing of the second processor is switched to a low power consumption operation mode, the storage means power consumption can be reduced.
【0099】 [0099]
請求項3に記載の発明によれば、第2のプロセッサの処理終了の際に、その第2のプロセッサにより、その処理に使用されたバンクの動作モードが消費電力の低いモードに切り替えられるため、その処理結果がバンク(即ち記憶手段)に保存されてから第1のプロセッサにより読み出されるまでの間の記憶手段の消費電力を削減できる。 According to the invention described in claim 3, since the time of processing the end of the second processor by the second processor, the operation mode of the processing bank that was used is switched to a lower mode of power consumption, the processing result is possible to reduce the power consumption of the storage means between the stored bank (or storage unit) until read by the first processor.
【0100】 [0100]
請求項4に記載の発明によれば、第2のプロセッサの処理終了の際に、その第2のプロセッサにより、その処理結果のうちの所定の処理結果の保存に使用されたバンクの動作モードが、その所定の処理結果を保持できる範囲で消費電力の最少の動作モードに切り替えられ、そのバンク以外のバンクの動作モードが消費電力の最少の動作モードに切り替えられるため、第2のプロセッサの処理結果のうちの所定の処理結果を記憶手段に最少限の消費電力で保存できて、記憶手段の消費電力を削減できる。 According to the invention described in claim 4, when the processing end of the second processor by the second processor, the operation mode of the predetermined processing result of the bank that was used to store among the processing results , it is switched to the operation mode of the minimum power consumption range that can retain its predetermined processing result, since the operation mode of the bank other than the bank is switched to the minimum operation mode of the power consumption, the processing result of the second processor and can save the power consumption of the minimum in the storage means a predetermined processing result of, it is possible to reduce the power consumption of the storage means.
【0101】 [0101]
請求項5に記載の発明によれば、第1のプロセッサにより記憶手段の各バンクの動作モードが指定(設定)され、第2のプロセッサにより各バンクの動作モードが第1のプロセッサにより指定された動作モードに切り替えられるため、第1のプロセッサ側の設定変更だけで、第1のプロセッサの処理内容の変更と共に第2のプロセッサにより切替制御される各バンクの動作モードの内容も変更でき、設定変更が容易となる。 According to the invention of claim 5, the operation mode of each bank of the storage means by the first processor is designated (set) by the second processor operating mode of each bank designated by the first processor because switched to the operation mode, only the setting change of the first processor side, also changes the operation mode of each bank, which is switching control by the second processor together with changes in processing of the first processor, the setting change it becomes easy. 又、第2のプロセッサ側の各バンクの動作モードの内容の設定に関わる部分のソフトウエアのアルゴリズムを省略でき、第2のプロセッサの実行するソフトウエアのアルゴリズムの簡素化及びソフトウエアの実行サイクルを削減できる。 Moreover, it can be omitted software algorithm part related to setting of the contents of the operating mode for each bank of the second processor side, simplification and software execution cycle of the software algorithms executed by the second processor It can be reduced.
【0102】 [0102]
請求項6に記載の発明によれば、第1のプロセッサが第2のプロセッサの処理結果の保存に使用されたバンクにアクセスする際に、第1のプロセッサによりそのバンクの動作モードがアクセス速度の速い動作モードに切り替えられるため、例えばそのバンクに保存された第2のプロセッサの処理結果のデータ量が多くても速やかに読み出せる。 According to the invention described in claim 6, when the first processor is accessing the bank is used to store the processing result of the second processor, the operation mode of the bank by the first processor access speed because switched to fast mode of operation, for example, read out quickly even much data amount of the processing result of the second processor stored in the bank.
【0103】 [0103]
請求項7に記載の発明によれば、記憶手段により、その各バンクのアクセスされない時間が計時されて、自律的に一定時間アクセスされないバンクの動作モードが消費電力の低い動作モードに切り替えられるため、第1のプロセッサや第2のプロセッサによる各バンクの制御負担が軽減できると共に記憶手段の消費電力を削減できる。 According to the invention described in claim 7, since the storage means, its been clocking accessed without time of each bank, operation mode of autonomously not accessed for a certain period of time the bank is switched to a low power consumption operation mode, control load of each bank by the first processor and the second processor can reduce the power consumption of the storage means together with can be reduced.
【0104】 [0104]
請求項8に記載の発明によれば、記憶手段が各バンクを構成する装置部分だけで、即ち機能の単純な構成で構成されるため、記憶手段の設計再利用性を高めることができる。 According to the invention described in claim 8, only the portion of the device to which the storage means constituting each of the banks, i.e., to be configured in a simple structure of the functions, it is possible to enhance the design reusability of the storage means.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施の形態1に係るマルチプロセッサの共有メモリを構成するメモリデバイスの構成概略図である。 1 is a structural schematic diagram of a memory device constituting a shared memory multiprocessor according to Embodiment 1 of the present invention.
【図2】図1の共有メモリの動作モードを説明する図である。 2 is a diagram for explaining the operation modes of the shared memory of FIG.
【図3】図1の共有メモリの各動作モードの特徴を示した図である。 3 is a diagram showing the characteristics of each mode of operation of the shared memory of FIG.
【図4】図1のIFレジスタのビットフィールドの一例図である。 FIG. 4 is an example diagram of the bit fields in the IF registers of FIG.
【図5】図1のマルチプロセッサのメモリマップの一例図である。 5 is an example diagram of a memory map of the multiprocessor of FIG.
【図6】図1のマルチプロセッサの動作時のCPUの動作を説明するフローチャートである。 6 is a flowchart for explaining the operation of the CPU during operation of the multiprocessor of FIG.
【図7】図1のマルチプロセッサの動作時のコプロセッサの動作を説明するフローチャートである。 7 is a flowchart for explaining the operation of the operation at the time of the coprocessor of the multiprocessor of FIG.
【図8】本発明の実施の形態2に係るマルチプロセッサのメモリマップの一例図である。 8 is an example diagram of a multiprocessor memory map according to the second embodiment of the present invention.
【図9】本発明の実施の形態2に係るマルチプロセッサの動作時のCPUの動作を説明するフローチャートである。 9 is a flowchart for explaining the operation of the CPU during operation of the multiprocessor according to Embodiment 2 of the present invention.
【図10】本発明の実施の形態2に係るマルチプロセッサの動作時のコプロセッサの動作を説明するフローチャートである。 10 is a flowchart for explaining the operation of the coprocessor during operation of the multiprocessor according to Embodiment 2 of the present invention.
【図11】本発明の実施の形態3に係るマルチプロセッサのメモリデバイスの構成概略図である。 11 is a structural schematic diagram of a multiprocessor memory device according to a third embodiment of the present invention.
【図12】図11のマルチプロセッサのメモリマップの一例図である。 It is an example diagram of a memory map of the multiprocessor of FIG. 12 FIG. 11.
【図13】本発明の実施の形態4に係るマルチプロセッサのメモリデバイスとコプロセッサの構成概略図である。 13 is a structural schematic diagram of a multiprocessor memory device and the coprocessor according to a fourth embodiment of the present invention.
【図14】一般的なマルチプロセッサの構成概略図である。 14 is a structural schematic diagram of a general multiprocessor.
【図15】従来のマルチプロセッサに於いて1回のまとまった処理が実行される際にCPU、コプロセッサ及び共有メモリ間で送受されるデータ及び制御のフローを示す模式図である。 [15] CPU when processing together of once In the conventional multiprocessor is performed, is a schematic diagram illustrating the flow of data and control to be received between the coprocessor and the shared memory.
【符号の説明】 DESCRIPTION OF SYMBOLS
1A,1B,1C,1D マルチプロセッサ、3A,3B CPU、5A,5B,5D コプロセッサ、7A,7C,7D メモリデバイス、9 キャッシュ、11 ROM、71 共有メモリ、73 IFレジスタ、75 スイッチ部、77,77C 動作モード制御部、79 HALT_CNT、711 PC_CNT、713 POWER_CNT、715 タイマ部。 1A, 1B, 1C, 1D multiprocessor, 3A, 3B CPU, 5A, 5B, 5D coprocessor, 7A, 7C, 7D memory device, 9 cache, 11 ROM, 71 a shared memory, 73 IF register, 75 switch unit, 77 , 77C operation mode control unit, 79 HALT_CNT, 711 PC_CNT, 713 POWER_CNT, 715 timer.

Claims (8)

  1. 第1のプロセッサと、第2のプロセッサと、前記第1のプロセッサ及び前記第2のプロセッサにより共有され、それぞれの動作モードが個別に消費電力の異なる複数の動作モードのうちの何れかに切り替えられる1つ以上のバンクを有する記憶手段とを備えたマルチプロセッサであって、 A first processor, a second processor, is shared by the first processor and the second processor, each operation mode is switched to any of a plurality of operating modes having different individually power consumption a multi-processor with a memory means having one or more banks,
    前記第1のプロセッサにより前記記憶手段の各バンクの動作モードが個別に切替制御されることに加えて、前記第2のプロセッサによっても前記各バンクの動作モードが個別に切替制御されることを特徴とするマルチプロセッサ。 In addition to the operation mode of each of the banks of said memory means by said first processor are individually switching control, characterized in that the operating mode of said each bank is individually switching control by the second processor multi-processor to be.
  2. 前記記憶手段が2つ以上のバンクを有して構成される場合に於いて、前記第1のプロセッサ又は前記第2のプロセッサにより、前記第2のプロセッサの処理に使用されない前記バンクの動作モードが消費電力の低い動作モードに切り替えられることを特徴とする請求項1に記載のマルチプロセッサ。 In case it constituted the storage means comprises two or more banks, by the first processor or the second processor, the operation mode of the second of the banks that are not used in the processor of the processing multiprocessor of claim 1, characterized in that switched to low power consumption operation mode.
  3. 前記第2のプロセッサの処理終了の際に、その第2のプロセッサにより、その処理に使用された前記バンクの動作モードが消費電力の低いモードに切り替えられることを特徴とする請求項1又は請求項2に記載のマルチプロセッサ。 During processing end of the second processor by the second processor, according to claim 1 or claim operation mode of the bank that was used in the process is characterized in that it is switched to the low mode of power consumption multi-processor according to 2.
  4. 前記記憶手段が2つ以上のバンクを有して構成される場合に於いて、前記第2のプロセッサの処理終了の際に、その第2のプロセッサにより、その処理結果のうちの所定の処理結果の保存に使用された前記バンクの動作モードが、その所定の処理結果を保持できる範囲で消費電力の最少の動作モードに切り替えられ、そのバンク以外の前記バンクの動作モードが、消費電力の最少の動作モードに切り替えられることを特徴とする請求項3に記載のマルチプロセッサ。 In case it constituted the storage means comprises two or more banks, during the processing end of the second processor by the second processor, the predetermined processing result of the processing result the operation mode of the bank that was used to save, the power consumption range that can retain its predetermined processing result is switched to a minimum operation mode, the operation mode of the bank other than the bank, the power consumption minimal multiprocessor according to claim 3, characterized in that it is switched to the operation mode.
  5. 前記第1のプロセッサにより前記記憶手段の各バンクの動作モードが指定され、前記第2のプロセッサにより前記各バンクの動作モードが前記第1のプロセッサにより指定された前記動作モードに切り替えられることを特徴とする請求項1乃至請求項4の何れかに記載のマルチプロセッサ。 The operating mode for each bank of the memory means by the first processor is designated, characterized in that the said second processor operating mode of said each bank is switched to the operation mode designated by the first processor multiprocessor as claimed in any of claims 1 to 4,.
  6. 前記第1のプロセッサが前記第2のプロセッサの処理結果の保存に使用された前記バンクにアクセスする際に、前記第1のプロセッサによりそのバンクの動作モードがアクセス速度の速い動作モードに切り替えられることを特徴とする請求項1乃至請求項5の何れかに記載のマルチプロセッサ。 When accessing the first processor and the second processing result of the bank that was used to store the processor by the first processor that the operation mode of the bank is switched to the fast operation mode access speed multiprocessor as claimed in any of claims 1 to 5, characterized in.
  7. 前記記憶手段は、その各バンクのアクセスされない時間を計時する計時手段を有し、自律的に一定時間アクセスされないバンクの動作モードを消費電力の低い動作モードに切り替えることを特徴とする請求項1乃至請求項6の何れかに記載のマルチプロセッサ。 Wherein the storage unit includes a counting means for counting the accessed non time of each bank to claim 1, characterized in that switching to autonomous low operating mode the operating mode of the power consumption for a predetermined time accessed without bank multiprocessor according to claim 6.
  8. 前記記憶手段は、その構成部分のうち、前記各バンクを構成する装置部分だけを自ら実装し、前記各バンクの動作モードの切り替えに関わる装置部分、及び、前記第1のプロセッサ及び前記第2のプロセッサと前記各バンクとの間のアクセスの制御に関わる装置部分が前記第2のプロセッサ側に実装されることを特徴とする請求項1乃至請求項7の何れか記載のマルチプロセッサ。 It said storage means, out of its constituent parts, the only by itself mounting device portion constituting the respective banks, device part related to the switching of the operation mode of the each bank, and the first processor and the second any multi-processor according to claim 1 to claim 7 device portion related to control, characterized in that it is mounted on the second processor side access between the processor and the respective bank.
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