JP2004005801A - Device and method for reproducing signal - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To stabilize the pull-in of PLL and offset feedback in a signal reproducing device. <P>SOLUTION: In a pull-in operation of PLL and offset feedback, A/D conversion is carried out at the timing based on a read clock from an RF signal by an ADC block to obtain a sampling value, this sampling value is outputted from an SMU block 43 in a viterbi decoding block 35 to an OEG block 36 and a PEG block 38, the OEG block 36 generates a phase error signal based on the sampling value, the PEG block 38 generates an offset error signal based on the sampling value, and a PLL block 40 generates a read clock from the phase error signal. <P>COPYRIGHT: (C)2004,JPO

Description

【０００７】
このときのビタビ復号器が出力するデータ、すなわちリードデータをｙ_ｋとして、リードデータｙ_ｋは、以下の式１０に示すように計算される。
【０００８】
【数２】

【０００９】
ここで、記録データｂ_ｋは、０若しくは１となるので、リードデータｙ_ｋが取りうる値は、０，α，β，γ，α＋β，α＋γ，β＋γ，α＋β＋γの８値である。ところが、ＲＬＬ（１，７）変調の場合、ａ_ｋ＝１は連続できないので、式９より、（ｂ_ｋ，ｂ_ｋ−１，ｂ_ｋ−２）＝（１，０，１），（０，１，０）の２パターンはありえない。よって、ビタビ復号器の出力ｙ_ｋが取りうる値は、０，α，γ，α＋β，β＋γ，α＋β＋γの６値となる。
【００１０】
理想的なＰＲ（１，２，１）パーシャルレスポンス特性の場合は、α＝γ＝１，β＝２の場合であるから、このビタビ復号器のリードデータｙ_ｋが取りうる値は０，１，３，４の４値となる。つまり、ＰＲ（１，２，１）パーシャルレスポンスと４値４状態ビタビ復号器は、実際にはＰＲ（α，β，γ）＋６値４状態ビタビ復号器ということになる。さらに実際のデータ再生系において、リードデータｙ_ｋがノイズを含んでいるので、ノイズを考慮した場合のリードデータをＺ_ｋとすると、リードデータＺ_ｋは、以下の式１１に示すように計算することができる。
【００１１】
【数３】

【００１２】
なお、式１１におけるｎ_ｋは、ノイズである。
【００１３】
ここで、ＰＲ（α，β，γ）＋６値４状態ビタビ復号器の状態遷移図について、図６を用いて説明する。図６において、ｃｉｊｋは、ｙ_ｋの取りうる値を示しており、ｉ，ｊ，ｋは、それぞれｂ_ｋ−２，ｂ_ｋ−１，ｂ_ｋを示している。例えば、ｃ０１１は、ｂ_ｋ−２＝０，ｂ_ｋ−１＝１，ｂ_ｋ＝１という具合である。
【００１４】
この状態遷移図から、元のデータａ_ｋが復号される状態遷移は、Ｓ００からＳ０１及びＳ１１からＳ１０の２通りであることがわかる。
【００１５】
ＰＲ（１，２，１）、あるいはこれを一般化したＰＲ（α，β，γ）パーシャルレスポンス特性は、光ピックアップが出力するＲＦ信号をイコライザやＬＰＦ（Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ）により構成されるフィルタに通すことによって実現できる。
【００１６】
このフィルタは、ビタビ復号器の前段に配置されたアナログフィルタあるいはデジタルフィルタである。
【００１７】
以上のような信号再生装置では、例えば、光ディスクから光ピックアップにより再生される再生ＲＦ信号に基づいてＰＬＬをロックさせることによってクロック信号を生成し、このクロック信号に基づくタイミングで再生系の動作を制御するようになっている。信号再生装置は、ＰＬＬをロックさせるためにＰＬＬの制御を位相誤差信号に基づいて行うようにしている。
【００１８】
位相誤差信号を生成する方法としては、従来から周波数ロックモードが知られている。
【００１９】
また、本願出願人は、特願平９−１０７４７６号公報に記載された、再生ＲＦ信号のサンプリング値のＭＳＢ（Ｍｏｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ）に基づいて位相誤差信号を生成するＭＳＢモード、及び特願平９−１６５８２１号公報に記載された、ＭＳＢモードを応用したミュートモード等を提案している。
【００２０】
また、ビタビモード及びＭＳＢモードについての詳細は、特開平１０−３０２４０９号公報に詳しいが、特徴を簡単に説明する。
【００２１】
ビタビモードは、位相マージンが大きい反面、回路遅延が大きく、ＰＬＬのループ帯域を高くすることはできない。一方、ＭＳＢモードは、ＰＬＬのループ帯域を大きくすることができるが、位相マージンが小さい。また、ビタビモード及びＭＳＢモードでは、位相誤差信号は周波数情報をもたないので、周波数引き込みに用いることはできない。そこで、特開平１１−１６２９４号公報に記載されたように、引き込み動作時、すなわちアクィジション時には、ＭＳＢモードの位相誤差信号が正又は負になる部分のみ用いてそれを周波数情報として引き込みを行うミュートモードを用いる。
【００２２】
従来は、ＰＬＬの引き込み時、いわゆるアクィジション時には、ミュートモードを用い、トレーニング時はビタビモードを用いていた。しかし、アクィジション時は、一般に再生ＲＦ信号の周波数及び位相が大きくずれており、そのため、引き込みに時間がかかる場合があった。引き込み時間を短縮させるために、リードクロックをＰＬＬでロックする前は、再生ＲＦ信号の理想的なチャンネルクロック周波数に等しいリファレンスクロックにロックさせたり、ＰＬＬ引き込みを開始する位相を調整したりする方法が取られる。
【００２３】
【発明が解決しようとする課題】
しかし、上述した従来の信号再生装置では、ビタビ復号器をもちいてＰＬＬの位相誤差信号を生成する場合、再生ＲＦ信号の状態により、位相誤差信号を更新するタイミングが変化することがあった。従って、ＰＬＬがロックしていない状態では、位相誤差信号が更新される回数が少ない場合があり、それによりＰＬＬの引き込みに時間がかかる場合があった。
【００２４】
また、上述の信号再生装置では、オフセットフィードバックの引き込みにおいても同様に、再生ＲＦ信号の状態よりオフセットエラー信号が更新される回数が著しく少ない場合があり、これによりオフセットフィードバックの引き込みに時間がかかる場合があった。
【００２５】
更に、上述の信号再生装置では、上述の状況により、一連のリード開始の先頭付近ではリード誤り率が高い場合があった。
【００２６】
本発明は、上述した問題を鑑みてなされたものであり、上述のようなデータ再生誤り率を低下させ、データ再生能力を向上させる信号再生装置及び情報再生方法を提供することを目的としたものである。
【００２７】
【課題を解決するための手段】
上述の目的を達成するために本発明に係る信号再生装置は、記録媒体に記録された情報信号を再生し、再生されたＲＦ信号に基づいてＰＬＬをロックさせることによってクロック信号を生成し、クロック信号に基づいて再生動作を行い、ビタビ復号方法を用いて復号するようにされた信号再生装置において、ＲＦ信号をクロック信号に基づくタイミングでＡ／Ｄ変換してサンプリング値を生成するＡ／Ｄ変換部と、Ａ／Ｄ変換部から出力されたサンプリング値からビタビ復号を行うビタビ復号部と、ＰＬＬの引き込みをする際の再生データパターンが所定の繰り返しパターンからなる場合に、ビタビ復号部から出力されたサンプリング値をＲＦ信号の状態によらず、繰り返しパターンに当てはめて更新することにより位相誤差信号を生成する位相誤差信号生成部と、位相誤差信号生成部により生成された位相誤差信号に基づいてクロック信号を生成し、ＰＬＬをロックするＰＬＬ部とを備えることを特徴とする。
【００２８】
上述したように構成された信号再生装置は、ＰＬＬの引き込みをする際に、再生データパターンが所定の繰り返しパターンからなる場合、ビタビ復号部から出力されたサンプリング値をＲＦ信号の状態によらず、繰り返しのパターンに当てはめて更新することで、ＰＬＬの引き込みを適切に行う。
【００２９】
また、上述の目的を達成するために本発明に係る信号再生装置は、記録媒体に記録された情報信号を再生し、再生されたＲＦ信号に基づいてオフセットエラー信号をフィードバックすることにより上記ＲＦ信号のオフセット調整を行う、ビタビ復号方法を用いた信号再生装置において、ＲＦ信号をクロック信号に基づくタイミングでＡ／Ｄ変換してサンプリング値を生成するＡ／Ｄ変換部と、Ａ／Ｄ変換部により生成されたサンプリング値からビタビ復号を行うビタビ復号部と、オフセットのフィードバックをする際の再生データパターンが所定の繰り返しパターンからなる場合に、ビタビ復号部から出力されたサンプリング値をＲＦ信号の状態によらず、繰り返しパターンに当てはめて更新することによりオフセットエラー信号を生成するオフセットエラー信号生成部と、オフセットエラー信号生成部により生成されたオフセットエラー信号に基づいてＲＦ信号のオフセット調整を行うオフセット調整部とを備えることを特徴とする。
【００３０】
上述したように構成された信号再生装置は、オフセットのフィードバックをする際に、再生データパターンが所定の繰り返しパターンからなる場合、ビタビ復号部から出力されたサンプリング値をＲＦ信号の状態によらず、繰り返しのパターンに当てはめて更新することで、オフセットフィードバックを適切に行う。
【００３１】
更に、上述の目的を達成するために本発明に係る信号再生方法は、記録媒体に記録された情報信号を再生し、再生されたＲＦ信号に基づいてＰＬＬをロックさせることによってクロック信号を生成し、クロック信号に基づいて再生動作を行い、ビタビ復号方法を用いて復号する信号再生方法において、ＲＦ信号をＡ／Ｄ変換してサンプリング値を生成する第１のステップと、サンプリング値からビタビ復号を行う第２のステップと、ＰＬＬの引き込みをする際の再生データパターンが所定の繰り返しパターンからなる場合に、サンプリング値をＲＦ信号の状態によらず、繰り返しパターンに当てはめて更新することにより位相誤差信号を生成する第３のステップと、位相誤差信号に基づいてクロック信号を生成し、ＰＬＬをロックするステップ第４のとを有することを特徴とする。
【００３２】
上述したようにステップ構成された信号再生方法は、ＰＬＬの引き込みをする際に、再生データパターンが所定の繰り返しパターンからなる場合、サンプリング値をＲＦ信号の状態によらず、繰り返しのパターンに当てはめて更新することで、ＰＬＬの引き込みを適切に行う。
【００３３】
更にまた、上述の目的を達成するために本発明に係る信号再生装置は、記録媒体に記録された情報信号を再生し、再生されたＲＦ信号に基づいてオフセットエラー信号をフィードバックすることによりＲＦ信号のオフセット調整を行う、ビタビ復号方法を用いた信号再生方法において、ＲＦ信号をクロック信号に基づくタイミングでＡ／Ｄ変換してサンプリング値を生成する第１のステップと、サンプリング値からビタビ復号を行う第２のステップと、オフセットのフィードバックをする際の再生データパターンが所定の繰り返しパターンからなる場合に、サンプリング値をＲＦ信号の状態によらず、繰り返しのパターンに当てはめて更新することによりオフセットエラー信号を生成する第３のステップと、オフセットエラー信号に基づいてＲＦ信号のオフセット調整を行う第４のステップとを有することを特徴とする。
【００３４】
上述したように構成された信号再生方法は、オフセットのフィードバックをする際に、再生データパターンが所定の繰り返しパターンからなる場合、サンプリング値をＲＦ信号の状態によらず、繰り返しのパターンに当てはめて更新することで、オフセットフィードバックを適切に行う。
【００３５】
【発明の実施の形態】
以下、本発明を適用した信号再生装置について、図面を参照して説明する。
【００３６】
信号再生装置は、例えば、ＰＲＭＬを用いた光ディスク装置に信号再生ブロックとして備えられる。
【００３７】
この光ディスク装置は、変調符号としてＲＬＬ（１，７）（Ｒｕｎ　Ｌｅｎｇｔｈ　Ｌｉｍｉｔｅｄ（１，７））、記録方式としてマークエッジ記録を用いる。
【００３８】
光ディスク装置は、図１に示すように、図示しないレーザ光源から出射したレーザ光を光ディスク２００に照射することで光ディスク２００に対して情報信号の記録再生を行うＯＰ（Ｏｐｔｉｃａｌ　Ｐｉｃｋｕｐ）１１と、ＯＰ１１のレーザ光源を駆動するレーザ駆動ブロック１２と、ＯＰ１１から出力されるＲＦ信号を処理してリードデータを出力する信号再生ブロック１３と、光ディスク装置全体の制御を行うＯＤＣ（Ｏｐｔｉｃａｌ　Ｄｉｓｋ　Ｃｏｎｔｒｏｌｌｅｒ）ブロック１４とを備えている。
【００３９】
ここで、光ディスク２００は、一般的な光ディスクに限定されず、光磁気ディスク、いわゆるＭＯ（Ｍａｇｎｅｔｏ　Ｏｐｔｉｃａｌ）ディスクや、相変化ディスク、いわゆるＰＣ（Ｐｈａｓｅ　Ｃｈａｎｇｅ）ディスクを用いるようしてもよい。
【００４０】
まず、ＯＰ１１は、波長が略４０５ｎｍのレーザ光を出射する図示しないレーザ光源と、ＮＡが略０．８５とされた図示しない光学系と、レーザ光源から出射されたレーザ光が光ディスク２００で反射された戻り光を受光する図示しないＰＤ（Ｐｈｏｔｏ　Ｄｅｔｅｃｔｏｒ）とを有している。
【００４１】
ＯＰ１１は、光ディスク２００の信号記録面に所定のビーム径のスポットを形成し、光ディスク２００により反射されて戻ってくるレーザ光、すなわち戻り光をＰＤで受光することにより、光ディスク２００に対して情報信号の記録及び／又は再生（以下では、記録再生と称する。）を行う。
【００４２】
次に、レーザ駆動ブロック１２は、ＯＰ１１が出力するレーザ光の発光パターンを制御するＷＳ（Ｗｒｉｔｅ　Ｓｔｒａｔｅｇｙ）ブロック２１と、ＯＰ１１のレーザ光源への出力を制御するＡＰＣ（Ａｕｔｏ　Ｐｏｗｅｒ　Ｃｏｎｔｒｏｌ）ブロック２２とを備えている。
【００４３】
ＷＳブロック２１は、ＯＤＣブロック１４から出力されたライトデータをＯＰ１１が出力するレーザ光の発光パターンに応じたパルス形状の波形に変換して、ＡＰＣブロック２２に出力する。
【００４４】
ＡＰＣブロック２２は、ＷＳブロック２２から出力されたライトデータを、レーザ光源が出力するレーザ光が所定のレーザパワー値となるように出力をコントロールしてレーザ光源に出力する。
【００４５】
このようにレーザ駆動ブロック１２は、ＯＤＣブロック１４から出力されるライトデータと後述するゲート信号とに基づきＯＰ１１のレーザ光源を駆動制御する。
【００４６】
次に、信号再生ブロック１３は、ＯＰ１１から出力されたＲＦ信号を増幅するＡＭＰ（Ａｍｐｌｉｆｉｅｒ）ブロック３１と、ＡＭＰブロック３１から出力されたＲＦ信号のオフセット調整をおこなうＤＣオフセットブロック３２と、ＤＣオフセットブロック３２によりオフセットされたＲＦ信号の波形制御を行うＥＱ（Ｅｑｕａｌｉｚｅｒ）３３と、ＥＱ３３により波形制御されたＲＦ信号をアナログ信号からデジタル信号に変換するＡＤＣ（Ａｎａｌｏｇｕｅ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）ブロック３４と、ＡＤＣブロック３４によりデジタル化された信号をビタビ復号するビタビ復号ブロック３５と、ビタビ復号ブロック３５内の後述するＳＭＵブロック４３から出力されたサンプリング値からオフセットエラー信号を生成するするＯＥＧ（ＯｆｆｓｅｔＥｒｒｏｒ　Ｇｅｎｅｒａｔｏｒ）ブロック３６と、ＯＥＧブロック３６から出力されたオフセットエラー信号をアナログ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ　Ａｎａｌｏｇｕｅ　Ｃｏｎｖｅｒｔｅｒ）ブロック３７と、ＳＭＵブロック４３から出力されたサンプリング値から位相誤差信号を生成するＰＥＧ（Ｐｈａｓｅ　Ｅｒｒｏｒ　Ｇｅｎｅｒａｔｏｒ）ブロック３８と、ＰＥＧブロック３８から出力された位相誤差信号をアナログ信号に変換するＤＡＣブロック３９と、ＤＡＣブロック３９から出力された位相誤差信号に基づきＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）をロックすることで、リードクロックを生成するＰＬＬブロック４０とを備えている。
【００４７】
ＡＭＰブロック３１は、ＲＦ信号の振幅を増大させる増幅器であり、ＯＰ１１から出力されたＲＦ信号を増幅してＤＣオフセットブロック３２へ出力する。
【００４８】
ＤＣオフセットブロック３２は、ＲＦ信号のオフセット調整を行うブロックであり、ＤＡＣブロック３７から出力されたオフセットエラー信号を入力ＲＦ信号に加算することで、ＡＭＰブロック３１から出力されたＲＦ信号のＤＣオフセットを調整する、いわゆるオフセットフィードバックを行い、オフセット調整されたＲＦ信号をＥＱ３３へ出力する。
【００４９】
ＥＱ３３は、ＲＦ信号の波形制御を行う、いわゆるイコライザであり、後段のビタビ復号ブロック３５におけるビタビ復号が適切に行われるように、ＤＣオフセットブロック３２から出力されたＲＦ信号の波形制御を行い、ＡＤＣブロック３４へ出力する。
【００５０】
ここで、ＥＱ３３は、イコライザ以外にもＬＰＦなどのフィルタを用いてもよい。フィルタとしては、アナログ信号を扱うアナログフィルタを用い、例えば、イクィリップルフィルタなどが好適である。なお、フィルタとしては、イクィリップルフィルタに限定されるものではなく、どのようなフィルタを用いてもよいが、本例の場合、ＰＲ（１，２，１）パーシャルレスポンス特性が得られるように波形制御を行う。
【００５１】
ＡＤＣブロック３４は、アナログ信号をデジタル信号に変換する、いわゆるＡＤ変換器であり、ＥＱ３３から出力されたＲＦ信号をアナログ信号からデジタル信号に変換する。ＡＤＣブロック３４は、後述するリードクロックに基づくタイミングでＲＦ信号からサンプリングを行いサンプリング値ｚ［ｋ］をビタビ復号ブロック３５に出力する。
【００５２】
ビタビ復号ブロック３５は、ＡＤＣブロック３４から出力されたサンプリング値ｚ［ｋ］から、６値４状態ビタビ復号によりリードデータを復号し、ＯＤＣブロック１４の後述するＥＮＤＥＣ５２に出力するとともに、後述するＳＭＵブロック４３からＯＥＧブロック３６及びＰＥＧブロック３８へサンプリング値を出力する。
【００５３】
ＯＥＧブロック３６は、オフセットエラー信号を生成するブロックであり、ＳＭＵブロック４３より出力されたサンプリング値からオフセットエラー信号を生成し、このオフセットエラー信号をＤＡＣ３７へ出力する。
【００５４】
ＯＥＧブロック３６は、詳細を後述するが、オフセットフィードバックの引き込みを行う際に、読み出されるＲＦ信号が予めわかっている所定パターンの繰り返しである場合に、サンプリング値を繰り返しパターンに当てはめることにより、オフセットエラー信号を生成する。
【００５５】
ＤＡＣブロック３７は、デジタル信号をアナログ信号に変換するＤＡ変換器であり、ＯＥＧブロック３６から出力されたオフセットエラー信号をアナログ信号に変換し、アナログ信号に変換されたオフセットエラー信号をＤＣオフセットブロック３２へ出力する。
【００５６】
ＰＥＧブロック３８は、位相誤差信号を生成するブロックであり、ＳＭＵブロック４３より出力されたサンプリング値から位相誤差信号を生成し、この位相誤差信号をＤＡＣブロック３９へ出力する。
【００５７】
ＯＥＧブロック３８は、詳細を後述するが、ＰＬＬの引き込みを行う際に、読み出されるＲＦ信号が予めわかっている所定パターンの繰り返しである場合に、サンプリング値を繰り返しパターンに当てはめることにより、位相誤差信号を生成する。
【００５８】
ＤＡＣブロック３９は、デジタル信号をアナログ信号に変換するＤＡ変換器であり、ＰＥＧブロック３８から出力された位相誤差信号をアナログ信号に変換し、アナログ信号に変換された位相誤差信号をＰＬＬブロック４０へ出力する。
【００５９】
ＰＬＬブロック４０は、ＥＱ３３から出力されたＲＦ信号と、ＤＡＣブロック３９から出力された位相誤差信号とに基づいてＰＬＬのロックを行い、リードクロックを生成し、各部へ出力する。
【００６０】
ここで、上述したビタビ復号ブロック３５についてさらに詳しく説明する。
【００６１】
ビタビ復号ブロック３５は、図２に示すように、ＡＤＣブロック３４から出力されたサンプリング値ｚ［ｋ］からブランチメトリックを計算するＢＭＣ（Ｂｒａｎｃｈ　Ｍｅｔｒｉｃ　Ｃｉｒｃｕｉｔ）ブロック４１と、メトリックの選択結果に対応したセレクト信号を算出するＡＣＳ（Ａｄｄ　Ｃｏｍｐａｒｅ　Ｓｅｌｅｃｔ）ブロック４２と、遷移状態を記憶お呼び選択するＳＭＵ（Ｓｔａｔｕｓ　Ｍｅｍｏｒｙ　Ｕｎｉｔ）ブロック４３と、リードデータの復号を行うマージブロック４４と、適応化動作を行うＲＡＡ（Ｒｅｆｅｒｅｎｃｅ　Ａｍｐｌｉｔｕｄｅ　ＡＤ　Ａｐｔｉｖｅ）ブロック４５と、サンプリング値ｚ［ｋ］を所定の時間だけ保持するシフトレジスタ４６とを有している。
【００６２】
ＢＭＣブロック４１は、ＡＤＣブロック３４から入力された再生ＲＦ信号のサンプリング値ｚ［ｋ］と振幅基準値とのユークリッド距離の相対値、いわゆるブランチメトリックを計算するブロックである。
【００６３】
ＢＭＣブロック４１は、６値４状態ビタビ復号ブロック３５のブランチメトリックをｂｍＸＸＸとして、ブランチメトリックｂｍＸＸＸを、以下の式１に示すよう計算する。
【００６４】
【数４】

【００６５】
なお、式１における、ｃＸＸＸは、振幅基準値である。
【００６６】
ＡＣＳブロック４２は、ブランチメトリックｂｍＸＸＸと、加算される過去のブランチメトリックの総和であるパスメトリックから最尤パスを選択し、新たなパスメトリックを計算するブロックである。
【００６７】
ＡＣＳブロック４２は、パスメトリックをｍｉｊ［ｋ］として、このパスメトリックｍｉｊ［ｋ］を、以下の式２に示すように計算する。
【００６８】
【数５】

【００６９】
なお、式２におけるパスメトリックｍｉｊ［ｋ］は、時間ｔ＝ｋにおける状態Ｓｉｊのパスメトリックである。選択されたパスメトリックｍｉｊ［ｋ］は、どの状態からどの状態へ遷移したかを示している。
【００７０】
ＡＣＳブロック４２は、式２におけるｍ００［ｋ］及びｍ１１［ｋ］の出力が、右辺のどちらの式をセレクトしたかを示すセレクト信号をｓｅｌ００及びｓｅｌ１１として、セレクト信号ｓｅｌ００及びｓｅｌ１１を、以下の式３に示すように計算する
【００７１】
【数６】

【００７２】
ＳＭＵブロック４３は、図３に示すように、状態数と同じ数、すなわち４つのサブブロックＳ００，Ｓ０１，Ｓ１０，Ｓ１１を有している。
【００７３】
サブブロックＳ００，Ｓ０１，Ｓ１０，Ｓ１１は、ＡＣＳブロック２２により計算されるセレクト信号ｓｅｌ００あるいはセレクト信号ｓｅｌ１１に従い２つのメモリのうちどちらかを選択して出力するものと、入力したメモリをそのまま出力するものと２種類のサブブロックに分類される。なお、図３におけるサブブロックＳ００及びＳ１１は、前者のサブブロックであり、サブブロックＳ０１及びＳ１０は、後者のサブブロックである。
【００７４】
具体的にサブブロックＳ００，Ｓ０１，Ｓ１０，Ｓ１１は、図４及び図５に示すように、ｎ段のレジスタＲ１〜Ｒｎを有している。各レジスタＲ１〜Ｒｎは、状態数に対応するビット幅を有し、６値４状態の場合において状態数４に対応する２ビットのビット幅とされている。ここで、ｋ段目のレジスタＲｋはｋ時間前の入力に対する最尤の状態を示しており、各サブブロックの段数ｎが十分に大きい場合は４つあるサブブロックＳ００，Ｓ０１，Ｓ１０，Ｓ１１のｎ段目のレジスタ値は一致する。
【００７５】
ｋ段目のレジスタＲｋは、（ｋ−１）段目のレジスタＲ（ｋ−１）からの出力がシフトされて入力される。サブブロックＳ０１，Ｓ１０のｋ段目のレジスタＲｋへの入力は、それぞれサブブロックＳ００，Ｓ１１からの出力がシフトする。サブブロックＳ１１，Ｓ００のｋ段目のレジスタＲｋへの入力がどのサブブロックからシフトするかは、上述したＡＣＳブロック４２から出力されたセレクト信号により決定される。
【００７６】
上述したように、レジストリの段数ｎ、すなわちパスメモリのパス長ｎが十分に大きい場合は、４つあるサブブロックＳ００，Ｓ０１，Ｓ１０，Ｓ１１のそれぞれｎ段目のレジスタ値が全て一致する。この場合、どのサブブロックの最終段を生き残りデータとしてもよい。なお、図３では、サブブロックＳ１０からの出力値ｓｍ１０［ｎ］をＳＭＵブロック４３の出力をｍ［ｋ−ｎ］としている。ビタビ復号ブロック３５へ入力されたサンプリング値ｚ［ｋ］に対して、ＳＭＵブロック４３の出力は、パス長ｎに等しいクロックだけ手前の時刻の入力されたサンプリング値ｚ［ｋ］に対応するので、ＳＭＵブロック４３の出力はｍ［ｋ−ｎ］とおける。ビタビ復号ブロック３５のパス長ｎをどれくらいにすればよいかは、再生したＲＦ信号のＣ／Ｎ比や周波数特性などによって決まる。
【００７７】
マージブロック４４は、上述したように選択されたメモリからリードデータを復号する。ＳＭＵブロック４３からマージブロック４４へ出力された信号をｍ［ｋ−ｎ］とすると、ｍ［ｋ−ｎ−１］からｓｍ［ｋ−ｎ］への遷移に対応して、復号データは一意に決まる。なお、ここでｎは、ＳＭＵブロック４３における段数を示している。
【００７８】
その復号データは、図６に示す状態遷移図に対応させて、以下の表１に示すようになることがわかる。
【００７９】
【表１】

【００８０】
ここで、ＢＭＣブロック４１は、ＥＱ３３から出力された再生ＲＦ信号が理想的にＰＲ（１，２，１）パーシャルレスポンス特性を持つ場合に、ブランチメトリックの計算に用いる振幅基準値ｃＸＸＸを、以下の式４に示すように計算することができる。
【００８１】
【数７】

【００８２】
但し、式４においては、干渉のない１クロック長のパルス入力振幅を１とし、再生ＲＦ信号の振幅の中心を０としている。
【００８３】
ここで、実際の光ディスク装置では、記録時のレーザ光の出力と光ディスク２００の感度との関係に起因する記録マークの形状、光ディスク２００上のほこりや傷による再生ＲＦ信号の乱れ、光学的あるいは電気的な周波数特性に起因する再生ＲＦ信号の歪、電気的なＤＣオフセット、ＡＤサンプリングに用いるリードクロックの位相のずれなど様々な原因により、再生ＲＦ信号を理想的なＰＲ（１，２，１）特性に追い込むのは難しい場合がある。
【００８４】
この場合、振幅基準値は、式４の値からずれるため、式１で計算されるブランチメトリック及び式２で計算されるパスメトリックも実際の値からずれることになり、復号精度を低下させることにつながる。
【００８５】
本発明を適用した光ディスク装置では、ビタビ復号ブロック３５が、振幅基準値を実際の再生ＲＦ信号の形状に合わせてリアルタイムに修正していくことにより、ブランチメトリックの計算精度を向上させ、それにより復号精度をあげている。
【００８６】
具体的に、ＳＭＵブロック４３の出力、いわゆる状態メモリは、再生ＲＦ信号の状態遷移を表すので、どの状態からどの状態へ遷移したかのトレースは入力信号が本来どの振幅基準値に相当するかのトレースにほかならない。
【００８７】
そこで、ＲＡＡブロック４５は、この状態メモリの遷移によって確定した振幅基準値を元のサンプリング値ｚ［ｋ］を用いて、以下の式５に示すように適応更新さる計算を行う。
【００８８】
【数８】

【００８９】
なお、式５は、ｔ＝ｋにおけるサンプリング値ｚ［ｋ］が本来、振幅基準値ｃＸＸＸであると判明した場合である。但し、αは、適応化ゲインであり、振幅基準値ｃＸＸＸは、実際にｃ０００、ｃ００１、ｃ０１１、ｃ１１１、ｃ１１０、ｃ１００のうちのいずれかになる。
【００９０】
ＲＡＡブロック４５において式５の計算が行われるためには、ＳＭＵブロック４３のパス長ｎ及びＢＭＣブロック４１及びＡＣＳブロック４２での計算処理時間ｐだけ、サンプリング値ｚ［ｋ］を保持しておく必要がある。
【００９１】
シフトレジスタ４６は、上述のＡＤＣブロック３４から出力されたサンプリング値ｚ［ｋ］を少なくとも計算処理時間ｐだけ保持している。
【００９２】
このように６値４状態ビタビ復号器３５では、図６に示すように、‘１’が復号されるのはＳ００からＳ０１への遷移とＳ１１からＳ１０への遷移であり、他の遷移は全て‘０’が復号される。ここで、この復号データと、パーシャルレスポンス等化されたＲＦ信号との比較を図７に示す。
【００９３】
図７より、Ｓ００からＳ０１への遷移は、光ディスク２００に記録されたデータのスペースからマークへの変化点、Ｓ１１からＳ１０への遷移は、光ディスク２００に記録されたデータのマークからスペースへの変化点であることがわかる。
【００９４】
ＡＤＣブロック３４における再生ＲＦ信号からのサンプリングタイミングは、図７中において○印で示される。なお、図７は、リードクロックのタイミングが理想的な場合を表している。ここで、リードクロックの位相が理想状態よりも進んでいる場合に、○は再生ＲＦ信号波形上を左にシフトし、リードクロックの位相が遅れている場合に、○は再生ＲＦ信号波形上を右にシフトする。このとき、ｃ０００及びｃ１１１に相当するサンプリング値は、位相がずれてもほとんど変化しない可能性があるが、ｃ００１，ｃ０１１，ｃ１１０，ｃ１００に相当するサンプリング値は、位相がずれることにより大きく変化する。
【００９５】
そこで、ＰＥＧブロック３８におけるｃ００１，ｃ０１１，ｃ１１０，ｃ１００の４つの振幅基準値に相当するサンプリング値を用いて位相誤差信号を生成する方法を説明する。
【００９６】
ＰＥＧブロック３８は、上述のようにｃ０００及びｃ１１１に相当するサンプリング値を位相誤差信号の生成に用いない。そこで、ＰＥＧブロック３８における位相誤差信号の生成方法の理解を容易にするために、所定のパターンの連続として、図８乃至図１０に示すように、２Ｔ繰り返しパターンに対応するＲＦ信号を用いて位相誤差信号を生成する方法を述べる。ここで、図８乃至図１０に示すように、２Ｔ繰り返し信号、すなわち２Ｔマーク、２Ｔスペースの連続パターンに対応する再生ＲＦ信号とサンプリングとの様子を示している。
【００９７】
２Ｔ繰り返しパターンに対応するＲＦ信号では、ｃ０００及びｃ１１１に相当するサンプリング値は生成されない。図８乃至図１０において、ｃ００１に相当するサンプリング値は、ｐｈ００１とし、同様に、ｃ０１１，ｃ１１０，ｃ１００に相当するサンプリング値は、それぞれｐｈ０１１，ｐｈ１１０，ｐｈ１００とする。
【００９８】
２Ｔパターンの場合、サンプリング値は、ｐｈ００１→ｐｈ０１１→ｐｈ１１０→ｐｈ１００→ｐｈ１００の繰り返しとなる。リードクロックの位相が理想状態のとき、ＡＤサンプリングする点は、図８で示すようになる。このとき、サンプリング値は、ｐｈ００１とｐｈ１００とが同じ値となり、ｐｈ０１１とｐｈ１１０とが同じ値となる。
【００９９】
これに対して、リードクロックの位相が理想状態に比べて進んでいる場合、図９に示すように、サンプリング値は、ｐｈ００１＜ｐｈ１００及びｐｈ０１１＜ｐｈ１１０の関係となる。
【０１００】
また、リードクロックの位相が理想状態に比べて遅れている場合、図１０に示すように、サンプリング値は、ｐｈ００１＞ｐｈ１００及びｐｈ０１１＞ｐｈ１１０の関係となる。
【０１０１】
以上から明らかなように、サンプリング値ｐｈ００１とｐｈ１００との差及びｐｈ０１１とｐｈ１１０との差を調べることによりリードクロックの位相情報を検出することができる。この位相情報を位相誤差信号としてＰＬＬのフィードバック信号に用いることが可能である。
【０１０２】
ここで、ＰＥＧブロック３８は、この位相誤差信号をＰｈとして、位相誤差信号Ｐｈを、以下の式６及び式７に示すように計算することができる。
【０１０３】
【数９】

【０１０４】
【数１０】

【０１０５】
式６で示される位相誤差信号Ｐｈは、ｃ０００及びｃ１１１の振幅基準値を含む場合にも有効であるが、本例では、ｃ０００及びｃ１１１の振幅基準値に相当するサンプリング値を位相誤差信号の生成に用いない。
【０１０６】
各サンプリング値がどの振幅基準値に相当するかは、図６に示したビタビ復号ブロック３５の状態遷移からわかる。従って、サンプリング値が式６における右辺のどの変数に代入されるべきか、あるいは代入されないかを確定させるためには、ビタビ復号処理に要するクロック遅延だけ待つ必要がある。ＳＭＵブロック４３のｎ−１段目とｎ段目の関係から、元のサンプリング値が式６の右辺のどの項に代入されるべきかの関係は、以下の表２のようになる。
【０１０７】
【表２】

【０１０８】
通常、ＳＭＵブロック４３は、２４段程度のシフトレジスタから構成されており、ＢＭＵブロック４１及びＡＣＳブロック４２での遅延がこれに加算された分だけ、確定までの遅延がある。しかし、これは、再生ＲＦ信号のＰＬＬブロック４０にフィードバックする位相誤差信号としては極めて長い遅延である。そこで、ＳＭＵブロック４３は、レジスタの途中段での状態遷移信号を抽出して、表２のテーブルにしたがって式６の右辺を更新する。
【０１０９】
ＳＭＵブロック４３の途中段では、４つの状態メモリ値は一致していない、すなわちマージしていない可能性があり、その場合、確定された項が誤りである可能性がある。しかし、実際には、パスメモリ長が６段程度でも、状態メモリはほとんどマージしている。また、ＰＬＬループ帯域は数１００ｋＨｚ以下と、低いので、位相誤差信号の多少の誤りはＰＬＬに悪影響を及ぼさない。
【０１１０】
このように、ビタビ復号ブロック３５が有するＳＭＵブロック４３の遷移を利用して位相誤差信号Ｐｈを抽出するモードを以下ではＰＬＬのビタビモードと呼ぶ。
【０１１１】
また、位相誤差信号は、サンプリング値ｚ［ｋ］のＭＳＢの反転のタイミングの前後として得ることもできる。このタイミングにより位相誤差信号を抽出するモードを以下では、ＰＬＬのＭＳＢモードと呼ぶ。ＡＤＣブロック３４をゼロセンターの２の補数表示のものとした場合、ＭＳＢが‘１’から‘０’へ遷移するところが、再生ＲＦ信号の立上がりであり、‘０’から‘１’へ遷移するところが、立下りである。従って、ＭＳＢモードの場合の位相誤差信号の要素は、以下の表３の関係から得ることができる。
【０１１２】
【表３】

【０１１３】
ここで、光ディスク２００上でのＰＬＬの引き込みを行う領域は、予めフォーマットで定められた繰り返しパターンが用いられる。
【０１１４】
ここで、光ディスク２００のフォーマットは、例えば、図１１に示すように、所定にパターンが繰り返し連続するＶＦＯ領域と、同期を取るためのＳｙｎｃ領域と、データが記録されたＤａｔｅ領域と、同期を取るためのＲｅｓｙｎｃ領域とからなるようなデータ構成とされている。
【０１１５】
ＰＥＧブロック３８は、サンプリング値ｚ［ｋ］がどのような値であっても、繰り返しパターンであることを前提として、式６の右辺の項に当てはめていくことで、位相誤差信号を計算することにより、ＰＬＬブロック４０が適切にＰＬＬをロックさせることができる。
【０１１６】
例えば、ＰＥＧブロック３８は、引き込み動作を行う領域であるアクィジション領域で２Ｔ繰り返しパターンが用いられる場合、サンプリング値ｚ［ｋ］を、順にｐｈ００１→ｐｈ０１１→ｐｈ１１０→ｐｈ１００→ｐｈ００１→・・・であるとみなして、式６にあてはめる。
【０１１７】
また、ＰＥＧブロック３８は、上述を一般化して、アクィジション領域がｎＴ繰り返しパターンである場合、ｋ＝ｎＴ番目のサンプリング値ｚ［ｋ］をｐｈ００１とし、ｋ＝ｎＴ＋１番目のサンプリング値をｐｈ０１１とし、ｋ＝（ｎ＋１）Ｔ番目のサンプリング値をｐｈ１１０とし、ｋ＝｛（ｎ＋１）Ｔ＋１｝番目のサンプリング値をｐｈ１００として、繰り返しで更新できる。
【０１１８】
このような方法により位相誤差信号を得るモードを、以下でＰＬＬのｎＴパターンモードと呼ぶ。
【０１１９】
本発明はまた、位相誤差信号の生成のみならず、オフセットエラー信号生成にも応用することができる。
【０１２０】
再生ＲＦ信号のオフセットレベルを、ＲＬＬ（１，７）変調の場合、ｃ００１、ｃ０１１、ｃ１１０、ｃ１００の４つの振幅基準値に相当するサンプリング値の平均値として表すことができる。
【０１２１】
つまり、ＯＥＧブロック３６は、これら４つの振幅基準値に相当するサンプリング値ｚ［ｋ］をそれぞれ、ｏｅ００１，ｏｅ０１１，ｏｅ１１０，ｏｅ１００とする計算により、オフセットエラー信号Ｏｅを式６に対応させて以下の式８に示すように計算する。
【０１２２】
【数１１】

【０１２３】
式８の右辺の各項の更新は、位相誤差信号のときのＰＥＧブロックブロック３８と同様にビタビモード、ＭＳＢモードによって得ることができる。また、ｎＴ繰り返しパターンである領域では、ｎＴパターンモードを定義できる。ｎＴパターンモード、ビタビモード及びＭＳＢモードにおけるオフセットエラー信号を更新するタイミングは、位相誤差信号の場合と同じである。
【０１２４】
次に、ＯＤＣ１４は、システム全体のコントロールを行うブロックで、ＳＣＳＩ（ＳｍａｌｌＣｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）コントローラ５１と、フォーマッタブロックであるＥＮＤＥＣ（Ｅｎｃｏｄｅｒ／Ｄｅｃｏｄｅｒ）５２と、エラー訂正コードを付加するＥＣＣ５３と、ゲート信号を生成するゲート信号生成ブロック５４とを有している。
【０１２５】
ＳＣＳＩコントローラ５１は、ホスト機器と光ディスク装置との通信を行うためのインターフェースブロックで、光ディスク２００へのデータの書き込み（以下では、ライトと称する。）及び／又は光ディスク２００からのデータの読み出し（以下では、リードと称する。）、その他光ディスク装置の制御をホスト機器側から行うことを可能にする。
【０１２６】
ＥＮＤＥＣ５２は、入力された信号を変調及び復調するブロックであり、ホスト機器から入力されたライトデータを変調し、また信号再生ブロック１３から出力されたリードデータを復調する。
【０１２７】
ＥＣＣ５３は、ビタビ復号ブロック３５から出力されたリードデータに対してエラー訂正コードを付加する。
【０１２８】
ゲート信号生成ブロック５４は、ゲート信号を生成し、レーザ駆動ブロック１２と、信号再生ブロック１３とに出力する。
【０１２９】
以上のように構成されたＯＤＣブロック１４のライト時及びリード時の動作を以下に説明する。
【０１３０】
ホスト機器からライトコマンドが発行されると、ホスト機器から入力されたライトデータは、ＥＮＤＥＣ５２においてＲＬＬ（１，７）変調される。ここで、ライトデータは、ＥＣＣ５３によりエラー訂正コードを付加され、図１１に示すように、ＶＦＯ（Ｖａｒｉａｂｌｅ　Ｆｒｅｑｕｅｎｃｙ　Ｏｓｃｉｌｌａｔｏｒ）、ＳＹＮＣ（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）などのパターンが挿入される。
【０１３１】
ＶＦＯは、リード時にＰＬＬの引き込みを行うためのエリアで、本例で用いる光ディスク２００の場合、２Ｔマーク，２Ｔスペースの繰り返しパターンが記録される。
【０１３２】
ＳＹＮＣは、ＶＦＯの直後にあるエリアで、リード時にデータが記録されている位置を知るための基準となるエリアであり、フォーマットで決められた特定パターンが記録される。
【０１３３】
なお、本例では、上述のように２Ｔマーク，２Ｔスペースの繰り返しパターのＶＦＯに限定されるものではなく、例えば、３Ｔマーク，３Ｔスペース，２Ｔマーク，２Ｔスペース，５Ｔマーク，５Ｔスペースといった特定パターンが連続する繰り返しパターンとされた、高記録密度の光ディスク２００を用いるようにしてもよい。なお、この場合には、上述の特定パターンにサンプリング値を当てはめるような装置構成とすることは言うまでもない。
【０１３４】
ライトデータの間には、一定間隔ごとにＲｅｓｙｎｃと呼ばれる特定パターンが挿入される。
【０１３５】
Ｒｅｓｙｎｃは、リード時にビットシフトなどによってデータ位置がずれたり、わからなくなったときに、データ位置を再度知るためのエリアである。Ｒｅｓｙｎｃをリードすることができれば、ビットシフトなどによってリードのバーストエラーが起こった場合でも、Ｒｅｓｙｎｃ以降を再度正しくリードできる。
【０１３６】
このようにして調整されたライトデータは、ゲート信号生成ブロック５４で生成されたゲート信号がアサートされるとライトクロックに同期して順に出力される。
【０１３７】
ここで、ライトクロックは、記録すべき光ディスク２００のセクターのチャンネルクロック周波数に設定されている。また、ゲート信号は、ＩＤをリードして所定の記録すべきセクターであることを認識するとアサートされる。ＩＤリードの処理方法は、後述のデータリードと同様の方法で行われる。
【０１３８】
ライトクロックに同期して出力されたライトデータは、レーザ駆動部１２のＷＳブロック２１に入力される。ここで、ライトデータは、記録時のレーザの発光パターンに加工される。光ディスク装置では、光ディスク２００上にパルス幅変調、いわゆるＰＷＭ（ＰｕｌｓｅＷｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）で記録されるため、ＷＳブロック２１から出力するライトデータは、ＯＤＣブロック１４からのライトデータが‘１’のときに反転するように変換されるが、実際に光ディスク２００上に形成されるデータのマーク形状を整えるためにパルストレーンと呼ばれる発光パターンで発光する。
【０１３９】
これは、図１２に示すように、ｎＴマークの場合、まず１．５Ｔだけ発光した後に、０．５Ｔだけ非発光させて、続いてｎＴマークまでマーク長が続く限り０．５Ｔずつ発光と非発光を繰り返すものである。
【０１４０】
ライトデータは、ＷＳブロック２１でレーザ光源の発光パターンに応じたパルス形状に変換されてＡＰＣブロック２２に入力される。ＡＰＣブロック２２は、予め設定されたレーザパワー値になるようにレーザに送る電流値を制御するブロックである。ＡＰＣブロック２２は、レーザ光源に出力するレーザ駆動電流が、ＷＳブロック２１から出力された発光パターンでスイッチングされる。
【０１４１】
レーザ光源は、ＡＰＣブロック２２から送られるレーザ駆動電流の電流量に従って発光し、ＯＰ１１内の光学系を経て光ディスク２００上に集光され、光ディスク２００にデータを記録する。
【０１４２】
ゲート信号がアサートされていないときは、ＡＰＣブロック２２は、読み出し用の出力、いわゆるリードパワーで発光する。このとき、光ディスク２００に照射されてから反射してきた戻り光をＰＤで受光し、ＲＦ信号に変換する。
【０１４３】
光ディスク２００上に記録されたデータは記録部分と非記録部分との反射率の差によりＰＤでの受光量の差となるので、結果的にＲＦ信号の電圧差となる。ＩＤ部分は、エンボスピットのあるなしが同様にＲＦ信号電圧の強弱となる。
【０１４４】
ゲート信号をアサートするときの信号の流れを説明する。ＰＤからのＲＦ信号が信号再生ブロック１３に入力されると、ＡＭＰブロック３１で信号増幅されたあと、ＥＱ３３で波形制御される。
【０１４５】
ＥＱ３３により波形制御されたＲＦ信号は、ＡＤＣブロック３４でデジタル信号に変換される。ＡＤＣブロック３４以降のデジタルブロックの駆動に用いられるクロックは、上述したようにＲＦ信号に同期したリードクロックである。デジタル化されたＲＦ信号は、ビタビ復号ブロック３５に入力し、データが復号される。ビタビ復号ブロック３５の内部構成及び動作は上述したので説明を省略する。また、ＡＤＣブロック３４及びビタビ復号ブロック３５に用いられるリードクロックは、再生ＲＦ信号に同期したクロックである。
【０１４６】
ここで、リードクロックは、ＰＬＬブロック４０において、位相誤差信号にもと基づいて生成されるが、このＰＬＬの制御に用いる位相誤差信号は、ＰＥＧブロック３８で生成される。ＰＥＧブロック３８において、上述した式６の計算が行われて位相誤差信号が得られるが、これがＤＡＣブロック３９によってアナログ信号に変換された後、ＰＬＬブロック４０に入力されてＰＬＬループが構成される。ＰＥＧブロック３８における位相誤差信号のモード切替えには、ＯＤＣブロック１４内のゲート信号生成ブロック５４で生成されたゲート信号が用いられる。
【０１４７】
また、ＲＦ信号は、オフセットレベルが変動するので、これを取り除くために、オフセットフィードバックを構成している。これは、ＯＥＧブロック３６において、式８に従って生成されたオフセットエラー信号をＤＡ変換後、再生ＲＦ信号から減算することによって構成するフィードバックループである。ＯＥＧブロック３６におけるモード切替えは、ＰＥＧブロック３８のものと同様にＯＤＣ１４内のゲート信号発生ブロック５４で生成されたゲート信号を用いている。
【０１４８】
信号生成ブロック１３からＯＤＣブロック１４に送られたリードデータは、ＥＮＤＥＣ５２により記録時に付加したＳｙｎｃやＲｅｓｙｎｃなどを取り除いた後、（１，７）復調され、さらにＥＣＣ５３によりエラー訂正が行われる。エラー訂正後のリードデータは、ＳＣＳＩインターフェース５１を通じてホストに送られる。
【０１４９】
このようにＯＤＣブロック１４は、ライト動作時にホスト機器から出力されたライトデータを変調及びＥＣＣ処理をしてレーザ駆動ブロック１２に出力し、リード動作時に信号再生ブロック１３から出力されたリードデータを復調及びＥＣＣ処理をしてホスト機器へ出力する。
【０１５０】
上述したように本発明を適用した信号処理ブロック１３を備える光ディスク装置は、ＰＬＬの引き込み動作時に、ｎＴパターンモードにより位相誤差信号を生成し、この位相誤差信号を用いてリードクロックを生成することで、ＰＬＬの引き込みの確実性が増す。
【０１５１】
また、本発明を適用した信号処理ブロック１３を備える光ディスク装置は、オフセットフィードバックの引き込み動作時に、ｎＴパターンモードによりオフセットエラー信号を生成することで、オフセットフィードバックの引き込みの確実性が増す。
【０１５２】
従来の方法では、ディスクからの信号に基づいて式ＸＸＸＸに示した位相誤差信号の計算式へのサンプリング値の代入を行っていたために、光ディスク２００のディフェクトの影響で位相誤差信号が長い区間に渡って正しくない値を取ることが多かった。
【０１５３】
本発明の場合には、光ディスク２００から読み出されるＲＦ信号に基づいて式ＸＸＸの右辺に値を代入しているわけではないので、位相誤差信号が正しくない値を取るとき、光ディスク２００上で実際に記録された信号が正しくない値を取っている領域にほぼ限定される。これは、オフセットフィードバックの安定性に関しても同様である。
【０１５４】
更に、本発明を適用した信号処理ブロック１３を備える光ディスク装置は、上述のようにＰＬＬ及びオフセットフィードバックの引き込みが安定することにより、光ディスク２００からデータを読み出すときに、リード開始の先頭付近でのリード誤り率を低減させることができる。
【０１５５】
【発明の効果】
本発明によれば、ＰＬＬの引き込み動作時に、ｎＴパターンモードにより位相誤差信号を生成し、この位相誤差信号を用いてリードクロックを生成することで、ＰＬＬの引き込み時間を短縮し引き込みの確実性が増す。
【０１５６】
また、オフセットフィードバックの引き込み動作時にも、ｎＴパターンモードによりオフセットエラー信号を生成することで、オフセットフィードバックの引き込み時間を短縮し引き込みの確実性が増す。
【図面の簡単な説明】
【図１】本発明を適用した信号再生ブロックを備える光ディスク装置の概略構成を示すブロック図である。
【図２】信号再生ブロック内のビタビ復号ブロックの構成を説明するための図である。
【図３】ビタビ復号ブロック内のＳＭＵブロック構成を説明するための図である。
【図４】ＳＭＵブロックのサブブロックの構成を示す図である。
【図５】ＳＭＵブロックのサブブロックの構成を示す他の図である。
【図６】ＰＲ（１，２，１）＋６値４状態ビタビ復号の状態遷移を説明するための図である。
【図７】ＲＦ信号と遷移状態を説明するための図である。
【図８】サンプリング値とリードクロックとの関係を示す図であり、またリードクロックの位相が理想状態である場合を説明するための図である。
【図９】サンプリング値とリードクロックとの関係を示す図であり、またリードクロックの位相が進んでいる場合を説明するための図である。
【図１０】サンプリング値とリードクロックとの関係を示す図であり、またリードクロックの位相が遅れている場合を説明するための図である。
【図１１】データフォーマットとＰＬＬモードとの対応を説明するための図である。
【図１２】ｎＴマークの場合における発光パルスのパターンを説明するための図である。
【符号の説明】
１１　ＯＰ、１２　レーザ駆動ブロック、１３　信号再生ブロック、１４　ＯＤＣブロック、２１　ＷＳブロック、２２　ＡＰＣブロック、３１　ＡＭＰブロック、３２　ＤＣオフセットブロック、３３　ＥＱ、３４　ＡＤＣブロック、３５　ビタビ復号ブロック、３６　ＯＥＧブロック、３７　ＤＡＣブロック、３８ＰＥＧブロック、３９　ＤＡＣブロック、４０　ＰＬＬブロック、４１　ＢＭＣブロック、４２　ＡＣＳブロック、４３　ＳＭＵブロック、４４　マージブロック、４５　ＲＡＡブロック、４６　シフトレジスタ、５１　ＳＣＳＩコントローラ、５２　ＥＮＤＥＣ、５３　ＥＣＣ、５４　ゲート信号生成ブロック[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a signal reproducing apparatus and a signal reproducing method for processing a signal read from an optical disk.
[0002]
[Prior art]
In a signal reproducing apparatus provided in an optical disc apparatus, there is a signal reproducing method using a PRML (Partial Response Maximum Likelihood) method in which a partial response and maximum likelihood decoding are combined. In the PRML system, waveform control is performed so as to make use of intersymbol interference of a reproduced RF signal, and a maximum likelihood sequence, that is, a most probable sequence is estimated using values of each sampling data and sampling data before and after the data. And has a high detection capability. In particular, the PRML method is effective when the reproduced data is accompanied by some predicted inter-symbol interference and includes random noise, for example, Gaussian noise.
[0003]
As a PRML system used in a signal reproducing apparatus, there is a PRML system called PR (1,2,1) +4 value 4-state Viterbi decoding. However, in an actual system, it is difficult to obtain a PR (1, 2, 1) partial response characteristic as ideal. The cause is that equalization at the time of filtering the reproduction data is not performed exactly as expected, and the asymmetry of the reproduction waveform due to the non-optimal output of the recording laser light output by the optical pickup, so-called Asymmetry.
[0004]
Another cause is a phase error of a sampling clock, that is, a read clock when the RF signal is AD-converted and taken into the Viterbi decoder. In consideration of these, PR (1, 2, 1) is generally represented as PR (α, β, γ).
[0005]
Here, the original data to be decrypted, that is, the data to be recorded is a _k The recording data when writing this data by mark edge recording is b _k Then, the recording data b _k Is calculated as shown in Equation 9 below.
[0006]
(Equation 1)

[0007]
The data output from the Viterbi decoder at this time, that is, read data is represented by y _k As read data y _k Is calculated as shown in Equation 10 below.
[0008]
(Equation 2)

[0009]
Here, recording data b _k Becomes 0 or 1, so that the read data y _k Are eight values of 0, α, β, γ, α + β, α + γ, β + γ, α + β + γ. However, in the case of RLL (1, 7) modulation, a _k = 1 cannot be continuous, so from equation 9, (b _k , B _k-1 , B _k-2 ) = (1,0,1) and (0,1,0). Therefore, the output y of the Viterbi decoder _k Are six values of 0, α, γ, α + β, β + γ, and α + β + γ.
[0010]
Since the ideal PR (1, 2, 1) partial response characteristic is the case of α = γ = 1, β = 2, the read data y of this Viterbi decoder _k Are four values of 0, 1, 3, and 4. That is, the PR (1, 2, 1) partial response and the 4-value 4-state Viterbi decoder are actually PR (α, β, γ) + 6-value 4-state Viterbi decoder. Further, in the actual data reproducing system, the read data y _k Contains noise, the read data in consideration of noise _k Then, the read data Z _k Can be calculated as shown in Equation 11 below.
[0011]
[Equation 3]

[0012]
Note that n in Expression 11 _k Is noise.
[0013]
Here, a state transition diagram of the PR (α, β, γ) +6 value 4-state Viterbi decoder will be described with reference to FIG. In FIG. 6, cijk is y _k And i, j, and k represent b, respectively. _k-2 , B _k-1 , B _k Is shown. For example, c011 is b _k-2 = 0, b _k-1 = 1, b _k = 1.
[0014]
From this state transition diagram, the original data a _k It can be understood that there are two state transitions in which S is decoded from S00 to S01 and S11 to S10.
[0015]
The PR (1, 2, 1) or the PR (α, β, γ) partial response characteristic that is a generalized version of the PR is obtained by converting an RF signal output from an optical pickup into a filter configured by an equalizer or an LPF (Low Pass Filter). It can be realized by passing through.
[0016]
This filter is an analog filter or a digital filter arranged before the Viterbi decoder.
[0017]
In the signal reproducing apparatus described above, for example, a clock signal is generated by locking a PLL based on a reproduced RF signal reproduced from an optical disk by an optical pickup, and the operation of the reproducing system is controlled at a timing based on the clock signal. It is supposed to. The signal reproducing device controls the PLL based on the phase error signal to lock the PLL.
[0018]
As a method for generating a phase error signal, a frequency lock mode has been conventionally known.
[0019]
Further, the applicant of the present application has disclosed an MSB mode for generating a phase error signal based on a MSB (Most Significant Bit) of a sampling value of a reproduction RF signal described in Japanese Patent Application No. 9-107476. Japanese Patent Application Laid-Open No. 165821/1999 proposes a mute mode and the like that apply the MSB mode.
[0020]
The details of the Viterbi mode and the MSB mode are described in JP-A-10-302409, but the features will be briefly described.
[0021]
The Viterbi mode has a large phase margin, but has a large circuit delay, and cannot increase the loop band of the PLL. On the other hand, in the MSB mode, the loop band of the PLL can be increased, but the phase margin is small. Further, in the Viterbi mode and the MSB mode, the phase error signal does not have frequency information, and thus cannot be used for frequency pull-in. Therefore, as described in Japanese Patent Application Laid-Open No. H11-16294, during a pull-in operation, that is, at the time of acquisition, a mute mode in which a phase error signal in the MSB mode is used as frequency information using only a positive or negative portion is used. Is used.
[0022]
Conventionally, a mute mode is used at the time of PLL pull-in, so-called acquisition, and a Viterbi mode is used at the time of training. However, at the time of acquisition, generally, the frequency and phase of the reproduced RF signal are largely deviated, so that it sometimes takes time to pull in the reproduced RF signal. In order to shorten the pull-in time, before the read clock is locked by the PLL, a method of locking the read clock to a reference clock equal to the ideal channel clock frequency of the reproduced RF signal or adjusting the phase at which the PLL pull-in is started is adjusted. Taken.
[0023]
[Problems to be solved by the invention]
However, in the above-described conventional signal reproducing apparatus, when a PLL phase error signal is generated using a Viterbi decoder, the timing of updating the phase error signal may change depending on the state of the reproduced RF signal. Therefore, in a state where the PLL is not locked, the number of times the phase error signal is updated may be small, so that it may take time to pull in the PLL.
[0024]
Similarly, in the above-described signal reproducing apparatus, the number of times the offset error signal is updated may be significantly less than the state of the reproduced RF signal in the pull-in of the offset feedback, and accordingly, the pull-in of the offset feedback may take a long time. was there.
[0025]
Further, in the above-described signal reproducing apparatus, due to the above-described situation, the read error rate may be high near the beginning of a series of read starts.
[0026]
The present invention has been made in view of the above-described problems, and has as its object to provide a signal reproducing apparatus and an information reproducing method that reduce the above-described data reproduction error rate and improve data reproduction capability. It is.
[0027]
[Means for Solving the Problems]
In order to achieve the above object, a signal reproducing apparatus according to the present invention reproduces an information signal recorded on a recording medium, generates a clock signal by locking a PLL based on the reproduced RF signal, and generates a clock signal. In a signal reproducing apparatus that performs a reproducing operation based on a signal and decodes the signal using a Viterbi decoding method, an A / D converter that A / D converts an RF signal at a timing based on a clock signal to generate a sampling value Unit, a Viterbi decoding unit that performs Viterbi decoding from the sampling value output from the A / D conversion unit, and an output from the Viterbi decoding unit when the reproduction data pattern when pulling in the PLL includes a predetermined repetition pattern. A phase error signal is generated by applying the updated sampling value to a repetitive pattern regardless of the state of the RF signal and updating it. A phase error signal generator generates a clock signal based on the phase error signal generated by the phase error signal generator, characterized in that it comprises a PLL unit for locking the PLL.
[0028]
The signal reproducing apparatus configured as described above, when pulling in the PLL, if the reproduced data pattern is a predetermined repetition pattern, the sampling value output from the Viterbi decoding unit regardless of the state of the RF signal, By applying the update to the repetition pattern, the PLL is properly pulled in.
[0029]
Further, in order to achieve the above object, a signal reproducing apparatus according to the present invention reproduces an information signal recorded on a recording medium, and feeds back an offset error signal based on the reproduced RF signal. In the signal reproducing apparatus using the Viterbi decoding method, which performs the offset adjustment of (1), an A / D converter that A / D converts an RF signal at a timing based on a clock signal to generate a sampling value, and an A / D converter A Viterbi decoding unit that performs Viterbi decoding from the generated sampling value, and, when a reproduction data pattern for performing offset feedback includes a predetermined repetition pattern, changes the sampling value output from the Viterbi decoding unit to an RF signal state. Generate an offset error signal by applying it to the repetitive pattern and updating it Characterized in that it comprises an offset adjustment unit which performs offset adjustment of the RF signal based and off the set error signal generator, the offset error signal generated by the offset error signal generation unit.
[0030]
The signal reproducing apparatus configured as described above, when performing the feedback of the offset, if the reproduction data pattern consists of a predetermined repetition pattern, the sampling value output from the Viterbi decoding unit regardless of the state of the RF signal, By applying the update to the repetition pattern, the offset feedback is appropriately performed.
[0031]
Further, in order to achieve the above object, a signal reproducing method according to the present invention reproduces an information signal recorded on a recording medium and generates a clock signal by locking a PLL based on the reproduced RF signal. A signal reproducing method for performing a reproducing operation based on a clock signal and decoding using a Viterbi decoding method, wherein a first step of A / D converting an RF signal to generate a sampling value; The second step to be performed, and in the case where the reproduced data pattern at the time of pulling in the PLL consists of a predetermined repetition pattern, the sampling value is updated by applying the repetition pattern to the repetition pattern regardless of the state of the RF signal. And a step of generating a clock signal based on the phase error signal and locking the PLL. And having a fourth Noto.
[0032]
In the signal reproducing method having the step configuration as described above, when the PLL is pulled in, when the reproduced data pattern is composed of a predetermined repetitive pattern, the sampling value is applied to the repetitive pattern regardless of the state of the RF signal. By updating, the pull-in of the PLL is appropriately performed.
[0033]
Still further, in order to achieve the above-mentioned object, a signal reproducing apparatus according to the present invention reproduces an information signal recorded on a recording medium, and feeds back an offset error signal based on the reproduced RF signal. In the signal reproduction method using the Viterbi decoding method, the first step of A / D converting an RF signal at a timing based on a clock signal to generate a sampling value, and performing Viterbi decoding from the sampling value In the second step, when the reproduced data pattern at the time of feedback of the offset consists of a predetermined repetition pattern, the offset value is updated by applying the sampling value to the repetition pattern regardless of the state of the RF signal. Based on the offset error signal Characterized by a fourth step of performing offset adjustment of the F signal.
[0034]
In the signal reproducing method configured as described above, when the reproduced data pattern is formed of a predetermined repetition pattern when performing the offset feedback, the sampling value is updated by applying the sampling value to the repetition pattern regardless of the state of the RF signal. By doing so, the offset feedback is appropriately performed.
[0035]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a signal reproducing apparatus to which the present invention is applied will be described with reference to the drawings.
[0036]
The signal reproducing device is provided, for example, as a signal reproducing block in an optical disk device using PRML.
[0037]
This optical disk device uses RLL (1, 7) (Run Length Limited (1, 7)) as a modulation code and mark edge recording as a recording method.
[0038]
As shown in FIG. 1, the optical disc device irradiates a laser beam emitted from a laser light source (not shown) onto the optical disc 200 to record and reproduce information signals on the optical disc 200, and an optical pick-up (OP) 11 A laser driving block 12 for driving a laser light source, a signal reproducing block 13 for processing an RF signal output from the OP 11 and outputting read data, and an ODC (Optical Disk Controller) block 14 for controlling the entire optical disc apparatus. Have.
[0039]
Here, the optical disk 200 is not limited to a general optical disk, and a magneto-optical disk, so-called MO (Magneto Optical) disk, or a phase change disk, so-called PC (Phase Change) disk may be used.
[0040]
First, OP11 includes a laser light source (not shown) that emits a laser beam having a wavelength of approximately 405 nm, an optical system (not shown) with an NA of approximately 0.85, and a laser beam emitted from the laser light source reflected by the optical disc 200. And a PD (Photo Detector, not shown) that receives the return light.
[0041]
The OP 11 forms a spot with a predetermined beam diameter on the signal recording surface of the optical disc 200 and receives a laser beam reflected by the optical disc 200 and returned, that is, a return light by the PD, thereby transmitting an information signal to the optical disc 200. Recording and / or reproduction (hereinafter, referred to as recording / reproduction).
[0042]
Next, the laser drive block 12 includes a WS (Write Strategy) block 21 for controlling the emission pattern of the laser light output from the OP 11 and an APC (Auto Power Control) block 22 for controlling the output of the OP 11 to the laser light source. Have.
[0043]
The WS block 21 converts the write data output from the ODC block 14 into a pulse-shaped waveform according to the light emission pattern of the laser light output from the OP 11, and outputs it to the APC block 22.
[0044]
The APC block 22 controls the output of the write data output from the WS block 22 so that the laser light output from the laser light source has a predetermined laser power value, and outputs the write data to the laser light source.
[0045]
As described above, the laser drive block 12 drives and controls the laser light source of OP11 based on the write data output from the ODC block 14 and a gate signal described later.
[0046]
Next, the signal reproduction block 13 includes an AMP (Amplifier) block 31 that amplifies the RF signal output from the OP 11, a DC offset block 32 that performs offset adjustment of the RF signal output from the AMP block 31, and a DC offset block. An EQ (Equalizer) 33 for controlling the waveform of the RF signal offset by 32, an ADC (Analoge Digital Converter) block 34 for converting the RF signal waveform-controlled by the EQ 33 from an analog signal to a digital signal, and an ADC block 34. An offset error signal is generated from a Viterbi decoding block 35 for Viterbi decoding of the digitized signal and a sampling value output from an SMU block 43 described later in the Viterbi decoding block 35. (OffsetError Generator) block 36, a DAC (Digital Analog Converter) block 37 for converting an offset error signal output from the OEG block 36 into an analog signal, and a phase error signal from a sampling value output from the SMU block 43. A phase error generator (PEG) block 38 to be generated, a DAC block 39 that converts a phase error signal output from the PEG block 38 into an analog signal, and a PLL (Phase Locked Loop) based on the phase error signal output from the DAC block 39 ), And a PLL block 40 that generates a read clock by locking the lock.
[0047]
The AMP block 31 is an amplifier that increases the amplitude of the RF signal, amplifies the RF signal output from the OP 11, and outputs the amplified signal to the DC offset block 32.
[0048]
The DC offset block 32 is a block that adjusts the offset of the RF signal. The DC offset block 32 adds the offset error signal output from the DAC block 37 to the input RF signal to reduce the DC offset of the RF signal output from the AMP block 31. Adjustment is performed, so-called offset feedback, and the offset-adjusted RF signal is output to the EQ 33.
[0049]
The EQ 33 is a so-called equalizer that controls the waveform of the RF signal. The EQ 33 controls the waveform of the RF signal output from the DC offset block 32 so that Viterbi decoding is appropriately performed in the Viterbi decoding block 35 at the subsequent stage. Output to block 34.
[0050]
Here, the EQ 33 may use a filter such as an LPF other than the equalizer. As the filter, an analog filter that handles an analog signal is used, and for example, an equal ripple filter is suitable. The filter is not limited to the equiripple filter, and any filter may be used. In the case of this example, the filter is designed so that the PR (1, 2, 1) partial response characteristic is obtained. Perform waveform control.
[0051]
The ADC block 34 is a so-called AD converter that converts an analog signal to a digital signal, and converts the RF signal output from the EQ 33 from an analog signal to a digital signal. The ADC block 34 samples the RF signal at a timing based on a read clock described later, and outputs a sampling value z [k] to the Viterbi decoding block 35.
[0052]
The Viterbi decoding block 35 decodes the read data from the sampled value z [k] output from the ADC block 34 by 6-value 4-state Viterbi decoding, outputs the decoded data to the later-described ENDEC 52 of the ODC block 14, and outputs the SMU block to be described later The sampling value is output from 43 to the OEG block 36 and the PEG block 38.
[0053]
The OEG block 36 is a block that generates an offset error signal, generates an offset error signal from the sampling value output from the SMU block 43, and outputs the offset error signal to the DAC 37.
[0054]
Although the OEG block 36 will be described in detail later, when the offset feedback is performed, if the RF signal to be read is a repetition of a predetermined pattern that is known in advance, the OEG block 36 applies the sampling value to the repetition pattern. Generate a signal.
[0055]
The DAC block 37 is a DA converter that converts a digital signal into an analog signal, converts an offset error signal output from the OEG block 36 into an analog signal, and converts the offset error signal converted into an analog signal into a DC offset block 32. Output to
[0056]
The PEG block 38 is a block that generates a phase error signal, generates a phase error signal from the sampling value output from the SMU block 43, and outputs this phase error signal to the DAC block 39.
[0057]
As will be described in detail later, the OEG block 38 applies the sampling value to the repetition pattern when the RF signal to be read is a repetition of a predetermined pattern that is known in advance when the PLL is pulled in. Generate
[0058]
The DAC block 39 is a DA converter that converts a digital signal into an analog signal, converts the phase error signal output from the PEG block 38 into an analog signal, and sends the phase error signal converted into the analog signal to the PLL block 40. Output.
[0059]
The PLL block 40 locks the PLL based on the RF signal output from the EQ 33 and the phase error signal output from the DAC block 39, generates a read clock, and outputs the read clock to each unit.
[0060]
Here, the above-mentioned Viterbi decoding block 35 will be described in more detail.
[0061]
As shown in FIG. 2, the Viterbi decoding block 35 includes a BMC (Branch Metric Circuit) block 41 for calculating a branch metric from the sampling value z [k] output from the ADC block 34, and a select corresponding to the metric selection result. An ACS (Add Compare Select) block 42 for calculating a signal, an SMU (Status Memory Unit) block 43 for storing and selecting a transition state, a merge block 44 for decoding read data, and an RAA (Reference) for performing an adaptation operation. (Amplitude AD Active) block 45 and a shift register 46 for holding the sampling value z [k] for a predetermined time.
[0062]
The BMC block 41 is a block for calculating a relative value of a Euclidean distance between a sampling value z [k] of the reproduced RF signal input from the ADC block 34 and an amplitude reference value, that is, a so-called branch metric.
[0063]
The BMC block 41 sets the branch metric of the 6-value 4-state Viterbi decoding block 35 to bmXXX and calculates the branch metric bmXXX as shown in the following Expression 1.
[0064]
(Equation 4)

[0065]
In Formula 1, cXXX is an amplitude reference value.
[0066]
The ACS block 42 is a block that selects the maximum likelihood path from the branch metric bmXXX and the path metric that is the sum of the past branch metrics to be added, and calculates a new path metric.
[0067]
The ACS block 42 sets the path metric mij [k] and calculates the path metric mij [k] as shown in the following Expression 2.
[0068]
(Equation 5)

[0069]
Note that the path metric mij [k] in Equation 2 is the path metric of the state Sij at time t = k. The selected path metric mij [k] indicates which state has transitioned to which state.
[0070]
The ACS block 42 sets the select signals sel00 and sel11 as the select signals sel00 and sel11 indicating that the output of m00 [k] and m11 [k] in Expression 2 indicates which of the right-hand expressions is selected. Calculate as shown in 3
[0071]
(Equation 6)

[0072]
As shown in FIG. 3, the SMU block 43 has the same number as the number of states, that is, four sub blocks S00, S01, S10, and S11.
[0073]
The sub-blocks S00, S01, S10, and S11 select one of two memories in accordance with the select signal sel00 or the select signal sel11 calculated by the ACS block 22, and output the selected memory. And two types of sub-blocks. Note that the sub-blocks S00 and S11 in FIG. 3 are the former sub-blocks, and the sub-blocks S01 and S10 are the latter sub-blocks.
[0074]
Specifically, the sub-blocks S00, S01, S10, and S11 have n stages of registers R1 to Rn, as shown in FIGS. Each of the registers R1 to Rn has a bit width corresponding to the number of states, and has a bit width of 2 bits corresponding to the number of states 4 in the case of 6 values and 4 states. Here, the register Rk at the k-th stage indicates the maximum likelihood state with respect to the input k hours before, and when the number n of stages of each sub-block is sufficiently large, the four sub-blocks S00, S01, S10, S11 The register values in the n-th stage match.
[0075]
The output from the register R (k-1) of the (k-1) th stage is shifted and input to the register Rk of the kth stage. As for the input to the register Rk at the k-th stage of the sub-blocks S01 and S10, the outputs from the sub-blocks S00 and S11 are shifted. The sub-block from which the input to the register Rk of the k-th stage of the sub-blocks S11 and S00 shifts is determined by the select signal output from the ACS block 42 described above.
[0076]
As described above, when the number of stages n of the registry, that is, the path length n of the path memory is sufficiently large, the register values of the n-th stage of the four sub-blocks S00, S01, S10, and S11 all match. In this case, the last stage of any sub-block may be used as surviving data. In FIG. 3, the output value sm10 [n] from the sub-block S10 is set to m [kn] for the output of the SMU block 43. With respect to the sampling value z [k] input to the Viterbi decoding block 35, the output of the SMU block 43 corresponds to the input sampling value z [k] at the time immediately before by the clock equal to the path length n. The output of the SMU block 43 is m [kn]. How long the path length n of the Viterbi decoding block 35 should be determined depends on the C / N ratio and the frequency characteristics of the reproduced RF signal.
[0077]
The merge block 44 decodes the read data from the memory selected as described above. Assuming that the signal output from the SMU block 43 to the merge block 44 is m [kn], the decoded data is uniquely determined in response to the transition from m [kn-1] to sm [kn]. Decided. Here, n indicates the number of stages in the SMU block 43.
[0078]
It can be seen that the decoded data is as shown in Table 1 below, corresponding to the state transition diagram shown in FIG.
[0079]
[Table 1]

[0080]
Here, when the reproduced RF signal output from the EQ 33 ideally has a PR (1, 2, 1) partial response characteristic, the BMC block 41 calculates the amplitude reference value cXXX used for calculating the branch metric as follows. It can be calculated as shown in Equation 4.
[0081]
(Equation 7)

[0082]
However, in Equation 4, the pulse input amplitude of one clock length without interference is set to 1, and the center of the amplitude of the reproduced RF signal is set to 0.
[0083]
Here, in an actual optical disk device, the shape of a recording mark due to the relationship between the output of laser light at the time of recording and the sensitivity of the optical disk 200, disturbance of the reproduced RF signal due to dust or scratches on the optical disk 200, optical or electrical The reproduced RF signal is converted into an ideal PR (1, 2, 1) due to various causes such as distortion of the reproduced RF signal due to a characteristic frequency characteristic, an electrical DC offset, and a phase shift of a read clock used for AD sampling. It can be difficult to drive into characteristics.
[0084]
In this case, since the amplitude reference value deviates from the value of Expression 4, the branch metric calculated by Expression 1 and the path metric calculated by Expression 2 also deviate from the actual values, thereby lowering the decoding accuracy. Connect.
[0085]
In the optical disk device to which the present invention is applied, the Viterbi decoding block 35 corrects the amplitude reference value in real time according to the shape of the actual reproduced RF signal, thereby improving the calculation accuracy of the branch metric, and thereby decoding. Improving accuracy.
[0086]
Specifically, the output of the SMU block 43, the so-called state memory, represents the state transition of the reproduced RF signal. Therefore, the trace of the transition from which state to which state corresponds to what amplitude reference value the input signal originally corresponds to. It is nothing but a trace.
[0087]
Therefore, the RAA block 45 performs a calculation for adaptively updating the amplitude reference value determined by the transition of the state memory as shown in the following Expression 5 using the original sampling value z [k].
[0088]
(Equation 8)

[0089]
Expression 5 is a case where it is determined that the sampling value z [k] at t = k is originally the amplitude reference value cXXX. Here, α is an adaptation gain, and the amplitude reference value cXXX is actually any one of c000, c001, c011, c111, c110, and c100.
[0090]
In order for the calculation of Expression 5 to be performed in the RAA block 45, the sampling value z [k] needs to be held for the path length n of the SMU block 43 and the calculation processing time p in the BMC block 41 and the ACS block 42. There is.
[0091]
The shift register 46 holds the sampling value z [k] output from the ADC block 34 for at least the calculation processing time p.
[0092]
As described above, in the 6-value 4-state Viterbi decoder 35, as shown in FIG. 6, '1' is decoded from the transition from S00 to S01 and the transition from S11 to S10, and all other transitions are performed. '0' is decoded. Here, FIG. 7 shows a comparison between the decoded data and the RF signal subjected to partial response equalization.
[0093]
From FIG. 7, the transition from S00 to S01 is a transition point of data recorded on the optical disc 200 from a space to a mark, and the transition from S11 to S10 is a transition point of data recorded on the optical disc 200 from a mark to a space. It turns out that it is a point.
[0094]
The sampling timing from the reproduced RF signal in the ADC block 34 is indicated by a circle in FIG. FIG. 7 shows a case where the timing of the read clock is ideal. Here, when the phase of the read clock is ahead of the ideal state, ○ shifts the reproduced RF signal waveform to the left, and when the phase of the read clock is delayed, ○ indicates the reproduced RF signal waveform. Shift right. At this time, there is a possibility that the sampling values corresponding to c000 and c111 hardly change even if the phase is shifted, but the sampling values corresponding to c001, c011, c110, and c100 are greatly changed due to the phase shift.
[0095]
Therefore, a method of generating a phase error signal using sampling values corresponding to the four amplitude reference values c001, c011, c110, and c100 in the PEG block 38 will be described.
[0096]
The PEG block 38 does not use the sampling values corresponding to c000 and c111 for generating the phase error signal as described above. Therefore, in order to facilitate understanding of the generation method of the phase error signal in the PEG block 38, as shown in FIGS. 8 to 10, the phase is determined by using the RF signal corresponding to the 2T repetition pattern as a predetermined pattern continuation. A method for generating an error signal will be described. Here, as shown in FIGS. 8 to 10, 2T repetitive signals, that is, a reproduction RF signal corresponding to a continuous pattern of 2T marks and 2T spaces, and a state of sampling are shown.
[0097]
In the RF signal corresponding to the 2T repetition pattern, sampling values corresponding to c000 and c111 are not generated. 8 to 10, the sampling value corresponding to c001 is ph001, and similarly, the sampling values corresponding to c011, c110, and c100 are ph011, ph110, and ph100, respectively.
[0098]
In the case of the 2T pattern, the sampling values are repeated as follows: ph001 → ph011 → ph110 → ph100 → ph100. When the phase of the read clock is in the ideal state, AD sampling points are as shown in FIG. At this time, as for the sampling values, ph001 and ph100 have the same value, and ph011 and ph110 have the same value.
[0099]
On the other hand, when the phase of the read clock is advanced as compared to the ideal state, the sampling values have a relationship of ph001 <ph100 and ph011 <ph110 as shown in FIG.
[0100]
Further, when the phase of the read clock is delayed as compared with the ideal state, as shown in FIG. 10, the sampling values have a relationship of ph001> ph100 and ph011> ph110.
[0101]
As is clear from the above, the phase information of the read clock can be detected by examining the difference between the sampling values ph001 and ph100 and the difference between ph011 and ph110. This phase information can be used as a phase error signal for the feedback signal of the PLL.
[0102]
Here, the PEG block 38 can calculate the phase error signal Ph as shown in the following Expressions 6 and 7, taking this phase error signal as Ph.
[0103]
(Equation 9)

[0104]
(Equation 10)

[0105]
Although the phase error signal Ph expressed by Expression 6 is also effective when the amplitude reference values of c000 and c111 are included, in the present example, the sampling values corresponding to the amplitude reference values of c000 and c111 are generated by generating the phase error signal. Not used for
[0106]
Which amplitude reference value each sampling value corresponds to can be known from the state transition of the Viterbi decoding block 35 shown in FIG. Therefore, in order to determine which variable on the right-hand side of Equation 6 the sampling value should be substituted or not, it is necessary to wait for the clock delay required for the Viterbi decoding process. Based on the relationship between the (n-1) -th stage and the n-th stage of the SMU block 43, the relationship as to which term on the right side of Equation 6 the original sampling value should be substituted is as shown in Table 2 below.
[0107]
[Table 2]

[0108]
Normally, the SMU block 43 is composed of about 24 stages of shift registers, and there is a delay until it is determined by the addition of the delay in the BMU block 41 and the ACS block 42. However, this is an extremely long delay as the phase error signal fed back to the PLL block 40 of the reproduced RF signal. Therefore, the SMU block 43 extracts the state transition signal in the middle stage of the register and updates the right side of Expression 6 according to the table of Table 2.
[0109]
In the middle stage of the SMU block 43, the four state memory values may not match, that is, may not be merged, in which case the determined term may be incorrect. However, in practice, even if the path memory length is about six, the state memories are almost merged. Further, since the PLL loop band is as low as several hundred kHz or less, a slight error in the phase error signal does not adversely affect the PLL.
[0110]
The mode in which the phase error signal Ph is extracted by utilizing the transition of the SMU block 43 included in the Viterbi decoding block 35 is hereinafter referred to as a PLL Viterbi mode.
[0111]
Further, the phase error signal can be obtained before and after the timing of inversion of the MSB of the sampling value z [k]. A mode in which the phase error signal is extracted at this timing is hereinafter referred to as a PLL MSB mode. When the ADC block 34 is a two-complement display of zero center, the transition of the MSB from “1” to “0” is the rise of the reproduction RF signal, and the transition of the MSB from “0” to “1”. , Falling. Therefore, the elements of the phase error signal in the case of the MSB mode can be obtained from the relationship in Table 3 below.
[0112]
[Table 3]

[0113]
Here, a region where the PLL is pulled in on the optical disc 200 uses a repetitive pattern determined in advance in a format.
[0114]
Here, the format of the optical disc 200 is, for example, as shown in FIG. 11, synchronized with a VFO area where a predetermined pattern is repeated continuously, a Sync area for synchronization, and a Date area on which data is recorded. And a Resync area.
[0115]
The PEG block 38 calculates the phase error signal by applying the repetition pattern to the term on the right side of Equation 6 regardless of the value of the sampling value z [k]. Accordingly, the PLL block 40 can appropriately lock the PLL.
[0116]
For example, when the 2T repetition pattern is used in the acquisition area, which is the area where the pull-in operation is performed, the PEG block 38 determines that the sampling value z [k] is ph001 → ph011 → ph110 → ph100 → ph001 →. Considering this, it is applied to Equation 6.
[0117]
The PEG block 38 generalizes the above, and when the acquisition area is an nT repetition pattern, k = nT-th sampling value z [k] is set to ph001, k = nT + 1-th sampling value is set to ph011, k = (N + 1) T-th sampling value is ph110, and k = {(n + 1) T + 1} -th sampling value is ph100.
[0118]
A mode for obtaining a phase error signal by such a method is hereinafter referred to as a PLL nT pattern mode.
[0119]
The present invention can also be applied to generation of an offset error signal as well as generation of a phase error signal.
[0120]
In the case of RLL (1, 7) modulation, the offset level of the reproduction RF signal can be represented as an average value of sampling values corresponding to four amplitude reference values c001, c011, c110, and c100.
[0121]
That is, the OEG block 36 calculates the sampling error z [k] corresponding to these four amplitude reference values as oe001, oe011, oe110, and oe100, and makes the offset error signal Oe correspond to Expression 6 below. It is calculated as shown in Equation 8.
[0122]
[Equation 11]

[0123]
The updating of each term on the right side of Expression 8 can be obtained in the Viterbi mode or the MSB mode, similarly to the case of the PEG block 38 in the case of the phase error signal. Further, in an area that is an nT repeating pattern, an nT pattern mode can be defined. The timing for updating the offset error signal in the nT pattern mode, the Viterbi mode, and the MSB mode is the same as that for the phase error signal.
[0124]
Next, the ODC 14 is a block that controls the entire system. The ODC 14 is a small computer system interface (SCSI) controller 51, an ENDEC (encoder / decoder) 52 that is a formatter block, an ECC 53 that adds an error correction code, and a gate signal. And a gate signal generation block 54 for generating.
[0125]
The SCSI controller 51 is an interface block for performing communication between the host device and the optical disk device, and writes data to the optical disk 200 (hereinafter, referred to as write) and / or reads data from the optical disk 200 (hereinafter, referred to as write). , A lead). Other control of the optical disk device can be performed from the host device side.
[0126]
The ENDEC 52 is a block that modulates and demodulates an input signal, modulates write data input from a host device, and demodulates read data output from the signal reproduction block 13.
[0127]
The ECC 53 adds an error correction code to the read data output from the Viterbi decoding block 35.
[0128]
The gate signal generation block 54 generates a gate signal and outputs it to the laser drive block 12 and the signal reproduction block 13.
[0129]
The operation of the ODC block 14 configured as described above at the time of writing and at the time of reading will be described below.
[0130]
When a write command is issued from the host device, the write data input from the host device is RLL (1, 7) modulated by the ENDEC 52. Here, an error correction code is added to the write data by the ECC 53, and a pattern such as VFO (Variable Frequency Oscillator) or SYNC (Synchronization) is inserted as shown in FIG.
[0131]
The VFO is an area for pulling in the PLL at the time of reading. In the case of the optical disc 200 used in this example, a repetitive pattern of a 2T mark and a 2T space is recorded.
[0132]
The SYNC is an area immediately after the VFO and is an area serving as a reference for knowing a position where data is recorded at the time of reading, and a specific pattern determined by a format is recorded.
[0133]
In this example, as described above, the present invention is not limited to the VFO of the repetitive pattern of the 2T mark and the 2T space. For example, the specific pattern such as the 3T mark, 3T space, 2T mark, 2T space, 5T mark, and 5T space is used. May be used as the optical disc 200 having a high recording density, which is a continuous repetition pattern. In this case, it goes without saying that the apparatus configuration is such that the sampling value is applied to the specific pattern.
[0134]
A specific pattern called Resync is inserted at regular intervals between write data.
[0135]
Resync is an area for knowing the data position again when the data position is shifted or lost due to bit shift or the like at the time of reading. If Resync can be read, even if a read burst error occurs due to a bit shift or the like, Resync can be correctly read again.
[0136]
The write data adjusted in this manner is sequentially output in synchronization with the write clock when the gate signal generated by the gate signal generation block 54 is asserted.
[0137]
Here, the write clock is set to the channel clock frequency of the sector of the optical disc 200 to be recorded. The gate signal is asserted when the ID is read to recognize that the sector is a predetermined sector to be recorded. The ID read processing method is the same as the data read method described later.
[0138]
The write data output in synchronization with the write clock is input to the WS block 21 of the laser driver 12. Here, the write data is processed into a laser emission pattern at the time of recording. In the optical disk device, the write data output from the WS block 21 is inverted when the write data from the ODC block 14 is “1”, since the write data output from the WS block 21 is recorded on the optical disk 200 by pulse width modulation, so-called PWM (Pulse Width Modulation). The light is emitted in a light emission pattern called a pulse train in order to adjust the mark shape of the data actually formed on the optical disc 200.
[0139]
This is because, as shown in FIG. 12, in the case of the nT mark, the light is first emitted for 1.5 T, then emitted for 0.5 T, and then emitted for 0.5 T each time the mark length continues to the nT mark. Light emission is repeated.
[0140]
The write data is converted into a pulse shape according to the light emission pattern of the laser light source in the WS block 21 and input to the APC block 22. The APC block 22 is a block for controlling a current value sent to the laser so that the laser power value becomes a preset laser power value. In the APC block 22, the laser drive current output to the laser light source is switched according to the light emission pattern output from the WS block 21.
[0141]
The laser light source emits light in accordance with the amount of the laser drive current sent from the APC block 22, is focused on the optical disk 200 via the optical system in OP11, and records data on the optical disk 200.
[0142]
When the gate signal is not asserted, the APC block 22 emits light at the output for reading, so-called read power. At this time, return light reflected from the optical disk 200 after being irradiated is received by the PD and converted into an RF signal.
[0143]
The data recorded on the optical disc 200 is a difference in the amount of light received by the PD due to the difference in the reflectance between the recorded portion and the non-recorded portion, resulting in a voltage difference of the RF signal. In the ID portion, the presence or absence of the embossed pit similarly causes the strength of the RF signal voltage.
[0144]
The signal flow when the gate signal is asserted will be described. When the RF signal from the PD is input to the signal reproduction block 13, the signal is amplified by the AMP block 31, and the waveform is controlled by the EQ 33.
[0145]
The RF signal whose waveform is controlled by the EQ 33 is converted into a digital signal by the ADC block 34. The clock used for driving the digital blocks after the ADC block 34 is a read clock synchronized with the RF signal as described above. The digitized RF signal is input to the Viterbi decoding block 35, where the data is decoded. Since the internal configuration and operation of the Viterbi decoding block 35 have been described above, description thereof will be omitted. The read clock used in the ADC block 34 and the Viterbi decoding block 35 is a clock synchronized with the reproduced RF signal.
[0146]
Here, the read clock is generated in the PLL block 40 based on the phase error signal. The phase error signal used for controlling the PLL is generated in the PEG block 38. In the PEG block 38, the above-described equation 6 is calculated to obtain a phase error signal. The phase error signal is converted into an analog signal by the DAC block 39, and then input to the PLL block 40 to form a PLL loop. For switching the mode of the phase error signal in the PEG block 38, the gate signal generated by the gate signal generation block 54 in the ODC block 14 is used.
[0147]
Further, the offset level of the RF signal fluctuates. To eliminate this, offset feedback is configured. This is a feedback loop configured by subtracting the offset error signal generated according to Equation 8 from the reproduced RF signal after DA conversion in the OEG block 36. The mode switching in the OEG block 36 uses the gate signal generated by the gate signal generation block 54 in the ODC 14 as in the case of the PEG block 38.
[0148]
The read data sent from the signal generation block 13 to the ODC block 14 is subjected to (1, 7) demodulation after removing Sync and Resync added at the time of recording by the ENDEC 52, and is further subjected to error correction by the ECC 53. The read data after error correction is sent to the host through the SCSI interface 51.
[0149]
As described above, the ODC block 14 modulates the write data output from the host device at the time of the write operation and outputs the modulated data to the laser drive block 12 and demodulates the read data output from the signal reproduction block 13 at the time of the read operation. And ECC processing and output to the host device.
[0150]
As described above, the optical disk device including the signal processing block 13 to which the present invention is applied generates a phase error signal in the nT pattern mode during the pull-in operation of the PLL, and generates a read clock using the phase error signal. , The certainty of the pull-in of the PLL is increased.
[0151]
In addition, the optical disc apparatus including the signal processing block 13 to which the present invention is applied generates the offset error signal in the nT pattern mode during the operation of pulling in the offset feedback, thereby increasing the certainty of pulling in the offset feedback.
[0152]
In the conventional method, since the sampling value is substituted into the calculation formula of the phase error signal shown in Expression XXXX based on the signal from the disk, the phase error signal extends over a long section due to the defect of the optical disk 200. Often took incorrect values.
[0153]
In the case of the present invention, since a value is not substituted into the right side of Expression XXX based on the RF signal read from the optical disc 200, when the phase error signal takes an incorrect value, It is almost limited to the area where the recorded signal has incorrect values. This is the same for the stability of the offset feedback.
[0154]
Further, the optical disk device including the signal processing block 13 to which the present invention is applied, when the data is read from the optical disk 200 because the pull-in of the PLL and the offset feedback is stabilized as described above, The error rate can be reduced.
[0155]
【The invention's effect】
According to the present invention, during the pull-in operation of the PLL, a phase error signal is generated in the nT pattern mode, and a read clock is generated using the phase error signal, so that the pull-in time of the PLL is shortened and the reliability of the pull-in is improved. Increase.
[0156]
Also, at the time of the offset feedback pull-in operation, by generating the offset error signal in the nT pattern mode, the pull-in time of the offset feedback is shortened and the reliability of the pull-in is increased.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of an optical disk device including a signal reproducing block to which the present invention is applied.
FIG. 2 is a diagram illustrating a configuration of a Viterbi decoding block in a signal reproduction block.
FIG. 3 is a diagram for explaining an SMU block configuration in a Viterbi decoding block.
FIG. 4 is a diagram illustrating a configuration of a sub block of an SMU block.
FIG. 5 is another diagram showing a configuration of a sub block of the SMU block.
FIG. 6 is a diagram for explaining a state transition of PR (1, 2, 1) +6 value 4-state Viterbi decoding.
FIG. 7 is a diagram for explaining an RF signal and a transition state.
FIG. 8 is a diagram showing a relationship between a sampling value and a read clock, and a diagram for explaining a case where the phase of the read clock is in an ideal state;
FIG. 9 is a diagram showing a relationship between a sampling value and a read clock, and a diagram for explaining a case where the phase of the read clock is advanced.
FIG. 10 is a diagram showing a relationship between a sampling value and a read clock, and a diagram for explaining a case where the phase of the read clock is delayed.
FIG. 11 is a diagram for explaining a correspondence between a data format and a PLL mode.
FIG. 12 is a diagram for explaining a pattern of a light emission pulse in the case of an nT mark.
[Explanation of symbols]
11 OP, 12 laser drive block, 13 signal reproduction block, 14 ODC block, 21 WS block, 22 APC block, 31 AMP block, 32 DC offset block, 33 EQ, 34 ADC block, 35 Viterbi decoding block, 36 OEG block, 37 DAC block, 38 PEG block, 39 DAC block, 40 PLL block, 41 BMC block, 42 ACS block, 43 SMU block, 44 merge block, 45 RAA block, 46 shift register, 51 SCSI controller, 52 ENDEC, 53 ECC, 54 Gate signal generation block

Claims (12)

Reproducing an information signal recorded on a recording medium, generating a clock signal by locking a PLL based on the reproduced RF signal, performing a reproducing operation based on the clock signal, and decoding using a Viterbi decoding method In a signal reproducing device adapted to
An A / D converter for A / D converting the RF signal at a timing based on the clock signal to generate a sampling value;
A Viterbi decoding unit that performs Viterbi decoding from the sampling value output from the A / D conversion unit,
When the reproduced data pattern at the time of PLL pull-in consists of a predetermined repetition pattern, the phase value is updated by applying the sampling value output from the Viterbi decoder to the repetition pattern regardless of the state of the RF signal. A phase error signal generation unit that generates an error signal,
A signal reproducing device comprising: a PLL unit that generates a clock signal based on the phase error signal generated by the phase error signal generation unit and locks a PLL. 2. The signal reproducing apparatus according to claim 1, wherein the repeated pattern is a continuous pattern in which nT marks and nT spaces are sequentially repeated, where n is an integer. 2. The signal reproducing apparatus according to claim 1, wherein the repetition pattern is a continuous pattern in which a 3T mark, a 3T space, a 2T mark, a 2T space, a 5T mark, and a 5T space are sequentially repeated. A signal reproducing apparatus using a Viterbi decoding method, which reproduces an information signal recorded on a recording medium and performs offset adjustment of the RF signal by feeding back an offset error signal based on the reproduced RF signal,
An A / D converter for A / D converting the RF signal at a timing based on a clock signal to generate a sampling value;
A Viterbi decoding unit that performs Viterbi decoding from the sampling value generated by the A / D conversion unit,
When the reproduced data pattern at the time of performing the feedback of the offset includes a predetermined repetition pattern, the sampling value output from the Viterbi decoding unit is updated by applying the sampling value to the repetition pattern regardless of the state of the RF signal. An offset error signal generation unit that generates an offset error signal;
A signal reproducing apparatus, comprising: an offset adjustment unit that performs offset adjustment of an RF signal based on the offset error signal generated by the offset error signal generation unit. 4. The signal reproducing apparatus according to claim 3, wherein the repetition pattern is a continuous pattern in which nT marks and nT spaces are sequentially repeated, where n is an integer. 4. The signal reproducing apparatus according to claim 3, wherein the repeating pattern is a continuous pattern in which a 3T mark, a 3T space, a 2T mark, a 2T space, a 5T mark, and a 5T space are sequentially repeated. Reproducing an information signal recorded on a recording medium, generating a clock signal by locking a PLL based on the reproduced RF signal, performing a reproducing operation based on the clock signal, and decoding using a Viterbi decoding method The signal reproduction method
A first step of A / D converting the RF signal at a timing based on the clock signal to generate a sampling value;
A second step of performing Viterbi decoding from the sampled values;
In the case where the reproduced data pattern at the time of the PLL pull-in consists of a predetermined repetition pattern, a phase error signal is generated by updating the sampling value by applying the repetition pattern to the repetition pattern regardless of the state of the RF signal. 3 steps,
Generating a clock signal based on the phase error signal and locking a PLL. 8. The signal reproducing method according to claim 7, wherein the repeated pattern is a continuous pattern in which nT marks and nT spaces are sequentially repeated, where n is an integer. 8. The signal reproducing method according to claim 7, wherein the repeating pattern is a continuous pattern in which a 3T mark, a 3T space, a 2T mark, a 2T space, a 5T mark, and a 5T space are sequentially repeated. Reproducing an information signal recorded on a recording medium, performing an offset adjustment of the RF signal by feeding back an offset error signal based on the reproduced RF signal, a signal reproducing method using a Viterbi decoding method,
A first step of A / D converting the RF signal at a timing based on a clock signal to generate a sampling value;
A second step of performing Viterbi decoding from the sampled values;
In the case where the reproduced data pattern at the time of performing the feedback of the offset includes a predetermined repetition pattern, the offset value is generated by applying the sampling value to the repetition pattern regardless of the state of the RF signal and updating the sampling value. 3 steps,
A fourth step of performing an offset adjustment of the RF signal based on the offset error signal. 11. The signal reproducing method according to claim 10, wherein the repeated pattern is a continuous pattern in which nT marks and nT spaces are sequentially repeated, where n is an integer. 11. The signal reproducing method according to claim 10, wherein the repeated pattern is a continuous pattern in which a 3T mark, a 3T space, a 2T mark, a 2T space, a 5T mark, and a 5T space are sequentially repeated.

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