JP2003536239A - Reduced diffusion of mobile species from the metal oxide ceramics - Google Patents

Reduced diffusion of mobile species from the metal oxide ceramics

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Abstract

(57)【要約】 金属酸化物セラミックから基板中への過剰の移動性種の拡散を阻止するために障壁層が備えられている。 (57) Abstract: has barrier layer is provided to prevent diffusion of the excess mobile species from the metal oxide ceramic into the substrate. 障壁層は金属酸化物セラミックの下に備えられ、金属酸化物セラミックを下の基板から分離する。 Barrier layer provided below the ceramic metal oxide, separating the metal oxide ceramics from the underlying substrate.

Description

【発明の詳細な説明】 【0001】 本発明は、1998年12月18日に提出された“移動性種の拡散による金属酸化物セラミックの減少した分解”なる名称のアメリカ国部分継続特許出願(代理人名簿番号97P7947US01)である。 [Detailed Description of the Invention [0001] The present invention is, 1998 December 18, submitted America Country continuation-in-part patent of "reduced decomposition of the metal oxide ceramic due to the diffusion of mobile species", entitled to the application ( it is an attorney roster number 97P7947US01). 本出願は、1997年12月1 This application is, December 1997 1
8日に提出された仮出願USSN60/068040号の優先権を主張する。 Claims priority to provisional application No. USSN60 / 068040 which has been submitted to the 8 days. 【0002】 発明の分野本発明は、一般に集積回路(IC)に使用される金属酸化物セラミックフィルムに関する。 [0002] The present invention relates to a metal oxide ceramic films typically used in an integrated circuit (IC). より詳細には、本発明は基板中への移動性種の拡散の減少に関する。 More particularly, the present invention relates to reduction of the diffusion of mobile species into the substrate. 【0003】 発明の背景金属酸化物セラミック材料は、そのICにおける使用が研究されている。 [0003] Metal oxide ceramic material of the invention, its use in IC has been studied. たとえば、強誘電性であるかまたは強誘電性に変換される金属酸化物セラミックは、 For example, metal oxide ceramic which is converted or is a ferroelectric ferroelectric is
その高い残留分極(2Pr)および確実な長期貯蔵特性のため有用である。 Useful because of their high remanent polarization (2Pr) and secure long-term storage properties. 超伝導体のような非強誘電性金属酸化物セラミックも研究されている。 Non-ferroelectric metal oxides, such as superconductors ceramics have also been studied. 【0004】 ゾル−ゲル、化学蒸着(CVD)、スパッタリングまたはパルスレーザー蒸着(PLD)のような種々の技術が、基板上に強誘電性フィルムを蒸着するために開発されている。 [0004] sol - gel, a variety of techniques such as chemical vapor deposition (CVD), sputtering or pulsed laser deposition (PLD) have been developed for depositing a ferroelectric film on a substrate. このような技術は、たとえばバド(Budd)等、Brit. Such techniques, for example Bud (Budd), etc., Brit.
Ceram. Ceram. Soc. Soc. Proc. Proc. 、36巻、107ページ(1985年);ブリーレイ(Brierley)等、Ferroelectrics、91巻、18 , Volume 36, page 107 (1985); Burirei (Brierley), etc., Ferroelectrics, 91, pp. 18
1ページ(1989年)、高山等、J. 1 page (1989), Hitoshi Takayama, J. Appl. Appl. Phys. Phys. 、65巻、166 , Vol. 65, 166
6ページ(1989年);森本等、J. 6 (1989); Hitoshi Morimoto, J. Jap. Jap. Appl. Appl. Phys. Phys. 、318 , 318
巻、9296ページ(1992年);および“強誘電性メモリー装置中に組込むためのビスマスセラミック薄膜を製造するためのBージケトネートビスマス前駆物質を使用する低温CVD法”なる名称の同時係属出願アメリカ国特許USSN Wound, 9296 pages (1992); and co-pending application "strength B over diketonate bismuth precursor low temperature CVD method using a for producing bismuth ceramic film for incorporation in a dielectric memory device", entitled America Country patent USSN
08/975087号、“非晶質的に蒸着された金属酸化物セラミックフィルム”なる名称のUSSN09/107861号に記載され、そのすべてはすべての目的のため引用により本明細書中に組込まれる。 No. 08/975087, as described in JP USSN 09 / one hundred and seven thousand eight hundred and sixty-one for "amorphous to deposited metal oxide ceramic films" as the name, all of which are incorporated herein by reference for all purposes. 【0005】 金属酸化物セラミックは屡々、生じる材料を所望の電気的特性を有して製造するため比較的高い温度における後蒸着熱処理で処理される。 [0005] Metal oxide ceramics are frequently processed in a post deposition heat treatment at relatively high temperatures for producing a resulting material having desired electrical characteristics. たとえば、タンタル酸ストロンチウムビスマス(SBT)のような若干のBiベースの酸化物セラミックは、“フェロアニール(ferroanneal)”により熱的に処理される。 For example, some Bi-based oxide ceramic, such as strontium bismuth tantalate (SBT) is thermally treated by "ferro annealing (ferroanneal)". フェロアニールは、蒸着したままのフィルムを強誘電性相に変換する。 Ferro annealing converts the film remains deposited on the ferroelectric phase. 蒸着したままのフィルムが強誘電性相に変換後、良好な残留分極を達成するために、 Converted into film ferroelectric phase remains deposited, in order to achieve a good residual polarization,
フェロアニールはフィルムの粒度(たとえば約180nmよりも大きく)の成長を継続する。 Ferro annealing continues to grow particle size (e.g. greater than about 180 nm) of the film. 他のタイプの金属酸化物セラミックは、強誘電体として蒸着させることができる。 Other types of metal oxide ceramics can be deposited as a ferroelectric. たとえば、チタン酸鉛ジルコニウム(PZT)は、屡々500℃ For example, lead zirconium titanate (PZT) is often 500 ° C.
以上のような比較的高い温度で蒸着させて、強誘電性ペロブスカイト相を有する蒸着したままのフィルムを形成する。 It is evaporated at relatively high temperatures, such as above to form a film as-deposited having ferroelectricity perovskite phase. PZTは強誘電性として蒸着されるが、その電気的特性を改善するために、後蒸着熱処置が屡々なお必要である。 Although PZT is deposited as a ferroelectric, in order to improve its electrical characteristics, post-deposition heat treatment is often noted needs. 【0006】 代表的に、金属酸化物セラミックは移動性種を有する。 [0006] Typically, the metal oxide ceramics have a mobile species. 後蒸着熱処理の高い温度は、金属酸化物セラミック層からの移動性種の拡散を惹起する。 High temperature of the rear deposition heat treatment elicits the diffusion of mobile species from the metal oxide ceramic layer. 金属酸化物セラミック層から拡散する移動性種の量は、“過剰の移動性種(exess mo The amount of migratory species diffusing from the metal oxide ceramic layer, "excess mobile species (exess mo
bile specie)”と呼ばれる。移動性種は、原子、分子または化合物の形であってもよい。過剰の移動性種の拡散は、収率に対して不利な影響を与えることができる。過剰の移動性種は、後蒸着熱処理の間、基板のようなICの他の領域中に容易に移行しうる。これは、拡散領域のような他の装置領域の短絡および/または電気的性質の変更を生じ得る。上記議論により説明したように、金属酸化物セラミック層からの過剰の移動性種の拡散により惹起される不利な効果を相殺することが望ましい。 【0007】 発明の摘要本発明は、金属酸化物セラミックフィルムおよびそれのICにおける適用に関する。より詳細には、本発明は金属酸化物セラミックから基板中への過剰の移動性種の拡散を減少する。 【0008】 本発明によ Called bile specie) ". Mobility species, atoms, molecules or. An excess of mobile species spread be in the form of a compound can adversely impact on yield. Excess mobile species during the post deposition heat treatment may be readily transferred into other areas of the IC, such as a substrate. This change of other short and / or electrical properties of the device regions, such as diffusion regions as explained by that can occur. the above discussion, it is desirable to offset the adverse effects caused by the diffusion of excess mobile species from the metal oxide ceramic layer. [0007] Abstract the present invention relates to a on the application of metal oxide ceramic films and it of the IC. More particularly, the present invention reduces the excess mobility species diffusing from the ceramic metal oxide into the substrate. [0008] the present invention り障壁層が設けられる。障壁層は、過剰の移動性種の拡散を減少または最小にする拡散障壁として役立つ。1実施態様において、障壁層は金属酸化物セラミックおよび基板を分離する基板上に設けられる。 【0009】 1実施態様において、障壁は移動性種と反応する材料からなる。反応は移動性種を捕捉し、それが障壁層を通過するのを阻止する。他の実施態様において、障壁層は移動性種の通過を阻止するために、緻密な材料からなる。非晶質材料または非常に小さい粒度を有する材料からなる障壁層も有用である。このような材料は、移動性種の拡散通路を延長し、移動性種が通過拡散するのをより困難にする。 【0010】 他の実施態様において、障壁層は移動性種とのほとんどないかまたは全く興味のない相互作用を有する粒子 Ri barrier layer is provided. The barrier layer in .1 embodiment serve as a diffusion barrier to reduce or minimize the diffusion of excess mobility species, the barrier layer provided on the substrate for separating the metal oxide ceramics and the substrate is. [0009] in one embodiment, the barrier is made of a material which reacts with the mobile species. the reaction captures mobility species, in it to prevent from passing through the barrier layer. another embodiment, the barrier layer in order to prevent the passage of the mobile species, a barrier layer made of a material having a made. amorphous material or a very small particle size from dense materials are also useful. such materials, mobile species the diffusion path extending mobility species are more difficult to diffuse through. [0010] in another embodiment, the particles barrier layer having little or no interaction with no interest in the mobile species 表面を有する。また、移動性種との強い相互作用および移動性種の移行のための高い活性化エネルギーを有する粒子表面を有する障壁も有用である。 【0011】 なお他の実施態様において、金属酸化物セラミックの化学量論または組成は、 Having a surface. Also, a barrier having a particle surface with a high activation energy for the strong interaction and mobility species migration and mobility species are also useful. [0011] In yet another embodiment, the metal the stoichiometry or composition of the oxide ceramic,
材料の電気的性質に不利な影響を与えることなく、移動性種の拡散を減少するかまたは最小にするように選択される。 Without adversely affecting the electrical properties of the material are selected to or minimize reduce the spread of mobile species. 付加的に、金属酸化物セラミックの蒸着パラメーターは、金属酸化物セラミックからの過剰の移動性種の拡散を減少するように制御することができる。 Additionally, deposition parameters of the metal oxide ceramics can be controlled to reduce the excess mobility species diffusing from the ceramic metal oxide. 1実施態様において、酸化剤対酸化剤の前駆物質量の比は、移動性種の拡散を減少するために減少される。 In one embodiment, the ratio of the precursor of the oxidizing agent to the oxidizing agent is reduced in order to reduce the spread of mobile species. 【0012】 発明の詳細な説明本発明は、金属酸化物セラミックフィルムおよびそれのICにおける適用に関する。 [0012] DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the application of metal oxide ceramic films and it of the IC. より詳細には、本発明は金属酸化物セラミックからの過剰の移動性種の拡散から生じる不利な効果の減少に関する。 More particularly, the present invention relates to reduction of the adverse effects arising from excessive mobility species diffusing from the ceramic metal oxide. 【0013】 説明の目的のために、本発明を強誘電性メモリーセルおよび強誘電性トランジスタに関連して記載する。 [0013] For purposes of illustration, it is described in connection with the present invention to ferroelectric memory cells and ferroelectric transistor. しかし、本発明は一般に金属酸化物セラミックの形成のために適用できる。 However, the present invention is generally applicable for the formation of metal oxide ceramics. 金属酸化物セラミック層を有する強誘電性トランジスタのような他の適用も有用である。 Other applications such as ferroelectric transistor having a metal oxide ceramic layer are also useful. 強誘電性トランジスタは、たとえばミラー(Mi Ferroelectric transistor is, for example, mirror (Mi
ller)およびマックホルター(McWhorter)、“強誘電性非揮発性メモリフィールド効果トランジスタの物理学”、J. ller) and Mac Holter (McWhorter), "ferroelectric nonvolatile physics of the memory field effect transistor", J. Appl. Appl. Physics Physics
、73巻(12号)、5999〜6010ページ(1992年);および“非晶質的に蒸着された金属酸化物セラミックフィルム”なる名称の同時係属出願アメリカ国特許USSN09/107861号に記載され、これらはすべての目的のために引用により本明細書中に組込まれる。 , Vol. 73 (No. 12), 5999-6010 page (1992); and is described in co-pending application US States Patent USSN 09/107 861 for "amorphous to deposited metal oxide ceramic films" name made, which are incorporated herein by reference for all purposes. 【0014】 図1に関し、強誘電性メモリーセル100の略図が示されている。 [0014] Referring to Figure 1, there is shown a schematic diagram of a ferroelectric memory cell 100. 図示されているように、メモリーセルはトランジスタ110および強誘電性キャパシタ15 As shown, the memory cell transistors 110 and ferroelectric capacitor 15
0からなる。 0 consists of. トランジスタの第一電極111は、ビットライン125に結合され、第二電極112はキャパシタに結合されている。 The first electrode 111 of the transistor is coupled to a bit line 125, the second electrode 112 is coupled to the capacitor. トランジスタのゲート電極はワードライン126に結合されている。 The gate electrode of the transistor is coupled to a word line 126. 【0015】 強誘電性キャパシタは、強誘電性層155により分離された第一および第二プレート153および157からなる。 The ferroelectric capacitor consists of a first and a second plate 153 and 157 separated by a ferroelectric layer 155. 第一プレート153はトランジスタの第二電極に結合されている。 The first plate 153 is coupled to the second electrode of the transistor. 第二プレートは、代表的にメモリアレー中の共通プレートとして使用される。 Second plate is typically used as a common plate in the memory array. 【0016】 複数のメモリーセルはワードラインおよびビットラインと相互連絡されていて、メモリーIC中にアレーを形成する。 [0016] The plurality of memory cells have been contacted each other and the word lines and bit lines, to form an array in memory IC. メモリーセルへのアクセスは、ワードラインおよびビットラインに適当な電圧を供給することにより達成され、データをキャパシタから書込みまたは読取るのを可能にする。 Access to the memory cell is accomplished by supplying appropriate voltages to word lines and bit lines, to allow the data from the capacitor for writing or reading. 【0017】 図2に関し、本発明の1実施態様による強誘電性メモリーセル100の断面が示されている。 [0017] Referring to Figure 2, the ferroelectric memory cell 100 in cross-section, according to an example embodiment of the present invention is shown. メモリーセルは、半導体ウエーハのような基板101上のトランジスタ110からなる。 Memory cell comprises a transistor 110 on a substrate 101 such as a semiconductor wafer. トランジスタはチャネル113により分離された拡散領域111および112を有し、チャネル上にゲート114が配置されている。 Transistor has a diffusion region 111 and 112 separated by a channel 113, gate 114 is disposed on the channel. ゲート酸化物(図示せず)は、ゲートをチャネルから分離する。 The gate oxide (not shown) separates the gate from the channel. 拡散領域は、p形またはn形であるドーパントを包含する。 Diffusion region includes a dopant is a p-type or n-type. 選択されるドーパントの形は、所望のトランジスタの形に依存する。 Form of dopant chosen depends on the shape of the desired transistor. たとえば砒素(As)またはリン(P)のようなn形ドーパントは、nチャネル装置に対し使用され、ホウ素(B)のようなp形ドーパントはpチャネル装置に対し使用される。 For example n-type dopants such as arsenic (As) or phosphorus (P) is used for n-channel devices, p-type dopant such as boron (B) is used to p-channel devices. 拡散領域間の電流の流れの方向に依存して、一方は“ドレーン”と呼ばれ、他方は“ソース”と呼ばれる。 Depending on the direction of current flow between the diffusion regions, one is referred to as "drain" and the other is called the "source". 用語“ドレーン”および“ソース”は、ここでは拡散領域に関して交換可能に使用される。 The term "drain" and "source" are used herein interchangeably with respect to the diffusion region. 代表的に、電流はソースからドレーンに流れる。 Typically, the current flows to the drain from the source. ゲートはワードラインを表し、拡散領域の1つ111は接点プラグ(図示せず)によりビットラインに結合されている。 The gate represents a wordline, one 111 of the diffusion region is coupled to a bit line by the contact plug (not shown). 【0018】 キャパシタ150は、接点プラグ140により拡散領域112に結合されている。 The capacitor 150 is coupled to diffusion region 112 by contact plugs 140. キャパシタは、金属酸化物セラミック層155により分離された底部電極1 Capacitor bottom electrode 1 separated by metal oxide ceramic layer 155
53および頂部電極157からなる。 Consisting 53 and top electrode 157. 金属セラミック層は、1実施態様において、強誘電性相からなるかまたは強誘電性に変換できる。 Metal ceramic layer, in one embodiment, can be converted into either or ferroelectric consisting ferroelectric phase. 電極は導電性材料からなる。 Electrodes made of a conductive material. 【0019】 金属酸化物セラミック層の組成または化学量論は、それから拡散する過剰の移動性種の量の減少を惹起するように適応させることができる。 The composition or stoichiometry of the metal oxide ceramic layer is then a reduction in the excessive mobility species amounts of diffusion can be adapted so as to elicit. 過剰の移動性種の拡散を減少することにより、金属酸化物は良好な電気的性質を達成するための正確な組成を維持する。 By reducing the diffusion of the excess mobile species, the metal oxide is maintained at a precise composition for achieving good electrical properties. 【0020】 付加的に、金属酸化物セラミックの蒸着パラメーターは、金属酸化物セラミックから拡散する過剰の移動性種の量が減少するように制御することができる。 [0020] Additionally, deposition parameters of the metal oxide ceramics can be controlled to reduce the amount of excess movement species diffusing from the ceramic metal oxide. 1
実施態様において、酸化剤対酸化剤の前駆物質量の比は、過剰の移動性種の拡散を減少するために減少されている。 In embodiments, the ratio of the precursor of the oxidizing agent to the oxidizing agent is reduced in order to reduce the diffusion of the excess mobile species. 【0021】 メモリーセルの異なる部分を分離するために、インターレベルの誘電(int [0021] In order to separate the different parts of the memory cell, the inter-level dielectric (int
erlevel dielectric:ILD)層160が設けられている。 erlevel dielectric: ILD) layer 160 is provided.
ILD層は、たとえば二酸化ケイ素(SiO )または窒化ケイ素(Si )のようなケイ酸塩ガラスからなる。 ILD layer is made of, for example, silicate glass such as silicon dioxide (SiO 2) or silicon nitride (Si 3 N 4). ホウリンケイ酸塩ガラス(BPSG)またはホウケイ酸塩ガラス(BSG)のようなドーピングケイ酸塩ガラスも有用である。 Doping silicate glass such as borophosphosilicate glass (BPSG) or borosilicate glass (BSG) is also useful. 他のタイプの誘電材料を使用することもできる。 It is also possible to use other types of dielectric materials. 【0022】 本発明の1実施態様により、過剰の移動性種に対する拡散障壁として作用する障壁層が設けられている。 [0022] By one embodiment of the present invention, the barrier layer acts as a diffusion barrier to excessive mobility species are provided. 1実施態様において、障壁層は、過剰の移動性種の基板中への拡散を減少するかまたは最小にするために、金属酸化物セラミック層および基板の間に設けられている。 In one embodiment, the barrier layer is to the excess reduced or minimal diffusion of the mobile species in the substrate, is provided between the metal oxide ceramic layer and the substrate. 障壁層は、たとえばILD上でキャパシタのまわりに形成されていて、過剰の移動性種から基板を保護する。 Barrier layer, for example, is formed around the capacitor on the ILD, to protect the substrate from excessive mobility species. 【0023】 図3A〜Bは、本発明の1実施態様によるメモリーセルの形成方法を示す。 FIG. 3A~B illustrates a method of forming a memory cell according to one embodiment of the present invention. 図3Aに関し、部分的に形成した装置を有する基板201が示されている。 Referring to Figure 3A, a substrate 201 having a device partially formed is shown. 図示されているように、基板はトランジスタ210を包含する。 As shown, the substrate includes a transistor 210. 基板はたとえば、シリコンからなる半導体ウエーハである。 Substrate, for example, a semiconductor wafer made of silicon. ゲルマニウム(Ge)、ヒ化ガリウム(G Germanium (Ge), gallium arsenide (G
aAs)または他の半導体化合物のような他のタイプの基板を使用することもできる。 It is also possible to use other types of substrates, such as GaAs) or other semiconductor compounds. 代表的に、基板はBのようなp形ドーパントで軽度にドーピングされている。 Typically, the substrate is lightly doped with p-type dopant such as B. より重度にドーピングされた基板も有用である。 Even substrate doped more heavily useful. - /p 基板のような軽度にドーピングされたエピタキシアル(epi)層を有する重度にドーピングされた基板を使用することもできる。 p - / p + substrates doped heavily with epitaxial (epi) layer doped lightly such as a substrate may be used. 軽度にドーピングされた基板、重度にドーピングされた基板または軽度にドーピングされたepi層を有する重度にドーピングされた基板を包含するN形ドーピングされた基板も有用である。 Lightly doped substrate, also N-type doped substrate including substrate doped heavily with epi layer is doped substrate or lightly doped heavily useful. 【0024】 必要な場合、穿孔を防ぐために、ドーパントを包含するドーピングされたウエル270が設けられている。 [0024] If necessary, to prevent drilling, well 270 is provided which is doped encompasses dopant. ドーピングされたウエルは、トランジスタが形成される領域内の基板中にドーパントを選択的に注入することにより形成される。 Doped well is formed by selectively implanting dopants into the substrate in the region where the transistor is formed. 1
実施態様において、ドーピングされたウエルは、基板中にBのようなp形ドーパントを注入することにより形成される。 In embodiments, the doped well is formed by implanting p-type dopants such as B into the substrate. p形ドーピングされたウエル(p−ウエル)は、n−チャネル装置に対するドーピングされたウエルとして使用される。 p-type doped well (p- well) is used as well doped for n- channel device.
たとえばAsまたはP形ドーパントを包含するn形ドーピングされたウエル(n For example n-type doped well comprises As or P-type dopants (n
−ウエル)の使用は、p−チャネル装置に対しても有用である。 - the use of well) is also useful for p- channel device. 【0025】 拡散領域211および212は、第二電気形を有するドーパントを基板の所望の部分中へ選択的に注入することにより形成される。 The diffusion regions 211 and 212 are formed by selectively implanting dopants having a second electrical type into a desired portion of the substrate. 1実施態様において、n形ドーパントがn−チャネル装置に対して使用されるp形ウエル中に注入され、p In one embodiment, it is injected into the p-type wells n-type dopant is used for the n- channel devices, p
形ドーパントはp−チャネル装置に対して使用される。 Form dopants are used for the p- channel device. 注入は、トランジスタのゲートしきい値電圧(V )を調節するために拡散領域の間のチャネル領域21 Injection, the channel region between the diffusion regions in order to adjust the gate threshold voltage of the transistor (V T) 21
3中へドーパントを注入するように実施することもできる。 Dopant can also be carried out to inject into 3. ゲート形成後の拡散領域の形成も有用である。 Formation of the diffusion region after gate formation is also useful. 【0026】 基板上に種々の層が蒸着され、ゲート214を形成するためにパターン化されている。 The various layers are deposited on the substrate, and is patterned to form a gate 214. ゲートはたとえば、ゲート酸化物および多結晶質シリコン(ポリと略記)層を包含する。 The gate includes for example, the gate oxide and polycrystalline silicon (poly for short) layer. ポリ(poly)層は、たとえばドーピングされている。 Poly (poly) layer, for example, is doped. 若干の場合、ドーピングされたポリ層上に金属ケイ化物層が形成されていて、面積抵抗を減少するためにポリシリコンケイ化物(ポリサイドと略記)層を作る。 In some cases, the doped poly layer to have a metal silicide layer is formed, making polysilicon silicide (polycide abbreviated) layer to reduce sheet resistance. ケイ化モリブデン(MoSi )、ケイ化タンタル(TaSi )、ケイ化タングステン(WSi )、ケイ化チタン(TiSi )またはケイ化コバルト(CoS Molybdenum silicide (MoSi x), tantalum silicide (TaSi x), tungsten silicide (WSi x), titanium silicide (TiSi x) or cobalt silicide (CoS
)を包含する種々の金属ケイ化物が有用である。 Various metal silicide including i x) are useful. アルミニウムまたはタングステンおよびモリブデンのような耐火金属は、単独かまたはケイ化物またはポリと組合せて使用することができる。 Refractory metals such as aluminum or tungsten and molybdenum may be used alone or in combination with silicides or poly. 【0027】 拡散領域211をビットライン225に結合する接点プラグ220および拡散領域212に結合した接点プラグ240は、トランジスタの完成後に、たとえば単一または二重のダマスセン(Damascene)技術のような種々の公知技術を使用して形成することができる。 The contact plug 240 coupled to the contact plug 220 and the diffusion region 212 to couple diffusion regions 211 to the bit line 225, after the completion of the transistor, for example a single or double Damasusen (Damascene) Various, such as in the technique it can be formed using known techniques. 反応性イオンエッチング(RIE)技術も有用である。 Reactive ion etching (RIE) techniques are also useful. ダマスセン技術とエッチング技術の組合せを使用することもできる。 It is also possible to use a combination of Damasusen and etching techniques. 接点プラグは、ドーピングポリまたはタングステン(W)のような導電性材料からなる。 Contact plug is made of a conductive material such as doped poly or tungsten (W). 他の導電性材料も有用である。 Other conductive materials are also useful. ビットラインはたとえば、アルミニウム(Al)または他の形の導電性材料からなる。 Bit lines, for example, made of aluminum (Al) or other forms of electrically conductive material. ILD層260は、メモリーセルの異なる部分を分離する。 ILD layer 260 separates different parts of the memory cell. 【0028】 図3Bに関し、強誘導性キャパシタを形成するためにこの方法を継続する。 [0028] Referring to Figure 3B, to continue this process in order to form a strong inductive capacitor.
ILD層上に、導電性電極障壁層251が蒸着されている。 On the ILD layer, a conductive electrode barrier layer 251 is deposited. 電極障壁は、プラグ中への酸素の通過を阻止する。 Electrode barrier prevents the passage of oxygen into the plug. 電極障壁は、接点プラグ240およびその後に形成される底部電極間の原子の移行を阻止または減少することができる。 Electrode barrier can prevent or reduce the migration of atoms between a bottom electrode formed on the contact plug 240 and then. 電極障壁層は、たとえば窒化チタン(TiN)からなる。 Electrode barrier layer is made of, for example, titanium nitride (TiN). IrSi 、CeO Ti IrSi x O y, CeO 2 Ti
Si またはTaSiN のような他の材料も有用である。 Other materials, such as Si 2 or TaSiN x also useful. 【0029】 電極障壁層上に導電性層253が蒸着されている。 The conductive layer 253 on the electrode barrier layer is deposited. 導電性層253は、底部電極として使用される。 Conductive layer 253 is used as the bottom electrode. 好ましくは、底部電極は引き続き蒸着される金属酸化物セラミックフィルムとは反応しない導電性材料からなる。 Preferably, the bottom electrode is made of a conductive material that does not react with metal oxide ceramic film is subsequently deposited. 1実施態様において、底部電極は、Pt、Pd、Au、IrまたはRhのような貴金属からなる。 In one embodiment, the bottom electrode, Pt, Pd, Au, made of a noble metal such as Ir or Rh. 導電性金属酸化物、導電性金属窒化物または超伝導性酸化物のような他の材料も有用である。 Conductive metal oxides, other materials such as a conductive metal nitride or superconducting oxides are also useful. 好ましくは、導電性金属酸化物、導電性金属窒化物または超伝導性酸化物は、強誘電性層とは反応しない。 Preferably, the conductive metal oxides, conductive metal nitride or superconducting oxide does not react with the ferroelectric layer. 導電性酸化物は、たとえばIrO 、RhO 、RuO 、OsO 、ReO またはWO (ここでxは約0よりも大きく、 Conductive oxide, for example IrO x, RhO x, RuO x, OsO x, ReO x, or WO x (wherein x is from about 0 greater than,
約2よりも小さい)を包含する。 It encompasses about less than 2). 導電性金属窒化物は、たとえばTiN 、Zr Conductive metal nitride, for example TiN x, Zr
(ここでxは約0よりも大きく、約1.1よりも小さい)、WN またはT N x (where x is greater than about 0, less than about 1.1), WN x or T
aN (ここでxは約0よりも大きく、約1.7よりも小さい)を包含する。 aN x (where x is greater than about 0, less than approximately 1.7) including. 超伝導性酸化物は、たとえばYBa Cu 、Bi Sr Ca Cu またはBi Sr Ca Cu を包含する。 Superconducting oxide, for example YBa 2 Cu 2 O 7 - including x, Bi 2 Sr 2 Ca 2 Cu 3 O x or Bi 2 Sr 2 Ca 1 Cu 2 O y. 【0030】 電極障壁層および導電性層は、接点植込ボルト240に結合される底部電極スタック280を形成するためにパターン化されている。 The electrode barrier layer and the conductive layer is patterned to form the bottom electrode stack 280 that is coupled to the contact stud 240. 底部電極スタック上に金属酸化物セラミック層が形成されている。 Metal oxide ceramic layer is formed on the bottom electrode stack. 1実施態様において、金属酸化物セラミックは強誘電性相からなるかまたは強誘電性に変換できる。 In one embodiment, the metal oxide ceramics can be converted into either or ferroelectric consisting ferroelectric phase. 【0031】 金属酸化物セラミック層を形成するために、ゾル−ゲル、化学蒸着(CVD) [0031] To form a metal oxide ceramic layer, the sol - gel, chemical vapor deposition (CVD)
、スパッタリング、パルスレーザー蒸着(PLD)および蒸発のような種々の技術が使用される。 , Sputtering, various techniques such as pulsed laser deposition (PLD) and evaporation are used. 好ましくは、金属酸化物セラミック層はCVDにより形成される。 Preferably, the metal oxide ceramic layer is formed by CVD. 好ましくは、金属酸化物セラミックは、低温CVD技術により蒸着される。 Preferably, the metal oxide ceramics is deposited by a low temperature CVD techniques.
低温技術は、“強誘電性メモリー装置中への集積のためのビスマスセラミック薄膜を製造するためのB−ジケトネートビスマス前駆物質を使用する低温CVD法”なる名称の同時係属出願アメリカ国特許USSN08/975087号に記載され、これはすべての目的のため引用により本明細書中に組込まれる。 Cold technology, co-pending application US patent of, entitled "strength low temperature CVD method using a B- diketonate bismuth precursor for the preparation of bismuth ceramic thin films for integrated into dielectric memory device in" USSN 08 / it is described in JP 975087, which is incorporated herein by reference for all purposes. より好ましくは、金属酸化物セラミック層は、CVDを使用し非晶質形で蒸着される。 More preferably, the metal oxide ceramic layer is deposited by amorphous form using CVD. C
VD非晶質に蒸着された金属酸化物層は、“非晶質的に蒸着された金属酸化物セラミックフィルム”なる名称の同時係属出願アメリカ国特許USSN09/10 Metal oxide layer deposited on VD amorphous, co-pending application US patent for "amorphous to deposited metal oxide ceramic films", entitled USSN 09/10
7861号(代理人名簿番号98P7422)に記載され、これはすべての目的のため引用により本明細書中に組込まれる。 It is described in JP 7861 (Attorney list number 98P7422), which is incorporated herein by reference for all purposes. 【0032】 1実施態様において、金属酸化物セラミックはBiベースの金属酸化物セラミックからなる。 [0032] In one embodiment, the metal oxide ceramics of Bi-based metal oxide ceramic. Biベースの金属酸化物層は、一般にY Bi (ここでYは2価のカチオンを表し、Xは5価のカチオンを表す)により表される。 Bi-based metal oxide layer is generally Y a Bi b X 2 O c ( where Y represents a divalent cation, X represents a pentavalent cation) represented by. 1
実施態様において、Yは、Sr、Ba、Pb、およびCaから選択された1種以上の元素に等しく、1実施態様においては、TaおよびNbから選択された1種以上の元素に等しい。 In embodiments, Y, Sr, Ba, Pb, and equal to 1 or more elements selected from Ca, in one embodiment, equal to 1 or more elements selected from Ta and Nb. 下付き文字“a”は、すべての2X原子に対するY原子の数に関し;下付き文字“b”は、すべての2X原子に対するBi原子の数に関し;および下付き文字“c”は、すべての2X原子に対する酸素原子の数に関する。 Letter "a" is a subscript, all for 2X atoms relates the number of Y atoms; subscript "b", all relates the number of Bi atoms to 2X atoms; and subscript "c", all 2X on the number of oxygen atoms to the atom. 【0033】 強誘電性Biベースの金属酸化物セラミックは好ましくは、正に帯電したBi [0033] Ferroelectric Bi-based metal oxide ceramic is preferably positively charged Bi
酸化物層[Bi 2n+により分離された負に帯電したペロブスカイト層[A 3m -を有する積層ペロブスカイト型構造を有し、上記式中、AはBi - 、L 3+ 2+ 、Ca 2+ 、Sr 2+ 、Ba 2+ 、Na Oxide layer [Bi 2 O 2] negatively charged perovskite layers separated by 2n + [A m - 1 B m O 3m - 1] 2 - has a laminated perovskite structure with, in the above formula, A is Bi 3 -, L 3+, L 2+, Ca 2+, Sr 2+, Ba 2+, Na
(L=Ce 4+ 、La 3+ 、Pr 3+ 、Ho 3+ 、Eu 2+ 、Ub 2+のようなランタノイド系からの金属)であり、BはFe 3+ 、Al 3+ 、Y 3+ 、L 、Ti 4+ 、Nb 5+ 、Ta 5+ 、W 6+ 、Mo 6+であり、かつmは1、2 + (L = Ce 4+, La 3+, Pr 3+, Ho 3+, Eu 2+, Ub 2+ metal from lanthanide like) and, B is Fe 3+, Al 3+, Y 3+ , L 3 +, Ti 4+ , Nb 5+, Ta 5+, W 6+, a Mo 6+, and m is 1, 2
、3、4、5である。 , It is a 3, 4, 5. 【0034】 1実施態様において、Biベースの酸化物セラミックはSrを包含する。 [0034] In one embodiment, Bi-based oxide ceramic includes the Sr. Sr Sr
およびTaを包含するBiベースの酸化物も有用である。 Bi-based oxide including and Ta are also useful. 好ましくは、 Bi酸化物は一般にSr Bi Ta によって表されるSBTからなる。 Preferably, Bi oxides generally comprise SBT represented by Sr a Bi b Ta 2 O c . SBT SBT
は、より詳細にはたとえばSrBi Ta によって表すことができる。 It is more particularly can be represented by SrBi 2 Ta 2 O 9, for example. 強誘電性SBTは、正に帯電したBi酸化物層により分離された、負に帯電したS Ferroelectric SBT was separated by positively charged Bi oxide layers, the negatively charged S
rおよびTa酸化物のペロブスカイト層を有する積層ペロブスカイト型構造を有する。 Having a layered perovskite structure having the perovskite layer of r and Ta oxides. SrおよびTa酸化物の化学量論はたとえば[SrTa 2n - Stoichiometry of Sr and Ta oxides are for example [SrTa 2 O 7] 2n - n
であり、Bi酸化物層の化学量論はたとえば[Bi 2n - であり、交番[SrTa 2n - 層および[Bi 2n - 層の構造を生じる。 , And the stoichiometry of the Bi oxide layer, for example [Bi 2 O 2] 2n - n, and alternating [SrTa 2 O 7] 2n - n layer and [Bi 2 O 2] 2n - the structure of the n-layer occur. 【0035】 SBTの誘導体も有用である。 [0035] derivatives of SBT are also useful. SBT誘導体は、Sr Bi Ta Nb (0<x<2)、Sr Bi Nb 、Sr Bi Ta 、S SBT derivatives, Sr a Bi b Ta 2 - x Nb x O c (0 <x <2), Sr a Bi b Nb 2 O c, Sr a Bi b Ta 2 O c, S
Ba Bi Ta Nb (0≦x≦a、0≦y≦2)、Sr Ca Bi Ta Nb (0≦x≦a、0≦y≦2),Sr Pb Bi Ta Nb (0≦x≦a、0≦y≦2)またはSr Ba Ca Pb Bi Ta Nb (0≦x+y+ r a - x Ba x Bi b Ta 2 - y Nb y O c (0 ≦ x ≦ a, 0 ≦ y ≦ 2), Sr a - x Ca x Bi b Ta 2 - y Nb y O 9 (0 ≦ x ≦ a, 0 ≦ y ≦ 2 ), Sr a - x Pb x Bi b Ta 2 - y Nb y O c (0 ≦ x ≦ a, 0 ≦ y ≦ 2) or Sr a - x - y - z Ba x Ca y Pb z Bi b Ta 2 - p Nb p O c (0 ≦ x + y +
z≦a、0≦p≦2)を包含する。 It encompasses z ≦ a, 0 ≦ p ≦ 2). ランタノイド系金属とのBiベースの酸化物またはSBT誘導体の置換またはドーピングも有用である。 Substitution or doping of Bi-based oxide or SBT derivative of the lanthanoid metal is also useful. 【0036】 他の実施態様において、Biベースの酸化物セラミックはBi Ti 12またはその誘導体からなる。 [0036] In another embodiment, Bi-based oxide ceramic comprises of Bi 4 Ti 3 O 12 or a derivative thereof. Bi Ti 12の誘導体は、たとえばPrBi Ti 12 、HoBi Ti 12 、LaBi Ti 12 、Bi Bi 4 Ti 3 derivatives of O 12, for example PrBi 3 Ti 3 O 12, HoBi 3 Ti 3 O 12, LaBi 3 Ti 3 O 12, Bi 3 T
iTaO 、Bi TiNbO 、SrBi Ti 15 、CaBi Ti 15 、BaBi Ti 15 、PbBi Ti 15 、Sr Ca Ba Pb Bi Ti 15 (0≦x≦1、0≦y≦1、0≦z≦ iTaO 9, Bi 3 TiNbO 9, SrBi 4 Ti 4 O 15, CaBi 4 Ti 4 O 15, BaBi 4 Ti 4 O 15, PbBi 4 Ti 4 O 15, Sr 1 - x - y - z Ca x Ba y Pb z Bi 4 Ti 4 O 15 (0 ≦ x ≦ 1,0 ≦ y ≦ 1,0 ≦ z ≦
1)、Sr Bi Ti 18 、Ca Bi Ti 18 、Ba Bi 1), Sr 2 Bi 4 Ti 5 O 18, Ca 2 Bi 4 Ti 5 O 18, Ba 2 Bi 4 T
18 、Pb Bi Ti 18 、Sr Ca Ba Pb Bi Ti FeO 18 (0≦x≦2、0≦y≦2、0≦z≦2)、SrBi Ti FeO 18 、CaBi Ti FeO 18 、BaBi Ti FeO i 5 O 18, Pb 2 Bi 4 Ti 5 O 18, Sr 2 - x - y - z Ca x Ba y Pb z Bi 5 Ti 4 FeO 18 (0 ≦ x ≦ 2,0 ≦ y ≦ 2,0 ≦ z ≦ 2), SrBi 5 Ti 4 FeO 18, CaBi 5 Ti 4 FeO 18, BaBi 5 Ti 4 FeO 1
、PbBi Ti FeO 18 、Sr Ca Ba Pb Bi Ti FeO 18 (0≦x≦1、0≦y≦1、0≦z≦1)、Bi Ti 8, PbBi 5 Ti 4 FeO 18 , Sr 1 - x - y - z Ca x Ba y Pb z Bi 5 Ti 4 FeO 18 (0 ≦ x ≦ 1,0 ≦ y ≦ 1,0 ≦ z ≦ 1), Bi 5 Ti 3 F
eO 15 、LaBi Ti FeO 15 、PrBi Ti FeO 15およびB eO 15, LaBi 4 Ti 3 FeO 15, PrBi 4 Ti 3 FeO 15 and B
Ti FeO 18 、Bi Ti Fe 27を包含する。 including i 6 Ti 3 FeO 18, Bi 9 Ti 3 Fe 5 O 27. 【0037】 1実施態様において、Biベースの金属酸化物セラミックは低温CVD技術により蒸着される。 [0037] In one embodiment, Bi-based metal oxide ceramic is deposited by low temperature CVD techniques. 好ましい実施態様において、Biベースの金属酸化物はCVD In a preferred embodiment, Bi-based metal oxide CVD
により非晶質的に蒸着される。 It is amorphous to deposited by. Biベースの金属酸化物が蒸着される温度は、たとえば約430℃以下、好ましくは約385〜430℃である。 Temperature Bi-based metal oxide is deposited, for example, about 430 ° C. or less, preferably about 385 to 430 ° C.. 【0038】 Biベースの酸化物セラミックを形成するために使用される前駆物質および反応性ガスは、1997年11月20日に提出された、“強誘電性メモリー装置中に集積するためのビスマスセラミック薄膜を製造するためのB−ジケトネートビスマス前駆物質を使用する低温CVD法”なる名称の、同時係属出願アメリカ国特許USSN08/9750876号;1997年10月30日に提出された“ The precursor and the reactive gas used to form the Bi-based oxide ceramic, filed on Nov. 20, 1997, "strength bismuth ceramics for integrating in a dielectric memory device for producing a thin-film B- low temperature CVD method using a diketonate Bi precursor "of, entitled, co-pending application US States Patent USSN 08 / 9,750,876; filed on October 30, 1997"
無水単環トリス(β−ジケトネート)ビスマス組成物およびその製造方法”なる名称の、USSN08/960915号;1998年6月30日に提出された、 Anhydrous monocyclic tris (beta-diketonate) bismuth composition and the manufacturing method thereof ", entitled, No. USSN 08 / nine hundred sixty thousand nine hundred fifteen; filed June 30, 1998,
“非晶質的に蒸着された金属酸化物セラミックフィルム”なる名称の、USSN For "amorphous to deposited metal oxide ceramic films", entitled, USSN
09/107861号に記載され、そのすべてはすべての目的のため引用により本明細書中に組込まれる。 It is described in JP 09/107861, all of which are incorporated herein by reference for all purposes. 【0039】 前駆物質は、個々に溶剤系に溶解し、送出補助系のそれぞれの貯槽中に貯蔵される。 The precursors are individually dissolved in a solvent system, it is stored in a respective reservoir of the delivery auxiliary system. 前駆物質は、蒸着の前に正確な割合に混合される。 Precursor is mixed to the correct proportions prior to deposition. 単一貯槽中で前駆物質を混合することも有用である。 It is also useful to mix the precursor in a single tank in. 前駆物質は、溶剤系に高度に可溶であるべきである。 Precursor material should be highly soluble in the solvent system. 溶剤系中の前駆物質の溶解度は、たとえば約0.1〜5モルである。 The solubility of the precursor in the solvent system, for example, about 0.1 to 5 moles. 約0. About 0.
1〜2モルまたは0.1〜1モルの溶解度も有用である。 1-2 mol or 0.1 mol of solubility are also useful. 【0040】 Biベースの金属酸化物の組成は、移動性種の拡散を減少するために適応させることができる。 The composition of the Bi-based metal oxide may be adapted to reduce the diffusion of mobile species. Biベースの金属酸化物セラミックの移動性種は、たとえばB Bi-based metal oxide ceramic mobility species, for example B
iまたはBi のようなBiからなる。 of Bi such as i or Bi 2 O 3. 実験から、Biベースの金属酸化物セラミック層の組成は、層から拡散する移動性種(Bi)の量に影響を与えることが判明した。 Experiments, the composition of the Bi-based metal oxide ceramic layer has been found to affect the amount of movement of species diffusing from the layer (Bi). とくに、2.4よりも大きい2Xに対するBi比(式Y Bi X 中のb)を有する組成を有するBiベースの金属酸化物セラミック層は顕著なBi損失または拡散を生じる。 In particular, Bi-based metal oxide ceramic layer having a composition having a Bi ratio (b in the formula Y a Bi b X 2 O c ) for greater 2X than 2.4 produces significant Bi loss or diffusion. 【0041】 1実施態様において、Biベースの金属酸化物セラミックは、過剰の移動性種の拡散を減少するために、bが約2.4に等しいかまたはこれより小さい組成を有する。 [0041] In one embodiment, Bi-based metal oxide ceramics, in order to reduce the diffusion of the excess mobile species, b have equal to or smaller than the composition at about 2.4. 好ましくは、金属酸化物セラミック層の組成は約1.95〜2.2、より好ましくは約2.0〜2.2のb値を有する。 Preferably, the composition of the metal oxide ceramic layer has about 1.95 to 2.2, more preferably about 2.0 to 2.2 and b values. 【0042】 Y分子の含量も、Biベースの金属酸化物セラミックからのBi損失に影響を与える。 The content of Y molecule also affects the Bi loss from Bi-based metal oxide ceramic. Y原子の量の減少(たとえばY不足組成)はBi原子に対し占有する付加的部位を与え、これにより金属酸化物セラミック層から拡散しうるBiの量が減少すると思われる。 Reduction in the amount of Y atom (e.g. Y shortage composition) gives additional sites occupied to Bi atoms, seems Thus the amount of Bi which can diffuse from the metal oxide ceramic layer is decreased. これは、生じる層が良好な電気的性質を生じる構造を有するので有利である。 This is advantageous because it has a structure resulting layers results in a good electrical properties. 1実施態様において、金属酸化物セラミック層の組成は、 In one embodiment, the composition of the metal oxide ceramic layer,
約0.8〜1.0のaY対2Xの比(式Y Bi 中のa)を有する。 A ratio of about 0.8 to 1.0 of aY pair 2X (a in the formula Y a Bi b X 2 O c ).
約0.9〜1.0に等しい値は、過剰の移動性種の拡散を減少するのに有用であり、Biベースの金属酸化物セラミック層の電気的性質を低下しないことが判明している。 Equal to about 0.9 to 1.0 are useful in reducing the spread of excess mobility species, it has been found not to degrade the electrical properties of Bi-based metal oxide ceramic layer . 【0043】 好ましい実施態様において、Biベースの金属酸化物セラミックはSBTからなる。 [0043] In a preferred embodiment, Bi-based metal oxide ceramic consists of SBT. SBTは、約2.4より小さいb値を有する。 SBT has about 2.4 less than b value. 1実施態様において、SB In one embodiment, SB
Tの組成は約1.95〜2.2、好ましくは約2.0〜2.2のb値を有する。 T The composition of approximately 1.95 to 2.2, preferably from b value of about 2.0 to 2.2.
SBTのSr対2Ta(a)の比は、約0.8〜1.0である。 The ratio of SBT of Sr pair 2Ta (a) is about 0.8 to 1.0. 【0044】 金属酸化物セラミック層の形成後に、アニールが実施される。 [0044] After formation of the metal oxide ceramic layer, annealing is performed. アニールは、蒸着したままの金属酸化物セラミックを所望の電気的特性を有する層に変換する。 Annealing converts the metal oxide ceramic remains deposited in a layer having desired electrical characteristics.
1実施態様において、アニールは蒸着したままの金属酸化物を強誘電性層に変換する。 In one embodiment, the annealing converts the metal oxide that remains deposited on the ferroelectric layer. アニールは、強誘電性層の粒子を成長して高い残留分極(2Pr)のような良好な電気的性質を生じる。 Annealing to grow the particles of the ferroelectric layer results in good electrical properties, such as high residual polarization (2Pr). アニールは、代表的には酸素化雰囲気中約1〜6 Annealing is typically about in the oxygenated atmosphere 1-6
0分間約750〜800℃で実施される。 It is carried out at about 750 to 800 ° C. 0 min. より低い温度も有用である。 Lower temperatures are also useful. たとえば、アニールは約650〜750℃で実施することができる。 For example, the annealing can be carried out at about 650 to 750 ° C.. しかし、より低い温度は所望の電気的性質を達成するために、より長いアニール(たとえば約30〜 However, lower temperatures in order to achieve the desired electrical properties, longer annealing (e.g., about 30
120分)を必要とする。 120 minutes) require. アニールの時間は、所望の電気的性質に依存して変更しうる。 Annealing time may vary depending upon the desired electrical properties. 【0045】 頂部電極を形成するため、金属酸化物セラミック層上に導電性層257が蒸着される。 [0045] To form the top electrode, the conductive layer 257 is deposited on the metal oxide ceramic layer. 導電性層は、たとえばPt、Pd、Au、IrまたはRhのような貴金属からなる。 The conductive layer, for example Pt, Pd, Au, made of a noble metal such as Ir or Rh. 底部電極を形成するために使用されたような他の材料も有用である。 Other materials such as those used to form the bottom electrode is also useful. 金属酸化物セラミックおよび電極間の界面を限定するウエルを確保するため、 To ensure a well to limit the interface between the metal oxide ceramics and the electrode,
頂部電極の蒸着後にアニールを実施することも屡々有用である。 It is often useful to carry out the annealing after the deposition of the top electrode. 金属酸化物セラミックおよび電極間の界面を回復するためのアニールは代表的には、約5slm Annealing for recovering the interface between the metal oxide ceramics and the electrode is typically about 5slm
のO 流量を有する酸素雰囲気中で約1〜30分間約500〜800℃で実施することができる。 It can be carried out at about 500 to 800 ° C. in an oxygen atmosphere having a O 2 flow rate of about 1 to 30 minutes. 電極および金属酸化物セラミック間の十分に限定された界面を有する場合、これはたとえば漏れ電流を減少するので有利である。 If you are having a well defined interface between the electrodes and the metal oxide ceramic, which is advantageous because it reduces, for example leakage currents. 【0046】 金属酸化物セラミックの蒸着後、部分的または完全に強誘電性層を形成するためプレアニールを実施し、次に頂部電極の蒸着後に、金属酸化物セラミックを強誘電性層に完全に変換するため(既に完全に変換されていない場合)、粒子成長を促進しおよび十分に限定された金属酸化物セラミック/電極界面を確保するために他のアニールを実施することも有用でありうる。 [0046] After the metal oxide ceramic deposition, partially or implement fully strong pre-annealing to form a dielectric layer, then after deposition of the top electrode, completely converted into a ferroelectric layer of metal oxide ceramic to order (if not already converted completely), it can be also useful to perform other annealing in order to ensure the metal oxide ceramic / electrode interface, which is to promote grain growth and well defined. 【0047】 プレアニールは代表的には、約750℃以下の温度で実施される。 The pre-annealing is typically carried out at a temperature below about 750 ° C.. 1実施態様において、プレアニールは約700〜750℃で実施される。 In one embodiment, pre-annealing is carried out at about 700 to 750 ° C.. プレアニールの時間は、約5〜10分である。 Time of pre-annealing is about 5 to 10 minutes. 他の実施態様において、プレアニールは700℃以下で実施される。 In another embodiment, pre-annealing is performed at 700 ° C. or less. より低い温度では、金属酸化物セラミックを強誘電性相に部分的または完全に変換するためにより長いプレアニールが必要でありうる。 At lower temperatures, it may be necessary long pre-annealing by to partially or completely convert the metal oxide ceramics to the ferroelectric phase. 【0048】 頂部電極は代表的には、メモリアレー中の他のキャパシタを接続する共通電極として使用される。 The top electrode is typically used as a common electrode for connecting the other capacitor of the memory array. 頂部電極は下の他の層と共に、必要な場合、ビットラインおよびワードラインへの接触開口を設けるためにパターン化することができる。 Top electrode may be patterned to provide contact openings along with other layers below, if necessary, to the bit lines and word lines. 強誘電性メモリーICを完成するために付加的加工が実施される。 Additional processing is performed to complete the ferroelectric memory IC. このような付加的加工は当業者に周知である。 Such additional processing is well known to those skilled in the art. たとえば、付加的加工は支持回路網、最後の不動態化層、テストのための不動態化層中の接点開口の形成および鉛フレームへの接続および包装を含む。 For example, additional processing may include supporting circuitry, the last of the passivation layer, the formation of contact opening of the passivation layer and connected and packaging to lead frames for testing. 【0049】 図4A〜Cは、本発明の他の実施態様を示す。 [0049] FIG 4A~C shows another embodiment of the present invention. 図示されているように、基板2 As shown, the substrate 2
01は記述したと類似の部分的に形成された、類似の特徴を示す参照数字を有するメモリーセルを有する。 01 has a memory cell with a reference numeral indicating formed similar partial and described, similar features. 【0050】 ILD層260上に、障壁層275が蒸着されている。 [0050] On ILD layer 260, barrier layer 275 is deposited. 1実施態様において、 In one embodiment,
障壁層は、過剰の移動性種と反応する金属からなる。 Barrier layer is made of a metal which reacts with an excess of mobile species. Biベース金属酸化物セラミックの場合、障壁層はBi移動性種と反応する酸化物からなる。 For Bi-based metal oxide ceramic, the barrier layer is formed of an oxide that reacts with Bi mobile species. 1実施態様において、障壁層は早期遷移金属を含有する群から選択された酸化物からなる。 In one embodiment, the barrier layer is made of an oxide selected from the group containing early transition metals. このような酸化物は、たとえばSc 、Y 、TiO 、ZrO 、Hf Such oxides include, for example Sc 2 O 3, Y 2 O 3, TiO 2, ZrO 2, Hf
、V 、Nb 、Ta およびTiO を包含する。 Including O 2, V 2 O 5, Nb 2 O 5, Ta 2 O 5 and TiO 2. 好ましい実施態様において、障壁層はTiO およびTa からなる。 In a preferred embodiment, the barrier layer consists of TiO 2 and Ta 2 O 5. 他の実施態様において、障壁層は、Biを含有する過剰の移動性種との反応後にそれぞれの障壁層PrBi Ti 12 、HoBi Ti 12およびLaBi Ti 12を形成する、Pr 、Ho またはLa のようなランタノイド酸化物と組合された遷移金属酸化物からなる。 In another embodiment, the barrier layer forms a respective barrier layer PrBi 3 Ti 3 O 12, HoBi 3 Ti 3 O 12 and LaBi 3 Ti 3 O 12 after the reaction with an excess of mobile species containing Bi consists Pr 2 O 3, Ho 2 O 3 or lanthanoid oxide and combined transition metal oxides such as La 2 O 3. 【0051】 他の実施態様において、障壁層は一般式MTiO (ここでMはCa、SrおよびBaである)のチタン酸塩(Ti)からなる。 [0051] In another embodiment, the barrier layer is made of titanium salt of formula MTiO 3 (where M is Ca, Sr and Ba) (Ti). たとえばSrTiO 、Ba For example SrTiO 3, Ba
TiO 、(Ba、Sr)TiO のようなチタン酸塩が有用である。 TiO 3, (Ba, Sr) titanates such as TiO 3 is useful. アルカリ土類金属からなる酸化物の群から選択された酸化物も、障壁層を形成するために使用することができる。 Oxide selected from the group of oxides consisting of alkali earth metals may also be used to form the barrier layer. このような酸化物は、たとえばMgO、CaO、SrO Such oxides, for example MgO, CaO, SrO
およびBaOを包含する。 And encompasses the BaO. 【0052】 遷移金属を有する窒化物のような Biベースの移動性種と反応する他の材料を、障壁層を形成するために使用することもできる。 [0052] Other materials that react with Bi based mobility species such as nitrides having a transition metal can also be used to form the barrier layer. 遷移金属窒化物は、たとえばTiN 、ZrN およびHfN (0<x<1);TaN およびNbN (0<x<1.5);WN およびMoN (0<x<2)を包含する。 Transition metal nitride, for example TiN x, ZrN x, and HfN x (0 <x <1 ); TaN x and NbN x (0 <x <1.5 ); WN x and MoN x (0 <x <2 ) It encompasses. 窒化物は、非導電性障壁層を形成するために酸化される。 Nitride is oxidized to form a non-conductive barrier layer. 【0053】 他の実施態様において、障壁は金属酸化物セラミックから基板中への過剰の移動性種の移行を減少する緻密な材料からなる。 [0053] In another embodiment, the barrier is made of dense material to reduce the excess movement species migrating from the ceramic metal oxide into the substrate. Biベース金属酸化物セラミックの場合、Bi移動性種の拡散を減少するのに十分に緻密な材料は、Al For Bi-based metal oxide ceramic, a sufficiently dense material to reduce the diffusion of the Bi mobility species, Al 2 O 3,
Sc 、Y 、MgO、BeO、TiO およびTa のような酸化物を包含する。 Including Sc 2 O 3, Y 2 O 3, MgO, BeO, an oxide such as TiO 2 and Ta 2 O 5. 【0054】 障壁層は、スパッタリング、CVDまたは物理的蒸着(PVD)のような種々の蒸着技術により形成することができる。 [0054] The barrier layer can be formed by various deposition techniques such as sputtering, CVD or physical vapor deposition (PVD). 他の蒸着技術も有用でありうる。 Other deposition techniques also can be useful. 1実施態様において、障壁層はたとえば酸化物ターゲットまたは酸素の存在における金属ターゲットを用いるスパッタリングにより基板上に蒸着される。 In one embodiment, the barrier layer is deposited on the substrate by sputtering using a metal target in the presence of for example an oxide target or oxygen. 代表的には、障壁層がスパッタされる温度は約200〜400℃である。 Typically, the temperature at which the barrier layer is sputtered is about 200 to 400 ° C.. たとえば約20〜 For example, about 20 to
200℃、好ましくは約200℃のような低いスパッタリング温度は微細な粒子を生じ、該粒子は移動性種の拡散路を延長するので有利でありうる。 200 ° C., preferably less sputtering temperatures such as about 200 ° C. The resulting fine particles, the particles can be advantageous because it extends the mobility species diffusion path. 400℃以上のような高い温度も有用でありうる。 Higher temperatures such as 400 ° C. or higher may be useful. 【0055】 好ましい実施態様において、障壁層はスパッタリングまたはCVDにより金属の形で蒸着される。 [0055] In a preferred embodiment, the barrier layer is deposited in the form of a metal by sputtering or CVD. 蒸着後障壁層は、蒸着したままの層を酸化物障壁層に変換するため酸素中でアニールされる。 Post-deposition barrier layer is annealed in oxygen to convert the layer that remains deposited on the oxide barrier layer. アニールは酸化のため、蒸着したままの層の膨張を生じ、これによりその密度を増加する。 For annealing of the oxide results in expansion of the layers of the as-deposited, thereby increasing its density. 【0056】 若干の場合、膨張は極端な量の圧縮応力を形成しうる。 [0056] In some cases, the expansion may form an extreme amount of compressive stress. 圧縮応力の効果を相殺するために、障壁層は引張り応力下に蒸着させることができる。 To offset the effect of the compressive stress can be a barrier layer is deposited under tensile stress. 引張り応力は、 Tensile stress,
たとえば約200〜400℃の高めた温度で障壁層を蒸着させることにより誘発することができる。 For example it can be induced by depositing a barrier layer at elevated temperatures of from about 200 to 400 ° C.. 【0057】 選択的に、障壁層は酸化物および金属または亜酸化物の混合物を形成するために不十分な酸素含量を用いて蒸着させることができる。 [0057] Optionally, the barrier layer may be deposited using an insufficient oxygen content to form a mixture of oxides and metal or suboxide. 次いで、アニールが障壁層を酸化するため酸素中で実施される。 Then, annealing is performed in an oxygen for oxidation of the barrier layer. 蒸着したままのフィルムは亜酸化物(その最高酸化状態以下である酸化状態を有する金属)または酸化物および金属の混合物からなるので、体積膨張の大きさは小さく、これにより圧縮応力は減少する。 Since the film as-deposited consists suboxide (metal has an oxidation state less than or equal its highest oxidation state), or oxide and mixtures of a metal, the magnitude of the volume expansion is small, thereby compressive stress is reduced. 【0058】 1実施態様において、障壁層は亜酸化チタンからなる。 [0058] In one embodiment, the barrier layer is made of titanium suboxide. 亜酸化チタンの化学量論は、たとえばTiO であり、ここでxは0.5≦x≦1.5である。 The stoichiometry of titanium suboxide is, for example, a TiO x, where x is 0.5 ≦ x ≦ 1.5. アニールの間、亜酸化物はTiO に変換する。 During the annealing, nitrous oxide is converted to TiO 2. 反応は、下記のように記載することができる: TiO :TiO +yO →TiO y=(2−x)/2 Ta亜酸化物からなる障壁層も有用である。 The reaction can be described as follows: TiO 2: barrier layer made of TiO x + yO 2 → TiO 2 y = (2-x) / 2 Ta suboxide are also useful. Ta亜酸化物は、TaO として表すことができ、ここでxは約0.5≦x≦2である。 Ta suboxide can be represented as TaO x, where x is about 0.5 ≦ x ≦ 2. 【0059】 他の実施態様において、障壁層は第一障壁層および第二障壁層を有する障壁スタックからなる。 [0059] In another embodiment, the barrier layer consists of a barrier stack with a first barrier layer and second barrier layer. 第一障壁層は移動性種に対し小さい拡散定数を有する材料からなり、第二障壁層は移動性種に対し高い反応性を有する材料からなる。 The first barrier layer made of a material having a small diffusion constant to the mobile species, the second barrier layer made of a material having a high reactivity to the mobile species. 第二障壁層は、移動性種を誘引し、それと反応して安定な化合物を形成する傾向を有する。 The second barrier layer, attracts mobility species, have a tendency to form stable compounds therewith react to. 他方で、第一障壁層はその緻密度のため移動性種の通過を阻止する。 On the other hand, the first barrier layer prevents the passage of migratory species because of its denseness. 【0060】 1実施態様において、第二障壁層は第一障壁層上に形成されている。 [0060] In one embodiment, the second barrier layer is formed on the first barrier layer. 過剰の移動性種は第二障壁層と反応して、その中に捕捉される。 Excess mobility species may react with a second barrier layer, it is trapped therein. 下方の第一障壁層はその緻密度のため過剰の移動性種の通過を阻止する。 The first barrier layer below prevents the passage of excessive mobility species because of its denseness. 【0061】 図4Bに関し、障壁層およびILD層は、拡散領域212への開口を形成するためパターン化されている。 [0061] Referring to Figure 4B, a barrier layer and ILD layer is patterned to form an opening to the diffusion region 212. 導電性材料が蒸着されていて、開口を充填する。 Conductive material have been deposited to fill the opening. 過剰の導電性材料は、接点プラグを形成するため、たとえば化学機械的研磨(CM Excess conductive material to form the contact plugs, for example chemical mechanical polishing (CM
P)により除去することができる。 It can be removed by P). 【0062】 図4Cに関し、底部電極として役立つ導電性層253は基板上に蒸着されていて、障壁層および接点プラグ240を覆う。 [0062] Referring to Figure 4C, a conductive layer 253 which serves as the bottom electrode have been deposited on the substrate, the barrier layer and covering the contact plug 240. 導電性電極障壁層251は、プラグ240中への酸素の通過を阻止するため、導電性層を形成する前に基板上に形成することができる。 Conductive electrode barrier layer 251 to prevent the passage of oxygen into the plug 240 can be formed on the substrate prior to forming the conductive layer. 電極障壁層は、接点プラグおよび電極間の原子の移行を減少するために使用することもできる。 Electrode barrier layer may also be used to reduce the migration of atoms between the contacts plugs and electrodes. 電極障壁および導電性層は、底部電極スタック280を形成するためにパターン化されている。 Electrode barriers and the conductive layer is patterned to form the bottom electrode stack 280. 底部電極は、接点プラグ24 Bottom electrode contact plug 24
0により拡散領域212に結合されている。 It is coupled to diffusion region 212 by 0. 【0063】 金属酸化物セラミック層255は、底部電極およびILD層の上に形成されている。 [0063] Metal oxide ceramic layer 255 is formed over the bottom electrode and ILD layer. 金属酸化物セラミックは、1実施態様において、強誘電性相からなるかまたは強誘電性に変換できる。 Metal oxide ceramic, in one embodiment, can be converted into either or ferroelectric consisting ferroelectric phase. すでに記載されているように、金属酸化物セラミックの組成は、過剰の移動性種の拡散を減少するために適応させることができる。 As previously described, the composition of the metal oxide ceramics, can be adapted to reduce the diffusion of the excess mobile species. 【0064】 金属酸化物セラミックを良好な電気的性質を有する所望の相に変換するために、アニールが実施される。 [0064] To convert the metal oxide ceramics to the desired phase with good electrical properties, annealing is performed. 頂部電極を形成するため、金属酸化物セラミック上に導電性層257が蒸着されている。 To form the top electrode, the conductive layer 257 is deposited on a ceramic metal oxide. 頂部電極257の形成後のアニールの実施も有用でありうる。 Implementation of annealing after the formation of the top electrode 257 also may be useful. 選択的に、金属酸化物セラミックの蒸着後、強誘電性相を形成するためにプレアニールが実施され、次いで頂部電極の形成後、所望の電気的性質を達成するためにアニールが実施される。 Alternatively, after deposition of the metal oxide ceramics is carried out is pre-annealing to form the ferroelectric phase, then after the formation of the top electrode, annealing is performed to achieve the desired electrical properties. 【0065】 頂部電極は代表的には、メモリアレー中の他のキャパシタを接続する共通電極として使用される。 [0065] A top electrode is typically used as a common electrode for connecting the other capacitor of the memory array. 頂部電極は、下の他の層と共に、必要な場合ビットラインおよびワードラインへの接点開口を設けるためにパターン化することができる。 Top electrode may be patterned to provide contact openings along with other layers beneath, to if necessary bit lines and word lines. 強誘電性メモリーICを完成するために、付加的加工が実施される。 To complete the ferroelectric memory IC, additional processing is performed. 【0066】 選択的に、図4Dに図示されているように、ILD層上に電極障壁層が蒸着され、プラグ240の頂部に電極障壁251を形成するためにパターン化されている。 [0066] Optionally, as illustrated in FIG. 4D, the electrode barrier layer is deposited on the ILD layer and is patterned to form the electrode barrier 251 to the top of the plug 240. 導電性材料が蒸着され、底部電極253を形成するためにパターン化されている。 Conductive material is deposited and is patterned to form the bottom electrode 253. 底部電極は電極障壁251および障壁層の部分を覆う。 The bottom electrode covers a portion of the electrode barrier 251 and barrier layer. 図4Cに記載されているようにこの方法を継続する。 As described in FIG. 4C to continue this process. 【0067】 図5A〜Cは、本発明の他の実施態様を示す。 [0067] FIG 5A~C shows another embodiment of the present invention. 図示されているように、基板2 As shown, the substrate 2
01はすでに記載されているように部分的に形成されたメモリーセルを有する。 01 already have a partially formed memory cell as described.
基板表面上に本発明による障壁層275が形成されている。 Barrier layer 275 is formed according to the present invention on the substrate surface. 障壁層は、接点プラグの表面を露出する開口241を形成するため慣例のマスキングおよびエッチング法を用いてパターン化されている。 Barrier layer is patterned using masking and etching techniques customary for forming an opening 241 for exposing the surface of the contact plug. 図示されているように、開口241はプラグ240の表面だけを露出する。 As shown, the opening 241 is exposed only the surface of the plug 240. 点線242により描写されているように、IL As depicted by dotted line 242, IL
Dの一部分を露出する開口241を設けることも有用である。 It is also useful to provide an opening 241 to expose a portion of D. たとえば、開口は次に形成される底部電極の大きさであってもよい。 For example, the opening may be a size of the bottom electrode to be formed next. 過剰の電極障壁材料を除去するため他の技術を使用することもできる。 Other techniques can also be used to remove excess electrode barrier material. 【0068】 図5Bに関し、基板上に電極障壁層が蒸着されていて、障壁275および電極を覆う。 [0068] Referring to Figure 5B, the electrode barrier layer on a substrate have been deposited, covering the barrier 275 and the electrode. 基板表面は、障壁層275の表面から過剰の電極障壁材料を除去するためにCMPにより平坦化することができる。 Substrate surface can be planarized by CMP to remove excess electrode barrier material from the surface of the barrier layer 275. CMPは、平坦な上面276を形成する。 CMP forms a flat top surface 276. 【0069】 図5Cに関し、基板表面上に導電性層253が蒸着され、底部電極を形成するためパターン化されている。 [0069] Referring to Figure 5C, the conductive layer 253 is deposited on the substrate surface, and is patterned to form a bottom electrode. 基板上に金属酸化物セラミック層255が蒸着されていて、電極および障壁層275を覆う。 Metal oxide ceramic layer 255 on a substrate have been deposited, covering the electrode and the barrier layer 275. 組成は、拡散する過剰の移動性種の量を減少するために適応させることができる。 The composition may be adapted to reduce the amount of excess movement species to diffuse. 【0070】 金属酸化物セラミックを良好な電気的性質を有する所望の相に変換するために、アニールが実施される。 [0070] To convert the metal oxide ceramics to the desired phase with good electrical properties, annealing is performed. 頂部電極を形成するために金属酸化物セラミック上に導電性層257が蒸着されている。 Conductive layer 257 in the metal oxide ceramic on to form the top electrode is deposited. 選択的に、強誘電性相を部分的または完全に形成するために金属酸化物セラミックの蒸着後にプレアニールが実施され、次いで必要であれば、金属酸化物セラミックを完全に強誘電性相に変換するため、所望の電気的性質を達成するために粒子成長を促進するためおよび十分に限定された金属酸化物セラミック/電極界面を確保するため、頂部電極の形成後にアニールが実施される。 Alternatively, the implemented pre-annealing after metal oxide ceramic deposition to form ferroelectric phase partially or completely, and then, if necessary, to convert the metal oxide ceramics to completely ferroelectric phase Therefore, in order to secure the metal oxide ceramic / electrode interface, which is and well defined in order to promote grain growth in order to achieve the desired electrical properties, annealing is performed after the formation of the top electrode. 強誘電性メモリーICを完成するため付加的加工が実施される。 Additional processing is performed to complete the ferroelectric memory IC. 【0071】 6A〜Bは、本発明の他の実施態様を示す。 [0071] 6A~B shows another embodiment of the present invention. 図6Aに関し、基板201はすでに記載されているように、部分的に形成されたメモリーセルを有する。 Referring to Figure 6A, the substrate 201 as previously described, with a partially formed memory cell. ILD2 ILD2
60上に、本発明による障壁層275が蒸着されている。 On 60, the barrier layer 275 is deposited according to the present invention. 【0072】 図6Bに関し、障壁相275上に付加的ILD層261が形成されている。 [0072] Referring to Figure 6B, additional ILD layer 261 is formed on the barrier phase 275. 付加的ILD層は、必ずしも必要ではないが、ILD層260と同じ材料から形成することができる。 Additional ILD layers may, but need not, be formed from the same material as the ILD layer 260. 次に、拡散領域212を露出するために、ILD層261およびその下の層をパターン化することにより接点プラグ240が形成される。 Next, in order to expose the diffusion region 212, the contact plug 240 is formed by patterning the ILD layer 261 and the underlying layer. 導電性材料が蒸着されていて、開口を充填する。 Conductive material have been deposited to fill the opening. 過剰の導電性材料は、たとえば接点プラグ240を形成するため、化学機械的研磨(CMP)により除去することができる。 Excess conductive material, for example to form a contact plug 240 can be removed by chemical mechanical polishing (CMP). 【0073】 基板上に電極障壁層251および導電性層253が蒸着され、底部電極スタック280を形成するためパターン化されている。 [0073] electrode barrier layer 251 and the conductive layer 253 is deposited on the substrate, and is patterned to form the bottom electrode stack 280. 底部電極スタックは、接点プラグ240により拡散領域212に結合されている。 Bottom electrode stack is coupled to a diffusion region 212 by contact plugs 240. 【0074】 ILD層260上に、導電性層253が形成されている。 [0074] On ILD layer 260, the conductive layer 253 is formed. 導電性層は、過剰の移動性種がそれを通して拡散するのを阻止する導電性材料からなる。 The conductive layer over the mobile species is made of a conductive material which prevents the diffusion therethrough. 導電性材料は、好ましくは次に形成される金属酸化物セラミック255とは反応しない。 The conductive material preferably does not react with the metal oxide ceramic 255 to be formed next. 導電性層は、たとえばスパッタリング、物理的蒸着またはCVDにより形成することができる。 The conductive layer can be formed for example by sputtering, physical vapor deposition or CVD. 導電性層に対する他の蒸着法も有用である。 Other deposition to the conductive layer are also useful. 【0075】 1実施態様において、導電性材料はアニールの間に酸化する。 [0075] In one embodiment, the conductive material is oxidized during the anneal. 形成した酸化物は、ベース電極材料から分離することができ、粒子境界間の隙間を充填し、これにより移動性種の拡散を阻止する。 Forming oxides may be separated from the base electrode material, filling the gaps between the grain boundaries, thereby preventing the diffusion of mobile species. また、酸化物をベース電極材料中に組込むことができ、過剰の移動性種を捕捉するために反応する、完全にまたは高度に混和性材料を形成する。 Further, it is possible to incorporate an oxide-based electrode material reacts to capture excess mobility species, to form a fully or highly miscible materials. 【0076】 1実施態様において、導電性層は貴金属のようなベース導電性材料からなる。 [0076] In one embodiment, the conductive layer is made of base conductive material, such as precious metals.
貴金属は、たとえばPt、Pd、Au、IrまたはRhを包含する。 Noble metal include, for example Pt, Pd, Au, Ir, or Rh. 貴金属は、 Precious metals,
移動性層の拡散を抑制する導電性層を形成するために熱処理(アニール)の間に酸化する金属と組合される。 Is a metal combined with oxidizing during thermal treatment (annealing) to form a suppressing conductive layer diffusion mobility layer. 1実施態様において、貴金属はTi、Ta、Nb、 In one embodiment, the noble metal Ti, Ta, Nb,
W、Mo、Mg、からなる群から選択された金属と組合される。 W, Mo, Mg, are metal and union selected from the group consisting of. 【0077】 基板上に金属酸化物セラミック層255が蒸着されていて、電極および障壁層275を覆う。 [0077] Metal oxide ceramic layer 255 on a substrate have been deposited, covering the electrode and the barrier layer 275. 金属酸化物セラミックの組成は、拡散する過剰の移動性種の量を減少するために適応される。 The composition of the metal oxide ceramic is adapted to reduce the amount of excess movement species to diffuse. 【0078】 金属酸化物セラミックを良好な電気的性質を有する所望の相に変換するためアニールが実施される。 [0078] Annealing is performed to convert the metal oxide ceramics to the desired phase with good electrical properties. 頂部電極を形成するため金属酸化物セラミック上に導電性層257が蒸着されている。 Conductive layer 257 in the metal oxide ceramic on to form a top electrode is deposited. 選択的に、金属酸化物セラミックの蒸着後、強誘電性相を部分的または完全に形成するためプレアニールが実施され、次いで頂部電極の形成後、必要ならば、金属酸化物セラミックを強誘電性相に完全に変換するため、所望の電気的性質を達成するために粒子成長を促進するため、および十分に限定された金属酸化物セラミック/電極界面を確保するためにアニールが実施される。 Alternatively, after deposition of the metal oxide ceramics, strong pre-annealing to partially or completely form the dielectric phase is performed, then after the formation of the top electrode, if necessary, a metal oxide ceramic ferroelectric phase to fully convert, annealing is performed in order to ensure the desired order to promote grain growth in order to achieve the electrical properties, and well defined metal oxide ceramic / electrode interface. 強誘電性メモリーICを完成するため、付加的加工が実施される。 To complete the ferroelectric memory IC, additional processing is performed. 【0079】 図7A〜Bは、本発明のなお他の実施態様を示す。 [0079] FIG 7A~B shows still other embodiments of the present invention. 図7Aに関し、基板201 Referring to Figure 7A, a substrate 201
はすでに記載されているように部分的に形成されたメモリーセルを有する。 It has a partially formed memory cell as described already. 図示されているように、プラグ240の表面はILD層260の表面下方の凹所に配置されている。 As shown, the surface of the plug 240 is disposed in a recess of the surface below the ILD layer 260. 基板上に電極障壁層が形成されていて、基板およびくぼみを充填する。 Electrode barrier layer on a substrate have been formed, filled substrate and depressions. 過剰の材料は、たとえばCMPにより除去され、プラグ上に電極障壁25 Excess material, for example, are removed by CMP, electrode barrier 25 on plug
1が残留する。 1 remains. 過剰の材料を除去するための他の技術も有用である。 Other techniques for removing excess material are also useful. 【0080】 図7Bに関し、基板上に本発明による障壁層275が蒸着されていて、ILD [0080] Referring to Figure 7B, with the barrier layer 275 is deposited according to the present invention on a substrate, ILD
および電極障壁を覆う。 And covering the electrode barrier. 障壁層はパターン化されていて、電極障壁を露出する。 Barrier layer have been patterned to expose the electrode barrier.
基板上に導電性層253が蒸着され、底部電極を形成するためパターン化されている。 Conductive layer 253 is deposited on the substrate, and is patterned to form a bottom electrode. 【0081】 基板上に金属酸化物セラミック層255が蒸着されていて、電極および障壁層275を覆う。 [0081] Metal oxide ceramic layer 255 on a substrate have been deposited, covering the electrode and the barrier layer 275. 金属酸化物セラミックの組成は、拡散する過剰の移動性種の量を減少するために適応させることができる。 The composition of the metal oxide ceramics, can be adapted to reduce the amount of excess movement species to diffuse. 金属酸化物セラミックを良好な電気的性質を有する所望の相に変換するためアニールが実施される。 Annealing is performed to convert the desired phase with good electrical properties of the metal oxide ceramics. 金属酸化物セラミック上に、頂部電極を形成するため導電性層257が蒸着されている。 The metal oxide ceramics on the conductive layer 257 for forming a top electrode is deposited. 次に、十分に限定された金属酸化物セラミック/電極界面を確保するためにアニールが実施される。 Then, annealing is performed to ensure are well defined metal oxide ceramic / electrode interface. 【0082】 選択的に、金属酸化物セラミックの蒸着後、強誘電性相を部分的または完全に形成するためにプレアニールが実施され、次いで頂部電極の形成後、必要ならば、金属酸化物セラミックを強誘電性相に完全に変換するため、所望の電気的性質を達成するために粒子成長を促進するため、および十分に限定された金属酸化物セラミック/電極界面を確保するためアニールが実施される。 [0082] Optionally, after the deposition of the metal oxide ceramics is carried out is pre-annealing to form the ferroelectric phase partially or completely, and then after formation of the top electrode, if necessary, a metal oxide ceramic to fully convert the ferroelectric phase, annealing is carried out to ensure to promote grain growth, and a well defined metal oxide ceramic / electrode interface to achieve the desired electrical properties . 強誘電性メモリーICを完成するため、付加的加工が実施される。 To complete the ferroelectric memory IC, additional processing is performed. 【0083】 本発明は種々の実施態様につき詳細に図示および記載されているが、当業者により、本発明の思想および範囲から逸脱することなく本発明に修正および変更を行うことができることが認識される。 [0083] The present invention has been shown and described in detail various embodiments by those skilled in the art, it is recognized to be able to make modifications and variations to the invention without departing from the spirit and scope of the present invention that. 従って、本発明の範囲は上記の記述に関してではなく、その十分な等価範囲と共に請求項に関して決定すべきである。 Accordingly, the scope of the present invention is not with respect to the above description, it should be determined with reference to claim together with its full equivalent range. 【図面の簡単な説明】 【図1】 本発明を説明するための実施態様の概略図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic view of an embodiment for explaining the present invention. 【図2】 本発明の1実施態様の断面図である。 2 is a cross-sectional view of one embodiment of the present invention. 【図3】 図3A〜Bは本発明の1つの実施態様による装置を形成する工程を示す図である。 [3] FIG 3A~B illustrates a step of forming a device according to one embodiment of the present invention. 【図4】 図4A〜4Dは本発明の選択的実施態様を形成する工程を示す図である。 [4] FIG 4A~4D is a diagram illustrating a process of forming a selective embodiment of the present invention. 【図5】 図5A〜5Cは本発明のもう1つの実施態様を形成する工程を示す図である。 [5] FIG 5A~5C illustrates a step of forming another embodiment of the present invention. 【図6】 図6A〜6Bは本発明の選択的実施態様を形成する工程を示す図である。 [6] FIG 6A~6B illustrates a step of forming a selective embodiment of the present invention. 【図7】 図7A〜7Bは本発明の選択的実施態様を形成する工程を示す図である。 [7] FIG 7A~7B illustrates a step of forming a selective embodiment of the present invention.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4K029 AA06 BA43 BA48 CA01 CA05 4M104 BB01 BB18 BB40 CC01 FF14 GG09 GG10 GG16 5F033 HH33 HH34 HH35 HH40 JJ04 JJ19 KK01 LL04 VV10 VV16 XX28 5F083 FR02 GA21 GA25 JA17 JA35 JA36 JA38 JA39 JA40 JA43 JA45 MA06 MA17 MA19 NA08 PR22 PR33 PR40 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4K029 AA06 BA43 BA48 CA01 CA05 4M104 BB01 BB18 BB40 CC01 FF14 GG09 GG10 GG16 5F033 HH33 HH34 HH35 HH40 JJ04 JJ19 KK01 LL04 VV10 VV16 XX28 5F083 FR02 GA21 GA25 JA17 JA35 JA36 JA38 JA39 JA40 JA43 JA45 MA06 MA17 MA19 NA08 PR22 PR33 PR40

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 基板上の誘電体層、 誘電体層の部分上に形成した導電性層、 誘電体層および底部電極上の金属酸化物セラミック層、 金属酸化物セラミックおよび基板を分離するための誘電体層上の障壁層からなり、障壁層が金属酸化物セラミックから基板中への過剰の移動性種の拡散を減少する半導体装置。 Claims 1. A dielectric layer on a substrate, a conductive layer formed on a portion of the dielectric layer, the dielectric layer and the bottom metal oxide ceramic layer on the electrode, the metal oxide ceramics and It consists barrier layer on the dielectric layer to separate the substrate, a semiconductor device which barrier layer decreases the excess mobility species diffusing from the ceramic metal oxide into the substrate. 【請求項2】 金属酸化物セラミックがBiベースの金属酸化物セラミックからなる、請求項1記載の半導体装置。 2. A metal oxide ceramics of Bi-based metal oxide ceramic semiconductor device according to claim 1, wherein. 【請求項3】 過剰の移動性種がBiからなる、請求項2記載の半導体装置。 3. Excess mobile species consists of Bi, the semiconductor device according to claim 2, wherein. 【請求項4】 障壁層がBiを含有する過剰の移動性種と反応する材料からなる、請求項3記載の半導体装置。 4. A barrier layer is made of a material that reacts with an excess of mobile species containing Bi, a semiconductor device according to claim 3, wherein. 【請求項5】 障壁層が早期遷移金属の酸化物からなる、請求項4記載の半導体装置。 5. A barrier layer made of an oxide of early transition metal, a semiconductor device according to claim 4, wherein. 【請求項6】 酸化物がSc 、Y 、TiO 、ZrO 、Hf 6. oxide Sc 2 O 3, Y 2 O 3, TiO 3, ZrO 2, Hf
    、V 、Nb 、Ta およびTiO からなる群から選択されている、請求項5記載の半導体装置。 O 2, V 2 O 5, Nb 2 O 5, Ta 2 O 5 and is selected from the group consisting of TiO 2, the semiconductor device according to claim 5, wherein. 【請求項7】 障壁層がTiO またはTa からなる、請求項4記載の半導体装置。 7. barrier layer is made of TiO 2 or Ta 2 O 5, the semiconductor device according to claim 4, wherein. 【請求項8】 早期遷移金属酸化物がさらにランタノイド酸化物と組合されている、請求項7記載の半導体装置。 8. Early transition metal oxide is further combined with lanthanide oxide, semiconductor device according to claim 7 wherein. 【請求項9】 障壁層が、過剰の移動性種との反応後、それぞれPrBi Ti 12 、HoBi Ti 12 、およびLaBi Ti 12を形成する、Pr 、Ho およびLa からなる群から選択された酸化物からなる、請求項4記載の半導体装置。 9. barrier layer, after reaction with an excess of mobile species, respectively PrBi 3 Ti 3 O 12, HoBi 3 Ti 3 O 12, and forms a LaBi 3 Ti 3 O 12, Pr 2 O 3, Ho 2 O consisting of oxides selected from the group consisting of 3 and La 2 O 3, a semiconductor device according to claim 4, wherein. 【請求項10】 障壁層が、一般式MTiO [式中のMはCa、SrおよびBaからなる群から選択された少なくとも1種の元素を表す]によって表されるチタン酸塩(Ti)酸化物からなる、請求項4記載の半導体装置。 10. A barrier layer, the general formula MTiO 3 titanate [where M in the formula which represents at least one element selected from the group consisting of Ca, Sr and Ba] represented by (Ti) oxide It consists object, the semiconductor device according to claim 4, wherein. 【請求項11】 障壁層が、SrTiO 、BaTiO および(Ba、S 11. A barrier layer, SrTiO 3, BaTiO 3 and (Ba, S
    r)TiO からなる群から選択された酸化物からなる、請求項4記載の半導体装置。 r) an oxide selected from the group consisting of TiO 3, the semiconductor device according to claim 4, wherein. 【請求項12】 障壁層がアルカリ土類金属の酸化物からなる、請求項4記載の半導体装置。 12. barrier layer is made of oxide of an alkaline earth metal, a semiconductor device according to claim 4, wherein. 【請求項13】 障壁層が、MgO、CaO、SrOおよびBaOからなる群から選択された酸化物からなる、請求項4記載の半導体装置。 13. barrier layer, MgO, CaO, of an oxide selected from the group consisting of SrO and BaO, the semiconductor device according to claim 4, wherein. 【請求項14】 障壁層が遷移金属の窒化物からなる、請求項4記載の半導体装置。 14. barrier layer made of a nitride of a transition metal, a semiconductor device according to claim 4, wherein. 【請求項15】 窒化物が次のもの: TiN 、ZrN およびHfN (0<x<1)、 TaN およびNbN (0<x<1.5)および WN およびMoN (0<x<2) からなる群から選択されている、請求項14記載の半導体装置。 15. A thing nitride follows: TiN x, ZrN x, and HfN x (0 <x <1 ), TaN x and NbN x (0 <x <1.5 ) and WN x and MoN x (0 <is selected from the group consisting of x <2), the semiconductor device according to claim 14. 【請求項16】 障壁層が、金属酸化物セラミックから基板中への、Biからなる過剰の移動性種の移行を減少する緻密な材料からなる、請求項3記載の半導体装置。 16. barrier layer, a ceramic metal oxide into the substrate, made of dense material to reduce the excess mobility species migration consisting Bi, the semiconductor device according to claim 3, wherein. 【請求項17】 障壁層が、Al 、Sc 、Y 、MgO、 17. barrier layer, Al 2 O 3, Sc 2 O 3, Y 2 O 3, MgO,
    BeO、TiO およびTa からなる群から選択された酸化物からなる、 BeO, an oxide selected from the group consisting of TiO 2 and Ta 2 O 5,
    請求項16記載の半導体装置。 The semiconductor device of claim 16, wherein. 【請求項18】 障壁層が第一障壁層および第二障壁層を有する障壁スタックからなり、第一障壁層は過剰の移動性種に対し小さい拡散定数を有し、第二障壁層は移動性種との高い反応性を有する、請求項3記載の半導体装置。 18. barrier layer comprises a barrier stack with a first barrier layer and second barrier layer, the first barrier layer has a small diffusion constant to excessive mobility species, the second barrier layer mobility having high reactivity with species semiconductor device according to claim 3, wherein. 【請求項19】 第一障壁層は誘電体層上にあり、第二障壁層は第一障壁層上にある、請求項18記載の半導体装置。 19. The first barrier layer is on the dielectric layer, the second barrier layer located on the first barrier layer, a semiconductor device according to claim 18, wherein. 【請求項20】 第二障壁層は安定な材料を形成するために移動性種を引付け、第一障壁層はその緻密度のために過剰の移動性種の通過を阻止する、請求項19記載の半導体装置。 20. The second barrier layer prevents the passage of mobile species attracted, the first barrier layer is an excess of mobile species due to its denseness to form a stable material, according to claim 19 the semiconductor device according. 【請求項21】 表面上に誘電体層を有する部分的に形成された半導体装置を有する基板を設け、 誘電体層上に障壁層を蒸着させ、 誘電体層上に導電性層を析出させ、導電性層をパターン化し、底部電極を形成し 基板上に金属酸化物セラミック層を蒸着させ、金属酸化物セラミック層が障壁層および底部電極を覆い、および 基板をアニールし、良好な電気的性質を有する金属酸化物セラミックを形成し、その際アニールが金属酸化物セラミックからの過剰の移動性種の拡散を惹起し、 障壁層が基板中への過剰の移動性種の拡散を減少することからなる半導体装置の形成方法。 21. providing a substrate having a semiconductor device which is partially formed with a dielectric layer on the surface, by depositing a barrier layer on the dielectric layer, it is deposited a conductive layer on the dielectric layer, conductive layer is patterned, the bottom electrode by depositing a metal oxide ceramic layer on the formed substrate, a metal oxide ceramic layer is a barrier layer and cover the bottom electrode, and the substrate is annealed, good electrical properties forming a metal oxide ceramic having, consists in that during annealing to induce excessive diffusion of mobile species from the ceramic metal oxide, the barrier layer reduces the excess mobility species diffusion into the substrate method of forming a semiconductor device. 【請求項22】 金属酸化物セラミックがBiベースの金属酸化物セラミックからなる、請求項21記載の方法。 Ceramic 22. metal oxide of Bi-based metal oxide ceramic, the method of claim 21, wherein. 【請求項23】 過剰の移動性種がBiからなる、請求項22記載の方法。 23. Excess mobile species consists of Bi, The method of claim 22. 【請求項24】 障壁層がBiを含有する過剰の移動性種と反応する材料からなる、請求項23記載の方法。 24. barrier layer made of a material that reacts with an excess of mobile species containing Bi, The method of claim 23. 【請求項25】 障壁層が早期遷移金属の酸化物からなる、請求項24記載の方法。 25. barrier layer made of an oxide of early transition metals, The method of claim 24. 【請求項26】 酸化物が、Sc 、Y 、TiO 、ZrO 26. oxides, Sc 2 O 3, Y 2 O 3, TiO 3, ZrO 2,
    HfO 、V 、Nb 、Ta およびTIO からなる群から選択されている、請求項25記載の方法。 HfO 2, V 2 O 5, Nb 2 O 5, Ta 2 O 5 and TIO are selected from the group consisting of 2, 26. The method of claim 25. 【請求項27】 障壁層が一般式MTiO [式中のMはCa、SrおよびBaからなる群から選択された少なくとも1種の元素を表す]により表されるチタン酸塩(Ti)酸化物からなる、請求項24記載の方法。 27. barrier layer formula MTiO 3 [M is Ca, represents at least one element selected from the group consisting of Sr and Ba in the formula] titanate (Ti) oxide represented by consisting 25. the method of claim 24, wherein. 【請求項28】 障壁層がアルカリ土類金属の酸化物からなる、請求項24 28. barrier layer is made of oxide of an alkaline earth metal, according to claim 24
    記載の方法。 The method described. 【請求項29】 障壁層が遷移金属の窒化物からなる、請求項24記載の方法。 29. barrier layer made of a nitride of a transition metal 25. The method of claim 24, wherein. 【請求項30】 障壁層が、金属酸化物セラミックから基板中へのBiからなる過剰の移動性種の移行を減少する緻密な材料からなる、請求項23記載の方法。 30. barrier layer is made of a dense material to reduce the Bi excess mobility species migration consisting of a ceramic metal oxide into the substrate, The method of claim 23, wherein. 【請求項31】 障壁層が、Al 、Sc 、Y 、MgO、 31. barrier layer, Al 2 O 3, Sc 2 O 3, Y 2 O 3, MgO,
    BeO、TiO およびTa からなる群から選択された酸化物からなる、 BeO, an oxide selected from the group consisting of TiO 2 and Ta 2 O 5,
    請求項30記載の方法。 The method of claim 30, wherein. 【請求項32】 障壁層を蒸着させる工程が、障壁スタックを形成するため第一障壁層および第二障壁層を蒸着させることからなり、第一障壁層は過剰の移動性種に対し小さい拡散定数を有し、第二障壁層は移動性種との高い反応性を有する、請求項23記載の方法。 32. A process for depositing a barrier layer, consists in depositing the first barrier layer and second barrier layer to form a barrier stack, small diffusion constant to the first barrier layer is an excess of mobile species has, the second barrier layer having a high reactivity and mobility species, the method of claim 23. 【請求項33】 第一障壁層が誘電体層上にあり、第二障壁層が第一障壁層上にある、請求項32記載の方法。 33. The first barrier layer is on the dielectric layer, the second barrier layer located on the first barrier layer, The method of claim 32, wherein. 【請求項34】 第二障壁層が安定な材料を形成するために移動性種を引付け、第一障壁層がその緻密度により過剰の移動性種の通過を阻止する、請求項3 34. attracted mobility species for which the second barrier layer to form a stable material, the first barrier layer prevents the passage of excessive mobility species by its compactness, claim 3
    3記載の方法。 3 method as claimed. 【請求項35】 障壁層を金属の形で蒸着させ、酸化して障壁層を形成する、請求項25、26、27、28、29および31のいずれかに記載の方法。 35. The barrier layer is deposited in the form of a metal, to form the barrier layer is oxidized, the method according to any of claims 25,26,27,28,29 and 31. 【請求項36】 障壁層を不十分な酸素含量で蒸着させ、亜酸化物を形成し、酸化して障壁層を形成する、請求項25、26、27、28、29および31 36. The barrier layer was deposited with insufficient oxygen content, to form the nitrous oxide to form a barrier layer is oxidized, according to claim 25,26,27,28,29 and 31
    のいずれかに記載の方法。 The method according to any one of.
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