JP2003347904A - Electric circuit, latch circuit, electric circuit apparatus, display apparatus, and electronic equipment - Google Patents

Electric circuit, latch circuit, electric circuit apparatus, display apparatus, and electronic equipment

Info

Publication number
JP2003347904A
JP2003347904A JP2003067549A JP2003067549A JP2003347904A JP 2003347904 A JP2003347904 A JP 2003347904A JP 2003067549 A JP2003067549 A JP 2003067549A JP 2003067549 A JP2003067549 A JP 2003067549A JP 2003347904 A JP2003347904 A JP 2003347904A
Authority
JP
Japan
Prior art keywords
type transistor
type
connected
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003067549A
Other languages
Japanese (ja)
Other versions
JP2003347904A5 (en
Inventor
Mitsuaki Osame
光明 納
Original Assignee
Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2002-67762 priority Critical
Priority to JP2002067762 priority
Application filed by Semiconductor Energy Lab Co Ltd, 株式会社半導体エネルギー研究所 filed Critical Semiconductor Energy Lab Co Ltd
Priority to JP2003067549A priority patent/JP2003347904A/en
Publication of JP2003347904A publication Critical patent/JP2003347904A/en
Publication of JP2003347904A5 publication Critical patent/JP2003347904A5/ja
Application status is Withdrawn legal-status Critical

Links

Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit which is operable with low power consumption and at a high frequency and resistant to a variation in characteristic of thin film transistors (TFTs) by forming a data reading circuit operable with a low voltage signal. <P>SOLUTION: In order to perform operations securely, a high potential power supply is connected to a gate electrode of a P-type TFT to which data signals are inputted in such a manner that the TFT receiving data signals is turned off as much as possible during a non-operating period. Similarly, a low potential power supply is connected to a gate electrode of an N-type TFT. Switch TFTs are provided between the high potential power supply and the P-type TFT and between the low potential power supply and the N-type TFT so as to turn the TFT off as required. Similarly, switch TFTs are provided between a data signal input terminal and a P-type TFT and between a data signal input terminal and an N-type TFT such that a data signal can be inputted thereto as required. The switching is controlled by using a latch signal and an inverse latch signal. Therefore, a latch circuit without a level shifter can be produced which can operate with stability. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、デジタル映像信号を入力して映像の表示を行う表示装置に関する。 The present invention relates to relates to a display device for displaying an image by inputting a digital video signal. なお、 It should be noted that,
表示装置とは、画素に液晶素子を用いてなる液晶表示装置及び、エレクトロルミネッセンス(EL)素子を始めとした発光素子を用いてなる表示装置を含むものとする。 A display device, a liquid crystal display device and comprising a liquid crystal element in a pixel, is intended to include a display device using the light-emitting element including an electroluminescence (EL) element.

【0002】また本発明は、電気回路に関し、より詳しくはデータを保持するためのラッチ回路に関する。 [0002] The present invention relates to electrical circuits, and more particularly to a latch circuit for holding data.

【0003】 [0003]

【従来の技術】近年、ガラス基板などの絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下、TFTと表記)を用いた、LCD(液晶表示装置) In recent years, a display device formed of a semiconductor thin film on an insulator such as a glass substrate, particularly a thin film transistor (hereinafter, TFT hereinafter) was used, LCD (liquid crystal display)
をはじめとするアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。 Active matrix type display devices such as are used in many products, it is popular. アクティブマトリクス型表示装置は、マトリクス上に配置された数十万から数百万の画素を有し、各画素に配置されたTFTによって各画素の輝度を制御することで映像の表示を行っている。 Active matrix display device has millions of pixels tens Over 70 arranged in a matrix, and performs display of the image by controlling the brightness of each pixel by arranged TFT in each pixel .

【0004】さらに最近の技術として、ポリシリコンT [0004] As a more recent technology, the polysilicon T
FTを用い、画素、周辺回路を同一基板上に一体形成する技術が発展してきており、表示装置の小型化、低消費電力化に大いに貢献している。 Using FT, pixel, a peripheral circuit has been developed a technology for integrally formed on the same substrate, miniaturization of the display device, has contributed greatly to the power consumption. このような表示装置は、 Such a display device,
近年その応用分野の拡大が著しいモバイル情報端末の表示部などに不可欠なデバイスとなってきている。 Has become an indispensable device in such recent display unit of the mobile information terminal expansion is remarkable for its applications.

【0005】シフトレジスタからのパルスによって、順次映像データを取り込み、保持する回路の従来例(従来型データラッチ)を図2に示す。 [0005] by a pulse from the shift register sequentially takes the image data, the conventional example (conventional data latch) circuit for holding shown in Fig. この回路はP型TFT This circuit is a P-type TFT
1001及び1002、N型TFT1003及び100 1001 and 1002, N-type TFT1003 and 100
4の4つのTFTからなる第1のクロックドインバータ1000、インバータ1010及び第2のクロックドインバータ1020から構成される。 First clocked inverter 1000 consisting of 4 four TFT, an inverter 1010 and a second clocked inverter 1020. なお、図2において第2のクロックドインバータ1020は一般的に用いられる回路記号により示したが、その構成は図2に示す第1のクロックドインバータ1000と同じである。 The second clocked inverter 1020 in FIG. 2 is shown generally by circuit symbols used, the configuration is the same as that of the first clocked inverter 1000 shown in FIG. P型TFT1001のゲート電極にはラッチ信号(LAT) Latch signal to the gate electrode of the P-type TFT1001 (LAT)
が入力され、P型TFT1001のソース電極には高電位電源(VDD)が接続され、P型TFT1001のドレイン電極にはP型TFT1002のソース電極が接続されている。 There is inputted to the source electrode of the P-type TFT1001 is a high potential power source (VDD) is connected, to the drain electrode of the P-type TFT1001 are connected to the source electrode of the P-type TFT 1002. また、P型TFT1002のゲート電極にはデータ信号(DATA)が入力され、P型TFT10 Further, the data signal (DATA) is input to the gate electrode of the P-type TFT 1002, a P-type TFT10
02のドレイン電極には第1のクロックドインバータ1 The drain electrode 02 first clocked inverter 1
000の出力端子(OUTPUT)が接続されている。 000 the output terminal (OUTPUT) is connected.

【0006】一方、N型TFT1004のゲート電極には反転ラッチ信号(LATB)が入力され、N型TFT On the other hand, to the gate electrode of the N-type TFT1004 inverse latch signal (LATB) is input, the N-type TFT
1004のソース電極には低電位電源(VSS)が接続され、N型TFT1004のドレイン電極には他方にはN型TFT1003のソース電極及びドレイン電極のいずれか一方が接続されている。 The source electrode 1004 is connected to a low potential power supply (VSS), one of the source electrode and the drain electrode of the N-type TFT1003 the other is a drain electrode of the N-type TFT1004 is connected. また、N型TFT100 In addition, N-type TFT100
3のゲート電極にはデータ信号(DATA)が入力され、N型TFT1003のドレイン電極には第1のクロックドインバータ1000の出力端子(OUTPUT) The gate electrode of the 3 data signal (DATA) is input to the drain electrode of the N-type TFT1003 output terminal of the first clocked inverter 1000 (OUTPUT)
が接続されている。 There has been connected.

【0007】第1のクロックドインバータ1000の出力端子(OUTPUT)には、インバータ1010の入力端子が接続され、前記インバータ1010の出力端子には第2のクロックドインバータ1020の入力端子が接続され、前記第2のクロックドインバータ1020の出力端子には第1のクロックドインバータ1000の出力端子(OUTPUT)が接続される。 [0007] The output terminal of the first clocked inverter 1000 (OUTPUT), is connected to an input terminal of the inverter 1010, the output terminal of the inverter 1010 is connected to an input terminal of the second clocked inverter 1020, wherein the output terminal of the second clocked inverter 1020 is connected to the output terminal of the first clocked inverter 1000 (oUTPUT) it is. 第2のクロックドインバータにはラッチ信号及びその反転信号(図示せず)が接続されている。 The second clocked inverter latch signal and its inverted signal (not shown) is connected.

【0008】図2に示した回路の動作の詳細について説明する。 [0008] details of the operation of the circuit shown in FIG. なお、本明細書では、デジタル回路を扱うので、入出力電位はHIGHまたはLOWの2値によって表される。 In this specification, the handling digital circuitry, input-output potential is represented by binary HIGH or LOW. また、この回路に入力するデータ信号(DA Further, the data signal (DA input to this circuit
TA)やラッチ信号(LAT)、反転ラッチ信号(LA TA) and a latch signal (LAT), the inverted latch signal (LA
TB)などの信号電位は、通常この回路の電源電位と同一(入出力電位のHIGH電位はVDD、LOW電位はVSS)であるが、HIGH/LOW電位は、必ずしも電源電位(VDD/VSS)と一致する必要はなく、2 Signal potential such as TB) is usually HIGH potential of the power supply potential and the same (input and output voltage of this circuit VDD, although LOW potential is VSS), HIGH / LOW potential is always a power supply potential (VDD / VSS) there is no need to match, 2
値としてみた場合に一致すれば良い。 It is sufficient to match when viewed as a value. 例えば、N型トランジスタによってVDDよりしきい値分だけ下がった電位もHIGHの電位に含まれる。 For example, the potential drops by a threshold amount than VDD by N-type transistor is also included in the HIGH potential. また、振幅補償回路等によってVDD/VSSに回復することができるような電位は、同じHIGH/LOW電位と考える。 The potential that can be restored to VDD / VSS by the amplitude compensation circuit and the like is considered the same HIGH / LOW potential.

【0009】まずラッチ信号(LAT)がLOW、反転ラッチ信号(LATB)がHIGHであるときの動作について説明する。 [0009] First latch signal (LAT) is LOW, the operation will be described when the inverted latch signal (LATB) is HIGH. このときにP型TFT1001及びN P-type TFT1001 and N at this time
型TFT1004がオンする。 Type TFT1004 is turned on. よって、P型TFT10 Thus, P-type TFT10
01のドレイン電極からはVDD、N型TFT1004 VDD from the drain electrode of 01, N-type TFT1004
のドレイン電極からはVSSが出力される。 VSS is output from the drain electrode.

【0010】データ信号(DATA)は、P型TFT1 [0010] The data signal (DATA) is, P-type TFT1
002とN型TFT1003のゲート電極にそれぞれ入力される。 To the gate electrode 002 and the N-type TFT1003 inputted. ここでデータ信号(DATA)の入力電位がHIGHであるとすると、P型TFT1002とN型T Here, if the input potential of the data signal (DATA) is assumed to be HIGH, P-type TFT1002 and N-type T
FT1003のうちN型TFT1003がオンする。 N-type TFT1003 is turned out of the FT1003. 従って、出力端子(OUTPUT)にはVSSが出力される。 Thus, VSS is outputted to the output terminal (OUTPUT).

【0011】一方、データ信号(DATA)の入力電位がLOWであるとすると、P型TFT1002とN型T Meanwhile, when the input potential of the data signal (DATA) is assumed to be LOW, P-type TFT1002 and N-type T
FT1003のうちP型TFT1002がオンする。 P-type TFT1002 is turned out of the FT1003. 従って、出力端子(OUTPUT)にはVDDが出力される。 Accordingly, VDD is output to the output terminal (OUTPUT).

【0012】このとき第2のクロックドインバータ10 [0012] The clocked inverter 10 of the second this time
20はラッチ信号(LAT)がLOW、反転ラッチ信号(LATB)がHIGHのときにはハイインピーダンス状態にあり第1のクロックドインバータ1000の出力と競合することはない。 20 a latch signal (LAT) is LOW, the inverse latch signal (LATB) does not compete with the output of the first clocked inverter 1000 is in the high impedance state when the HIGH.

【0013】続いてラッチ信号(LAT)がHIGH、 [0013] Subsequently, the latch signal (LAT) is HIGH,
反転ラッチ信号(LATB)がLOWになったときの動作について説明する。 Operation will be described when the inverse latch signal (LATB) was to LOW. このときP型TFT1001及びN型TFT1004はオフし、第1のクロックドインバータ1000がハイインピーダンス状態になる。 In this case P-type TFT1001 and N-type TFT1004 is turned off, the first clocked inverter 1000 is a high impedance state. 第2のクロックドインバータ1020はインバータとして機能し、インバータ1010とループを形成する状態にあり、ラッチ信号(LAT)がLOWのときに取り込んだ映像信号が保持される。 The second clocked inverter 1020 functions as an inverter, is in a state of forming an inverter 1010 and a loop, a latch signal (LAT) is a video signal taken at the time of LOW is maintained.

【0014】 [0014]

【発明が解決しようとする課題】TFT回路の場合、回路の電源電位は通常、10V程度必要である。 [SUMMARY OF THE INVENTION] When the TFT circuit, the power supply potential of the circuit is usually required about 10V. それに対してパネル外部でデータ信号などを作製するコントローラICは、TFT回路よりも低い電源電位で動作するため通常、3.3V電圧の信号を作製する。 Controller IC for making such data signals the panel external to it, usually for operating a low power supply potential than the TFT circuit to produce a signal of 3.3V voltage. この低い電圧で作製された信号を図2のようなTFT回路に入力しようとする場合、パネル内か外かのレベルシフト回路で電圧を10V程度に持ち上げてから図2の回路に入力することになる。 If you try to enter the signal produced at this low voltage to the TFT circuit as shown in FIG 2, the voltage in the panel or outside of the level shift circuit to enter the lift of about 10V to the circuit of FIG. 2 Become. パネル外でレベルシフトする場合、レベルシフトIC、電源IC等の部品数の増加、消費電力の増加などが起きる。 If level-shifting outside panel, the level shift IC, the number of parts increases in such as a power IC, occurs an increase in power consumption. また、パネル内でレベルシフトする場合には、レイアウト面積の増加、消費電力の増加、高周波数動作が困難という問題などが生じる。 Further, when the level shift in the panel, increased layout area, increase in power consumption, and high frequency operation is a problem that difficulties arise.

【0015】よって、3.3Vの信号をレベルシフトしないで図2の回路に直接入力することが考えられるが、 [0015] Thus, it is conceivable to directly input to the circuit of FIG. 2 without level shifting the signal of 3.3V,
この場合には次のような問題を生じる。 Causing problems such as the following in this case.

【0016】例えば、回路の電位をVSSが0V、VD [0016] For example, the potential of the circuit VSS is 0V, VD
Dが9V、データ信号(DATA)のLOW電位が3V、HI D is 9V, LOW potential of the data signal (DATA) is 3V, HI
GH電位が6Vとして図2の回路を動作させようとする場合を考える。 GH potential consider when attempting to operate the circuit of Figure 2 as 6V. また、ラッチ信号(LAT)及び反転ラッチ信号(LATB)は、電源電位と同じHIGH電位が9 The latch signal (LAT) and the inverse latch signal (LATB) is the same HIGH potential as the power source potential 9
V、LOW電位が0Vとし、全てのN型TFTのしきい値を2V、P型TFTのしきい値を−2Vとする。 V, LOW potential and 0V, 2V threshold of all N type TFT, and the threshold value of the P-type TFT and -2 V.

【0017】ラッチ信号(LAT)がLOW電位、反転ラッチ信号(LATB)がHIGH電位のときは、P型TFT1001及びN型TFT1004が完全にオンし、P型TFT1001のソース電極及びドレイン電極のいずれか一方の電位は9Vとなり、N型TFT100 The latch signal (LAT) is LOW potential, when inverse latch signal (LATB) at HIGH potential, P-type TFT1001 and N-type TFT1004 is turned on fully, either a source electrode and a drain electrode of the P-type TFT1001 one potential 9V becomes, N-type TFT100
4のソース電極及びドレイン電極のいずれか一方の電位は0Vとなる。 One potential either 4 of the source electrode and the drain electrode becomes 0V. ここに、HIGH電位(6V)のデータ信号(DATA)が入力されると、N型TFT1003がオンするが、P型TFT1002も入力電圧が低いためオフ領域動作にならないのでオンする。 Here, the data signal of HIGH potential (6V) (DATA) is input, the N-type TFT1003 is turned on, it turned on since even if the input voltage P-type TFT1002 does not turn off area operation for low. しかし、この時のP However, P at this time
型TFT1002及びN型TFT1003のゲート・ソース間電圧としきい値の差はそれぞれ、−1V及び4Vとなる。 Each difference between the gate-source voltage of the mold TFT1002 and N-type TFT1003 and the threshold becomes -1V and 4V. 通常、移動度とTFTの大きさから求められる、 Usually, it determined from the size of the mobility and TFT,
P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲート・ソース間電圧としきい値の差の絶対値が大きいN型TFT1003がP型TFT1002よりも実効的な抵抗が下がり、結果として出力端子(OUTPUT)からは0V近くの値が出力されることが期待される。 Since the current capacity of the current capability and the N-type TFT of the P-type TFT are designed substantially equal as, N-type TFT1003 absolute value of the difference between the voltage and the threshold gate-source is large effective resistance than P-type TFT1002 decreases, from the result as an output terminal (oUTPUT) is expected that the value of near 0V is output. この場合、論理的には正しい動作をすることになるが、オフにしたいP型TFT1002がオンしており電源VDD−VSS間を貫通電流が流れ消費電流の増加という問題が生じる。 In this case, although to a proper operation logically, a problem that the P-type TFT1002 is turned to have power VDD-VSS between the increase in the consumption current through current flows to be turned off occurs.

【0018】また、次の場合には正常動作しないという更に深刻な問題となる。 [0018] In addition, a more serious problem that it does not operate normally in the following cases:. それは例えば、N型TFTのしきい値が5V、P型TFTのしきい値が−1Vの場合である。 It is, for example, the threshold of the N-type TFT is if 5V, the threshold of the P-type TFT is -1 V. ラッチ信号(LAT)がLOW電位、反転ラッチ信号(LATB)がHIGH電位のときは、前述と同じようにP型TFT1001及びN型TFT1004が完全にオンし、P型TFT1001の出力電極の電位は9V A latch signal (LAT) is LOW potential, when inverse latch signal (LATB) at HIGH potential, just as P-type TFT1001 and N-type TFT1004 is fully on the foregoing, the potential of the output electrode of the P-type TFT1001 is 9V
となり、N型TFT1004の出力電極の電位は0Vとなる。 , And the potential of the output electrode of the N-type TFT1004 becomes 0V. ここに、HIGH電位(6V)のデータ信号(DAT Here, the data signal of HIGH potential (6V) (DAT
A)が入力されると、P型TFT1002のゲート・ソース間電圧としきい値の差及びN型TFT1003のゲート・ソース間電圧としきい値の差はそれぞれ、−2V及び1Vとなる。 When A) is input, respectively the difference between the gate-source voltage and the threshold value of the difference and the N-type TFT1003 the gate-source voltage and the threshold value of the P-type TFT1002, a -2V and 1V. ここでβ P =β Nであるとすると、ゲート・ソース間電圧としきい値の差の絶対値の大きいP型TFT When Here is β P = β N, large P-type TFT of the absolute value of the difference between the voltage and the threshold gate-source
1002がN型TFT1003よりも実効的な抵抗が低くなり、結果としてHIGHのデータ入力に対して出力からはVDDが出てしまい正しく動作しないことになる。 1002 effective resistance is lower than the N-type TFT 1003, resulting in not work correctly come out is VDD from output to HIGH data input.

【0019】TFTのしきい値はTFTの製造プロセスなどによって大きくばらつくので、電源電位よりも低い電圧の信号を図2の回路に直接入力した場合、相対するP型TFT1002とN型TFT1003のしきい値が想定していた値よりも大きくずれてしまうと正常に動作しないことがある。 [0019] Since the TFT threshold varies greatly depending on the manufacturing process of the TFT, if you enter directly a low voltage signal than the power supply potential to the circuit of FIG. 2, the threshold of relative P-type TFT1002 and N-type TFT1003 value may not operate normally deviates greater than the value has been assumed.

【0020】本発明は上記の問題点を鑑みてなされたものであり、TFTで構成された半導体装置において、低消費電力・高周波数動作可能でなおかつTFTの特性ばらつきにも強い回路を提供することを課題とするものである。 [0020] The present invention has been made in view of the above problems, a semiconductor device constituted by TFT, to provide a strong circuit to variations in characteristics of yet TFT operable low power consumption and high-frequency the one in which an object of the present invention.

【0021】 [0021]

【課題を解決するための手段】前述の課題を解決するために、本発明では以下のような手段を講じた。 To solve the above problems BRIEF SUMMARY OF THE INVENTION, in the present invention took measures as described below.

【0022】初期状態において、データ信号(DAT [0022] In the initial state, the data signal (DAT
A)のHIGH、LOWを判定するP型TFT及びN型TFTのゲート電極それぞれに電源電位を入力するTF TF to enter the HIGH A), the power supply potential to each gate electrode of the P-type TFT and an N-type TFT determines LOW
Tと、信号データ(DATA)を取り込む期間において、前記P型TFT及び前記N型TFTのゲート電極にデータ信号(DATA)を入力する、前記P型TFT及び前記N型TFTと逆極性のTFTを有するデータ読みこみ回路を用いることで、前記P型TFT及び前記N型TFTのいずれか一方のゲート電極にはデータ信号(D And T, the period for taking a signal data (DATA), and inputs the data signal (DATA) to the gate electrode of the P-type TFT and the N type TFT, and the P-type TFT and the N-type TFT and opposite polarity TFT by using the data reading circuit having the P-type TFT and one of the data signals to the gate electrode of the N-type TFT (D
ATA)の電位が入りオンし、他方のゲート電極にはよりオフしやすい電位が入る。 ON contains the potential of ATA), and more off easily potential enters the other gate electrode.

【0023】従来、前記P型TFT及び前記N型TFT [0023] Conventionally, the P-type TFT and the N-type TFT
のゲート電極にはデータ信号(DATA)が直接入力されていたが、本発明のデータ読みこみ回路では、前記P The While the data signal to the gate electrode (DATA) have been entered directly at the data reads circuit of the present invention, the P
型TFT及び前記N型TFTのゲート電極に入力される電位を、より正確に動作させる方向に異ならせることで、動作マージンを向上させることができる。 The potential input to the gate electrode of the type TFT and the N-type TFT, by varying the direction of operating more accurately, it is possible to increase the operating margin. また、トランジスタの特性ばらつきに強く、低消費電力で高周波動作が可能なデータ読みこみ回路を提供することができる。 Also, strong variations in the characteristics of the transistor, it is possible to provide a data reading circuit capable of high frequency operation at low power consumption.

【0024】その配置の概略図を図11に示す。 [0024] shows a schematic view of the arrangement in Figure 11. 図11 Figure 11
に示した回路は3つの回路と3つの信号入力部からなる。 Circuit consists of three circuits and three signal input unit illustrated in.

【0025】動作の説明を行う。 [0025] the operation will be described. 第1の回路は第1の信号によって、第3の信号または第1の電源を選択して第3の回路に入力し、第2の回路は第2の信号によって、 The first circuit first signal, and selects the third signal or the first power supply input to the third circuit, the second circuit by the second signal,
第3の信号または第2の電源を選択して第3の回路に入力する。 Select a third signal or the second power supply input to the third circuit. そして第1の回路と第2の回路が第3の信号を選択した場合は第3の回路の出力が第3の信号に応じた出力信号(第3の信号がHIGH電位であれば第2の電源の電位、LOW電位であれば第1の電源の電位)を出力し、第1の回路が電源1を選択し、第2の回路が電源2を選択した場合は第3の回路がハイインピーダンスとなる。 The first circuit and the second circuit when selecting a third signal second if the output signal (third signal is HIGH potential corresponding to output a third signal from the third circuit power potential, and it outputs a first power supply potential) if LOW potential, the first circuit selects the power supply 1, when the second circuit selects the power supply 2 third circuit high impedance to become.

【0026】ここで、第1の回路と第2の回路はその存在によって第3の回路の出力を補償するため、それぞれを第1の補償回路、第2の補償回路と呼ぶ。 [0026] Here, since the first circuit and the second circuit for compensating the output of the third circuit and its presence is referred to as a first compensation circuit, a second compensation circuit.

【0027】本発明は、直列に接続されたN型トランジスタ及び第1P型トランジスタと、第2P型トランジスタを有する電気回路であって、前記N型トランジスタのゲート電極及び前記第1P型トランジスタのゲート電極は互いに接続され、前記N型トランジスタのドレイン電極及び前記第1P型トランジスタのドレイン電極は前記第2P型トランジスタのゲート電極に接続され、前記第1P型トランジスタのソース電極は電源に電気的に接続され、前記N型トランジスタのソース電極には信号が入力されることを特徴とする。 [0027] The present invention includes N-type transistor and the 1P type transistors connected in series, an electric circuit having a first 2P type transistor, a gate electrode and a gate electrode of the first 1P type transistor of the N-type transistor are connected to each other, the drain electrode and the drain electrode of the first 1P type transistor of the N-type transistor is connected to the gate electrode of said first 2P type transistor, the source electrode of the first 1P type transistor is electrically connected to a power source , the source electrode of the N-type transistor is characterized in that signal.

【0028】また、上記構成において、前記N型トランジスタはアナログスイッチに置換されてもよい。 [0028] In the above structure, the N-type transistor may be replaced with an analog switch.

【0029】また、本発明は、直列に接続された第1N Further, the present invention provides a 1N connected in series
型トランジスタ及びP型トランジスタと、第2N型トランジスタを有する電気回路であって、前記第1N型トランジスタのゲート電極及び前記P型トランジスタのゲート電極は互いに接続され、前記第1N型トランジスタのドレイン電極及び前記P型トランジスタのドレイン電極は前記第2N型トランジスタのゲート電極に接続され、 And type transistors and P-type transistors, an electrical circuit having a first 2N-type transistor, a gate electrode of the gate electrode and the P-type transistor of the second 1N-type transistor are connected together, the drain electrode of the third 1N transistor and a drain electrode of the P-type transistor is connected to the gate electrode of the first 2N-type transistor,
前記第1N型トランジスタのソース電極は電源に電気的に接続され、前記P型トランジスタのソース電極には信号が入力されることを特徴とする。 The source electrode of the third 1N-type transistor is electrically connected to the power supply, the source electrode of the P-type transistor is characterized in that signal.

【0030】本発明は、上記構成において、前記P型トランジスタをアナログスイッチに置換してもよい。 [0030] The present invention having the above structure, the P-type transistor may be replaced by an analog switch.

【0031】また、本発明は上記構成において、前記信号の振幅が電源電圧よりも小さいことを特徴とする。 Further, the present invention is in the above configuration, wherein the amplitude of the signal is less than the supply voltage.

【0032】また、本発明は上記構成を有する電気回路を用いたことを特徴とするラッチ回路である。 Further, the present invention is a latch circuit which is characterized by using an electric circuit having the above configuration.

【0033】本発明は、直列に接続された第1N型トランジスタ及び第1P型トランジスタと、入力されたラッチ信号によりデータ信号の入力か、第1の電源電位の入力かを選択し、前記選択された入力を前記第1P型トランジスタのゲート電極に出力する第1補償回路と、入力された反転ラッチ信号によりデータ信号の入力か第2の電源電位の入力かを選択し、前記第1N型トランジスタのゲート電極に前記選択された入力を出力する第2補償回路とを有するラッチ回路であって、前記データ信号は同一の信号線から入力されたものであり、前記ラッチ回路の出力は前記第1N型トランジスタと前記第1P型トランジスタの接続部から取り出すことを特徴とする。 [0033] The present invention includes a first 1N-type transistor and the 1P type transistors connected in series, the input of the data signal by the input latch signal, selects the input of the first power supply potential, said selected and a first compensation circuit for outputting the gate electrode of the first 1P type transistor inputs, selects whether the input of the input or the second power supply potential of the data signal by the input inverted latch signal, said third 1N-type transistor a latch circuit and a second compensation circuit for outputting the selected input to the gate electrode, wherein the data signal has been input from the same signal line, an output of the latch circuit is the first 1N type and wherein the retrieving from the transistors connecting portion of the 1P type transistor.

【0034】また、本発明は、第1の電源にソース電極が接続されている第1P型トランジスタと第2の電源にソース電極が接続されている第1N型トランジスタが直列に接続されている回路と、互いのゲート電極が接続されており、直列に接続されている第2N型トランジスタと第2P型トランジスタからなる第1補償回路と、互いのゲート電極が接続されており、直列に接続されている第3N型トランジスタと第3P型トランジスタからなる第2補償回路とを有するラッチ回路であって、前記第2 Further, the present invention is a circuit which the first 1N-type transistor having a 1P type transistor and the source electrode to the second power source electrode to the first power supply is connected are connected are connected in series When, is connected to the gate electrode of each other, a first compensation circuit comprising a first 2N-type transistor and a 2P type transistor connected in series, is connected to the gate electrode of each other, are connected in series a latch circuit having a first 3N-type transistor are a second compensation circuit comprising a first 3P type transistor, said second
N型トランジスタ及び前記第3P型トランジスタのソース電極は同じデータ線に接続されており、前記第2P型トランジスタのソース電極は前記第1の電源に接続されており、前記第3N型トランジスタのソース電極は前記第2の電源に接続されており、前記第2N型トランジスタ及び前記第2P型トランジスタのドレイン電極が前記第1P型トランジスタのゲート電極と接続されており、 N-type transistor and the source electrode of the first 3P type transistor is connected to the same data line, the source electrode of said first 2P type transistor is connected to said first power supply, the source electrode of the second 3N-type transistor being connected to said second power source, the first 2N-type transistor and the drain electrode of said first 2P type transistor is connected to the gate electrode of the first 1P type transistor,
前記第3N型トランジスタ及び前記第3P型トランジスタのドレイン電極が前記第1N型トランジスタのゲート電極と接続されており、前記第1N型トランジスタまたは前記第1P型トランジスタのドレイン電極から出力が取り出されることを特徴とする。 Wherein and the first 3N-type transistor and the drain electrode of the first 3P type transistor is connected to the gate electrode of the third 1N transistor, that the output from the third 1N-type transistor or the drain electrode of the first 1P type transistor is taken and features.

【0035】このような構成にすることで、レベルシフタが不要になり、低消費電力・高周波数動作可能でなおかつTFTの特性ばらつきにも強い回路を提供することができる。 [0035] With such a configuration, a level shifter is not needed, it is possible to provide a strong circuit to variations in characteristics of yet TFT operable low power consumption and high frequencies.

【0036】 [0036]

【発明の実施の形態】以下、本発明の実施の形態について、図面を参照しながら説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. ここで特に断りのない限りVDDは9V、VSSは0V、データ信号のHIG Here VDD unless otherwise indicated in 9V, VSS to 0V, the data signal HIG
H電位は6V、LOW電位は3V、ラッチ信号のHIGH H potential 6V, LOW potential 3V, the latch signal HIGH
電位は9V、LOW電位は0V 、出力のHIGH電位は9V、LOW電位は0Vとする。 Potential 9V, LOW potential is 0V, HIGH potential of the output is 9V, LOW potential is set to 0V. もちろん、実際の回路においてはこの数値に限定されない。 Of course, in the actual circuit it is limited to this value. なお、説明の便宜上、以下では本発明の回路をデータ読み込み回路と呼ぶことにする。 For convenience of explanation, the following will be called the circuit of the present invention a data reading circuit. このデータ読み込み回路は図2で示した従来例における第1のクロックドインバータ1000に相当する。 The data reading circuit corresponds to a first clocked inverter 1000 in the conventional example shown in FIG. また、本明細書で用いられるTFTはシングルゲート、ダブルゲート、マルチゲートのいずれの構造でもよく、公知の構造を全て用いることができる。 Further, TFT as used herein can be used all single gate, double gate, may be any structure of the multi-gate, well-known structures.

【0037】[実施形態1]図1に本実施形態のデータ読みこみ回路の構成を示す。 [0037] showing the configuration of Embodiment 1 data reading circuit of the embodiment in FIG. 本実施形態のデータ読みこみ回路は第1、第2、第3のP型TFT101、103、 Data read crowded circuit of this embodiment first, second, third P-type TFT101,103,
106及び第1、第2、第3のN型TFT102、10 106 and the first, second, third N-type TFT102,10
4、105の6個のトランジスタから構成される。 It consists of six transistors of 4,105. 第1 First
のP型TFT101のゲート電極には第2のP型TFT The gate electrode of the P-type TFT101 the second P-type TFT
103のドレイン電極及び第3のN型TFT105のソース電極及びドレイン電極のいずれか一方が接続され、 One of the drain electrode and the third source electrode and the drain electrode of the N-type TFT105 103 is connected,
第1のP型TFT101のソース電極には高電位電源(VDD)が接続されている。 The source electrode of the first P-type TFT101 high potential power supply (VDD) is connected. 第1のN型TFT102 The first N-type TFT102
のゲート電極には第2のN型TFT104のドレイン電極及び第3のP型TFT106のソース電極及びドレイン電極のいずれか一方が接続され、第1のN型TFT1 The gate electrode of the one connection of the second N-type TFT104 drain electrode and the third source electrode and the drain electrode of the P-type TFT106, the first N-type TFT1
02のソース電極には低電位電源(VSS)が接続されている。 The source electrode 02 is connected to a low potential power supply (VSS).

【0038】また、第2のP型TFT103のゲート電極と第3のN型TFT105のゲート電極にはラッチ信号(LAT)が入力され、第2のP型TFT103のソース電極には高電位電源(VDD)が接続されている。 Further, the gate electrode of the second P-type TFT103 to the gate electrode of the third N-type TFT105 inputted latch signal (LAT), and the source electrode of the second P-type TFT103 high potential power supply ( VDD) is connected.
第2のN型TFT104のゲート電極と第3のP型TF A gate electrode of the second N-type TFT104 third P-type TF
T106のゲート電極には反転ラッチ信号(LATB) The gate electrode of the T106 and the inverse latch signal (LATB)
が入力され、第2のN型TFT104のソース電極には低電位電源(VSS)が接続されている。 There is inputted to the source electrode of the second N-type TFT104 is connected to a low potential power supply (VSS). 第3のN型T The third N-type T
FT105のソース電極及びドレイン電極の他方及び第3のP型TFT106のソース電極及びドレイン電極の他方にはデータ信号(DATA)が入力されている。 On the other hand, and the third other in the data signal of the source electrode and the drain electrode of the P-type TFT106 of the source electrode and the drain electrode of FT105 (DATA) is input.

【0039】そして、第1のP型TFT101のドレイン電極及び第1のN型TFT102のドレイン電極には出力端子(OUTPUT)が接続されている。 [0039] Then, the first drain electrode and the first drain electrode of the N-type TFT102 of P-type TFT101 output terminal (OUTPUT) is connected.

【0040】次に、動作の説明を行う。 Next, the operation will be described. データ信号(D Data signal (D
ATA)と、ラッチ信号(LAT)と、反転ラッチ信号(LATB)との入力を図3(A)のようなタイミングチャートに従って行う。 And ATA), a latch signal (LAT), the input of the and the inverse latch signal (LATB) performed according to the timing chart shown in FIG 3 (A). ここで、ラッチ信号(LAT) Here, the latch signal (LAT)
がHIGHであり、反転ラッチ信号(LATB)がLO There is HIGH, inverse latch signal (LATB) LO
Wである期間を期間t1、ラッチ信号(LAT)がLO The period is W time t1, the latch signal (LAT) is LO
Wであり、反転ラッチ信号(LATB)がHIGHである期間を期間t2とする。 Is W, inverse latch signal (LATB), the time period is HIGH and the period t2. データ信号(DATA)はH Data signal (DATA) is H
IGH、LOWどちらも取りうる(但し、期間t1の期間内にはデータ信号は変化しないものとする)。 IGH, may LOW neither taken (where the data signal does not change within the period of time t1). それぞれの期間の動作を以下に説明する。 Illustrating an operation of each period below.

【0041】期間t1において、HIGH電位のラッチ信号(LAT)及びLOW電位の反転ラッチ信号(LA [0041] In the period t1, the inverted latch signal of the latch signal (LAT) and LOW potential of HIGH potential (LA
TB)によって第2のP型TFT103及び第2のN型TFT104はオフする。 The second P-type by TB) TFT 103 and a second N-type TFT104 is turned off. このとき、データ信号(DA At this time, the data signal (DA
TA)がHIGHの場合は、第3のP型TFT106及び第1のN型TFT102はオンする。 TA) is if HIGH, the third P-type TFT106 and first N-type TFT102 is turned on. また、第3のN In addition, the third N
型TFT105、第1のP型TFT101の少なくともいずれか一方の閾値の絶対値が3Vを超えている場合は、第1のP型TFT101はオフするので、出力(O Type TFT 105, when the absolute value of the at least one threshold value of the first P-type TFT101 is greater than 3V, since the first P-type TFT101 is turned off, the output (O
UTPUT)はVSS電位となる。 UTPUT) becomes the VSS potential.

【0042】一方データ信号(DATA)がLOWの場合は、第3のN型TFT105及び第1のP型TFT1 [0042] On the other hand, when the data signal (DATA) is LOW, the third N-type TFT105 and first P-type TFT1
01はオンする。 01 is turned on. また、第3のP型TFT106、第1 The third P-type TFT 106, the first
のN型TFT102の少なくともいずれか一方の閾値の絶対値が3Vを超えている場合は、第1のN型TFT1 For the absolute value of at least one of the threshold of the N-type TFT102 is greater than 3V, the first N-type TFT1
02はオフするので、出力(OUTPUT)はVDD電位となる。 02 is turned off so that the output (OUTPUT) is VDD potential. よって、リーク電流もなく低消費電力化が実現できる。 Therefore, the leakage current, low power consumption can be realized without.

【0043】また、前記閾値の絶対値が3Vを超えない場合において(例としてP型TFTの閾値が−2V、N [0043] The threshold of P-type TFT as (example in a case where the absolute value of the threshold value does not exceed 3V is -2 V, N
型TFTの閾値が2Vとする)、その動作について説明する。 Threshold type TFT is to 2V), the operation will be described.

【0044】データ信号(DATA)がHIGHのときは第3のP型TFT106及び第1のN型TFT102 The third P-type when the data signal (DATA) is HIGH TFT 106 and the first N-type TFT102
がオンするが、第3のN型TFT105及び第1のP型TFT101もオフ領域動作にならずにオンする。 There is turned on, turned ON without the third N-type TFT105 and first P-type TFT101 also off region operation. この時の第1のP型TFT101及び第1のN型TFT10 The first P-type in this TFT101 and first N-type TFT10
2のゲート・ソース間電圧としきい値の差はそれぞれ、 Each difference voltage between the second gate-source and threshold,
−1V及び4Vとなる。 The -1V and 4V. 通常、移動度とTFTの大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲート・ソース間電圧としきい値の差の絶対値が大きいN型TFT Usually, determined from the size of the mobility and TFT, the current capability of the current capability and the N-type TFT of the P-type TFT are designed substantially equal manner, the absolute value of the difference between the voltage and the threshold gate-source N-type TFT
102がP型TFT101よりも実効的な抵抗が下がり、出力端子(OUTPUT)からはLOW電位が出力される。 102 effective resistance decreases than P-type TFT 101, the LOW potential is output from the output terminal (OUTPUT).

【0045】一方、データ信号(DATA)がLOWのときは第3のN型TFT105及び第1のP型TFT1 On the other hand, the third N-type when the data signal (DATA) is LOW TFT 105 and a first P-type TFT1
01がオンするが、第3のP型TFT106及び第1のN型TFT102もオフ領域動作にならずにオンする。 01 is turned on, but turned ON without the third P-type TFT106 and first N-type TFT102 also off region operation.
この時の第1のP型TFT101及び第1のN型TFT The first P-type TFT101 and first N-type TFT in this
102のゲート・ソース間電圧としきい値の差はそれぞれ、−4V及び1Vとなる。 Each difference between the gate-source voltage and threshold 102, the -4V and 1V. よって、第1のP型TFT1 Thus, the first of the P-type TFT1
01が第1のN型TFT102よりも実効的な抵抗が下がり、出力端子(OUTPUT)にはHIGH電位が出力される。 01 the effective resistance decreases than the first N-type TFT 102, the HIGH potential is output to the output terminal (OUTPUT).

【0046】期間t2において、LOW電位のラッチ信号(LAT)によって、第3のN型TFT105はオフ、第2のP型TFT103はオンになり、第1のP型TFT101のゲート電極の電位がVDDとなって第1 [0046] In period t2, the latch signal of LOW potential (LAT), the third N-type TFT105 off, the second P-type TFT103 turns on, the potential of the first gate electrode of the P-type TFT101 is VDD the first is 1
のP型TFT101がオフする。 P-type TFT101 is off. また同時にHIGH電位の反転ラッチ信号(LATB)によって、第3のP型TFT106はオフ、第2のN型TFT104はオンになり、第1のN型TFT102のゲート電極の電位がV At the same time the inverted latch signal at HIGH potential (LATB) The third P-type TFT106 is off and the second N-type TFT104 turns on, the potential of the first gate electrode of the N-type TFT102 is V
SSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。 SS, and the first N-type TFT102 also turned off, the data reading circuit becomes high impedance state. 従って、データ信号(DATA)が期間t2の間に変化しても出力端子(OUTPUT)の出力に影響を与えない。 Therefore, the data signal (DATA) does not affect the output of the changed even if the output terminal (OUTPUT) during the period t2.

【0047】以上の動作は出力結果を見れば従来例とほとんど変わらないが、本発明のデータ読みこみ回路は従来例と比較して以下の2つの特徴を有する。 The above operation is almost the same as the conventional example if you look at the output, the data read crowded circuit of the present invention has two features described below as compared with the prior art.

【0048】まず、しきい値が従来例では動作しないような値でも動作させることが可能な点である。 Firstly, a point that can be operated at a value that does not work on threshold prior art. 例えば、 For example,
図1においてN型TFTのしきい値を5V、P型TFT The threshold value of the N-type TFT 5V, P-type TFT 1
のしきい値を−1Vとする。 The threshold to -1V. 前述したように従来例ではこのしきい値では正常動作しない。 Not operate normally under this threshold in the conventional example as described above. このとき、ラッチ信号(LAT)がHIGH、反転ラッチ信号(LATB) At this time, the latch signal (LAT) is HIGH, and the inverse latch signal (LATB)
がLOWであるときデータの取り込み動作を考える。 But think about the capture operation of the data when it is LOW. なお、HIGH電位のラッチ信号(LAT)により第2のP型TFT103はオフし、同様にLOW電位の反転ラッチ信号(LATB)により第2のN型TFT104はオフしている。 The second P-type TFT103 is turned off by the latch signal of HIGH potential (LAT), Similarly, the second N-type by the inversion latch signal LOW potential (LATB) TFT 104 is OFF. また、初期状態として、第1のP型TF Further, as an initial state, the first P-type TF
T101のゲート電極にかかっている電位はVDD(9 Potential suffering gate electrode of the T101 is VDD (9
V)、第1のN型TFT102のゲート電極にかかっている電位はVSS(0V)である。 V), the potential depends on the gate electrode of the first N-type TFT102 is VSS (0V).

【0049】まず、データ信号(DATA)がHIGH [0049] First, the data signal (DATA) is HIGH
電位(6V)の時を考える。 Given the time of potential (6V). このとき、第3のN型TF At this time, the third N-type TF
T105のしきい値が5Vであるから、第3のN型TF Since the threshold value of T105 is 5V, the third N-type TF
T105のゲート・ソース間電圧の絶対値がN型TFT N-type TFT absolute value of a gate-source voltage of T105 is
105のしきい値の絶対値を下回るため第3のN型TF The third N-type TF for less than the absolute value of the threshold of 105
T105はオフする。 T105 is turned off. 一方、第3のP型TFT106はしきい値が−1Vであり、第3のP型TFT106のゲート・ソース間電圧の絶対値が第3のP型TFT106 On the other hand, the third P-type TFT106 is the threshold is -1 V, the absolute value of the third gate-source voltage of the P-type TFT106 a third P-type TFT106
のしきい値の絶対値を上回るため第3のP型TFT10 Third P-type for exceeding the absolute value of the threshold of TFT10
6はオンする。 6 is turned on. よって、第1のN型TFT102のゲート電極にかかる電位がHIGHのデータ信号(DAT Accordingly, the potential applied to the gate electrode of the first N-type TFT102 is HIGH data signal (DAT
A)となり第1のN型TFT102がオンする。 A) next to the first N-type TFT102 turns on. 一方、 on the other hand,
第1のP型TFT101のゲート電極にかかる電位は9 Potential applied to the gate electrode of the first P-type TFT101 9
Vであるからオフしたままである。 Because it is V remains off. したがって、出力端子(OUTPUT)からはLOW電位が出力される。 Therefore, the LOW potential is output from the output terminal (OUTPUT).

【0050】次に、データ信号(DATA)がLOW電位(3V)の時を考える。 [0050] Next, the data signal (DATA) is think about the time of the LOW potential (3V). このとき、第3のN型TFT At this time, the third N-type TFT
105がオンして第1のP型TFT101のゲート電極の電位がデータ信号(DATA)の電位と一致し、第3 105 is turned on the potential of the first gate electrode of the P-type TFT101 matches the potential of the data signal (DATA), the third
のP型TFT106がオンして第1のN型TFT102 The first N-type P-type TFT106 of turns on TFT102
のゲート電極の電位がデータ信号(DATA)と一致する。 The potential of the gate electrode of the match with the data signal (DATA). ここで、第1のN型TFT102のしきい値が5V Here, the threshold value of the first N-type TFT102 is 5V
であるから第1のN型TFT102のゲート・ソース間電圧の絶対値がしきい値の絶対値を下回り、第1のN型TFT102はオフする。 The absolute value of the first gate-source voltage of the N-type TFT102 is below the absolute value of the threshold, the first N-type TFT102 is turned off since it is. 一方第1のP型TFT101 On the other hand the first P-type TFT101
はオンするので出力端子(OUTPUT)からはHIG HIG from the output terminal (OUTPUT) because is turned on
H電位が出力される。 H potential is output.

【0051】このように、従来例では動作しないしきい値でも、本発明では動作させることが可能である。 [0051] Thus, even in the threshold that does not work in the conventional example, the present invention can be operated.

【0052】もう一つの特徴は応答速度の向上である。 [0052] Another feature is the improvement of the response speed.
図1において、N型TFTのしきい値を2V、P型TF In Figure 1, 2V threshold of the N-type TFT, P-type TF
Tのしきい値を−2Vとする。 The threshold of T and -2V. このときデータ信号(D In this case the data signal (D
ATA)の入力がLOWで、ラッチ信号(LAT)がH Input of ATA) is at LOW, the latch signal (LAT) is H
IGH、反転ラッチ信号(LATB)がLOWであるときの出力を考える。 IGH, consider the output when the inverted latch signal (LATB) is LOW. このとき、HIGH電位のラッチ信号(LAT)により第2のP型TFT103はオフし、 At this time, the second P-type TFT103 by the latch signal of HIGH potential (LAT) is turned off,
同様にLOW電位の反転ラッチ信号(LATB)により第2のN型TFT104はオフしている。 The second N-type TFT104 by and the inverse latch signal (LATB) likewise LOW potential is turned off.

【0053】LOW電位であるデータ信号(DATA) [0053] The data signal is LOW potential (DATA)
はまず第3のN型TFT105の入力電極と第3のP型TFT106のゲート電極に入力され、HIGH電位のラッチ信号(LAT)によって第3のN型TFT105 Are first input into a third input electrode and the third gate electrode of the P-type TFT106 the N-type TFT 105, the third N-type by the latch signal of HIGH potential (LAT) TFT 105
が、LOW電位の反転ラッチ信号(LATB)によって第3のP型TFT106がオンする。 But the third P-type TFT106 is turned on by the inverted latch signal LOW potential (LATB).

【0054】ここで第3のN型TFT105がオンする直前まではLOW電位のラッチ信号(LAT)によって第2のP型TFT103がオンしていたため、第3のN [0054] Since the second P-type TFT103 had turned by where the third N-type TFT105 until just before on the LOW potential of the latch signal (LAT), the third N
型TFT105の出力電極の電位はVDDになっている。 The potential of the output electrode of the type TFT105 has become VDD. よって、第3のN型TFT105の出力電極とゲート電極の電位が等しいことから動作は飽和領域となり、 Therefore, the operation since the potential of the third output electrode and the gate electrode of the N-type TFT105 are equal becomes a saturation region,
第3のN型TFT105のゲート・ソース間電圧と第3 Third gate-source voltage of the N-type TFT105 and third
のN型TFT105のしきい値の差は4Vである。 The difference between the threshold of the N-type TFT105 is 4V.

【0055】一方、第3のP型TFT106は、オンする直前まではHIGH電位の反転ラッチ信号(LAT On the other hand, the third P-type TFT106 is inverted latch signal until just before the on-HIGH potential (LAT
B)によって第2のN型TFT104がオンしていたため、第3のP型TFT106の出力電極の電位はVSS Since the second N-type TFT104 had turned on by B), the potential of the third output electrode of the P-type TFT106 is VSS
になっている。 It has become. よって、第3のP型TFT106のゲート・ソース間電圧と第3のP型TFT106のしきい値の差は−1Vである。 Thus, difference between the threshold of the third gate-source voltage and the third P-type TFT106 of P-type TFT106 is -1 V.

【0056】通常、移動度とTFTの大きさから求められるP型TFTの電流能力とN型TFTの電流能力がほぼ等くなるよう設計するので、ゲート・ソース間電圧としきい値の差の絶対値の大きい第3のN型TFT105 [0056] Usually, since the current capacity and current capacity of the N-type TFT of the P-type TFT obtained from the magnitude of the mobility and TFT are designed substantially equal so as, absolute difference between the voltage and the threshold gate-source big third N-type value TFT105
の方が第3のP型TFT106よりその実効的な抵抗が下がる。 It is the effective resistance drops below the third P-type TFT106 of. 従って、LOW電位であるデータ信号(DAT Therefore, the data signal is a LOW potential (DAT
A)は、第1のN型TFT102よりも第1のP型TF A), rather than the first N-type TFT102 first P-type TF
T101のゲート電極に先に伝達される。 It is transmitted earlier to the gate electrode of the T101.

【0057】その結果、第1のN型TFT102よりも第1のP型TFT101のほうが先にオンし、HIGH [0057] As a result, than that of the first N-type TFT102 better of the first P-type TFT101 turned on earlier, HIGH
電位の出力が速く行える。 The output of the potential can be performed faster. データ信号(DATA)の入力がHIGHの場合も、同様の原理で第1のN型TFT Even when the input data signal (DATA) is HIGH, the first on the same principle 1 of N-type TFT
102のほうが先にオンしLOW電位の出力が速く行える。 More of the 102 can be performed faster output on the LOW potential ahead.

【0058】これらの利点を生かすためには、期間t1 [0058] In order to take advantage of these benefits, the period t1
の期間内にデータ信号(DATA)が変化しないようにしておくと動作上好ましい。 Data signal within the period (DATA) is operatively If left unchanged preferable.

【0059】[実施形態2]図4に実施形態1とは異なる、実施形態2のデータ読みこみ回路の構成例を示す。 [0059] showing a configuration example of a different, a data reading circuit of the second embodiment and Embodiment 2] Embodiment 1 in FIG.
本実施形態のデータ読みこみ回路は前記実施形態1に新たに第4のP型TFT201と第4のN型TFT202 Data read crowded circuit of the present embodiment and the fourth P-type TFT201 newly to the first embodiment the fourth N-type TFT202
を追加したものである。 It is obtained by adding a. 第4のP型TFT201のソース電極には第1のP型TFT101のドレイン電極が接続され、第4のN型TFT202のソース電極には第1 The source electrode of the fourth P-type TFT201 is connected the drain electrode of the first P-type TFT 101, the source electrode of the fourth N-type TFT202 first
のN型TFT102のドレイン電極が接続され、第4のP型TFT201のドレイン電極及び第4のN型TFT Of N-type drain electrode of TFT102 is connected, a fourth drain electrode and fourth P-type TFT201 the N-type TFT
202のドレイン電極には出力端子(OUTPUT)が接続されている。 Output terminal (OUTPUT) is connected to the drain electrode 202. また、第4のP型TFT201のゲート電極及び第4のN型TFT202のゲート電極にはデータ信号(DATA)が入力されている。 Also, the fourth gate electrode of the gate electrode and the fourth N-type TFT202 of P-type TFT201 data signal (DATA) is input.

【0060】次に、動作の説明を行う。 Next, the operation will be described. データ信号(D Data signal (D
ATA)と、ラッチ信号(LAT)と、反転ラッチ信号(LATB)との入力を図3(A)のようなタイミングチャートに従って行う。 And ATA), a latch signal (LAT), the input of the and the inverse latch signal (LATB) performed according to the timing chart shown in FIG 3 (A). ここで、ラッチ信号(LAT) Here, the latch signal (LAT)
がHIGHであり、反転ラッチ信号(LATB)がLO There is HIGH, inverse latch signal (LATB) LO
Wである期間を期間t1、ラッチ信号(LAT)がLO The period is W time t1, the latch signal (LAT) is LO
Wであり、反転ラッチ信号(LATB)がHIGHである期間を期間t2とする。 Is W, inverse latch signal (LATB), the time period is HIGH and the period t2. データ信号(DATA)はH Data signal (DATA) is H
IGH、LOWどちらも取りうる(但し、期間t1の期間内にはデータ信号は変化しないものとする)。 IGH, may LOW neither taken (where the data signal does not change within the period of time t1). それぞれの期間の動作は以下のように記述される。 Operation of each period will be described as follows.

【0061】期間t1において、HIGH電位のラッチ信号(LAT)及びLOW電位の反転ラッチ信号(LA [0061] In the period t1, the inverted latch signal of the latch signal (LAT) and LOW potential of HIGH potential (LA
TB)によって第2のP型TFT103及び第2のN型TFT104はオフする。 The second P-type by TB) TFT 103 and a second N-type TFT104 is turned off. このとき、データ信号(DA At this time, the data signal (DA
TA)がHIGHの場合は、第3のP型TFT106、 If TA) is HIGH, the third P-type TFT 106,
第1のN型TFT102及び第4のN型TFT202はオンする。 The first N-type TFT102 and the fourth N-type TFT202 is turned on. また、第3のN型TFT105、第1のP型TFT101、第4のP型TFT201の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、 The third N-type TFT 105, a first P-type TFT 101, if the absolute value of the fourth least one of the threshold value of the P-type TFT201 is greater than 3V, the
出力(OUTPUT)にVDDは出力されず、出力(O The output (OUTPUT) VDD is not output, the output (O
UTPUT)はVSS電位となる。 UTPUT) becomes the VSS potential.

【0062】一方データ信号(DATA)がLOWの場合は、第3のN型TFT105、第1のP型TFT10 [0062] On the other hand, when the data signal (DATA) is LOW, the third N-type TFT 105, a first P-type TFT10
1及び第4のP型TFT201はオンする。 1 and the fourth P-type TFT201 is turned on. また、第3 In addition, third
のP型TFT106、第1のN型TFT102、第4のN型TFT202の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、出力(OUTPUT) The P-type TFT 106, a first N-type TFT 102, if the absolute value of the fourth least one of the threshold of the N-type TFT202 is greater than 3V, the output (OUTPUT)
にVSSは出力されず、出力(OUTPUT)はVDD The VSS is not output, the output (OUTPUT) is VDD
電位となる。 The potential. よって、リーク電流もなく低消費電力化が実現できる。 Therefore, the leakage current, low power consumption can be realized without.

【0063】また、前記閾値の絶対値が3Vを超えない場合において(例としてP型TFTの閾値が−2V、N [0063] The threshold of P-type TFT as (example in a case where the absolute value of the threshold value does not exceed 3V is -2 V, N
型TFTの閾値が2Vとする)、その動作について説明する。 Threshold type TFT is to 2V), the operation will be described.

【0064】データ信号(DATA)がHIGHのときは第3のP型TFT106、第1のN型TFT102及び第4のN型TFT202はオンするが、第3のN型T [0064] The third P-type TFT106 when the data signal (DATA) is HIGH, the first N-type TFT102 and the fourth N-type TFT202 is turned on, the third N-type T
FT105、第1のP型TFT101及び第4のP型T FT105, first P-type TFT101 and fourth P-type T
FT201もまたオフ領域動作にならずにオンする。 FT201 is also turned on without entering into the OFF region operation. しかし、この時の第1のP型TFT101及び第1のN型TFT102のゲート・ソース間電圧としきい値の差はそれぞれ、−1V及び4Vとなる。 However, each difference between the time of the first P-type TFT101 and the first gate-source voltage of the N-type TFT102 and threshold becomes -1V and 4V. 通常、移動度とTFT Normally, mobility and TFT
の大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、 The obtained from the size, the current capability of the current capability and the N-type TFT of the P-type TFT are designed substantially equal manner,
ゲート・ソース間電圧としきい値の差の絶対値が大きい第1のN型TFT102及び第4のN型TFT202が第1のP型TFT101及び第4のP型TFT201よりも実効的な抵抗が下がり、結果として出力端子(OUTP Effective resistance decreases than P-type TFT201 absolute first N-type value is greater TFT102 and fourth N-type TFT202 is first P-type TFT101 and fourth difference between the gate-source voltage and the threshold value , as a result the output terminals (OUTP
UT)からはLOW電位が出力される。 It is LOW potential is output from the UT).

【0065】一方、データ信号(DATA)がLOWのときは第3のN型TFT105、第1のP型TFT10 [0065] On the other hand, the third N-type TFT105 when a data signal (DATA) is LOW, the first P-type TFT10
1及び第4のP型TFT201がオンするが、第3のP 1 and the fourth P-type TFT201 is on, but the third P
型TFT106、第1のN型TFT102及び第4のN Type TFT 106, a first N-type TFT102 and fourth N
型TFT202もまたオフ領域動作にならずにオンする。 Type TFT202 also turned ON without turning off area operation. しかし、この時の第1のP型TFT101及び第1 However, the first P-type TFT101 and the first time this
のN型TFT102のゲート・ソース間電圧としきい値の差はそれぞれ、−4V及び1Vとなる。 Each of the difference between the gate-source voltage and the threshold value of the N-type TFT102 becomes -4V and 1V. よって、ゲート・ソース間電圧としきい値の差の絶対値が大きい第1のP型TFT101及び第4のP型TFT201が、第1 Thus, the first P-type TFT101 and fourth P-type TFT201 the larger the absolute value of the difference between the gate-source voltage and the threshold, first
のN型TFT102及び第4のN型TFT202よりも実効的な抵抗が下がり、結果として出力端子(OUTP The effective resistance decreases than N-type TFT102 and the fourth N-type TFT 202, resulting in the output terminal (OUTP
UT)にはHIGH電位が出力される。 The UT) is HIGH potential is output.

【0066】期間t2において、LOW電位のラッチ信号(LAT)によって、第3のN型TFT105はオフになる。 [0066] In the period t2, the latch signal of LOW potential (LAT), the third N-type TFT105 is turned off. そして第2のP型TFT103はオンになり、 And the second P-type TFT103 is turned on,
第1のP型TFT101のゲート電極の電位がVDDとなって、第1のP型TFT101がオフする。 Potential of the first gate electrode of the P-type TFT101 becomes to VDD, the first P-type TFT101 is turned off. また同時にHIGH電位の反転ラッチ信号(LATB)によって、第3のP型TFT106はオフになる。 At the same time the inverted latch signal at HIGH potential (LATB) The third P-type TFT106 is turned off. そして第1 Then, the first
のN型TFT104はオンになり、第1のN型TFT1 Of N-type TFT104 turns on, the first N-type TFT1
02のゲート電極の電位がVSSとなり、第1のN型T Next potential of the gate electrode VSS 02, the first N-type T
FT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。 FT102 is also turned off, the data read circuit is in a high impedance state. 従って、データ信号(DAT Therefore, the data signal (DAT
A)が期間の間に変化しても出力端子(OUTPUT) Even A) is changed during the period the output terminal (OUTPUT)
の出力に影響を与えない。 It does not affect the output.

【0067】本実施形態の特徴として、前記実施形態1 [0067] As a feature of the present embodiment, the embodiment 1
と同様にTFTが従来例では動作しないしきい値でも動作することと応答速度が向上すること、そしてTFTの数を増やすことでN型TFTとP型TFTの抵抗比が上がりより確実に動作しやすいことがあげられる。 Similarly TFT conventional example by improving be a response speed to operate at a threshold that does not work, and the resistance ratio of N-type TFT and a P-type TFT operates reliably than up by increasing the number of TFT and easy it can be cited. 本実施形態も、前記実施形態1と同様、期間t1の期間内にデータ信号(DATA)が変化しないようにしておくと動作上好ましい。 This embodiment is also similar to the embodiment 1, the operation when the data signal within the period of time t1 (DATA) is kept so as not to change preferred.

【0068】[実施形態3]図5に実施形態1及び2とは異なる、実施形態3のデータ読みこみ回路の構成例を示す。 [0068] showing a configuration example of a different, a data reading circuit of the third embodiment and Embodiment 3] Embodiment 1 and 2 in FIG. 本実施形態のデータ読みこみ回路は前記実施形態1 Data read crowded circuit of this embodiment the embodiments 1
に新たに第4のN型TFT301と第4のP型TFT3 New and fourth N-type TFT301 fourth P-type TFT3
02を追加した。 02 was added. また、前記実施形態1におけるラッチ信号(LAT)及び反転ラッチ信号(LATB)を本実施形態では第1のラッチ信号(LAT1)及び第1の反転ラッチ信号(LAT1B)とし、新たに第2のラッチ信号(LAT2)及び第2の反転ラッチ信号(LAT2 Also, the latch signal in Embodiment 1 (LAT) and the inverted latch signal (LATB) in this embodiment is a first latch signal (LAT1) and the first inversion latch signal (LAT1B), new second latch signal (LAT2) and a second inversion latch signal (LAT2
B)を追加した。 B) was added.

【0069】第4のN型TFT301のソース電極及びドレイン電極のいずれか一方にはデータ信号(DAT [0069] either one data signal of the fourth source electrode and the drain electrode of the N-type TFT 301 (DAT
A)が入力され、他方には第3のN型TFT105のソース電極及びドレイン電極のいずれか一方が接続されている。 A) is inputted, one of the third source electrode and the drain electrode of the N-type TFT105 is connected to the other. 第4のP型TFT302のソース電極及びドレイン電極のいずれか一方にはデータ入力信号(DATA) Either one data input signal of the fourth source electrode and the drain electrode of the P-type TFT 302 (DATA)
が入力され、他方には第3のP型TFT106のソース電極及びドレイン電極のいずれか一方が接続されている。 There are input, one of the third source electrode and the drain electrode of the P-type TFT106 is connected to the other.

【0070】第2のP型TFT103と第3のN型TF [0070] and the second P-type TFT103 third of the N-type TF
T105のゲート電極には第1のラッチ信号(LAT The gate electrode of the T105 first latch signal (LAT
1)が、また、第2のN型TFT104と第3のP型T 1) is also a second N-type TFT104 third P-type T
FT106のゲート電極には第1のラッチ信号の反転信号である第1の反転ラッチ信号(LAT1B)が入力されている。 The gate electrode of FT106 first inversion latch signal (LAT1B) is input is an inverted signal of the first latch signal. そして第4のN型TFT301のゲート電極には第2のラッチ信号(LAT2)が、第4のP型TF And the gate electrode of the fourth N-type TFT301 second latch signal (LAT2), a fourth P-type TF
T302のゲート電極には第2のラッチ信号の反転信号である第2の反転ラッチ信号(LAT2B)が入力されている。 The gate electrode of the T302 second inverse latch signal (LAT2B) is input is an inverted signal of the second latch signal.

【0071】次に、動作の説明を行う。 [0071] Next, the operation will be described. データ信号(D Data signal (D
ATA)と、第1のラッチ信号(LAT1)と、第1の反転ラッチ信号(LAT1B)、第1のラッチ信号と周期を同じく位相の異なる第2のラッチ信号(LAT2) And ATA), a first latch signal (LAT1), first inversion latch signal (LAT1B), the first latch signal and the cycle also phase different second latch signal (LAT2)
と、第2の反転ラッチ信号(LAT2B)とを図3 When, Figure 3 a second inverse latch signal (LAT2B)
(B)のようなタイミングチャートに従って入力する。 Inputting accordance timing chart as (B).
ここで、第1のラッチ信号(LAT1)がLOWであり、第2のラッチ信号(LAT2)がLOWであり、第1の反転ラッチ信号(LAT1B)がHIGHであり、 Here, the first latch signal (LAT1) is LOW, the second latch signal (LAT2) is LOW, the first inversion latch signal (LAT1B) is HIGH,
第2の反転ラッチ信号(LAT2B)がHIGHである期間を期間t1とする。 Second inverse latch signal (LAT2B) is a time period t1 period is HIGH. 続いて第1のラッチ信号(LA Then the first latch signal (LA
T1)がHIGHであり、第2のラッチ信号(LAT T1) is HIGH, the second latch signal (LAT
2)がLOWであり、第1の反転ラッチ信号(LAT1 2) it is LOW, the first inversion latch signal (LAT1
B)がLOWであり、第2の反転ラッチ信号(LAT2 B) is LOW, the second inversion latch signal (LAT2
B)がHIGHである期間をt2とする。 B) is a period which is HIGH and t2. 続いて第1のラッチ信号(LAT1)がHIGHであり、第2のラッチ信号(LAT2)がHIGHであり、第1の反転ラッチ信号(LAT1B)がLOWであり、第2の反転ラッチ信号(LAT2B)がLOWである期間を期間t3とする。 Then the first latch signal (LAT1) is HIGH, the second latch signal (LAT2) is HIGH, the first inversion latch signal (LAT1B) is LOW, second inverse latch signal (LAT2B ) is the period of time t3 the period is LOW. そして第1のラッチ信号(LAT1)がLOWであり、第2のラッチ信号(LAT2)がHIGHであり、第1の反転ラッチ信号(LAT1B)がHIGHであり、第2の反転ラッチ信号(LAT2B)がLOWである期間を期間t4とする。 The first latch signal (LAT1) is LOW, the second latch signal (LAT2) is HIGH, the first inversion latch signal (LAT1B) is HIGH, the second inverse latch signal (LAT2B) There is a period of time t4 the period is LOW. データ信号(DATA)はHIGH、LOWどちらも取りうる(但し、期間t3の期間内にはデータ信号は変化しないものとする)。 Data signal (DATA) is HIGH, may LOW neither taken (where the data signal does not change within the period of time t3). それぞれの期間の動作は以下のように記述される。 Operation of each period will be described as follows.

【0072】期間t1において、LOW電位の第1のラッチ信号(LAT1)によって、第3のN型TFT10 [0072] In the period t1, the first latch signal LOW potential (LAT1), the third N-type TFT10
5はオフになる。 5 is turned off. そして第2のP型TFT103はオンになる。 The second P-type TFT103 is turned on. 一方HIGH電位の第1の反転ラッチ信号(L Meanwhile HIGH first inversion latch signal potential (L
AT1B)によって、第3のP型TFT106はオフになり、第2のN型TFT104はオンになる。 By AT1B), the third P-type TFT106 turns off, the second N-type TFT104 is turned on. よって、 Thus,
第1のP型TFT101のゲート電極の電位がVDDとなって第1のP型TFT101がオフする。 Potential of the first gate electrode of the P-type TFT101 the first P-type TFT101 becomes VDD is turned off. また同時に第1のN型TFT102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。 At the same time the first potential of the gate electrode VSS next N-type TFT 102, a first N-type TFT 102 is also turned off, the data reading circuit becomes high impedance state. 従って、 Therefore,
データ信号(DATA)が期間t1の期間に変化しても出力端子(OUTPUT)の出力に影響を与えない。 Even when a data signal (DATA) changes during the period t1 it does not affect the output of the output terminal (OUTPUT).

【0073】期間t2において、HIGH電位の第1のラッチ信号(LAT1)によって第3のN型TFT10 [0073] In period t2, the third N-type by the first latch signal of HIGH potential (LAT1) TFT 10
5がオンになり、LOW電位の第1の反転ラッチ信号によって(LAT1B)によって第3のP型TFT106 5 is turned on, the third P-type by the first inverting latch signal LOW potential (LAT1B) TFT 106
がオンになる。 There turned on. 同時に第2のP型TFT103及び第2 At the same time the second P-type TFT103 and second
のN型TFT104はオフするが、LOW電位の第2のラッチ信号(LAT2)により第4のN型TFT301 Of N-type TFT104 is turned off, the fourth N-type by the second latch signal LOW potential (LAT2) TFT 301
がオフであり、またHIGH電位の第2の反転ラッチ信号(LAT2B)により第4のP型TFT302がオフなので、期間t2の時点では依然として第1のP型TF There is off, and the fourth P-type TFT302 since off by the second inversion latch signal at HIGH potential (LAT2B), still the first P-type at the time period t2 TF
T101のゲート電極の電位はVDD、また第1のN型TFT102のゲート電極の電位はVSSである。 The potential of the gate electrode of the T101 is VDD, also the potential of the first gate electrode of the N-type TFT102 is VSS. よって第1のP型TFT101、第1のN型TFT102共にオフである。 Thus the first P-type TFT 101, a first N-type TFT102 both off. 従ってデータ読み込み回路がハイインピーダンス状態になり、データ信号(DATA)が期間t Thus data reading circuit becomes high impedance state, the data signal (DATA) is the time period t
2の間に変化しても出力端子(OUTPUT)の出力に影響を与えない。 Be varied between 2 does not affect the output of the output terminal (OUTPUT).

【0074】期間t3において、HIGH電位の第1のラッチ信号(LAT1)及びLOW電位の第1の反転ラッチ信号(LAT1B)によって第2のP型TFT10 [0074] In the period t3, the second P-type by first inverting latch signal of first latch signal (LAT1) and LOW potential of HIGH potential (LAT1B) TFT 10
3及び第2のN型TFT104はオフする。 3 and the second N-type TFT104 is turned off. このとき、 At this time,
データ信号(DATA)がHIGHの場合は、第4のP If the data signal (DATA) is HIGH, the fourth P
型TFT302、第3のP型TFT106及び第1のN Type TFT 302, a third P-type TFT106 and first N
型TFT102はオンする。 Type TFT102 is turned on. また、第4のN型TFT3 The fourth N-type TFT3
01、第3のN型TFT105、第1のP型TFT10 01, the third N-type TFT 105, a first P-type TFT10
1の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、第1のP型TFT101はオフするので、出力(OUTPUT)はVSS電位となる。 The absolute value of 1 at least one of threshold if it exceeds the 3V, the first P-type TFT101 is turned off, the output (OUTPUT) becomes VSS potential.

【0075】一方データ信号(DATA)がLOWの場合は、第4のN型TFT301、第3のN型TFT10 [0075] On the other hand, when the data signal (DATA) is LOW, the fourth N-type TFT 301, the third N-type TFT10
5及び第1のP型TFT101はオンする。 5 and the first P-type TFT101 is turned on. また、第4 In addition, the fourth
のP型TFT302、第3のP型TFT106及び第1 The P-type TFT 302, a third P-type TFT106 and first
のN型TFT102の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、第1のN型TFT1 For the absolute value of at least one of the threshold of the N-type TFT102 is greater than 3V, the first N-type TFT1
02はオフするので、出力(OUTPUT)はVDD電位となる。 02 is turned off so that the output (OUTPUT) is VDD potential. よって、リーク電流もなく低消費電力化が実現できる。 Therefore, the leakage current, low power consumption can be realized without.

【0076】また、前記閾値の絶対値が3Vを超えない場合において(例としてP型TFTの閾値が−2V、N [0076] The threshold of P-type TFT as (example in a case where the absolute value of the threshold value does not exceed 3V is -2 V, N
型TFTの閾値が2Vとする)、その期間t3の動作について説明する。 Threshold type TFT is to 2V), describes the operation of the period t3.

【0077】データ信号(DATA)がHIGHのときは第1のN型TFT102がオンするが、第1のP型T [0077] Data signal (DATA) is turned on the first N-type TFT102 is when the HIGH, but the first P-type T
FT101もまたオフ領域動作にならずにオンする。 FT101 is also turned on without entering into the OFF region operation. しかし、この時の第1のP型TFT101及び第1のN型TFT102のゲート・ソース間電圧としきい値の差はそれぞれ、−1V及び4Vとなる。 However, each difference between the time of the first P-type TFT101 and the first gate-source voltage of the N-type TFT102 and threshold becomes -1V and 4V. 通常、移動度とTFT Normally, mobility and TFT
の大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、 The obtained from the size, the current capability of the current capability and the N-type TFT of the P-type TFT are designed substantially equal manner,
ゲート・ソース間電圧としきい値の差の絶対値が大きい第1のN型TFT102が第1のP型TFT101よりも実効的な抵抗が下がり、結果として出力端子(OUTPU The first N-type TFT102 the larger the absolute value of the difference between the gate-source voltage and the threshold effective resistance decreases than the first P-type TFT 101, resulting in the output terminal (outpu
T)からはLOW電位が出力される。 Is LOW potential is output from the T).

【0078】一方、データ信号(DATA)がLOWのときは第1のP型TFT101がオンするが、第1のN [0078] On the other hand, when the data signal (DATA) is LOW while the first P-type TFT101 is turned on, the first N
型TFT102もまたオフ領域動作にならずにオンする。 Type TFT102 also turned ON without turning off area operation. しかし、この時の第1のP型TFT101及び第1 However, the first P-type TFT101 and the first time this
のN型TFT102のゲート・ソース間電圧としきい値の差はそれぞれ、−4V及び1Vとなる。 Each of the difference between the gate-source voltage and the threshold value of the N-type TFT102 becomes -4V and 1V. よって、ゲート・ソース間電圧としきい値の差の絶対値が大きい第1のP型TFT101が第1のN型TFT102よりも実効的な抵抗が下がり、結果として出力端子(OUTPUT)からはHIGH電位が出力される。 Therefore, the effective resistance decreases than the first P-type TFT101 the larger the absolute value of the difference between the gate-source voltage and the threshold first N-type TFT 102, HIGH potential From the results as an output terminal (OUTPUT) There is output.

【0079】期間t4において、第1のラッチ信号(L [0079] In period t4, the first latch signal (L
AT1)がLOWとなり第3のN型TFT105はオフし、第1の反転ラッチ信号(LAT1B)がHIGHとなり第3のP型TFT106もまたオフする。 AT1) becomes LOW third N-type TFT105 is turned off, the first inversion latch signal (LAT1B) becomes HIGH third P-type TFT106 is also turned off. 一方、第2のP型TFT103及び第2のN型TFT104はオンするため、第1のP型TFT101はゲート電極の電位がVDDとなってオフし、第1のN型TFT102もまたゲート電極の電位がVSSとなりオフする。 On the other hand, the second P-type TFT103 and second N-type TFT104 is for turning on the first P-type TFT101 is turned off becomes the potential of the gate electrode is to VDD, the first N-type TFT102 also the gate electrode potential is turned off at VSS. このためデータ読み込み回路がハイインピーダンス状態になる。 Because of this data reading circuit is in a high impedance state. 従って、データ信号(DATA)が期間t4の期間内に変化しても出力端子(OUTPUT)の出力に影響を与えない。 Therefore, the data signal (DATA) is changed within a period of time t4 does not affect the output of the output terminal (OUTPUT).

【0080】以上の動作をまとめると、期間が期間t3 [0080] To summarize the above operation, the period is the period t3
のときは入力されるデータ信号(DATA)に応じた能動的な出力をおこない、その他の期間は出力がハイインピーダンスとなる。 Performs an active output corresponding to a data signal input (DATA), the other period the output becomes a high impedance when the.

【0081】第2のラッチ信号(LAT2)及び第2の反転ラッチ信号(LAT2B)は新たにパルス発生器で作り出したものでも良いし、第1のラッチ信号(LAT [0081] the second latch signal (LAT2) and the second inverse latch signal (LAT2B) is may be one produced by the newly pulse generator, a first latch signal (LAT
1)及び第1の反転ラッチ信号(LAT1B)を遅延回路など何らかの手段で遅延させたものでも良い。 1) and a first inversion latch signal (LAT1B) may be one delayed by some means such as a delay circuit. 特に後者はパルス発生器を作る必要が無く容易な手段で実現できるので好ましい。 Especially the latter is preferred because the need to make the pulse generator can be realized with no easy means.

【0082】また、第1のラッチ信号(LAT1)と第2のラッチ信号(LAT2)、第1の反転ラッチ信号(LAT1B)と第2の反転ラッチ信号(LAT2B) [0082] Also, first latch signal (LAT1) and a second latch signal (LAT2), a first inversion latch signal (LAT1B) and second inverse latch signal (LAT2B)
を入れ替えた、図3(C)のタイミングチャートに従って入力した場合を考える。 Was replaced, consider a case where the input according to the timing chart of FIG. 3 (C). この場合も期間t3において、データ信号(DATA)に応じた出力が行われ、それ以外ではデータ信号(DATA)による出力への影響はない。 In this case the period t3 also output in response to the data signal (DATA) is performed, no influence on the output of the data signal (DATA) for the rest. 従って、パルスのタイミングは第1のラッチ信号(LAT1)と第2のラッチ信号(LAT2)のどちらが先であっても良い。 Thus, the timing of the pulse which of first latch signal (LAT1) and the second latch signal (LAT2) may be first.

【0083】本実施形態の特徴は、前記実施形態1と同様にTFTが従来例では動作しないしきい値でも動作することと応答速度が向上することである。 [0083] This embodiment is characterized, TFT Like the first embodiment is to improve that response speed to work with a threshold that does not work in the conventional example. また、本実施形態は、期間t3の期間内にデータ信号(DATA)が変化しないようにしておくと動作上好ましい。 Further, the present embodiment, the operation when the data signal within the period of time t3 (DATA) is kept so as not to change preferred.

【0084】[実施形態4]図6に実施形態1乃至3とは異なる、実施形態4のデータ読みこみ回路の構成例を示す。 [0084] showing a configuration example of a different, a data reading circuit according to the fourth embodiment and Embodiment 4 Embodiments 1 to 3 in FIG. 6. 本実施形態のデータ読みこみ回路は前記実施形態1 Data read crowded circuit of this embodiment the embodiments 1
に新たに容量手段410とアナログスイッチ420を追加したものである。 Is newly obtained by adding a capacitor means 410 and the analog switches 420. アナログスイッチ420はデータ信号(DATA)の第3のN型TFT105及び第3のP The third N-type TFT105 and third P analog switches 420 data signal (DATA)
型TFT106への入力を制御する。 To control the input to the type TFT106. アナログスイッチ420にはラッチ信号(LAT)及び反転ラッチ信号(LATB)が入力されている。 A latch signal (LAT) and the inverse latch signal (LATB) is input to the analog switch 420. 容量手段410にはアナログスイッチ420、第3のN型TFT105のソース電極及びドレイン電極のいずれか一方及び第3のP型TFT106のソース電極及びドレイン電極のいずれか一方が接続され、データ信号(DATA)の電位に応じた電荷を溜め込む。 The capacitor means 410 analog switches 420, one of the third one of the source electrode and the drain electrode of the N-type TFT105 and third source electrode and the drain electrode of the P-type TFT106 is connected, the data signal (DATA save up the charge corresponding to the potential of).

【0085】次に、動作の説明を行う。 [0085] Next, the operation will be described. データ信号(D Data signal (D
ATA)と、ラッチ信号(LAT)と、反転ラッチ信号(LATB)との入力を図3(D)のようなタイミングチャートに従って行う。 And ATA), a latch signal (LAT), the input of the and the inverse latch signal (LATB) performed according to the timing chart shown in FIG 3 (D). ここで、ラッチ信号(LAT) Here, the latch signal (LAT)
がLOWであり、反転ラッチ信号(LATB)がHIG There is a LOW, the inverted latch signal (LATB) is HIG
Hである期間を期間t1、ラッチ信号(LAT)がHI The duration is H period t1, the latch signal (LAT) is HI
GHであり、反転ラッチ信号(LATB)がLOWである期間を期間t2とする。 A GH, inverse latch signal (LATB), the time period is LOW and the period t2. データ信号(DATA)はH Data signal (DATA) is H
IGH、LOWどちらも取りうる。 IGH, can LOW both take. それぞれの期間の動作は以下のように記述される。 Operation of each period will be described as follows.

【0086】期間t1において、LOW電位のラッチ信号(LAT)及びHIGH電位の反転ラッチ信号(LA [0086] In the period t1, the inverted latch signal of the latch signal (LAT) and HIGH potential of LOW potential (LA
TB)によって、アナログスイッチ420がオンして容量手段410にデータ信号に応じた電荷が溜め込まれる。 By TB), charge corresponding to the data signal in the capacitor means 410 analog switch 420 is turned on is Tamekoma. また、LOW電位のラッチ信号(LAT)によって、第3のN型TFT105はオフになる。 Also, the latch signal of LOW potential (LAT), the third N-type TFT105 is turned off. そして、第2のP型TFT103はオンになり、第1のP型TFT The second P-type TFT103 turns on, the first P-type TFT
101のゲート電極の電位がVDDとなって第1のP型TFT101がオフする。 The potential of the gate electrode 101 is first P-type TFT101 becomes VDD is turned off. 同時に、HIGH電位の反転ラッチ信号(LATB)によって、第3のP型TFT1 At the same time, the inverted latch signal of HIGH potential (LATB), the third P-type TFT1
06はオフになる。 06 is turned off. そして第2のN型TFT104はオンになり、第1のN型TFT102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。 The second N-type TFT104 is turned on, the potential VSS next to the gate electrode of the first N-type TFT 102, a first N-type TFT 102 is also turned off, the data reading circuit becomes high impedance state. 従って、データ信号(DATA)が期間t1の期間に変化しても出力端子(OUTPUT)の出力に影響を与えない。 Therefore, the data signal (DATA) does not affect the output of the even output terminals is changed during the period t1 (OUTPUT).

【0087】期間t2において、HIGH電位のラッチ信号(LAT)及びLOW電位の反転ラッチ信号(LA [0087] In period t2, the inverted latch signal of the latch signal (LAT) and LOW potential of HIGH potential (LA
TB)によってアナログスイッチ420、第2のP型T Analog switch 420 by TB), a second P-type T
FT103及び第2のN型TFT104がオフし、第3 FT103 and second N-type TFT104 is turned off, the third
のN型TFT105と第3のP型TFT106がオンする。 Of N-type TFT105 and third P-type TFT106 turns on. 容量手段410に動作期間が期間t1から期間t2 Period operation period from time t1 in the capacitor means 410 t2
に変化した時点でのデータ信号(DATA)の電位に応じた電荷が溜めこまれているため、第1のP型TFT1 Since charge corresponding to the potential of the data signal at the time of the change (DATA) is Tamekoma, the first P-type TFT1
01のゲート電極及び第1のN型TFT102のゲート電極に、容量手段410に溜め込まれた電荷が入力される。 The gate electrode and the first gate electrode of the N-type TFT102 01, charge Tamekoma in the capacitor means 410 is inputted. このとき容量手段410から第1のP型TFT10 The first P-type from the time the capacitor means 410 TFT 10
1のゲート電極及び第1のN型TFT102のゲート電極への電荷の移動による電位変化(データ信号(DAT 1 potential changes due to the movement of charges to the gate electrode and the first gate electrode of the N-type TFT 102 (data signal (DAT
A)がHIGHのときは電位降下、データ信号(DAT The potential drop when A) is HIGH, the data signal (DAT
A)がLOWのときは電位上昇)が起こるが、この電位変化は容量手段410と第1のP型TFT101及び第1のN型TFT102で発生する容量との比に影響するため、容量手段410が充分大きな容量をとることができれば電位変化を抑えることができる。 Since it is when A) is LOW potential rise) occurs, the potential change is affecting the ratio of the capacitance generated capacitor means 410 and the first P-type TFT101 and first N-type TFT 102, capacitor means 410 There it is possible to suppress a potential change if it is possible to take a sufficiently large capacitance. 従って、第1のP型TFT101のゲート電極の電位及び第1のN型T Therefore, the potential of the first gate electrode of the P-type TFT101 and first N-type T
FT102のゲート電極の電位は、期間t1から期間t The potential of the gate electrode of FT102 a period from time t1 t
2に変化した時点でのデータ信号(DATA)の電位とほぼ同じ値となる。 It becomes substantially equal to the potential of the data signal at the time of the change to the 2 (DATA).

【0088】もしこの期間中データ信号(DATA)の電位がHIGHからLOW(あるいはLOWからHIG [0088] If HIG potential of this period in the data signal (DATA) from HIGH from LOW (or LOW
H)に変わった場合でも、前記アナログスイッチ420 Even when changes to H), the analog switch 420
がオフしているため、出力端子(OUTPUT)の出力に影響を及ぼさない。 There because off, does not affect the output of the output terminal (OUTPUT).

【0089】本実施形態の特徴は、前記実施形態1と同様にTFTが従来例では動作しないしきい値でも動作することと応答速度が向上することである。 [0089] This embodiment is characterized, TFT Like the first embodiment is to improve that response speed to work with a threshold that does not work in the conventional example. また、ラッチ信号(LAT)がHIGHで反転ラッチ信号(LAT The inverting latch signal latch signal (LAT) is at HIGH (LAT
B)がLOWで第1のP型TFT101のゲート電極及び第1のN型TFT102のゲート電極にデータ信号(DATA)の電位を印加するときにはアナログスイッチ420によってデータ信号が遮断されているため、途中でデータ信号が変化しても動作に影響がない。 Because it is cut off the data signal by the analog switch 420 when the B) applies a potential of the gate electrode and the first data signal to the gate electrode of the N-type TFT102 of the first P-type TFT101 at LOW (DATA), the middle in there is no impact on operation data signal is changed.

【0090】また、本実施形態で用いられる容量手段4 [0090] The capacitance means 4 used in this embodiment
10はTFTのゲート電極と入力電極との間、もしくはTFTのゲート電極と出力電極との間の容量を用いた容量手段でも、半導体層を形成する材料、ゲート電極を形成する材料、配線材料のうちいずれか2材料と、前記2 10 with capacitive means using the capacitance between the between the gate electrode and the input electrode of the TFT, or the gate electrode of the TFT and the output electrode, the material for forming the semiconductor layer, the material forming the gate electrode, the wiring material out and any two materials, the two
材料間の絶縁膜とでなる容量手段でも良い。 It may be a capacitive means consisting of an insulating film between the materials.

【0091】また、データ信号線全体の負荷を小さくするため、アナログスイッチ420の入力端子とデータ信号(DATA)入力部の間にスイッチ等の、容量手段4 [0091] In order to reduce the load of the entire data signal line, such as a switch between the input terminal and a data signal (DATA) input of an analog switch 420, capacitor means 4
10にデータ信号(DATA)を取り込む期間を選択する手段を設けてもよい。 Means may be provided for selecting a period for taking the data signal (DATA) to 10.

【0092】[実施形態5]図7に実施形態1乃至4とは異なる、実施形態5のデータ読みこみ回路の構成例を示す。 [0092] showing a configuration example of a different, a data reading circuit of the fifth embodiment and Embodiment 5] Embodiments 1 to 4 in FIG. 本実施形態のデータ読みこみ回路は前記実施形態4 Data read crowded circuit of this embodiment the embodiment 4
の第2のP型TFT103、第2のN型TFT104、 The second P-type TFT103, the second N-type TFT 104,
第3のN型TFT105、第3のP型TFT106及びアナログスイッチ420を制御していた正反のラッチ信号をさらにTFT制御用(LAT1・LAT1B)とアナログスイッチ制御用(LAT2・LAT2B)にわけたものである。 The third N-type TFT 105, was divided third P-type TFT106 and for further TFT controls the latch signal of the positive reaction that controlled analog switches 420 and (LAT1 · LAT1B) to the analog switch control (LAT2 · LAT2B) it is intended. アナログスイッチ420には第2のラッチ信号(LAT2)と、第2のラッチ信号(LAT2) And the analog switch 420 second latch signal (LAT2), the second latch signal (LAT2)
の反転信号である第2の反転ラッチ信号(LAT2B) Second inverting latch signal which is the inverted signal (LAT2B)
とがそれぞれ入力されている。 Door has been input, respectively.

【0093】次に、動作の説明を行う。 [0093] Next, the operation will be described. データ信号(D Data signal (D
ATA)と、第1のラッチ信号(LAT1)と、第1の反転ラッチ信号(LAT1B)、第1のラッチ信号と周期を同じく位相の異なる第2のラッチ信号(LAT2) And ATA), a first latch signal (LAT1), first inversion latch signal (LAT1B), the first latch signal and the cycle also phase different second latch signal (LAT2)
と、第2の反転ラッチ信号(LAT2B)とを図3 When, Figure 3 a second inverse latch signal (LAT2B)
(E)のようなタイミングチャートに従って入力する。 To enter in accordance with the timing chart, such as (E).
ここで、第1のラッチ信号(LAT1)がLOWであり、第2のラッチ信号(LAT2)がHIGHであり、 Here, the first latch signal (LAT1) is LOW, the second latch signal (LAT2) is HIGH,
第1の反転ラッチ信号(LAT1B)がHIGHであり、第2の反転ラッチ信号(LAT2B)がLOWである期間を期間t1とする。 First inversion latch signal (LAT1B) is HIGH, the second inverse latch signal (LAT2B) to a period is LOW and the period t1. 続いて第1のラッチ信号(L Then the first latch signal (L
AT1)がLOWであり、第2のラッチ信号(LAT AT1) is LOW, the second latch signal (LAT
2)がLOWであり、第1の反転ラッチ信号(LAT1 2) it is LOW, the first inversion latch signal (LAT1
B)がHIGHであり、第2の反転ラッチ信号(LAT B) is HIGH, the second inversion latch signal (LAT
2B)がHIGHである期間を期間t2とする。 2B) is a period t2 period is HIGH. 続いて第1のラッチ信号(LAT1)がHIGHであり、第2 Then the first latch signal (LAT1) is HIGH, the second
のラッチ信号(LAT2)がHIGHであり、第1の反転ラッチ信号(LAT1B)がLOWであり、第2の反転ラッチ信号(LAT2B)がLOWである期間を期間t3とする。 Latch signal (LAT2) is HIGH, the first inversion latch signal (LAT1B) is LOW, the second inverse latch signal (LAT2B) is a period t3 period is LOW. データ信号(DATA)はHIGH、LO Data signal (DATA) is HIGH, LO
Wどちらも取りうる。 W can both take. それぞれの期間の動作は以下のように記述される。 Operation of each period will be described as follows.

【0094】期間t1において、HIGH電位の第2のラッチ信号(LAT2)及びLOW電位の第2の反転ラッチ信号(LAT2B)によってアナログスイッチ42 [0094] In the period t1, the analog switch by the second inversion latch signal of the second latch signal (LAT2) and LOW potential of HIGH potential (LAT2B) 42
0がオフしている。 0 is off. また、LOW電位の第1のラッチ信号(LAT1)によって第3のN型TFT105はオフになり、第2のP型TFT103はオンになる。 The third N-type TFT105 by first latch signal (LAT1) of the LOW potential is turned off, the second P-type TFT103 is turned on. そして第1のP型TFT101のゲート電極の電位がVDDとなって第1のP型TFT101がオフする。 The potential of the first gate electrode of the P-type TFT101 the first P-type TFT101 becomes VDD is turned off. また同時にHIGH電位の第1の反転ラッチ信号(LAT1B)によって第3のP型TFT106はオフになり、第2のN Third P-type TFT106 simultaneously by first inverting latch signal at HIGH potential (LAT1B) also turns off, the second N
型TFT104はオンになる。 Type TFT104 is turned on. そして第1のN型TFT And the first N-type TFT
102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。 102 potential VSS becomes the gate electrode of the first N-type TFT102 also turned off, the data reading circuit becomes high impedance state. 従って、データ信号(DA Therefore, the data signal (DA
TA)が期間t1の間に変化しても出力端子(OUTP Even TA) is changed during the period t1 the output terminal (OUTP
UT)の出力に影響を与えない。 It does not affect the output of the UT).

【0095】期間t2において、LOW電位の第2のラッチ信号(LAT2)及びHIGH電位の第2の反転ラッチ信号(LAT2B)によってアナログスイッチ42 [0095] In period t2, the analog switch by the second inversion latch signal of the second latch signal (LAT2) and HIGH potential of LOW potential (LAT2B) 42
0がオンする。 0 is turned on. これにより容量手段410にデータ信号(DATA)の電位に応じた電荷が蓄えられる。 Thus charge corresponding to the potential of the data signal (DATA) in the capacitor means 410 is stored. このときLOW電位の第1のラッチ信号(LAT1)によって第2のP型TFT103はオンであり、第1のP型TF The second P-type TFT103 by the first latch signal at this time LOW potential (LAT1) is on, the first P-type TF
T101のゲート電極の電位はVDDとなり、よって第1のP型TFT101がオフになっている。 The potential of the gate electrode of the T101 becomes VDD, thus the first P-type TFT101 is turned off. また同時にHIGH電位の第1の反転ラッチ信号(LAT1B)によって第2のN型TFT104もオンであり、第1のN Also a first inverting second N-type TFT104 also turned on by the latch signal (LAT1B) simultaneously HIGH potential, the first N
型TFT102のゲート電極の電位はVSSとなり、よって第1のN型TFT102もオフする。 The potential of the gate electrode of the type TFT 102 becomes VSS, thus also off the first N-type TFT 102. 従ってデータ読み込み回路がハイインピーダンス状態になり、データ信号(DATA)が期間t2の間に変化しても出力端子(OUTPUT)の出力に影響を与えない。 Thus data reading circuit becomes high impedance state, the data signal (DATA) is changed during the period t2 do not affect the output of the output terminal (OUTPUT).

【0096】期間t3において、HIGH電位の第2のラッチ信号(LAT2)及びLOW電位の第2の反転ラッチ信号(LAT2B)によってアナログスイッチ42 [0096] In the period t3, the analog switch by the second inversion latch signal of the second latch signal (LAT2) and LOW potential of HIGH potential (LAT2B) 42
0がオフする。 0 is turned off. また、HIGH電位の第1のラッチ信号(LAT1)によって第2のP型TFT103がオフであり、LOW電位の第1の反転ラッチ信号(LAT1 Further, a first latch signal (LAT1) by the second P-type TFT103 is off HIGH potential, a first inversion latch signal LOW potential (LAT1
B)によって第2のN型TFT104がオフである。 The second N-type TFT104 is off by B). よって、期間t3でのデータ信号(DATA)の変化に関係なく、期間t2で容量410に取り込まれた電荷によりデータ信号(DATA)のHIGH、LOWを判定し、出力端子(OUTPUT)から出力される。 Therefore, regardless of the change of the data signal (DATA) at time t3, the determination HIGH data signal (DATA), a LOW by the charge captured in the capacitor 410 in the period t2, from the output terminal (OUTPUT) .

【0097】本実施形態の特徴は、TFTが従来例では動作しないしきい値でも動作することである。 [0097] Features of the present embodiment is to operate in threshold TFT does not operate in the conventional example.

【0098】 [0098]

【実施例】以下に、本発明の実施例について記載する。 EXAMPLES Hereinafter, described for the embodiment of the present invention.

【0099】(実施例1)本実施例においては、実施形態で用いたデータ読みこみ回路を用いたラッチ回路を示す。 [0099] In Example 1 This example illustrates the latch circuit using the data reading circuit used in the embodiment.

【0100】図8に本実施例の回路構成を示す。 [0100] showing the circuit configuration of this embodiment in FIG. この回路は第1、第2、第3のP型TFT1301、130 This circuit first, second, third P-type TFT1301,130
3、1306と第1、第2、第3のN型TFT130 3,1306 and first, second, third N-type TFT130
2、1304、1305の6個のトランジスタからなるデータ読みこみ回路1300及びインバータ1310とクロックドインバータ1320から構成される。 Circuit 1300 and the data reading consists of six transistors 2,1304,1305 an inverter 1310 and clocked inverter 1320. 第1のP型TFT1301のゲート電極には第2のP型TFT The gate electrode of the first P-type TFT1301 second P-type TFT
1303のドレイン電極及び第3のN型TFT1305 1303 drain electrode and the third N-type TFT1305
のソース電極及びドレイン電極のいずれか一方が接続され、第1のP型TFT1301のソース電極には高電位電源(VDD)が接続され、第1のP型TFT1301 It is either a connection of the source electrode and the drain electrode, the source electrode of the first P-type TFT1301 high potential power supply (VDD) is connected, a first P-type TFT1301
のドレイン電極にはデータ読みこみ回路1300の出力端子(OUTPUT)が接続されている。 An output terminal of the drain electrode of the circuit 1300 reads data (OUTPUT) is connected. 第1のN型T The first N-type T
FT1302のゲート電極には第2のN型TFT130 The gate electrode of the FT1302 second N-type TFT130
4のドレイン電極及び第3のP型TFT1306のソース電極及びドレイン電極のいずれか一方が接続され、第1のN型TFT1302のソース電極には低電位電源(VSS)が接続され、第1のN型TFT1302のドレイン電極にはデータ読みこみ回路1300の出力端子(OUTPUT)が接続されている。 4 one of the drain electrode and the third source electrode and the drain electrode of the P-type TFT1306 are connections to the source electrode of the first N-type TFT1302 low potential power supply (VSS) is connected, the first N the drain electrode of the type TFT1302 output terminal of the circuit 1300 reads data (oUTPUT) is connected.

【0101】また、第2のP型TFT1303のゲート電極と第3のN型TFT1305のゲート電極にはラッチ信号(LAT)が入力され、第2のP型TFT130 [0102] Further, the gate electrode of the second P-type TFT1303 the gate electrode of the third N-type TFT1305 inputted latch signal (LAT) is a second P-type TFT130
3のソース電極には高電位電源(VDD)が接続され、 The third source electrode high-potential power supply (VDD) is connected,
第3のN型TFT1305のソース電極及びドレイン電極の他方にはデータ信号(DATA)が入力されている。 The other third source electrode and the drain electrode of the N-type TFT1305 data signal (DATA) is input. 第2のN型TFT1304のゲート電極と第3のP A gate electrode of the second N-type TFT1304 third P
型TFT1306のゲート電極には反転ラッチ信号(L Inverted latch signal to the gate electrode of the type TFT1306 (L
ATB)が入力され、第2のN型TFT1304のソース電極には低電位電源(VSS)が接続され、第3のP ATB) is input, and the source electrode of the second N-type TFT1304 low potential power supply (VSS) is connected, a third P
型TFT1306のソース電極及びドレイン電極の他方にはデータ信号(DATA)が入力されている。 On the other hand the data signal of the source electrode and the drain electrode of the type TFT1306 (DATA) is input.

【0102】データ読みこみ回路1300の出力端子(OUTPUT)にはインバータ1310の入力電極が接続され、インバータ1310の出力端子にはクロックドインバータ1320の入力端子が接続され、クロックドインバータ1320の出力には読みこみ回路1300 [0102] input electrode of the inverter 1310 is connected to the output terminal of the data read crowded circuit 1300 (OUTPUT), the input terminal of the clocked inverter 1320 is connected to the output terminal of the inverter 1310, the output of the clocked inverter 1320 reading circuit 1300
の出力端子が接続されている。 An output terminal of is connected. クロックドインバータはラッチ信号及び反転ラッチ信号(図示せず)によって制御を行う。 Clocked inverter performs control by the latch signal and the inverted latch signal (not shown).

【0103】例えば、回路の電源電位をVSSが0V、 [0103] For example, the power supply potential of the circuit VSS is 0V,
VDDが9V、データ信号(DATA)のLOW電位が3V、 VDD is 9V, LOW potential of the data signal (DATA) is 3V,
HIGH電位が6Vとして図8の回路を動作させようとする場合を考える。 HIGH potential consider when attempting to operate the circuit of Figure 8 as 6V. また、ラッチ信号(LAT)及び反転ラッチ信号(LATB)は、電源電位と同じHIGH電位が0V、LOW電位が9Vとし、全てのN型TFTのしきい値を2V、P型TFTのしきい値を−2Vとする。 The latch signal (LAT) and the inverse latch signal (LATB) the same HIGH potential as the power supply potential is 0V, LOW potential and 9V, 2V threshold of all of the N-type TFT, the P-type TFT threshold It is referred to as -2V. 本実施例では読みこみ回路1300は実施形態1と同じ回路を用いているのでデータ信号(DATA)と、ラッチ信号(LAT)と、反転ラッチ信号(LATB)との入力を実施形態1と同じ図3(A)に従って行う。 The same Figure so circuit 1300 reads the present embodiment employs the same circuit as the first embodiment and the data signal (DATA), a latch signal (LAT), the first embodiment the input of the and the inverse latch signal (LATB) carried out in accordance with 3 (A). ここで、ラッチ信号(LAT)がHIGHであり、反転ラッチ信号(LATB)がLOWである期間を期間t1、ラッチ信号(LAT)がLOWであり、反転ラッチ信号(LAT Here, a latch signal (LAT) is HIGH, inverse latch signal (LATB) period period is LOW t1, the latch signal (LAT) is LOW, the inverted latch signal (LAT
B)がHIGHである期間を期間t2とする。 B) is the period t2 period is HIGH. データ信号(DATA)はHIGH、LOWどちらも取りうる(但し、期間t1の期間内にはデータ信号は変化しないものとする)。 Data signal (DATA) is HIGH, may LOW neither taken (where the data signal does not change within the period of time t1). それぞれの期間の動作は以下のように記述される。 Operation of each period will be described as follows.

【0104】期間t1において、データ信号(DAT [0104] In the period t1, the data signal (DAT
A)がHIGHのときは第1のN型TFT1302がオンするが、第1のP型TFT1301もまたオフ領域動作にならずにオンする。 A) is turned on the first N-type TFT1302 is when the HIGH, but on the first P-type TFT1301 also without being off region operation. しかし、この時の第1のP型T However, the first P-type T at this time
FT1301及び第1のN型TFT1302のゲート・ Gates of FT1301 and first N-type TFT 1302 ·
ソース間電圧としきい値の差はそれぞれ、−1V及び4V Each difference-source voltage and the threshold value, -1 V and 4V
となる。 To become. 通常、移動度とTFTの大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲート・ソース間電圧としきい値の差の絶対値が大きい第1のN型TFT13 Usually, determined from the size of the mobility and TFT, the current capability of the current capability and the N-type TFT of the P-type TFT are designed substantially equal manner, the absolute value of the difference between the voltage and the threshold gate-source the first N-type TFT13
02が第1のP型TFT1301よりも実効的な抵抗が下がり、結果として出力端子(OUTPUT)からはLOW電位が出力される。 02 the effective resistance decreases than the first P-type TFT 1301, the LOW potential is output from the result the output terminal (OUTPUT).

【0105】一方、データ信号(DATA)がLOWのときは第1のP型TFT1301がオンするが、第1のN型TFT1302もまたオフ領域動作にならずにオンする。 [0105] On the other hand, when the data signal (DATA) is LOW while the first P-type TFT1301 is turned on, it turns on the first N-type TFT1302 also without being off region operation. しかし、この時の第1のP型TFT1301及び第1のN型TFT1302のゲート・ソース間電圧としきい値の差はそれぞれ、−4V及び1Vとなる。 However, each difference between the time of the first P-type TFT1301 and the first gate-source voltage of the N-type TFT1302 and the threshold becomes -4V and 1V. よって、 Thus,
ゲート・ソース間電圧としきい値の差の絶対値が大きい第1のP型TFT1301が第1のN型TFT1302 The first P-type TFT1301 absolute value of the difference between the gate-source voltage and the threshold value is large first N-type TFT1302
よりも実効的な抵抗が下がり、結果として出力端子(OU Effective resistance decreases than the result as an output terminal (OU
TPUT)からはHIGH電位が出力される。 From TPUT) is HIGH potential is output.

【0106】このときクロックドインバータ1320はハイインピーダンス状態にあり読みこみ回路1300の出力と競合することはない。 [0106] clocked inverter 1320 at this time is not able to compete with the output of the circuit 1300 reads be in a high impedance state.

【0107】期間t2において、LOW電位のラッチ信号(LAT)により、第3のN型TFT1305はオフになり、第2のP型TFT1303はオンになる。 [0107] In period t2, the latch signal LOW potential (LAT), the third N-type TFT1305 is turned off, the second P-type TFT1303 is turned on. よって第1のP型TFT1301のゲート電極の電位がVD Therefore the potential of the first gate electrode of the P-type TFT1301 is VD
Dとなって第1のP型TFT1301がオフする。 The first P-type TFT1301 is turned off becomes D. また同時にHIGH電位の反転ラッチ信号(LATB)により、第3のP型TFT1306はオフになり、そして第2のN型TFT1304はオンになる。 At the same time the inverse latch signal HIGH potential (LATB) The third P-type TFT1306 is turned off, and the second N-type TFT1304 is turned on. よって第1のN Therefore, the first N
型TFT1302のゲート電極の電位がVSSとなり、 The potential of the gate electrode at VSS type TFT1302,
第1のN型TFT1302もオフし、データ読みこみ回路1300がハイインピーダンス状態になる。 The first N-type TFT1302 also turned off, the circuit 1300 reads data becomes a high impedance state. クロックドインバータ1320はインバータとして機能し、インバータ1310とループを形成する状態になり、ラッチ信号(LAT)がHIGHの時に取り込んだ映像信号が保持される。 The clocked inverter 1320 functions as an inverter, ready to form an inverter 1310 and a loop, a latch signal (LAT) is a video signal taken at the time of HIGH is held. 従って、データ信号(DATA)が期間t Therefore, the data signal (DATA) is the time period t
2の期間内に変化しても出力端子(OUTPUT)の出力に影響を与えない。 Be varied within the second period does not affect the output of the output terminal (OUTPUT).

【0108】データ読みこみ回路1300には本実施例に限らず、実施形態1〜5であげた回路を全て用いることができる。 [0108] not limited to this example the data read crowded circuit 1300, it can be used all the circuits mentioned in the embodiment 1-5. なお、本実施例ではデータの保持にインバータ1310とクロックドインバータ1320を用いたが、その代わりに2つのインバータを用いても良いし、 While this embodiment uses an inverter 1310 and clocked inverter 1320 to hold data, it may be used two inverters Alternatively,
容量手段などを用いても良い。 Or the like may be used capacity means.

【0109】(実施例2)本実施例においては、実施例1で用いたラッチ回路をソースドライバに用いた例について説明する。 [0109] In Example 2 In this example, example will be described using the latch circuits used in Example 1 to the source driver. ソースドライバとは、入力するデータ信号を取りこみ、駆動する画素に対応するソース線にアナログ変換した信号を出力するというものである。 The source driver captures the data signal to be input, is that outputs the analog-converted signal to the source line corresponding to the pixel to be driven.

【0110】図9にソースドライバの構成図を示す。 [0110] shows a block diagram of a source driver in Figure 9. ソースドライバは、シフトレジスタ1200、ラッチ回路1201、DAC1202によって構成される。 The source driver is composed of a shift register 1200, a latch circuit 1201, DAC1202. 通常、 Normal,
ソースドライバにはこのほかにラッチ回路を動作させる際にデータ信号を増幅させるのに必要となるレベルシフタもあるが、本発明によりそれが不要となる。 The source driver is also a level shifter needed for amplifying the data signal when operating the latch circuit to the other, but becomes it unnecessary by the present invention. 実際のソースドライバでは画素の行数分ソース線が必要なので、 Since the actual source driver required number of source lines rows of pixels,
表示装置のソースドライバ部分は図9の回路が行数分並ぶことになる。 Source driver portion of the display device will be the circuit of Figure 9 are arranged the number of rows.

【0111】動作について説明する。 [0111] The operation will be described. シフトレジスタ1 Shift register 1
200から送られたラッチ信号(LAT)及び反転ラッチ信号(LATB)はラッチ回路1201に入力される。 Latch signal sent from the 200 (LAT) and the inverse latch signal (LATB) is inputted to the latch circuit 1201. ラッチ回路1201にはデータ信号(DATA)、 Data signal to the latch circuit 1201 (DATA),
ラッチ信号(LAT)、反転ラッチ信号(LAT)及びラッチ回路内のクロックドインバータを制御するサンプリング信号(SAMP)、反転サンプリング信号(SA A latch signal (LAT), the inverted latch signal (LAT) and a sampling signal that controls a clocked inverter of the latch circuit (SAMP), the inverted sampling signal (SA
MPB)に応じて入力されたデータ信号(DATA)を保持及び出力を行いDACに送る。 Send the DAC performs holding and outputting the input data signal (DATA) in response to MPB). DACでは複数のラッチ回路からの出力に応じて複数の電源階調線(VO A plurality of power gradation line in accordance with an output from a plurality of latch circuits in DAC (VO
L)から1本を選択する、あるいは2本の電源階調線を選択しその電圧範囲内での電圧を選択してソース線(S Selecting one from L), or to select the two power gradation line source line select voltage within the voltage range (S
ource)に出力する。 And outputs it to the ource).

【0112】ラッチ回路は実施例1で用いた回路を用いれば良い。 [0112] The latch circuit may be used a circuit used in Example 1. シフトレジスタは複数のインバータ、クロックドインバータからなり、入力された信号を1周期もしくは半周期分シフトして出力する。 The shift register includes a plurality of inverters, consists clocked inverters, the input signal one cycle or half cycle shifts to the outputs. シフトレジスタは公知のものを用いることができる。 The shift register may be a known. DACはデジタル信号をアナログ信号に変換するものであり、その構造によってさまざまな形態があるがシフトレジスタと同様、公知のものを用いれば良い。 DAC is adapted to convert a digital signal into an analog signal, similar to have various forms depending on the structure but the shift register, may be used known ones. また、DACの後にアナログバッファをつけても良い。 It is also possible with the analog buffer after the DAC. また、サンプリング信号及び反転サンプリング信号はラッチ信号及び反転ラッチ信号を用いても良い。 The sampling signal and the inverted sampling signal may be a latch signal and the inverted latch signal.

【0113】さらに、本実施例では、デジタル入力された信号をアナログ出力する例を挙げて説明したが、デジタル入力された信号をデジタル出力することももちろん可能である。 [0113] Further, in this embodiment, the digital input signal has been described with an example of an analog output, it is of course possible to digitally output the digital input signal.

【0114】(実施例3)本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc [0114] Such electronic devices using a (Example 3) The present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio reproducing device (such as car audio and audio components), notebook personal computers, game machines, portable information terminals (mobile computers, cellular phones, portable game machines, and electronic books), image reproducing devices provided with recording media (specifically, Digital Versatile Disc
(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 For reproducing a recording medium (DVD) or the like, having a display that can display the image), and the like. それらの電子機器の具体例を図10に示す。 Specific examples thereof are shown in FIG. 10.

【0115】図10(A)は液晶ディスプレイもしくはOLEDディスプレイであり、筐体1401、支持台1 [0115] FIG. 10 (A) is a liquid crystal display or an OLED display, a housing 1401, a support stand 1
402、表示部1403などによって構成されている。 402, is constituted by a display unit 1403.
本発明は表示部1403を有する表示装置の駆動回路に適用が可能である。 The present invention can be applied to the driving circuit of a display device having a display unit 1403.

【0116】図10(B)はビデオカメラであり、本体1411、表示部1412、音声入力1413、操作スイッチ1414、操作スイッチ1415、バッテリー1 [0116] FIG. 10 (B) a video camera which includes a main body 1411, a display portion 1412, an audio input 1413, operation switches 1414, operation switches 1415, a battery 1
416、受像部1417などによって構成されている。 416, and is configured by including an image receiving portion 1417.
本発明は表示部1417を有する表示装置の駆動回路に適用が可能である。 The present invention can be applied to the driving circuit of a display device having a display unit 1417.

【0117】図10(C)はノート型のパーソナルコンピュータであり、本体1421、筐体1422、表示部1423、キーボード1424などによって構成されている。 [0117] FIG. 10 (C) shows a notebook personal computer, which includes a main body 1421, a housing 1422, a display portion 1423 is constituted by a keyboard 1424. 本発明は表示部1423を有する表示装置の駆動回路に適用が可能である。 The present invention can be applied to the driving circuit of a display device having a display unit 1423.

【0118】図10(D)は携帯情報端末であり、本体1431、表示部1432、操作ボタン1433、外部インターフェイス1434などによって構成されている。 [0118] FIG. 10 (D) shows a portable information terminal, the main body 1431, a display portion 1432, operation buttons 1433, is constituted by an external interface 1434. 本発明は表示部1432を有する表示装置の駆動回路に適用が可能である。 The present invention can be applied to the driving circuit of a display device having a display unit 1432.

【0119】図10(E)は音響再生装置、具体的には車載用のオーディオ装置であり、本体1441、表示部1442、操作スイッチ1443、1444などによって構成されている。 [0119] FIG. 10 (E) is an audio reproducing device, an audio device for vehicle in particular, the main body 1441, a display portion 1442 is constituted by an operation switch 1443,1444. 本発明は表示部1442を有する表示装置の駆動回路に適用が可能である。 The present invention can be applied to the driving circuit of a display device having a display unit 1442. また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いても良い。 In addition, this time it raised the vehicle-mounted audio device as an example, may be used in portable or home audio equipment.

【0120】図10(F)はデジタルカメラであり、本体1451、表示部(A)1452、接眼部1453、 [0120] FIG. 10 (F) is a digital camera including a main body 1451, a display portion (A) 1452, an eyepiece portion 1453,
操作スイッチ1454、表示部(B)1455、バッテリー1456などによって構成されている。 Operation switches 1454, a display portion (B) 1455, is constituted by such as a battery 1456. 本発明は表示部(A)1452及び表示部(B)1455を有する表示装置の駆動回路に適用が可能である。 The present invention can be applied to the driving circuit of a display device having a display portion (A) 1452 and the display portion (B) 1455.

【0121】図10(G)は携帯電話であり、本体14 [0121] FIG. 10 (G) is a mobile phone, which includes a main body 14
61、音声出力部1462、音声入力部1463、表示部1464、操作スイッチ1465、アンテナ1466 61, an audio output portion 1462, an audio input portion 1463, a display portion 1464, operation switches 1465, an antenna 1466
などによって構成されている。 It is constituted by such. 本発明は表示部1464 The present invention is a display unit 1464
を有する表示装置の駆動回路に適用が可能である。 It can be applied to the driving circuit of a display device having a.

【0122】これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。 [0122] The display devices used in these electronic devices can also be used heat-resistant plastic substrate as well as glass substrate. それによってよりいっそうの軽量化を図ることができる。 Whereby it is possible to further reduce weight.

【0123】なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。 [0123] The example shown in this embodiment are only an example, note that it is not limited to these applications.

【0124】本実施例は、実施形態1〜5及び実施例1 [0124] This example embodiments 1-5 and Example 1
〜2と自由に組み合わせて実施することが可能である。 It can be implemented by being freely combined with ~ 2.

【発明の効果】本発明によって、レベルシフタが不要となり、パネル外ではレベルシフトIC、電源IC等が減り、部品数の削減、消費電力の低減が可能となる。 The present invention, the level shifter is not required, the panel outside the level shift IC is reduced power IC, etc., reducing the number of parts, power consumption can be reduced. パネル内ではレイアウト面積の縮小、コンパクト化による歩留まりの向上、消費電力の低減、高周波数で動作が可能となる。 Panel reduction in a layout area, the improvement in yield by compact, reduce power consumption, it is possible to operate at high frequencies.

【0125】また本発明は、ダブルゲートのTFT(直列に接続された2つのTFT)をシングルゲートのTFTにすることができる。 [0125] The present invention, a double-gate TFT (2 two TFT connected in series) can be a TFT of single gate. その結果、TFTのゲート幅を大きく設定する必要はなく、またTFTのサイズを小さくすることができるため、高集積化が可能となる。 As a result, it is not necessary to set a large gate width of TFT, also it is possible to reduce the size of the TFT, it is possible to highly integrated. さらに、そのゲート(ゲート容量)を負荷とする素子の負担を軽減し、全体としても負荷が小さくなるため、高周波動作が可能となる。 Furthermore, the gate to reduce the burden of elements (gate capacitance) of the load, the load as a whole is reduced, thereby enabling high-frequency operation. さらに、本発明は、TFTのしきい値バラツキにも強く、信号の振幅が電源電圧より小さくても、信号をそのまま直に用いて正確に動作させることができる。 Furthermore, the present invention is resistant to the threshold variation of TFT, even if the amplitude of the signal is less than the power supply voltage can be operated accurately a signal as it directly using.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の実施形態を示す図。 It illustrates an embodiment of the present invention; FIG.

【図2】 従来例によるラッチ回路の図。 Figure 2 is an illustration of a latch circuit according to the conventional example.

【図3】 ラッチ回路動作のタイミングチャートを示す図。 FIG. 3 shows a timing chart of the latch circuit operation.

【図4】 本発明の実施形態を示す図。 It illustrates an embodiment of the invention; FIG.

【図5】 本発明の実施形態を示す図。 It illustrates an embodiment of the present invention; FIG.

【図6】 本発明の実施形態を示す図。 It illustrates an embodiment of the present invention; FIG.

【図7】 本発明の実施形態を示す図。 It illustrates an embodiment of the present invention; FIG.

【図8】 本発明の実施例であるラッチ回路の構成を示す図。 8 shows the configuration of a latch circuit according to an embodiment of the present invention.

【図9】 本発明の実施例であるソースドライバの構成を示す図。 9 is a diagram showing a configuration of a source driver according to an embodiment of the present invention.

【図10】 本発明の適用が可能な電子機器の例を示す図。 It shows an example of an electronic device that can be applied in the present invention; FIG.

【図11】 本発明の概略を示す図。 11 is a diagram showing an outline of the present invention.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) G09G 3/36 H03K 3/037 B H03K 3/037 3/356 Z ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) G09G 3/36 H03K 3/037 B H03K 3/037 3/356 Z

Claims (23)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】直列に接続されたN型トランジスタ及び第1P型トランジスタと、第2P型トランジスタを有する電気回路であって、 前記N型トランジスタのゲート電極及び前記第1P型トランジスタのゲート電極は互いに接続され、 前記N型トランジスタのドレイン電極及び前記第1P型トランジスタのドレイン電極は前記第2P型トランジスタのゲート電極に接続され、前記第1P型トランジスタのソース電極は電源に電気的に接続され、前記N型トランジスタのソース電極には信号が入力されることを特徴とする電気回路。 And 1. A N-type transistor are connected in series and the 1P type transistor, an electrical circuit having a first 2P type transistor, a gate electrode of the gate electrode and the first 1P type transistor of the N-type transistor from each other is connected, the drain electrode and the drain electrode of the first 1P type transistor of the N-type transistor is connected to the gate electrode of said first 2P type transistor, the source electrode of the first 1P type transistor is electrically connected to a power source, the electrical circuit to the source electrode of the N-type transistor, characterized in that the signal is input.
  2. 【請求項2】請求項1において、前記N型トランジスタに代えてアナログスイッチを備えたことを特徴とする電気回路。 2. A according to claim 1, the electrical circuit comprising the analog switches instead of the N-type transistor.
  3. 【請求項3】直列に接続された第1N型トランジスタ及びP型トランジスタと、第2N型トランジスタを有する電気回路であって、 前記第1N型トランジスタのゲート電極及び前記P型トランジスタのゲート電極は互いに接続され、 前記第1N型トランジスタのドレイン電極及び前記P型トランジスタのドレイン電極は前記第2N型トランジスタのゲート電極に接続され、前記第1N型トランジスタのソース電極は電源に電気的に接続され、前記P型トランジスタのソース電極には信号が入力されることを特徴とする電気回路。 3. A third 1N-type transistor and the P-type transistors connected in series, an electric circuit having a first 2N-type transistor, a gate electrode of the gate electrode and the P-type transistor of the second 1N-type transistor from each other is connected, the drain electrode and the drain electrode of the P-type transistor of the second 1N-type transistor is connected to the gate electrode of the first 2N-type transistor, the source electrode of the third 1N-type transistor is electrically connected to a power source, the electrical circuit to the source electrode of the P-type transistor, characterized in that the signal is input.
  4. 【請求項4】請求項3において、前記P型トランジスタに代えてアナログスイッチを備えたことを特徴とする電気回路。 4. The method of claim 3, the electrical circuit comprising the analog switches instead of the P-type transistor.
  5. 【請求項5】請求項1乃至請求項4のいずれか一項において、 前記信号の振幅は電源電圧よりも小さいことを特徴とする電気回路。 5. In any one of claims 1 to 4, the amplitude of the signal is an electrical circuit, characterized in that less than the power supply voltage.
  6. 【請求項6】請求項1乃至請求項5に記載の電気回路を用いたことを特徴とするラッチ回路。 6. The method of claim 1 to the latch circuit, characterized in that using an electric circuit according to claim 5.
  7. 【請求項7】直列に接続された第1N型トランジスタ及び第1P型トランジスタと、 入力されたラッチ信号によりデータ信号の入力か、第1 7. A third 1N-type transistor and the 1P type transistors connected in series, the input of the data signal by the input latch signal, the first
    の電源電位の入力かを選択し、前記選択された入力を前記第1P型トランジスタのゲート電極に出力する第1補償回路と、 入力された反転ラッチ信号によりデータ信号の入力か第2の電源電位の入力かを選択し、前記第1N型トランジスタのゲート電極に前記選択された入力を出力する第2 Of the inputs or selects the power supply potential, the first compensation circuit and the input or the second power supply potential of the input inverted latch signal by the data signal to be output to the gate electrode of the selected the first 1P type transistor input input or select the second outputs the selected input to the gate electrode of the third 1N-type transistor
    補償回路とを有するラッチ回路であって、前記データ信号は同一の信号線から入力されたものであり、前記ラッチ回路の出力は前記第1N型トランジスタと前記第1P型トランジスタの接続部から取り出すことを特徴とするラッチ回路。 A latch circuit having a compensating circuit, wherein the data signal has been input from the same signal line, an output of the latch circuit to retrieve from the connection portion of the first 1P type transistor and the third 1N-type transistor latch circuit according to claim.
  8. 【請求項8】第1の電源にソース電極が接続されている第1P型トランジスタと第2の電源にソース電極が接続されている第1N型トランジスタが直列に接続されている回路と、 互いのゲート電極が接続されており、直列に接続されている第2N型トランジスタと第2P型トランジスタからなる第1補償回路と、 互いのゲート電極が接続されており、直列に接続されている第3N型トランジスタと第3P型トランジスタからなる第2補償回路とを有するラッチ回路であって、 前記第2N型トランジスタ及び前記第3P型トランジスタのソース電極は同じデータ線に接続されており、 前記第2P型トランジスタのソース電極は前記第1の電源に接続されており、 前記第3N型トランジスタのソース電極は前記第2の電源に接続されており、 前 8. The 1N-type transistor having a 1P type transistor and the source electrode to the second power source electrode to the first power supply is connected are connected to a circuit connected in series, each other a gate electrode is connected, a first compensation circuit comprising a first 2N-type transistor and a 2P type transistor connected in series, is connected to the gate electrode of each other, the 3N-type connected in series a latch circuit and a second compensation circuit comprising a transistor and a 3P type transistor, the first 2N-type transistor and the source electrode of the first 3P type transistor is connected to the same data line, said second 2P type transistor the source electrode is connected to the first power supply, the source electrode of the second 3N-type transistor being connected to said second power supply, before 記第2N型トランジスタ及び前記第2P型トランジスタのドレイン電極が前記第1P型トランジスタのゲート電極と接続されており、 前記第3N型トランジスタ及び前記第3P型トランジスタのドレイン電極が前記第1N型トランジスタのゲート電極と接続されており、 前記第1N型トランジスタまたは前記第1P型トランジスタのドレイン電極から出力が取り出されることを特徴とするラッチ回路。 Serial and is a 2N-type transistor and the drain electrode of said first 2P type transistor is connected to the gate electrode of the first 1P type transistor, said second 3N-type transistor and the drain electrode of the first 3P type transistor of the first 1N-type transistor is connected to the gate electrode, a latch circuit, characterized in that output from the second 1N-type transistor or the drain electrode of the first 1P type transistor is taken out.
  9. 【請求項9】請求項6乃至請求項8のいずれか一項において、 前記トランジスタは、ダブルゲート構造を取ることを特徴とするラッチ回路。 9. A any one of claims 6 to 8, wherein the transistor includes a latch circuit, characterized in that taking the double gate structure.
  10. 【請求項10】請求項6乃至請求項8のいずれか一項において、 前記トランジスタは、マルチゲート構造を取ることを特徴とするラッチ回路。 10. A any one of claims 6 to 8, wherein the transistor includes a latch circuit, characterized in that to take a multi-gate structure.
  11. 【請求項11】請求項6乃至請求項10に記載のラッチ回路を用いることを特徴とする表示装置。 11. A display device characterized by using a latch circuit according to claims 6 to 10.
  12. 【請求項12】請求項11に記載の表示装置を用いることを特徴とする電子機器。 12. An electronic device characterized by using the display device according to claim 11.
  13. 【請求項13】直列に接続されたN型トランジスタ及び第1P型トランジスタと、第2P型トランジスタを有する電気回路装置であって、 前記N型トランジスタのゲート電極及び前記第1P型トランジスタのゲート電極は互いに接続され、 前記N型トランジスタのドレイン電極及び前記第1P型トランジスタのドレイン電極は前記第2P型トランジスタのゲート電極に接続され、前記第1P型トランジスタのソース電極は電源に電気的に接続され、前記N型トランジスタのソース電極には信号が入力されることを特徴とする電気回路装置。 13. A N-type transistor are connected in series and the 1P type transistor, an electric circuit device having a first 2P type transistor, a gate electrode and a gate electrode of the first 1P type transistor of the N-type transistor are connected to each other, the drain electrode of the drain electrode and the first 1P type transistor of the N-type transistor is connected to the gate electrode of said first 2P type transistor, the source electrode of the first 1P type transistor is electrically connected to a power source, electrical apparatus characterized by signal is inputted to the source electrode of the N-type transistor.
  14. 【請求項14】請求項13において、前記N型トランジスタに代えてアナログスイッチを備えたことを特徴とする電気回路装置。 14. The method of claim 13, the electric circuit device characterized by comprising an analog switch in place of the N-type transistor.
  15. 【請求項15】直列に接続された第1N型トランジスタ及びP型トランジスタと、第2N型トランジスタを有する電気回路装置であって、 前記第1N型トランジスタのゲート電極及び前記P型トランジスタのゲート電極は互いに接続され、 前記第1N型トランジスタのドレイン電極及び前記P型トランジスタのドレイン電極は前記第2N型トランジスタのゲート電極に接続され、前記第1N型トランジスタのソース電極は電源に電気的に接続され、前記P型トランジスタのソース電極には信号が入力されることを特徴とする電気回路装置。 15. A third 1N-type transistor and the P-type transistors connected in series, an electric circuit device having a first 2N-type transistor, a gate electrode of the gate electrode and the P-type transistor of the second 1N-type transistor are connected to each other, the drain electrode and the drain electrode of the P-type transistor of the second 1N-type transistor is connected to the gate electrode of the first 2N-type transistor, the source electrode of the third 1N-type transistor is electrically connected to a power source, electrical apparatus characterized by signal is inputted to the source electrode of the P-type transistor.
  16. 【請求項16】請求項15において、前記P型トランジスタに代えてアナログスイッチを備えたことを特徴とする電気回路装置。 16. The method of Claim 15, wherein the electrical circuit apparatus characterized by comprising an analog switch in place of the P-type transistor.
  17. 【請求項17】請求項13乃至請求項15のいずれか一項において、前記信号の振幅は電源電圧よりも小さいことを特徴とする電気回路装置。 17. any one of claims 13 to claim 15, the amplitude of the signal electrical circuit and wherein the smaller than the power supply voltage.
  18. 【請求項18】直列に接続された第1N型トランジスタ及び第1P型トランジスタと、 入力されたラッチ信号によりデータ信号の入力か、第1 18. and the 1N-type transistor and the 1P type transistors connected in series, the input of the data signal by the input latch signal, the first
    の電源電位の入力かを選択し、前記選択された入力を前記第1P型トランジスタのゲート電極に出力する第1補償回路と、 入力された反転ラッチ信号によりデータ信号の入力か第2の電源電位の入力かを選択し、前記第1N型トランジスタのゲート電極に前記選択された入力を出力する第2 Of the inputs or selects the power supply potential, the first compensation circuit and the input or the second power supply potential of the input inverted latch signal by the data signal to be output to the gate electrode of the selected the first 1P type transistor input input or select the second outputs the selected input to the gate electrode of the third 1N-type transistor
    補償回路とを有する電気回路装置であって、前記データ信号は同一の信号線から入力されたものであり、前記ラッチ回路の出力は前記第1N型トランジスタと前記第1P An electrical circuit device having a compensating circuit, wherein the data signal has been input from the same signal line, an output of the latch circuit is the third 1N-type transistor and the first 1P
    型トランジスタの接続部から取り出すことを特徴とする電気回路装置。 Electrical apparatus characterized by retrieving from the connection portion of the mold transistors.
  19. 【請求項19】第1の電源にソース電極が接続されている第1P型トランジスタと第2の電源にソース電極が接続されている第1N型トランジスタが直列に接続されている回路と、互いのゲート電極が接続されており、直列に接続されている第2N型トランジスタと第2P型トランジスタからなる第1補償回路と、 互いのゲート電極が接続されており、直列に接続されている第3N型トランジスタと第3P型トランジスタからなる第2補償回路とを有するラッチ回路を有する装置であって、 前記第2N型トランジスタ及び前記第3P型トランジスタのソース電極は同じデータ線に接続されており、 前記第2P型トランジスタのソース電極は前記第1の電源に接続されており、 前記第3N型トランジスタのソース電極は前記第2の電源に接続 19. The 1N-type transistor having a 1P type transistor and the source electrode to the second power source electrode to the first power supply is connected are connected to a circuit connected in series, each other a gate electrode is connected, a first compensation circuit comprising a first 2N-type transistor and a 2P type transistor connected in series, is connected to the gate electrode of each other, the 3N-type connected in series a device having a latch circuit and a second compensation circuit comprising a transistor and a 3P type transistor, the first 2N-type transistor and the source electrode of the first 3P type transistor is connected to the same data line, the first the source electrode of the 2P type transistor is connected to said first power supply, the source electrode of the second 3N-type transistor is connected to said second power supply れており、 前記第2N型トランジスタ及び前記第2P型トランジスタのドレイン電極が前記第1P型トランジスタのゲート電極と接続されており、 前記第3N型トランジスタ及び前記第3P型トランジスタのドレイン電極が前記第1N型トランジスタのゲート電極と接続されており、 前記第1N型トランジスタまたは前記第1P型トランジスタのドレイン電極から出力が取り出されることを特徴とする電気回路装置。 Are, the and the first 2N-type transistor and the drain electrode of said first 2P type transistor is connected to the gate electrode of the first 1P type transistor, said second 3N-type transistor and the drain electrode of the first 3P type transistor wherein the It is connected to the gate electrode of 1N-type transistor, the electrical circuit and wherein the output is taken from the drain electrode of the third 1N-type transistor or the second 1P type transistor.
  20. 【請求項20】請求項17乃至請求項19のいずれか一項において、 前記トランジスタは、ダブルゲート構造を取ることを特徴とする電気回路装置。 20. A any one of claims 17 to claim 19, wherein the transistor is an electric circuit device characterized by taking double-gate structure.
  21. 【請求項21】請求項17乃至請求項19のいずれか一項において、 前記トランジスタは、マルチゲート構造を取ることを特徴とする電気回路装置。 In any one of 21. The method of claim 17 through claim 19, wherein the transistor is an electric circuit device characterized by taking a multi-gate structure.
  22. 【請求項22】請求項13乃至請求項21に記載の電気回路装置を用いることを特徴とする表示装置。 22. A display device characterized by using an electric circuit device according to claim 13 or claim 21.
  23. 【請求項23】請求項22に記載の表示装置を用いることを特徴とする電子機器。 23. An electronic apparatus characterized by using the display device according to claim 22.
JP2003067549A 2002-03-13 2003-03-13 Electric circuit, latch circuit, electric circuit apparatus, display apparatus, and electronic equipment Withdrawn JP2003347904A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002-67762 2002-03-13
JP2002067762 2002-03-13
JP2003067549A JP2003347904A (en) 2002-03-13 2003-03-13 Electric circuit, latch circuit, electric circuit apparatus, display apparatus, and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003067549A JP2003347904A (en) 2002-03-13 2003-03-13 Electric circuit, latch circuit, electric circuit apparatus, display apparatus, and electronic equipment

Publications (2)

Publication Number Publication Date
JP2003347904A true JP2003347904A (en) 2003-12-05
JP2003347904A5 JP2003347904A5 (en) 2006-05-18

Family

ID=29781763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003067549A Withdrawn JP2003347904A (en) 2002-03-13 2003-03-13 Electric circuit, latch circuit, electric circuit apparatus, display apparatus, and electronic equipment

Country Status (1)

Country Link
JP (1) JP2003347904A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005122178A1 (en) * 2004-06-14 2005-12-22 Semiconductor Energy Laboratory Co., Ltd. Shift register and semiconductor display device
JP2006323987A (en) * 2005-04-19 2006-11-30 Semiconductor Energy Lab Co Ltd Shift register, display device and electronic device
WO2012161003A1 (en) * 2011-05-26 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Divider circuit and semiconductor device using the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005122178A1 (en) * 2004-06-14 2005-12-22 Semiconductor Energy Laboratory Co., Ltd. Shift register and semiconductor display device
KR101103373B1 (en) 2004-06-14 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Shift register and semiconductor display device
CN100538908C (en) 2004-06-14 2009-09-09 株式会社半导体能源研究所 Shift register and semiconductor display device
US7602215B2 (en) 2004-06-14 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Shift register and semiconductor display device
US7843217B2 (en) 2004-06-14 2010-11-30 Semiconductor Energy Laboratories Co., Ltd. Shift register and semiconductor display device
US8035415B2 (en) 2004-06-14 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Shift register and semiconductor display device
KR101103375B1 (en) 2004-06-14 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Shift register
US8664976B2 (en) 2004-06-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Shift register and semiconductor display device
JP2006323987A (en) * 2005-04-19 2006-11-30 Semiconductor Energy Lab Co Ltd Shift register, display device and electronic device
WO2012161003A1 (en) * 2011-05-26 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Divider circuit and semiconductor device using the same
US8742804B2 (en) 2011-05-26 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Divider circuit and semiconductor device using the same

Similar Documents

Publication Publication Date Title
JP4761643B2 (en) Shift register, drive circuit, electrode substrate, and flat display device
US10121448B2 (en) Semiconductor device, and display device and electronic device utilizing the same
CN100433100C (en) Timing generating circuit for display and display having the same
US7825888B2 (en) Shift register circuit and image display apparatus containing the same
KR100844105B1 (en) Semiconductor Device
US7221197B2 (en) Driver circuit of display device
US8952455B2 (en) Source follower circuit or bootstrap circuit, driver circuit comprising such circuit, and display device comprising such driver circuit
US8531376B2 (en) Bootstrap circuit, and shift register, scanning circuit, display device using the same
CN1311419C (en) Display device and drive circuit and drive method thereof
KR100832252B1 (en) Pulse output circuit, shift register and display device
JP3501939B2 (en) Active matrix type image display device
JP3144166B2 (en) Low-amplitude input level converting circuit
US20040104882A1 (en) Bidirectional shift register shifting pulse in both forward and backward directions
JP5180029B2 (en) Display device
JP4425547B2 (en) Pulse output circuit, a shift register, and an electronic device
JP4344698B2 (en) Digital circuits, and electronic devices having the same with the correction circuit
JP4927036B2 (en) Semiconductor device
CN1320760C (en) Clock-controlled inverter, &#39;NAND&#39; gate, &#39;NOR&#39; gate and shift register
CN100538908C (en) Shift register and semiconductor display device
US7696952B2 (en) Display device and method of driving the same
JP2005057744A (en) Differential amplifier, data driver and display device
US7405720B2 (en) Analog buffer circuit, display device and portable terminal
US8928362B2 (en) Semiconductor device and electronic apparatus using the same
US6870895B2 (en) Shift register and driving method thereof
JP3520418B2 (en) Operational amplifier circuit, a control method of a driver circuit and the operational amplifier circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060329

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080701

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080819