JP2003345449A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Abstract
(57)【要約】
【課題】 低電圧駆動のCMOS集積回路において、簡易な
構成で小面積で実現できる安定化基準電圧発生回路を提
供すること。 【解決手段】 互いに一定の電流比を保ちつつ制御電圧
により駆動電流を制御しうる第１および第２電流制御素
子と、第１電流制御素子に負荷として順方向に直列接続
された第１ダイオードと、第２電流制御素子に負荷とし
て直列接続された、順方向の第２ダイオードと抵抗との
直列回路と、第１ダイオードの端子電圧と前記直列回路
の端子電圧の少なくとも一方を増幅する増幅器と、少な
くとも一方が増幅された２つの端子電圧の差を増幅して
第１および第２電流制御素子へ前記制御電圧として帰還
する比較器とを備え、少なくとも一方が増幅された２つ
の端子電圧を互いに等しくすることによって前記直列回
路の抵抗の両端に基準電圧を出力する。
構成で小面積で実現できる安定化基準電圧発生回路を提
供すること。 【解決手段】 互いに一定の電流比を保ちつつ制御電圧
により駆動電流を制御しうる第１および第２電流制御素
子と、第１電流制御素子に負荷として順方向に直列接続
された第１ダイオードと、第２電流制御素子に負荷とし
て直列接続された、順方向の第２ダイオードと抵抗との
直列回路と、第１ダイオードの端子電圧と前記直列回路
の端子電圧の少なくとも一方を増幅する増幅器と、少な
くとも一方が増幅された２つの端子電圧の差を増幅して
第１および第２電流制御素子へ前記制御電圧として帰還
する比較器とを備え、少なくとも一方が増幅された２つ
の端子電圧を互いに等しくすることによって前記直列回
路の抵抗の両端に基準電圧を出力する。
Description
【０００１】
【発明の属する技術分野】この発明は基準電圧発生回路
に関し、とくに、半導体内のエネルギーバンドギャップ
または半導体と金属間の仕事関数差に基づく、温度変化
及び電源電圧変化に対して安定な基準電圧を発生する回
路に関する。更に詳しくは、技術の進展に伴い微細化さ
れ、低電源電圧化されたCMOS集積回路に内蔵するに適し
た安定化基準電圧発生回路に関するものである。
に関し、とくに、半導体内のエネルギーバンドギャップ
または半導体と金属間の仕事関数差に基づく、温度変化
及び電源電圧変化に対して安定な基準電圧を発生する回
路に関する。更に詳しくは、技術の進展に伴い微細化さ
れ、低電源電圧化されたCMOS集積回路に内蔵するに適し
た安定化基準電圧発生回路に関するものである。
【０００２】
【従来の技術】従来、半導体による基準電圧発生回路に
は、ツェナー効果及びアバランシェブレークダウン効果
を用いたいわゆるツェナーダイオードまたは定電圧ダイ
オードと呼ばれるものが多用されている。しかし、この
定電圧ダイオードは基準となる電圧が比較的高く、安定
化するための供給電圧を更に高くする必要が有るので、
電源電圧が低い集積回路に用いるには無理があった。
は、ツェナー効果及びアバランシェブレークダウン効果
を用いたいわゆるツェナーダイオードまたは定電圧ダイ
オードと呼ばれるものが多用されている。しかし、この
定電圧ダイオードは基準となる電圧が比較的高く、安定
化するための供給電圧を更に高くする必要が有るので、
電源電圧が低い集積回路に用いるには無理があった。
【０００３】また、バイポーラトランジスタ技術を用い
たエネルギーバンドギャップ電圧に起因する基準電圧約
1.2Vを得る回路が発表された（LM113 Data Sheet, Nati
onalSemiconductor Linear Data Book, 1972, 1976参
照）。
たエネルギーバンドギャップ電圧に起因する基準電圧約
1.2Vを得る回路が発表された（LM113 Data Sheet, Nati
onalSemiconductor Linear Data Book, 1972, 1976参
照）。
【０００４】この回路はバイポーラトランジスタのベー
ス・エミッタ間電圧の温度係数約−2mV／℃を熱電圧kT
／qで打ち消すように構成されたものであった。
ス・エミッタ間電圧の温度係数約−2mV／℃を熱電圧kT
／qで打ち消すように構成されたものであった。
【０００５】以降このウィドラー回路の改良・変形が成
され、電源電圧が5V〜3V程度の集積回路内で多用されて
いる。
され、電源電圧が5V〜3V程度の集積回路内で多用されて
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、昨今の
技術の進展に伴い、大きなシステムが微細化されたCMOS
集積回路のチップの中に包含されるようになり、CMOS集
積回路の中に基準電圧発生回路を必要とすることが多く
なってきた。また同時に、必要とする基準電圧も、これ
を発生させる供給電圧すなわちCMOS集積回路の電源電圧
と共に低くなってきており、上述のウィドラー回路では
対応が困難になってきている。
技術の進展に伴い、大きなシステムが微細化されたCMOS
集積回路のチップの中に包含されるようになり、CMOS集
積回路の中に基準電圧発生回路を必要とすることが多く
なってきた。また同時に、必要とする基準電圧も、これ
を発生させる供給電圧すなわちCMOS集積回路の電源電圧
と共に低くなってきており、上述のウィドラー回路では
対応が困難になってきている。
【０００７】1V以下の電源電圧でCMOS集積回路にて構成
可能なバンドギャップリファレンスとして1998年に馬場
等により発表された回路が知られている（A CMOS Band-
GapReference Circuit with Sub 1V Operation 1998 Sy
mposium on VLSI CircuitsDigest of Technical Paper
s, 第228-229頁参照）。
可能なバンドギャップリファレンスとして1998年に馬場
等により発表された回路が知られている（A CMOS Band-
GapReference Circuit with Sub 1V Operation 1998 Sy
mposium on VLSI CircuitsDigest of Technical Paper
s, 第228-229頁参照）。
【０００８】馬場等の回路は、ダイオードの順電圧に比
例する電流と、熱電圧に比例する電流とを加え合わせた
電流モードによる構成であり、消費電力を低減するため
には、精度のよい大きな２つの抵抗が必要であり、これ
らの抵抗のための面積が大きくなるという問題がある。
例する電流と、熱電圧に比例する電流とを加え合わせた
電流モードによる構成であり、消費電力を低減するため
には、精度のよい大きな２つの抵抗が必要であり、これ
らの抵抗のための面積が大きくなるという問題がある。
【０００９】この発明はこのような事情を考慮してなさ
れたもので、低電源電圧CMOS集積回路に内蔵できるよう
に小面積で構成が可能な基準電圧発生回路を提供するも
のである。
れたもので、低電源電圧CMOS集積回路に内蔵できるよう
に小面積で構成が可能な基準電圧発生回路を提供するも
のである。
【００１０】
【課題を解決するための手段】この発明は、互いに一定
の電流比を保ちつつ制御電圧により駆動電流を制御しう
る第１および第２電流制御素子と、第１電流制御素子に
負荷として順方向に直列接続された第１ダイオードと、
第２電流制御素子に負荷として直列接続された、順方向
の第２ダイオードと抵抗との直列回路と、第１ダイオー
ドの端子電圧と前記直列回路の端子電圧の少なくとも一
方を増幅する増幅器と、少なくとも一方が増幅された２
つの端子電圧の差を増幅して第１および第２電流制御素
子へ前記制御電圧として帰還する比較器とを備え、少な
くとも一方が増幅された２つの端子電圧を互いに等しく
することによって前記直列回路の抵抗の両端に基準電圧
を出力する基準電圧発生回路を提供するものである。
の電流比を保ちつつ制御電圧により駆動電流を制御しう
る第１および第２電流制御素子と、第１電流制御素子に
負荷として順方向に直列接続された第１ダイオードと、
第２電流制御素子に負荷として直列接続された、順方向
の第２ダイオードと抵抗との直列回路と、第１ダイオー
ドの端子電圧と前記直列回路の端子電圧の少なくとも一
方を増幅する増幅器と、少なくとも一方が増幅された２
つの端子電圧の差を増幅して第１および第２電流制御素
子へ前記制御電圧として帰還する比較器とを備え、少な
くとも一方が増幅された２つの端子電圧を互いに等しく
することによって前記直列回路の抵抗の両端に基準電圧
を出力する基準電圧発生回路を提供するものである。
【００１１】この回路において、少なくとも一方が増幅
された２つの端子電圧が互いに等しくなるように、それ
らの差が第１および第２電流制御素子へ帰還される。従
って、第１および第２電流制御素子の電流比、第１およ
び第２ダイオードの逆方向飽和電流比、増幅器のゲイン
を予め適当に設定することにより、直列回路の抵抗の両
端に生じる基準電圧は、電源電圧や温度に対して安定化
される。なお、増幅器のゲインは１より小さくてもよ
い。
された２つの端子電圧が互いに等しくなるように、それ
らの差が第１および第２電流制御素子へ帰還される。従
って、第１および第２電流制御素子の電流比、第１およ
び第２ダイオードの逆方向飽和電流比、増幅器のゲイン
を予め適当に設定することにより、直列回路の抵抗の両
端に生じる基準電圧は、電源電圧や温度に対して安定化
される。なお、増幅器のゲインは１より小さくてもよ
い。
【００１２】この発明において、増幅器は第１ダイオー
ドの端子電圧を増幅し、比較器は直列回路の端子電圧と
増幅された第１ダイオードの端子電圧との差を増幅して
第１および第２電流制御素子へ帰還するようにしてもよ
い。この構成によれば、直列回路の端子電圧と、増幅さ
れた第１ダイオードの端子電圧とが互いに等しくなる。
従って、第１および第２電流制御素子の電流比、第１お
よび第２ダイオードの逆方向飽和電流比、増幅器のゲイ
ンを予め適当に設定することにより、直列回路の抵抗の
両端に生じる基準電圧は、電源電圧や温度に対して安定
化される。
ドの端子電圧を増幅し、比較器は直列回路の端子電圧と
増幅された第１ダイオードの端子電圧との差を増幅して
第１および第２電流制御素子へ帰還するようにしてもよ
い。この構成によれば、直列回路の端子電圧と、増幅さ
れた第１ダイオードの端子電圧とが互いに等しくなる。
従って、第１および第２電流制御素子の電流比、第１お
よび第２ダイオードの逆方向飽和電流比、増幅器のゲイ
ンを予め適当に設定することにより、直列回路の抵抗の
両端に生じる基準電圧は、電源電圧や温度に対して安定
化される。
【００１３】また、増幅器は直列回路の端子電圧を増幅
し、比較器は第１ダイオードの端子電圧と増幅された直
列回路の端子電圧との差を増幅して第１および第２電流
制御素子へ帰還するようにしてもよい。この構成によれ
ば、増幅された直列回路の端子電圧と、第１ダイオード
の端子電圧とが互いに等しくなる。従って、第１および
第２電流制御素子の電流比、第１および第２ダイオード
の逆方向飽和電流比、増幅器のゲインを予め適当に設定
することにより、直列回路の抵抗の両端に生じる基準電
圧は、電源電圧や温度に対して安定化される。
し、比較器は第１ダイオードの端子電圧と増幅された直
列回路の端子電圧との差を増幅して第１および第２電流
制御素子へ帰還するようにしてもよい。この構成によれ
ば、増幅された直列回路の端子電圧と、第１ダイオード
の端子電圧とが互いに等しくなる。従って、第１および
第２電流制御素子の電流比、第１および第２ダイオード
の逆方向飽和電流比、増幅器のゲインを予め適当に設定
することにより、直列回路の抵抗の両端に生じる基準電
圧は、電源電圧や温度に対して安定化される。
【００１４】また、増幅器は第１ダイオードの端子電圧
および直列回路の端子電圧を増幅し、比較器は増幅され
た直列回路の端子電圧と増幅された第１ダイオードの端
子電圧との差を増幅して第１および第２電流制御素子へ
帰還するようにしてもよい。この構成によれば、増幅さ
れた直列回路の端子電圧と、増幅された第１ダイオード
の端子電圧とが互いに等しくなる。従って、第１および
第２電流制御素子の電流比、第１および第２ダイオード
の逆方向飽和電流比、増幅器のゲインを予め適当に設定
することにより、直列回路の抵抗の両端に生じる基準電
圧は、電源電圧や温度に対して安定化される。
および直列回路の端子電圧を増幅し、比較器は増幅され
た直列回路の端子電圧と増幅された第１ダイオードの端
子電圧との差を増幅して第１および第２電流制御素子へ
帰還するようにしてもよい。この構成によれば、増幅さ
れた直列回路の端子電圧と、増幅された第１ダイオード
の端子電圧とが互いに等しくなる。従って、第１および
第２電流制御素子の電流比、第１および第２ダイオード
の逆方向飽和電流比、増幅器のゲインを予め適当に設定
することにより、直列回路の抵抗の両端に生じる基準電
圧は、電源電圧や温度に対して安定化される。
【００１５】
【発明の実施の形態】以下、図面に示す第１〜第３の実
施の形態に基づいてこの発明を詳述する。これによって
この発明が限定されるものではない。
施の形態に基づいてこの発明を詳述する。これによって
この発明が限定されるものではない。
【００１６】第１の実施の形態
図１は、第１の実施の形態に係る基準電圧発生回路図で
ある。この図に示すように、トランジスタP1，P2，P3は
P−チャンネルFETであり、それぞれのソースは共通の直
流電源Ｅの正極に接続され、かつ、各ゲートは演算増幅
器Op1の出力に共通に接続されている。またトランジス
タP1，P2，P3はそれぞれの飽和ドレイン電流比が、ｍ対
１対ｂになるように寸法的に調整されている。例えば、
マスク設計において（ゲート幅）／（ゲート長）がm：
1：bになるように寸法比が設定される。従って、各ドレ
インＤのドレイン電流をI1，I2，I3とすると、I1＝m
I2，I3＝bI2である。
ある。この図に示すように、トランジスタP1，P2，P3は
P−チャンネルFETであり、それぞれのソースは共通の直
流電源Ｅの正極に接続され、かつ、各ゲートは演算増幅
器Op1の出力に共通に接続されている。またトランジス
タP1，P2，P3はそれぞれの飽和ドレイン電流比が、ｍ対
１対ｂになるように寸法的に調整されている。例えば、
マスク設計において（ゲート幅）／（ゲート長）がm：
1：bになるように寸法比が設定される。従って、各ドレ
インＤのドレイン電流をI1，I2，I3とすると、I1＝m
I2，I3＝bI2である。
【００１７】ダイオードD1，D2は、それぞれの逆方向飽
和電流比が１対ｎになるように寸法的に調整されてい
る。ダイオードD1のアノードはトランジスタP1のドレイ
ンと接続され、カソードは接地されている。ダイオード
D1に順方向電流I1が流れる時のダイオードD1の端子間電
圧をVF1とする。
和電流比が１対ｎになるように寸法的に調整されてい
る。ダイオードD1のアノードはトランジスタP1のドレイ
ンと接続され、カソードは接地されている。ダイオード
D1に順方向電流I1が流れる時のダイオードD1の端子間電
圧をVF1とする。
【００１８】ダイオードD2のアノードはトランジスタP2
のドレインと接続され、カソードは抵抗R3を通じて接地
されており、カソードと抵抗R3の接続点から出力電圧V0
1が得られる。
のドレインと接続され、カソードは抵抗R3を通じて接地
されており、カソードと抵抗R3の接続点から出力電圧V0
1が得られる。
【００１９】ダイオードD2に順方向電流I2が流れる時の
ダイオードD2の端子間電圧をVF2とする。トランジスタP
3のドレインは抵抗R4を通じて接地され、ドレインと抵
抗R4の接続点から出力電圧V02が得られる。
ダイオードD2の端子間電圧をVF2とする。トランジスタP
3のドレインは抵抗R4を通じて接地され、ドレインと抵
抗R4の接続点から出力電圧V02が得られる。
【００２０】トランジスタP1のドレインとダイオードD1
のアノードの接続点は、演算増幅器Op2の非反転入力に
接続され、演算増幅器Op2は非反転増幅器として動作す
る。すなわち反転入力には抵抗R1とR2が接続され、抵抗
R1の他端は接地され、抵抗R2の他端は演算増幅器Op2自
身の出力に接続されている。
のアノードの接続点は、演算増幅器Op2の非反転入力に
接続され、演算増幅器Op2は非反転増幅器として動作す
る。すなわち反転入力には抵抗R1とR2が接続され、抵抗
R1の他端は接地され、抵抗R2の他端は演算増幅器Op2自
身の出力に接続されている。
【００２１】演算増幅器Op2の出力は、比較器として働
く演算増幅器Op1の反転入力に接続され、演算増幅器Op1
の非反転入力はトランジスタP2のドレインとダイオード
D2のアノードの接続点に接続されている。
く演算増幅器Op1の反転入力に接続され、演算増幅器Op1
の非反転入力はトランジスタP2のドレインとダイオード
D2のアノードの接続点に接続されている。
【００２２】このように構成された回路の動作を次に説
明する。ダイオードD1のアノード電圧を演算増幅器Op2
によってゲインａ1で増幅して得られた電圧ａ1・VF1
と、ダイオードD2のアノードの電圧すなわち（VF2＋V0
1）との差に基づき演算増幅器Op1の出力が変化し、トラ
ンジスタP1，P2，P3のゲート電圧を制御し、ドレイン電
流を、その比をｍ対１対ｂに保ったまま増減させる。結
果的にａ1・VF1と（VF2＋V01）が等しくなるように帰還
がかかる。
明する。ダイオードD1のアノード電圧を演算増幅器Op2
によってゲインａ1で増幅して得られた電圧ａ1・VF1
と、ダイオードD2のアノードの電圧すなわち（VF2＋V0
1）との差に基づき演算増幅器Op1の出力が変化し、トラ
ンジスタP1，P2，P3のゲート電圧を制御し、ドレイン電
流を、その比をｍ対１対ｂに保ったまま増減させる。結
果的にａ1・VF1と（VF2＋V01）が等しくなるように帰還
がかかる。
【００２３】帰還がかかって安定状態になっている場合
の電圧，電流について詳しく説明する。ダイオードの電
圧と電流の基本式を次式とする。 I＝I0{exp(qV／kT)−1} ≒ATr・exp(−qEg／kT)・exp(qV／kT) ここにI：ダイオードの電流 I0：逆方向飽和電流 A：材料・構造・寸法等により決まる、温度に関係しな
い定数 T：絶対温度 r：温度に対する指数 ショットキーダイオードの場合 ｒ≒２ シリコンＰｎダイオードの場合 ｒ≒３．２ k：ボルツマン定数 q：電子の電荷 Eg：ショットキーダイオードの場合、金属と半導体の仕
事関数差に対応する電圧 半導体Ｐｎダイオードの場合、エネルギーバンドギャッ
プに対応する電圧 V：ダイオードの電圧
の電圧，電流について詳しく説明する。ダイオードの電
圧と電流の基本式を次式とする。 I＝I0{exp(qV／kT)−1} ≒ATr・exp(−qEg／kT)・exp(qV／kT) ここにI：ダイオードの電流 I0：逆方向飽和電流 A：材料・構造・寸法等により決まる、温度に関係しな
い定数 T：絶対温度 r：温度に対する指数 ショットキーダイオードの場合 ｒ≒２ シリコンＰｎダイオードの場合 ｒ≒３．２ k：ボルツマン定数 q：電子の電荷 Eg：ショットキーダイオードの場合、金属と半導体の仕
事関数差に対応する電圧 半導体Ｐｎダイオードの場合、エネルギーバンドギャッ
プに対応する電圧 V：ダイオードの電圧
【００２４】図１において成り立つべき等式は
I0＝ATr・exp(−qEg／kT) …… (1)
VF1＝(kT／q)ln(I1／I0) …… (2)
VF2＝(kT／q)ln(I2／nI0) …… (3)
a1＝1＋R2／R1 …… (4)
I1＝m I2 …… (5)
I3＝b I2 …… (6)
I2・R3＝V01 …… (7)
I3・R4＝V02 …… (8)
a1・VF1＝V01＋VF2 …… (9)
【００２５】式(２)、(３)、(５)より
VF1−VF2＝(kT／q)ln[(I1／I0)・n I0／I2]＝(kT／q)ln(m・n) …… (10)
【００２６】また式(１)、(２)、(５)、(７)より
VF1＝(kT／q)ln(mI2／I0)
＝(kT／q)ln[(m・V01／R3)×{ATr・exp(−qEg／kT)｝-1]
＝Eg＋(kT／q)ln{m・V01／(ATr・R3)} …… (11)
【００２７】式(４)、(９)、(１０)、(１１)より
V01＝a1VF1−VF2＝(a1−1)VF1＋(VF1−VF2)
＝(a1−1){VF1＋(VF1−VF2)／(a1−1)} …… (12)
＝(R2／R1){Eg＋(kT／q)ln{m・V01／(ATrR3)}
＋R1・kT・ln(m・n)／(R2・q)] …… (12a)
【００２８】式(１２ａ)の右辺[ ]の中の第１項と第２
項はダイオード電圧の温度特性を示す項であり、その温
度係数はほぼ−2mV／Kであるが第２項が主要因である。
また第３項は熱電圧項であり、温度係数は正である。従
って第１項、第２項と第３項の温度係数がうち消し合う
ように各変数を固定すれば、出力V01としてほぼV01≒(R
2／R1)Egが得られる（より詳しくは後述の式(１５)を参
照）。式(１２ａ)においては、出力V01は、右辺の第２
項の自然対数関数にも存在し、陽関数の形で表すことが
困難である。
項はダイオード電圧の温度特性を示す項であり、その温
度係数はほぼ−2mV／Kであるが第２項が主要因である。
また第３項は熱電圧項であり、温度係数は正である。従
って第１項、第２項と第３項の温度係数がうち消し合う
ように各変数を固定すれば、出力V01としてほぼV01≒(R
2／R1)Egが得られる（より詳しくは後述の式(１５)を参
照）。式(１２ａ)においては、出力V01は、右辺の第２
項の自然対数関数にも存在し、陽関数の形で表すことが
困難である。
【００２９】しかし∂V01／∂Tを求めることは可能であ
り、各抵抗の温度係数は等しくαであるとして∂V01／
∂T＝0のときの温度をT0とし、この時の抵抗R3の値を改
めてR3とする、つまり、任意の温度Ｔのときの抵抗R3の
値を R3{1＋α(T−T0)} ……(13) とすれば、 が得られる。
り、各抵抗の温度係数は等しくαであるとして∂V01／
∂T＝0のときの温度をT0とし、この時の抵抗R3の値を改
めてR3とする、つまり、任意の温度Ｔのときの抵抗R3の
値を R3{1＋α(T−T0)} ……(13) とすれば、 が得られる。
【００３０】式(１２ａ)に式(１４)を代入すれば
V01＝(R2／R1)[(Eg｜T=T0＋kT0／q{r＋αT0−q／k・∂Eg／∂T｜T=T0}]
……… (15)
となる。
【００３１】以上より各変数を適切な値に選べば安定化
された電圧が抵抗R3の両端に得られることが判る。
された電圧が抵抗R3の両端に得られることが判る。
【００３２】ところで出力V02については、下式のよう
に抵抗R4と定数ｂを適当に選ぶことにより任意の電圧が
得られる。 V02＝R4・I3＝R4・bI2＝R4・b・V01／R3＝(R4／R3)・b
・V01
に抵抗R4と定数ｂを適当に選ぶことにより任意の電圧が
得られる。 V02＝R4・I3＝R4・bI2＝R4・b・V01／R3＝(R4／R3)・b
・V01
【００３３】抵抗R3またはR4を直列方向に分割して接続
すれば、それぞれの接続点からV01またはV02を分割した
電圧が得られる。
すれば、それぞれの接続点からV01またはV02を分割した
電圧が得られる。
【００３４】第２の実施の形態
図２により第２の実施の形態ついて説明する。使用する
回路素子及び記号は図１の第１の実施の形態と同じであ
る。演算増幅器Op2まわりの接続が図１と少し異なる。
すなわち図２の回路は、ダイオードD2のアノード側の電
圧を、演算増幅器Op2を介して抵抗R1及びR2で分割する
ことによりa2倍し、その電圧とダイオードD1のアノード
側の電圧とが等しくなるように帰還をかけるものであ
る。
回路素子及び記号は図１の第１の実施の形態と同じであ
る。演算増幅器Op2まわりの接続が図１と少し異なる。
すなわち図２の回路は、ダイオードD2のアノード側の電
圧を、演算増幅器Op2を介して抵抗R1及びR2で分割する
ことによりa2倍し、その電圧とダイオードD1のアノード
側の電圧とが等しくなるように帰還をかけるものであ
る。
【００３５】従って、
a2(VF2＋V01)＝VF1
a2＝R1／(R1＋R2)
∴V01＝VF1／a2−VF2
＝VF1／a2−VF1＋(VF1−VF2）
＝(1／a2−1){VF1＋(VF1−VF2)／(1／a2−1)}
a1＝1／a2とおくと、
V01＝(a1−1){VF1＋(VF1−VF2)／(a1−1)} …… (16)
となり式(１２)と同じ結果となる。
【００３６】第３の実施の形態
図３により第３の実施の形態について説明する。図３は
図１と図２を結合したものであり、図１の演算増幅器Op
2、抵抗R1,R2の代りに演算増幅器Op2a、抵抗R1a,R2aを
用い、図２の演算増幅器Op2、抵抗R1a,R2aの代りに演算
増幅器Op2b、抵抗R1b,R2bを用いている。そして、ダイ
オードD1の端子電圧をゲインa2で増幅した電圧と、ダイ
オードD2と抵抗R3の直列回路の端子電圧をゲインa3で増
幅した電圧とが等しくなるように帰還がかかるようにな
っている。
図１と図２を結合したものであり、図１の演算増幅器Op
2、抵抗R1,R2の代りに演算増幅器Op2a、抵抗R1a,R2aを
用い、図２の演算増幅器Op2、抵抗R1a,R2aの代りに演算
増幅器Op2b、抵抗R1b,R2bを用いている。そして、ダイ
オードD1の端子電圧をゲインa2で増幅した電圧と、ダイ
オードD2と抵抗R3の直列回路の端子電圧をゲインa3で増
幅した電圧とが等しくなるように帰還がかかるようにな
っている。
【００３７】
従って、a3(VF2＋VO1)=a2VF1
a2＝1＋R2a／R1a
a3＝R1b／(R1b＋R2b)
∴VO1＝（a2／a3)VF1−VF2
＝（a2／a3)VF1−VF1＋(VF1−VF2）
＝（a2／a3−1）｛VF1＋(VF1−VF2）／（a2／a3−1)]
a1＝a2／a3とおくと
VO1＝(a1−1){VF1＋(VF1−VF2）／(a1−1)} ……(17)
となり、式（１２）と同じ結果となる。
【００３８】この発明の特徴は、式(１２ａ)の右辺の[
]内の第３項の熱電圧、またはこれに対応する電流が回
路内のどこからも独立して取り出せない点に有る。すな
わち熱電圧を作った後、回路的に合成して安定化電圧や
安定化電流を作るのではなく、回路の構成の中に熱電圧
が一体的に発生するようにしたものである。また電流
I1，I2，I3自体が安定化されているので、電源電圧の変
動、温度の変動に対して、電源側から見た消費電流も変
化しにくいという特徴が有る。
]内の第３項の熱電圧、またはこれに対応する電流が回
路内のどこからも独立して取り出せない点に有る。すな
わち熱電圧を作った後、回路的に合成して安定化電圧や
安定化電流を作るのではなく、回路の構成の中に熱電圧
が一体的に発生するようにしたものである。また電流
I1，I2，I3自体が安定化されているので、電源電圧の変
動、温度の変動に対して、電源側から見た消費電流も変
化しにくいという特徴が有る。
【００３９】図１、図２、図３において実際に大きな抵
抗が必要になるのは抵抗R1（又はR1a,R1b）のみであ
る。この発明が実際に組み込まれる環境では、多種類の
クロックパルスが使われているのが普通であろうと考え
られる。そのような環境においては演算増幅器の回路ま
わりをスイッチド・キャパシタンス回路で置き換えるこ
とにより更に小さな面積で所要の機能を実現できる。
抗が必要になるのは抵抗R1（又はR1a,R1b）のみであ
る。この発明が実際に組み込まれる環境では、多種類の
クロックパルスが使われているのが普通であろうと考え
られる。そのような環境においては演算増幅器の回路ま
わりをスイッチド・キャパシタンス回路で置き換えるこ
とにより更に小さな面積で所要の機能を実現できる。
【００４０】また出力電圧V01はなるべく小さな電圧値
に設定し、実際に必要な電圧は電圧V02として得るよう
にすれば、低い電源電圧でも、電源電圧に近い値まで安
定化した電圧値が得られる。
に設定し、実際に必要な電圧は電圧V02として得るよう
にすれば、低い電源電圧でも、電源電圧に近い値まで安
定化した電圧値が得られる。
【００４１】トランジスタP1，P2，P3の定電流特性を良
くするために、それぞれのソースに抵抗を挿入すること
や、またそれぞれのドレインに抵抗を入れることは性能
を上げる一助となる。第１〜第３の実施の形態におい
て、トランジスタP1,P2,P3としてFETを用いたが、バイ
ポーラトランジスタを用いることもできる。また、ダイ
オードD1,D2にはショットキーダイオードやシリコンダ
イオードを用いることができる。
くするために、それぞれのソースに抵抗を挿入すること
や、またそれぞれのドレインに抵抗を入れることは性能
を上げる一助となる。第１〜第３の実施の形態におい
て、トランジスタP1,P2,P3としてFETを用いたが、バイ
ポーラトランジスタを用いることもできる。また、ダイ
オードD1,D2にはショットキーダイオードやシリコンダ
イオードを用いることができる。
【００４２】また、図１、図２および図３に示すいずれ
の回路にもスタート・アップ回路が必要である。それ
は、電源を投入した時に演算増幅器Op1の出力電圧が電
源側にふれて、I1＝I2＝０となって期待しない安定状態
に落着くことを避けるためである。スタート・アップ回
路としては図４の(1)〜(4)に示すような種々のものを用
いることができる。
の回路にもスタート・アップ回路が必要である。それ
は、電源を投入した時に演算増幅器Op1の出力電圧が電
源側にふれて、I1＝I2＝０となって期待しない安定状態
に落着くことを避けるためである。スタート・アップ回
路としては図４の(1)〜(4)に示すような種々のものを用
いることができる。
【００４３】図４の(1)に示すスタートアップ回路で
は、電源Eの電圧を抵抗RD1とRD2で分割し、分割点にダ
イオードDを図の向きに接続し、そのカソードをC点とす
る。C点が図１、図２、又は図３のダイオードD1のアノ
ードに接続される。
は、電源Eの電圧を抵抗RD1とRD2で分割し、分割点にダ
イオードDを図の向きに接続し、そのカソードをC点とす
る。C点が図１、図２、又は図３のダイオードD1のアノ
ードに接続される。
【００４４】例えば、図１に示す回路では、電源電圧を
投入した時点で、演算増幅器Op1の出力が電源電圧に近
い値になってトランジスタP1,P2,P3がOFF状態になった
時には、ダイオードDを通じてダイオードD1のアノード
に電圧が発生する。
投入した時点で、演算増幅器Op1の出力が電源電圧に近
い値になってトランジスタP1,P2,P3がOFF状態になった
時には、ダイオードDを通じてダイオードD1のアノード
に電圧が発生する。
【００４５】従って演算増幅器Op2を通じて演算増幅器O
p1の反転入力側の電圧が非反転入力側の電圧より高くな
ると共に、演算増幅器Op1の出力電圧が電源電圧よりも
小さくなり、トランジスタP1,P2,P3がON状態になる。こ
の状態から回路が基準電圧発生回路として期待されてい
る機能を発揮しダイオードD1のアノードの電圧が期待し
ている電圧になる。
p1の反転入力側の電圧が非反転入力側の電圧より高くな
ると共に、演算増幅器Op1の出力電圧が電源電圧よりも
小さくなり、トランジスタP1,P2,P3がON状態になる。こ
の状態から回路が基準電圧発生回路として期待されてい
る機能を発揮しダイオードD1のアノードの電圧が期待し
ている電圧になる。
【００４６】この期待している電圧が図４(1)のC点の電
圧より高くなるように抵抗RD1,RD2の比を適切に設定す
ることにより、ダイオードDは逆バイアスされ、抵抗RD
1,RD2の回路は基準電圧発生回路から切り離される。す
なわち電源投入時のみにスタートアップ回路として動作
する。
圧より高くなるように抵抗RD1,RD2の比を適切に設定す
ることにより、ダイオードDは逆バイアスされ、抵抗RD
1,RD2の回路は基準電圧発生回路から切り離される。す
なわち電源投入時のみにスタートアップ回路として動作
する。
【００４７】電源電圧の変動幅が大きい場合には、図４
の(2)〜(4)に示すようにダイオードDのアノードを接続
する分割点を、ダイオードD0、ダイオードD01,D02、Ｎ
チャンネルFET等である程度安定化するようにしてもよ
い。
の(2)〜(4)に示すようにダイオードDのアノードを接続
する分割点を、ダイオードD0、ダイオードD01,D02、Ｎ
チャンネルFET等である程度安定化するようにしてもよ
い。
【００４８】この発明は低電源電圧、低消費電力のCMOS
集積回路に適するよう構成されたものであるが、電源電
圧の高いCMOS集積回路やBi−CMOS集積回路、更にはトラ
ンジスタP1，P2，P3をPNP形のバイポーラトランジスタ
に置き換えたバイポーラ集積回路にも適用可能である。
この発明の回路は構成が非常に簡単であるため、個別部
品を用いても実現可能であり、特にペア部品を用いれば
容易に実現可能である。
集積回路に適するよう構成されたものであるが、電源電
圧の高いCMOS集積回路やBi−CMOS集積回路、更にはトラ
ンジスタP1，P2，P3をPNP形のバイポーラトランジスタ
に置き換えたバイポーラ集積回路にも適用可能である。
この発明の回路は構成が非常に簡単であるため、個別部
品を用いても実現可能であり、特にペア部品を用いれば
容易に実現可能である。
【００４９】この発明の最適な利用形態は、低電源電圧
のCMOS集積回路の中で各種の基準電圧として利用される
ものである。特にアナログ回路を混載したCMOS回路の基
準電圧やアナログ・ディジタル変換回路、ディジタル・
アナログ変換回路の基準電圧、更には集積回路内部の電
源電圧の安定化のためのコントロール基準電圧等に利用
できる。この発明の回路は、回路構成が非常に簡単なた
め、半導体のどのようなテクノロジーにも、安定化基準
電圧が必要なところには利用が可能である。
のCMOS集積回路の中で各種の基準電圧として利用される
ものである。特にアナログ回路を混載したCMOS回路の基
準電圧やアナログ・ディジタル変換回路、ディジタル・
アナログ変換回路の基準電圧、更には集積回路内部の電
源電圧の安定化のためのコントロール基準電圧等に利用
できる。この発明の回路は、回路構成が非常に簡単なた
め、半導体のどのようなテクノロジーにも、安定化基準
電圧が必要なところには利用が可能である。
【００５０】
【発明の効果】この発明によれば、電流制御素子と、ダ
イオードと、抵抗と、演算増幅器によって構成されるの
で、低電圧駆動のCMOS集積回路において、簡易な構成に
よって小面積で実現可能な安定化基準電圧を提供するこ
とができる。
イオードと、抵抗と、演算増幅器によって構成されるの
で、低電圧駆動のCMOS集積回路において、簡易な構成に
よって小面積で実現可能な安定化基準電圧を提供するこ
とができる。
【図１】この発明の第１の実施の形態に係る基準電圧発
生回路図である。
生回路図である。
【図２】この発明の第２の実施の形態に係る基準電圧発
生回路図である。
生回路図である。
【図３】この発明の第３の実施の形態に係る基準電圧発
生回路図である。
生回路図である。
【図４】図１〜３の実施の形態に付加されるスタートア
ップ回路の例を示す回路図である。
ップ回路の例を示す回路図である。
P1 トランジスタ
P2 トランジスタ
P3 トランジスタ
D1 ダイオード
D2 ダイオード
R1 抵抗
R2 抵抗
R3 抵抗
R4 抵抗
Op1 演算増幅器
Op2 演算増幅器
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H420 BB12 CC02 DD02 EA14 EA18
EA20 EA23 EA24 EA39 EA42
EA48 EB15 EB37 FF03 NA13
NA16 NA28 NB02 NB12 NB20
NB22 NB33 NB36 NC02 NC18
NC23 NC26 NC33 NE28
Claims (4)
- 【請求項１】 互いに一定の電流比を保ちつつ制御電圧
により駆動電流を制御しうる第１および第２電流制御素
子と、第１電流制御素子に負荷として順方向に直列接続
された第１ダイオードと、第２電流制御素子に負荷とし
て直列接続された、順方向の第２ダイオードと抵抗との
直列回路と、第１ダイオードの端子電圧と前記直列回路
の端子電圧の少なくとも一方を増幅する増幅器と、少な
くとも一方が増幅された２つの端子電圧の差を増幅して
第１および第２電流制御素子へ前記制御電圧として帰還
する比較器とを備え、少なくとも一方が増幅された２つ
の端子電圧を互いに等しくすることによって前記直列回
路の抵抗の両端に基準電圧を出力する基準電圧発生回
路。 - 【請求項２】 増幅器は第１ダイオードの端子電圧を増
幅し、比較器は直列回路の端子電圧と増幅された第１ダ
イオードの端子電圧との差を増幅して第１および第２電
流制御素子へ帰還する請求項１記載の基準電圧発生回
路。 - 【請求項３】 増幅器は直列回路の端子電圧を増幅し、
比較器は第１ダイオードの端子電圧と増幅された直列回
路の端子電圧との差を増幅して第１および第２電流制御
素子へ帰還する請求項１記載の基準電圧発生回路。 - 【請求項４】 増幅器は第１ダイオードの端子電圧およ
び直列回路の端子電圧を増幅し、比較器は増幅された直
列回路の端子電圧と増幅された第１ダイオードの端子電
圧との差を増幅して第１および第２電流制御素子へ帰還
する請求項１記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002149596A JP2003345449A (ja) | 2002-05-23 | 2002-05-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002149596A JP2003345449A (ja) | 2002-05-23 | 2002-05-23 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003345449A true JP2003345449A (ja) | 2003-12-05 |
Family
ID=29767709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002149596A Pending JP2003345449A (ja) | 2002-05-23 | 2002-05-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003345449A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013140852A1 (ja) * | 2012-03-22 | 2013-09-26 | セイコーインスツル株式会社 | 基準電圧回路 |
| CN106033227A (zh) * | 2015-03-20 | 2016-10-19 | 北大方正集团有限公司 | 基准电压源电路 |
-
2002
- 2002-05-23 JP JP2002149596A patent/JP2003345449A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013140852A1 (ja) * | 2012-03-22 | 2013-09-26 | セイコーインスツル株式会社 | 基準電圧回路 |
| JP2013225282A (ja) * | 2012-03-22 | 2013-10-31 | Seiko Instruments Inc | 基準電圧回路 |
| KR20140138184A (ko) * | 2012-03-22 | 2014-12-03 | 세이코 인스트루 가부시키가이샤 | 기준 전압 회로 |
| CN104204986A (zh) * | 2012-03-22 | 2014-12-10 | 精工电子有限公司 | 基准电压电路 |
| US9910452B2 (en) | 2012-03-22 | 2018-03-06 | Sii Semiconductor Corporation | Reference-voltage circuit |
| KR101995697B1 (ko) * | 2012-03-22 | 2019-07-03 | 에이블릭 가부시키가이샤 | 기준 전압 회로 |
| CN106033227A (zh) * | 2015-03-20 | 2016-10-19 | 北大方正集团有限公司 | 基准电压源电路 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050224 |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070323 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071227 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080520 |