JP2003332338A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 Ａｌ合金配線にボイドが発生することを抑制
できる半導体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
絶縁膜１上にＴｉ膜２を形成する工程と、このＴｉ膜２
上にＡｌ合金膜３を形成する工程と、このＡｌ合金膜上
にＴｉ膜４を形成する工程と、このＴｉ膜上にＴｉＮ膜
５を形成する工程と、このＴｉＮ膜５、Ｔｉ膜４、Ａｌ
合金膜３及びＴｉ膜２をパターニングすることにより、
絶縁膜１上にＡｌ合金配線６ａ，６ｂを形成する工程
と、このＡｌ合金配線に４００℃以上４７０℃以下の温
度で熱処理を施す工程と、Ａｌ合金配線及び絶縁膜の上
にＦＳＧ膜７ａを形成する工程と、を具備するものであ
る。
できる半導体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
絶縁膜１上にＴｉ膜２を形成する工程と、このＴｉ膜２
上にＡｌ合金膜３を形成する工程と、このＡｌ合金膜上
にＴｉ膜４を形成する工程と、このＴｉ膜上にＴｉＮ膜
５を形成する工程と、このＴｉＮ膜５、Ｔｉ膜４、Ａｌ
合金膜３及びＴｉ膜２をパターニングすることにより、
絶縁膜１上にＡｌ合金配線６ａ，６ｂを形成する工程
と、このＡｌ合金配線に４００℃以上４７０℃以下の温
度で熱処理を施す工程と、Ａｌ合金配線及び絶縁膜の上
にＦＳＧ膜７ａを形成する工程と、を具備するものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、Ａｌ合金配線にボイドが発
生することを抑制できる半導体装置及びその製造方法に
関する。
の製造方法に係わり、特に、Ａｌ合金配線にボイドが発
生することを抑制できる半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】図４（ａ），（ｂ）及び図５は、従来の
半導体装置の製造方法を示す断面図である。まず、図４
（ａ）に示すように、シリコン基板（図示せず）の上方
に絶縁膜１０１を形成する。次いで、この絶縁膜１０１
の上にバリアメタルとしてのＴｉ膜１０２を堆積し、こ
のＴｉ膜１０２の上に厚さ５００ｎｍの第１のＡｌ−Ｃ
ｕ合金膜１０３を３２０℃の温度でスパッタリングによ
り堆積する。次いで、この第１のＡｌ−Ｃｕ合金膜１０
３の上に厚さ２０ｎｍのＴｉ膜１０４を形成し、このＴ
ｉ膜１０４の上に厚さ６０ｎｍのＴｉＮ膜１０５を形成
する。Ｔｉ膜１０４及びＴｉＮ膜１０５によりキャップ
膜を構成している。
半導体装置の製造方法を示す断面図である。まず、図４
（ａ）に示すように、シリコン基板（図示せず）の上方
に絶縁膜１０１を形成する。次いで、この絶縁膜１０１
の上にバリアメタルとしてのＴｉ膜１０２を堆積し、こ
のＴｉ膜１０２の上に厚さ５００ｎｍの第１のＡｌ−Ｃ
ｕ合金膜１０３を３２０℃の温度でスパッタリングによ
り堆積する。次いで、この第１のＡｌ−Ｃｕ合金膜１０
３の上に厚さ２０ｎｍのＴｉ膜１０４を形成し、このＴ
ｉ膜１０４の上に厚さ６０ｎｍのＴｉＮ膜１０５を形成
する。Ｔｉ膜１０４及びＴｉＮ膜１０５によりキャップ
膜を構成している。
【０００３】次いで、このＴｉＮ膜１０５、Ｔｉ膜１０
４、第１のＡｌ−Ｃｕ合金膜１０３及びＴｉ膜１０２を
パターニングすることにより、絶縁膜１０１の上には第
１のＡｌ合金配線１０６ａ，１０６ｂが形成される。
４、第１のＡｌ−Ｃｕ合金膜１０３及びＴｉ膜１０２を
パターニングすることにより、絶縁膜１０１の上には第
１のＡｌ合金配線１０６ａ，１０６ｂが形成される。
【０００４】次いで、第１のＡｌ合金配線１０６ａ，１
０６ｂを含む全面上に厚さ５５０ｎｍのＦＳＧ（フルオ
ロシリケートガラス）膜１０７ａを高密度プラズマＣＶ
Ｄ(Chemical Vapor Deposition)法により堆積する。こ
の際の堆積条件は、基板温度を４５０℃、バイアスパワ
ーを３５００Ｗとする。このＦＳＧ膜１０７及び後記Ｔ
ＥＯＳ酸化膜１０７ｂは層間絶縁膜となる。次いで、Ｆ
ＳＧ膜に４５０℃の温度、水素雰囲気又は窒素雰囲気で
３０分間熱処理を施す。これにより、ＦＳＧ膜中の余分
なフッ素を除去することができる。このＦＳＧ膜１０７
ａを形成した後に、第１のＡｌ合金配線１０６ａ，１０
６ｂにボイド１１６が発生することがある。
０６ｂを含む全面上に厚さ５５０ｎｍのＦＳＧ（フルオ
ロシリケートガラス）膜１０７ａを高密度プラズマＣＶ
Ｄ(Chemical Vapor Deposition)法により堆積する。こ
の際の堆積条件は、基板温度を４５０℃、バイアスパワ
ーを３５００Ｗとする。このＦＳＧ膜１０７及び後記Ｔ
ＥＯＳ酸化膜１０７ｂは層間絶縁膜となる。次いで、Ｆ
ＳＧ膜に４５０℃の温度、水素雰囲気又は窒素雰囲気で
３０分間熱処理を施す。これにより、ＦＳＧ膜中の余分
なフッ素を除去することができる。このＦＳＧ膜１０７
ａを形成した後に、第１のＡｌ合金配線１０６ａ，１０
６ｂにボイド１１６が発生することがある。
【０００５】次に、図４（ｂ）に示すように、このＦＳ
Ｇ膜１０７ａの上にプラズマＣＶＤ法によりＴＥＯＳ(t
etraethylorthosilicate)酸化膜１０７ｂを堆積する。
次いで、このＴＥＯＳ酸化膜１０７ｂの表面をＣＭＰ(C
hemical Mechanical Polishing)で研磨することによ
り、ＴＥＯＳ酸化膜１０７ｂの表面を平坦化する。
Ｇ膜１０７ａの上にプラズマＣＶＤ法によりＴＥＯＳ(t
etraethylorthosilicate)酸化膜１０７ｂを堆積する。
次いで、このＴＥＯＳ酸化膜１０７ｂの表面をＣＭＰ(C
hemical Mechanical Polishing)で研磨することによ
り、ＴＥＯＳ酸化膜１０７ｂの表面を平坦化する。
【０００６】次いで、このＴＥＯＳ酸化膜１０７ｂの上
にフォトレジスト膜を塗布し、このフォトレジスト膜を
露光、現像することにより、ＴＥＯＳ酸化膜１０７ｂの
上には第１のＡｌ合金配線１０６ｂの端部上方に開口部
を有するレジストパターン１０８が形成される。次い
で、このレジストパターン１０８をマスクとしてＴＥＯ
Ｓ酸化膜１０７ｂ及びＦＳＧ膜１０７ａをエッチングす
る。これにより、ＴＥＯＳ酸化膜及びＦＳＧ膜には第１
のＡｌ合金配線１０６ｂ上に位置するビアホール１０７
ｃが形成される。
にフォトレジスト膜を塗布し、このフォトレジスト膜を
露光、現像することにより、ＴＥＯＳ酸化膜１０７ｂの
上には第１のＡｌ合金配線１０６ｂの端部上方に開口部
を有するレジストパターン１０８が形成される。次い
で、このレジストパターン１０８をマスクとしてＴＥＯ
Ｓ酸化膜１０７ｂ及びＦＳＧ膜１０７ａをエッチングす
る。これにより、ＴＥＯＳ酸化膜及びＦＳＧ膜には第１
のＡｌ合金配線１０６ｂ上に位置するビアホール１０７
ｃが形成される。
【０００７】次に、図５に示すように、レジストパター
ン１０８を剥離液により剥離する。この剥離液は、有機
剥離液（アミン系）を用いている。次いで、ビアホール
１０７ｃ内及びＴＥＯＳ酸化膜１０７ｂ上にＴｉＮ膜１
０９を堆積し、このＴｉＮ膜上にＷ膜を堆積する。次い
で、このＷ膜をエッチバックすることにより、ＴＥＯＳ
酸化膜１０７ｂ上に存在するＷ膜及びＴｉＮ膜１０９を
除去する。これにより、ビアホール１０７ｃ内にＷプラ
グ１１０が埋め込まれる。
ン１０８を剥離液により剥離する。この剥離液は、有機
剥離液（アミン系）を用いている。次いで、ビアホール
１０７ｃ内及びＴＥＯＳ酸化膜１０７ｂ上にＴｉＮ膜１
０９を堆積し、このＴｉＮ膜上にＷ膜を堆積する。次い
で、このＷ膜をエッチバックすることにより、ＴＥＯＳ
酸化膜１０７ｂ上に存在するＷ膜及びＴｉＮ膜１０９を
除去する。これにより、ビアホール１０７ｃ内にＷプラ
グ１１０が埋め込まれる。
【０００８】次いで、このＷプラグ１１０及びＴＥＯＳ
酸化膜１０７ｂの上にバリアメタルとしてのＴｉ膜１１
１を堆積し、このＴｉ膜１１１の上に第２のＡｌ−Ｃｕ
合金膜１１２を堆積する。次いで、この第２のＡｌ−Ｃ
ｕ合金膜１１２の上にＴｉ膜１１３を形成し、このＴｉ
膜上にＴｉＮ膜１１４を形成する。このＴｉＮ膜１１４
及びＴｉ膜１１３によりキャップ膜を構成している。
酸化膜１０７ｂの上にバリアメタルとしてのＴｉ膜１１
１を堆積し、このＴｉ膜１１１の上に第２のＡｌ−Ｃｕ
合金膜１１２を堆積する。次いで、この第２のＡｌ−Ｃ
ｕ合金膜１１２の上にＴｉ膜１１３を形成し、このＴｉ
膜上にＴｉＮ膜１１４を形成する。このＴｉＮ膜１１４
及びＴｉ膜１１３によりキャップ膜を構成している。
【０００９】次いで、このＴｉＮ膜１１４、Ｔｉ膜１１
３、第２のＡｌ−Ｃｕ合金膜１１２及びＴｉＮ膜１１１
をパターニングすることにより、Ｗプラグ１１０及びＴ
ＥＯＳ酸化膜１０７ｂの上には第２のＡｌ合金配線１１
５が形成される。第２のＡｌ合金配線１１５はＷプラグ
１１０を介して第１のＡｌ合金配線１０６ｂに電気的に
接続される。
３、第２のＡｌ−Ｃｕ合金膜１１２及びＴｉＮ膜１１１
をパターニングすることにより、Ｗプラグ１１０及びＴ
ＥＯＳ酸化膜１０７ｂの上には第２のＡｌ合金配線１１
５が形成される。第２のＡｌ合金配線１１５はＷプラグ
１１０を介して第１のＡｌ合金配線１０６ｂに電気的に
接続される。
【００１０】
【発明が解決しようとする課題】前述したように従来の
半導体装置の製造方法では、ＦＳＧ膜１０７ａを形成し
た後に、第１のＡｌ合金配線１０６ａ，１０６ｂにボイ
ド１１６が発生することがある。ＦＳＧ膜を形成する際
の基板温度を４５０℃としているため、その４５０℃の
熱によりバリアメタルとキャップのＴｉ膜１０２，１０
４とＡｌ−Ｃｕ合金膜１０３が反応してＴｉとＡｌの合
金であるＴｉＡｌ3がＡｌ合金配線中に形成される。こ
のようにＴｉＡｌ3の合金層が成長することによりＡｌ
合金配線全体で体積収縮が起こり、その結果、ボイド１
１６が発生するものと考えられる。
半導体装置の製造方法では、ＦＳＧ膜１０７ａを形成し
た後に、第１のＡｌ合金配線１０６ａ，１０６ｂにボイ
ド１１６が発生することがある。ＦＳＧ膜を形成する際
の基板温度を４５０℃としているため、その４５０℃の
熱によりバリアメタルとキャップのＴｉ膜１０２，１０
４とＡｌ−Ｃｕ合金膜１０３が反応してＴｉとＡｌの合
金であるＴｉＡｌ3がＡｌ合金配線中に形成される。こ
のようにＴｉＡｌ3の合金層が成長することによりＡｌ
合金配線全体で体積収縮が起こり、その結果、ボイド１
１６が発生するものと考えられる。
【００１１】このようにボイドが発生すると、配線抵抗
の上昇や配線が途中で断線するなどの導通不良の原因と
なる。このように導通不良が生じると、その結果、Ａｌ
合金配線の信頼性が低下してしまい、それにより半導体
装置の信頼性が低下することになる。
の上昇や配線が途中で断線するなどの導通不良の原因と
なる。このように導通不良が生じると、その結果、Ａｌ
合金配線の信頼性が低下してしまい、それにより半導体
装置の信頼性が低下することになる。
【００１２】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、Ａｌ合金配線にボイドが
発生することを抑制できる半導体装置及びその製造方法
を提供することにある。
れたものであり、その目的は、Ａｌ合金配線にボイドが
発生することを抑制できる半導体装置及びその製造方法
を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、絶縁膜上に
Ｔｉ膜を含むＡｌ合金配線を形成する工程と、このＡｌ
合金配線に４００℃以上４７０℃以下の温度で熱処理を
施す工程と、Ａｌ合金配線及び絶縁膜の上に層間絶縁膜
を形成する工程と、を具備することを特徴とする。
め、本発明に係る半導体装置の製造方法は、絶縁膜上に
Ｔｉ膜を含むＡｌ合金配線を形成する工程と、このＡｌ
合金配線に４００℃以上４７０℃以下の温度で熱処理を
施す工程と、Ａｌ合金配線及び絶縁膜の上に層間絶縁膜
を形成する工程と、を具備することを特徴とする。
【００１４】上記半導体装置の製造方法によれば、Ｔｉ
膜を含むＡｌ合金配線を形成した後に、該Ａｌ合金配線
に４００℃〜４７０℃の温度の熱処理を施すことによ
り、Ａｌのグレインを十分に成長させることができ、Ｔ
ｉＡｌ2合金層を十分に反応させることができる。従っ
て、その後の層間膜を形成する工程以降のプロセス中の
熱ストレスによりＡｌ合金配線にボイドが発生すること
を抑制することができる。
膜を含むＡｌ合金配線を形成した後に、該Ａｌ合金配線
に４００℃〜４７０℃の温度の熱処理を施すことによ
り、Ａｌのグレインを十分に成長させることができ、Ｔ
ｉＡｌ2合金層を十分に反応させることができる。従っ
て、その後の層間膜を形成する工程以降のプロセス中の
熱ストレスによりＡｌ合金配線にボイドが発生すること
を抑制することができる。
【００１５】本発明に係る半導体装置の製造方法は、絶
縁膜上にバリアメタル膜を形成する工程と、このバリア
メタル膜上にＡｌ合金膜を形成する工程と、このＡｌ合
金膜上にＴｉ膜を形成する工程と、このＴｉ膜上にＴｉ
Ｎ膜を形成する工程と、このＴｉＮ膜、Ｔｉ膜、Ａｌ合
金膜及びバリアメタル膜をパターニングすることによ
り、絶縁膜上にＡｌ合金配線を形成する工程と、このＡ
ｌ合金配線に４００℃以上４７０℃以下の温度で熱処理
を施す工程と、Ａｌ合金配線及び絶縁膜の上に層間絶縁
膜を形成する工程と、を具備することを特徴とする。
縁膜上にバリアメタル膜を形成する工程と、このバリア
メタル膜上にＡｌ合金膜を形成する工程と、このＡｌ合
金膜上にＴｉ膜を形成する工程と、このＴｉ膜上にＴｉ
Ｎ膜を形成する工程と、このＴｉＮ膜、Ｔｉ膜、Ａｌ合
金膜及びバリアメタル膜をパターニングすることによ
り、絶縁膜上にＡｌ合金配線を形成する工程と、このＡ
ｌ合金配線に４００℃以上４７０℃以下の温度で熱処理
を施す工程と、Ａｌ合金配線及び絶縁膜の上に層間絶縁
膜を形成する工程と、を具備することを特徴とする。
【００１６】本発明に係る半導体装置の製造方法は、絶
縁膜上にバリアメタル膜を形成する工程と、このバリア
メタル膜上にＡｌ合金膜を形成する工程と、このＡｌ合
金膜上にＴｉ膜を形成する工程と、このＴｉ膜上にＴｉ
Ｎ膜を形成する工程と、このＴｉＮ膜、Ｔｉ膜、Ａｌ合
金膜及びバリアメタル膜に４００℃以上４７０℃以下の
温度で熱処理を施す工程と、ＴｉＮ膜、Ｔｉ膜、Ａｌ合
金膜及びバリアメタル膜をパターニングすることによ
り、絶縁膜上にＡｌ合金配線を形成する工程と、Ａｌ合
金配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
を具備することを特徴とする。
縁膜上にバリアメタル膜を形成する工程と、このバリア
メタル膜上にＡｌ合金膜を形成する工程と、このＡｌ合
金膜上にＴｉ膜を形成する工程と、このＴｉ膜上にＴｉ
Ｎ膜を形成する工程と、このＴｉＮ膜、Ｔｉ膜、Ａｌ合
金膜及びバリアメタル膜に４００℃以上４７０℃以下の
温度で熱処理を施す工程と、ＴｉＮ膜、Ｔｉ膜、Ａｌ合
金膜及びバリアメタル膜をパターニングすることによ
り、絶縁膜上にＡｌ合金配線を形成する工程と、Ａｌ合
金配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
を具備することを特徴とする。
【００１７】また、本発明に係る半導体装置の製造方法
において、上記層間絶縁膜を形成する際の温度条件は４
２０℃以下であることが好ましい。これにより、熱処理
後の工程でＡｌ合金配線にボイドが発生することをより
確実に防止できる。
において、上記層間絶縁膜を形成する際の温度条件は４
２０℃以下であることが好ましい。これにより、熱処理
後の工程でＡｌ合金配線にボイドが発生することをより
確実に防止できる。
【００１８】また、本発明に係る半導体装置の製造方法
において、上記層間絶縁膜を形成する工程は、上記熱処
理を施した際の温度より低い温度で層間絶縁膜を形成す
る工程であることも可能である。
において、上記層間絶縁膜を形成する工程は、上記熱処
理を施した際の温度より低い温度で層間絶縁膜を形成す
る工程であることも可能である。
【００１９】また、本発明に係る半導体装置の製造方法
において、上記層間絶縁膜を形成する工程では高密度プ
ラズマＣＶＤ法、平行平板プラズマＣＶＤ法及び熱ＣＶ
Ｄ法のうちのいずれかにより層間絶縁膜を形成すること
も可能である。
において、上記層間絶縁膜を形成する工程では高密度プ
ラズマＣＶＤ法、平行平板プラズマＣＶＤ法及び熱ＣＶ
Ｄ法のうちのいずれかにより層間絶縁膜を形成すること
も可能である。
【００２０】また、本発明に係る半導体装置の製造方法
において、上記Ａｌ合金配線がＡｌ−Ｃｕ合金膜を有す
るものであることも可能である。
において、上記Ａｌ合金配線がＡｌ−Ｃｕ合金膜を有す
るものであることも可能である。
【００２１】本発明に係る半導体装置は、請求項１〜７
のうちいずれか１項に記載の半導体装置の製造方法によ
り製造されたものである。
のうちいずれか１項に記載の半導体装置の製造方法によ
り製造されたものである。
【００２２】本発明に係る半導体装置は、絶縁膜上に形
成されたＴｉ膜を含むＡｌ合金配線と、Ａｌ合金配線及
び絶縁膜の上に形成された層間絶縁膜と、を具備し、上
記Ａｌ合金配線は、層間絶縁膜を形成する前に４００℃
以上４７０℃以下の温度で熱処理が施されていることを
特徴とする。
成されたＴｉ膜を含むＡｌ合金配線と、Ａｌ合金配線及
び絶縁膜の上に形成された層間絶縁膜と、を具備し、上
記Ａｌ合金配線は、層間絶縁膜を形成する前に４００℃
以上４７０℃以下の温度で熱処理が施されていることを
特徴とする。
【００２３】本発明に係る半導体装置は、上記Ａｌ合金
配線は、絶縁膜上にバリアメタル膜を形成し、このバリ
アメタル膜上にＡｌ合金膜を形成し、このＡｌ合金膜上
にＴｉ膜を形成し、このＴｉ膜上にＴｉＮ膜を形成し、
このＴｉＮ膜、Ｔｉ膜、Ａｌ合金膜及びバリアメタル膜
をパターニングすることにより形成された配線であるこ
とが好ましい。
配線は、絶縁膜上にバリアメタル膜を形成し、このバリ
アメタル膜上にＡｌ合金膜を形成し、このＡｌ合金膜上
にＴｉ膜を形成し、このＴｉ膜上にＴｉＮ膜を形成し、
このＴｉＮ膜、Ｔｉ膜、Ａｌ合金膜及びバリアメタル膜
をパターニングすることにより形成された配線であるこ
とが好ましい。
【００２４】また、本発明に係る半導体装置において、
上記層間絶縁膜は、４２０℃以下の温度条件で形成した
ものであることが好ましい。
上記層間絶縁膜は、４２０℃以下の温度条件で形成した
ものであることが好ましい。
【００２５】また、本発明に係る半導体装置において
は、上記Ａｌ合金配線がＡｌ−Ｃｕ合金膜を有するもの
であることが好ましい。
は、上記Ａｌ合金配線がＡｌ−Ｃｕ合金膜を有するもの
であることが好ましい。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ），（ｂ）及び図
２（ｃ），（ｄ）は、本発明の実施の形態による半導体
装置の製造方法を示す断面図である。
施の形態について説明する。図１（ａ），（ｂ）及び図
２（ｃ），（ｄ）は、本発明の実施の形態による半導体
装置の製造方法を示す断面図である。
【００２７】まず、図１（ａ）に示すように、シリコン
基板（図示せず）の上方にシリコン酸化膜などの絶縁膜
１をＣＶＤ法により形成する。次いで、この絶縁膜１の
上にバリアメタルとしての例えば厚さ２０ｎｍのＴｉ膜
２をスパッタリングにより堆積し、このＴｉ膜２の上に
例えば厚さ５００ｎｍの第１のＡｌ−Ｃｕ合金膜３を２
５０℃以上の温度でスパッタリングにより堆積する。次
いで、この第１のＡｌ−Ｃｕ合金膜３の上に例えば厚さ
２０ｎｍのＴｉ膜４をスパッタリングにより堆積し、こ
のＴｉ膜４の上に例えば厚さ６０ｎｍのＴｉＮ膜５をス
パッタリングにより堆積する。Ｔｉ膜４及びＴｉＮ膜５
によりキャップ膜を構成している。
基板（図示せず）の上方にシリコン酸化膜などの絶縁膜
１をＣＶＤ法により形成する。次いで、この絶縁膜１の
上にバリアメタルとしての例えば厚さ２０ｎｍのＴｉ膜
２をスパッタリングにより堆積し、このＴｉ膜２の上に
例えば厚さ５００ｎｍの第１のＡｌ−Ｃｕ合金膜３を２
５０℃以上の温度でスパッタリングにより堆積する。次
いで、この第１のＡｌ−Ｃｕ合金膜３の上に例えば厚さ
２０ｎｍのＴｉ膜４をスパッタリングにより堆積し、こ
のＴｉ膜４の上に例えば厚さ６０ｎｍのＴｉＮ膜５をス
パッタリングにより堆積する。Ｔｉ膜４及びＴｉＮ膜５
によりキャップ膜を構成している。
【００２８】次いで、このＴｉＮ膜５の上にフォトレジ
スト膜（図示せず）を塗布し、このフォトレジスト膜を
露光、現像することにより、ＴｉＮ膜５上にはレジスト
パターンが形成される。次いで、このレジストパターン
をマスクとしてＴｉＮ膜５、Ｔｉ膜４、第１のＡｌ−Ｃ
ｕ合金膜３及びＴｉ膜２をエッチングすることにより、
絶縁膜１の上には第１のＡｌ合金配線６ａ，６ｂが形成
される。
スト膜（図示せず）を塗布し、このフォトレジスト膜を
露光、現像することにより、ＴｉＮ膜５上にはレジスト
パターンが形成される。次いで、このレジストパターン
をマスクとしてＴｉＮ膜５、Ｔｉ膜４、第１のＡｌ−Ｃ
ｕ合金膜３及びＴｉ膜２をエッチングすることにより、
絶縁膜１の上には第１のＡｌ合金配線６ａ，６ｂが形成
される。
【００２９】次いで、第１のＡｌ合金配線に熱処理（シ
ンター）を施す。この際の熱処理条件は、水素雰囲気、
ヘリウム雰囲気又は窒素雰囲気、４００℃〜４７０℃の
温度（好ましくは４２０℃〜４５０℃の温度）で１５分
以上であることが好ましい。水素雰囲気、ヘリウム雰囲
気又は窒素雰囲気とするのは酸素フリーの雰囲気とする
ためである。この熱処理により、ＡｌＣｕのグレインを
十分に成長させることができ、ＴｉＡｌ2合金層を十分
に反応させてしっかり作ることができる。このため、後
述するＦＳＧ膜の層間絶縁膜をＡｌ合金配線上に高密度
プラズマＣＶＤ法により形成しても、従来技術のような
ボイドがＡｌ合金配線に発生することを抑制できる。
ンター）を施す。この際の熱処理条件は、水素雰囲気、
ヘリウム雰囲気又は窒素雰囲気、４００℃〜４７０℃の
温度（好ましくは４２０℃〜４５０℃の温度）で１５分
以上であることが好ましい。水素雰囲気、ヘリウム雰囲
気又は窒素雰囲気とするのは酸素フリーの雰囲気とする
ためである。この熱処理により、ＡｌＣｕのグレインを
十分に成長させることができ、ＴｉＡｌ2合金層を十分
に反応させてしっかり作ることができる。このため、後
述するＦＳＧ膜の層間絶縁膜をＡｌ合金配線上に高密度
プラズマＣＶＤ法により形成しても、従来技術のような
ボイドがＡｌ合金配線に発生することを抑制できる。
【００３０】次いで、第１のＡｌ合金配線６ａ，６ｂを
含む全面上に例えば厚さ６２０ｎｍのＦＳＧ膜７ａを高
密度プラズマＣＶＤ法により堆積する。この際の堆積条
件はウエハ温度を４２０℃以下とすることが好ましく、
さらに好ましくは４００℃以下である。また、この際に
用いる反応ガスはＳｉＨ4、Ｏ2、Ａｒ、ＳｉＦ4などで
あり、Ａｒでスパッタリングしながら成膜を行うもので
ある。また、このようにウエハ温度をコントロールする
方法としては、バイアスパワー及びウエハ裏面のＨｅガ
ス圧力を制御することで実現できる。
含む全面上に例えば厚さ６２０ｎｍのＦＳＧ膜７ａを高
密度プラズマＣＶＤ法により堆積する。この際の堆積条
件はウエハ温度を４２０℃以下とすることが好ましく、
さらに好ましくは４００℃以下である。また、この際に
用いる反応ガスはＳｉＨ4、Ｏ2、Ａｒ、ＳｉＦ4などで
あり、Ａｒでスパッタリングしながら成膜を行うもので
ある。また、このようにウエハ温度をコントロールする
方法としては、バイアスパワー及びウエハ裏面のＨｅガ
ス圧力を制御することで実現できる。
【００３１】図３は、高密度プラズマＣＶＤ装置におけ
るウエハ保持機構を示す構成図である。Ａｌ合金配線６
ａ，６ｂを形成した後に、基板保持台２１の上にウエハ
２２を静電チャックにより保持する。この基板保持台２
１には、ウエハ２２の裏面に冷却用のＨｅガスを供給す
るガス供給手段が設けられている。このガス供給手段
は、Ｈｅガスボンベ（図示せず）からＨｅガスをウエハ
２２の中央部に供給するガス供給経路２３と、Ｈｅガス
ボンベからＨｅガスをウエハ２２の周辺部に供給するガ
ス供給経路２４と、を有している。ガス供給経路２３に
よって供給されるＨｅガスにより主にウエハ２２の中央
部を冷却し、ガス供給経路２４によって供給されるＨｅ
ガスにより主にウエハ２２の周辺部を冷却するものであ
る。
るウエハ保持機構を示す構成図である。Ａｌ合金配線６
ａ，６ｂを形成した後に、基板保持台２１の上にウエハ
２２を静電チャックにより保持する。この基板保持台２
１には、ウエハ２２の裏面に冷却用のＨｅガスを供給す
るガス供給手段が設けられている。このガス供給手段
は、Ｈｅガスボンベ（図示せず）からＨｅガスをウエハ
２２の中央部に供給するガス供給経路２３と、Ｈｅガス
ボンベからＨｅガスをウエハ２２の周辺部に供給するガ
ス供給経路２４と、を有している。ガス供給経路２３に
よって供給されるＨｅガスにより主にウエハ２２の中央
部を冷却し、ガス供給経路２４によって供給されるＨｅ
ガスにより主にウエハ２２の周辺部を冷却するものであ
る。
【００３２】ウエハ温度を４２０℃以下とする方法の一
例としては、バイアスパワーが２５００〜３５００Ｗ、
ウエハ裏面の中央部のＨｅガス圧力が４．５〜７．５Ｔ
ｏｒｒ、ウエハ裏面の周辺部のＨｅガス圧力が７．５〜
１０Ｔｏｒｒである。
例としては、バイアスパワーが２５００〜３５００Ｗ、
ウエハ裏面の中央部のＨｅガス圧力が４．５〜７．５Ｔ
ｏｒｒ、ウエハ裏面の周辺部のＨｅガス圧力が７．５〜
１０Ｔｏｒｒである。
【００３３】この後、ＦＳＧ膜７ａに４００℃程度の温
度、水素雰囲気又は窒素雰囲気で３０分間熱処理を施
す。これにより、ＦＳＧ膜７ａ中の余分なフッ素を除去
することができる。
度、水素雰囲気又は窒素雰囲気で３０分間熱処理を施
す。これにより、ＦＳＧ膜７ａ中の余分なフッ素を除去
することができる。
【００３４】次に、図１（ｂ）に示すように、このＦＳ
Ｇ膜７ａの上にプラズマＣＶＤ法によりＴＥＯＳ酸化膜
７ｂを堆積する。次いで、このＴＥＯＳ酸化膜７ｂの表
面をＣＭＰで研磨することにより、ＴＥＯＳ酸化膜７ｂ
の表面を平坦化する。
Ｇ膜７ａの上にプラズマＣＶＤ法によりＴＥＯＳ酸化膜
７ｂを堆積する。次いで、このＴＥＯＳ酸化膜７ｂの表
面をＣＭＰで研磨することにより、ＴＥＯＳ酸化膜７ｂ
の表面を平坦化する。
【００３５】この後、図２（ｃ）に示すように、このＴ
ＥＯＳ酸化膜７ｂの上にフォトレジスト膜を塗布し、こ
のフォトレジスト膜を露光、現像することにより、ＴＥ
ＯＳ酸化膜７ｂの上には第１のＡｌ合金配線６ｂの端部
上方に開口部を有するレジストパターン８が形成され
る。次いで、このレジストパターン８をマスクとしてＴ
ＥＯＳ酸化膜７ｂ及びＦＳＧ膜７ａをエッチングする。
これにより、ＴＥＯＳ酸化膜及びＦＳＧ膜には第１のＡ
ｌ合金配線６ｂ上に位置するビアホール７ｃが形成され
る。
ＥＯＳ酸化膜７ｂの上にフォトレジスト膜を塗布し、こ
のフォトレジスト膜を露光、現像することにより、ＴＥ
ＯＳ酸化膜７ｂの上には第１のＡｌ合金配線６ｂの端部
上方に開口部を有するレジストパターン８が形成され
る。次いで、このレジストパターン８をマスクとしてＴ
ＥＯＳ酸化膜７ｂ及びＦＳＧ膜７ａをエッチングする。
これにより、ＴＥＯＳ酸化膜及びＦＳＧ膜には第１のＡ
ｌ合金配線６ｂ上に位置するビアホール７ｃが形成され
る。
【００３６】次に、図２（ｄ）に示すように、レジスト
パターン８を剥離液により剥離する。この剥離液は、有
機剥離液（アミン系）を用いている。次いで、ビアホー
ル７ｃ内及びＴＥＯＳ酸化膜７ｂ上にＴｉＮ膜９をスパ
ッタリングにより堆積し、このＴｉＮ膜上にＷ膜をスパ
ッタリングにより堆積する。次いで、このＷ膜をエッチ
バックすることにより、ＴＥＯＳ酸化膜７ｂ上に存在す
るＷ膜及びＴｉＮ膜９を除去する。これにより、ビアホ
ール７ｃ内にＷプラグ１０が埋め込まれる。
パターン８を剥離液により剥離する。この剥離液は、有
機剥離液（アミン系）を用いている。次いで、ビアホー
ル７ｃ内及びＴＥＯＳ酸化膜７ｂ上にＴｉＮ膜９をスパ
ッタリングにより堆積し、このＴｉＮ膜上にＷ膜をスパ
ッタリングにより堆積する。次いで、このＷ膜をエッチ
バックすることにより、ＴＥＯＳ酸化膜７ｂ上に存在す
るＷ膜及びＴｉＮ膜９を除去する。これにより、ビアホ
ール７ｃ内にＷプラグ１０が埋め込まれる。
【００３７】次いで、このＷプラグ１０及びＴＥＯＳ酸
化膜７ｂの上にバリアメタルとしてのＴｉ膜１１をスパ
ッタリングにより堆積し、このＴｉ膜１１の上に第２の
Ａｌ−Ｃｕ合金膜１２を堆積する。次いで、この第２の
Ａｌ−Ｃｕ合金膜１２の上にＴｉ膜１３をスパッタリン
グにより堆積し、このＴｉ膜上にＴｉＮ膜１４をスパッ
タリングにより堆積する。このＴｉＮ膜１４及びＴｉ膜
１３によりキャップ膜を構成している。
化膜７ｂの上にバリアメタルとしてのＴｉ膜１１をスパ
ッタリングにより堆積し、このＴｉ膜１１の上に第２の
Ａｌ−Ｃｕ合金膜１２を堆積する。次いで、この第２の
Ａｌ−Ｃｕ合金膜１２の上にＴｉ膜１３をスパッタリン
グにより堆積し、このＴｉ膜上にＴｉＮ膜１４をスパッ
タリングにより堆積する。このＴｉＮ膜１４及びＴｉ膜
１３によりキャップ膜を構成している。
【００３８】次いで、このＴｉＮ膜１４の上にフォトレ
ジスト膜（図示せず）を塗布し、このフォトレジスト膜
を露光、現像することにより、ＴｉＮ膜１４上にはレジ
ストパターンが形成される。次いで、このレジストパタ
ーンをマスクとしてＴｉＮ膜１４、Ｔｉ膜１３、第２の
Ａｌ−Ｃｕ合金膜１２及びＴｉＮ膜１１をエッチングす
ることにより、Ｗプラグ１０及びＴＥＯＳ酸化膜７ｂの
上には第２のＡｌ合金配線１５が形成される。第２のＡ
ｌ合金配線１５はＷプラグ１０を介して第１のＡｌ合金
配線６ｂに電気的に接続される。
ジスト膜（図示せず）を塗布し、このフォトレジスト膜
を露光、現像することにより、ＴｉＮ膜１４上にはレジ
ストパターンが形成される。次いで、このレジストパタ
ーンをマスクとしてＴｉＮ膜１４、Ｔｉ膜１３、第２の
Ａｌ−Ｃｕ合金膜１２及びＴｉＮ膜１１をエッチングす
ることにより、Ｗプラグ１０及びＴＥＯＳ酸化膜７ｂの
上には第２のＡｌ合金配線１５が形成される。第２のＡ
ｌ合金配線１５はＷプラグ１０を介して第１のＡｌ合金
配線６ｂに電気的に接続される。
【００３９】上記実施の形態によれば、第１のＡｌ合金
配線を形成した後に、該Ａｌ合金配線に４００℃〜４７
０℃の温度の熱処理を施しているため、その後の層間絶
縁膜を形成する工程でＡｌ合金配線にボイドが発生する
のを抑制することができた。したがって、Ａｌ合金配線
に導通不良が生じることがなく、Ａｌ合金配線の信頼性
が低下することを防止でき、半導体装置の信頼性を向上
させることができた。
配線を形成した後に、該Ａｌ合金配線に４００℃〜４７
０℃の温度の熱処理を施しているため、その後の層間絶
縁膜を形成する工程でＡｌ合金配線にボイドが発生する
のを抑制することができた。したがって、Ａｌ合金配線
に導通不良が生じることがなく、Ａｌ合金配線の信頼性
が低下することを防止でき、半導体装置の信頼性を向上
させることができた。
【００４０】次に、このボイド発生を抑制できる理由に
ついてさらに詳しく説明する。前述したように第１のＡ
ｌ合金配線に熱処理を施すことにより、ＡｌＣｕのグレ
インを十分に成長させることができ、ＴｉＡｌ2合金層
を十分に反応させて作ることができる。つまり、Ａｌ合
金配線に熱を加えることで、Ａｌグレインが成長し、ス
パッタリングの直後でＡｌグレイン面積が例えば約０．
６μｍ2くらいのものが熱処理によって例えば１μｍ2以
上になる。このとき、層間絶縁膜であるＦＳＧ膜７ａの
ストレスを受けること無く、ＴｉＡｌ2合金層の形成、
Ａｌグレインの成長を確実に行うことができる。このた
め、ボイドが発生することなくＡｌ合金配線を形成する
ことができた。
ついてさらに詳しく説明する。前述したように第１のＡ
ｌ合金配線に熱処理を施すことにより、ＡｌＣｕのグレ
インを十分に成長させることができ、ＴｉＡｌ2合金層
を十分に反応させて作ることができる。つまり、Ａｌ合
金配線に熱を加えることで、Ａｌグレインが成長し、ス
パッタリングの直後でＡｌグレイン面積が例えば約０．
６μｍ2くらいのものが熱処理によって例えば１μｍ2以
上になる。このとき、層間絶縁膜であるＦＳＧ膜７ａの
ストレスを受けること無く、ＴｉＡｌ2合金層の形成、
Ａｌグレインの成長を確実に行うことができる。このた
め、ボイドが発生することなくＡｌ合金配線を形成する
ことができた。
【００４１】この後にＦＳＧ膜７ａを形成する工程で、
ウエハ温度を４２０℃以下（好ましくは４００℃以下）
に制御している。その理由は、Ａｌ合金配線に施した熱
処理温度より高い温度がＡｌ合金配線に加えられないよ
うにするためである。それによって、熱処理後の工程で
Ａｌ合金配線にボイドが発生することを防止できる。
ウエハ温度を４２０℃以下（好ましくは４００℃以下）
に制御している。その理由は、Ａｌ合金配線に施した熱
処理温度より高い温度がＡｌ合金配線に加えられないよ
うにするためである。それによって、熱処理後の工程で
Ａｌ合金配線にボイドが発生することを防止できる。
【００４２】尚、本発明は上記実施の形態に限定され
ず、本発明の主旨を逸脱しない範囲内で種々変更して実
施することが可能である。
ず、本発明の主旨を逸脱しない範囲内で種々変更して実
施することが可能である。
【００４３】また、上記実施の形態では、第１のＡｌ合
金配線６ａ，６ｂを形成した後に熱処理を施している
が、Ｔｉ膜４、ＴｉＮ膜５を成膜した後に熱処理を施し
ても良い。つまり、第１のＡｌ−Ｃｕ合金膜３上にＴｉ
膜４を形成した後、且つ、層間絶縁膜であるＦＳＧ膜７
ａを形成する前であれば、他のタイミングで熱処理を施
すことも可能である。
金配線６ａ，６ｂを形成した後に熱処理を施している
が、Ｔｉ膜４、ＴｉＮ膜５を成膜した後に熱処理を施し
ても良い。つまり、第１のＡｌ−Ｃｕ合金膜３上にＴｉ
膜４を形成した後、且つ、層間絶縁膜であるＦＳＧ膜７
ａを形成する前であれば、他のタイミングで熱処理を施
すことも可能である。
【００４４】また、上記実施の形態では、第１のＡｌ合
金配線６ａ，６ｂを含む全面上にＦＳＧ膜を高密度プラ
ズマＣＶＤ法により堆積しているが、他の成膜方法によ
り成膜することも可能であり、例えば、第１のＡｌ合金
配線６ａ，６ｂを含む全面上にＦＳＧ膜を平行平板プラ
ズマＣＶＤ法又は熱ＣＶＤ法により堆積することも可能
である。また、上記実施の形態では、熱処理を１５分以
上としているが、ヒーターステージなどの枚葉処理装置
による短時間加熱処理(１５分以内)においても同様の効
果を得ることができる。
金配線６ａ，６ｂを含む全面上にＦＳＧ膜を高密度プラ
ズマＣＶＤ法により堆積しているが、他の成膜方法によ
り成膜することも可能であり、例えば、第１のＡｌ合金
配線６ａ，６ｂを含む全面上にＦＳＧ膜を平行平板プラ
ズマＣＶＤ法又は熱ＣＶＤ法により堆積することも可能
である。また、上記実施の形態では、熱処理を１５分以
上としているが、ヒーターステージなどの枚葉処理装置
による短時間加熱処理(１５分以内)においても同様の効
果を得ることができる。
【００４５】また、上記実施の形態では、第１のＡｌ合
金配線６ａ，６ｂを含む全面上にＦＳＧ膜を堆積してい
るが、第１のＡｌ合金配線６ａ，６ｂを含む全面上にＦ
ＳＧ膜以外の層間絶縁膜を堆積することも可能である。
金配線６ａ，６ｂを含む全面上にＦＳＧ膜を堆積してい
るが、第１のＡｌ合金配線６ａ，６ｂを含む全面上にＦ
ＳＧ膜以外の層間絶縁膜を堆積することも可能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、Ｔ
ｉ膜を含むＡｌ合金配線を形成した後に、該Ａｌ合金配
線に４００℃以上４７０℃以下の温度で熱処理を施して
いる。したがって、Ａｌ合金配線にボイドが発生するこ
とを抑制できる半導体装置及びその製造方法を提供する
ことができる。
ｉ膜を含むＡｌ合金配線を形成した後に、該Ａｌ合金配
線に４００℃以上４７０℃以下の温度で熱処理を施して
いる。したがって、Ａｌ合金配線にボイドが発生するこ
とを抑制できる半導体装置及びその製造方法を提供する
ことができる。
【図１】（ａ），（ｂ）は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【図２】（ｃ），（ｄ）は、本発明の実施の形態による
半導体装置の製造方法を示すものであり、図１（ｂ）の
次の工程を示す断面図である。
半導体装置の製造方法を示すものであり、図１（ｂ）の
次の工程を示す断面図である。
【図３】高密度プラズマＣＶＤ装置におけるウエハ保持
機構を示す構成図である。
機構を示す構成図である。
【図４】（ａ），（ｂ）は、従来の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】従来の半導体装置の製造方法を示すものであ
り、図４（ｂ）の次の工程を示す断面図である。
り、図４（ｂ）の次の工程を示す断面図である。
１，１０１…絶縁膜 ２，１０２…Ｔ
ｉ膜 ３，１０３…第１のＡｌ−Ｃｕ合金膜 ４，１０４…Ｔ
ｉ膜 ５，１０５…ＴｉＮ膜 ６ａ，６ｂ，１０６ａ，１０６ｂ…第１のＡｌ合金配線 ７ａ，１０７ａ…ＦＳＧ膜 ７ｂ，１０７ｂ
…ＴＥＯＳ酸化膜 ７ｃ，１０７ｃ…ビアホール ８，１０８…レ
ジストパターン ９，１０９…ＴｉＮ膜 １０，１１０…Ｗ
プラグ １１，１１１…Ｔｉ膜 １２，１１２…
第２のＡｌ−Ｃｕ合金膜 １３，１１３…Ｔｉ膜 １４，１１４…
ＴｉＮ膜 １５，１１５…第２のＡｌ合金配線 ２１…基板保持
台 ２２…ウエハ ２３，２４…ガ
ス供給経路 １１６…ボイド
ｉ膜 ３，１０３…第１のＡｌ−Ｃｕ合金膜 ４，１０４…Ｔ
ｉ膜 ５，１０５…ＴｉＮ膜 ６ａ，６ｂ，１０６ａ，１０６ｂ…第１のＡｌ合金配線 ７ａ，１０７ａ…ＦＳＧ膜 ７ｂ，１０７ｂ
…ＴＥＯＳ酸化膜 ７ｃ，１０７ｃ…ビアホール ８，１０８…レ
ジストパターン ９，１０９…ＴｉＮ膜 １０，１１０…Ｗ
プラグ １１，１１１…Ｔｉ膜 １２，１１２…
第２のＡｌ−Ｃｕ合金膜 １３，１１３…Ｔｉ膜 １４，１１４…
ＴｉＮ膜 １５，１１５…第２のＡｌ合金配線 ２１…基板保持
台 ２２…ウエハ ２３，２４…ガ
ス供給経路 １１６…ボイド
Claims (12)
- 【請求項１】 絶縁膜上にＴｉ膜を含むＡｌ合金配線を
形成する工程と、 このＡｌ合金配線に４００℃以上４７０℃以下の温度で
熱処理を施す工程と、 Ａｌ合金配線及び絶縁膜の上に層間絶縁膜を形成する工
程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 絶縁膜上にバリアメタル膜を形成する工
程と、 このバリアメタル膜上にＡｌ合金膜を形成する工程と、 このＡｌ合金膜上にＴｉ膜を形成する工程と、 このＴｉ膜上にＴｉＮ膜を形成する工程と、 このＴｉＮ膜、Ｔｉ膜、Ａｌ合金膜及びバリアメタル膜
をパターニングすることにより、絶縁膜上にＡｌ合金配
線を形成する工程と、 このＡｌ合金配線に４００℃以上４７０℃以下の温度で
熱処理を施す工程と、 Ａｌ合金配線及び絶縁膜の上に層間絶縁膜を形成する工
程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 絶縁膜上にバリアメタル膜を形成する工
程と、 このバリアメタル膜上にＡｌ合金膜を形成する工程と、 このＡｌ合金膜上にＴｉ膜を形成する工程と、 このＴｉ膜上にＴｉＮ膜を形成する工程と、 このＴｉＮ膜、Ｔｉ膜、Ａｌ合金膜及びバリアメタル膜
に４００℃以上４７０℃以下の温度で熱処理を施す工程
と、 ＴｉＮ膜、Ｔｉ膜、Ａｌ合金膜及びバリアメタル膜をパ
ターニングすることにより、絶縁膜上にＡｌ合金配線を
形成する工程と、 Ａｌ合金配線及び絶縁膜の上に層間絶縁膜を形成する工
程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項４】 上記層間絶縁膜を形成する際の温度条件
は４２０℃以下であることを特徴とする請求項１〜３の
うちいずれか１項記載の半導体装置の製造方法。 - 【請求項５】 上記層間絶縁膜を形成する工程は、上記
熱処理を施した際の温度より低い温度で層間絶縁膜を形
成する工程であることを特徴とする請求項１〜３のうち
いずれか１項記載の半導体装置の製造方法。 - 【請求項６】 上記層間絶縁膜を形成する工程では高密
度プラズマＣＶＤ法、平行平板プラズマＣＶＤ法及び熱
ＣＶＤ法のうちのいずれかにより層間絶縁膜を形成する
ことを特徴とする請求項１〜５のうちいずれか１項に記
載の半導体装置の製造方法。 - 【請求項７】 上記Ａｌ合金配線がＡｌ−Ｃｕ合金膜を
有するものであることを特徴とする請求項１〜６のうち
いずれか１項に記載の半導体装置の製造方法。 - 【請求項８】 請求項１〜７のうちいずれか１項に記載
の半導体装置の製造方法により製造された半導体装置。 - 【請求項９】 絶縁膜上に形成されたＴｉ膜を含むＡｌ
合金配線と、 Ａｌ合金配線及び絶縁膜の上に形成された層間絶縁膜
と、 を具備し、 上記Ａｌ合金配線は、層間絶縁膜を形成する前に４００
℃以上４７０℃以下の温度で熱処理が施されていること
を特徴とする半導体装置。 - 【請求項１０】 上記Ａｌ合金配線は、絶縁膜上にバリ
アメタル膜を形成し、このバリアメタル膜上にＡｌ合金
膜を形成し、このＡｌ合金膜上にＴｉ膜を形成し、この
Ｔｉ膜上にＴｉＮ膜を形成し、このＴｉＮ膜、Ｔｉ膜、
Ａｌ合金膜及びバリアメタル膜をパターニングすること
により形成された配線であることを特徴とする請求項９
に記載の半導体装置。 - 【請求項１１】 上記層間絶縁膜は、４２０℃以下の温
度条件で形成したものであることを特徴とする請求項９
又は１０に記載の半導体装置。 - 【請求項１２】 上記Ａｌ合金配線がＡｌ−Ｃｕ合金膜
を有するものであることを特徴とする請求項９〜１１の
うちいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002141464A JP2003332338A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002141464A JP2003332338A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332338A true JP2003332338A (ja) | 2003-11-21 |
Family
ID=29702040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002141464A Withdrawn JP2003332338A (ja) | 2002-05-16 | 2002-05-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003332338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014115790A1 (ja) * | 2013-01-24 | 2014-07-31 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
-
2002
- 2002-05-16 JP JP2002141464A patent/JP2003332338A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014115790A1 (ja) * | 2013-01-24 | 2014-07-31 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US10128149B2 (en) | 2013-01-24 | 2018-11-13 | Longitude Licensing Limited | Semiconductor device and method for manufacturing same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |