JP2003303883A - Method for forming wire - Google Patents

Method for forming wire

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JP2003303883A
JP2003303883A JP2002110477A JP2002110477A JP2003303883A JP 2003303883 A JP2003303883 A JP 2003303883A JP 2002110477 A JP2002110477 A JP 2002110477A JP 2002110477 A JP2002110477 A JP 2002110477A JP 2003303883 A JP2003303883 A JP 2003303883A
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JP2002110477A
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Inventor
Kazuya Yamada
和也 山田
Original Assignee
Sharp Corp
シャープ株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a forming method for a wire which can form the wire of high quality by a simple method while suppressing an increase in the number of manufacturing processes.
SOLUTION: The method for forming the wire comprises steps for: (a) forming an etching-preventive film on a substrate where a lower-layer wire is formed; (b) forming an inter-layer insulating film on the substrate; (c) forming a connection hole in the inter-layer insulating film; (d) forming a non- photosensitive organic material film on the inter-layer insulating film including the connection hole; (e) removing the organic material film on the inter-layer insulating film while leaving the organic material film in the connection hole; (f) forming a resist pattern which has an opening in the area including the connection hole; (g) forming a wire groove by patterning the inter-layer insulating film by using the resist pattern as a mask; (h) removing the resist pattern, organic material film, and etching-preventive film; and (i) forming an upper-layer wire reaching the lower-layer wire by filling the connection hole and wire groove with a conductive film.
COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、配線の形成方法に関し、より詳細には、半導体素子や集積回路を構成する配線の形成方法に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a method of forming a wiring, and more particularly, to a method of forming wirings for a semiconductor device or an integrated circuit. 【0002】 【従来の技術及び発明が解決しようとする課題】半導体集積回路の製造においては、金属配線の上に層間絶縁膜を成膜し、ドライエッチングにより層間絶縁膜に、金属配線に至る接続孔を形成し、この接続孔に金属材料を埋め込み、その上に金属配線を形成する方法が主流であった。 In the manufacture of semiconductor integrated circuits BACKGROUND OF INVENTION Problems to be Solved] is connected to an interlayer insulating film on the metal wiring, the interlayer insulating film by dry etching, leading to a metal wire hole was formed, embedding a metal material in this connection hole, a method of forming a metal wiring thereon has been mainly. しかし、近年では、微細化に伴い、必然的に多層配線となっているため、上記のような方法では、工程数が増大し、その形成が困難である。 However, in recent years, with miniaturization, because it becomes inevitably the multilayer wiring, in the method described above, the number of steps is increased, the formation is difficult. また、ドライエッチングによる形成が困難な次世代の微細配線やそれ自身エッチングしにくい銅などの配線を実現することは困難である。 Further, it is difficult to realize a wiring such as copper difficult to fine wiring or its own etching of difficult next generation formed by dry etching. 【0003】そこで、層間絶縁膜を成膜した後、その層間絶縁膜に配線の形状の溝を形成し、その溝内に金属膜を成膜して配線を形成する、いわゆるダマシン(damasce [0003] Therefore, after forming an interlayer insulating film, forming a groove in the shape of the wiring on the interlayer insulating film to form a wiring by forming a metal film on the groove, so-called damascene (Damasce
ne)法が開発され、実用化されている。 ne) method has been developed and put into practical use. また、金属プラグと金属配線とを一回の金属膜の成膜により同時に形成して低コスト化を図る、いわゆるデュアルダマシン(dua Further, a metal plug and the metal wiring are simultaneously formed by deposition of a single metal film cost reduction, so-called dual damascene (dua
l damascene)法も利用されている。 l damascene) method has also been utilized. このようなデュアルダマシン法によって多層配線構造を形成する方法は、以下に示すとおりである。 A method of forming a multilayer wiring structure by such a dual damascene process is as shown below. まず、図3(a)に示すように、層間絶縁膜11及びプラズマSiN膜13の上に下層配線12を形成し、その上全面にプラズマSiN膜1 First, as shown in FIG. 3 (a), the lower wiring 12 is formed on the interlayer insulating film 11 and the plasma SiN film 13, a plasma SiN film 1 on the upper entire surface
4、層間絶縁膜15を順次堆積する。 4, are sequentially deposited an interlayer insulating film 15. 【0004】次に、図3(b)に示すように、接続孔の形成する位置に開口を有するレジストパターン21を形成する。 [0004] Next, as shown in FIG. 3 (b), a resist pattern 21 having an opening in a position to form the connection hole. 続いて、図3(c)に示すように、レジストパターン21をマスクとして用いてエッチングを行い、接続孔を形成した後、O 2プラズマによりレジストを除去する。 Subsequently, as shown in FIG. 3 (c), etching is performed using the resist pattern 21 as a mask to form a connection hole, the resist is removed by O 2 plasma. 次いで、図3(d)に示すように、配線溝を形成するためのポジ型のレジスト23aを塗布し、所定のパターンを有するマスクを用いて露光、現像を行い、図3 Then, as shown in FIG. 3 (d), a positive resist 23a for forming the wiring groove is applied, exposed using a mask having a predetermined pattern, and developed, Figure 3
(e)に示すように、レジストパターン23を形成する。 As shown in (e), a resist pattern 23. この際、次工程での配線溝形成のためのエッチングで、接続孔の底部の下層配線パターンを保護する必要性から、接続孔の底部にレジストパターン23を残存させておく。 At this time, the etching for forming wiring grooves in the next step, the need to protect the lower layer wiring pattern of the bottom of the connection hole and allowed to remain a resist pattern 23 on the bottom of the connection hole. その後、得られたレジストパターン23をマスクに、層間絶縁膜15に溝を形成し、接続孔及び溝内に金属膜を埋設することにより、配線を形成する(図示せず)。 Thereafter, a mask a resist pattern 23 obtained, a groove is formed in the interlayer insulating film 15, by burying a metal film in the connection hole and the groove to form a wiring (not shown). 【0005】しかし、通常、配線溝を形成するためのフォトリソグラフィ及びエッチング工程において、接続孔内のレジストも感光されてしまうため、現像後の接続孔の底部には、充分な膜厚のレジストを残存させることができない。 However, usually, in a photolithography and etching process for forming the wiring groove, since would be resisted also sensitive in the connection hole, the bottom of the connection hole after development, the resist sufficient thickness It can not be allowed to remain. そのため、図3(f)に示すように、下層配線12の表面までエッチングされ、下層配線が部分的に細くなったり、プラズマダメージを受けるという問題がある。 Therefore, as shown in FIG. 3 (f), is etched until the surface of the lower layer wiring 12, may become lower wiring is partially thin, there is a problem that plasma damage. このような問題を解決する方法として、例えば、 As a method for solving such a problem, for example,
特開2000−58647号公報において、上記方法と同様に、図4(a)〜(d)に示すように接続孔を形成した後、接続孔内部にポジ型レジスト23aを形成し、 In JP 2000-58647 discloses, as in the above method, after forming a connection hole as shown in FIG. 4 (a) ~ (d), to form a connection hole inside the positive resist 23a,
図4(e)に示すように、接続孔に対応した位置に解像度限界以下の寸法のパターンを形成した配線溝のマスクパターン31を用い、このマスクパターン31を用いて、露光、現像を行い、図4(f)に示すように、配線溝のレジストパターンを形成する方法が提案されている。 As shown in FIG. 4 (e), using the mask pattern 31 of the wiring groove pattern was formed following dimensions resolution limit at a position corresponding to the connecting hole by using the mask pattern 31 performs exposure and development, as shown in FIG. 4 (f), a method of forming a resist pattern of the wiring groove has been proposed. これにより、接続孔内部にはレジスト25が残存し、下層配線12を保護することができる。 Thus, inside the connection hole resist 25 is left, it is possible to protect the lower interconnection 12. 【0006】また、特開2000−188329号公報等には、上記方法と同様に、図5(a)〜(c)に示すように接続孔を形成した後、図5(d)に示すように、 Further, Japanese Patent 2000-188329 discloses such, similarly to the above method, after forming a connection hole as shown in FIG. 5 (a) ~ (c), as shown in FIG. 5 (d) to,
接続孔内部に感光性樹脂層41を埋め込み、感光性樹脂層41を全面的に露光、現像して、図5(e)に示すように、接続孔以外の部分の感光性樹脂層41を除去し、 Connection hole inside embedded photosensitive resin layer 41, overall exposing the photosensitive resin layer 41, and developed, as shown in FIG. 5 (e), removing the photosensitive resin layer 41 in the portion other than the connection hole and,
その後、感光性樹脂層41のベーキングを行い、接続孔内部の感光性樹脂層41を硬化させ、図5(f)に示すように、配線溝を形成するためのレジストパターン23 Thereafter, the photosensitive perform baking of the resin layer 41, connecting the hole inside the photosensitive resin layer 41 is cured, 5 (f), the resist pattern 23 for forming the wiring groove
を形成し、次いで、このレジストパターン23をマスクとして用いて、層間絶縁膜15をエッチングすることにより、図5(g)に示すような配線溝を形成し、その後、図5(h)に示すように、感光性樹脂層41を除去する方法が提案されている。 Is formed and then, using the resist pattern 23 as a mask, by etching the interlayer insulating film 15, to form a wiring groove, as shown in FIG. 5 (g), then, shown in FIG. 5 (h) as a method of removing a photosensitive resin layer 41 is proposed. しかし、図4に示す方法では、接続孔内部に制御性よくレジストを残存させることが困難であり、特にアライメントズレや露光機の光量のバラツキにより接続孔内部のレジストの残存量が変化する。 However, in the method shown in FIG. 4, the connection hole inside it it is difficult to leave a good controllability resist, especially the residual amount of the connection hole inside the resist by variations in the amount of misalignment and the exposure apparatus is changed. また、配線溝のマスクパターン製作時に、解像度限界のパターンが必要となるため、レイアウトが困難となる。 Further, when the mask pattern fabrication of the wiring groove, because the pattern of the resolution limit required, it is difficult to layout. 【0007】また、図5に示す方法では、接続孔内部に硬化した感光性樹脂層41が充填されるため、配線溝を形成した後に、感光性樹脂層41を除去するために、露光、現像処理等が必要となり、工程数の増加や、硬化した感光性樹脂層を完全に剥離することが困難である。 [0007] In the method shown in FIG. 5, since the photosensitive resin layer 41 cured inside the connection hole is filled, after forming wiring grooves, in order to remove the photosensitive resin layer 41, exposure, development processing and the like is required, increase or the number of processes, it is difficult to completely peel the cured photosensitive resin layer. 本発明は上記課題に鑑みなされたものであり、製造工程の増加を抑制しながら、簡便な方法により、高品質の配線を形成することができる配線の形成方法を提供することを目的とする。 The present invention has been made in view of the above problems, while suppressing an increase in manufacturing steps, by a simple method, and to provide a method for forming an interconnection that is capable of forming a wiring of high quality. 【0008】 【課題を解決するための手段】本発明によれば、(a) According to the present invention, in order to solve the problems], (a)
下層配線が形成された基板上にエッチング防止膜を形成する工程と、(b)前記基板上に層間絶縁膜を形成する工程と、(c)該層間絶縁膜に接続孔を形成する工程と、(d)該接続孔を含む前記層間絶縁膜上に非感光性の有機材料膜を形成する工程と、(e)該有機材料膜を接続孔内に残存させながら、前記層間絶縁膜上の有機材料膜を除去する工程と、(f)前記接続孔を含む領域に開口を有するレジストパターンを形成する工程と、 Forming an etch stop layer on a substrate on which the lower layer wiring is formed, forming an interlayer insulating film (b) on the substrate, forming a connection hole in (c) the interlayer insulating film, forming a non-photosensitive organic material film on the interlayer insulating film including (d) is the connection hole, while remaining in the connection hole and (e) organic material film, an organic on the interlayer insulating film removing the material film to form a resist pattern having an opening in a region including the (f) the connecting hole,
(g)該レジストパターンをマスクとして用いて前記層間絶縁膜をパターニングして配線溝を形成する工程と、 (G) a step of patterning the interlayer insulation film to form a wiring groove by using the resist pattern as a mask,
(h)前記レジストパターン、有機材料膜及びエッチング防止膜を除去する工程と、(i)前記接続孔及び配線溝内に導電膜を埋め込んで、前記下層配線に至る上層配線を形成する工程とを有する配線の形成方法が提供される。 (H) the resist pattern, and removing the organic material layer and an etch stop layer, and forming an upper wiring is embedded a conductive film, leading to the lower wiring in the connection hole and wiring trench (i) method of forming a wiring having is provided. 【0009】 【発明の実施の形態】本発明の配線の形成方法では、まず、工程(a)において、下層配線が形成された基板を準備し、その上にエッチング防止膜を形成する。 [0009] In the method of forming the wiring of the embodiment of the present invention, first, in the step (a), providing a substrate lower layer wiring is formed, an etching prevention film is formed thereon. ここで基板としては、通常半導体装置を形成するために使用されるシリコン等の元素半導体基板、GaAs等の化合物半導体基板、いわゆるSOI基板等種々の基板が挙げられる。 Here, as the substrate is an element semiconductor substrates such as silicon, which is used to form a normal semiconductor device, compound semiconductor substrates such as GaAs, a so-called SOI substrate, or the like various substrates. 基板上には、トランジスタ、キャパシタ、抵抗等の半導体素子及び回路等、素子分離領域、配線層、層間絶縁膜等が形成されていることが好ましい。 On the substrate, transistors, capacitors, semiconductor elements and circuits such as a resistance or the like, the element isolation region, the wiring layer, it is preferable that the interlayer insulating film or the like is formed. 【0010】下層配線は、通常、電極や配線等の導電性材料で基板上に形成された層を意味するが、不純物がドーピングされることにより配線層として機能する半導体基板自体であってもよい。 [0010] lower wiring is usually means a layer formed on a substrate with a conductive material such as electrodes and wiring, it may be a semiconductor substrate itself that functions as a wiring layer by impurity is doped . なお、下層配線が導電性材料により形成されている場合には、下層配線は、いわゆる層間絶縁膜として形成される絶縁膜上に形成されているものが好ましい。 In the case where the lower layer wiring is formed of a conductive material, the lower layer wiring, which are formed on the insulating film which is formed as a so-called interlayer insulating film is preferred. ここで、導電性材料としては、アルミニウム、銅、等の金属、タングステン、チタン、タンタル等の高融点金属、シリコン、シリサイド、ポリサイド等又はこれらの合金等が挙げられる。 Here, as the conductive material, aluminum, copper, metal etc., tungsten, titanium, a refractory metal such as tantalum, silicon, silicide, polycide or the like, or the like alloys thereof. なかでも、銅又は銅合金であることが好ましい。 Among them, it is preferable that copper or a copper alloy. 絶縁膜は、層間絶縁膜として用いられるものであればいかなる材料、構造、膜厚の膜でもよい。 Insulating film, any material as long as it is used as an interlayer insulating film, the structure may be a thickness of film. また、この場合には、下層配線は、例えば、絶縁膜に形成された溝内に埋め込まれるなどして、 Further, in this case, the lower layer wiring, for example, by, for example, embedded in a groove formed in the insulating film,
基板上に平坦に形成されていることが好ましい。 It is preferable that the formed flat on a substrate. 【0011】その上に形成されるエッチング防止膜としては、工程(b)で形成される層間絶縁膜に対して、エッチングレートが小さいもの又は層間絶縁膜のエッチングの際に下層配線を保護し得るものであればいかなる材料、構成、膜厚の膜であってもよい。 [0011] As the etching prevention film formed thereon, the interlayer insulating film formed in step (b), may protect the lower interconnection during the etching of those etching rate is small or the interlayer insulating film any material as long as the structure may be a thickness of the membrane. 例えば、エッチング防止膜として、シリコン窒化膜等の単層又は積層膜等が挙げられる。 For example, the anti-etching layer, a single layer or a stacked film such as a silicon nitride film. なかでも、シリコン窒化膜が好ましい。 Among them, the silicon nitride film is preferable.
また、膜厚は、例えば、20〜100nm程度が挙げられる。 The film thickness, for example, about 20 to 100 nm. この膜は、例えば、スパッタ法、各種CVD法、 This film is, for example, a sputtering method, various CVD methods,
MOCVD法、ゾルゲル法等、当該分野で公知の方法により形成することができる。 MOCVD method, a sol-gel method, etc., can be formed by methods known in the art. 【0012】工程(b)において、得られた基板上に層間絶縁膜を形成する。 [0012] In step (b), a interlayer insulation film on the resulting substrate. ここでの層間絶縁膜は、上述したように、エッチング防止膜の材料、膜厚、構造等によって、エッチング防止膜よりもエッチングレートが大きいものを適宜選択することができ、例えば、シリコン酸化膜(熱酸化膜、低温酸化膜:LTO膜等、高温酸化膜: Wherein the interlayer insulating film, as described above, the material of the etch stopping layer thickness, the structure and the like, can also be selected as appropriate is greater etching rate than the etching prevention film, for example, a silicon oxide film ( thermal oxide film, a low temperature oxide film: LTO film, high-temperature oxidation film:
HTO膜、TEOS膜)、SOG膜、PSG膜、BSG HTO film, TEOS film), SOG film, PSG film, BSG
膜、BPSG膜等の単層膜又は積層膜等が挙げられる。 Film, a single layer film or a multilayer film such as a BPSG film.
また、膜厚は、例えば、700〜3000nm程度が挙げられる。 The film thickness, for example, about 700~3000Nm. この膜は、上記と同様の方法で形成することができる。 This film can be formed in the same manner as described above. 【0013】工程(c)において、層間絶縁膜に接続孔を形成する。 [0013] In step (c), a connection hole in the interlayer insulating film. ここでの接続孔は、後工程において、導電性材料を埋め込むことにより下層配線に電気的に接続するために用いられるものであるため、その機能及び特性等を考慮して、形状及び大きさを適宜調整することができる。 Wherein the connection hole, in a later step, since they are used to electrically connect the lower wiring by burying a conductive material, in consideration of its function and characteristics, the shape and size it can be appropriately adjusted. 接続孔の形成は、公知の方法、例えば、フォトリソグラフィ及びエッチング工程により行うことができる。 Formation of the connection hole in a known manner, for example, can be carried out by photolithography and etching processes. なお、ここでの接続孔の形成は、下層配線へのエッチングダメージを防止するために、下層配線へは至らず、エッチング防止膜に至る程度で止めることが必要である。 The formation of the connection hole here is to prevent etching damage to the lower layer wiring, but did not make it to the lower layer wiring, it is necessary to stop the extent leading to etch stopping layer. 【0014】工程(d)において、層間絶縁膜上に非感光性の有機材料膜を形成する。 [0014] In step (d), a non-photosensitive organic material film on the interlayer insulating film. ここでの非感光性の有機材料膜は、工程(f)において形成するレジストパターンよりも、さらには工程(c)において形成した層間絶縁膜よりもエッチングされにくい材料により形成することが好ましく、例えば、エッチング方法や用いるエッチャントの種類にもよるが、20〜90%程度エッチングレートが小さいものが適当である。 Non-photosensitive organic material film here, than the resist pattern formed in step (f), more preferably formed by a hard material is etched than an interlayer insulating film formed In the step (c), the example , depending on the type of etchant used or an etching method, it is appropriate that the order of 20% to 90% the etching rate is small. 具体的には、g線やi線レジストのベース樹脂として一般に用いられているノボラック樹脂等が挙げられる。 Specifically, the novolak resin which is generally used as a g-ray or i-ray resist base resin. なかでもノボラック樹脂は、簡単に入手しやすく、感光剤が入ってないため安価であるため、有用である。 Of these novolak resins, easily easily available, because it is inexpensive because the photosensitizing agent is not inserted, it is useful. 有機材料膜は、スピンコート法、ドクターブレード法等の公知の塗布法により塗布し、乾燥することにより形成することができる。 The organic material film, spin coating, can be coated by a known coating method such as a doctor blade method, followed by drying. なお、 It should be noted that,
ここでは、有機材料膜を、100〜200nm程度の膜厚で層間絶縁膜上に均一に形成するとともに、配線孔内に完全に埋設することが適当である。 Here, the organic material film, with uniformly formed on the interlayer insulating film at a film thickness of about 100 to 200 nm, it is appropriate to completely embedded in the wiring hole. 【0015】工程(e)において、層間絶縁膜上の有機材料膜を除去する。 [0015] In step (e), to remove the organic material film on the interlayer insulating film. この際、有機材料膜は、接続孔内に少なくとも一部を残存させることが必要である。 At this time, the organic material film, it is necessary to leave at least a portion in the connection hole. 有機絶縁膜の除去は、有機材料膜を溶解することができる溶剤、例えば、アルカリ性の現像液を用いたウェットエッチングにより行うことが好ましい。 Removal of the organic insulating film, the solvent capable of dissolving the organic material film, for example, is preferably performed by wet etching using an alkaline developer. アルカリ性の現像液としては、テトラメチルアンモニウムハイドロオキサイド(Tetramethyl ammonium hydroxide(TMAH))、 The alkaline developer, tetramethylammonium hydroxide (Tetramethyl ammonium hydroxide (TMAH)),
水酸化ナトリウム、アンモニア、水酸化カリウム、水酸化カルシウム、水酸化ナトリウム等の1種又は2種以上の混合液等が挙げられる。 Sodium hydroxide, ammonia, potassium hydroxide, calcium hydroxide, and the like one or more of the mixed solution such as sodium hydroxide. なかでも、TMAHが好ましい。 Among them, TMAH is preferable. アルカリ性の現像液は、例えば、100〜200n Alkaline developer, for example, 100-200 N
m/分間程度のエッチングレートで溶解し得るように、 As may be dissolved at an etching rate of about m / min,
その種類及び濃度を調整することが好ましく、上記のアルカリ性の現像液では1〜10重量%程度、特に、TM It is preferable to adjust the type and concentration, about 1 to 10% by weight in an alkaline developing solution of the above, in particular, TM
AHの場合には、2〜4%程度の濃度で使用することが好ましい。 In the case of AH it is preferably used in a concentration of about 2-4%. 【0016】なお、本発明においては、層間絶縁膜上の有機材料膜を除去した後に、層間絶縁膜上及び接続孔上に、さらに、反射防止膜を形成してもよい。 [0016] In the present invention, after the removal of the organic material film on the interlayer insulating film, the interlayer insulating film and the contact hole on, may be further formed an antireflection film. 反射防止膜は、配線溝のフォト、現像の際に、配線溝のフォトの線幅バラツキ低減と現像時の接続孔内の非感光性の有機材料膜、例えば、ノボラック樹脂の膜減りを抑制することができるもの、エッチングレートがレジストより早い材料が望ましい。 Antireflection film, photo of the wiring groove, during development, non-photosensitive organic material film in the connection hole during development and line width variation reduction of the photo of the wiring groove, for example, suppressing the film loss of the novolak resin which can, the etching rate is faster material than the resist is preferable. 反射防止膜としては、有機材料のもや市販の反射防止膜を利用することができる。 The antireflection film may be a commercially available anti-reflection film haze of the organic material. 反射防止膜の膜厚は、特に限定されるものではないが、例えば、接続孔上から層間絶縁膜上にわたって平坦に、層間絶縁膜上に20〜100nm程度の膜厚で形成することが適当である。 Thickness of the antireflection film is not particularly limited, for example, connected on flat over the interlayer insulating film from the hole, is appropriate to form a film thickness of about 20~100nm on the interlayer insulating film is there. 反射防止膜は、上記と同様に、スピンコート法やドクターブレード法等により形成することができる。 The antireflection film in the same manner as described above, can be formed by a spin coating method or a doctor blade method or the like. 【0017】工程(f)において、接続孔を含む領域に開口を有するレジストパターンを形成する。 [0017] In step (f), a resist pattern having an opening in a region including the contact hole. レジストパターンは、公知の方法、例えばフォトリソグラフィ及びエッチング工程により形成することができる。 Resist pattern can be formed by a known method, for example, photolithography and etching processes. なお、上記工程(d)〜(f)においては、塗布カップ、現像カップ及びベーク板を有するスピナー装置において、外気にふれることなく、一連のシーケンスで行うことが好ましい。 In the above step (d) ~ (f), the spinner device including a coating cup, developing cups and bake plate, without touching the open air, it is preferable to carry out a series of sequences. また、反射防止膜を形成する場合においても、同様のスピナー装置内で、一連のシーケンスで行うことが好ましい。 Further, in the case of forming an anti-reflection film is also in a similar spinner apparatus, it is preferable to carry out a series of sequences. このようなスピナー装置は、通常、当該分野で使用されている装置を利用することができる。 Such spinner devices typically may be utilized equipment that is used in the art. 【0018】工程(g)において、レジストパターンをマスクとして用いて層間絶縁膜をパターニングして配線溝を形成する。 [0018] In step (g), by patterning the interlayer insulating film to form a wiring trench with a resist pattern as a mask. ここでのパターニングは、RIE法等のドライエッチング、酸又はアルカリ性溶液を用いるウェットエッチング等が挙げられる。 Here patterning of the dry etching such as RIE, wet etching using an acid or alkaline solutions. なかでも、レジストパターン下に存在する非感光性の有機材料膜や、任意に反射防止膜に対して、層間絶縁膜のエッチングレートが大きくなるエッチング方法を選択して行うことが好ましい。 Among them, and non-photosensitive organic material film existing under the resist pattern, for any anti-reflective coating, it is preferably performed by selecting the etching process the etching rate of the interlayer insulating film is increased. 【0019】工程(h)において、レジストパターン、 [0019] In the step (h), the resist pattern,
有機材料膜及びエッチング防止膜を除去する。 Removing the organic material layer and an etch stop layer. ここでの除去は、上記と同様に、RIE法等のドライエッチング、酸又はアルカリ性溶液、有機溶媒等を用いるウェットエッチング等、種々の方法が挙げられ、各膜を構成する材料に応じて、その下層に存在する膜等にダメージを与えないような最適な条件を選択して行うことが必要である。 Removal Here, as described above, dry etching such as RIE, an acid or alkaline solution, wet etching using an organic solvent or the like, include a variety of methods, depending on the material constituting each layer, the it is necessary to carry out by selecting the optimum conditions so as not to damage the membrane or the like existing in the lower layer. 【0020】工程(i)において、接続孔及び配線溝内に導電膜を埋め込んで、下層配線に至る上層配線を形成する。 [0020] In step (i), it is embedded a conductive film in the connection hole and wiring groove to form an upper wiring leading to the lower layer wiring. ここでの導電膜は、下層配線で例示した材料を用いて形成することができ、なかでも、銅又は銅合金が好ましい。 The conductive film herein may be formed using the materials exemplified above in the lower layer wiring, among others, copper or a copper alloy is preferable. ただし、必ずしも下層配線と同様の材料により形成しなくてもよい。 However, it is not always necessary to form the same material as the lower wiring. 導電膜は、スパッタ法、EB法、 Conductive film, a sputtering method, EB method,
蒸着法、CVD法等の種々の方法で、接続孔及び配線溝内にのみ埋め込んでもよいし、接続孔及び配線溝を含む層間絶縁膜上に成膜し、エッチバックすることにより、 Deposition, in a variety of ways such as CVD, may be embedded only in the connection hole and wiring groove, formed on the interlayer insulating film including the contact hole and wiring trench by etching back,
接続孔及び配線溝内に面一になるように埋め込んでもよいし、所望の形状のマスクを用いてエッチバックすることにより、接続孔、配線溝内に埋め込むとともに、層間絶縁膜上において所望の形状の配線パターンを有する上層配線を形成してもよい。 Connection hole and may be embedded so as to be flush in the wiring trench, by etching back using a mask having a desired shape, the connection hole, with embedded in the wiring trench, a desired shape on the interlayer insulating film upper wiring having a wiring pattern may be formed. 以下に、本発明の配線の形成方法の実施の形態を図面に基づいて詳細に説明する。 It will be described below in detail with reference to embodiments of the method for forming a wiring of the present invention with reference to the drawings. 【0021】実施例1 まず、図1(a)に示すように、層間絶縁膜11上に銅からなる下層配線12を形成した後、プラズマSiN膜13を形成し、さらに全面にエチング防止膜としてプラズマSiN膜14を膜厚50nm程度、層間絶縁膜15 [0021] Example 1 First, as shown in FIG. 1 (a), after forming the lower wiring 12 made of copper on the interlayer insulating film 11, to form a plasma SiN film 13, as further Echingu prevention film on the entire surface the thickness of 50nm about a plasma SiN film 14, the interlayer insulating film 15
としてプラズマTEOS膜を膜厚1000nm程度、C Thickness 1000nm about the plasma TEOS film as, C
VD法により堆積する。 It is deposited by VD method. 次に、図1(b)に示すように、得られた層間絶縁膜15上に、レジストを塗布し、 Next, as shown in FIG. 1 (b), on the interlayer insulating film 15 obtained, a resist is coated,
接続孔の形成位置に対応する位置に開口を有するマスクを用いて、レジストを露光、現像し、レジストパターン21を形成する。 By using a mask having openings at positions corresponding to forming positions of the connection hole, exposing the resist, and developed to form a resist pattern 21. 次いで、図1(c)に示すように、このレジストパターン21をマスクとして用いて、層間絶縁膜15を、RIE法によりエッチングし、その後、O Then, as shown in FIG. 1 (c), using the resist pattern 21 as a mask, the interlayer insulating film 15 is etched by RIE, and thereafter, O
2プラズマによりレジストパターン21を除去して、接続孔を形成する。 The 2 plasma by removing the resist pattern 21 to form a contact hole. なお、銅は非常に酸化されやすいが、 In addition, copper is likely to be very oxidation,
下層配線12上には、プラズマSiN膜14が設けられているので、レジストパターン21を除去する際に下層配線12がO 2プラズマにさらされることはなく、下層配線12である銅が酸化されることを防止することができる。 On the lower line 12, since the plasma SiN film 14 is provided, not be lower wiring 12 is exposed to O 2 plasma, copper is lower wiring 12 is oxidized in removing the resist pattern 21 it is possible to prevent that. 続いて、図1(d)に示すように、一般的なg線やi線レジストのベース樹脂として用いられているノボラック樹脂22を、スピンコーターを用いて、層間絶縁膜15上に100〜200nm程度の膜厚で均一に塗布するとともに、接続孔内部にも充填し、90℃程度の温度でベーク処理を行なう。 Subsequently, as shown in FIG. 1 (d), a novolak resin 22 which is used as a general g-line and i-line resist base resin, using a spin coater, 100 to 200 nm on the interlayer insulating film 15 while uniformly coated in a thickness of an extent, the connection hole is also filled inside, it is baked at a temperature of about 90 ° C.. 【0022】次に、図1(e)に示すように、アルカリ現像液、例えば、TMAH(NMD-W、東京応化化学工業製)を用いて、パドル方式で、ノボラック樹脂22を溶解させ、接続孔内部には残存させたまま、層間絶縁膜1 Next, as shown in FIG. 1 (e), an alkali developer, for example, using a TMAH (NMD-W, manufactured by Tokyo Ohka Kagaku Kogyo), a paddle method to dissolve the novolak resin 22, connected while keeping remaining inside the hole, the interlayer insulating film 1
5上のノボラック樹脂22を全て除去する。 To remove any novolak resin 22 on 5. この際、ノボラック樹脂の現像液に対する溶解レートは、後工程の配線溝のレジストパターンを形成する際に、接続孔内部のノボラック樹脂22が現像液にさらされるため、できるだけ遅くする必要があり、この場合、200nm/分とした。 At this time, dissolution rate of the novolak resin in the developing solution, when forming a resist pattern of the wiring grooves in a later step, since the connection hole inside the novolak resin 22 is exposed to the developing solution, it is necessary to as late as possible, the case, was 200nm / min. なお、層間絶縁膜15上のノボラック樹脂22 Incidentally, a novolac resin 22 on the interlayer insulating film 15
を完全に除去するために、ある程度のオーバー現像を行う結果、接続孔内部のノボラック樹脂22は、層間絶縁膜15の上部から100nm程度、膜減りする。 To completely remove the result of performing a certain over-development, the connecting hole inside the novolak resin 22 is about 100nm from the top of the interlayer insulating film 15 and film loss. 続いて、図1(f)に示すように、層間絶縁膜15上に、密着性強化剤のHMDS(ヘキサメチレンジシラザン)を塗布し、配線溝を形成するためのポジ型化学増幅レジスト23bを500nm程度塗布する。 Subsequently, as shown in FIG. 1 (f), on the interlayer insulating film 15, HMDS adhesion reinforcing agent (hexamethylene disilazane) is applied, a positive chemically amplified resist 23b for forming a wiring groove applying about 500nm. 【0023】次に、図1(g)に示すように、所定のマスクを用いて、露光、現像を行い、レジストパターン2 Next, as shown in FIG. 1 (g), using a predetermined mask, exposed, and developed, the resist pattern 2
3を形成する。 3 to form. この際、現像時間は60秒間として、接続孔内部のノボラック樹脂22を、200nm程度膜減りさせる。 At this time, the developing time of 60 seconds, a connection hole inside the novolak resin 22, causing reduced 200nm about film. なお、この段階で、接続孔内部のノボラック樹脂22は、層間絶縁膜15の上部から300nm程度膜減りしているが、700nm程度残存している。 In this stage, the connection hole inside the novolak resin 22, although reduced 300nm about film from the top of the interlayer insulating film 15, remains about 700 nm. さらに、図1(h)に示すように、レジストパターン23をマスクとして用いて、層間絶縁膜15をRIE法によりエッチングし、配線溝のパターンを形成する。 Furthermore, as shown in FIG. 1 (h), using the resist pattern 23 as a mask, the interlayer insulating film 15 is etched by RIE method to form a wiring trench pattern. この際、 On this occasion,
ノボラック樹脂22のRIEでのエッチングレートは、 Etching rate by RIE novolak resin 22,
配線溝を形成するためのポジ型化学増幅レジストのRI RI of positive chemically amplified resist for forming the wiring groove
Eでのエッチングレートに比べ、約77〜83%と遅いため、配線溝のエッチングの後、接続孔内部にはノボラック樹脂が残存する。 Than the etching rate in the E, slower and about 77 to 83%, after the etching of the wiring groove, a novolac resin remains inside the connection hole. その後、図1(i)に示すように、O 2プラズマにより層間絶縁膜15上のレジストパターン23と接続孔内部のノボラック樹脂22とを除去し、配線溝を形成する。 Thereafter, as shown in FIG. 1 (i), O 2 plasma was removed by a resist pattern 23 on the interlayer insulating film 15 and the connection hole inside the novolak resin 22 to form a wiring trench. 【0024】次に、図1(j)に示すように、配線溝直下のプラズマSiN膜14をエッチングする。 Next, as shown in FIG. 1 (j), to etch the plasma SiN film 14 immediately below the wiring groove. エッチングは、圧力が20〜80mTの雰囲気で、パワーが250〜 Etching in an atmosphere of a pressure 20~80MT, power 250
600W程度、CH 22ガスを10〜30sccm 、Arガスを50〜200sccm 、O 2ガスを10〜30sccm程度で導入して行う。 About 600W, performed by introducing CH 2 F 2 gas 10~30Sccm, Ar gas 50-200, the O 2 gas at about 10~30Sccm. この条件では、エッチング時のプラズマSiN膜14と層間絶縁膜15の選択比は5〜25程度になり、プラズマSiN膜14のエッチング時にはレジストマスクが不用で、層間絶縁膜15をマスクにプラズマSiN膜14をエッチングすることが可能である。 In this condition, the selection ratio of the plasma SiN film 14 and the interlayer insulating film 15 at the time of etching becomes about 5 to 25, during the etching of the plasma SiN film 14 is a resist mask is unnecessary, plasma SiN film interlayer insulating film 15 as a mask 14 it is possible to be etched.
続いて、配線溝に通常のメッキ法で銅膜を500〜11 Subsequently, the copper film in a conventional plating wiring grooves 500-11
00nm程度形成し、電気的機械研磨法により、銅膜の研磨と基板の平坦化を実施し、銅膜による埋めこみメタル配線16を形成する。 It formed about nm, the electric-mechanical polishing method, a planarization polishing and the substrate of the copper film to form a buried metal wiring 16 of copper film. その後、銅または銅合金またはアルミ二ウム合金等をスパッタリング等で基板全面に形成し、パターニングして上層配線17を形成する。 Thereafter, the copper or copper alloy or Aluminum alloy formed on the entire surface of the substrate by sputtering or the like, to form the upper wiring 17 is patterned. 【0025】実施例2 実施例1と同様に、層間絶縁膜11上に、下層配線パターン12、プラズマSiN膜13、14、層間絶縁膜1 [0025] Similarly to Example 1, on the interlayer insulating film 11, the lower layer wiring pattern 12, a plasma SiN film 13, an interlayer insulating film 1
5、接続孔、ノボラック樹脂22を形成する(図2 5, a connection hole, to form a novolak resin 22 (FIG. 2
(a)〜図2(e))。 (A) ~ FIG 2 (e)). 次に、図2(f)に示すように、有機材料からなる市販の反射防止膜24を60nm Next, as shown in FIG. 2 (f), 60 nm of a commercially available anti-reflection film 24 made of an organic material
程度塗布し、配線溝を形成するためのポジ型化学増幅レジスト23bを500nm程度塗布する。 And extent applied, a positive chemically amplified resist 23b for forming a wiring groove is coated about 500 nm. その後、図2 Thereafter, as shown in FIG. 2
(g)に示すように、所定のマスクを用いて、露光、現像し、レジストパターン23を形成する。 (G), the using a predetermined mask, exposed, and developed to form a resist pattern 23. この際、実施例1では、接続孔内部のノボラック樹脂22は、現像液にさらされるため膜減りするが、反射防止膜24を塗布した本実施例では、接続孔内部のノボラック樹脂22は膜減りしない。 At this time, in the first embodiment, the connection hole inside the novolak resin 22 is to reduce film due to exposure to the developer, in this embodiment the application of the anti-reflection film 24, a connection hole inside the novolak resin 22 film loss do not do. 【0026】次いで、図2(h)に示すように、レジストパターン23をマスクとして用いて、層間絶縁膜15 [0026] Then, as shown in FIG. 2 (h), using the resist pattern 23 as a mask, the interlayer insulating film 15
をRIE法によりエッチングし、配線溝のパターンを形成する。 It was etched by RIE method to form a wiring trench pattern. この際、ノボラック樹脂のRIEでのエッチングレートは、配線溝を形成するためのポジ型化学増幅レジストのRIEでのエッチングレートに比べ、約77〜 At this time, the etching rate by RIE of novolak resin, compared with the etching rate of the RIE of positive-type chemically amplified resist for forming wiring grooves, about 77 to
83%と遅いため、配線溝のエッチングの後、接続孔内部にはノボラック樹脂22が残存する。 For 83% and slow, after the etching of the wiring groove, a novolac resin 22 remains inside the connection hole. 続いて、図2 Then, as shown in FIG. 2
(i)に示すように、O 2プラズマにより層間絶縁膜1 As shown in (i), an interlayer insulating film 1 by O 2 plasma
5上のレジストパターンと接続孔内部のノボラック樹脂22とを除去し、配線溝を形成する。 5 on the resist pattern and the connection hole inside the novolak resin 22 is removed to form a wiring trench. その後、図2(j) Thereafter, as shown in FIG. 2 (j)
に示すように、実施例1と同様の方法により、上層配線を形成する。 As shown in the same manner as in Example 1, forming the upper wiring. 【0027】 【発明の効果】本発明によれば、デュアルダマシン法において、簡便な方法により、接続孔下の下層配線にダメージを与えることなく、よって、デバイス特性を劣化させることなく、低抵抗の金属配線を形成することができる。 According to the present invention, in the dual damascene method, by a simple method, without damaging the lower layer wiring under the connection hole and thus without deteriorating the device characteristics, low resistance it is possible to form the metal wiring. したがって、信頼性の高いデバイスを、製造コストの上昇を招くことなく、安価に製造することが可能となる。 Therefore, a highly reliable device, without increasing the manufacturing cost and can be manufactured at low cost. 特に、非感光性の有機材料膜として、ノボラック樹脂を用いる場合には、材料も安価で、容易にエッチング除去することができるため有効である。 In particular, the non-photosensitive organic material layer, in the case of using a novolak resin material is also inexpensive and effective because it can be easily removed by etching.

【図面の簡単な説明】 【図1】本発明の配線の形成方法の実施の形態を示す要部の概略断面工程図である。 It is a schematic cross-sectional process views of a main part showing an embodiment of a method for forming a wiring BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明の別の配線の形成方法の実施の形態を示す要部の概略断面工程図である。 2 is a schematic cross-sectional process views of a main part showing an embodiment of a method of forming another wire of the present invention. 【図3】従来の配線の形成方法を示す要部の概略断面工程図である。 3 is a schematic cross-sectional process views of a main part showing a conventional method of forming a wiring. 【図4】従来の別の配線の形成方法を示す要部の概略断面工程図である。 4 is a schematic cross-sectional process views of a main part showing a conventional method of forming a different wiring. 【図5】従来のさらに別の配線の形成方法を示す要部の概略断面工程図である。 5 is a schematic cross-sectional process views of a main part showing a conventional method of forming a still another wire. 【符号の説明】 11、15 層間絶縁膜12 下層配線13、14 プラズマSiN膜16 埋めこみメタル配線17 上層配線21、23 レジストパターン23b レジスト22 ノボラック樹脂24 反射防止膜 [Reference Numerals] 11, 15 interlayer insulating film 12 underlying lines 13 and 14 plasma SiN film 16 buried metal wiring 17 upper layer wiring 21 and 23 resist pattern 23b resist 22 novolak resin 24 antireflection film

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB01 BB02 BB04 BB14 BB17 BB18 BB19 BB24 CC01 DD07 DD08 DD16 DD17 DD28 DD34 DD37 DD43 DD52 DD75 EE05 EE17 FF14 HH20 5F033 HH09 HH11 HH12 JJ01 JJ11 JJ12 KK01 KK04 KK05 KK06 KK08 KK11 KK12 KK18 KK19 KK21 KK25 MM01 MM02 MM07 MM12 NN06 PP06 PP15 PP19 PP33 QQ04 QQ09 QQ10 QQ13 QQ21 QQ25 QQ28 QQ31 QQ46 RR04 RR09 RR13 RR14 RR15 SS04 SS08 SS11 SS15 SS21 XX20 XX34 5F046 PA17 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M104 BB01 BB02 BB04 BB14 BB17 BB18 BB19 BB24 CC01 DD07 DD08 DD16 DD17 DD28 DD34 DD37 DD43 DD52 DD75 EE05 EE17 FF14 HH20 5F033 HH09 HH11 HH12 JJ01 JJ11 JJ12 KK01 KK04 KK05 KK06 KK08 KK11 KK12 KK18 KK19 KK21 KK25 MM01 MM02 MM07 MM12 NN06 PP06 PP15 PP19 PP33 QQ04 QQ09 QQ10 QQ13 QQ21 QQ25 QQ28 QQ31 QQ46 RR04 RR09 RR13 RR14 RR15 SS04 SS08 SS11 SS15 SS21 XX20 XX34 5F046 PA17

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 (a)下層配線が形成された基板上にエッチング防止膜を形成する工程と、 (b)前記基板上に層間絶縁膜を形成する工程と、 (c)該層間絶縁膜に接続孔を形成する工程と、 (d)該接続孔を含む前記層間絶縁膜上に非感光性の有機材料膜を形成する工程と、 (e)該有機材料膜を接続孔内に残存させながら、前記層間絶縁膜上の有機材料膜を除去する工程と、 (f)前記接続孔を含む領域に開口を有するレジストパターンを形成する工程と、 (g)該レジストパターンをマスクとして用いて前記層間絶縁膜をパターニングして配線溝を形成する工程と、 (h)前記レジストパターン、有機材料膜及びエッチング防止膜を除去する工程と、 (i)前記接続孔及び配線溝内に導電膜を埋め込んで、 Forming a [Claims 1] (a) the anti-etching film on the substrate the lower layer wiring is formed, forming an interlayer insulating film (b) on the substrate, (c ) connection forming an interlayer insulating film in the connection hole, forming a non-photosensitive organic material film on the interlayer insulating film including (d) is the connection hole, the (e) organic material film while remaining in the bore, and removing the organic material film on the interlayer insulating film, forming a resist pattern having an opening in a region including the (f) the connecting hole, the (g) the resist pattern forming a wiring groove by patterning the interlayer insulating film is used as a mask, (h) the resist pattern, and removing the organic material layer and an etch stop layer, (i) the connection hole and wiring groove by embedding a conductive film,
    前記下層配線に至る上層配線を形成する工程とを有することを特徴とする配線の形成方法。 Method of forming a wiring, characterized by a step of forming the upper wiring leading to the lower wiring. 【請求項2】 工程(d)の非感光性の有機材料膜が、 2. A non-photosensitive organic material film of step (d),
    ノボラック樹脂である請求項1に記載の方法。 The method of claim 1 which is a novolac resin. 【請求項3】 工程(e)における有機材料膜の除去を、アルカリ性の現像液でウェットエッチングにより行う請求項1又は2に記載の方法。 3. The removal of the organic material film in the step (e), Process according to claim 1 or 2 carried out by wet etching with an alkaline developer. 【請求項4】 工程(a)のエッチング防止膜が、シリコン窒化膜である請求項1〜3のいずれか1つに記載の方法。 4. The anti-etching layer of step (a), Method according to any one of claims 1 to 3 is a silicon nitride film. 【請求項5】 工程(d)〜(f)を、塗布カップ、現像カップ及びベーク板を有するスピナー装置において一連のシーケンスで行う請求項1〜4のいずれか1つに記載の方法。 5. A process of (d) ~ (f), the method according to any one of claims 1 to 4 carried out in a series of sequences in the spinner device including a coating cup, developing cup and bake plates. 【請求項6】 さらに、工程(e)の後かつ工程(f) 6. Furthermore, and steps after step (e) (f)
    の前に、接続孔上及び層間絶縁膜上に反射防止膜を形成する請求項1〜4のいずれか1つに記載の方法。 The method according to the prior, one of claims 1 to 4 to form an antireflection film in the connection hole and on the interlayer insulating film.
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* Cited by examiner, † Cited by third party
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JP2007514291A (en) * 2003-09-19 2007-05-31 ブルーワー サイエンス アイ エヌ シー. Structure filling method for via-first dual damascene interconnect wiring formation

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