JP2003258047A - Method for inspecting semiconductor element and its system - Google Patents

Method for inspecting semiconductor element and its system

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JP2003258047A
JP2003258047A JP2002060454A JP2002060454A JP2003258047A JP 2003258047 A JP2003258047 A JP 2003258047A JP 2002060454 A JP2002060454 A JP 2002060454A JP 2002060454 A JP2002060454 A JP 2002060454A JP 2003258047 A JP2003258047 A JP 2003258047A
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浩之 天明
Yoshihide Yamaguchi
欣秀 山口
Shigeharu Tsunoda
重晴 角田
Hiroyuki Hozoji
裕之 宝蔵寺
Susumu Kasukabe
進 春日部
Yasunori Narizuka
康則 成塚
Takao Terabayashi
隆夫 寺林
Seiji Kishimoto
清治 岸本
Yuji Yamashita
勇司 山下
Tomonori Kanai
友範 金井
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Hitachi Ltd
株式会社日立製作所
Hitachi Maxell Ltd
日立マクセル株式会社
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for inspecting a semiconductor element in which the inspection of a radio chip or the like adaptable to the high frequency of a core component such as, for example, a communication module, and to provide its system and an element-containing probe. <P>SOLUTION: The method for inspecting the semiconductor element comprises steps of mounting a inspection circuit adaptable to the high frequency on a circuit board, implanting a probe needle connected to the inspection circuit on the board, providing the element-containing probe for outputting a confirmation signal of the operation or characteristics as an RF signal obtained from the circuit from a communication cable connected to the board, and evaluating the operation or the characteristics of the element adaptable to the high frequency in the chip to be inspected by an evaluating computer for obtaining a confirmation signal of the operation or the characteristics of the element via the cable from the circuit of the probe in a state in which the needle implanted to the probe is brought into contact with the bump of the chip having the element adaptable to the high frequency. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【発明の属する技術分野】本発明は、無線チップなどの
半導体素子、特にプローブ針の長さが長いことによる弊
害が大きい高周波対応の半導体素子の検査方法およびそ
のシステムに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor element such as a wireless chip, and more particularly to a method and system for inspecting a semiconductor element for high frequencies, which is greatly affected by a long probe needle.
【0002】[0002]
【従来の技術】ウエハは、その面上に多数のLSI用の
半導体素子(チップ)が設けられ、切り離して使用に供
される。更に、上記半導体素子の表面には、多数の外部
基板との接続用の電極またははんだボールが列設され
る。
2. Description of the Related Art A wafer is provided with a large number of semiconductor elements (chips) for LSI on its surface, and is separated for use. Further, a large number of electrodes or solder balls for connection with an external substrate are arranged on the surface of the semiconductor element.
【0003】こうした半導体素子を工業的に多数生産
し、その電気的性能を検査するには、検査装置が用いら
れている。この検査装置は、プローブカードと、これか
ら斜めに出たタングステン針からなるプローブとで構成
される。この装置による検査では、タングステン針から
なるプローブのたわみを利用した接触圧によりウェハの
接続用の電極またははんだボールをこすって接触をと
り、その電気特性を検査する方法が用いられている。
An inspection apparatus is used to industrially produce a large number of such semiconductor elements and inspect their electrical performance. This inspection device is composed of a probe card and a probe made of a tungsten needle that is obliquely projected from the probe card. In the inspection by this apparatus, a method of inspecting the electrical characteristics by rubbing an electrode for connection of a wafer or a solder ball to make contact with the contact pressure utilizing the deflection of a probe made of a tungsten needle is used.
【0004】上記のような半導体素子の高密度化、狭ピ
ッチ化がさらに進み、高速信号による動作試験が必要に
なった場合の半導体素子の特性検査を可能とする検査方
法および検査装置として、特開昭64−71141号公
報に記載された技術が知られている。この技術は、互い
に反対方向に突出するようにバネで付勢された2本の可
動ピンを、チューブに出没自在に嵌め込んだ形状のスプ
リングプローブを用いるものである。すなわち、このス
プリングプローブの一端側の可動ピンを、検査対象物の
電極に当接させ、他端側の可動ピンを、測定回路側の基
板に設けられた端子に当接することにより、検査を行
う。
As an inspection method and an inspection apparatus capable of inspecting the characteristics of a semiconductor element when the high density and narrow pitch of the semiconductor element are further advanced and the operation test by the high speed signal is required, The technique described in Japanese Patent Laid-Open No. 64-71141 is known. This technique uses a spring probe having a shape in which two movable pins, which are biased by springs so as to project in mutually opposite directions, are fitted into a tube so as to be retractable. In other words, the movable pin on one end side of this spring probe is brought into contact with the electrode of the inspection object, and the movable pin on the other end side is brought into contact with the terminal provided on the substrate on the measurement circuit side to perform the inspection. .
【0005】[0005]
【発明が解決しようとする課題】上記従来技術では、プ
ローブカードにタングステンなどから成るプローブ針を
取り付け、検査することが一般的である。しかし、プロ
ーブ針が長くなると、高周波対応の半導体素子では、ク
ロストークの問題が発生する。また、測定する端子とグ
ランドは近いことが望ましいが、長いプローブ針で引き
回した場合このような構造とすることは困難である。
In the above-mentioned prior art, it is general to attach a probe needle made of tungsten or the like to a probe card and inspect it. However, when the probe needle becomes long, a problem of crosstalk occurs in a semiconductor device compatible with high frequencies. Further, it is desirable that the terminal to be measured and the ground are close to each other, but it is difficult to make such a structure when the terminal is drawn around by a long probe needle.
【0006】本発明の目的は、上記課題を解決すべく、
例えば通信モジュールのコア部品である高周波対応の無
線チップなどの検査を動作状態で確認することを可能と
する半導体素子の検査方法およびそのシステム並びに素
子内蔵型プローブを提供することにある。
An object of the present invention is to solve the above problems.
An object of the present invention is to provide a semiconductor element inspection method, a system therefor, and an element-embedded probe that enable the inspection of a high-frequency compatible wireless chip, which is a core component of a communication module, to be confirmed in an operating state.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体素子の検査に用いるためのプロー
ブ針と動作確認のための検査回路を一体化した素子内蔵
型プローブを設けることを特徴とする。
In order to achieve the above object, the present invention provides a probe with a built-in element in which a probe needle for inspecting a semiconductor element and an inspection circuit for operation confirmation are integrated. Is characterized by.
【0008】即ち、本発明は、配線基板上に高周波対応の
検査回路を実装し、該検査回路に接続されたプローブ針
を前記配線基板に植設し、前記検査回路から得られるR
F信号としての動作又は特性の確認信号を前記配線基板
に接続された通信ケーブルから出力される素子内蔵型プ
ローブを設け、該素子内蔵型プローブに植設されたプロ
ーブ針を高周波対応の半導体素子を有する被検査チップ
のバンプに接触させた状態で、前記半導体素子の動作又
は特性の確認信号を前記素子内蔵型プローブの検査回路
から前記通信ケーブルを介して得て評価コンピュータに
よって被検査チップ内の高周波対応の半導体素子の動作
又は特性を評価することを特徴とする半導体素子の検査
方法である。
That is, according to the present invention, a high-frequency compatible inspection circuit is mounted on a wiring board, and probe needles connected to the inspection circuit are implanted in the wiring board to obtain an R obtained from the inspection circuit.
An element-embedded probe that outputs an operation or characteristic confirmation signal as an F signal from a communication cable connected to the wiring board is provided, and a probe needle implanted in the element-embedded probe is a semiconductor element compatible with high frequencies. While in contact with the bump of the chip to be inspected, a confirmation signal of the operation or characteristics of the semiconductor element is obtained from the inspection circuit of the element-embedded probe through the communication cable, and the high frequency in the chip to be inspected is obtained by the evaluation computer. It is a method of inspecting a semiconductor element, characterized by evaluating the operation or characteristics of a corresponding semiconductor element.
【0009】また、本発明は、配線基板上に動作確認の
ための検査回路を実装し、前記検査回路に接続されたプ
ローブ針を前記配線基板に植設し、前記検査回路から得
られる動作又は特性の確認信号を前記配線基板に接続さ
れた通信ケーブルから出力する素子内蔵型プローブを設
け、該素子内蔵型プローブに植設されたプローブ針を半
導体素子を有する被検査チップのバンプに接触させた状
態で、前記半導体素子の動作又は特性の確認信号を前記
素子内蔵型プローブの検査回路から前記通信ケーブルを
介して得て評価コンピュータによって被検査チップ内の
半導体素子の動作又は特性を評価することを特徴とする
半導体素子の検査方法である。
Further, according to the present invention, an inspection circuit for confirming an operation is mounted on a wiring board, a probe needle connected to the inspection circuit is implanted in the wiring board, and an operation or operation obtained from the inspection circuit is performed. An element-embedded probe that outputs a characteristic confirmation signal from a communication cable connected to the wiring board was provided, and a probe needle implanted in the element-embedded probe was brought into contact with a bump of a chip to be inspected having a semiconductor element. In this state, a confirmation signal of the operation or characteristics of the semiconductor element is obtained from the inspection circuit of the element-embedded probe via the communication cable, and the operation or characteristic of the semiconductor element in the chip to be inspected is evaluated by the evaluation computer. This is a characteristic semiconductor device inspection method.
【0010】また、本発明は、テスト信号を出力するコ
ンピュータを設け、電源を設け、前記コンピュータに接
続される信号配線と前記電源に電源ケーブルを介して接
続される電源配線とを有し、配線基板上に動作又は特性
の確認のための検査回路を実装し、前記信号配線、前記
電源配線および前記検査回路の各々に接続されたプロー
ブ針を前記配線基板に植設し、前記検査回路から得られ
る動作又は特性の確認信号を前記配線基板に接続された
通信ケーブルから出力する素子内蔵型プローブを設け、
該素子内蔵型プローブに植設されたプローブ針を半導体
素子を有する被検査チップのバンプに接触させた状態
で、前記テスト信号を前記コンピュータからプローブ針
を介して前記被検査チップに提供し、前記検査回路とし
て有するメモリと前記被検査チップとの間でプローブ針
を介してデータを転送することによって前記被検査チッ
プで信号処理を行い、該信号処理の結果をプローブ針を
介して前記検査回路に入力し、該検査回路から得られる
前記半導体素子の動作又は特性の確認信号を前記素子内
蔵型プローブから前記通信ケーブルによって得て評価コ
ンピュータによって被検査チップ内の半導体素子の動作
又は特性を評価することを特徴とする半導体素子の検査
方法である。
The present invention further includes a computer for outputting a test signal, a power source, a signal wire connected to the computer, and a power wire connected to the power supply via a power cable. An inspection circuit for confirming the operation or characteristics is mounted on the board, and probe needles connected to each of the signal wiring, the power supply wiring and the inspection circuit are implanted in the wiring board, and obtained from the inspection circuit. Provide a probe with a built-in element that outputs a confirmation signal of the operation or characteristics to be performed from the communication cable connected to the wiring board,
In a state in which a probe needle implanted in the element-embedded probe is in contact with a bump of a chip to be inspected having a semiconductor element, the test signal is provided from the computer to the chip to be inspected through the probe needle, Signals are processed by the chip to be inspected by transferring data between the memory to be inspected and the chip to be inspected through the probe needle, and the result of the signal processing is transferred to the inspection circuit via the probe needle. Inputting a confirmation signal of the operation or characteristics of the semiconductor element, which is obtained from the inspection circuit, from the probe with a built-in element through the communication cable, and evaluates the operation or characteristics of the semiconductor element in the chip under inspection by the evaluation computer. Is a method for inspecting a semiconductor device.
【0011】また、本発明は、テスト信号を出力するコ
ンピュータを設け、電源を設け、少なくとも、データを記
憶するメモリとRF信号処理回路とを配線基板上に実装
し、前記コンピュータに接続される信号配線および前記
電源に前記電源ケーブルを介して接続される電源配線を
前記配線基板に形成し、前記メモリ、前記RF信号処理
回路、前記信号配線および電源配線の各々に接続したプ
ローブ針を前記配線基板に植設した素子内蔵型プローブ
を設け、該素子内蔵型プローブに植設されたプローブ針
を半導体素子を有する被検査チップのバンプに接触させ
た状態で、前記テスト信号を前記コンピュータからプロ
ーブ針を介して被検査チップに提供し、前記メモリと前
記被検査チップとの間でプローブ針を介してデータを転
送することによって前記被検査チップで信号処理を行
い、該信号処理の結果をプローブ針を介して前記RF信
号処理回路に入力し、該RF信号処理回路から得られる
前記半導体素子の動作又は特性の確認信号を前記素子内
蔵型プローブから前記通信ケーブルによって得て評価コ
ンピュータによって被検査チップ内の半導体素子の動作
又は特性を評価することを特徴とする半導体素子の検査
方法である。
Further, according to the present invention, a computer for outputting a test signal is provided, a power source is provided, at least a memory for storing data and an RF signal processing circuit are mounted on a wiring board, and a signal connected to the computer is provided. Wiring and power supply wiring connected to the power supply via the power supply cable are formed on the wiring board, and probe needles connected to the memory, the RF signal processing circuit, the signal wiring and the power supply wiring are provided on the wiring board. A probe with a built-in element is embedded in the probe, and the probe needle implanted in the probe with a built-in element is brought into contact with a bump of a chip to be inspected having a semiconductor element, and the test signal is sent from the computer to the probe needle. To the chip to be inspected via the probe needle and transfer the data between the memory and the chip to be inspected. Signal processing is performed by the chip to be inspected, the result of the signal processing is input to the RF signal processing circuit via a probe needle, and a confirmation signal of the operation or characteristics of the semiconductor element obtained from the RF signal processing circuit is obtained. It is a method of inspecting a semiconductor element, which is obtained from the element-embedded probe by the communication cable and evaluates the operation or characteristics of the semiconductor element in the chip to be inspected by an evaluation computer.
【0012】また、本発明は、前記半導体素子の検査方
法において、前記被検査チップが無線チップであること
を特徴とする。また、本発明は、前記半導体素子の検査
方法において、前記素子内蔵型プローブを複数並べて設
け、複数の被検査チップについて被検査チップ内の半導
体素子の動作又は特性を評価することを特徴とする。
Further, the present invention is characterized in that, in the method for inspecting a semiconductor element, the chip to be inspected is a wireless chip. Further, the present invention is characterized in that, in the method for inspecting a semiconductor element, a plurality of the element-embedded probes are arranged side by side to evaluate the operation or characteristics of the semiconductor element in the inspected chip for a plurality of inspected chips.
【0013】また、本発明は、テスト信号を出力するコ
ンピュータを設け、電源を設け、前記コンピュータに接
続される信号配線と前記電源に電源ケーブルを介して接
続される電源配線とを有し、配線基板上に動作確認のた
めの検査回路を実装し、前記信号配線、前記電源配線お
よび前記検査回路の各々に接続されたプローブ針を前記
配線基板に植設し、前記検査回路から得られる動作確認
信号を前記配線基板に接続された通信ケーブルから出力
する素子内蔵型プローブを設け、半導体素子を有する被
検査チップを載置するステージを設け、前記素子内蔵型
プローブに植設されたプローブ針を前記ステージに載置
された被検査チップのバンプに接触させる手段を設け、
該手段によって前記素子内蔵型プローブに植設されたプ
ローブ針を前記被検査チップのバンプに接触させた状態
で、前記素子内蔵型プローブの検査回路から前記通信ケ
ーブルを介して得られる前記半導体素子の動作確認信号
を基に、被検査チップ内の半導体素子の動作を評価する
評価コンピュータを設けたことを特徴とする半導体素子
の検査システムである。
The present invention further includes a computer for outputting a test signal, a power source, a signal wiring connected to the computer, and a power wiring connected to the power source via a power cable. An inspection circuit for confirming the operation is mounted on a board, and probe needles connected to each of the signal wiring, the power supply wiring and the inspection circuit are implanted in the wiring board, and the operation confirmation obtained from the inspection circuit is confirmed. An element-embedded probe that outputs a signal from a communication cable connected to the wiring board is provided, a stage on which a chip to be inspected having a semiconductor element is mounted is provided, and a probe needle implanted in the element-embedded probe is provided. A means for contacting the bumps of the chip to be inspected placed on the stage is provided,
In the semiconductor element obtained from the inspection circuit of the element-embedded probe through the communication cable in a state where the probe needle implanted in the element-embedded probe by the means is in contact with the bump of the chip to be inspected. A semiconductor element inspection system is provided with an evaluation computer for evaluating the operation of a semiconductor element in a chip to be inspected based on an operation confirmation signal.
【0014】[0014]
【発明の実施の形態】本発明に係る例えば高周波対応の
アナログ半導体素子(無線チップ)で構成された被検査
チップの動作試験を含む特性検査を行う方法およびそれ
に用いる素子内蔵型プローブの実施の形態について図面
を用いて説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a method of performing characteristic inspection including an operation test of a chip to be inspected composed of an analog semiconductor element (radio chip) for high frequency according to the present invention, and an element built-in probe used therefor Will be described with reference to the drawings.
【0015】本発明に係る例えば高周波対応のアナログ
半導体素子(無線チップ)の動作および特性検査を行う
検査システムは、図1に示すように構成される。即ち、
本検査システムは、基本的には、被検査チップ1とし
て、ウエハレベルCSP(チップスケールパッケージ)
を形成したウエハに対して行う。何故なら、本方式で形
成した素子内蔵型プローバでは、後述するように、プロ
ーブ針の取り付け工程で、機械加工を必要としており、
その加工限界以上にプローブ針のピッチを縮めることに
困難が伴うためである。勿論、被検査チップ1として、
ピン数が少ない場合などは、受入れウエハに対して直接
プロービングすることが可能である。本検査では、受入
れウエハに対し、ウエハレベルCSPを形成した後に素
子内蔵型プローブ10を用いた検査を行う。ウエハに対
しては、バックグラインド工程(背面研磨工程)でウエ
ハを薄くすることが広く行われるが、本検査は、バック
グラインド工程前或いは該工程後のどちらで行ってもよ
い。
An inspection system according to the present invention for inspecting the operation and characteristics of, for example, a high frequency analog semiconductor element (wireless chip) is constructed as shown in FIG. That is,
This inspection system basically has a wafer level CSP (chip scale package) as the inspected chip 1.
Is performed on the formed wafer. This is because the prober with a built-in element formed by this method requires machining in the probe needle mounting step, as described later.
This is because it is difficult to reduce the pitch of the probe needles beyond the processing limit. Of course, as the chip to be inspected 1,
When the number of pins is small, it is possible to directly probe the receiving wafer. In this inspection, the acceptance wafer is inspected using the element-embedded probe 10 after forming the wafer level CSP. The wafer is widely thinned in a back grinding process (back surface polishing process), but this inspection may be performed before or after the back grinding process.
【0016】本検査システムに係る被検査チップ1は、
例えば、図1に示すように、ブルートゥース(コンピュ
ータと通信の業界の協力によって開発された革命的に新
しい無線チップ(2.4GHz帯を利用))と呼ばれて
いる高周波対応のアナログ半導体素子からなる無線装置
のコア電子部品を対象とするものである。この被検査チ
ップ1は、例えば、ブルートゥースとして、2.45G
Hzラジオ2と、RAM3と、DSP(デジタルシグナ
ルプロセッサ)4と、μP(マイクロプロセッサ)5
と、コンピュータ32や不揮発性メモリであるフラッシ
ュメモリ11等との間でプローブ針19a、19hを介
して信号の入出力を行うI/O6とを備えて構成され
る。
The chip 1 to be inspected according to this inspection system is
For example, as shown in FIG. 1, it is composed of a high frequency compatible analog semiconductor element called Bluetooth (a revolutionary new wireless chip (using 2.4 GHz band) developed in cooperation with the computer and communication industries). It is intended for core electronic components of wireless devices. The chip 1 to be inspected is, for example, 2.45G as Bluetooth.
Hz radio 2, RAM 3, DSP (digital signal processor) 4, μP (microprocessor) 5
And an I / O 6 that inputs and outputs signals to and from the computer 32 and the flash memory 11 that is a non-volatile memory via the probe needles 19a and 19h.
【0017】そのため、素子内蔵型プローブ10には、
例えば4Mbitのフラッシュメモリ11と、水晶発振
子12と、LNA(ローノイズアンプ)14と、バラン
(増幅機)13と、RFスイッチ15と、BPF(バン
ドパスフィルタ)16とを有し、更に電源配線17a、
17bを形成し、コンピュータ32との信号配線(被検
査チップ1から出力された直後はRF信号である。)1
8を形成し、上記フラシュメモリ(ソフトウエアスタッ
ク)11、水晶発振子12、バラン13、LNA14、
電源配線17および信号配線18と被検査チップ1との
間で接続をとるプローブ針19a〜19hを形成し、電
源20に接続される電極又は端子24b、24c、評価
用コンピュータ31と通信ケーブル(同軸ケーブル、光
ケーブルなど)23aを介して接続される電極又は端子
24aおよびコンピュータ32に通信ケーブル23bを
介して接続される電極又は端子24dを形成して構成さ
れる。なお、電源配線17bはグランド配線(接地配
線)である。また、電極又は端子24は、コネクタも含
むものである。
Therefore, the element built-in type probe 10 has
For example, it has a 4 Mbit flash memory 11, a crystal oscillator 12, an LNA (low noise amplifier) 14, a balun (amplifier) 13, an RF switch 15, a BPF (bandpass filter) 16, and a power supply wiring. 17a,
17b is formed, and signal wiring with the computer 32 (RF signal immediately after being output from the chip 1 to be inspected) 1
8 to form the flash memory (software stack) 11, the crystal oscillator 12, the balun 13, the LNA 14,
The probe needles 19a to 19h are formed to connect the power supply wiring 17 and the signal wiring 18 to the chip 1 to be inspected, and electrodes or terminals 24b and 24c connected to the power supply 20 are connected to the evaluation computer 31 and a communication cable (coaxial). A cable, an optical cable or the like) 23a and an electrode or terminal 24a connected to the computer 32 and an electrode or terminal 24d connected to the computer 32 via the communication cable 23b are formed. The power supply wiring 17b is a ground wiring (ground wiring). The electrodes or terminals 24 also include connectors.
【0018】電源30は、電源ケーブル23cを通して
素子内蔵型プローブ10に形成された電源配線17a、
17bを介して被検査チップ1に電源を供給するもので
ある。電源配線17a、17bは、素子内蔵型プローブ
10内の電源が必要とする電子部品にも電源が供給され
ることになる。なお、電源配線17bは、グランド配線
(接地配線)である。評価用コンピュータ31は、被検
査チップ1で信号処理がなされた結果として、素子内蔵
型プローブ10に内蔵されたLNA14またはバラン1
3、RFスイッチ15およびBPF16を介して得られ
るRF信号に基いて被検査チップの動作や特性を評価す
るものである。コンピュータ32は、テスト信号をデジ
タル信号として被検査チップ1に提供するものである。
The power supply 30 includes a power supply wire 17a formed on the element-embedded probe 10 through a power supply cable 23c,
Power is supplied to the chip 1 to be inspected via 17b. The power supply wirings 17a and 17b also supply power to the electronic components in the element-embedded probe 10 that require power. The power supply wiring 17b is a ground wiring (ground wiring). The evaluation computer 31 uses the LNA 14 or the balun 1 built in the element-embedded probe 10 as a result of the signal processing performed by the chip under test 1.
3, the operation and characteristics of the chip under test are evaluated based on the RF signal obtained through the RF switch 15 and the BPF 16. The computer 32 provides the test signal as a digital signal to the chip under test 1.
【0019】上記構成により、まず、図3および図4に
示すように、素子内蔵型プローブ10のプローブ針19
を、XYZθステージ70上のホルダー71に載置され
たウエハレベルCSP50に配列された各被検査チップ
1の例えばはんだバンプ60(必ずしもはんだバンプ6
0である必要は無い。)と接触させて、被検査チップの
動作や特性を評価して検査される。即ち、本発明にて形
成した素子内蔵型プローブ10を用いてウエハレベルC
SP50を検査する。
With the above structure, first, as shown in FIGS. 3 and 4, the probe needle 19 of the probe 10 with a built-in element is provided.
, The solder bumps 60 (not necessarily the solder bumps 6) of the chips 1 to be inspected arranged on the wafer level CSP 50 mounted on the holder 71 on the XYZθ stage 70.
It does not have to be 0. ) To evaluate the operation and characteristics of the chip to be inspected and inspected. That is, using the element-embedded probe 10 formed according to the present invention, the wafer level C
Inspect SP50.
【0020】ところで、XYZθステージ70は、X方
向、Y方向、Z方向およびθ(回転)方向に移動可能に
構成される。素子内蔵型プローブ10とウエハレベルC
SP50に配列された各被検査チップ1との相対的位置
決めは、XYθステージを制御することによって行われ
る。そして、素子内蔵型プローブ10のプローブ針19
を、ウエハレベルCSP50に配列された各被検査チッ
プ1の例えばはんだバンプ60に接触させるのは、例え
ばZステージを上昇させることによって行う。このとき
の接触圧は、Zステージの上昇圧または素子内蔵型プロ
ーブ10若しくは該プローブ10を取り付けるプローブ
カード(保持基板)35に付与する圧力によって得るこ
とが可能である。
By the way, the XYZθ stage 70 is constructed so as to be movable in the X direction, the Y direction, the Z direction and the θ (rotation) direction. Element built-in probe 10 and wafer level C
The relative positioning with each chip 1 to be inspected arranged in the SP 50 is performed by controlling the XYθ stage. Then, the probe needle 19 of the element-incorporated probe 10
Is brought into contact with, for example, the solder bumps 60 of the chips 1 to be inspected arranged on the wafer level CSP 50, for example, by raising the Z stage. The contact pressure at this time can be obtained by increasing the pressure on the Z stage or the pressure applied to the probe 10 with a built-in element or the probe card (holding substrate) 35 to which the probe 10 is attached.
【0021】図4に示す場合は、複数の素子内蔵型プロ
ーブ10を、ウエハレベルCSP50に配列された複数
の被検査チップ1の間隔に合わせてプローブカード(保
持基板)35に取り付けて構成する。
In the case shown in FIG. 4, a plurality of element-embedded probes 10 are attached to a probe card (holding substrate) 35 in conformity with the intervals between the plurality of chips 1 to be inspected arranged on the wafer level CSP 50.
【0022】このように、素子内蔵型プローブ10を被
検査チップ1に電気的に接続をとった状態で、テスト信
号は、コンピュータ32から出力されて通信ケーブル2
3bを通して素子内蔵型プローブ10に形成された信号
配線18およびプローブ針19hを介して被検査チップ
1に入力される。被検査チップ1は、水晶発振子12か
ら例えば16MHzの発振信号がプローブ針19bを介
して入力されていて、上記テスト信号を基に、素子内蔵
型プローブ10に設けられたフラシュメモリ11との間
でプローブ針19aを介してデータの転送が行われるこ
とによって信号処理が行われる。そして、被検査チップ
1で信号処理された結果が、アナログ信号としてプロー
ブ針19c〜19eを介して素子内蔵型プローブ10の
LNA14やバラン13に入力され、更にRFスイッチ
15で選択されてBPF16を通してRF信号として、
電極又は端子24aおよび通信ケーブル23aを介して
評価用コンピュータ31に送信され、評価用コンピュー
タ31において被検査チップ1の動作や特性が評価され
る。即ち、素子内蔵型プローブ10に一体的に内蔵され
たフラシュメモリ11並びにバラン13、LNA14、
RFスイッチ15及びBPF16は、被検査チップ1の
動作確認をする検査回路を構成することになる。
In this way, the test signal is output from the computer 32 and the communication cable 2 is supplied with the device-incorporated probe 10 electrically connected to the chip 1 to be inspected.
3b to be input to the chip 1 to be inspected through the signal wiring 18 formed on the element-embedded probe 10 and the probe needle 19h. The chip 1 to be inspected is supplied with an oscillation signal of, for example, 16 MHz from the crystal oscillator 12 via the probe needle 19b, and based on the test signal, the chip 1 and the flash memory 11 provided in the element built-in probe 10 are connected to each other. Then, signal processing is performed by transferring data via the probe needle 19a. Then, the result of signal processing by the chip to be inspected 1 is input as an analog signal to the LNA 14 or the balun 13 of the element-embedded probe 10 via the probe needles 19c to 19e, and is further selected by the RF switch 15 and RF through the BPF 16. As a signal
It is transmitted to the evaluation computer 31 via the electrode or terminal 24a and the communication cable 23a, and the evaluation computer 31 evaluates the operation and characteristics of the chip 1 to be inspected. That is, the flash memory 11 and the balun 13, the LNA 14, which are integrally built in the probe 10 with a built-in element,
The RF switch 15 and the BPF 16 form an inspection circuit for confirming the operation of the chip under inspection 1.
【0023】次に、被検査チップ1の構造について具体
的に説明する。図2には、被検査チップ1の部分断面図
を示す。なお、本図は、説明のため各部の寸法比は実際
のものとは異なっている。被検査チップ1としての半導
体回路が形成されたウエハ50とは、半導体製造工程で
いうところの前工程を終了したウエハであり、半導体チ
ップに分割切断前のものである。各被検査チップ1であ
る半導体チップには、アルミ等のパッド54が形成され
ており、QFP(Quad Flat Package)などの半導体パ
ッケージにおさめる場合は、このパッド54に金ワイヤ
を接続し、半導体パッケージの外部端子との導通を実現
している。
Next, the structure of the chip 1 to be inspected will be specifically described. FIG. 2 shows a partial cross-sectional view of the chip 1 to be inspected. In this figure, the dimensional ratio of each part is different from the actual one for the sake of explanation. The wafer 50 on which the semiconductor circuit as the chip to be inspected 1 is formed is a wafer that has undergone the pre-process in the semiconductor manufacturing process and is not yet divided into semiconductor chips. A pad 54 made of aluminum or the like is formed on the semiconductor chip which is each of the chips to be inspected 1. When the pad is to be accommodated in a semiconductor package such as QFP (Quad Flat Package), a gold wire is connected to the pad 54 to connect the semiconductor package. The connection with the external terminal of is realized.
【0024】被検査チップ1の表面は、パッド54上お
よび多数個の半導体が形成されたウエハ50を半導体チ
ップに切断する際の切断部を除き、保護膜55に覆われ
ている。この保護膜55には、厚さ2乃至10ミクロン
程度の感光性樹脂材料を使用している。再配線用配線5
6は、銅などの金属で形成されており、パッド54とバ
ンプパッド57とを接続するように保護膜55上に形成
している。またバンプパッド57上はバリアメタルとし
てAuがめっきされている(特に図示はしていない)。
ウエハ表面は、バンプパッド57および半導体チップに
切断する際の切断部を除き、表層保護膜59で覆われて
いる。表層保護膜59としては感光性樹脂が使用されて
いる。また、バンプパッド57上には、はんだバンプ6
0が形成されている。
The surface of the chip 1 to be inspected is covered with a protective film 55 except for the pad 54 and the cut portion when the wafer 50 on which a large number of semiconductors are formed is cut into semiconductor chips. The protective film 55 is made of a photosensitive resin material having a thickness of about 2 to 10 μm. Rewiring wiring 5
6 is formed of a metal such as copper, and is formed on the protective film 55 so as to connect the pad 54 and the bump pad 57. Further, Au is plated as a barrier metal on the bump pad 57 (not particularly shown).
The surface of the wafer is covered with a surface protective film 59 except for the bump pads 57 and the cut portions when cutting into semiconductor chips. A photosensitive resin is used as the surface protective film 59. In addition, the solder bumps 6 are provided on the bump pads 57.
0 is formed.
【0025】次に、上記被検査チップ1である半導体装
置の製造方法について、図5乃至図7を用いて説明す
る。なお、説明図については、その断面構造がわかりや
すいように、一部分を取り出して示してある。また、図
7(a)〜(b)に示す工程間で行う個片チップへの切
断の図は省略する。
Next, a method of manufacturing the semiconductor device which is the chip 1 to be inspected will be described with reference to FIGS. In addition, in the explanatory view, a part of the explanatory view is shown so that its sectional structure is easy to understand. Further, the illustration of the cutting into individual chips performed between the steps shown in FIGS. 7A and 7B is omitted.
【0026】図5(a)に示す工程A:例えば図1に被
検査チップ1として示すような半導体回路(無線チップ
の場合には、例えば、ラジオ2、RAM3、DSP4、
μP5およびI/O6を有して構成される。)を配列形
成し、最上層に外部接続用のアルミ等のパッド54を形
成したウエハ58を製造する。
Step A shown in FIG. 5A: For example, a semiconductor circuit shown as the chip 1 to be inspected in FIG. 1 (in the case of a wireless chip, for example, a radio 2, a RAM 3, a DSP 4,
It is configured with μP5 and I / O6. ) Are formed in an array, and a wafer 58 having a pad 54 made of aluminum or the like for external connection formed on the uppermost layer is manufactured.
【0027】図5(b)に示す工程B:必要に応じて、
ウエハ58上に保護膜55を形成する。本工程は、無機
材料を用いて半導体工程(前工程)として形成される場
合もあり、また、無機材料を用いて半導体工程(前工
程)が完了した上に有機材料を用いて形成される場合が
ある。本発明においては、半導体工程(前工程)で形成
された無機材料からなる絶縁膜の上に、有機材料である
感光性ポリイミドを6ミクロン程度塗布した。
Step B shown in FIG. 5B: As required,
The protective film 55 is formed on the wafer 58. This process may be formed as a semiconductor process (preprocess) using an inorganic material, or may be formed using an organic material after the semiconductor process (preprocess) is completed using an inorganic material. There is. In the present invention, photosensitive polyimide, which is an organic material, is applied to a thickness of about 6 microns on an insulating film made of an inorganic material, which is formed in the semiconductor process (previous process).
【0028】図5(c)に示す工程C:電気めっきに用
いるための給電膜61をスパッタ等の方法で形成した。
まず、電気めっきを実施するための給電膜61を半導体
ウエハ58上の保護膜55全面に形成する。ここでは、
蒸着や、無電解銅めっき、CVDなども用いることが可
能であるが、保護膜55としてのポリイミドとの接着強
度が強いため、スパッタを用いることとした。スパッタ
の前処理として、導体の導通を確保するためにスパッタ
エッチングを行った。スパッタ膜は、クロム(75nm
程度)/銅(0.5μm程度)の多層膜を形成した。こ
こでのクロムの膜厚は、その上に形成する銅との接着が
取れる膜厚とし、銅の膜厚は、後の工程で行う電気銅め
っき及び電気ニッケルめっきを行ったときに、膜厚分布
が生じない最小限度の膜厚が好ましい。ここで、銅の膜
厚を必要以上に厚くした場合、後の工程で行う給電膜6
1を除去する際に、エッチング時間が長くなり、その結
果サイドエッチングが大きくなるため、仕様を満たさな
くなる恐れがある。
Step C shown in FIG. 5C: A power supply film 61 for use in electroplating is formed by a method such as sputtering.
First, the power supply film 61 for performing electroplating is formed on the entire surface of the protective film 55 on the semiconductor wafer 58. here,
Although vapor deposition, electroless copper plating, CVD, or the like can also be used, sputtering is used because of its high adhesive strength with the polyimide as the protective film 55. As a pretreatment for sputtering, sputter etching was performed to ensure the continuity of the conductor. The sputtered film is chromium (75 nm
Multilayer) / copper (about 0.5 μm). The film thickness of chromium here is a film thickness capable of adhering to copper formed thereon, and the film thickness of copper is a film thickness when performing electrolytic copper plating and electrolytic nickel plating performed in a later step. The minimum film thickness without distribution is preferable. Here, when the film thickness of copper is made thicker than necessary, the power feeding film 6 to be performed in a later step.
When 1 is removed, the etching time becomes long, and as a result, the side etching becomes large, so that the specifications may not be satisfied.
【0029】図5(d)に示す工程D:配線の逆パター
ン62をフォトレジストを用いて形成した。即ち、ホト
リソ技術により再配線用配線形成部のみが開口した配線
の逆パターン62を、レジストを用いて形成した。ここ
で用いたレジストであるが、ネガ型の液状レジストを用
いた。ここでは、ポジレジストを用いることも可能であ
るが、レジストを形成したときに、工程Dに示すパッド
と配線の接続部分67のレジスト膜厚が厚くなるため、
ネガ型の方が好ましい。ここでは、レジストとして、東
京応化工業(株)製 PMER−NCA2000型レジ
ストを用い、レジスト塗布装置を用いてレジスト膜厚1
5μm狙いで形成した。次に、マスクとレジストが密着
するタイプの露光機を用いて露光量250mJ程度で露
光した。その後、レジスト現像装置を用いて現像した。
Step D shown in FIG. 5D: The reverse pattern 62 of the wiring was formed using a photoresist. That is, the reverse pattern 62 of the wiring, in which only the rewiring wiring forming portion is opened, is formed by using the resist by the photolithography technique. As the resist used here, a negative type liquid resist was used. Although it is possible to use a positive resist here, when the resist is formed, the resist film thickness of the connection portion 67 between the pad and the wiring shown in step D becomes large,
The negative type is preferred. Here, as the resist, PMER-NCA2000 type resist manufactured by Tokyo Ohka Kogyo Co., Ltd. is used, and the resist film thickness is 1 using a resist coating device.
It was formed aiming at 5 μm. Next, exposure was performed with an exposure amount of about 250 mJ using an exposure device in which the mask and the resist are in close contact with each other. Then, it developed using the resist developing device.
【0030】図5(e)に示す工程Eおよび図6(a)
に示す工程F:このパターンを利用して電気めっきを行
い、再配線用配線56の形成を行う。また、必要に応じ
て電気めっきを繰り返すことで再配線用配線56を多層
構造とする。本実施例では、再配線用配線56を電気銅
めっき65と電気ニッケル66の2層としており、また
片側の末端をバンプパッドと兼用している。ここでは、
銅、ニッケルとも電気めっきを用いて導体を形成する方
法を示したが、無電解めっきを用いることも可能であ
る。
Step E shown in FIG. 5E and FIG. 6A
Step F shown in: The electroplating is performed using this pattern to form the rewiring wiring 56. Further, the rewiring wiring 56 has a multi-layered structure by repeating electroplating as necessary. In this embodiment, the rewiring wiring 56 has two layers of electrolytic copper plating 65 and electrical nickel 66, and one end is also used as a bump pad. here,
Although a method of forming a conductor by using electroplating for both copper and nickel has been shown, electroless plating can also be used.
【0031】図6(b)に示す工程Gおよび図6(c)
に示す工程H:配線の逆パターン62に用いたフォトレ
ジストの除去を行った。その後、電気めっきに用いるた
めの給電膜61の除去を行った。即ち、電気銅めっきお
よび電気ニッケルめっきを行ったのちにレジストパター
ンを除去し、エッチングすることで予め成膜した給電膜
61を除去する。銅のエッチングには、塩化鉄、アルカ
リ系エッチング液等の種類があるが、ここでは、硫酸/
過酸化水素水を主成分とするエッチング液を用いた。こ
こでのエッチング時間は、10秒以上のエッチング時間
がないと膜厚制御が困難であり、塩化鉄、アルカリ系エ
ッチング液では、サイドエッチングが大きくなる懸念が
ある。次に、Crのエッチングであるが、ここでは、過
マンガン酸カリウムとメタケイ酸を主体とするエッチン
グ液を用いた。
Process G shown in FIG. 6B and FIG. 6C.
Step H: The photoresist used for the reverse pattern 62 of the wiring was removed. After that, the power supply film 61 for use in electroplating was removed. That is, after the electrolytic copper plating and the electrolytic nickel plating are performed, the resist pattern is removed and etching is performed to remove the power supply film 61 previously formed. There are various types of copper etching such as iron chloride and alkaline etching solutions.
An etching solution containing hydrogen peroxide water as a main component was used. With respect to the etching time here, it is difficult to control the film thickness unless the etching time is 10 seconds or more, and there is a concern that side etching may increase with iron chloride or an alkaline etching solution. Next, regarding the etching of Cr, an etching solution mainly containing potassium permanganate and metasilicic acid was used here.
【0032】図6(d)に示す工程I:感光性樹脂を用
い表面保護層59を形成した。そして、このパターンを
利用してパッド最表面に、酸化防止膜として無電解Au
めっき(特に図示はしていない)を行った。即ち、バン
プパッド部57のみが開口した感光性樹脂を形成し、引
き続き無電解金めっきを実施することでバンプパッド部
57にAuを成膜した。ここで用いた表面保護膜59
は、感光性ポリイミドを用いたが、それに限定されるも
のではない。
Step I shown in FIG. 6D: A surface protective layer 59 was formed using a photosensitive resin. Then, using this pattern, electroless Au is used as an antioxidant film on the outermost surface of the pad.
Plating (not shown) was performed. That is, a photosensitive resin having openings only in the bump pad portions 57 was formed, and then electroless gold plating was performed to deposit Au on the bump pad portions 57. Surface protective film 59 used here
The photosensitive polyimide is used, but is not limited thereto.
【0033】図7(a)に示す工程J:パッド上にフラ
ックスと共にはんだボール63を搭載し、加熱すること
でパッドにはんだボールを接続し、はんだバンプを形成
した。この段階で、図8に示す通り、シリコンウエハ上
に再配線層・絶縁層、はんだバンプから成るウエハレベ
ルCSP50としての被検査チップ1を形成することが
可能となる。
Step J shown in FIG. 7A: Solder balls 63 were mounted on the pads together with flux, and the solder balls were connected to the pads by heating to form solder bumps. At this stage, as shown in FIG. 8, it becomes possible to form a chip 1 to be inspected as a wafer level CSP 50 including a rewiring layer / insulating layer and solder bumps on a silicon wafer.
【0034】はんだバンプ形成は市販されているはんだ
ボールマウンタとリフロー炉を使用することで実現でき
る。つまり、はんだボールマウンタは、半導体ウエハの
バンプパッド57上に所定量のフラックスとはんだボー
ルを搭載する。この際、はんだボールはフラックスの粘
着力によりバンプパッド上に仮固定される。はんだボー
ルが搭載された半導体ウエハをリフロー炉に投入するこ
とで、はんだボールは一旦溶融し、その後再び固体化す
ることで、図2に示したバンプパッド57に接続したは
んだバンプ60となる。このほかにも印刷機を用いては
んだペーストをバンプパッド57上に印刷塗布し、これ
をリフローすることではんだバンプ60を形成する方法
もある。何れの方法においてもはんだ材料は様々なもの
を選択することが可能となり、現時点において市場に供
給されているはんだ材料のうち特に使用できないものは
無い。また、AuやCuが核となったボールを使用した
バンプや導電材料を配合した樹脂を使用して形成したバ
ンプを使用しても良い。
The solder bump formation can be realized by using a commercially available solder ball mounter and a reflow furnace. That is, the solder ball mounter mounts a predetermined amount of flux and solder balls on the bump pads 57 of the semiconductor wafer. At this time, the solder balls are temporarily fixed on the bump pads by the adhesive force of the flux. When the semiconductor wafer on which the solder balls are mounted is put into a reflow furnace, the solder balls are once melted and then solidified again to form the solder bumps 60 connected to the bump pads 57 shown in FIG. In addition to this, there is also a method of forming a solder bump 60 by printing and applying a solder paste on the bump pad 57 using a printing machine and reflowing the solder paste. In either method, various solder materials can be selected, and none of the solder materials currently on the market can be used. Further, a bump using a ball having Au or Cu as a core or a bump formed by using a resin mixed with a conductive material may be used.
【0035】以上説明した工程によりアルミ等のパッド
54からバンプパッド60までの再配線用配線56およ
びバンプパッド60が、ウエハレベルCSP50上に図
2に示すごとく形成される。
By the steps described above, the rewiring wiring 56 from the pad 54 of aluminum or the like to the bump pad 60 and the bump pad 60 are formed on the wafer level CSP 50 as shown in FIG.
【0036】次に、前述したとおり、図3に示すよう
に、素子内蔵型プローブ10のプローブ針19を、XY
Zθステージ70上のホルダー71に載置されたウエハ
レベルCSP50に配列された各被検査チップ1の例え
ばはんだバンプ60(必ずしもはんだバンプ60である
必要は無い。)と接触させて、被検査チップの動作や特
性を評価して検査される。即ち、本発明にて形成した素
子内蔵型プローブ10を用いてウエハレベルCSP50
を検査する。ここでは、ウエハレベルCSP50をチッ
プ個片に分割することなく、プロービングすることが可
能となる。
Next, as described above, as shown in FIG. 3, the probe needle 19 of the element built-in type probe 10 is moved to XY.
The chips to be inspected are brought into contact with, for example, the solder bumps 60 (not necessarily the solder bumps 60) of the chips to be inspected 1 arranged on the wafer level CSP 50 mounted on the holder 71 on the Zθ stage 70. It is inspected by evaluating its behavior and characteristics. That is, the wafer-level CSP 50 is manufactured using the element-embedded probe 10 formed according to the present invention.
To inspect. Here, it is possible to perform probing without dividing the wafer level CSP 50 into individual chips.
【0037】ところで、XYZθステージ70は、X方
向、Y方向、Z方向およびθ(回転)方向に移動可能に
構成される。素子内蔵型プローブ10とウエハレベルC
SP50に配列された各被検査チップ1との相対的位置
決めは、XYθステージを制御することによって行われ
る。そして、素子内蔵型プローブ10のプローブ針19
を、ウエハレベルCSP50に配列された各被検査チッ
プ1の例えばはんだバンプ60に接触させるのは、例え
ばZステージを上昇させることによって行う。このとき
の接触圧は、Zステージの上昇圧または素子内蔵型プロ
ーブ10若しくは該プローブ10を取り付けるプローブ
カード(保持基板)35に付与する圧力によって得るこ
とが可能である。
By the way, the XYZθ stage 70 is constructed so as to be movable in the X direction, the Y direction, the Z direction and the θ (rotation) direction. Element built-in probe 10 and wafer level C
The relative positioning with each chip 1 to be inspected arranged in the SP 50 is performed by controlling the XYθ stage. Then, the probe needle 19 of the element-incorporated probe 10
Is brought into contact with, for example, the solder bumps 60 of the chips 1 to be inspected arranged on the wafer level CSP 50, for example, by raising the Z stage. The contact pressure at this time can be obtained by increasing the pressure on the Z stage or the pressure applied to the probe 10 with a built-in element or the probe card (holding substrate) 35 to which the probe 10 is attached.
【0038】検査終了後、ウエハレベルCSP50をホ
ルダー71から取り外して切断工程において、個別チッ
プに切断した。
After the inspection, the wafer level CSP 50 was removed from the holder 71 and cut into individual chips in a cutting process.
【0039】更に、図7(b)に示す如く、上記検査に
おいて良品の被検査チップ1が、素子内蔵型プローブ1
0に搭載されている電子部品11〜16と同様な電子部
品と共にプリント基板64に実装されて通信用等のアナ
ログモジュールが完成することになる。
Further, as shown in FIG. 7B, the chip 1 to be inspected, which is a non-defective product in the above inspection, is the element-incorporated probe
The analog module for communication and the like is completed by mounting the same on the printed circuit board 64 together with the electronic components similar to the electronic components 11 to 16 mounted on No. 0.
【0040】次に、本発明に係る素子内蔵型プローブ1
0の製造方法について図9〜図23を用いて説明する。
なお、説明を容易にするために各部の寸法比を実際とは
変えてある。
Next, the element-embedded probe 1 according to the present invention.
A manufacturing method of 0 will be described with reference to FIGS.
It should be noted that the dimensional ratios of the respective parts are different from the actual ones for ease of explanation.
【0041】図9は、素子内蔵型プローブ10の外観を
示した斜視図である。素子内蔵型プローブ10は、具体
的には図15に示すように、被検査チップの動作および
特性を検査する検査回路を構成する電子部品(素子)
(フラッシュメモリ11、水晶発振子12、バラン1
3、LNA14、RFスイッチ15およびBPF16等
でアナログ回路を有して構成される。)11〜16を配
線基板25に搭載し、これら電子部品11〜16等をモ
ールド樹脂20で被覆モールドし、上記電子部品(素
子)11〜16、電源配線17a、17bおよび信号配
線18に接続される配線基板25内の配線に接続された
プローブ針19a〜19hや、具体的には図17(b)
または図20に示すように上記電子部品16に接続され
る配線基板25内の配線に接続された電極若しくは端子
(コネクタも含む)24a〜24dや、具体的には図1
8(d)に示すように取り付け金具21を備えて構成さ
れる。プローブ針19a〜19hは、素子内蔵型プロー
ブ10の被検査チップ1側に植設される。このように、
素子内蔵型プローブ10に搭載される電子部品(素子)
11〜16は、例えば通信用モジュールとしてコア部品
である被検査チップ1と共に構成する電子部品である。
なお、電子部品13〜16は、一つ若しくは複数のチッ
プ部品で構成することも可能である。そして、電極若し
くは端子24a〜24dは、通信ケーブルや電源ケーブ
ル23等が接続される。
FIG. 9 is a perspective view showing the external appearance of the element built-in probe 10. As shown in FIG. 15, the element-embedded probe 10 is an electronic component (element) that constitutes an inspection circuit for inspecting the operation and characteristics of a chip to be inspected.
(Flash memory 11, crystal oscillator 12, balun 1
3, the LNA 14, the RF switch 15, the BPF 16 and the like have an analog circuit. ) 11 to 16 are mounted on the wiring board 25, and these electronic components 11 to 16 and the like are covered and molded with the molding resin 20, and are connected to the electronic components (elements) 11 to 16, the power supply wirings 17a and 17b and the signal wirings 18. Probe needles 19a to 19h connected to the wiring in the wiring board 25, specifically, FIG.
Alternatively, as shown in FIG. 20, electrodes or terminals (including connectors) 24a to 24d connected to the wiring in the wiring board 25 connected to the electronic component 16 or specifically, FIG.
As shown in FIG. 8 (d), it is provided with a fitting 21. The probe needles 19a to 19h are implanted on the chip 1 side of the probe 10 with a built-in element. in this way,
Electronic components (elements) mounted on the element-embedded probe 10
Reference numerals 11 to 16 are electronic components configured together with the chip to be inspected 1 which is a core component, for example, as a communication module.
The electronic components 13 to 16 may be composed of one or a plurality of chip components. The electrodes or terminals 24a to 24d are connected to a communication cable, a power cable 23, or the like.
【0042】まず、素子内蔵型プローブ10本体の形成
方法について説明する。
First, a method of forming the element built-in type probe 10 main body will be described.
【0043】図10〜図15は、素子内蔵型プローブ1
0において、内蔵される電子部品(素子)の一方を植設
したプローブ針に接続し、他方を第1層目においては張
り巡らされたグランド配線(接地配線)に接続する場合
を模式的に示している。
10 to 15 show a probe 1 with a built-in element.
0 schematically shows the case where one of the built-in electronic components (elements) is connected to the implanted probe needle and the other is connected to the ground wiring (ground wiring) stretched around in the first layer. ing.
【0044】図10(a)に示す工程(1):配線基板
25を製造するための基板としては、ステンレス基板1
01を用いる。その上に電気ニッケルめっき膜102を
形成する。この電気ニッケルめっき膜102は、最終的
には、被検査チップ1とのプローブ針19a〜19hを
植設するための接続用端子兼はんだ拡散防止層として用
いられる。その膜厚は、厚くなるほどに、ステンレス基
板101の反りを増大させる傾向がある。そのため、薄
い方が良いわけであるが、余り薄いとはんだ拡散防止層
としての役目を果たさなくなる。はんだ拡散防止層の役
割を果たし、かつ、図12(c)に示す工程(14)で
ステンレス基板101と電気ニッケルめっき膜102を
容易にはがすことを両立させる、最低膜厚が必要であ
る。
Step (1) shown in FIG. 10A: A stainless steel substrate 1 is used as a substrate for manufacturing the wiring substrate 25.
01 is used. An electric nickel plating film 102 is formed on it. This electric nickel plating film 102 is finally used as a connection terminal and a solder diffusion preventing layer for implanting the probe needles 19a to 19h with the chip 1 to be inspected. As the film thickness increases, the warp of the stainless steel substrate 101 tends to increase. Therefore, it is better to be thin, but if it is too thin, it will not serve as a solder diffusion preventing layer. A minimum film thickness is required to fulfill the role of the solder diffusion preventing layer and to allow the stainless steel substrate 101 and the electric nickel plating film 102 to be easily peeled off in the step (14) shown in FIG. 12C.
【0045】図10(b)に示す工程(2):電気ニッ
ケルめっき膜102上に感光性ポリイミドを用いて絶縁
層103を形成し、端子となる部分を開口させる。開口
方法については、感光性ポリイミドを用いたが、全面に
ポリイミドを塗布し、レーザ加工やドライエッチングな
どの手法を用いても問題はない。また、絶縁層の材料と
して、ポリイミドを用いたが、エポキシなどの樹脂を用
いても問題ではなく、また、場合によっては、無機系の
絶縁層を用いても良い。
Step (2) shown in FIG. 10B: An insulating layer 103 is formed on the electro-nickel plated film 102 using photosensitive polyimide, and a portion to be a terminal is opened. Regarding the opening method, photosensitive polyimide was used, but there is no problem if the polyimide is applied to the entire surface and a method such as laser processing or dry etching is used. Further, although polyimide is used as the material of the insulating layer, there is no problem if a resin such as epoxy is used, and an inorganic insulating layer may be used depending on the case.
【0046】図10(c)に示す工程(3):スパッタ
を用いて開口(スルーホール)103aを埋めて絶縁層
103上に導体膜104を形成した。ここでは、蒸着
や、無電解銅めっき、CVDなども用いることが可能で
あるが、ポリイミドとの接着強度が強いためスパッタを
用いることとした。スパッタの前処理として、導体の導
通を確保するためにスパッタエッチングを行った。本実
施例におけるスパッタ膜104としては、図21に示す
ように、クロム(75nm程度)104a/銅(2μm
程度)104b/クロム(50nm程度)104aの多
層膜を形成した。ここでのクロムの機能は、その上下に
位置する銅と絶縁層103との接着を確保することにあ
り、その膜厚はそれらの接着を維持する最低限でかまわ
ない。所要膜厚は、スパッタエッチングおよびスパッタ
の条件、クロムの膜質などによっても変動する。なお、
本実施例で使用したクロム膜に代えてチタン膜やチタン
/白金膜、タングステンなどでも代替できる。
Step (3) shown in FIG. 10C: The conductor film 104 is formed on the insulating layer 103 by filling the opening (through hole) 103a by using sputtering. Here, vapor deposition, electroless copper plating, CVD, or the like can be used, but since the adhesive strength with polyimide is strong, sputtering is used. As a pretreatment for sputtering, sputter etching was performed to ensure the continuity of the conductor. As the sputtered film 104 in this embodiment, as shown in FIG. 21, chromium (about 75 nm) 104a / copper (2 μm)
Multilayer film of 104b / chrome (about 50 nm) 104a. The function of chrome here is to secure the adhesion between the copper located above and below and the insulating layer 103, and the film thickness may be the minimum to maintain the adhesion between them. The required film thickness also varies depending on sputter etching and sputtering conditions, the film quality of chromium, and the like. In addition,
Instead of the chromium film used in this embodiment, a titanium film, a titanium / platinum film, tungsten or the like can be used instead.
【0047】図10(d)に示す工程(4):導電膜1
04上にレジストの配線パターン105を形成する。レ
ジストには、図10(e)に示す工程(5)に示すエッ
チング工程でエッチング液に対する耐性を持たせる必要
がある。ここで用いたクロムのエッチング液は、過マン
ガン酸カリウムとメタケイ酸を主成分とするエッチング
液を用いたが、このエッチング液は、アルカリ(pH1
3)かつ酸化性があるため、薬液耐性が高いレジストが
求められる。ここでは、ゴム系または、ゴム成分を含有
するノボラック系のレジストが好ましい。
Step (4) shown in FIG. 10D: Conductive film 1
A resist wiring pattern 105 is formed on the substrate 04. It is necessary for the resist to have resistance to the etching liquid in the etching step shown in step (5) shown in FIG. As the chromium etchant used here, an etchant containing potassium permanganate and metasilicic acid as main components was used.
3) Since it is oxidative, a resist having high chemical resistance is required. Here, a rubber-based or novolac-based resist containing a rubber component is preferable.
【0048】図10(e)に示す工程(5):図10
(c)に示す工程(3)で形成した導体膜104は、図
21に示すように、クロム膜104a、銅膜104bか
ら成る3層構造になっている。そのため、エッチング
は、クロム膜104a、銅膜104b、クロム膜104
aの順に行う必要がある。
Step (5) shown in FIG. 10E: FIG.
The conductor film 104 formed in the step (3) shown in (c) has a three-layer structure including a chromium film 104a and a copper film 104b, as shown in FIG. Therefore, the etching is performed with the chromium film 104a, the copper film 104b, and the chromium film 104.
It is necessary to perform in the order of a.
【0049】クロム膜104aのエッチング液には、フ
ェリシアン系、塩酸系等の種類があるが、、本実施例で
は、過マンガン酸カリウムとメタケイ酸を主成分とする
エッチング液を用いた。
There are various types of etching solutions for the chromium film 104a, such as ferricyan type and hydrochloric acid type. In this example, an etching solution containing potassium permanganate and metasilicic acid as main components was used.
【0050】銅膜104bのエッチングには、塩化鉄、
アルカリ系エッチング液等の種類があるが、本実施例で
は硫酸/過酸化水素水を主成分とするエッチング液を用
いた。エッチング時間が短いと制御が困難となって実用
的観点では不利であるが、あまりに長い時間エッチング
を行なうと、サイドエッチングが大きくなったりタクト
が長くなるという問題も生じるため、エッチング液およ
びエッチング条件は、適宜実験により求めるのがよい。
引き続いて実施する下層のクロム膜のエッチングには、
上層のクロム膜のエッチングと同様に行った。
For etching the copper film 104b, iron chloride,
Although there are types of alkaline etching solutions and the like, in this example, an etching solution containing sulfuric acid / hydrogen peroxide as a main component was used. If the etching time is short, control is difficult and is disadvantageous from a practical point of view.However, if etching is performed for a too long time, side etching becomes large or the tact becomes long, so the etching solution and etching conditions are , It is better to obtain it by an experiment.
For the subsequent etching of the lower chromium film,
It carried out similarly to the etching of the chromium film of the upper layer.
【0051】このようにして、開口(スルーホール)1
03aを含めて絶縁層103上に、各プローブ針19a
〜19hを植設する部分28aに繋がった配線パターン
(クロム(75nm程度)/銅(2μm程度)/クロム
(50nm程度)の多層膜からなる。)28が形成され
る。また、この配線パターン28は、電源のグランド配
線17bとして利用してもよい。このように、第1層目
の配線層28をグランド配線として利用する場合には、
プローブ針19を植設する部分を除いてグランド配線を
張り巡らすことになる。このようにプローブ針19を植
設する部分を除いてグランド配線を張り巡らすことによ
って、第2層目以上の配線層29に伝搬される高周波信
号に対してノイズ対策を行うことができる。
In this way, the opening (through hole) 1
03a including the probe needles 19a on the insulating layer 103.
A wiring pattern (consisting of a multilayer film of chromium (about 75 nm) / copper (about 2 μm) / chrome (about 50 nm)) 28 connected to a portion 28a for implanting ~ 19h is formed. The wiring pattern 28 may be used as the ground wiring 17b for the power supply. Thus, when the first wiring layer 28 is used as the ground wiring,
Except for the portion where the probe needle 19 is implanted, the ground wiring is stretched around. As described above, by surrounding the ground wiring except for the portion where the probe needle 19 is implanted, it is possible to take measures against noise with respect to the high-frequency signal propagated to the second and higher wiring layers 29.
【0052】そして、配線形成に用いたレジストパター
ン105を剥離した。レジストパターン105の剥離に
は、有機アルカリ系、有機溶剤系などの種類があるが、
図10(b)に示す工程(2)で形成した絶縁層103
および図10(e)に示す工程(5)で形成した配線パ
ターン28にダメージを与えないものであれば、いずれ
の剥離液を用いても問題ではない。
Then, the resist pattern 105 used for forming the wiring was peeled off. There are various types of peeling of the resist pattern 105, such as organic alkali type and organic solvent type.
Insulating layer 103 formed in step (2) shown in FIG.
Also, any stripping solution may be used as long as it does not damage the wiring pattern 28 formed in the step (5) shown in FIG. 10E.
【0053】図10(f)に示す工程(6):その上
に、図10(a)に示す工程(1)と同様に、感光性ポ
リイミドを用いて絶縁層106を形成し、上記配線パタ
ーン28と接続するために開口(スルーホール)106
aを形成させる。この開口方法については、感光性ポリ
イミドを用いたが、全面にポリイミドを塗布し、レーザ
加工やドライエッチングなどの手法を用いても問題はな
い。また、絶縁層106の材料として、ポリイミドを用
いたが、エポキシなどの樹脂を用いても問題ではなく、
また、場合によっては、無機系の絶縁層を用いても良
い。
Step (6) shown in FIG. 10 (f): An insulating layer 106 is formed thereon using photosensitive polyimide in the same manner as the step (1) shown in FIG. 10 (a), and the wiring pattern is formed. Opening (through hole) 106 for connecting with 28
a is formed. As for the opening method, photosensitive polyimide was used, but there is no problem if the entire surface is coated with polyimide and a method such as laser processing or dry etching is used. Further, although polyimide is used as the material of the insulating layer 106, it does not matter if a resin such as epoxy is used.
In addition, an inorganic insulating layer may be used depending on the case.
【0054】図11(a)に示す工程(7):電気めっ
きを実施するための給電膜108を、開口106aを含
めて絶縁層106上に全面に形成する。ここでは、蒸着
や、無電解銅めっき、CVDなども用いることが可能で
あるが、ポリイミドとの接着強度が強いためスパッタを
用いることとした。スパッタの前処理として、配線パタ
ーン(導体)28との導通を確保するためにスパッタエ
ッチングを行った。
Step (7) shown in FIG. 11A: A power supply film 108 for performing electroplating is formed on the entire surface of the insulating layer 106 including the openings 106a. Here, vapor deposition, electroless copper plating, CVD, or the like can be used, but since the adhesive strength with polyimide is strong, sputtering is used. As a pretreatment of the sputter, sputter etching was performed to ensure electrical continuity with the wiring pattern (conductor) 28.
【0055】本実施例におけるスパッタ膜としては、ク
ロム(75nm程度)/銅(0.5μm程度)の多層膜
を形成した。ここでのクロムの機能は、その上下に位置
する銅と絶縁層106との接着を確保することにあり、
その膜厚はそれらの接着を維持する最低限でかまわな
い。所要膜厚は、スパッタエッチングおよびスパッタの
条件、クロムの膜質などによっても変動する。なお、本
実施例で使用したクロム膜に代えてチタン膜やチタン/
白金膜、タングステンなどでも代替できる。
As the sputtered film in this example, a multilayer film of chromium (about 75 nm) / copper (about 0.5 μm) was formed. The function of chrome here is to secure the adhesion between the copper located above and below and the insulating layer 106,
The film thickness is the minimum that maintains their adhesion. The required film thickness also varies depending on sputter etching and sputtering conditions, the film quality of chromium, and the like. Incidentally, instead of the chromium film used in this example, a titanium film or titanium /
Platinum film, tungsten, etc. can be substituted.
【0056】一方、銅の膜厚は、後の工程(9)で電気
銅めっき膜111及び電気ニッケルめっき膜112を形
成したときに、膜厚分布が生じない最小限度の膜厚が好
ましく、めっき前処理として行なう酸洗などでの膜減り
量も考慮に入れた上で膜厚分布を誘発しない膜厚を決定
する。銅の膜厚を必要以上に厚くした場合、例えば1μ
mを越える銅厚の場合には、スパッタ時間が長くなって
生産効率が低下するという問題に加えて、後の工程(1
0)で実施する給電膜108のエッチング除去の際に長
時間エッチングが避けられず、その結果として電気銅め
っき膜111及び電気ニッケルめっき膜112のサイド
エッチングが大きくなる。
On the other hand, the copper film thickness is preferably a minimum film thickness that does not cause a film thickness distribution when the electrolytic copper plating film 111 and the electrolytic nickel plating film 112 are formed in the subsequent step (9). The film thickness that does not induce the film thickness distribution is determined in consideration of the amount of film loss due to pickling performed as a pretreatment. If the copper film is thicker than necessary, for example, 1μ
When the copper thickness exceeds m, in addition to the problem that the sputtering time becomes long and the production efficiency decreases, the subsequent step (1
In the etching removal of the power supply film 108 performed in 0), etching is inevitable for a long time, and as a result, side etching of the electrolytic copper plating film 111 and the electrolytic nickel plating film 112 becomes large.
【0057】図11(b)に示す工程(8):ホトリソ
グラフィー技術を用いて工程(9)で形成する電気銅め
っき膜111及び電気ニッケルめっき膜112を形成す
る部分のみが開口した配線29の逆パターンをレジスト
パターン109を用いて形成する。
Step (8) shown in FIG. 11 (b): The wiring 29 having only the portions where the electrolytic copper-plated film 111 and the electrolytic nickel-plated film 112 to be formed in the step (9) are formed by using the photolithography technique. The reverse pattern is formed using the resist pattern 109.
【0058】図11(c)に示す工程(9):電気めっ
きを用いて第2層目の配線層(導体層)29を形成す
る。ここで形成する導体層29は、良好な電気導電率を
有する電気銅めっき膜111とはんだ拡散防止膜である
電気ニッケルめっき膜112からなる。なお、電気銅め
っき膜111及び電気ニッケルめっき膜112の一端を
工程(11)で後述するバンプパッド113と兼用して
もよい。
Step (9) shown in FIG. 11C: The second wiring layer (conductor layer) 29 is formed by electroplating. The conductor layer 29 formed here is composed of an electrolytic copper plating film 111 having good electrical conductivity and an electrolytic nickel plating film 112 which is a solder diffusion preventing film. Note that one end of the electrolytic copper plating film 111 and one end of the electrolytic nickel plating film 112 may also be used as the bump pad 113 described later in the step (11).
【0059】このように、第2層目の配線層29は、図
1に回路図で示すように、電源配線17a、17bも含
めて電子部品11〜14の電極と各プローブ針19a〜
19hが植設される部分28aに繋がった各配線パター
ン28との間を接続し、信号配線18とプローブ針19
hが植設される部分28aに繋がった配線パターン28
との間を接続し、電子部品13〜16の電極間を接続す
るためのものである。更に、第2層目の配線層29は、
図16および図17(b)に示すように、電子部品16
の電極に接続された電極又は端子24aおよび電源配線
17に接続された電極又は端子24b、24cと、図1
9および図20に示すように、信号配線18に接続され
た電極又は端子24dと、図18に示すように、取り付
け金具21とを設けるためのものでもある。
Thus, as shown in the circuit diagram of FIG. 1, the second wiring layer 29 includes the electrodes of the electronic components 11 to 14 including the power supply wirings 17a and 17b and the probe needles 19a to 19a.
19h is connected to each wiring pattern 28 connected to the portion 28a in which the signal wiring 18 and the probe needle 19 are connected.
Wiring pattern 28 connected to a portion 28a where h is planted
And the electrodes of the electronic components 13 to 16 are connected to each other. Further, the second wiring layer 29 is
As shown in FIGS. 16 and 17B, the electronic component 16
1 and electrodes or terminals 24a and 24c connected to the power supply wiring 17, respectively.
9 and FIG. 20, it also serves to provide an electrode or terminal 24d connected to the signal wiring 18, and a mounting bracket 21 as shown in FIG.
【0060】また、第2層目の配線層29は、必要に応
じて、絶縁膜114a、114b、および電気銅めっき
膜111の形成を繰り返すことで、図22に29a、2
9bで示すように、多層構造とすることも可能である。
図22には、配線層28,29a、29bを3層にした
場合を模式的に示している。なお、2層目に電気銅めっ
き膜111単層から成る導体を示すが工程を一元化する
ため、2層目および3層以上の個々の配線に電気ニッケ
ルめっき膜112を形成しても良い。また、配線の構造
についても、図21に示すようなスパッタによる多層膜
でも、図22に図示するような電気銅めっき膜111か
らなる単層膜でも電気特性などの状況に応じて適用する
ことが可能となる。本図では、3層の配線を示すが、4
層以上の以上の配線を形成することも可能である。多層
配線とする場合は最表層、つまり電子部品120(11
〜16)と接続するはんだボール121と接する配線の
みに電気ニッケルめっき膜112を形成してもよい。
In addition, the second wiring layer 29 is formed by repeating the formation of the insulating films 114a and 114b and the electrolytic copper plating film 111 as necessary, so that the wiring layers 29a and 2b in FIG.
It is also possible to have a multi-layer structure, as shown at 9b.
FIG. 22 schematically shows a case where the wiring layers 28, 29a, and 29b are three layers. Although the conductor made of a single layer of the electrolytic copper plating film 111 is shown as the second layer, the electrolytic nickel plating film 112 may be formed on the individual wirings of the second layer and the third layer or more in order to unify the process. As for the structure of the wiring, a multilayer film formed by sputtering as shown in FIG. 21 or a single layer film made of the electrolytic copper plating film 111 as shown in FIG. 22 can be applied depending on the situation such as electric characteristics. It will be possible. In this figure, three layers of wiring are shown, but
It is also possible to form more than one layer of wiring. In the case of multi-layer wiring, the outermost layer, that is, the electronic component 120 (11
16 to 16), the nickel electroplating film 112 may be formed only on the wiring that is in contact with the solder balls 121 that are connected to.
【0061】図11(c)に示す工程(9)の電気銅め
っき膜111は、硫酸・硫酸銅めっき液を用い、界面活
性剤による洗浄、水洗、希硫酸による洗浄、水洗を行っ
た後、給電膜108を陰極に接続し、リンを含有する銅
板を陽極に接続して電気銅めっき膜111を形成した。
はんだ拡散防止膜である電気ニッケルめっき膜112
は、給電膜108を陰極に接続し、ニッケル板を陽極に
接続して電気ニッケル膜を形成した。電気ニッケルめっ
き膜を形成する前に、界面活性剤による洗浄、水洗、希
硫酸による洗浄、水洗を行うと良好な膜質の電気ニッケ
ルめっき膜が得られる場合がある。なお、銅、ニッケル
とも電気めっきを用いて導体を形成する方法を示した
が、無電解めっきを用いることも可能である。また、電
気銅めっき膜111は銅以外に、金または銀を包含する
ものであってもよく、はんだ拡散防止膜である電気ニッ
ケルめっき膜112は、ニッケル合金であってもよい。
The electrolytic copper plating film 111 in the step (9) shown in FIG. 11C is subjected to washing with a surfactant, washing with water, washing with dilute sulfuric acid, and washing with a sulfuric acid / copper sulfate plating solution. The power supply film 108 was connected to the cathode, and the copper plate containing phosphorus was connected to the anode to form the electrolytic copper plating film 111.
Electro nickel plating film 112 which is a solder diffusion preventing film
In which the feeding film 108 was connected to the cathode and the nickel plate was connected to the anode to form an electric nickel film. If washing with a surfactant, washing with water, washing with dilute sulfuric acid, or washing with water is performed before forming the electro-nickel plated film, an electro-nickel plated film with good film quality may be obtained. Although a method of forming a conductor by using electroplating for both copper and nickel has been described, electroless plating can also be used. Further, the electrolytic copper plating film 111 may include gold or silver in addition to copper, and the electrolytic nickel plating film 112, which is a solder diffusion preventing film, may be a nickel alloy.
【0062】図11(d)に示す工程(10):レジス
トを用いて形成した配線の逆パターン109および電気
めっきの給電膜108をエッチング処理により除去す
る。電気銅めっき膜111および電気ニッケルめっき膜
112を形成したのちにレジストを使用した配線逆パタ
ーン109を除去し、エッチング処理をすることで図1
1(a)に示す工程(7)で成膜した給電膜108を除
去する。銅のエッチングには、塩化第二鉄、アルカリ系
エッチング液等の種類があるが、本実施例では硫酸/過
酸化水素水を主成分とするエッチング液を用いた。10
秒以上のエッチング時間がないと制御が困難となって実
用的観点では不利であるが、あまりに長い時間エッチン
グを行なうと、サイドエッチングが大きくなったりタク
トが長くなるという問題も生じるため、エッチング液お
よびエッチング条件は、適宜実験により求めるのがよ
い。引き続いて実施する給電膜108のクロム部分のエ
ッチングには、図10(e)に示す工程(5)と同様に
行った。
Step (10) shown in FIG. 11D: The reverse pattern 109 of the wiring formed by using the resist and the power supply film 108 for electroplating are removed by etching. After forming the electrolytic copper-plated film 111 and the electrolytic nickel-plated film 112, the wiring reverse pattern 109 using a resist is removed, and an etching process is performed.
The power supply film 108 formed in the step (7) shown in 1 (a) is removed. There are various types of copper etching, such as ferric chloride and alkaline etching solutions. In this example, an etching solution containing sulfuric acid / hydrogen peroxide solution as a main component was used. 10
If the etching time is longer than 2 seconds, it is difficult to control and it is disadvantageous from a practical point of view. However, if etching is performed for too long time, side etching becomes large or tact becomes long, so that an etching solution and The etching conditions may be appropriately determined by experiments. Subsequent etching of the chromium portion of the power supply film 108 was performed in the same manner as in step (5) shown in FIG.
【0063】図11(e)に示す工程(11):感光性
ポリイミドを用いてカバーコート114を形成し、電子
部品120(11〜16)の電極とはんだボール121
を介して接続する電極又は端子、図16および図17
(b)に示すように、電子部品16の電極に接続された
電極又は端子24aおよび電源配線17に接続された電
極又は端子24b、24cと、図19および図20に示
すように、信号配線18に接続された電極又は端子24
dと、図18に示すように、取り付け金具21とを設け
るための部分を開口させる。開口方法については、感光
性ポリイミドを用いたが、全面にポリイミドを塗布し、
レーザ加工やドライエッチングなどの手法を用いても問
題はない。ここではカバーコート114として感光性ポ
リイミドを使用したが、感光性ポリイミドの他にもソル
ダーレジストや印刷用ポリイミドなどの材料を用いてカ
バーコート114を形成することも可能である。そし
て、特に図示していないが、このパターンを利用してパ
ッド最表面に無電解Auめっきを行った。
Step (11) shown in FIG. 11E: The cover coat 114 is formed using photosensitive polyimide, and the electrodes of the electronic components 120 (11 to 16) and the solder balls 121 are formed.
16 or 17 is an electrode or terminal connected through
As shown in (b), the electrodes or terminals 24a connected to the electrodes of the electronic component 16 and the electrodes or terminals 24b and 24c connected to the power supply wiring 17, and the signal wiring 18 as shown in FIGS. Electrode or terminal 24 connected to
As shown in FIG. 18 and d, the portion for mounting the mounting member 21 is opened. Regarding the opening method, photosensitive polyimide was used, but polyimide was applied to the entire surface,
There is no problem even if a method such as laser processing or dry etching is used. Although the photosensitive polyimide is used as the cover coat 114 here, the cover coat 114 can be formed by using a material such as a solder resist or a printing polyimide other than the photosensitive polyimide. Although not particularly shown, electroless Au plating was performed on the pad outermost surface using this pattern.
【0064】図12(a)に示す工程(12):なお、
この工程(12)において、図16(a)および図18
(a)に示す工程(12)も実行される。
Step (12) shown in FIG. 12A:
In this step (12), FIG.
The step (12) shown in (a) is also executed.
【0065】図10および図11に示す工程で形成した
配線基板115の上に、電子部品120(11〜16)
を搭載する。電子部品120の搭載方法であるが、はん
だボール121を電子部品側に形成することが一般的で
あり、電子部品120にはんだボール121を形成し、
バンプパッド113上にフラックスと共に搭載し、加熱
することでバンプパッド113にはんだボール121を
接続する。しかし、図10および図11に示す工程で形
成した配線基板115側にはんだボール121を形成す
ることも可能である。バンプパッド113上に所定量の
フラックスとはんだボールを搭載する。この際、はんだ
ボールはフラックスの粘着力によりバンプパッド上に仮
固定される。はんだボールが搭載された図10および図
11に示す工程で形成した配線基板115または電子部
品120をリフロー炉に投入することではんだボールは
一旦溶融し、その後再び固体化することで、はんだボー
ル121が搭載され、その上に電子部品120を搭載す
るものである。
Electronic components 120 (11 to 16) are formed on the wiring board 115 formed in the steps shown in FIGS.
Equipped with. Although it is a mounting method of the electronic component 120, it is common to form the solder ball 121 on the electronic component side, and the solder ball 121 is formed on the electronic component 120.
The solder balls 121 are connected to the bump pads 113 by mounting them on the bump pads 113 together with the flux and heating them. However, it is also possible to form the solder balls 121 on the wiring board 115 side formed in the steps shown in FIGS. A predetermined amount of flux and solder balls are mounted on the bump pads 113. At this time, the solder balls are temporarily fixed on the bump pads by the adhesive force of the flux. When the wiring board 115 or the electronic component 120 formed in the steps shown in FIGS. 10 and 11 on which the solder balls are mounted is put into a reflow furnace, the solder balls are once melted and then solidified again, so that the solder balls 121 Is mounted, and the electronic component 120 is mounted thereon.
【0066】はんだをはんだボールで供給する以外に
も、印刷機を用いてはんだペーストをバンプパッド11
3上に印刷塗布し、これをリフローすることではんだバ
ンプ形成する方法もある。何れの方法においてもはんだ
材料は様々なものを選択することが可能となり、現時点
において市場に供給されているはんだ材料の多くが使用
できる。この他、はんだ材料は限定されるものの、めっ
き技術を用いることで、はんだバンプを形成する方法も
ある。また、金や銅を核としたボールを使用したバンプ
や導電材料を配合した樹脂を使用して形成したバンプを
使用しても良い。本実施例では、はんだ拡散による拡散
層の厚さによって、電気ニッケルめっき膜112の必要
膜厚を決定し、その条件として、はんだの種類やリフロ
ー条件によって異なってくる。はんだボール搭載時のリ
フロー条件は、ベルト式のリフロー炉を用い、最大温度
245℃、230℃以上で30秒保持される時間でリフ
ローを行った。また、用いたはんだボールは、SnとC
uを主成分とし、第三成分として、Bi、Agを添加し
たものを用いた。
In addition to supplying solder with solder balls, a solder paste may be used for the bump pad 11 by using a printing machine.
There is also a method in which solder bumps are formed by printing and coating on 3 and reflowing. With either method, various solder materials can be selected, and most of the solder materials currently on the market can be used. In addition, although the solder material is limited, there is also a method of forming a solder bump by using a plating technique. Further, bumps using balls having gold or copper as a nucleus or bumps formed by using a resin mixed with a conductive material may be used. In this embodiment, the required film thickness of the electric nickel plating film 112 is determined by the thickness of the diffusion layer due to the solder diffusion, and the condition depends on the type of solder and the reflow condition. As for the reflow condition when mounting the solder balls, a belt type reflow furnace was used, and the reflow was performed for a maximum temperature of 245 ° C. and at a temperature of 230 ° C. or higher for 30 seconds. The solder balls used are Sn and C.
A material containing u as a main component and Bi and Ag as a third component was used.
【0067】以上説明したように、図12(a)に示す
工程(12)並びに図16(a)および図18(a)に
示す工程(12)が終了した後、次の工程(13)に進
むことになる。
As described above, after the step (12) shown in FIG. 12A and the step (12) shown in FIGS. 16A and 18A are completed, the next step (13) is performed. I will proceed.
【0068】図12(b)に示す工程(13):配線基
板115の表面と搭載した電子部品120の間に、アン
ダーフィル122を注入する。注入後、加熱硬化を行
う。ここでは、エポキシ樹脂から成るアンダーフィル1
22を用い、注入後に200℃程度で60分程度加熱硬
化させた。なお、電子部品が小さい場合には、必ずしも
アンダーフィル122を必要としない。
Step (13) shown in FIG. 12B: Underfill 122 is injected between the surface of the wiring board 115 and the mounted electronic component 120. After the injection, heat curing is performed. Here, underfill 1 made of epoxy resin
22 was used, and after injection, it was heated and cured at about 200 ° C. for about 60 minutes. Note that the underfill 122 is not necessarily required when the electronic component is small.
【0069】アンダーフィル122を充てんした後、図
12(b)に示すように配線基板115とアンダーフィ
ル122を注入した電子部品120、図16(b)に示
す電極又は端子24および図18(b)に示す取り付け
金具21を、モールド樹脂20でモールドして硬化する
ことによって被覆する。モールド樹脂20は、トランス
ファモールド法を用いた。モールド樹脂は、エポキシ樹
脂から成るモールド樹脂を用い、注入後に200℃程度
で3分程度で成型させ、その後、170℃程度で8時間
程度2次硬化させた。これによって、配線基板115上
に電子部品(素子)120(11〜16)、電極又は端
子24および取り付け金具21が取り付けられてモール
ド樹脂20で保護されて内蔵されることになる。次に、
図16(c)および図18(c)に示す研磨工程(1
4)が入ることになる。なお、次の工程(15)の後
に、研磨工程(14)を入れてもよい。
After filling the underfill 122, the wiring board 115 and the electronic component 120 into which the underfill 122 is injected as shown in FIG. 12B, the electrode or terminal 24 shown in FIG. The mounting metal fitting 21 shown in () is covered by molding with the molding resin 20 and curing. As the molding resin 20, a transfer molding method was used. As the molding resin, a molding resin made of an epoxy resin was used, and after injection, molding was performed at about 200 ° C. for about 3 minutes, and then secondary curing was performed at about 170 ° C. for about 8 hours. As a result, the electronic components (elements) 120 (11 to 16), the electrodes or terminals 24, and the mounting fittings 21 are mounted on the wiring board 115, protected by the mold resin 20, and incorporated. next,
The polishing step (1 shown in FIG. 16C and FIG. 18C)
4) will be entered. The polishing step (14) may be performed after the next step (15).
【0070】図12(c)に示す工程(15):その
後、ステンレス基板101を剥離させた。このために
は、図10および図11に示す工程中で、ステンレス基
板101と電気ニッケルめっき膜102を剥がさないよ
うにする必要があり、そのために、図24の丸で囲んだ
部分の様に、ステンレス基板101と電気ニッケルめっ
き膜102、絶縁層103を配置し、絶縁層103がス
テンレス基板101と接着し、電気ニッケルめっき膜1
02を被うように形成することが好ましい。
Step (15) shown in FIG. 12C: After that, the stainless steel substrate 101 was peeled off. For this purpose, it is necessary to prevent the stainless steel substrate 101 and the electric nickel plating film 102 from being peeled off in the steps shown in FIGS. 10 and 11, and therefore, as shown by the circled portion in FIG. The stainless steel substrate 101, the electric nickel plating film 102, and the insulating layer 103 are arranged, and the insulating layer 103 is adhered to the stainless steel substrate 101.
It is preferable to form so as to cover 02.
【0071】図13(a)に示す工程(16):レジス
ト125を用いて、電気ニッケルめっき膜102の上に
電気銅めっきを用いてプローブ針の台座126を形成す
るためのパターン125aを形成した。なお、この台座
126は、プローブ針19に大きな力が掛からない場合
には、これらの工程を必要としない(図13(a)〜
(c)に示す工程(16)〜(18))。
Step (16) shown in FIG. 13A: Using the resist 125, a pattern 125a for forming the pedestal 126 of the probe needle is formed on the electric nickel plating film 102 by using electric copper plating. . It should be noted that this pedestal 126 does not require these steps when a large force is not applied to the probe needle 19 (FIG. 13A to FIG.
Steps (16) to (18) shown in (c).
【0072】図13(b)に示す工程(17):電気ニ
ッケルめっき膜102の上に電気銅めっきを用いてプロ
ーブ針の台座126を形成するために形成したレジスト
125を剥離する。レジストの剥離には、有機アルカリ
系、有機溶剤系などの種類があるが、モールド樹脂20
にダメージを与えないものであれば、いずれの剥離液を
用いても問題ではない。
Step (17) shown in FIG. 13B: The resist 125 formed to form the pedestal 126 of the probe needle on the electric nickel plating film 102 by using electric copper plating is peeled off. There are various types of resist peeling, such as organic alkali type and organic solvent type.
It does not matter which stripper is used as long as it does not damage the.
【0073】図13(c)に示す工程(18):上記工
程(1)で形成した電気ニッケルめっき膜102を図示
するようにエッチングした。ここでのエッチングは塩化
第2鉄溶液を用いた。塩化第2鉄は、電気ニッケルめっ
きのみでなく、上記工程(18)で形成したプローブ針
の台座126もエッチングする。しかし、プローブ針の
台座126の厚さを厚くすることで、エッチングにより
焼失することを防止できる。ここでは、図示していない
が、ディスペンサを用いて、プローブ針の台座126に
レジストを形成し、エッチングを行うこと、または、フ
ォト工程でレジストを形成することも可能であり、工程
が増えるものの、正確なパターンを形成する上では好ま
しい。
Step (18) shown in FIG. 13C: The electric nickel plating film 102 formed in the above step (1) was etched as shown. Ferric chloride solution was used for etching here. The ferric chloride etches not only the electro-nickel plating but also the pedestal 126 of the probe needle formed in the above step (18). However, by making the pedestal 126 of the probe needle thick, it is possible to prevent burning off due to etching. Although not shown here, it is possible to form a resist on the pedestal 126 of the probe needle using a dispenser and perform etching, or to form the resist by a photo process, though the number of processes increases, It is preferable for forming an accurate pattern.
【0074】図14(a)に示す工程(19):プロー
ブ針19(19a〜19h)を取り付けるための穴13
0を機械加工を用いて形成する。ここでは、工程(2
0)で充填するはんだペースト131が工程(21)で
プローブ針19を挿入した際に、図示するようにはんだ
がプローブ針19を固定するようにするため、若干大き
い穴を形成した。その大きさは、穴130とプローブ針
19との間の隙間が、はんだペースト内の粒子が通り抜
けるくらいがよい。
Step (19) shown in FIG. 14A: Hole 13 for attaching the probe needle 19 (19a to 19h).
0 is formed using machining. Here, the process (2
When the solder paste 131 filled in 0) was inserted into the probe needle 19 in the step (21), a slightly larger hole was formed so that the solder would fix the probe needle 19 as shown in the figure. The size is preferably such that the particles in the solder paste pass through the gap between the hole 130 and the probe needle 19.
【0075】図14(b)に示す工程(20):上記工
程(19)で加工した穴130に、はんだペースト13
1を充填する。はんだによるプローブ針の固定は、図1
4(c)に図示するように針19の根元部分で固定され
るため、はんだペースト131は、必ずしも穴130の
底部分まで充填されている必要はない。
Step (20) shown in FIG. 14B: The solder paste 13 is put in the hole 130 processed in the step (19).
Fill 1. Fixing the probe needle with solder is shown in Fig. 1.
As shown in FIG. 4 (c), since it is fixed at the root portion of the needle 19, the solder paste 131 does not necessarily have to fill the bottom portion of the hole 130.
【0076】図14(c)に示す工程(21):プロー
ブ針19(19a〜19h)を、取り付け穴130に挿
入した。ここで、挿入したプローブ針19の製法につい
ては、後述する。
Step (21) shown in FIG. 14C: The probe needle 19 (19a to 19h) was inserted into the mounting hole 130. Here, a method for manufacturing the inserted probe needle 19 will be described later.
【0077】図15に示す工程(22):はんだペース
ト131の溶解は、ベルト式のリフロー炉を用い、最大
温度245℃程度、230℃程度以上で30秒程度保持
される時間でリフローを行った。また、用いたはんだペ
ースト131は、SnとCuを主成分とし、第三成分と
して、Bi、Agを添加したものを用いた。ただし、こ
の場合、必ずしもリフローである必要はなく、ホットプ
レートを用いた加熱でも良い。また。ここでの加熱は、
図12(a)に示す工程(12)に記載の部品搭載時の
リフローと異なり、はんだペースト内の有機物成分が沸
騰しプローブ針19を押し上げることによる縦方向の位
置精度を確保するため、徐々に加熱することが好まし
い。
Step (22) shown in FIG. 15: For melting the solder paste 131, a reflow furnace of belt type was used, and reflow was carried out for a maximum temperature of about 245 ° C. and at a temperature of about 230 ° C. or higher for about 30 seconds. . In addition, the solder paste 131 used was one containing Sn and Cu as main components and adding Bi and Ag as the third component. However, in this case, the reflow is not always necessary, and heating using a hot plate may be used. Also. The heating here is
Unlike the reflow at the time of mounting the component described in the step (12) shown in FIG. 12A, the organic component in the solder paste boils and the probe needle 19 is pushed up to ensure the vertical position accuracy. It is preferable to heat.
【0078】次に、電極又は端子24(24a〜24
d)の形成方法について図16及び図17を用いて説明
する。
Next, the electrodes or terminals 24 (24a-24
A method of forming d) will be described with reference to FIGS. 16 and 17.
【0079】図16(a)に示す工程(12)におい
て、電極又は端子24(24a〜24d)を、電源配線
17a、17b、電子部品13〜16に接続した配線、
および信号配線18からなる各配線29から上部へ取り
だすために、該電極又は端子24をはんだを用いて各配
線29に接続する。図16及び図17は、電極又は端子
24(24b、24c)を電源配線29、28(17
a、17b)にはんだを用いて接続する場合を示す。こ
の電極又は端子24の各配線29への接続工程は、上記
図12(a)に示す工程(12)の電子部品120(1
1〜16)を搭載する工程で行う。
In the step (12) shown in FIG. 16A, wirings in which the electrodes or terminals 24 (24a to 24d) are connected to the power supply wirings 17a and 17b and the electronic components 13 to 16,
The electrodes or terminals 24 are connected to the wirings 29 by using solder in order to take out the wirings 29 and the signal wirings 18 to the upper side. 16 and 17, the electrodes or terminals 24 (24b, 24c) are connected to the power supply wirings 29, 28 (17).
a, 17b) shows the case of connecting with solder. The step of connecting the electrode or terminal 24 to each wiring 29 is performed by the electronic component 120 (1) in the step (12) shown in FIG.
1 to 16) are carried out in the step of mounting.
【0080】図16(b)に示す工程は、図12(b)
に示すモールド工程(13)と同一である。なお、電極
又は端子24の上面へのモールド樹脂20は、出来るだ
け薄くすることが好ましい。しかし、モールド金型を構
成する固定型と可動型との当接面に、電極又は端子24
の上面を当接密着させることによって、電極又は端子2
4の上面へのモールド樹脂20をなくすことが出来、次
の研磨工程をなくすことも可能となる。
The process shown in FIG. 16B is the same as that shown in FIG.
This is the same as the molding step (13) shown in FIG. The molding resin 20 on the upper surface of the electrode or the terminal 24 is preferably as thin as possible. However, the electrodes or terminals 24 are provided on the contact surfaces of the fixed mold and the movable mold that form the molding die.
By abutting and closely contacting the upper surface of the electrode, the electrode or terminal 2
The mold resin 20 on the upper surface of No. 4 can be eliminated, and the next polishing step can be eliminated.
【0081】図16(c)に示す工程(14)は、電極
又は端子24の上面に被さったモールド樹脂を取り除く
研磨工程である。この研磨工程は、上記工程(13)の
モールド後に行うことも可能であるが、本図のように工
程(15)のステンレス板101を剥離した後でも可能
である。
The step (14) shown in FIG. 16C is a polishing step for removing the mold resin covering the upper surfaces of the electrodes or terminals 24. This polishing step can be performed after the molding in step (13), but can also be performed after the stainless plate 101 in step (15) is peeled off as shown in the figure.
【0082】図17(a)に示す工程は、図13〜図1
5に示す如く、プローブ針19を素子内蔵型プローブ1
0に植設するための工程(16)〜(22)である。
The process shown in FIG. 17A is carried out by referring to FIGS.
As shown in FIG.
Steps (16) to (22) for planting at 0.
【0083】図17(b)に示す工程(23)は、工程
(14)で露出された電極又は端子24(24b、24
c)に通信ケーブルや電源ケーブル23(23c)をは
んだ135などを用いて取り付ける工程である。通信ケ
ーブル23aは、被検査チップ1の動作および特性を評
価する評価用コンピュータ31に接続され、通信ケーブ
ル23bは、テスト信号を送信するコンピュータ32に
接続され、電源ケーブル23cは、直流電源30に接続
される。
The step (23) shown in FIG. 17B is the electrode or terminal 24 (24b, 24) exposed in the step (14).
It is a step of attaching the communication cable and the power supply cable 23 (23c) to c) by using the solder 135 or the like. The communication cable 23a is connected to an evaluation computer 31 that evaluates the operation and characteristics of the chip 1 to be inspected, the communication cable 23b is connected to a computer 32 that transmits a test signal, and the power cable 23c is connected to a DC power source 30. To be done.
【0084】次に、取り付け金具21の形成方法(取り
付け方法)について、図18を用いて説明する。即ち、
図18(a)〜(c)に示す工程は、図16(a)〜
(c)に示す工程において、取り付け金具(この場合ね
じ穴を塞いでおけばよい。)21または取り付け金具2
1の元と成る部品を取り付け用の配線29にはんだを用
いて接続し、その後モールド樹脂20でモールドし、そ
の後表面を研磨して取り付け金具21または取り付け金
具21の元と成る部品の上面を露出する工程である。即
ち、図18(a)〜(c)に示す工程は、取り付け金具
21または取り付け金具21の元と成る部品を取り付け
用の配線29上に設ける工程である。
Next, a method of forming the attachment fitting 21 (attachment method) will be described with reference to FIG. That is,
The steps shown in FIGS. 18A to 18C are the same as those shown in FIGS.
In the step shown in (c), the mounting member (in this case, the screw hole may be closed) 21 or the mounting member 2
The component which is the source of 1 is connected to the wiring 29 for mounting by using solder, and then is molded with the molding resin 20, and then the surface is polished to expose the mounting bracket 21 or the upper surface of the component which is the source of the mounting bracket 21. It is a process to do. That is, the steps shown in FIGS. 18A to 18C are steps of providing the mounting member 21 or a component which is the source of the mounting member 21 on the wiring 29 for mounting.
【0085】なお、取り付け金具21の元と成る部品を
取り付けた場合には、図18(d)に示すように、上記
部品に取り付け用の例えばねじ穴を機械加工で形成する
必要がある。図では、ねじ穴は貫通していないが、貫通
させても問題はない。
When the component which is the base of the mounting member 21 is mounted, it is necessary to machine, for example, a screw hole for mounting the component as shown in FIG. 18D. In the figure, the screw holes are not penetrated, but there is no problem if they are penetrated.
【0086】以上説明した取り付け金具21を用いて素
子内蔵型プローブ10を直接若しくはプローブカード
(保持基板)35を介して、図3又は図4に示すような
XYZθステージ70を備えたプローブの機械に取り付
けることになる。
The probe 10 having the XYZθ stage 70 as shown in FIG. 3 or FIG. 4 is used for the machine with built-in element type probe 10 directly or through the probe card (holding substrate) 35 by using the mounting bracket 21 described above. Will be installed.
【0087】次に、電極又は端子24への通信ケーブル
及び/又は電源ケーブルの接続方法の別の実施例につい
て、図19および図20を用いて説明する。図17
(b)に示すように、通信ケーブルおよび電源ケーブル
23をはんだ135を用いて電極又は端子24へ接続す
ることも可能であるが、図16および図17に示すよう
に形成した電極又は端子24と図18に示すように形成
した取り付け金具21を用いて、端子を取り付けて接続
することも可能である。
Next, another embodiment of the method for connecting the communication cable and / or the power cable to the electrodes or terminals 24 will be described with reference to FIGS. 19 and 20. FIG. 17
Although it is possible to connect the communication cable and the power supply cable 23 to the electrodes or terminals 24 by using the solder 135 as shown in (b), the electrodes or terminals 24 formed as shown in FIGS. It is also possible to attach and connect a terminal by using the attachment fitting 21 formed as shown in FIG.
【0088】図19(a)では、電極又は端子24と取
りつけ金具21が完成した段階を示す。
FIG. 19A shows a stage in which the electrode or terminal 24 and the mounting bracket 21 are completed.
【0089】図19(b)に示す工程は、図13(a)
〜(c)に示す工程と同一工程であり、プローブ針の台
座126と同一形状のものが出来上がる。
The process shown in FIG. 19B is the same as that shown in FIG.
The process is the same as the process shown in (c) to (c), and the same shape as the pedestal 126 of the probe needle is completed.
【0090】図19(c)に示す工程は、機械加工を用
いて、プローブ針を挿入する穴130と端子を挿入する
穴140とを形成する工程である。
The step shown in FIG. 19C is a step of forming a hole 130 for inserting a probe needle and a hole 140 for inserting a terminal by machining.
【0091】図20(a)に示す工程は、プローブ針1
9を上記穴130に挿入してはんだペースト131を用
いて固定し、その後通信ケーブル及び/又は電源ケーブ
ル23の電極24への接続する工程である。電極24へ
の接続は、通信ケーブル及び/又は電源ケーブル23の
端子23’を上記挿入穴140に挿入してはんだ143
によって接続し、上記ケーブル23の端に取り付けられ
たホルダー141を取り付け金具21にねじ142等を
用いて固定する。当然、ホルダー141にコネクタを備
えることによって、上記ケーブル23と上記電極若しく
は端子24との間をコネクタ接続が可能となる。
The process shown in FIG. 20A is performed by the probe needle 1.
9 is inserted into the hole 130, fixed using the solder paste 131, and then connected to the electrode 24 of the communication cable and / or the power cable 23. The connection to the electrode 24 is performed by inserting the terminal 23 ′ of the communication cable and / or the power cable 23 into the insertion hole 140 and soldering 143.
Then, the holder 141 attached to the end of the cable 23 is fixed to the attachment fitting 21 with the screw 142 or the like. Of course, by providing the holder 141 with a connector, the cable 23 and the electrode or the terminal 24 can be connected by a connector.
【0092】次に、プローブ針19の製造方法について
図23を用いて説明する。
Next, a method of manufacturing the probe needle 19 will be described with reference to FIG.
【0093】まず、図23(a)に示すように、プロー
ブ材料150を支えるためのブロック151に、図のよ
うにタングステンからなる針状のプローブ材料150を
設置する。次に、タングステンからなる針状のプローブ
材料150は表面が酸化されてはんだ接合が困難になる
ため、図23(b)に示すように、スパッタエッチング
を行って表面の酸化膜を除去した後、続けてクロム膜1
52/銅膜153を成膜する。そして、このように成膜
したタングステンからなる針状のプローブ材料150を
ブロック151から取り出すことによって、プローブ針
19を配線基板25に形成された挿入穴130に挿入し
てはんだペースト131を用いて固定することが可能と
なる。
First, as shown in FIG. 23A, a needle-shaped probe material 150 made of tungsten is placed on a block 151 for supporting the probe material 150 as shown in the figure. Next, since the surface of the needle-shaped probe material 150 made of tungsten is oxidized to make soldering difficult, as shown in FIG. 23B, after sputter etching is performed to remove the oxide film on the surface, Continued chrome film 1
52 / Copper film 153 is formed. Then, the needle-shaped probe material 150 made of tungsten thus formed is taken out from the block 151, so that the probe needle 19 is inserted into the insertion hole 130 formed in the wiring board 25 and fixed using the solder paste 131. It becomes possible to do.
【0094】以上説明した製造方法により図9に示す素
子内蔵型プローブ10が完成することになる。勿論、素
子内蔵型プローブ10を図4に示すように、プローブカ
ード35に複数個取り付けることによって、ウエハレベ
ルCSP50状の複数の被検査チップ1を同時に検査す
ることが可能となる。
By the manufacturing method described above, the element built-in probe 10 shown in FIG. 9 is completed. Of course, by mounting a plurality of element-embedded probes 10 on the probe card 35 as shown in FIG. 4, it becomes possible to simultaneously inspect a plurality of chips 1 to be inspected in the wafer level CSP 50.
【0095】以上説明したように、本発明に係る実施の
形態によれば、プローブ針19や通信ケーブルおよび電
源ケーブルを接続するための電極又は端子(コネクタも
含む)24を植設した配線基板25に、RFに関連する
素子やフラッシュメモリなどの不揮発性メモリ素子を実
装し、モールド樹脂20で保護して形成した素子内蔵型
プローブ10を用いることによって、通信モジュールの
コア部品である例えば無線チップ(高周波対応の半導体
素子)などの被検査チップの動作及び特性の検査を行う
ことが可能になった。
As described above, according to the embodiment of the present invention, the wiring board 25 on which the electrodes or terminals (including the connector) 24 for connecting the probe needle 19, the communication cable and the power cable are implanted. A non-volatile memory device such as a device related to RF or a flash memory is mounted on the device, and the built-in device type probe 10 formed by being protected by the mold resin 20 is used to, for example, a wireless chip (which is a core part of the communication module). It has become possible to inspect the operation and characteristics of chips to be inspected such as high frequency semiconductor devices.
【0096】また、本発明に係る実施の形態によれば、
素子内蔵型プローブにおいてプローブ針を短くすること
が可能となり、プローブ針の長さが長いことによる弊害
が大きい高周波対応の半導体素子の検査に適させること
が可能となる。
According to the embodiment of the present invention,
In the element-incorporated probe, the probe needle can be shortened, and the probe needle can be suitable for inspecting a high-frequency compatible semiconductor element, which is greatly affected by the long probe needle.
【0097】[0097]
【発明の効果】本発明によれば、例えば通信モジュール
のコア部品である無線チップなどの検査を動作状態で確
認することが可能となる効果を奏する。
According to the present invention, for example, it is possible to confirm the inspection of a wireless chip, which is a core component of a communication module, in an operating state.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明に係る例えば高周波対応のアナログ半導
体素子(無線チップ)の動作および特性検査を行う検査
システムの一実施の形態を示す概略構成図である。
FIG. 1 is a schematic configuration diagram showing an embodiment of an inspection system for inspecting the operation and characteristics of, for example, an analog semiconductor element (wireless chip) compatible with high frequencies according to the present invention.
【図2】本発明に係る被検査チップの部分断面を示す図
である。
FIG. 2 is a diagram showing a partial cross section of a chip to be inspected according to the present invention.
【図3】本発明に係る素子内蔵型プローブのプローブ針
を、XYZθステージ上に設けられたホルダーに載置さ
れたウエハレベルCSPに配列された各被検査チップの
例えばはんだバンプと接触させる状態を示す斜視図であ
る。
FIG. 3 shows a state in which a probe needle of a probe with a built-in element according to the present invention is brought into contact with, for example, a solder bump of each inspected chip arranged on a wafer level CSP mounted on a holder provided on an XYZθ stage. It is a perspective view shown.
【図4】本発明に係る複数の素子内蔵型プローブを、X
YZθステージ上に設けられたホルダーに載置されたウ
エハレベルCSPに配列された複数の被検査チップの間
隔に合わせてプローブカード(保持基板)に取り付けて
構成する場合を示した正面図である。
FIG. 4 shows a plurality of element-embedded probes according to the present invention,
FIG. 11 is a front view showing a case where the probe card (holding substrate) is attached to the probe card (holding substrate) according to the intervals between the plurality of chips to be inspected arranged on the wafer level CSP mounted on the holder provided on the YZθ stage.
【図5】(a)〜(e)は、本発明に係る被検査チップ
が配列されたウエハレベルCSPの製造方法の工程A〜
Eまでを示す図である。
5A to 5E are steps A to S of a method for manufacturing a wafer level CSP in which chips to be inspected are arranged according to the present invention.
It is a figure which shows to E.
【図6】(a)〜(e)は、本発明に係る被検査チップ
が配列されたウエハレベルCSPの製造方法の工程F〜
Iまでを示す図である。
6A to 6E are steps F to F of a method for manufacturing a wafer level CSP in which chips to be inspected according to the present invention are arranged.
It is a figure which shows up to I.
【図7】(a)は、本発明に係る被検査チップが配列さ
れたウエハレベルCSPの製造方法の工程Jを示す図で
あり、(b)は良品の被検査チップをプリント基板に実
装して通信用モジュールを作りあげる状態を説明するた
めの図である。
FIG. 7A is a diagram showing a process J of a method for manufacturing a wafer-level CSP in which chips to be inspected according to the present invention are arranged, and FIG. 7B is a diagram showing a non-defective chip to be inspected mounted on a printed circuit board. It is a figure for explaining the state which makes up a communication module.
【図8】図7(a)に示す工程Jまでで得られる本発明
に係る被検査チップが配列されたウエハレベルCSPを
示す斜視図である。
FIG. 8 is a perspective view showing a wafer level CSP in which chips to be inspected according to the present invention, which are obtained up to step J shown in FIG. 7A, are arranged.
【図9】本発明に係る素子内蔵型プローブの一実施の形
態を示す外観斜視図である。
FIG. 9 is an external perspective view showing an embodiment of a probe with a built-in element according to the present invention.
【図10】(a)〜(f)は、本発明に係る素子内蔵型
プローブの本体の製造工程(1)〜(6)を示す図であ
る。
10A to 10F are views showing manufacturing steps (1) to (6) of the body of the element-incorporated probe according to the present invention.
【図11】(a)〜(e)は、本発明に係る素子内蔵型
プローブの本体の製造工程(7)〜(11)を示す図で
ある。
11A to 11E are views showing manufacturing steps (7) to (11) of the main body of the probe with a built-in element according to the present invention.
【図12】(a)〜(c)は、本発明に係る素子内蔵型
プローブの本体の製造工程(12)、(13)、(1
5)を示す図である。
12A to 12C are manufacturing steps (12), (13), and (1) of the main body of the probe with a built-in element according to the present invention.
It is a figure which shows 5).
【図13】(a)〜(c)は、本発明に係る素子内蔵型
プローブの本体の製造工程(16)〜(18)を示す図
である。
13A to 13C are diagrams showing manufacturing steps (16) to (18) of the main body of the probe with a built-in element according to the present invention.
【図14】(a)〜(c)は、本発明に係る素子内蔵型
プローブの本体の製造工程(19)〜(21)を示す図
である。
14A to 14C are views showing manufacturing steps (19) to (21) of the main body of the probe with a built-in element according to the present invention.
【図15】本発明に係る素子内蔵型プローブの本体の製
造工程(22)を示す図である。
FIG. 15 is a diagram showing a manufacturing process (22) of the main body of the probe with a built-in element according to the present invention.
【図16】(a)〜(c)は、本発明に係る素子内蔵型
プローブにおいて電極又は端子の取り付け方法を説明す
るための図である。
16 (a) to 16 (c) are views for explaining a method of attaching electrodes or terminals in the element-embedded probe according to the present invention.
【図17】(a)(b)は、本発明に係る素子内蔵型プ
ローブにおいて通信ケーブル及び/又は電源ケーブルを
接続する電極又は端子の取り付け方法を説明するための
図である。
17 (a) and 17 (b) are views for explaining a method of attaching electrodes or terminals for connecting a communication cable and / or a power cable in the element-embedded probe according to the present invention.
【図18】(a)〜(c)は、本発明に係る素子内蔵型
プローブにおいて取り付け金具の取り付け方法を説明す
るための図である。
18 (a) to 18 (c) are views for explaining a method of mounting a mounting bracket in the probe with a built-in element according to the present invention.
【図19】(a)〜(c)は、本発明に係る素子内蔵型
プローブにおいて通信ケーブル及び/又は電源ケーブル
を電極に端子を用いて接続する方法を説明するための図
である。
19 (a) to 19 (c) are views for explaining a method of connecting a communication cable and / or a power supply cable using electrodes as electrodes in the element-embedded probe according to the present invention.
【図20】本発明に係る素子内蔵型プローブにおいて通
信ケーブル及び/又は電源ケーブルを電極に端子を用い
て接続する方法を説明するための図である。
FIG. 20 is a diagram for explaining a method of connecting a communication cable and / or a power cable to electrodes by using terminals in the probe with a built-in element according to the present invention.
【図21】本発明に係る素子内蔵型プローブの配線基板
におけるスパッタ成膜により形成した導体膜の構造を示
す図である。
FIG. 21 is a diagram showing the structure of a conductor film formed by sputtering film formation on the wiring board of the probe with a built-in element according to the present invention.
【図22】本発明に係る素子内蔵型プローブの配線基板
おいて、配線層を多層化させた構造を示す模式図であ
る。
FIG. 22 is a schematic view showing a structure in which wiring layers are multilayered in the wiring board of the element-incorporated probe according to the present invention.
【図23】(a)〜(c)は、本発明に係る素子内蔵型
プローブに植設されるプローブ針の形成方法を説明する
ための図である。
23 (a) to 23 (c) are views for explaining a method of forming a probe needle implanted in the element-embedded probe according to the present invention.
【図24】本発明に係る素子内蔵型プローブの配線基板
を製造するためのステンレス基板、1層目の電気ニッケ
ルめっき、および絶縁層の関係を示す構造断面図であ
る。
FIG. 24 is a structural cross-sectional view showing the relationship among a stainless steel substrate, a first-layer electro-nickel plating, and an insulating layer for manufacturing the wiring substrate of the probe with a built-in element according to the present invention.
【符号の説明】[Explanation of symbols]
1…被検査チップ(無線チップ)、2…ラジオ、3…R
AM、4…DSP(デジタルシグナルプロセッサ)、5
…μP(マイクロプロセッサ)、6…I/O、10…素
子内蔵型プローブ、11…フラッシュメモリ(不揮発性
メモリ)、12…水晶発振子、13…バラン(増幅
機)、14…LNA(ローノイズアンプ)、15…RF
スイッチ、16…BPF(バンドパスフィルタ)、1
7、17a、17b…電源配線、18…信号配線、1
9、19a〜19h…プローブ針、20…モールド樹
脂、21…取り付け金具、22…配線、23…通信ケー
ブルおよび電源ケーブル、23a、23b…通信ケーブ
ル、23c…電源ケーブル、24、24a〜24d…電
極又は端子(コネクタも含む)、25…配線基板、28
…第1層目の配線、28a…プローブ針植設部分、29
…第2層目の配線、30…電源、31…評価用コンピュ
ータ、32…コンピュータ、35…プローブカード(保
持基板)、50…ウエハ(ウエハレベルCSP)、54
…パッド、55…保護膜、56…再配線用配線、57…
バンプパッド、58…ウエハ、59…表面保護膜、60
…はんだバンプ、61…給電膜、62…配線の逆パター
ン、63…はんだボール、64…プリント基板、65…
電気銅めっき、66…電気ニッケルめっき、67…パッ
ドと配線の接合部分、70…XYZθステージ、71…
ホルダー、101…ステンレス基板、102…電気ニッ
ケルめっき膜、103…絶縁層、104…導体膜、10
8…給電膜、111…電気銅めっき膜、112…電気ニ
ッケルめっき膜、113…バンプパッド、115…配線
基板、121…はんだボール、114…カバーコート、
120(11〜16)…電子部品、122…アンダーフ
ィル、125a…パターン、126…プローブ針の台
座、130…プローブ針を取り付けるための穴、131
…はんだペースト、135、143…はんだ、140…
端子挿入用穴、141…ホルダー、142…ねじ、15
0…プローブ材料、151…ブロック、152…クロム
膜、153…銅膜。
1 ... Chip to be inspected (wireless chip), 2 ... Radio, 3 ... R
AM, 4 ... DSP (Digital Signal Processor), 5
... μP (microprocessor), 6 ... I / O, 10 ... Element built-in probe, 11 ... Flash memory (nonvolatile memory), 12 ... Crystal oscillator, 13 ... Balun (amplifier), 14 ... LNA (low noise amplifier) ), 15 ... RF
Switch, 16 ... BPF (band pass filter), 1
7, 17a, 17b ... Power supply wiring, 18 ... Signal wiring, 1
9, 19a to 19h ... Probe needle, 20 ... Mold resin, 21 ... Mounting metal fitting, 22 ... Wiring, 23 ... Communication cable and power cable, 23a, 23b ... Communication cable, 23c ... Power cable, 24, 24a-24d ... Electrode Or terminals (including connectors), 25 ... Wiring board, 28
... first layer wiring, 28a ... probe needle implantation portion, 29
... second layer wiring, 30 ... power supply, 31 ... evaluation computer, 32 ... computer, 35 ... probe card (holding substrate), 50 ... wafer (wafer level CSP), 54
... Pads, 55 ... Protective film, 56 ... Rewiring wires, 57 ...
Bump pad, 58 ... Wafer, 59 ... Surface protective film, 60
... Solder bumps, 61 ... Power supply film, 62 ... Inverse wiring pattern, 63 ... Solder balls, 64 ... Printed circuit board, 65 ...
Electro-copper plating, 66 ... Electro-nickel plating, 67 ... Pad / wiring joint, 70 ... XYZθ stage, 71 ...
Holder, 101 ... Stainless substrate, 102 ... Electro nickel plating film, 103 ... Insulating layer, 104 ... Conductor film, 10
8 ... Power supply film, 111 ... Electro copper plating film, 112 ... Electro nickel plating film, 113 ... Bump pad, 115 ... Wiring board, 121 ... Solder ball, 114 ... Cover coat,
120 (11 to 16) ... Electronic components, 122 ... Underfill, 125a ... Pattern, 126 ... Probe needle base, 130 ... Hole for attaching probe needle, 131
… Solder paste, 135, 143… Solder, 140…
Terminal insertion hole, 141 ... Holder, 142 ... Screw, 15
0 ... Probe material, 151 ... Block, 152 ... Chrome film, 153 ... Copper film.
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/12 501 G01R 31/28 H (72)発明者 山口 欣秀 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 角田 重晴 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 宝蔵寺 裕之 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 春日部 進 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 成塚 康則 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 寺林 隆夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 岸本 清治 大阪府茨木市丑寅一丁目1番88号 日立マ クセル株式会社内 (72)発明者 山下 勇司 大阪府茨木市丑寅一丁目1番88号 日立マ クセル株式会社内 (72)発明者 金井 友範 大阪府茨木市丑寅一丁目1番88号 日立マ クセル株式会社内 Fターム(参考) 2G003 AA07 AE03 AG03 AG08 AG12 AH05 2G011 AA16 AA21 AC32 AE01 2G132 AB01 AE21 AE23 AE27 AF02 AL00 AL18 AL35 4M106 AA01 AA02 AA20 AC01 AC13 BA01 DD03 DD15 DD30 Front page continued (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 23/12 501 G01R 31/28 H (72) Inventor Kinhide Yamaguchi 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Hitachi, Ltd., Production Technology Laboratory (72) Inventor Shigeharu Kakuda, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture, Ltd. Hitachi, Ltd., Production Engineering Laboratory (72) Inventor Susumu Kasukabe, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture, Ltd. Production Engineering Laboratory, Hitachi (72) Inventor Yasunori Naritsuka Yoshida-cho, Totsuka-ku, Yokohama 292 Incorporated company Hitachi, Ltd., Production Technology Laboratory (72) Inventor Takao Terabayashi, Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture Chome 1-88 Tate Maxel Co., Ltd. (72) Inventor Yuji Yamashita 1-88, Torora, Ibaraki-shi, Osaka Hitachi Maxell Co., Ltd. (72) Inventor, Tomonori Kanai 1-1-88, Tora, Ibaraki-shi, Osaka Hitachi Maxell F-term (reference) 2G003 AA07 AE03 AG03 AG08 AG12 AH05 2G011 AA16 AA21 AC32 AE01 2G132 AB01 AE21 AE23 AE27 AF02 AL00 AL18 AL35 4M106 AA01 AA02 AA20 AC01 AC13 BA01 DD03 DD15 DD30

Claims (8)

    【特許請求の範囲】[Claims]
  1. 【請求項1】配線基板上に高周波対応の検査回路を実装
    し、該検査回路に接続されたプローブ針を前記配線基板
    に植設し、前記検査回路から得られるRF信号としての
    動作又は特性の確認信号を前記配線基板に接続された通
    信ケーブルから出力される素子内蔵型プローブを設け、 該素子内蔵型プローブに植設されたプローブ針を高周波
    対応の半導体素子を有する被検査チップのバンプに接触
    させた状態で、前記半導体素子の動作又は特性の確認信
    号を前記素子内蔵型プローブの検査回路から前記通信ケ
    ーブルを介して得て評価コンピュータによって被検査チ
    ップ内の高周波対応の半導体素子の動作又は特性を評価
    することを特徴とする半導体素子の検査方法。
    1. A high-frequency-compatible inspection circuit is mounted on a wiring board, and probe needles connected to the inspection circuit are implanted in the wiring board so that an operation or characteristic as an RF signal obtained from the inspection circuit can be obtained. An element-embedded probe that outputs a confirmation signal from a communication cable connected to the wiring board is provided, and a probe needle implanted in the element-embedded probe is brought into contact with a bump of a chip to be inspected having a semiconductor element compatible with high frequency. In this state, a confirmation signal of the operation or characteristics of the semiconductor element is obtained from the inspection circuit of the element-embedded probe via the communication cable, and the operation or characteristic of the high-frequency semiconductor element in the chip to be inspected by the evaluation computer. A method for inspecting a semiconductor device, which comprises:
  2. 【請求項2】配線基板上に動作確認のための検査回路を
    実装し、前記検査回路に接続されたプローブ針を前記配
    線基板に植設し、前記検査回路から得られる動作又は特
    性の確認信号を前記配線基板に接続された通信ケーブル
    から出力する素子内蔵型プローブを設け、 該素子内蔵型プローブに植設されたプローブ針を半導体
    素子を有する被検査チップのバンプに接触させた状態
    で、前記半導体素子の動作又は特性の確認信号を前記素
    子内蔵型プローブの検査回路から前記通信ケーブルを介
    して得て評価コンピュータによって被検査チップ内の半
    導体素子の動作又は特性を評価することを特徴とする半
    導体素子の検査方法。
    2. An inspection circuit for confirming an operation is mounted on a wiring board, a probe needle connected to the inspection circuit is implanted in the wiring board, and an operation or characteristic confirmation signal obtained from the inspection circuit. Is provided with an element-embedded probe that outputs from a communication cable connected to the wiring board, and the probe needle implanted in the element-embedded probe is in contact with a bump of a chip to be inspected having a semiconductor element, A semiconductor characterized by obtaining a confirmation signal of an operation or characteristic of a semiconductor element from an inspection circuit of the element-embedded probe through the communication cable and evaluating an operation or characteristic of a semiconductor element in a chip under inspection by an evaluation computer. Device inspection method.
  3. 【請求項3】テスト信号を出力するコンピュータを設
    け、 電源を設け、 前記コンピュータに接続される信号配線と前記電源に電
    源ケーブルを介して接続される電源配線とを有し、配線
    基板上に動作又は特性の確認のための検査回路を実装
    し、前記信号配線、前記電源配線および前記検査回路の
    各々に接続されたプローブ針を前記配線基板に植設し、
    前記検査回路から得られる動作又は特性の確認信号を前
    記配線基板に接続された通信ケーブルから出力する素子
    内蔵型プローブを設け、 該素子内蔵型プローブに植設されたプローブ針を半導体
    素子を有する被検査チップのバンプに接触させた状態
    で、前記テスト信号を前記コンピュータからプローブ針
    を介して前記被検査チップに提供し、前記検査回路とし
    て有するメモリと前記被検査チップとの間でプローブ針
    を介してデータを転送することによって前記被検査チッ
    プで信号処理を行い、該信号処理の結果をプローブ針を
    介して前記検査回路に入力し、該検査回路から得られる
    前記半導体素子の動作又は特性の確認信号を前記素子内
    蔵型プローブから前記通信ケーブルによって得て評価コ
    ンピュータによって被検査チップ内の半導体素子の動作
    又は特性を評価することを特徴とする半導体素子の検査
    方法。
    3. A computer for outputting a test signal is provided, a power source is provided, and signal wiring connected to the computer and power wiring connected to the power source via a power cable are provided, and the computer operates on a wiring board. Or, mounting an inspection circuit for confirmation of characteristics, implanting probe needles connected to each of the signal wiring, the power supply wiring and the inspection circuit in the wiring board,
    An element-embedded probe that outputs an operation or characteristic confirmation signal obtained from the inspection circuit from a communication cable connected to the wiring board is provided, and a probe needle implanted in the element-embedded probe is provided with a semiconductor element. The test signal is provided from the computer to the inspected chip via a probe needle in a state of being in contact with the bump of the inspected chip, and the probe needle is interposed between the memory having the inspection circuit and the inspected chip. Signal processing is performed by the chip to be inspected by transferring data by inputting the data, and the result of the signal processing is input to the inspection circuit via a probe needle, and the operation or characteristic of the semiconductor element obtained from the inspection circuit is confirmed. A signal is obtained from the probe with a built-in element by the communication cable, and an evaluation computer evaluates the semiconductor element in the chip under test. A method for inspecting a semiconductor device, which comprises evaluating an operation or a characteristic.
  4. 【請求項4】テスト信号を出力するコンピュータを設
    け、 電源を設け、 少なくとも、データを記憶するメモリとRF信号処理回
    路とを配線基板上に実装し、前記コンピュータに接続さ
    れる信号配線および前記電源に前記電源ケーブルを介し
    て接続される電源配線を前記配線基板に形成し、前記メ
    モリ、前記RF信号処理回路、前記信号配線および電源
    配線の各々に接続したプローブ針を前記配線基板に植設
    した素子内蔵型プローブを設け、 該素子内蔵型プローブに植設されたプローブ針を半導体
    素子を有する被検査チップのバンプに接触させた状態
    で、前記テスト信号を前記コンピュータからプローブ針
    を介して被検査チップに提供し、前記メモリと前記被検
    査チップとの間でプローブ針を介してデータを転送する
    ことによって前記被検査チップで信号処理を行い、該信
    号処理の結果をプローブ針を介して前記RF信号処理回
    路に入力し、該RF信号処理回路から得られる前記半導
    体素子の動作又は特性の確認信号を前記素子内蔵型プロ
    ーブから前記通信ケーブルによって得て評価コンピュー
    タによって被検査チップ内の半導体素子の動作又は特性
    を評価することを特徴とする半導体素子の検査方法。
    4. A computer for outputting a test signal is provided, a power source is provided, at least a memory for storing data and an RF signal processing circuit are mounted on a wiring board, and signal wiring and the power source connected to the computer are provided. Power wiring connected to the power cable via the power cable is formed on the wiring board, and probe needles connected to the memory, the RF signal processing circuit, the signal wiring and the power wiring are implanted in the wiring board. An element-embedded probe is provided, and the test signal is inspected from the computer through the probe needle while the probe needle implanted in the element-embedded probe is in contact with the bump of the chip to be inspected having a semiconductor element. The chip to be inspected by providing the chip and transferring the data between the memory and the chip to be inspected through a probe needle. Signal processing by inputting the result of the signal processing to the RF signal processing circuit via a probe needle, and a confirmation signal of the operation or characteristics of the semiconductor element obtained from the RF signal processing circuit is built in the element. A method for inspecting a semiconductor element, characterized in that the operation or characteristics of the semiconductor element in the inspected chip are evaluated by an evaluation computer obtained from the mold probe by the communication cable.
  5. 【請求項5】前記被検査チップが無線チップであること
    を特徴とする請求項1又は2又は3又は4記載の半導体
    素子の検査方法。
    5. The method for inspecting a semiconductor device according to claim 1, wherein the inspected chip is a wireless chip.
  6. 【請求項6】前記素子内蔵型プローブを複数並べて設
    け、複数の被検査チップについて被検査チップ内の半導
    体素子の動作又は特性を評価することを特徴とする請求
    項1又は2又は3又は4記載の半導体素子の検査方法。
    6. The device according to claim 1, wherein a plurality of the element-embedded probes are arranged side by side to evaluate the operation or characteristics of the semiconductor elements in the chips to be inspected. Inspection method for semiconductor devices.
  7. 【請求項7】テスト信号を出力するコンピュータを設
    け、 電源を設け、 前記コンピュータに接続される信号配線と前記電源に電
    源ケーブルを介して接続される電源配線とを有し、配線
    基板上に動作確認のための検査回路を実装し、前記信号
    配線、前記電源配線および前記検査回路の各々に接続さ
    れたプローブ針を前記配線基板に植設し、前記検査回路
    から得られる動作確認信号を前記配線基板に接続された
    通信ケーブルから出力する素子内蔵型プローブを設け、 半導体素子を有する被検査チップを載置するステージを
    設け、 前記素子内蔵型プローブに植設されたプローブ針を前記
    ステージに載置された被検査チップのバンプに接触させ
    る手段を設け、 該手段によって前記素子内蔵型プローブに植設されたプ
    ローブ針を前記被検査チップのバンプに接触させた状態
    で、前記素子内蔵型プローブの検査回路から前記通信ケ
    ーブルを介して得られる前記半導体素子の動作確認信号
    を基に、被検査チップ内の半導体素子の動作を評価する
    評価コンピュータを設けたことを特徴とする半導体素子
    の検査システム。
    7. A computer for outputting a test signal is provided, a power source is provided, signal wiring connected to the computer and power wiring connected to the power source via a power cable are provided, and the computer operates on a wiring board. An inspection circuit for confirmation is mounted, and probe needles connected to each of the signal wiring, the power supply wiring and the inspection circuit are implanted in the wiring board, and an operation confirmation signal obtained from the inspection circuit is wired. A probe with a built-in element that outputs from a communication cable connected to the board is provided, a stage for mounting a chip to be inspected having a semiconductor element is provided, and a probe needle implanted in the probe with a built-in element is placed on the stage. Means for contacting the bumps of the chip to be inspected are provided, and the probe needles implanted in the probe with a built-in element are provided by the means. Evaluation computer for evaluating the operation of the semiconductor element in the chip to be inspected based on an operation confirmation signal of the semiconductor element obtained from the inspection circuit of the element-embedded probe via the communication cable in a state of being in contact with the probe. An inspection system for semiconductor devices, characterized by being provided with.
  8. 【請求項8】前記素子内蔵型プローブを複数並べて設
    け、前記ステージ上に前記被検査チップを複数配列して
    載置することを特徴とする請求項7記載の半導体素子の
    検査システム。
    8. The semiconductor element inspection system according to claim 7, wherein a plurality of the element-embedded probes are provided side by side, and a plurality of the chips to be inspected are arranged and mounted on the stage.
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