JP2003243532A - Complementary semiconductor device and manufacturing method thereof - Google Patents

Complementary semiconductor device and manufacturing method thereof

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JP2003243532A
JP2003243532A JP2002038262A JP2002038262A JP2003243532A JP 2003243532 A JP2003243532 A JP 2003243532A JP 2002038262 A JP2002038262 A JP 2002038262A JP 2002038262 A JP2002038262 A JP 2002038262A JP 2003243532 A JP2003243532 A JP 2003243532A
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JP2002038262A
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Inventor
Kiyotaka Miyano
野 清 孝 宮
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a complementary semiconductor device and a manufacturing method thereof wherein comparably shallow buried layers having p-type and n-type high impurity-concentrations, respectively, can be formed selectively on a single substrate, and to provide a complementary semiconductor device and the manufacturing method thereof wherein both the factors of activation associated with p-type and n-type buried layers formed selectively on the single substrate are increased. <P>SOLUTION: The complementary semiconductor device 200 has first and second transistors 220, 230. The first transistor 220 includes a first gate insulation film 50 formed on an n-type semiconductor region 20, a first gate electrode 60 formed on the first gate insulation film, and p-type source/drain layers 120 comprising single- crystal layers which are subjected to epitaxial growths performed in the n-type semiconductor regions present on both the sides of the first gate electrode. The second transistor 230 includes a second gate insulation film 50 formed on a p-type semiconductor region 30, a second gate electrode 60 formed on the second gate insulation film, and n-type source/drain layers 130 comprising single-crystal layers which are subjected to epitaxial growths performed in the p-type semiconductor regions present on both the sides of the second gate electrode. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は相補型半導体装置および相補型半導体装置の製造方法に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a process for producing a complementary semiconductor device and a complementary semiconductor device. 【0002】 【従来の技術】従来より、MOSFET(Metal Oxide Semico [0002] than conventional, MOSFET (Metal Oxide Semico
nductor Field Effect Transistor)などの半導体装置の拡散層は、半導体基板へ不純物をイオン注入することによって形成されていた。 nductor Field Effect Transistor) diffusion layers of the semiconductor device, such as had been formed by ion-implanting an impurity into the semiconductor substrate. この拡散層へ注入された不純物は、RTA(Rapid Thermal Anneal)法によって熱処理をすることによって活性化される。 Impurity implanted into the diffusion layer is activated by a heat treatment by RTA (Rapid Thermal Anneal) method. 【0003】しかし、近年における半導体装置の微細化に伴い、イオン注入およびRTA法によって、不純物濃度の高い拡散層を浅く形成することは困難であった。 However, with miniaturization of the semiconductor device in recent years, by ion implantation and RTA method, to shallow the high diffusion layer impurity concentration is difficult. 【0004】例えば、MOSFETのゲート幅が0.1μm以下になると、短チャネル効果を防止するために、ソースおよびドレインの拡散層の深さは40nm以下である必要がある。 [0004] For example, when the gate width of the MOSFET is 0.1μm or less, in order to prevent a short channel effect, the depth of the diffusion layer of the source and the drain is required to be 40nm or less. このような拡散層を、従来のようにイオン注入およびRTA法によって形成することは困難であった。 Such diffusion layer, it is difficult to form by conventional ion implantation and RTA method as. 【0005】そこで、拡散層に代えて、拡散層が形成される領域に予め不純物を含んだ材料を堆積した堆積層を形成する方法(以下、堆積法という)が提案された。 [0005] Therefore, instead of the diffusion layer, a method of forming a deposition layer deposited the material containing pre-impurity in a region where the diffusion layer is formed (hereinafter, referred to as deposition method) it has been proposed. 【0006】 【発明が解決しようとする課題】堆積法によれば、ソースおよびドレイン単結晶層の深さは40nm以下にすることができる。 [0006] According to the deposition process [SUMMARY OF THE INVENTION], the depth of the source and drain monocrystalline layer can be 40nm or less. 【0007】しかし、堆積法によると、n型ソース層およびn型ドレイン層と、p型ソース層およびp型ドレイン層とは、同一の基板上に選択的に形成することができなかった。 However, according to the deposition method, and the n-type source layer and n-type drain layer, and the p-type source layer and a p-type drain layer, it can not be selectively formed on the same substrate. 即ち、堆積法は、n型トランジスタ およびp型トランジスタを有する相補型MOSトランジスタ(以下、CMOSFET(Complimentary Metal Oxide Semiconduc That is, deposition method, complementary MOS transistor having an n-type transistor and a p-type transistor (hereinafter, CMOSFET (Complimentary Metal Oxide Semiconduc
tor Field Effect Transistor)ともいう)には適用され得なかった。 tor could not be applied to Field Effect Transistor) also called). 【0008】さらに、近年、不純物の活性化率を上昇させるために、Si(シリコン)にGe(ゲルマニウム)を含有させたSiGeが半導体材料として使用されることがある。 Furthermore, in recent years, in order to increase the activation rate of an impurity, SiGe which contains the Ge (germanium) in the Si (silicon) it may be used as the semiconductor material. 不純物としてB(ボロン)を含むp型の半導体材料の場合には、Geを含まないSi半導体材料に比較してSiGe In the case of p-type semiconductor material containing B (boron) as an impurity, compared to the Si semiconductor material free of Ge SiGe
半導体材料において、Bの活性化率は上昇する。 In semiconductor material, the activation of B increases. しかし、不純物としてAs(ヒ素)を含むn型半導体材料の場合には、SiGe半導体材料であっても、Asの活性化率は上昇しない。 However, in the case of n-type semiconductor material containing As (arsenic) as an impurity, even SiGe semiconductor material, the activation rate of As is not increased. 【0009】よって、CMOSFETにSiGe半導体材料を使用した場合に、p型トランジスタのソース層およびドレイン層内の不純物の活性化率は上昇するが、n型トランジスタのソース層およびドレイン層内の不純物の活性化率は上昇しないという問題が生じる。 [0009] Therefore, when using a SiGe semiconductor material CMOSFET, the activation rate of impurity in the source layer and the drain layer of the p-type transistor is increased, but the impurity of the source layer and the drain layer of n-type transistor activation rate is a problem that does not rise occurs. 【0010】そこで、本発明の目的は、比較的浅くかつ高濃度のp型のソースおよびドレイン層とn型のソースおよびドレイン層とを同一の基板上に選択的に形成することを可能とする半導体装置およびその製造方法を提供することである。 An object of the present invention makes it possible to selectively form a relatively shallow and high-concentration p-type source and drain layers of the n-type source and drain layers of the same substrate it is to provide a semiconductor device and a manufacturing method thereof. 【0011】また、本発明の目的は、同一の基板上に選択的に形成されたp型のソースおよびドレイン層とn型のソースおよびドレイン層との両方の活性化率を従来よりも上昇させた半導体装置およびその製造方法を提供することである。 [0011] The object of the present invention is increased than before both the activation rate of the same p-type source and drain layers of selectively formed on the substrate and the n-type source and drain layers of It was to provide a semiconductor device and a manufacturing method thereof. 【0012】 【課題を解決するための手段】本発明に従った実施の形態による相補型半導体装置は、第1導電型の半導体領域および第2導電型の半導体領域が形成された半導体基板の表面のうち該第2導電型の半導体領域上に形成された第1のゲート絶縁膜と、該第1のゲート絶縁膜上に形成された第1のゲート電極と、該第1のゲート電極の両側にある前記第2導電型の半導体領域にエピタキシャル層からなる第1導電型のソース層およびドレイン層とを含む第1のトランジスタ、並びに、前記半導体基板の表面のうち前記第1導電型の半導体領域上に形成された第2のゲート絶縁膜と、該第2のゲート絶縁膜上に形成された第2のゲート電極と、該第2のゲート電極の両側にある前記第1導電型の半導体領域にエピタキシャル層からなる第2導 [0012] complementary semiconductor device according to the embodiment in accordance with the present invention SUMMARY OF THE INVENTION, the surface of the semiconductor substrate on which the semiconductor region and the second conductivity type semiconductor region of the first conductivity type is formed both sides of the first gate insulating film, a first gate electrode, the first gate electrode formed on the first gate insulating film formed on the second conductivity type semiconductor region of the said first transistor to the second conductivity type semiconductor region comprising a first conductivity type source layer and a drain layer formed of the epitaxial layer, and semiconductor region of the first conductivity type of the surface of the semiconductor substrate in a second gate insulating film formed on a second gate electrode formed on the second gate insulating film, a semiconductor region of the first conductivity type on both sides of the gate electrode of the second second electrically consisting epitaxial layer 型のソース層およびドレイン層とを含む第2のトランジスタを備える。 -Type source layer and comprising a second transistor including a drain layer. 【0013】好ましくは、前記第1導電型のソース層と前記第2導電型のソース層とは互いに異なる材料からなる単結晶からなり、前記第1導電型のドレイン層と前記第2導電型のドレイン層も互いに異なる材料からなる単結晶からなる半導体層である。 [0013] Preferably, wherein the first conductive type source layer of the second conductivity type source layer made of single crystal composed of different materials, and the first conductive type drain layer of the second conductivity type drain layer also is a semiconductor layer made of a single crystal composed of different materials. 【0014】好ましくは、前記第1導電型のソース層およびドレイン層、並びに、前記第2導電型のソース層およびドレイン層は、Si(シリコン)、Ge(ゲルマニウム)またはC(炭素)のうち少なくとも1種を含む半導体である。 [0014] Preferably, the source layer and the drain layer of the first conductivity type, and a source layer and a drain layer of the second conductivity type, Si (silicon), at least one of Ge (germanium) or C (carbon) is a semiconductor that contains one. 【0015】好ましくは、前記第1導電型のソース層およびドレイン層は、SiGeCの結晶中にAs(ヒ素)を含んだn型のソース層およびドレイン層であり、前記第2導電型のソース層およびドレイン層は、SiGeの結晶中にB [0015] Preferably, the source layer and the drain layer of the first conductivity type, a source layer and a drain layer of n-type that contains As (arsenic) in the crystal SiGeC, source layer of the second conductivity type and the drain layer, B in the crystal of SiGe
(ボロン)またはその同属元素を含んだp型のソース層およびドレイン層である。 A (boron) or p-type source layer and drain layer containing the congeners. 【0016】前記第1導電型のソース層およびドレイン層は、SiGe またはSiGeCの結晶中にP(リン)を含んだn型のソース層およびドレイン層であってもよく、前記第2導電型のソース層およびドレイン層は、SiGeの結晶中にBまたはその同属元素を含んだp型のソース層およびドレイン層であってもよい。 [0016] The first conductive type source layer and drain layer may be a source layer and a drain layer of n-type containing P (phosphorus) in the crystal of SiGe or SiGeC, of ​​the second conductivity type source layer and the drain layer can be a source layer and a drain layer of p-type which includes a B or congeners in the crystals of SiGe. 【0017】さらに好ましくは、前記第1導電型のソース層およびドレイン層の深さ、並びに、前記第2導電型のソース層およびドレイン層の深さは、40nm以下であり、前記第1導電型のソース層およびドレイン層内の不純物濃度、並びに、前記第2導電型のソース層およびドレイン層内の不純物濃度は、ともに1×10 19 cm −3以上である。 [0017] More preferably, the first conductivity type source layer and the drain layer depth, and the depth of the second conductivity type source layer and the drain layer is at 40nm or less, the first conductivity type the impurity concentration of the source layer and the drain layer, as well, the impurity concentration of said second conductivity type source layer and a drain layer of the are both 1 × 10 19 cm -3 or more. 【0018】本発明に従った実施の形態による相補型半導体装置の製造方法は、第1導電型の半導体領域および第2導電型の半導体領域を半導体基板の表面上に形成するステップと、前記半導体基板の表面上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上にゲート電極を形成するステップと、該ゲート電極の両側における前記半導体基板の表面をエッチングしてソース層およびドレイン層を形成するためのソース・ドレイン層形成領域を形成するエッチングステップと、前記第2導電型の半導体領域における前記ソース・ドレイン層形成領域内に第1導電型の半導体を選択的にエピタキシャル成長させる第1のソース・ドレイン層形成ステップと、前記第1 The method of manufacturing a complementary semiconductor device according to the embodiment in accordance with the present invention includes the steps of forming a semiconductor region and a semiconductor region of a second conductivity type first conductivity type on the surface of the semiconductor substrate, the semiconductor formation forming a gate insulating film on the surface of the substrate, forming a gate electrode on the gate insulating film, a source layer and drain layer by etching the surface of said semiconductor substrate on both sides of the gate electrode and etching steps to form the source-drain layer formation area for the first source for selectively epitaxially growing a semiconductor of the first conductivity type in the source-drain layer formation region in the semiconductor region of the second conductivity type - a drain layer formed step, the first
導電型の半導体領域における前記ソース・ドレイン層形成領域内に第2導電型の半導体を選択的にエピタキシャル成長させる第2のソース・ドレイン層形成ステップとを具備する。 A semiconductor of a second conductivity type selectively and a second source-drain layer forming step of epitaxially growing a conductive the drain layer formation region in the semiconductor region. 【0019】好ましくは、前記第1のソース・ドレイン層形成ステップは、前記第1導電型の半導体領域にある前記ソース・ドレイン層形成領域の表面に第1の保護膜を形成する第1の保護膜形成ステップを有し、該第1の保護膜が形成されていない前記第2導電型の半導体領域にある前記ソース・ドレイン層形成領域内に前記第1導電型の半導体を選択的にエピタキシャル成長させ、前記第2のソース・ドレイン層形成ステップは、前記第1の保護膜を除去し前記第2導電型の半導体領域にある前記ソース・ドレイン層形成領域の表面に第2の保護膜を形成する第2の保護膜形成ステップを有し、該第2の保護膜が形成されていない前記第1導電型の半導体領域にある前記ソース・ドレイン層形成領域内に前記第2導電型の半導体を選択的に [0019] Preferably, the first source-drain layer forming step, a first protection for forming a first protective film on a surface of the source-drain layer formation region in the semiconductor region of the first conductivity type has a film formation step, selective epitaxial growth a first conductivity type semiconductor on the first protective layer the source and drain layer forming region in said semiconductor region of the second conductivity type is not formed It said second source-drain layer forming step, forming a second protective film on the first protective film is removed the surface of the source-drain layer formation region in the semiconductor region of the second conductivity type a second protective film forming step, selecting a semiconductor of the second conductivity type in the source-drain layer formation region in the semiconductor region of the first conductivity type protective film of the second are not formed to エピタキシャル成長させる。 It is epitaxially grown. 【0020】好ましくは、前記第1導電型の半導体および前記第2導電型の半導体は、Si(シリコン)、Ge(ゲルマニウム)、C(炭素)のうち少なくとも1種を含む半導体である。 [0020] Preferably, the semiconductor of the first conductivity type semiconductor and the second conductivity type, Si (silicon), Ge (germanium), a semiconductor containing at least one of C (carbon). 【0021】好ましくは、前記第1導電型の半導体は、 [0021] Preferably, the semiconductor of the first conductivity type,
SiGeCの結晶中にAs(ヒ素)を含んだn型の半導体であり、前記第2導電型の半導体は、SiGeの結晶中にB(ボロン)またはその同属元素を含んだp型の半導体である。 A semiconductor n-type containing As (arsenic) in the crystal of SiGeC, the semiconductor of the second conductivity type is a p-type containing B (boron) or its congeners in the crystals of the SiGe semiconductor . 【0022】好ましくは、前記第1導電型の半導体は、 [0022] Preferably, the semiconductor of the first conductivity type,
SiGe またはSiGeCの結晶中にP(リン)を含んだn型の半導体であり、前記第2導電型の半導体は、SiGeの結晶中にBまたはその同属元素を含んだp型の半導体である。 A semiconductor SiGe or n-type containing P (phosphorus) in the crystal of the SiGeC, semiconductor of the second conductivity type is a semiconductor crystal B or p-type that contains the congeners in the SiGe. 【0023】 【発明の実施の形態】以下、図面を参照し、本発明による実施の形態を説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, with reference to the accompanying drawings, illustrating the embodiments of the present invention. 尚、本実施の形態は本発明を限定するものではない。 Incidentally, this embodiment is not intended to limit the present invention. また、本明細書において、導電型をn型に代えてp型へ変更しかつp型に代えてn型へ変更しても、本明細書に記載された効果は失われない。 In the present specification, also conductivity type by changing the n-type in place of the change vital p-type to p-type instead of n-type, the effects described herein are not lost. 【0024】図1から図11は、本発明に従った第1の実施の形態による相補型半導体装置(以下、単に、半導体装置ともいう)の製造方法を工程順に示した半導体基板の拡大断面図である。 FIG. 11 from FIG. 1, a complementary semiconductor device according to the first embodiment in accordance with the present invention (hereinafter, simply referred to as a semiconductor device) is an enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of it is. 【0025】図1を参照して、半導体基板10にn型領域20およびp型領域30がフォトリソグラフィ技術を用いて形成される。 [0025] Referring to FIG. 1, n-type region 20 and p-type regions 30 are formed by photolithography on the semiconductor substrate 10. 【0026】例えば、本実施の形態によれば、半導体基板10としてシリコン基板が使用される。 [0026] For example, according to this embodiment, the silicon substrate is used as the semiconductor substrate 10. このシリコン基板のうち、n型の不純物としてAs、PまたはSb等がイオン注入され、p型の不純物としてB、GaまたはIn等がイオン注入される。 Of the silicon substrate, As as an n-type impurity, P, or Sb or the like is ion-implanted, as a p-type impurity of B, Ga or In or the like is ion-implanted. n型の不純物およびp型の不純物が熱処理によって拡散され、それぞれ深さ約1μ n-type impurity and p-type impurity is diffused by heat treatment, respectively depth of about 1μ
mのn型領域20およびp型領域30が形成される。 n-type regions 20 and the p-type region 30 m is formed. 【0027】図2を参照して、次に、素子分離部40が形成される。 [0027] With reference to FIG. 2, then, the element isolation portion 40 is formed. 本実施の形態によれば、素子分離部40 According to this embodiment, the element isolation portion 40
は、厚み約400nmのシリコン酸化膜から成り、STI(Shall Is made of a silicon oxide film having a thickness of about 400 nm, STI (Shall
ow Trench Isolation)法を用いて形成される。 It is formed using a ow Trench Isolation) method. 【0028】次に、基板保護膜(図示せず)が半導体基板10の表面12を酸化することによって形成される。 Next, the substrate protective layer (not shown) is formed by oxidizing the surface 12 of the semiconductor substrate 10.
基板保護膜はMOSトランジスタのしきい値電圧を調節するためのチャネルイオン注入の衝撃から基板を保護するために設けられる。 Substrate protective layer is provided from the channel ion implantation bombardment for adjusting the threshold voltage of the MOS transistor in order to protect the substrate. さらに、チャネルイオン注入が行われ、基板保護膜は除去される。 Further, channel ion implantation is performed, a substrate protective layer is removed. 【0029】図3を参照して、次に、ゲート絶縁膜50 [0029] Referring to FIG 3, then the gate insulating film 50
が半導体基板10の表面12に形成される。 There are formed in the surface 12 of the semiconductor substrate 10. 本実施の形態において、ゲート絶縁膜50は半導体基板10の表面12を熱酸化することによって形成されたシリコン酸化膜であり、その厚みは約数nmである。 In this embodiment, the gate insulating film 50 is a silicon oxide film formed by thermally oxidizing the surface 12 of the semiconductor substrate 10, a thickness of about several nm. ゲート絶縁膜50 Gate insulating film 50
は、シリコン酸化膜以外に、シリコン酸化膜に窒素が数%含まれたオキシナイトライド膜、TaO 2 、ZrOx、HfOx , In addition to the silicon oxide film, an oxynitride film to which nitrogen is contained several percent in the silicon oxide film, TaO 2, ZrOx, HfOx
(xは正の整数)等の高誘電体材料であってもよい。 (X is a positive integer) may be a high dielectric material such as. 【0030】図4を参照して、次に、多結晶シリコンが、例えば、CVD(Chemical Vapor Deposition)法等を用いて、ゲート絶縁膜50上に堆積される。 [0030] With reference to FIG. 4, then, polycrystalline silicon, for example, using a CVD (Chemical Vapor Deposition) method or the like is deposited on the gate insulating film 50. その後、フォトリソグラフィ技術を用いて、堆積された多結晶シリコンをパターニングすることによって、ゲート電極60が形成される。 Then, by photolithography, by patterning the polycrystalline silicon deposited, the gate electrode 60 is formed. 本実施の形態において、ゲート電極60の厚みは約150nmである。 In this embodiment, the thickness of the gate electrode 60 is about 150 nm. 【0031】図5を参照して、次に、ゲート電極60を被覆するシリコン酸化膜70が形成される。 [0031] With reference to FIG. 5, then, the silicon oxide film 70 covering the gate electrode 60 is formed. 本実施の形態によれば、シリコン酸化膜70はH OおよびH を用いて選択的にゲート電極60を酸化することによって形成される。 According to this embodiment, the silicon oxide film 70 is formed by oxidizing the selective gate electrode 60 with H 2 O and H 2. シリコン酸化膜70の厚みは約3nmである。 The thickness of the silicon oxide film 70 is about 3 nm. 【0032】さらに、シリコン窒化物から成る側壁保護部80がシリコン酸化膜70の上に形成される。 Furthermore, the side wall protecting portion 80 made of silicon nitride is formed on the silicon oxide film 70. 本実施の形態によれば、シリコン窒化膜が表面12およびシリコン酸化膜70上に堆積される。 According to this embodiment, the silicon nitride film is deposited on the surface 12 and the silicon oxide film 70. その後、シリコン窒化膜は、シリコン窒化膜のうちゲート電極60の側壁を保護する側壁保護部80を残存させるようにRIE(Reactive Thereafter, a silicon nitride film, so as to leave the sidewall protection unit 80 that protects the sidewalls of the gate electrode 60 of the silicon nitride film RIE (Reactive
Ion Etching)によってエッチングされる。 Ion Etching) by being etched. 【0033】シリコン酸化膜70は、ライナ(liner) The silicon oxide film 70, the liner (liner)
層として、シリコン窒化膜をエッチングする際のエッチングストッパとしての役割を有する。 As a layer having a function as an etching stopper when etching the silicon nitride film. また、シリコン酸化膜70は、側壁保護部80の応力からゲート電極60 Further, the silicon oxide film 70, the stress from the gate electrode side wall protecting portion 80 60
を保護する役割も有する。 Also it has a role to protect the. 【0034】次に、半導体基板10の表面12上のゲート絶縁膜50が除去される。 [0034] Next, the gate insulating film 50 on the surface 12 of the semiconductor substrate 10 is removed. このとき、ゲート電極60 At this time, the gate electrode 60
の下にあるゲート絶縁膜50は残存される。 The gate insulating film 50 at the bottom of the left. 本実施の形態によれば、ゲート絶縁膜50はウェットエッチングされる。 According to this embodiment, the gate insulating film 50 is wet etched. ウェットエッチング後、半導体基板10の表面1 After the wet etching, the surface 1 of the semiconductor substrate 10
2が空気に晒されることによって酸化膜が形成されることを防止するために、減圧スピンドライ方式またはIPA In order to prevent the oxide film is formed by 2 is exposed to air, vacuum spin dry method or IPA
乾燥方式等が採用される。 Drying method or the like is adopted. 減圧スピンドライ方式は、低圧の雰囲気中において半導体基板10を高速回転させる乾燥方法である。 Vacuum spin drying method, a semiconductor substrate 10 is a dry method of high speed in a low pressure atmosphere. IPA乾燥方式は、表面12をイソプロピルアルコール(IPA(Isopropyl alcohol))に浸漬してから乾燥を行う方式である。 IPA drying method is a method for drying a surface 12 is immersed in isopropyl alcohol (IPA (Isopropyl alcohol)). 【0035】図6を参照して、次に、n型領域20およびp型領域30のうち、ソース層およびドレイン層が形成される予定のソース領域およびドレイン領域90aおよび90bがエッチングされる。 [0035] With reference to FIG. 6, then, among the n-type region 20 and the p-type region 30, the source and drain regions 90a and 90b that will source layer and the drain layer is formed is etched. 本実施の形態において、n型領域20をn型のウェルとしてp型のソースおよびドレイン層が形成される予定の窪み部分がp型ソース領域およびドレイン領域90aである。 In this embodiment, recessed portion of the plan p-type source and drain layers of is formed an n-type region 20 as an n-type well is a p-type source and drain regions 90a. p型領域30 p-type region 30
をp型のウェルとしてn型のソースおよびドレイン層が形成される予定の窪み部分がn型ソース領域およびドレイン領域90bである。 The recessed portion of the plan n-type source and drain layers of is formed as a p-type well is an n-type source region and a drain region 90b. 【0036】本実施の形態によれば、ソース領域およびドレイン領域90aおよび90bは、CF やHCl等のエッチングガスを用いて約700℃の温度でドライエッチングされる。 According to the present embodiment, the source and drain regions 90a and 90b are dry-etched at a temperature of about 700 ° C. using an etching gas such as CF 4 or HCl. ソース領域およびドレイン領域90aおよび90bの深さdは約40nmである。 The depth d of the source and drain regions 90a and 90b is about 40 nm. 【0037】図7を参照して、次に、半導体基板10の上にマスク層100が形成される。 [0037] With reference to FIG. 7, then the mask layer 100 on the semiconductor substrate 10 is formed. マスク層100は、 Mask layer 100,
CVD法によってTEOS(Tetra Ethyl Ortho Silicate)等を堆積することによって形成されてもよい。 It may be formed by depositing a TEOS (Tetra Ethyl Ortho Silicate) or the like by the CVD method. また、マスク層100は、半導体基板10を熱酸化することによって形成されてもよい。 The mask layer 100, the semiconductor substrate 10 may be formed by thermal oxidation. 本実施の形態によれば、マスク層1 According to this embodiment, the mask layer 1
00の厚みは約5nmである。 00 has a thickness of about 5nm. 【0038】図8を参照して、次に、フォトリソグラフィ技術を用いてp型領域30上のマスク層100の上にフォトレジスト110が形成される。 [0038] With reference to FIG. 8, then, the photoresist 110 is formed on the mask layer 100 on the p-type region 30 by photolithography. フォトレジスト1 Photoresist 1
10をマスクとしてn型領域20上のマスク層100が除去される。 Mask layer 100 on the n-type region 20 is removed 10 as a mask. このときマスク層100は、ウェットエッチングまたはドライエッチングのいずれによってエッチングされてもよい。 In this case the mask layer 100 may be etched by either wet etching or dry etching. その後、フォトレジスト110が除去される。 Thereafter, the photoresist 110 is removed. 【0039】図9を参照して、p型領域30に存在するマスク層100をマスクとして、n型領域20のp型ソース領域およびドレイン領域90aにp型のソースおよびドレイン埋込層120が形成される。 [0039] With reference to FIG. 9, the mask layer 100 existing in the p-type region 30 as a mask, p-type source and drain buried layer 120 to the p-type source and drain regions 90a of the n-type region 20 is formed It is. 本実施の形態によれば、ソースおよびドレイン埋込層120は、LP−CV According to this embodiment, the source and drain buried layer 120, LP-CV
D(Low Pressure−Chemical Vapor Deposition)装置によりB(ボロン)を含んだSiGeをエピタキシャル成長させることによって形成された単結晶層である。 A single crystal layer formed by B the SiGe containing (boron) is epitaxially grown by D (Low Pressure-Chemical Vapor Deposition) apparatus. 例えば、 For example,
このエピタキシャル成長においては、H 中にSiH Cl In this epitaxial growth, SiH 2 Cl 2 into H 2
(ジクロルシラン)、GeH (ゲルマン)、HClおよびB (Dichlorosilane), GeH 4 (germane), HCl and B
H (ジボラン)を含有させたガスが使用される。 Gas was contained 2 H 6 (diborane) is used. ソースおよびドレイン埋込層120内のボロンの濃度は約 The concentration of boron source and drain buried layer 120 is about
1×10 19 cm −3から1×10 22 cm −3である。 From 1 × 10 19 cm -3 is 1 × 10 22 cm -3. 【0040】また、本実施の形態によるエピタキシャル成長法はいわゆるVPE(Vapor PhaseEpitaxy)法である。 Further, the epitaxial growth method according to the present embodiment is a so-called VPE (Vapor PhaseEpitaxy) method. よって、ソースおよびドレイン埋込層120は、p Thus, the source and drain buried layer 120, p
型ソース領域およびドレイン領域90aに選択的にエピタキシャル成長され得る。 It may be selectively epitaxially grown type source and drain regions 90a. 【0041】尚、エピタキシャル成長法はいわゆるSPE [0041] In addition, the epitaxial growth method is so-called SPE
(Solid Phase Epitaxy)法であってもよい。 It may be a (Solid Phase Epitaxy) method. SPE法による場合には、非晶質シリコン(図示せず)を堆積した後に、ソース領域およびドレイン領域90aにおける非晶質シリコンに熱処理が施される。 If by SPE method, after depositing the amorphous silicon (not shown), a heat treatment to the amorphous silicon in the source and drain regions 90a is performed. それによって、p型ソース領域およびドレイン領域90aにおける非晶質シリコンがシリコン単結晶へエピタキシャル成長せられる。 Thereby, the amorphous silicon in the p-type source and drain regions 90a are brought epitaxially to the silicon single crystal.
その後、非晶質シリコンが選択的にエッチングされて、 Then, amorphous silicon is selectively etched,
ソースおよびドレイン埋込層120が得られる。 The source and drain buried layer 120 is obtained. 【0042】図10を参照して、次に、n型領域20上にマスク層105が形成される。 [0042] With reference to FIG. 10, then, the mask layer 105 on the n-type region 20 is formed. 本実施の形態によれば、マスク層105は、CVD法によってTEOS等を堆積することによって形成される。 According to this embodiment, the mask layer 105 is formed by depositing a TEOS or the like by a CVD method. マスク層105が半導体基板10の上に堆積された後、フォトリソグラフィ技術を用いてp型領域30上のマスク層105はフォトレジストによって被覆される。 After the mask layer 105 is deposited over the semiconductor substrate 10, a mask layer 105 on the p-type region 30 by photolithography is covered by the photoresist. その後、n型領域20上のマスク層105がエッチングされる。 Thereafter, the mask layer 105 on the n-type region 20 is etched. このときマスク層10 At this time, the mask layer 10
5は、ウェットエッチングまたはドライエッチングのいずれによってエッチングされてもよい。 5 may be etched by either wet etching or dry etching. このようにして、p型領域30のn型ソース領域およびドレイン領域90bが露出される。 In this way, n-type source region and a drain region 90b of the p-type region 30 is exposed. 【0043】図11を参照して、n型領域20に存在するマスク層105をマスクとして、p型領域30のn型ソース領域およびドレイン領域90bにソースおよびドレイン埋込層130が形成される。 [0043] With reference to FIG. 11, a mask layer 105 existing in the n-type region 20 as a mask, the source and drain buried layer 130 to the n-type source region and a drain region 90b of the p-type region 30 is formed. 本実施の形態によれば、ソースおよびドレイン埋込層130は、LP−CVD装置によりAs(ヒ素)を含んだSiGeCをエピタキシャル成長させることによって形成された単結晶層である。 According to this embodiment, the source and drain buried layer 130 is a single crystal layer formed by epitaxially growing the SiGeC containing As (arsenic) by LP-CVD apparatus. 例えば、このエピタキシャル成長においては、H 中にSiH For example, in this epitaxial growth, SiH 2 into H 2
Cl (ジクロルシラン)、GeH (ゲルマン)、HCl、Si Cl 2 (dichlorosilane), GeH 4 (germane), HCl, Si
H CH およびAsH (アルシン)を含有させたガスが使用される。 H 3 CH 3 and AsH 3 gas was contained (arsine) is used. ソースおよびドレイン埋込層130内のヒ素の濃度は約1×10 19から1×10 22 cm −3である。 The concentration of arsenic in the source and drain buried layer 130 is about 1 × 10 19 1 × 10 22 cm -3. 【0044】また、本実施の形態によるエピタキシャル成長法は、VPE法またはSPE法のいずれであってもよい。 [0044] Further, the epitaxial growth method according to this embodiment may be either a VPE method or SPE method.
いずれの方法によっても、ソースおよびドレイン埋込層120を形成する場合と同様に、ソースおよびドレイン埋込層130は選択的にエピタキシャル成長させることができる。 By any of the methods, as in the case of forming the source and drain buried layer 120, the source and drain buried layer 130 may be selectively epitaxially grown. 【0045】さらに、ソースおよびドレイン電極(図示せず)や配線等が形成され、本実施の形態による半導体装置が完成される。 [0045] Further, source and drain electrodes (not shown), wirings and the like are formed, the semiconductor device according to the present embodiment is completed. 【0046】このように、本発明においては、半導体基板のうちソースおよびドレイン層が形成される部分を除去し、その部分に不純物を含んだ半導体材料を堆積(エピタキシャル成長)させることによってソースおよびドレイン埋込層が形成される。 [0046] Thus, in the present invention, to remove the portion where the source and drain layers are formed in the semiconductor substrate, source and drain implants by depositing a semiconductor material containing impurities to that part (epitaxial growth) write layer is formed. これを埋設法という。 This is called a buried method. 即ち、本発明は、堆積法のうち埋設法を用いてソースおよびドレイン層を形成している。 That is, the present invention is to form the source and drain layers of the deposition method using the buried method. 【0047】埋設法によれば、ソースおよびドレイン領域90aおよび90bの深さdによって、表面12からのそれぞれのソースおよびドレイン埋込層120および130の深さがほぼ決定される。 [0047] According to embedding method, the depth d of the source and drain regions 90a and 90b, each of the source and the depth of the drain buried layers 120 and 130 from the surface 12 is substantially determined. 本実施の形態によれば、深さdは約40nmであるので、ソースおよびドレイン埋込層120、130の深さは約40nmである。 According to this embodiment, the depth d is because it is about 40 nm, a depth of the source and drain buried layer 120 and 130 is about 40 nm. また、本実施の形態によれば、ソースおよびドレイン領域90a Further, according to this embodiment, the source and drain regions 90a
および90bは、同一工程でエッチングされる(図6参照)。 And 90b are etched in the same step (see FIG. 6). よって、深さdは、p型ソースおよびドレイン領域90aとn型ソースおよびドレイン領域90bとの間でほぼ等しい。 Therefore, the depth d is substantially equal between the p-type source and drain regions 90a and n-type source and drain regions 90b. 【0048】尚、ソースおよびドレイン埋込層120、 [0048] In addition, the source and drain buried layer 120,
130の上にシリサイドが形成されてもよい。 Or silicide is formed on the 130. それによって、ソースおよびドレイン埋込層120、130とソースおよびドレイン電極との接触抵抗を低下させることができる。 Thereby, it is possible to reduce the contact resistance between the source and drain buried layers 120 and 130 and the source and drain electrodes. この場合、ソースおよびドレイン埋込層12 In this case, the source and drain buried layer 12
0、130の上にさらにシリコン単結晶層(図示せず) Furthermore silicon single crystal layer on a 0,130 (not shown)
を形成し、そのシリコン単結晶層を用いてシリサイドが形成されてもよい。 Is formed and the silicon single crystal layer may be a silicide is formed by using. 即ち、いわゆるElevated Source Dr In other words, the so-called Elevated Source Dr
ain構造が用いられてもよい。 ain structure may be used. 【0049】埋設法によって、n型ソース層およびn型ドレイン層、並びにp型ソース層およびp型ドレイン層が同一の基板上に選択的に形成され得る。 By [0049] embedding method, n-type source layer and n-type drain layer, and p-type source layer and a p-type drain layer can be selectively formed on the same substrate. 本実施の形態によれば、埋設法は、n型トランジスタ およびp型トランジスタを有するCMOSFETへ適用され得る。 According to this embodiment, buried method may be applied to a CMOSFET having a n-type transistor and a p-type transistor. 【0050】それによって、p型ソース層およびp型ドレイン層、並びに、n型ソース層およびn型ドレイン層は40nm以下の深さに形成され得る。 [0050] Thereby, the p-type source layer and a p-type drain layer, and, n-type source layer and the n-type drain layer may be formed below a depth of 40 nm. 【0051】また、p型ソース層およびp型ドレイン層とn型ソース層およびn型ドレイン層とは、互いに異なる半導体材料から形成されることができる。 [0051] Also, the p-type source layer and a p-type drain layer and the n-type source layer and n-type drain layer may be formed from different semiconductor materials from each other. 例えば、本実施の形態によれば、p型のソースおよびドレイン埋込層120はSiGeから形成され、n型のソースおよびドレイン埋込層130はSiGeCから形成される。 For example, according to this embodiment, the source and drain buried layer 120 of p-type is formed of SiGe, the source and drain buried layer 130 of n-type are formed from SiGeC. 【0052】図12は、第1の実施の形態に従った相補型半導体装置の製造方法によって製造された半導体装置200の概略断面図である。 [0052] Figure 12 is a schematic cross-sectional view of the semiconductor device 200 manufactured by the manufacturing method of a complementary semiconductor device according to the first embodiment. 図12を参照して半導体装置200の構造を説明しつつ、半導体装置200の効果を説明する。 While explaining the structure of the semiconductor device 200 with reference to FIG. 12, for explaining the effect of the semiconductor device 200. 【0053】半導体装置200は、n型領域20に形成されたp型トランジスタ220およびp型領域30に形成されたn型トランジスタ230を備えたCMOSFETである。 [0053] The semiconductor device 200 is a CMOSFET having a p-type transistor 220 and p-type region 30 n-type transistor 230 formed on the formed n-type region 20. 【0054】p型トランジスタ220は、n型領域20 [0054] p-type transistor 220, n-type region 20
の表面上に形成されたゲート絶縁膜50と、ゲート絶縁膜50上に形成されたゲート電極60と、ゲート電極6 A gate insulating film 50 formed on the surface of the gate electrode 60 formed on the gate insulating film 50, the gate electrode 6
0の両側にあるn型領域20にエピタキシャル成長されたp型のソースおよびドレイン埋込層120とを有する。 The n-type region 20 on either side of the 0 and a source and drain buried layer 120 of epitaxially grown p-type. 【0055】n型トランジスタ230は、p型領域30 [0055] n-type transistor 230, p-type region 30
の表面上に形成されたゲート絶縁膜50と、ゲート絶縁膜50上に形成されたゲート電極60と、ゲート電極6 A gate insulating film 50 formed on the surface of the gate electrode 60 formed on the gate insulating film 50, the gate electrode 6
0の両側にあるp型領域30にエピタキシャル成長された単結晶層からなるn型のソースおよびドレイン埋込層130とを有する。 The p-type region 30 on either side of the 0 and a n-type source and drain buried layer 130 composed of a single crystal layer epitaxially grown. 【0056】本実施の形態によれば、p型のソースおよびドレイン埋込層120は、SiGeに約1×10 19から1× In accordance with the present embodiment, the source and drain buried layer 120 of p-type, about 1 × 10 19 to SiGe 1 ×
10 22 cm −3の濃度のB(ボロン)がドーピングされたものである。 10 22 cm -3 in concentration of B (boron) is one that was doped. Geを含まないSi半導体材料を使用したp型トランジスタに比較して、SiGe半導体材料を使用したp Compared to p-type transistor using the Si semiconductor material free of Ge, using SiGe semiconductor material p
型トランジスタ220におけるB(ボロン)の活性化率はより高い。 Activation rate of B (boron) in the mold transistor 220 is higher. 【0057】一方、n型のソースおよびドレイン埋込層130は、SiGeCに約1×10 19から1×10 22 cm −3の濃度のAs(ヒ素)がドーピングされたものである。 Meanwhile, the source and drain buried layer 130 of n-type, As concentration of about 1 × 10 19 to SiGeC 1 × 10 22 cm -3 (arsenic) is one that was doped. 【0058】ここで、C(炭素)の格子間距離は、Si [0058] Here, the lattice distance of C (carbon) is, Si
(シリコン)の格子間距離の約48%である。 About 48% of the distance between lattices of the (silicon). また、Asの格子間距離は、Siの格子間距離の約104%である。 The lattice spacing of As is about 104% of the lattice distance of Si. よって、格子間距離の比較的大きなAsが不純物としてSiGeC Therefore, SiGeC relatively large As interstitial distance as impurities
に含有されていても、格子間距離の比較的小さなC(炭素)によって、Asが周囲に与える応力または歪みが吸収される。 It is contained in even a relatively small C of interstitial distance (carbon), As is absorbed stress or strain applied to the periphery. それによって、Asは、SiGeCのいずれかの格子位置に存在する原子と置き換わることが容易になる。 Thereby, As is it can be easily replaced with the atoms present in either the grid position of the SiGeC. 即ち、SiGeC 内におけるAsは、Cを含まないSiGe内におけるAsに比較して活性化率が高い。 That, As in the SiGeC has high activation rate as compared to As in the SiGe containing no C. 【0059】また、従来からの熱拡散法によれば、ソースおよびドレイン埋込層内において、不純物の濃度は、 Further, according to the thermal diffusion from the prior art, the source and drain buried layer, the impurity concentration,
半導体基板の表面からの深さによって異なる。 It varies depending on the depth from the surface of the semiconductor substrate. しかし、 But,
本実施の形態によれば、ソースおよびドレイン埋込層1 According to this embodiment, the source and drain buried layer 1
20、130は予め不純物を含有した半導体材料をエピタキシャル成長させることによって形成された単結晶層である。 20,130 is a single crystal layer formed by epitaxially growing a semiconductor material containing pre impurities. 従って、本実施の形態によるソースおよびドレイン埋込層120、130の不純物の濃度は半導体基板の表面からの深さによって異ならない。 Thus, the concentration of impurities of the source and drain buried layers 120 and 130 according to this embodiment does not differ by the depth from the surface of the semiconductor substrate. 【0060】尚、p型のソースおよびドレイン埋込層1 [0060] In addition, p-type source and drain buried layer 1
20の深さおよびn型のソースおよびドレイン埋込層1 Source and drain depth and n-type 20 buried layer 1
30の深さは約40nmである。 The depth of 30 is about 40 nm. よって、p型トランジスタ220およびn型トランジスタ230においてパンチスルー等の短チャネル効果が防止される。 Therefore, the short channel effect of the punch-through or the like in the p-type transistor 220 and n-type transistor 230 is prevented. 【0061】図13は、本発明に従った他の実施の形態による半導体装置300の概略断面図である。 [0061] Figure 13 is a schematic cross-sectional view of a semiconductor device 300 according to another embodiment in accordance with the present invention. 半導体装置200において、ゲート電極60は単一の層が形成されていたが、半導体装置300は、ゲート電極360が複数の層から形成されている点で異なる。 In the semiconductor device 200, the gate electrode 60 had a single layer is formed, the semiconductor device 300 is different in that the gate electrode 360 ​​is formed from a plurality of layers. 【0062】本実施の形態によれば、ゲート電極360 [0062] According to this embodiment, the gate electrode 360
は、ゲート絶縁膜50の上に形成された多結晶シリコン層362と、多結晶シリコン362の上に形成されたWS It includes a polycrystalline silicon layer 362 formed on the gate insulating film 50, which is formed on the polycrystalline silicon 362 WS
iN層364と、WSiN層364の上に形成されたW(タングステン)層366と、さらにW層366の上に形成されたシリコン窒化膜368とを有する。 With a iN layer 364, and W (tungsten) layer 366 formed on the WSiN layer 364, further the silicon nitride film 368 formed on the W layer 366. 【0063】本実施の形態によれば、多結晶シリコン層362、WSiN層364、W層366およびシリコン窒化膜368は、それぞれ約100nm、約1nm、約50nmおよび約 According to [0063] this embodiment, the polycrystalline silicon layer 362, WSiN layer 364, W layer 366 and the silicon nitride film 368 are about 100 nm, about 1 nm, about 50nm and about
50nmである。 It is 50nm. 【0064】このようなポリメタル構造を有することによって、ゲート電極360の抵抗値が減少する。 [0064] By having such a polymetal structure, the resistance of the gate electrode 360 ​​is reduced. それによって、半導体装置300の動作速度がより速くなる。 Thereby, the operating speed of the semiconductor device 300 becomes faster. 【0065】次に、半導体装置300のうち、ゲート電極360の製造方法を説明する。 Next, in the semiconductor device 300, the manufacturing method of the gate electrode 360. まず、多結晶シリコン層が、CVD法等を用いてゲート絶縁膜50の上に堆積される。 First, the polycrystalline silicon layer is deposited on the gate insulating film 50 by CVD or the like. n型領域20およびp型領域30に、それぞれAs The n-type region 20 and the p-type region 30, respectively As
(ヒ素)およびB(ボロン)がドーピングされる。 (Arsenic) and B (boron) is doped. 次に、WSi Then, WSi
N層およびW層が、スパッタ等によって堆積され、さらに、LP−CVDによりシリコン窒化膜が堆積される。 N layer and W layer is deposited by sputtering or the like, further, a silicon nitride film is deposited by LP-CVD. 【0066】次に、シリコン窒化膜は、フォトリソグラフィ技術を用いて、エッチングされる。 Next, a silicon nitride film, by photolithography, and etched. このエッチング後のシリコン窒化膜368をマスクとして、W層、WSiN The silicon nitride film 368 after the etching as a mask, W layer, WSiN
層および多結晶シリコン層の順にエッチングされる。 It is etched in the order of layers and the polycrystalline silicon layer. それによって、多結晶シリコン層362、WSiN層364、 Thereby, the polysilicon layer 362, WSiN layer 364,
W層366およびシリコン窒化膜368が形成される。 W layer 366 and the silicon nitride film 368 is formed. 【0067】尚、その後、半導体装置200を製造する方法と同様にして、半導体装置300は製造される。 [0067] Incidentally, thereafter, in the same manner as in the method of manufacturing the semiconductor device 200, semiconductor device 300 is manufactured. 【0068】 【発明の効果】本発明による相補型半導体装置および相補型半導体装置の製造方法によって、比較的浅く高濃度のp型のソースおよびドレイン層とn型のソースおよびドレイン層とを同一の基板上に選択的に形成することが可能となった。 [0068] the complementary semiconductor device and a complementary semiconductor device according to the present invention, according to the present invention by the manufacturing method, a relatively shallow high concentration p-type source and drain layers and the n-type source and drain layers identical in the it has become possible to selectively formed on the substrate. 【0069】本発明による相補型半導体装置の製造方法によれば、半導体基板のうちn型とp型のソースおよびドレイン層が形成される部分を除去することによってそれぞれのソースおよびドレイン領域が形成される。 According to the method of manufacturing a complementary semiconductor device according to [0069] the present invention, each of the source and drain regions by removing the portion n-type and p-type source and drain layers of are formed of the semiconductor substrate is formed that. よって、ソースおよびドレイン領域の深さによって半導体基板の表面からのソースおよびドレイン層の深さがほぼ決定され得る。 Therefore, the depth of the source and drain layer from the surface of the semiconductor substrate by the depth of the source and drain regions may be approximately determined. 本発明による相補型半導体装置および相補型半導体装置の製造方法によって、同一の基板上に選択的に形成されたp型のソースおよびドレイン層とn型のソースおよびドレイン層との両方の活性化率を従来よりも上昇させることができる。 By the method of manufacturing a complementary semiconductor device and a complementary semiconductor device according to the present invention, p-type source and drain layers of selectively formed on the same substrate and the n-type both the activation rate of the source and drain layers of the can be increased than before.

【図面の簡単な説明】 【図1】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 2 is an enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図3】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 3 is an enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図4】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention; FIG. 【図5】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 5 is an enlarged sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図6】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 6 is an enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図7】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 7 is an enlarged sectional view of the semiconductor substrate shown in step of the production method of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図8】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 8 is an enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図9】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 9 is an enlarged cross-sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図10】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 10 is an enlarged sectional view of a semiconductor substrate showing a manufacturing method in process order of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図11】本発明に従った第1の実施の形態による相補型半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。 Figure 11 is an enlarged sectional view of the semiconductor substrate shown in step of the production method of the complementary semiconductor device according to the first embodiment in accordance with the present invention. 【図12】第1の実施の形態に従った相補型半導体装置の製造方法によって製造された半導体装置200の概略断面図【図13】本発明に従った他の実施の形態による半導体装置300の概略断面図。 [Figure 12] of the semiconductor device 300 according to a first embodiment of another embodiment in accordance with the schematic cross-sectional view [13] The present invention of the semiconductor device 200 manufactured by the manufacturing method of a complementary semiconductor device according to Embodiment schematic cross-sectional view. 【符号の説明】 200、300 半導体装置10 半導体基板20 n型領域30 p型領域40 素子分離部50 ゲート絶縁膜60 ゲート電極70 シリコン酸化膜80 側壁保護部90 ソース領域およびドレイン領域100、105 マスク層110 フォトレジスト120 ソースおよびドレイン埋込層130 ソースおよびドレイン埋込層220 p型トランジスタ230 n型トランジスタ360 ゲート電極 [EXPLANATION OF SYMBOLS] 200, 300 semiconductor device 10 semiconductor substrate 20 n-type region 30 p-type region 40 isolation unit 50 gate insulating film 60 gate electrode 70 silicon oxide film 80 side wall protecting portion 90 source and drain regions 100, 105 mask layer 110 photoresist 120 source and drain buried layer 130 the source and drain buried layer 220 p-type transistor 230 n-type transistor 360 a gate electrode

Claims (1)

  1. 【特許請求の範囲】 【請求項1】第1導電型の半導体領域および第2導電型の半導体領域が形成された半導体基板の表面のうち該第2導電型の半導体領域上に形成された第1のゲート絶縁膜と、該第1のゲート絶縁膜上に形成された第1のゲート電極と、該第1のゲート電極の両側にある前記第2導電型の半導体領域にエピタキシャル層からなる第1導電型のソース層およびドレイン層とを含む第1のトランジスタ、並びに、 前記半導体基板の表面のうち前記第1導電型の半導体領域上に形成された第2のゲート絶縁膜と、該第2のゲート絶縁膜上に形成された第2のゲート電極と、該第2のゲート電極の両側にある前記第1導電型の半導体領域にエピタキシャル層からなる第2導電型のソース層およびドレイン層とを含む第2のトランジスタを備 [Claimed is: 1. A first formed in a first conductivity type semiconductor region and the second conductivity type semiconductor region of the second conductivity type semiconductor region formed semiconductor substrate surface 1 of the gate insulating film, first made of a first gate electrode, an epitaxial layer on a semiconductor region of the second conductivity type on both sides of the first gate electrode formed on the first gate insulating film a first transistor including a first conductivity type source layer and drain layer, and a second gate insulating film formed on the first conductivity type semiconductor region of the semiconductor substrate surface, the second a second gate electrode formed on the gate insulating film of a second conductivity type source layer and a drain layer formed of an epitaxial layer on a semiconductor region of the first conductivity type on both sides of the gate electrode of the second Bei a second transistor including a えた相補型半導体装置。 Example was complementary semiconductor device. 【請求項2】前記第1導電型のソース層と前記第2導電型のソース層とは互いに異なる材料からなる単結晶からなる半導体層であり、 前記第1導電型のドレイン層と前記第2導電型のドレイン層も互いに異なる材料からなる単結晶からなる半導体層であることを特徴とする請求項1に記載の相補型半導体装置。 Wherein said first conductivity type source layer and the second conductive type source layer of a semiconductor layer made consisting monocrystalline of different materials, said drain layer of the first conductivity type second conductivity type complementary semiconductor device according to claim 1, wherein the drain layer is also a semiconductor layer made of single crystal composed of a different material. 【請求項3】前記第1導電型のソース層およびドレイン層、並びに、前記第2導電型のソース層およびドレイン層は、Si(シリコン)、Ge(ゲルマニウム)またはC 3. A source layer and a drain layer of the first conductivity type, and said second conductivity type source layer and a drain layer of, Si (silicon), Ge (germanium) or C
    (炭素)のうち少なくとも1種を含む半導体であることを特徴とする請求項1に記載の相補型半導体装置。 Complementary semiconductor device according to claim 1, characterized in that a semiconductor containing at least one of (carbon). 【請求項4】前記第1導電型のソース層およびドレイン層は、SiGeCの結晶中にAs(ヒ素)を含んだn型のソース層およびドレイン層であり、 前記第2導電型のソース層およびドレイン層は、SiGeの結晶中にB(ボロン)またはその同属元素を含んだp型のソース層およびドレイン層であることを特徴とする請求項2または請求項3に記載の相補型半導体装置。 4. A source layer and a drain layer of the first conductivity type, a source layer and a drain layer of n-type that contains As (arsenic) in the crystal of the SiGeC, the source layer of the second conductivity type and drain layer, a complementary semiconductor device according to claim 2 or claim 3, characterized in that in the crystal of SiGe is B (boron) or p-type source layer and drain layer containing the congeners. 【請求項5】前記第1導電型のソース層およびドレイン層は、SiGe またはSiGeCの結晶中にP(リン)を含んだn型のソース層およびドレイン層であり、 前記第2導電型のソース層およびドレイン層は、SiGeの結晶中にBまたはその同属元素を含んだp型のソース層およびドレイン層であることを特徴とする請求項1または請求項3に記載の相補型半導体装置。 5. A source layer and a drain layer of the first conductivity type is a SiGe or the source layer and the drain layer of n-type containing P (phosphorus) in the crystal SiGeC, the second conductivity type source layer and the drain layer, a complementary semiconductor device according to claim 1 or claim 3, characterized in that in the crystal of SiGe is B or p-type source layer and drain layer containing the congeners. 【請求項6】前記第1導電型のソース層およびドレイン層の深さ、並びに、前記第2導電型のソース層およびドレイン層の深さは、40nm以下であり、 前記第1導電型のソース層およびドレイン層内の不純物濃度、並びに、前記第2導電型のソース層およびドレイン層内の不純物濃度は、ともに1×10 19 cm −3以上であることを特徴とする請求項1から請求項5のいずれかに記載の相補型半導体装置。 Wherein said first conductivity type source layer and the drain layer depth, and the depth of the second conductivity type source layer and the drain layer is at 40nm or less, the first conductivity type source impurity concentration of the layer and the drain layer, and the impurity concentration of the second conductivity type source layer and a drain layer of the claims from claim 1, characterized in that at both 1 × 10 19 cm -3 or more complementary semiconductor device according to any one of 5. 【請求項7】第1導電型の半導体領域および第2導電型の半導体領域を半導体基板の表面上に形成するステップと、 前記半導体基板の表面上にゲート絶縁膜を形成するステップと、 該ゲート絶縁膜上にゲート電極を形成するステップと、 該ゲート電極の両側における前記半導体基板の表面をエッチングしてソース層およびドレイン層を形成するためのソース・ドレイン層形成領域を形成するエッチングステップと、 前記第2導電型の半導体領域における前記ソース・ドレイン層形成領域内に第1導電型の半導体を選択的にエピタキシャル成長させる第1のソース・ドレイン層形成ステップと、 前記第1導電型の半導体領域における前記ソース・ドレイン層形成領域内に第2導電型の半導体を選択的にエピタキシャル成長させる第2のソース Forming 7. A first conductivity type semiconductor region and the second conductivity type semiconductor region of the semiconductor substrate on the surface, forming a gate insulating film on a surface of the semiconductor substrate, the gate forming a gate electrode on the insulating film, and an etching step of forming a source and drain layer forming region for the semiconductor substrate surface at both sides of the gate electrode is etched to form a source layer and drain layer, a first source-drain layer forming step of selectively epitaxially growing the semiconductor of the first conductivity type in the source-drain layer formation region in the semiconductor region of the second conductivity type in the semiconductor region of the first conductivity type a second source for selectively epitaxially growing the semiconductor of the second conductivity type in the source and drain layer forming region ドレイン層形成ステップとを具備した相補型半導体装置の製造方法。 Method of manufacturing a complementary semiconductor device including a drain layer formed step. 【請求項8】前記第1のソース・ドレイン層形成ステップは、前記第1導電型の半導体領域にある前記ソース・ Wherein said first source-drain layer forming step, the source in the semiconductor region of the first conductivity type
    ドレイン層形成領域の表面に第1の保護膜を形成する第1の保護膜形成ステップを有し、 該第1の保護膜が形成されていない前記第2導電型の半導体領域にある前記ソース・ドレイン層形成領域内に前記第1導電型の半導体を選択的にエピタキシャル成長させ、 前記第2のソース・ドレイン層形成ステップは、前記第1の保護膜を除去し前記第2導電型の半導体領域にある前記ソース・ドレイン層形成領域の表面に第2の保護膜を形成する第2の保護膜形成ステップを有し、 該第2の保護膜が形成されていない前記第1導電型の半導体領域にある前記ソース・ドレイン層形成領域内に前記第2導電型の半導体を選択的にエピタキシャル成長させることを特徴とする請求項7に記載の相補型半導体装置の製造方法。 Has a first protective film forming step of forming a first protective film on a surface of the drain layer forming region, the source in the semiconductor region of the second conductivity type first protective film is not formed drain layer forming a semiconductor of the first conductivity type in a region selective epitaxial growth, said second source-drain layer forming step, the first protective film is removed semiconductor region of the second conductivity type a second protective film forming step of forming a second protective film on a surface of the source-drain layer forming region, the semiconductor region of the first conductivity type protective film of the second are not formed method of manufacturing a complementary semiconductor device according to claim 7, characterized in that selectively epitaxially growing the semiconductor of the second conductivity type is the source-drain layer formation region. 【請求項9】前記第1導電型の半導体および前記第2導電型の半導体は、Si(シリコン)、Ge(ゲルマニウム)、C(炭素)のうち少なくとも1種を含む半導体であることを特徴とする請求項7または請求項8に記載の相補型半導体装置の製造方法。 9. The semiconductor of the first conductivity type semiconductor and the second conductivity type, Si (silicon), Ge (germanium), and characterized in that it is a semiconductor containing at least one of C (carbon) method of manufacturing a complementary semiconductor device according to claim 7 or claim 8. 【請求項10】前記第1導電型の半導体は、SiGeCの結晶中にAs(ヒ素)を含んだn型の半導体であり、 前記第2導電型の半導体は、SiGeの結晶中にB(ボロン)またはその同属元素を含んだp型の半導体であることを特徴とする請求項9に記載の相補型半導体装置の製造方法。 10. The semiconductor of the first conductivity type is a semiconductor of n-type that contains As (arsenic) in the crystal of SiGeC, the semiconductor of the second conductivity type, B (boron in the crystal of SiGe ) or the method of manufacturing a complementary semiconductor device according to claim 9, characterized in that a p-type semiconductor containing the congeners. 【請求項11】前記第1導電型の半導体は、SiGe またはSiGeCの結晶中にP(リン)を含んだn型の半導体であり、 前記第2導電型の半導体は、SiGeの結晶中にBまたはその同属元素を含んだp型の半導体であることを特徴とする請求項9に記載の相補型半導体装置の製造方法。 11. The semiconductor of the first conductivity type, a semiconductor of SiGe or n-type containing P (phosphorus) in the crystal of SiGeC, the semiconductor of the second conductivity type, B in the crystal of SiGe or the method of manufacturing a complementary semiconductor device according to claim 9, characterized in that a p-type semiconductor containing the congeners.
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