JP2003217300A

JP2003217300A - 半導体記憶装置

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Publication number: JP2003217300A
Application number: JP2002012765A
Authority: JP
Inventors: Mitsuo Kaihara; 光男貝原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-01-22
Filing date: 2002-01-22
Publication date: 2003-07-31
Anticipated expiration: 2022-01-22
Also published as: JP4113711B2

Abstract

(57)【要約】【課題】データが書き込んだ順序で読み出されるＦＩ
ＦＯ機能を有する半導体記憶装置において、簡単な構成
で不良アドレスの特定を容易に可能とする半導体記憶装
置を提供する。【解決手段】ＦＩＦＯメモリは、複数のメモリセルを
マトリクス状に配置したメモリアレイ１１と、クロック
信号ＡＲＣＫに同期してカウントアップし、読み出し用
アドレスを生成するアドレスカウンタ１５ａと、アドレ
スカウンタ１５ａにより生成された読み出し用アドレス
を外部に出力するパラレル／シリアル変換回路２３とを
有する。アドレスカウンタ１５ａはテスト信号ＴＥＳＴ
によりカウントアップ動作を停止し、パラレル／シリア
ル変換回路２３はテスト信号ＴＥＳＴにより、アドレス
カウンタ１５ａにより生成された読み出し用アドレスを
テスト用クロック信号ＦＡＤＣＫに同期して外部に出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、データを入力した順に出力するＦＩＦＯ機能
を有するメモリに関する。

【０００２】

【従来の技術】従来より、データを入力した順に出力す
る、すなわち、先入れ先出し（Firstin First out）機
能を有するメモリ（以下「ＦＩＦＯメモリ」という。）
がある。従来のＦＩＦＯメモリは、外部からアドレスを
入力する代わりに、クロック信号によりカウンタをカウ
ントアップし、そのカウント値をアドレス入力として書
き込み、読み出し動作を行なっている。

【０００３】図１２に従来のＦＩＦＯメモリの構成を示
す。ＦＩＦＯメモリは、データを記憶する複数のメモリ
セルをマトリクス上に配置したメモリアレイ１１を備え
る。このメモリアレイ１１に対してデータ入力回路１９
を介してデータが書き込まれ、書き込まれた順にデータ
出力回路２１を介してデータが読み出される。

【０００４】ＦＩＦＯメモリにおいて、メモリアレイ１
への書き込みアドレスは、書き込みクロック信号ＷＣＫ
によりアドレスカウンタ１５ｂをカウントアップするこ
とにより得られる。メモリアレイ１への読み出しアドレ
スは、読み出しクロック信号ＲＣＫによりアドレスカウ
ンタ１５ａをカウントアップすることにより得られる。
アドレスカウンタ１５ａ、１５ｂは、制御回路１７ａ、
１７ｂから与えられるクロック信号（ＷＣＫ、ＡＷＣ
Ｋ、ＲＣＫ、ＡＲＣＫ）と、イネーブル信号（ＲＥＮ、
ＷＥＮ）とからアドレス信号を生成する。このアドレス
信号は行／列デコーダ１３ａ、１３ｂに与えられ、行／
列デコーダ１３ａ、１３ｂがアドレスをデコードし、メ
モリアレイ１１のアクセスされるセルが選択される。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
ＦＩＦＯメモリでは、読み出し／書き込みアドレスは外
部から与えられず、メモリ内部で生成される。このた
め、メモリアレイ１１に不良がある場合に、その不良が
生じたアドレスを直接的に求めることができず、不良が
生じたテストパターンのパターン数等から換算して求め
るしかない。半導体チップ内で使用されるＦＩＦＯメモ
リが単独でテストできる場合はそのような方法でも不良
箇所を特定することができるが、システムの一部として
ＦＩＦＯを使用している場合は、そのような方法では不
良箇所の特定はきわめて困難となる。

【０００６】アドレスの観測性を向上する方法として、
ＦＩＦＯメモリに対し外部よりアドレスを入力し、アド
レスを直接的に制御する方法がある（特開平８−１６１
９００号公報参照）。この場合は、外部から入力された
アドレスと内部で生成したアドレスのいずれかを選択す
る回路が必要となり、回路規模が増大し、処理速度が低
下する。また、外部からアドレスを入力するための信号
線も別途必要となり、ＦＩＦＯメモリを使用する半導体
チップ全体の回路面積の増大を招く。また、単純にアド
レスカウンタの信号を外部に引き出す方法も考えられる
が、この場合でも、信号線の増加及びその信号線上での
消費電流の増加を招く。

【０００７】本発明は上記課題を解決すべくなされたも
のであり、その目的とするところは、ＦＩＦＯ機能を有
する半導体記憶装置において、簡単な構成で不良アドレ
スの特定を容易に可能とする半導体記憶装置を提供する
ことにある。

【０００８】

【課題を解決するための手段】本発明に係る第１の半導
体記憶装置は、データが書き込んだ順序で読み出される
ＦＩＦＯ機能を有する半導体記憶装置であって、データ
を格納する複数のメモリセルをマトリクス状に配置した
メモリアレイと、所定のクロック信号に同期してカウン
トアップし、メモリアレイに対する読み出し用アドレス
を生成するアドレスカウンタと、アドレスカウンタによ
り生成された読み出し用アドレスを外部に出力する出力
手段とを有する。アドレスカウンタはテストモードを指
定するテスト信号によりカウントアップ動作を停止し、
出力手段はテスト信号によりテスト用クロック信号に同
期してアドレスカウンタにより生成された読み出し用ア
ドレスを外部に出力する。

【０００９】第１の半導体記憶装置において、より好ま
しくは、出力手段はアドレスカウンタから出力されるパ
ラレルデータをシリアルデータに変換して出力する。ま
た、テスト用クロック信号としてアドレスカウンタに入
力する所定のクロック信号を用いてもよい。

【００１０】本発明に係る第２の半導体記憶装置は、デ
ータが書き込んだ順序で読み出されるＦＩＦＯ機能を有
する半導体記憶装置であって、データを格納する複数の
メモリセルをマトリクス状に配置したメモリアレイと、
所定のクロック信号に同期してカウントアップして、メ
モリアレイに対する読み出し用アドレスを生成するアド
レスカウンタと、アドレスカウンタから出力されるアド
レスとメモリアレイからのデータのいずれかを選択して
外部に出力する出力手段とを有する。

【００１１】第２の半導体記憶装置において、より好ま
しくは、テストモード時において、アドレスカウンタは
カウントアップ動作を停止し、出力手段はアドレスカウ
ンタのカウント値を選択して外部に出力するようにす
る。また、読み出し用アドレスを構成する複数ビットを
所定数のグループに分割しておき、出力選択手段は、ア
ドレスカウンタから出力されるアドレスを選択して出力
する場合には、各グループ単位でビットを選択して出力
するようにしてもよい。

【００１２】

【発明の実施の形態】以下添付の図面を参照して、本発
明に係る半導体記憶装置の実施の形態を詳細に説明す
る。なお、以下の説明において信号名の最後の「Ｂ」の
文字は、その信号がアクティブ・ローで動作することを
示す。

【００１３】＜実施の形態１＞（ＦＩＦＯメモリの構成）図１に本発明に係るＦＩＦＯ
メモリの構成例を示す。ＦＩＦＯメモリは、データを記
憶する複数のメモリセルをマトリクス状に配置したメモ
リアレイ１１と、行／列デコーダ１３ａ、１３ｂと、読
み出し／書き込みアドレスを生成するアドレスカウンタ
１５ａ、１５ｂと、アドレスカウンタ１５ａ、１５ｂを
制御する制御回路１７ａ、１７ｂと、メモリアレイ１１
にデータを入力するデータ入力回路１９と、メモリアレ
イ１１からデータを出力するデータ出力回路２１とを備
える。メモリアレイ１１はデータの書き込み、読み出し
を非同期で可能とする２ポートメモリである。

【００１４】行列デコーダ１３ａ、アドレスカウンタ１
５ａ及び制御回路１７ａはデータの読み出し動作を制御
するための回路であり、行列デコーダ１３ｂ、アドレス
カウンタ１５ｂ及び制御回路１７ｂはデータの書き込み
動作を制御するための回路である。

【００１５】さらに、ＦＩＦＯメモリは、読み出しアド
レスを生成するアドレスカウンタ１５ａの出力信号線に
接続されたパラレル／シリアル変換回路２３を備えてい
る。パラレル／シリアル変換回路２３は、テストモード
時には、クロック信号ＦＡＤＣＫを入力し、このクロッ
ク信号ＦＡＤＣＫに同期して、アドレスカウンタ１５ａ
のパラレルデータをシリアルデータＦＡＤＯＵＴに変換
して外部に出力する（詳細は後述）。

【００１６】図２にアドレスカウンタ１５ａの構成例を
示す。アドレスカウンタ１５ａはカウンタ部２９とバッ
ファ部３０とを有する。制御回路１７ａより、クロック
信号ＲＣＫ、ＡＲＣＫと、イネーブル信号ＲＥＮとが与
えられる。カウンタ部２９はクロック信号ＡＲＣＫ、Ａ
ＲＣＫＢにより、インクリメント動作を行ない、インク
リメントされたカウンタ値を出力し、バッファ部３０に
格納する。バッファ部３０はクロック信号ＲＣＫに応じ
て行／列デコーダ１３ａにアドレス信号を出力する。な
お、アドレスカウンタ１５ｂも同様に構成される。

【００１７】図３はパラレル／シリアル変換回路２３の
回路構成の一例を示した図である。図３は例として４ビ
ットパラレルデータ（ＡＣ0〜ＡＣ3）をシリアルデータ
ＦＡＤＯＵＴに変換する回路の構成を示している。パラ
レル／シリアル変換回路２３は、複数のＤフリップフロ
ップ３１とセレクタ３３を組み合わせて構成できる。セ
レクタ３３は通常動作時において入力Ｉ1を、テストモ
ード時において入力Ｉ0を選択する。

【００１８】また、図４はパラレル／シリアル変換回路
２３の別の回路構成を示した図である（４ビットパラレ
ルデータを１ビットシリアルデータに変換する例）。図
４のパラレル／シリアル変換回路は２ビットカウンタ３
５とマルチプレクサ３７とからなる。２ビットカウンタ
３５はクロック信号ＦＡＤＣＫに応じてカウントアップ
し、マルチプレクサ３７は２ビットカウンタ３５の２ビ
ット出力に応じて入力ビットＡＣ0〜ＡＣ3の１つを順次
選択して出力する。

【００１９】（ＦＩＦＯメモリの通常動作時の読み出し
／書き込み）以上のように構成されるＦＩＦＯメモリに
おいてメモリアレイ１１へのデータ書き込み動作につい
て説明する。

【００２０】書き込み動作は制御回路１７ｂにより制御
される。制御回路１７ｂには、リセット信号ＷＲＥＳ
Ｂ、ライトイネーブル信号ＷＥＢ、クロック信号ＷＣＫ
が、ＦＩＦＯメモリの外部より入力される。制御回路１
７ｂは、アドレスカウンタ１５ｂに対し、クロック信号
ＡＷＣＫ、ＡＷＣＫＢ、ＷＣＫ、ＷＣＫＢ、リセット信
号ＷＲＥＳＢを出力する。

【００２１】アドレスカウンタ１５ｂは、制御回路１７
ｂからのクロック信号ＡＷＣＫにしたがいインクリメン
ト動作を行ない、インクリメントされたカウンタ値（書
き込みアドレス）をクロック信号ＷＣＫに応じて行／列
デコーダ１３ｂに出力する。

【００２２】このように、アドレスカウンタ１５ｂは制
御回路１７ｂからのクロック信号ＡＷＣＫに同期してカ
ウントアップし、書き込みアドレスを生成する。行／列
デコーダ１３ｂは、アドレスカウンタ１５ｂで生成され
たアドレス信号をデコードし、メモリアレイ１１のデー
タが書き込まれるセルを選択する。メモリセル１１の選
択されたセルに対してデータ入力回路１９を介して入力
されたデータが書き込まれる。

【００２３】次に、メモリアレイ１１からのデータの読
み出しについて説明する。読み出し動作は制御回路１７
ａにより制御される。制御回路１７ａには、リセット信
号ＲＲＥＳＢ、リードイネーブル信号ＲＥＢ、クロック
信号ＲＣＫ、チップイネーブル信号ＣＥＢがＦＩＦＯメ
モリの外部より入力される。制御回路１７ａは、アドレ
スカウンタ１５ａに対し、クロック信号ＡＲＣＫ、ＡＲ
ＣＫＢ、ＲＣＫ、ＲＣＫＢ、リセット信号ＲＲＥＳＢを
出力する。

【００２４】アドレスカウンタ１５ａは、制御回路１７
ａからのクロック信号ＡＲＣＫにしたがいインクリメン
ト動作を行ない、インクリメントされたカウンタ値（読
み出しアドレス）をクロック信号ＲＣＫに応じて行／列
デコーダ１３ａに出力する。

【００２５】このように、アドレスカウンタ１５ａは制
御回路１７ａからのクロック信号ＡＲＣＫに同期してカ
ウントアップし、読み出しアドレスを生成する。行／列
デコーダ１３ａは、アドレスカウンタ１５ｂで生成され
たアドレス信号をデコードし、メモリアレイ１１のデー
タを読み出すセルを選択する。メモリセル１１の選択さ
れたセルからデータ出力回路２１を介してデータが読み
出される。データ出力回路２１からのデータバス上への
データの読み出しは制御回路１７ａからの出力イネーブ
ル信号ＯＥにより制御される。

【００２６】以上のように、ＦＩＦＯメモリにおいて、
アドレスカウンタ１５ａ、１５ｂによりアドレスを生成
して読み出し、書き込み動作を非同期に行なうことによ
りＦＩＦＯ機能が実現される。

【００２７】（テストモード時の動作）ＦＩＦＯメモリ
のテストモード時の動作について説明する。テストモー
ド時には、外部よりテストモード信号ＴＥＳＴがアクテ
ィブにされる。これにより、アドレスカウンタ１５ａ、
シリアル／パラレル変換回路２３はテストモード時の動
作を行なう。テストモード時には、アドレスカウンタ１
５ａは制御回路１７ａに対し、テストモード信号ＩＴＥ
ＳＴをアクティブにする。制御回路１７ａは信号ＩＴＥ
ＳＴを受け、アドレスカウンタ１５ａへのクロック信号
ＡＲＣＫ、ＲＣＫ…の供給を停止する。アドレスカウン
タ１５ａはテストモードに入ると、カウントアップ動作
を停止し、その時点のカウント値（ＡＤＣＡ）を出力す
る。パラレル／シリアル変換回路２３は外部より入力す
るクロック信号ＦＡＤＣＫに同期してアドレスカウンタ
１５ａからのパラレルデータをシリアルデータに変換し
て外部に出力する。

【００２８】このように、本実施形態のＦＩＦＯメモリ
は、テストモード時には、読み出しアドレスを与えるア
ドレスカウンタ１５ａの値を外部に出力するため、アク
セスしているセルのアドレスをメモリ外部で認識するこ
とができる。また、外部出力の際にシリアルデータに変
換するため、信号線（端子）数の増加を抑制できる。

【００２９】＜実施の形態２＞図５にＦＩＦＯメモリの
別の構成を示す。前述の実施形態では、パラレル／シリ
アル変換回路２３はその動作クロック信号として外部よ
り入力するクロック信号ＦＡＤＣＫを用いたが、本実施
形態では、動作クロック信号として制御回路１７ａに入
力する読み出し用クロック信号ＲＣＫを用いる。この場
合、テスト信号ＴＥＳＴによりアドレスカウンタ１５ａ
でのカウントアップ動作は停止されるが、クロック信号
ＲＣＫはパラレル／シリアル変換回路２３に供給され続
ける。このように、元々制御回路１７ａに入力されるク
ロック信号（ＲＣＫ）を用いるため、クロック信号線
（ＦＡＤＣＫ）を別途設ける必要がなく、前述の実施形
態のＦＩＦＯメモリよりも信号線数を減らすことができ
る。

【００３０】＜実施の形態３＞図６にＦＩＦＯメモリの
さらに別の構成を示す。本実施形態のＦＩＦＯメモリ
は、アドレスカウンタ１５ａからの出力とメモリアレイ
１１からの出力を選択して外部に出力するようにしてい
る。その構成は、実施の形態１の構成においてパラレル
／シリアル変換回路２３をとり除き、データ出力回路２
１の代わりにデータ／アドレス出力回路２５を設けたも
のである。

【００３１】データ／アドレス出力回路２５は、アドレ
スカウンタ１５ａからのアドレス信号と、メモリアレイ
１１からのデータとを入力し、いずれか一方を選択的に
出力する。データ／アドレス出力回路２５は、制御回路
１７ａからの選択信号ＳＥＬＤＡに基いてアドレスまた
はデータのいずれかを選択して出力する。

【００３２】図７（ａ）にデータ／アドレス出力回路２
５の構成の一部を示す。データ／アドレス出力回路２５
はマルチプレクサ３９を含む。マルチプレクサ３９はメ
モリアレイ１１の出力側データ信号線のビット毎に設け
られている。マルチプレクサ３９は選択信号ＳＥＬＤＡ
にしたがい、データビット（ＤＯＵＴＢ）またはアドレ
スビット（ＡＣＢ）のいずれかを選択して出力する。

【００３３】このように、本実施形態では、パラレル／
シリアル変換回路２３を用いていないため、回路規模を
増大させることがない。また、データ信号線を介してア
ドレスを出力できるため、アドレスの取り出しのための
信号線を別途設ける必要がなく、信号線数の増加を抑制
できる。

【００３４】＜実施の形態４＞本実施形態では、アドレ
スのビット数がデータのビット数よりも多い場合でもデ
ータ信号線を介してアドレスの出力を可能とするＦＩＦ
Ｏメモリの構成を説明する。例えば、データが８ビット
でアドレスが１６ビットの場合、１６ビットのアドレス
を一度にデータ信号線を介して出力することはできな
い。このため、アドレスビットをいくつかのグループに
分割し、そのグループ毎に、グループに含まれるアドレ
スビットを出力するようにする。

【００３５】図８に本実施形態のＦＩＦＯメモリの構成
を示す。同図に示すように本実施形態のＦＩＦＯメモリ
の構成は実施の形態３の構成とほぼ同様であるが、デー
タ／アドレス出力回路２５ｂが異なっている。データ／
アドレス出力回路２５ｂには、分割されたアドレスのグ
ループを選択するための選択信号ＳＥＬＤＡｎが入力さ
れる。ここで、選択信号ＳＥＬＤＡｎは、分割されたア
ドレスのグループのそれぞれ及びデータのいずれかを指
定できる数のビット数の信号とする。例えば、１６ビッ
トのアドレスを８ビット毎に２つのグループに分割する
場合、２つのグループ及びデータを指定するために２ビ
ット必要となる。このため、選択信号ＳＥＬＤＡｎは２
ビットとなる。また、１６ビットのアドレスを４ビット
毎に４つのグループに分割する場合、４つのグループ及
びデータを指定するために３ビット必要となり、選択信
号ＳＥＬＤＡｎは３ビットとなる。

【００３６】図７（ｂ）に、アドレスを２つのグループ
に分割したときのデータ／アドレス出力回路２５ｂの構
成の一部を示す。選択信号ＳＥＬＤＡｎは選択信号ＳＥ
ＬＤＡ0及び選択信号ＳＥＬＤＡ1からなる２ビットの信
号である。データ／アドレス出力回路２５ｂはデータ信
号線のビット毎にマルチプレクサ３９ｂを備える。マル
チプレクサ３９ｂは選択信号ＳＥＬＤＡ0及びＳＥＬＤ
Ａ1にしたがい、データビット（ＤＯＵＴＢ）またはア
ドレスビット（ＡＣ0Ｂ）もしくはアドレスビット（Ａ
Ｃ1Ｂ）のいずれかを選択して出力する。ここで、アド
レスビット（ＡＣ0Ｂ）は第１のグループに属するビッ
トであり、アドレスビット（ＡＣ1Ｂ）は第２のグルー
プに属するビットである。

【００３７】図７（ｃ）はアドレスをｎ＋１個のグルー
プに分割したときのデータ／アドレス出力回路２５ｂの
構成の一部を示した図である。選択信号ＳＥＬＤＡｎ
は、データ及びｎ＋１個のグループのそれぞれのうちの
一つを選択できるようなビット数となる。データ／アド
レス出力回路２５ｂはデータ信号線のビット毎に設けら
れたマルチプレクサ３９ｃを備える。マルチプレクサ３
９ｃは選択信号ＳＥＬＤＡ0〜ＳＥＬＤＡｘにしたが
い、データビット（ＤＯＵＴＢ）またはアドレスビット
（ＡＣ0Ｂ、ＡＣ1Ｂ…又はＡＣｎＢ）のいずれかを選択
して出力する。なお、アドレスビットＡＣiＢ（i=0,1…
n）は第i番目のビットグループに属するビットである。

【００３８】＜実施の形態５＞本実施形態のＦＩＦＯメ
モリは実施の形態４のＦＩＦＯメモリにおいて、データ
／アドレス出力回路に入力する選択信号ＳＥＬＤＡｎ
を、制御回路１７ａに入力する信号線の一部を利用して
入力するようにしたものである。図９にその構成を示
す。例えば、制御回路１７ａに入力する制御信号線ＲＣ
Ｋ、ＣＥＢ等を介して外部より選択信号ＳＥＬＤＡｎを
入力するようにする。このように既存の信号線を使用し
て選択信号ＳＥＬＤＡｎを入力することにより、選択信
号ＳＥＬＤＡｎのための信号線を別途設ける必要がな
い。

【００３９】この場合は、テスト信号ＴＥＳＴによりテ
ストモードにされたときに選択信号ＳＥＬＤＡｎを入力
するために使用する制御信号（ＲＣＫ、ＣＥＢ等）の値
を内部でラッチし、内部状態を保持しておき、この保持
した値を制御信号として用いる。このような動作を実現
するための制御回路１７ｃの構成の一部を図１０に示
す。同図に示すように、制御回路１７ｃにおいてＲＥ
Ｂ、ＲＣＫ等の制御信号の信号線にラッチ回路５１が接
続され、また、制御信号とＴＥＳＴ信号がＡＮＤ回路５
３に入力される。ＡＮＤ回路５３の出力が選択信号ＳＥ
ＬＤＡｎの一部として使用される。

【００４０】＜実施の形態６＞前述の実施形態では、メ
モリアレイ１１が２ポートメモリの場合であったが、本
発明に係る思想は１ポートメモリの場合にも適用可能で
ある。以下に１ポートメモリへの適用例を説明する。

【００４１】図１１に、実施の形態１のＦＩＦＯメモリ
を１ポートメモリを用いたＦＩＦＯメモリに適用した場
合の構成例を示す。同図に示すようにＦＩＦＯメモリは
読み出しアドレス又は書き込みアドレスを選択するセレ
クタ４５を有する。アドレスカウンタ１５ａ、１５ｂは
制御回路１７ｄにより制御される。メモリアレイ１１ｂ
は１ポートメモリである。１ポートメモリを用いた場
合、一時に、メモリアレイ１１ｂに対して書き込み及び
読み出しのいずれかの動作しか行うことができない。こ
のため、セレクタ４５が、読み出しアドレス用アドレス
カウンタ１５ａと書き込みアドレス用アドレスカウンタ
１５ｂのいずれかの出力を選択し、行／列デコーダ１３
ｃに出力する。セレクタ４５は制御信号ＲＥＢ、ＷＥＢ
等の制御信号に基いてかかる選択を行なう。

【００４２】図１１に示すＦＩＦＯメモリにおいても、
実施の形態１の場合と同様に、アドレスカウンタ１５
ａ、パラレル／シリアル変換回路２３が動作することに
より、テストモード時において、読み出しアドレス用ア
ドレスカウンタ１５ａの出力をパラレル／シリアル変換
回路２３で外部に取り出しが可能になり、不良セルのア
ドレスを外部で認識することが可能となる。

【００４３】実施の形態２ないし実施の形態５に示した
思想についても、上記と同様にして１ポートメモリの場
合に適用できる。

【００４４】

【発明の効果】本発明によれば、簡単な構成でＦＩＦＯ
メモリにおいて内部で生成する読み出し用アドレスをテ
ストモード時において外部に取り出すことができ、メモ
リにおいて不良箇所がある場合に、容易にその不良箇所
（不良アドレス）を特定することができる。

【図面の簡単な説明】

【図１】本発明に係るＦＩＦＯメモリの構成を示した
図（実施の形態１）

【図２】アドレスカウンタの構成を示した図

【図３】パラレル／シリアル変換回路の構成例を示し
た図

【図４】パラレル／シリアル変換回路の別の構成例を
示した図

【図５】本発明に係るＦＩＦＯメモリの構成を示した
図（実施の形態２）

【図６】本発明に係るＦＩＦＯメモリの構成を示した
図（実施の形態３）

【図７】データ／アドレス出力回路の構成を示した図

【図８】本発明に係るＦＩＦＯメモリの構成を示した
図（実施の形態４）

【図９】本発明に係るＦＩＦＯメモリの構成を示した
図（実施の形態５）

【図１０】制御回路の構成の一例を示した図（実施の
形態５）

【図１１】本発明に係るＦＩＦＯメモリの構成を示し
た図（実施の形態６）

【図１２】従来のＦＩＦＯメモリの構成を示した図

【符号の説明】

１１メモリアレイ（２ポートメモリ）１１ｂメモリアレイ（１ポートメモリ）１３ａ、１３ｂ、１３ｃ行／列デコーダ１５ａ、１５ｂアドレスカウンタ１７ａ、１７ｂ、１７ｃ、１７ｄ制御回路２３シリアル／パラレル変換回路２５、２５ｂデータ／アドレス出力回路

Claims

【特許請求の範囲】

【請求項１】データが書き込んだ順序で読み出される
ＦＩＦＯ機能を有する半導体記憶装置において、データを格納する複数のメモリセルをマトリクス状に配
置したメモリアレイと、所定のクロック信号に同期してカウントアップし、前記
メモリアレイに対する読み出し用アドレスを生成するア
ドレスカウンタと、前記アドレスカウンタにより生成された読み出し用アド
レスを外部に出力する出力手段とを有し、前記アドレスカウンタはテストモードを指定するテスト
信号によりカウントアップ動作を停止し、前記出力手段
は前記テスト信号によりアドレスカウンタにより生成さ
れた読み出し用アドレスをテスト用クロック信号に同期
して外部に出力することを特徴とする半導体記憶装置。
【請求項２】前記出力手段はアドレスカウンタから出
力されるパラレルデータをシリアルデータに変換して出
力することを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記テスト用クロック信号として前記ア
ドレスカウンタに入力する所定のクロック信号を用いる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】データが書き込んだ順序で読み出される
ＦＩＦＯ機能を有する半導体記憶装置において、データを格納する複数のメモリセルをマトリクス状に配
置したメモリアレイと、所定のクロック信号に同期してカウントアップして、前
記メモリアレイに対する読み出し用アドレスを生成する
アドレスカウンタと、前記アドレスカウンタから出力されるアドレスとメモリ
アレイからのデータのいずれかを選択して外部に出力す
る出力手段とを有することを特徴とする半導体記憶装
置。
【請求項５】テストモード時において、前記アドレス
カウンタはカウントアップ動作を停止し、前記出力手段
は前記アドレスカウンタのカウント値を選択して外部に
出力することを特徴とする請求項４記載の半導体記憶装
置。
【請求項６】前記読み出し用アドレスを構成する複数
ビットを所定数のグループに分割しておき、前記出力選
択手段は、前記アドレスカウンタから出力されるアドレ
スを選択して出力する場合に、各グループ単位でビット
を選択して出力することを特徴とする請求項４記載の半
導体記憶装置。