JP2003188767A - Synchronism capture circuit - Google Patents

Synchronism capture circuit

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JP2003188767A
JP2003188767A JP2001380443A JP2001380443A JP2003188767A JP 2003188767 A JP2003188767 A JP 2003188767A JP 2001380443 A JP2001380443 A JP 2001380443A JP 2001380443 A JP2001380443 A JP 2001380443A JP 2003188767 A JP2003188767 A JP 2003188767A
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Japan
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correlation
unit
value
circuit
signal
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JP2001380443A
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Japanese (ja)
Inventor
Yoshihito Shimazaki
良仁 島崎
Original Assignee
Oki Electric Ind Co Ltd
沖電気工業株式会社
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Publication date
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    • H04B1/70755Setting of lock conditions, e.g. threshold

Abstract

PROBLEM TO BE SOLVED: To provide a synchronism capture circuit in which power consumption is reduced in a receiving side terminal.
SOLUTION: A synchronism capture circuit 101 is provided with a plurality of partial correlative parts 113z (z=a, b, c, d) for generating a spread code PN and calculating a correlative value by calculating a partial correlation between this code PN and a received signal D and equipped with comparing parts 121z and clock signal supply parts 123z for supplying clock signals C to the comparing parts 121z and the partial correlative parts 113z corresponding to a plurality of partial correlative parts 113z. Each of the comparing parts 121z determines that the calculation of the correlative value is not required on the early stage of partial correlation calculation by using a threshold stored in a threshold storage part. When it is determined that the calculation of the correlative value is not required, each of the clock signal supply parts 123z receives a clock stop signals Hx (x=1, 2, 3, 4) from each of the comparing parts 121z and stops supplying the clock signal C.
COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】この発明は、符号分割多元接続通信システム(以下、CDMAと称する)において通信を行う端末が有する同期捕捉回路に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention, code division multiple access communication system to a synchronous acquisition circuit terminal has to perform communication (hereinafter, referred to as CDMA). 【0002】 【従来の技術】一般に広く行われている携帯電話等の移動体通信システムでは、通信方式のひとつとしてCDM 2. Description of the Related Art In general prevailing in mobiles such as a mobile communication system, CDM as one of communication systems
Aが用いられている。 A is used. CDMAで通信を行う無線端末における同期捕捉回路の従来例は、特開2001−245 Conventional synchronization acquisition circuit in a radio terminal that communicates with CDMA, the JP 2001-245
58号公報、及び特開2000−138654号公報に開示されている。 58 and JP disclosed in JP 2000-138654. 【0003】従来の同期捕捉回路について、図12を参照して説明する。 A conventional synchronization acquisition circuit will be described with reference to FIG. 12. 図12は、従来の同期捕捉回路の構成を示す図である。 Figure 12 is a diagram showing a configuration of a conventional synchronization acquisition circuit. 【0004】図12(A)に、従来の同期捕捉回路10 [0004] FIG. 12 (A), the conventional synchronization acquisition circuit 10
の全体の構成を示す。 Showing the overall configuration of. 例えば携帯電話におけるCDMA CDMA, for example in the mobile phone
による通信を想定したとき、基地局から送信された信号はアンテナ部103において受信される。 When assuming the communication by the signal transmitted from the base station is received by the antenna 103. 受信された信号は、無線部105において、ベースバンド信号に変換された後、図示しないA/D変換器によってディジタル信号に変換され、出力される。 The received signal is in the radio unit 105 after being converted into a baseband signal, is converted into a digital signal by the A / D converter (not shown), is output. この出力された信号を受信信号Dとする。 The output signal and the received signal D. 【0005】その後、受信信号Dは同期捕捉回路10に入力される。 [0005] Then, the received signal D is input to the synchronization acquisition circuit 10. 基地局から携帯電話に送信される信号は、 Signal transmitted to the phone from the base station,
拡散符号によって拡散されている。 It is spread by the spreading code. そこで、携帯電話では、基地局、即ち送信側の拡散符号と同じ拡散符号を生成し、受信した信号を逆拡散する。 Therefore, in the mobile phone, the base station, i.e. to generate the same spreading code as the transmission side of the spreading code, despreading the received signal. この逆拡散では、同期確立のため、同期捕捉回路で受信信号に対する同期捕捉が行われる。 In this despreading, for synchronization establishment, synchronization acquisition for the received signal in the synchronization acquisition circuit is performed. 【0006】同期捕捉回路10には、部分相関部13a [0006] synchronization acquisition circuit 10, the partial correlation unit 13a
〜13dと、サーチャ回路107とが設けられている。 And ~13D, and the searcher circuit 107 is provided.
このような構成の同期捕捉回路10において、受信信号Dは、それぞれの部分相関部13a〜13dに入力される。 In synchronization acquisition circuit 10 having such a configuration, the received signal D is input to each of the partial correlation portion 13 a to 13 d. 一般に、同期捕捉におけるシステム同期を効率良く実現するために、部分相関部を複数設け、受信信号Dに対する並列処理を行う。 In general, in order to achieve efficient system synchronization in the synchronization acquisition, a plurality of partial correlation unit, performs parallel processing for the received signal D. 同期捕捉回路10におけるシステム同期については、後に説明する。 For system synchronization in the synchronization acquisition circuit 10 will be described later. 【0007】部分相関部13a〜13dには、クロック信号生成部111からクロック信号Cがそれぞれ供給される。 [0007] partial correlation portion 13 a to 13 d, the clock signal C from the clock signal generator 111 are supplied. それぞれの部分相関部13a〜13dは、同様の構成を有し、同様の動作を行う。 Each partial correlation portion 13a~13d has the same configuration and performs the same operation. ここで、部分相関部1 Here, the partial correlation unit 1
3a(13b、13c、13d)の構成を、図12 3a (13b, 13c, 13d) the structure of FIG. 12
(B)に示す。 It is shown in (B). 【0008】部分相関部13a(13b、13c、13 [0008] partial correlation portion 13a (13b, 13c, 13
d)は、相関計算部15a(15b、15c、15 d) the correlation calculation unit 15a (15b, 15c, 15
d)、符号生成部117a(117b、117c、11 d), the code generation unit 117a (117b, 117c, 11
7d)、及び相関値格納部119a(119b、119 7d), and a correlation value storage unit 119a (119b, 119
c、119d)を有する。 c, with the 119d). 相関計算部15a(15b、 Correlation calculation unit 15a (15b,
15c、15d)、符号生成部117a(117b、1 15c, 15d), the code generation unit 117a (117b, 1
17c、117d)及び相関値格納部119a(119 17c, 117d) and the correlation value storage section 119a (119
b、119c、119d)には、クロック信号生成部1 b, 119c, the 119d), the clock signal generator 1
11からクロック信号Cがそれぞれ供給される。 11 the clock signal C is supplied from. 受信信号Dは、相関計算部15a(15b、15c、15d) Received signal D, the correlation calculation unit 15a (15b, 15c, 15d)
に入力される。 It is input to. 相関計算部15a(15b、15c、1 Correlation calculation unit 15a (15b, 15c, 1
5d)は、受信信号Dと、符号生成部117a(117 5d) includes a reception signal D, the code generation unit 117a (117
b、117c、117d)から生成される拡散符号P N b, 117c, spread code P N generated from 117d)
x(x=1,2,3,4(x=1〜4は、符号生成部1 x (x = 1,2,3,4 (x = 1~4 are code generator 1
17a〜117dにそれぞれ対応))とを用いて部分相関計算を行い、相関値Bxを出力する。 Perform partial correlation calculation using the corresponding)) and the 17A~117d, and outputs a correlation value Bx. 出力された相関値Bxは、相関値格納部119a(119b、119 The output correlation values ​​Bx, the correlation value storage unit 119a (119b, 119
c、119d)に格納される。 c, it is stored in the 119d). ここで、図4、図5及び図6を参照して、部分相関計算について説明する。 Here, with reference to FIGS. 4, 5 and 6, it will be described partial correlation calculation. 【0009】一般に、CDMAを用いた通信では、送信する信号に対して送信側が行った拡散のタイミングと同じタイミングで、受信側で拡散符号を生成し、受信した信号に対して逆拡散を行う。 [0009] Generally, in the communication using the CDMA, at the same timing as the timing of the spread of the transmission side is performed on the signal to be transmitted, to generate a spread code on the receiving side performs despreading for the received signal. このとき、受信側では同期捕捉を行って、受信信号から、送信側の拡散のタイミングを探索する。 In this case, the receiving side performs synchronous acquisition, from the received signal, to search the timing of the spread on the transmitting side. 同期捕捉回路において、送信側のタイミングで、符号生成部が拡散符号の生成を受信信号に対して行っている状態を、システム同期しているという。 In synchronization acquisition circuit at the timing of the transmission side, a condition code generation unit is performing the reception signal to generate the spreading code, that is system synchronization. 【0010】図4に、送信側のタイミングで拡散された信号の1周期分の受信信号Dを示す。 [0010] FIG. 4 shows the received signal D for one period of the spread signal at a timing of the transmission side. ここで、1周期分とは、送信側で生成した拡散符号P Nの1周期分を意味する。 Here, the one cycle means one cycle of the spread code P N generated by the transmitting side. 即ち、基地局等の送信側における拡散のタイミングと、受信側の受信のタイミングが一致していれば、ビット列NO1〜NO32までの拡散符号P Nで拡散された受信信号D(1周期32ビット分)が、無線部105 That is, the timing of the spread on the transmission side, such as a base station, if the timing of the reception of the receiver they match, the received signal D (1 cycle 32 bits spread by the spreading code P N to the bit string NO1~NO32 ) is, the wireless unit 105
から出力されるはずである。 It should be output from. 【0011】尚、図中、数値に*を付してあるが、この符号のついた数値は、ビット列NOが連続することを便宜上示したものである。 [0011] Although are denoted by the figure, the numerical *, numbers with a This code illustrates convenience that the bit string NO are continuous. また、図4では、拡散符号を1 Further, in FIG. 4, a spreading code 1
と−1で示してあるが、実際の回路では−1は、“0” If it is indicated by -1, but the actual circuit -1, "0"
として出力される。 It is output as. 1は、電圧がある状態(即ちハイレベル)を示すものであり、0は、電圧の低い状態もしくは電圧のない状態(即ちローレベル)を示すものである。 1 shows a state in which the voltage (i.e., high level), 0 shows the absence of a low state or voltage voltage (i.e. low level). 上述した事柄は、以下において説明する図5及び図6においても同様である。 Matter described above is the same in FIGS. 5 and 6 will be described below. 【0012】ところで、実際には、図4で示したように、最初から送信のタイミングと受信のタイミングが一致することは稀である。 By the way, in fact, as shown in FIG. 4, it is rare that the timing of the reception timing of the transmission from the first match. 図5に、実際に得られる受信信号Dの一例を示す。 5 shows an example of a received signal D actually obtained. この図は、実際に、無線部105から出力された信号Dを、無作為に拡散符号P Nの1周期分にあたる32ビット分抽出した例を示している。 This figure actually shows an example of the output signal D, and extracted 32 bits corresponding to one period of the random spread code P N from the radio unit 105. 【0013】図中の表、上段は、受信信号ビット列NO [0013] Table in the figure, the upper part, the received signal bit string NO
として、信号Dに対して得られた順に1〜32までの数字を付与している。 As it has been granted a number between 1 to 32 in the order obtained for signal D. 得られる受信信号Dは、図中の表、 Received signal D obtained, the table in the drawing,
3段目の行に示すようなものとなる。 It becomes as shown in the line of the third stage. このとき、受信信号ビット列NO1は、表中に示すように、拡散符号のビット列NO9の拡散符号生成のタイミングと一致している。 At this time, the received signal bit string NO1, as shown in the table are consistent with the timing of the spreading code generation of the bit string NO9 spreading code. 即ち、実際には受信信号Dは、拡散符号のビット列NO9〜NO32及びNO1〜NO8までの32ビット分の拡散符号P Nで拡散されている。 That is, the actual received signal to D are spread by the spreading code P N of 32 bits up to the bit string NO9~NO32 and NO1~NO8 spreading codes. よって、受信信号のビット列NO1に対し、拡散符号生成のタイミングを拡散符号ビット列NO9で開始し、32ビット分生成すれば得られた受信信号Dに対して逆拡散を行うことができる。 Therefore, for the bit string NO1 of the received signal, spreading the timing of code generation starts by the spreading code bit string NO9, it is possible to perform despreading for the received signal D obtained when 32 bits generated. そこで、同期捕捉回路10においては、上述したような拡散符号生成の開始のタイミングを、受信信号D Therefore, the synchronization acquisition circuit 10, the timing of the start of the spreading code generated as described above, the received signal D
から見つけなければならない。 It must be found from. このようなシステム同期を行うため、部分相関部13a〜13dでは、部分相関計算が行われる。 To perform such a system synchronization, the partial correlation unit 13 a to 13 d, partial correlation calculation is performed. 【0014】図12で示した符号生成部117a〜11 [0014] code generator 117a~11 shown in FIG. 12
7dの動作について図6を参照して説明する。 Operation of 7d will be described with reference to FIG. まずは、 First of all,
図12(B)で示したような構成の部分相関部13aに対応する符号生成部117aにおける符号生成について説明する。 Figure 12 (B) code generation in the code generation unit 117a corresponding to the configuration of the partial correlation portion 13a as shown in will be described. 【0015】図6には、拡散符号ビット列NO1〜NO [0015] FIG. 6 is a spreading code bit string NO1~NO
32までの1周期分の拡散符号P Nを示してある。 It is shown for one cycle of the spread code P N to 32. 符号生成部117aでは、図5で示したような受信信号のビット列NO1の信号Dに対して、図6中、矢印601で示した拡散符号ビット列NOから拡散符号の生成を開始する。 The code generating unit 117a, for the signal D of the bit string NO1 of the received signal as shown in FIG. 5, in FIG. 6, it starts generating the spread code from the spread code bit string NO indicated by the arrow 601. 即ち、符号生成部117aでは、受信信号のビット列NO1に対して、拡散符号ビット列NO1から拡散符号の生成を開始し、受信信号のビット列NO32までの32ビット分を生成する。 That is, the code generating unit 117a, the bit string NO1 of the received signal, it starts generating the spread code from the spread code bit string NO1, to generate 32 bits to the bit string NO32 of the received signal. よって、相関計算部15a Therefore, the correlation calculation unit 15a
では32ビット分の相関計算が行われる。 Correlation calculation of 32 bits is performed. 【0016】符号生成部117b〜117dの動作についても、符号生成部117aと同様である。 [0016] For even operation of the code generator 117B~117d, it is similar to the code generating unit 117a. 即ち、図5 That is, FIG. 5
で示したような受信信号のビット列NO1に対して、符号生成部117b、117c、117dは、図6中、対応する矢印603、矢印605、矢印607で示した拡散符号ビット列NOから拡散符号の生成を開始する。 Bit for string NO1, code generator 117b, 117c, 117d of the received signal as shown in, in FIG. 6, the corresponding arrows 603, arrows 605, generation of the spread code from the spread code bit string NO indicated by the arrow 607 the start. また、これら符号生成部117b〜117dに対応する相関計算部15b〜15dの動作についても、上述した相関計算部15aと同様である。 As for the operation of the correlation calculation unit 15b~15d corresponding to these code generation unit 117B~117d, it is similar to the correlation calculating unit 15a described above. 【0017】尚、符号生成部117a〜117dで生成する拡散符号P N x(x=1,2,3,4)と、受信信号Dとの間で部分相関を計算した場合、拡散符号のタイミング、即ち位相が一致していれば、相関値Bx(x= [0017] Note that generated by the code generation unit 117a~117d spread code P N x (x = 1,2,3,4) , when calculating the partial correlation between the received signal D, the timing of the spreading code , i.e. if the phase match, the correlation value Bx (x =
1,2,3,4)は一致していない場合に比べてより大きな値となる性質を有している。 1, 2, 3, 4) than when they do not coincide has a property as a larger value. したがって、部分相関部13a〜13dより得られる相関値B1〜B4のうち、一番大きな値を得られた部分相関部において、システム同期している可能性がある。 Therefore, among the correlation values ​​B1~B4 obtained from the partial correlation unit 13 a to 13 d, the partial correlation unit obtained the largest value, there is a possibility that the system synchronization. 上述した図5及び図6、によれば、システム同期している可能性のある回路は、部分相関部13bである。 According to FIG. 5 and FIG. 6, described above, the circuit that might have system synchronization is a partial correlation portion 13b. よって、相関値B2が大きな値を示す。 Accordingly, shown correlation value B2 is a large value. 実際には、システム同期しているか否かの判断は、サーチャ回路107において行われる。 In practice, determination of whether or not to system synchronization is performed in searcher circuit 107. 【0018】 【発明が解決しようとする課題】以上述べたような従来の同期捕捉回路では、複数の部分相関の計算を行うことによって、システム同期を実現している。 [0018] In the conventional synchronization acquisition circuit as described above INVENTION SUMMARY is], by performing the calculation of a plurality of partial correlations realizes a system synchronization. よって、複数の部分相関部においては、常に各回路を動作させている。 Therefore, in the plurality of partial correlation portion, and always operate each circuit. その結果、従来の同期捕捉回路では、消費電力が大きくなるという問題があった。 As a result, in the conventional synchronization acquisition circuit, there is a problem that power consumption increases. 受信側において携帯端末を用いた場合、この携帯端末における低消費電力は重要課題である。 When using the mobile terminal at the receiving side, the low power consumption in the portable terminal is important. 【0019】そこで、この発明は、上述したような問題点に鑑み、受信側の端末において複数の部分相関部を駆動させる場合に、部分相関の計算途中で、その相関値からシステム同期可能でないことを判断し、該当する部分相関部の動作を停止させることによって、低消費電力を実現する同期捕捉回路を提供することを目的とする。 [0019] Therefore, the present invention has been made in view of the problems as described above, in the case of driving a plurality of partial correlation portion in the receiving terminal, in the intermediate calculation of partial correlation, it is not possible system synchronization from the correlation value It determines, by stopping the operation of the corresponding partial correlation unit, and an object thereof is to provide a synchronization acquisition circuit to achieve low power consumption. 【0020】 【課題を解決するための手段】そこで、上述したような問題点に鑑み、第1発明の同期捕捉回路は、符号拡散された受信信号と生成した信号との相関を行う相関器と、 [0020] Means for Solving the Problems] In view of the problems as described above, synchronization acquisition circuit of the first invention, a correlator for performing a correlation between the signal generated and the received signal is code-spread ,
相関の結果と予め設定された値とを比較する比較部と、 A comparing unit for comparing the preset value with the results of the correlation,
比較部から出力された比較結果に基づいて、相関器及び比較部へのクロックの供給を中止するクロック制御部とを有している。 Based on the output comparison result from the comparing unit, and a clock control unit to stop the supply of the clock to the correlator and comparing unit. そして、第1発明によれば、相関器、比較部及びクロック制御部は複数有することが好ましい。 Then, according to the first invention, a correlator, a comparison unit and a clock control unit preferably has a plurality. 【0021】第1発明の同期捕捉回路によれば、相関器である部分相関部が複数設けられる。 According to the synchronization acquisition circuit of the first invention, the partial correlation portion is plurality is correlators. 各部分相関部は、 Each partial correlation unit,
信号を生成する符号生成部を有しており、符号生成部が生成した信号である逆拡散用の拡散符号と符号拡散された受信信号との間で部分相関計算を行う。 Has a code generator for generating a signal, it performs a partial correlation calculations between the spreading code and the code-spread received signal for despreading a signal code generator has generated. そして、この部分相関計算によって算出された相関値は、各部分相関部において相関値格納部に格納される。 Then, the correlation values ​​calculated by the partial correlation calculation is stored in the correlation value storage unit in each partial correlation unit. 【0022】また、クロック信号制御部は、クロック信号供給部として、複数の部分相関部のそれぞれに対して設けられていて、比較部及び部分相関部に対して、クロック信号の供給を行う。 Further, the clock signal control unit as a clock signal supply unit, be provided for each of a plurality of partial correlation unit for comparing section and a partial correlation unit, to supply the clock signal. 【0023】更に、複数の部分相関部のそれぞれに対して設けられる比較部において、予め設定された値である閾値が、閾値格納部に格納されている。 Furthermore, in the comparison unit provided for each of a plurality of partial correlation portion, the threshold value is a preset value, stored in the threshold storage unit. 比較部は、符号生成部において生成された拡散符号の符号長を、設定されたカウンタ値までカウントしたとき、相関値格納部から相関値を読み込む。 Comparing unit, a code length of the spread code generated by the code generating unit, when counted up to the set counter value, reads the correlation value from the correlation value storage unit. そして、読み込まれた相関値と閾値との比較を行う。 Then, a comparison of the read correlation value and the threshold value. この比較の結果、比較部において、 The result of this comparison, the comparison unit,
相関値が部分相関計算の早期の段階で算出不要であることが判断される。 It is determined correlation value is not necessary calculation at an early stage of partial correlation calculation. 【0024】比較部において読み込まれた相関値が算出不要であると判断された場合は、クロック信号供給部は、比較結果としてクロック停止信号を比較部から受信する。 [0024] If the correlation value read in the comparison unit is determined to be unnecessary calculation, the clock signal supply unit receives from the comparator a clock stop signal as a comparison result. その後、クロック信号供給部は、比較部及び部分相関部に対するクロック信号の供給を停止する。 Thereafter, the clock signal supply unit stops supplying the clock signal to the comparison unit and a partial correlation portion. 【0025】以上のような第1発明の同期捕捉回路によれば、部分相関を計算する必要がない部分相関部、及び、この部分相関部に対応する比較部の動作を、クロック信号の供給を早期の段階で中断することによって、停止させる。 According to the synchronization acquisition circuit of the first invention as described above, the partial correlation portion is not necessary to calculate the partial correlation, and the operation of the comparison unit corresponding to the partial correlation unit, the supply of the clock signal by interrupting at an early stage, it is stopped. この結果、従来の同期捕捉回路と比較して、 As a result, compared with the conventional synchronization acquisition circuit,
部分相関を計算する必要のない回路における消費電力を少なくすることが可能となる。 Possible to reduce the power consumption in unnecessary circuit for calculating partial correlation become. 【0026】尚、受信信号の受信状況に応じて、制御部が比較部に対してカウンタ値を設定する。 [0026] Incidentally, depending on the condition of reception of the received signal, the control unit sets the counter value to the comparison unit. 制御部は、C Control unit, C
DMAの通信を行う端末に設けられるものである。 Those provided in the terminal that performs DMA communication. 更に、制御部は、第1発明の同期捕捉回路の内部に設けられる構成であってもよい。 Furthermore, the control unit may be configured to be provided inside the synchronization acquisition circuit of the first invention. このようにカウンタ値の設定を行うことにより、受信信号の受信状況が良好なときは、同期捕捉回路における消費電力を更に低減させることができる。 By setting the thus counter value, when the reception status of the received signal is good, it is possible to further reduce the power consumption in the synchronization acquisition circuit. 【0027】また、第2発明の同期捕捉回路は、符号拡散された受信信号と生成した信号との相関を行う相関器を、複数個有している。 Further, the synchronization acquisition circuit of the second invention, a correlator for performing a correlation between the signal generated and the received signal is code-spread, has a plurality. そして、第2発明の同期捕捉回路は、複数の相関の結果をそれぞれ比較する相関比較部と、相関比較部から出力された比較結果に基づいて、相関器へのクロックの供給を中止するクロック制御部とを有する。 Then, the synchronization acquisition circuit of the second invention, a correlation comparator for comparing the results of the plurality of correlation, respectively, based on the comparison result outputted from the correlation comparator, a clock control to stop the supply of the clock to the correlator and a part. 【0028】第2発明の同期捕捉回路によれば、第1発明と同様の手順によって部分相関計算を行い、その結果として算出された相関値を、相関値格納部に格納する部分相関部が相関器として、複数設けられている。 According to the synchronization acquisition circuit of the second invention performs a partial correlation calculated by the first invention and the same procedure, the correlation value calculated as a result, the partial correlation unit for storing the correlation value storage unit correlation as vessel, provided with a plurality. これら複数の部分相関部に対して、クロック制御部であるクロック信号供給部がそれぞれ設けられている。 For these plurality of partial correlation unit, a clock signal supply unit are respectively provided a clock control unit. これらクロック信号供給部は、それぞれに対応する部分相関部にクロック信号を供給する。 These clock signal supply unit supplies a clock signal to the partial correlation portion corresponding to each. 【0029】更に、第2発明の同期捕捉回路は、複数の部分相関部のうち、任意の数の部分相関部に対して、ひとつの相関比較部を具えている。 Furthermore, the synchronization acquisition circuit of the second invention, among the plurality of partial correlation unit, for the partial correlation unit of any number, and comprises a single correlation comparator. この相関比較部は、任意の数の部分相関部において生成された拡散符号の符号長を、設定されたカウンタ値までカウントしたとき、それぞれの相関値格納部から相関値を読み込む。 The correlation comparison unit, a code length of the spreading code generated in the partial correlation unit of any number, when the counting to the set counter value, reads the correlation value from the respective correlation value storage unit. 続いて、 continue,
相関比較部は、読み込んだ複数の相関値をそれぞれ比較することにより、算出不要である相関値を検出する。 The correlation comparator, by comparing the read plurality of correlation values ​​respectively, for detecting the correlation value is not necessary calculation. 【0030】このとき、算出不要である相関値を算出している部分相関部に対して、クロック信号の供給を行っているクロック信号供給部には、相関比較部から比較結果としてクロック停止信号が送信される。 [0030] At this time, with respect to the partial correlation portion calculates the correlation value is not required calculation, the clock signal supply unit that performs supply of the clock signal, the clock stop signal as the comparison result from the correlation comparator It is sent. このクロック信号を受信すると、クロック信号供給部は、部分相関部へのクロック信号の供給を停止する。 When receiving the clock signal, the clock signal supply unit stops supplying the clock signal to the partial correlation portion. 【0031】以上のような第2発明の同期捕捉回路においても第1発明と同様に、消費電力の低減が可能となる。 [0031] Like the first invention in the synchronization acquisition circuit having the above second invention, it is possible to reduce power consumption. また、第2発明の同期捕捉回路によれば、閾値格納部における閾値を設定するためのCPU(Centra Further, according to the synchronization acquisition circuit of the second aspect, CPU for setting the threshold in the threshold storage unit (Centra
l Processing Unit)やDSP(Di l Processing Unit) and DSP (Di
gital Signal Processor)などのプロセッサのプログラムが不要になるという利点がある。 There is an advantage in that gital Signal Processor) processors, such as the program is not required. また、第2発明においても第1発明と同様に、受信信号の受信状況に応じて、制御部が相関比較部に対してカウンタ値を設定する。 Further, Like the first invention in the second invention, in accordance with the reception state of the reception signal, the control unit sets the counter value to the correlation comparator. この結果、第1発明と同様にして、受信状況にあわせた更なる消費電力の低減を図ることができる。 As a result, it is possible to first invention and in a similar manner, reduce further the power consumption in conjunction with the reception status. 【0032】 【発明の実施の形態】以下、図を参照して、この出願に係る第1発明及び第2発明による実施の形態について説明する。 [0032] PREFERRED EMBODIMENTS Hereinafter, with reference to the drawings will be described embodiments of the first and second aspects of the present invention according to this application. 尚、以下の説明に用いる各図は、第1発明及び第2発明を理解できる程度に概略的に示してあるに過ぎず、従って、第1発明及び第2発明が図示例のみに限定されるものでないことは理解されたい。 Incidentally, the drawings used in the following description, merely schematically illustrated enough to understand the first and second aspects of the present invention, therefore, the first and second aspects of the invention be limited only to the illustrated examples it not the one it is to be understood. また、説明に用いる各図において、同様な構成成分については、同一の符号を付して示し、重複する説明を省略することもある。 Further, in each drawing used for the description, the same components are denoted by the same symbols, sometimes to omit the overlapping description. 【0033】[第1の実施の形態] 1. [0033] [First Embodiment 1. 第1の実施の形態による同期捕捉回路の構成図1を参照して、第1発明に係る実施の形態を、第1の実施の形態として説明する。 Referring to diagram 1 of synchronization acquisition circuit according to the first embodiment, the embodiment according to the first invention will be described as a first embodiment. 図1は、第1の実施の形態における同期捕捉回路の構成例を示す図である。 Figure 1 is a diagram showing a configuration example of the synchronization acquisition circuit in the first embodiment. 尚、図1に関する説明では、図12を参照して説明した従来例と同様、携帯電話等の携帯端末においてCDMAによる通信を行うことを想定する。 In the description of FIG. 1, similar to the conventional example described with reference to FIG. 12, it is assumed that perform communication by CDMA in a mobile terminal such as a mobile phone. 【0034】この際、基地局から送信された信号が、アンテナ部103で受信され、その後無線部105から受信信号Dが出力されるまでの、アンテナ部103及び無線部105の動作は、図12に示した従来例と同様である。 [0034] At this time, the signal transmitted from the base station is received by the antenna unit 103, from the subsequent wireless unit 105 to reception signal D is outputted, the operation of the antenna unit 103 and the radio unit 105, FIG. 12 is the same as the conventional example shown in. また、アンテナ部103及び無線部105も、図1 The antenna unit 103 and the radio unit 105, FIG. 1
2に示した従来例と同様の構成であるとする。 2, the same structure as the conventional example shown in. 【0035】受信信号Dは、同期捕捉回路101に入力される。 The received signal D is input to the synchronization acquisition circuit 101. 第1の実施の形態によれば、同期捕捉回路10 According to the first embodiment, the synchronization acquisition circuit 10
1には、回路1〜回路4までの複数の回路と、サーチャ回路107とが設けられている。 The 1, a plurality of circuits to circuit 1 circuit 4, and the searcher circuit 107 is provided. 受信信号Dは、それぞれの回路1〜回路4に並列に入力される。 Received signal D is input in parallel to the respective circuits 1 to circuit 4. 尚、携帯端末の内部には、クロック信号生成部111が設けられており、クロック信号生成部111からのクロック信号C Incidentally, inside the portable terminal, the clock signal generator unit 111 is provided, the clock signal C from the clock signal generator 111
は、回路1〜回路4までの各回路にそれぞれ供給される。 It is supplied to each circuit to circuit 1 circuit 4. 【0036】図12を参照して説明したように、基地局(即ち送信側)から携帯端末に送信される信号は、拡散符号によって、或るタイミングで拡散されている。 [0036] As described with reference to FIG. 12, the signal transmitted to the mobile terminal from the base station (i.e., transmission side), the spreading codes are diffused at a certain timing. そこで、携帯端末では、送信側が行った拡散のタイミングと同じタイミングで、送信側の拡散符号と同じ拡散符号を生成し、受信した信号に対して逆拡散を行う。 Therefore, in the mobile terminal, at the same timing as the timing of the spread of the sender was performed to generate the same spreading code as the transmission side of the spread code, performs despreading for the received signal. この逆拡散では、同期捕捉においてシステム同期が行われる。 In this despreading, system synchronization is performed in synchronization acquisition. 【0037】このシステム同期を可能とするため、回路1〜回路4までの複数の回路では、受信信号Dに対して、拡散符号P Nを生成する。 [0037] To enable this system synchronization, the plurality of circuits to circuit 1 circuit 4, the received signal D, and generates the spread code P N. そして、回路1〜回路4 The circuit 1 circuit 4
の各回路において、信号Dと符号P Nとの間で部分相関計算が行われる。 In each circuit, partial correlation calculation between the signal D and the code P N is performed. 尚、回路1〜回路4までのそれぞれの回路で生成される拡散符号P Nの位相は、異なっている。 The phase of the spread code P N generated in the respective circuits up circuit 1 to circuit 4 are different. 即ち、回路1〜回路4において、x=1からx=4 That is, in the circuit 1 to circuit 4, x = 4 x = 1 to
までの4種類の異なる位相の拡散符号P N xが生成される。 Spread code P N x of four different phases until is generated. ここで、符号P N xは、回路xで生成された符号であることを意味する。 Here, reference numeral P N x means that the code generated by the circuit x. 拡散符号P N x及び部分相関計算について、詳細は後述する。 For spreading code P N x and partial correlation calculation will be described in detail later. 【0038】尚、回路1〜回路4は同様の構成及び機能を有する。 [0038] Incidentally, the circuit 1 to circuit 4 has the same configuration and function. ここでは、回路1の構成を代表して説明する。 Here, it will be described as a representative configuration of the circuit 1. 回路1には、クロック制御部としてクロック信号供給部123aと、相関器として部分相関部113aと、 The circuit 1, a clock signal supply unit 123a as a clock control unit, a partial correlation portion 113a as a correlator,
比較部121aとが設けられている。 A comparison unit 121a is provided. 部分相関部113 Partial correlation unit 113
aにおいては、上述したような部分相関計算が行われる。 In a, the partial correlation calculation as described above is performed. 【0039】比較部121aには閾値格納部が設けられており、この閾値格納部には、予め設定された値である閾値が格納されている。 The threshold storage unit is provided in the comparison section 121a, the threshold storage unit, which stores the threshold value is a preset value. 比較部121aは、閾値格納部に格納された閾値を用いて、相関値が部分相関計算の早期の段階で算出不要であることを判断する。 Comparing unit 121a, using the threshold value stored in the threshold storage unit, a correlation value is determined to be unnecessary calculation at an early stage of partial correlation calculation. 比較部12 The comparison section 12
1aについて、詳細な説明は後述する。 For 1a, a detailed description will be given later. 【0040】また、クロック信号供給部123aは、比較部121a及び部分相関部113aに対して、クロック信号Cの供給を行う。 Further, the clock signal supply unit 123a, to the comparison unit 121a and a partial correlation unit 113a, to supply the clock signal C. 尚、第1の実施の形態においては、クロック信号供給部123aを、ANDゲート回路を用いて構成した例を示している。 In the first embodiment, the clock signal supply unit 123a, shows an example in which using the AND gate circuit. 【0041】尚、図1においては、上述したような構成について、回路2〜回路4に対応させて、クロック信号供給部123b〜123d、部分相関部113b〜11 [0041] In FIG. 1, the configuration as described above, corresponding to the circuit 2 to circuit 4, a clock signal supply unit 123B~123d, partial correlation portion 113b~11
3d、比較部121b〜121dとする。 3d, the comparator unit 121B~121d. 【0042】次に、回路1〜回路4における部分相関部113z及び比較部121zの構成について、図2 [0042] Next, the configuration of the partial correlation portion 113z and comparison unit 121z in the circuit 1 to circuit 4, FIG. 2
(A)及び(B)を参照して説明する。 (A) and is described with reference to (B). 図2(A)及び(B)においては、xはすでに述べたような値を取りうるものであり、zは、回路1〜回路4に対応させてa、 In FIG. 2 (A) and (B), x is as it can take values ​​such as already mentioned, and z is made to correspond to the circuit 1 to circuit 4 a,
b、c、dのいずれかの記号を取りうるものとする。 b, c, shall be taken to one of symbols d. 即ちxを付された符号は、回路xにおける生成信号、入力信号、出力信号のいずれかであることを表すものである。 That code attached to x is representative of that is either generated signal, the input signal, the output signal of the circuit x. 更に、zを付された符号は、回路xに属する構成要素であることを示す。 Further, reference numerals attached to z indicates a component that belongs to the circuit x. 即ち、z=aならば、回路1に属する構成要素であることを意味する。 That is, if z = a, which means that it is a component that belongs to the circuit 1. これと同様に、z In the same way, z
=b〜dも回路2〜4に対応している。 = B~d is also corresponding to the circuit 2-4. 【0043】まず、この実施の形態における部分相関部113zの構成を、図2(A)を参照して説明する。 Firstly, the configuration of the partial correlation portion 113z of this embodiment will be described with reference to FIG. 2 (A). 図2(A)は、この実施の形態における部分相関部113 2 (A) is, the partial correlation unit 113 in this embodiment
zの構成例を示す図である。 It is a diagram illustrating a configuration example of z. 【0044】部分相関部113zには、送信側の拡散符号と同じ拡散符号P N xを生成する符号生成部117z [0044] The partial correlation unit 113z, code generation unit 117z for generating a same spread code P N x the sending and spreading code
が設けられている。 It is provided. そして、部分相関部113zでは、 Then, the partial correlation unit 113z,
拡散符号P N xと受信信号Dとの間で、部分相関計算を行う。 Between the received signal D and the spread code P N x, it performs a partial correlation calculation. 具体的には、部分相関計算は、乗積部125z、 Specifically, partial correlation calculation is multiplying unit 125Z,
加算部129z、及び遅延部127zによって行われる。 Addition unit 129Z, and is performed by the delay unit 127Z. 図12に示した従来例の構成と比較すれば、乗積部125z、加算部129z、及び遅延部127zは、相関計算部15a(15b、15c、15d)に相当する部分である。 In comparison with the conventional configuration shown in FIG. 12, multiplying unit 125Z, the addition unit 129Z, and the delay unit 127z is a portion corresponding to the correlation calculation unit 15a (15b, 15c, 15d). 尚、部分相関計算の結果算出された相関値は、部分相関部113zに設けられた相関値格納部11 The results calculated correlation values ​​of partial correlation calculations, the partial correlation portion correlation value storage unit 11 provided in 113z
9zに格納される。 It is stored in the 9z. 【0045】また、クロック信号Cは、ANDゲート回路123zを介して、部分相関部113zを構成する乗積部125z、符号生成部117z、加算部129z及び相関値格納部119zに、それぞれ供給される。 Further, the clock signal C via the AND gate circuit 123Z, multiplying unit 125z constituting the partial correlation portion 113z, code generation unit 117Z, the addition unit 129z and the correlation value storage unit 119Z, are supplied . 【0046】次に、図2(B)を参照して、この実施の形態における比較部121zの構成について説明する。 Next, with reference to FIG. 2 (B), the described configuration of the comparing unit 121z in this embodiment.
図2(B)は、この実施の形態による比較部121zの構成例を示す図である。 Figure 2 (B) is a diagram showing a configuration example of a comparison portion 121z of this embodiment. 【0047】比較部121zには、符号生成部117z [0047] The comparison section 121z, code generation unit 117z
において生成された拡散符号P N xの符号長をカウントするカウンタ部131zと、閾値fを格納する閾値格納部135zとが設けられている。 A counter unit 131z for counting the code lengths of the generated spread code P N x, a threshold value storage unit 135z for storing a threshold value f is provided in the. この実施の形態において、後述するサーチャ回路107に設定された閾値と区別するため、サーチャ回路107における閾値を第1閾値Fとし、これに対し、閾値fを第2閾値、及び閾値f In this embodiment, to distinguish it from the threshold set searcher circuit 107 to be described later, the threshold in searcher circuit 107 to the first threshold value F, contrast, threshold f second threshold value, and the threshold value f
を格納する閾値格納部135zを第2閾値格納部と称することにする。 The threshold value storage unit 135z for storing will be referred to as a second threshold value storing unit. ここで、図1を参照すれば、携帯端末には、制御部109が設けられている。 Here, referring to FIG. 1, the portable terminal controller 109 is provided. 第1閾値F及び第2閾値fは、制御部109におけるCPU(もしくはD The first threshold value F and the second threshold value f, CPU in the control unit 109 (or D
SP)によって設定される値である。 Is a value set by SP). CPU(もしくはDSP)による第1閾値F及び第2閾値fの設定について、詳細は後述する。 The setting of the first threshold value F and the second threshold value f by CPU (or DSP), the details will be described later. 【0048】また、クロック信号Cは、比較部121z [0048] The clock signal C, the comparison unit 121z
において、カウンタ部131z、第2閾値格納部135 In the counter unit 131Z, the second threshold value storing unit 135
z及び、後述するコンパレータ133zに供給される。 z and supplied to the later-described comparator 133z. 【0049】ここで、カウンタ部131zにおけるカウントは、次の手順によって行われることが好ましい。 [0049] Here, the count in the counter unit 131z is preferably carried out by the following procedure. まず、部分相関部113zにおいて、乗積部125zでは、符号生成部117zから出力される拡散符号P N First, the partial correlation unit 113z, the multiplying unit 125Z, the spread code P N x output from the code generation unit 117z
と受信信号Dが乗積され、その結果Sx(y)(y= A reception signal D is multiplied, the result Sx (y) (y =
1,2,3,・・・,32)が出力される。 1, 2, 3, ..., 32) is output. この動作について詳細は後述するが、乗積部125zは、受信信号D及び拡散符号P N xが1ビット入力される毎に、Sx Although this operation will be described in detail later, multiplying unit 125z, every time the received signal D and the spread code P N x is 1 bit input, Sx
(y)を出力する。 And it outputs the (y). 【0050】次に、比較部121zにおいて、乗積部1 Next, the comparison unit 121z, multiplying section 1
25zから出力された信号Sx(y)は、カウンタ部1 Output from 25z signal Sx (y), the counter section 1
31zに入力される。 Is input to the 31z. カウンタ部131zは、信号Sx Counter unit 131z is, signal Sx
(y)が入力される回数をカウントする。 (Y) counts the number of times to be inputted. 即ち、カウンタ部131zは、信号Sx(y)が入力される回数によって、符号生成部117zにおいて生成された拡散符号P N xの符号長をカウントする。 That is, the counter section 131z is by the number of times the signal Sx (y) is input, counts the code length of the spread code P N x produced by the code generator unit 117Z. 【0051】尚、図1を参照すれば、カウンタ部131 [0051] Incidentally, referring to FIG. 1, the counter unit 131
zには、携帯端末に設けられた制御部109のCPU The z, the control unit 109 provided in the mobile terminal CPU
(もしくはDSP)によって、カウンタ値Nが予め設定されることが好ましい。 By (or DSP), it is preferable that the counter value N is set in advance. そして、カウンタ部131zによるカウントはカウンタ値Nまで行う。 When the count by the counter unit 131z is performed until the counter value N. このカウンタ値Nは、受信信号Dの受信状況に対応して、変化する値である。 The counter value N, in response to the reception state of the reception signal D, which is a value that varies. CPU(もしくはDSP)によるカウンタ値Nの設定について、詳細は後述する。 For setting the counter value N by CPU (or DSP), the details will be described later. 【0052】カウンタ部131zは、カウンタ値Nまでカウントを行うと、カウントが終了した旨の信号Jxをコンパレータ133zに出力する。 [0052] counter 131z is performed counting until the counter value N, and outputs a signal Jx indicating that the count has ended comparator 133z. コンパレータ133 Comparator 133
zは、カウンタ部131zが信号Jxを出力するタイミングと、ほぼ同じタイミングで信号Jxを受信する。 z is a timing counter unit 131z outputs a signal Jx, receives signals Jx at almost the same timing. そして、コンパレータ133zは、信号Jxを受信すると同時に、相関値格納部119zから相関値Bx(N)を読み込むとともに、第2閾値格納部135zから第2閾値fを読み込む。 The comparator 133z is at the same time receives the signal Jx, reads in the correlation value Bx (N) from the correlation value storage unit 119Z, reads the second threshold value f from the second threshold value storage unit 135Z. その後、コンパレータ133zは、第2閾値fと相関値Bx(N)を比較することによって、 Thereafter, the comparator 133z is that by the second threshold value f for comparing the correlation value Bx (N),
相関値が部分相関計算の早期の段階で算出不要であるか否かを判断する。 Correlation value is equal to or unnecessary calculation at an early stage of partial correlation calculation. 尚、信号Bx(N)は、カウンタ部1 The signal Bx (N), the counter section 1
31zがカウンタ値Nの値をカウントした時点で、加算部129zから出力される相関値である。 When the 31z has counted value of the counter value N, a correlation value output from the addition unit 129Z. 信号Bx Signal Bx
(N)について、詳細は後述する。 For (N), it will be described in detail later. 【0053】ここで、算出不要である旨の判断が行われたとき、コンパレータ133zは、クロック信号供給部123zに、比較結果としてクロック停止信号Hxを出力する。 [0053] Here, when the determination that calculation is unnecessary is performed, the comparator 133z is the clock signal supply unit 123Z, and outputs a clock stop signal Hx as the comparison result. クロック停止信号Hxを受信したクロック信号供給部123zは、部分相関部113z及び比較部12 The clock signal supply unit 123z which has received the clock stop signal Hx is the partial correlation portion 113z and comparison unit 12
1zに対する、クロック信号Cの供給を停止する。 For 1z, it stops the supply of the clock signal C. この結果、部分相関部113z及び比較部121zにおいて、クロック信号Cが供給される各部構成要素の動作は、停止する。 As a result, the partial correlation portion 113z and comparison unit 121z, operation of each component of the clock signal C is supplied to stop. 尚、この実施の形態において、クロック停止信号Hxは、”0”(即ちローレベル)の値をとる信号であることが好ましい。 Incidentally, in this embodiment, the clock stop signal Hx is "0" (i.e., low level) is preferably a signal having a value of. 【0054】一方、コンパレータ133zによって、部分相関計算が算出不要であるとの判断が行われない場合、部分相関部113zにおける部分相関計算が終了すると、その結果である相関値Bxは、サーチャ回路10 On the other hand, by the comparator 133z, if judged that the partial correlation calculation is unnecessary calculation is not performed, the partial correlation calculation is completed at the partial correlation unit 113z, the correlation value Bx is the result, searcher circuit 10
7へ出力される。 Is output to 7. 【0055】2. [0055] 2. 第1の実施の形態の動作次に、この実施の形態における同期捕捉回路101の動作について説明する。 Operation of First Embodiment Next, the operation of the synchronization acquisition circuit 101 in this embodiment. 図1に示したような構成を有する同期捕捉回路101には、無線部105より受信信号D The synchronization acquisition circuit 101 having the configuration shown in FIG. 1, the received signal D from the radio unit 105
が入力される。 It is inputted. この受信信号Dは、図5を参照して既に説明した、従来例における受信信号と同様の信号であるとする。 The received signal D, already described with reference to FIG. 5, and is the same signal as the received signal in a conventional example. よって、受信信号Dに関する重複する説明については記載を省略する。 Therefore, it omitted describe duplicated description on the received signal D. 【0056】受信信号Dは、図1を参照して既に説明したように、回路1〜回路4にそれぞれ入力される。 [0056] the received signal D, as already described with reference to FIG. 1, are input to the circuit 1 to circuit 4. 回路1〜回路4では、受信信号Dに対して、拡散符号P Nを生成し、信号Dと符号P Nとの間で部分相関計算が行われる。 The circuit 1 circuit 4, the received signal D, to generate the spreading code P N, the partial correlation calculations between the signal D and the code P N is performed. この部分相関計算における各部構成要素の動作について説明する。 The operation of each component in the partial correlation calculation will be described. 【0057】(イ)部分相関部の動作既に説明したように、回路1〜回路4においては、x= [0057] As (a) the partial correlation portion of the operation previously described, in the circuit 1 to circuit 4, x =
1からx=4までの4種の異なる位相の拡散符号P N Spread code P N x of four different phases from 1 to x = 4
が生成される。 There is generated. 図2を参照すれば、拡散符号P N xの生成は、部分相関部113zに設けられている符号生成部117zによって行われる。 Referring to FIG. 2, the generation of the spread code P N x is performed by the code generation unit 117z provided in the partial correlation portion 113z. 拡散符号P N x自体は、図6を参照して既に説明した、従来例における信号と同様であるとする。 Spread code P N x itself, already described with reference to FIG. 6, and is similar to the signal in a conventional example. よって、重複する記載を省略する。 Thus, repetitive description will not be given. 【0058】尚、比較部121zに設けられたカウンタ部131zは、符号生成部117zにおいて生成された拡散符号P N xの符号長を、設定されたカウンタ値Nまで、カウントする。 [0058] The counter unit 131z provided in the comparing unit 121z has the code length of the spread code P N x produced by the code generator unit 117Z, until the set counter value N, for counting. ここでは、カウンタ値N=8のときについて説明する。 Here, a description will be given when the counter value N = 8. 【0059】図7に、カウンタ部131zが、カウンタ値N=8をカウントするまでに、回路1〜回路4に対応する符号生成部117a〜117dが生成する拡散符号P N 1〜P N 4(x=1〜4)を示す。 [0059] Figure 7, the counter section 131z is, until the count of the counter value N = 8, the spread code P N 1 to P N 4 generated by the code generating unit 117a~117d corresponding to the circuit 1 to circuit 4 ( x = 1~4) indicating the. 符号生成部117 Code generator 117
a〜117dにおける拡散符号P N xの生成の手順は、 Procedure for generation of the spread code P N x in a~117d is
図6を参照して説明した従来例と同様である。 The same as in the conventional example described with reference is to Fig. 【0060】図7に示した表中、カウンタ部131zにおけるカウントの値nが上段に示してある。 [0060] In the table shown in FIG. 7, the value n of the count in the counter unit 131z is shown in the upper stage. このカウントの値n=1,2,3,・・・,8に対応して、符号生成部117aは、拡散符号ビット列NO1〜NO8の8 The value n = 1, 2, 3 of this count, ..., corresponding to 8, the code generation unit 117a includes 8 of the spreading code bit sequence NO1~NO8
ビットで構成される拡散符号P N 1を生成する。 Generating a spread code P N 1 composed of bits. 符号生成部117b〜117dにおける動作についても、符号生成部117aと同様である。 For even operation in the code generation unit 117B~117d, it is similar to the code generating unit 117a. 但し、それぞれの拡散符号P N 1〜P N 4は互いに位相が異なっている。 However, each of the spreading code P N 1 to P N 4 are phases different from each other. 【0061】次に、回路1における部分相関部113a Next, the partial correlation portion 113a in the circuit 1
の各部構成要素の動作について説明する。 A description will be given of the operation of each unit component. 説明においては、図2(A)を参照するが、図2(A)に示した構成において、各符号に付されたz及びxの値は、それぞれz=a及びx=1とする。 In the description, reference is made to the FIG. 2 (A), the in the configuration shown in FIG. 2 (A), the value of z and x attached to each symbol, respectively, and z = a and x = 1. 【0062】部分相関部113aにおいて、乗積部12 [0062] In the partial correlation portion 113a, product portion 12
5aは、受信信号D及び生成された拡散符号P N 1が1 5a is spread received signal D and generates code P N 1 1
ビット入力される毎に、これらの信号を乗算して、その結果S1(y)を出力する。 Each time it is bit inputs, by multiplying these signals, and outputs the result S1 is (y). 乗積部125aの動作について、図8(A)を参照して説明する。 The operation of multiplying unit 125a, will be described with reference to FIG. 8 (A). 【0063】乗積部125aには、図5に示したような受信信号Dが入力される。 [0063] The product unit 125a, the received signal D as shown in FIG. 5 is input. この受信信号Dは、図5に示した表中、上段に示したビット列NO1から順に、乗積部125aに入力される。 The received signal D, in the table shown in FIG. 5, a bit string NO1 shown in the upper in order, and is input to the multiplying unit 125a. 尚、図8(A)に示した表中、下段にカウンタ部131aによるカウントの値nが示してある。 Incidentally, in the table shown in FIG. 8 (A), there is shown the value n of the count by the counter unit 131a in the lower. このカウントの値n=1のとき、乗積部1 When this count value n = 1, product unit 1
25aには、図5に示した受信信号ビット列NO1の受信信号Dが入力されている。 25a, the reception signal D of the received signal bit string NO1 shown in FIG. 5 is entered. 即ち、カウンタ部131a In other words, the counter section 131a
が、n=1からn=8までのカウントを行うと、乗積部125aには、図5に示した受信信号ビット列NO1からNO8までの受信信号Dが順に入力されることになる。 But, when the count from n = 1 to n = 8, the product portion 125a, so that the received signal D from the received signal bit string NO1 shown in FIG. 5 until NO8 are input sequentially. この8ビットの受信信号Dを、図8(A)に示した表中、上から2行目の段に示す。 The received signal D of 8 bits, the table shown in FIG. 8 (A), shown in the stage of the second row from the top. 【0064】また、乗積部125aに符号生成部117 [0064] In addition, the code generation unit 117 to the product portion 125a
aから入力される、拡散符号P N 1を図8(A)に示した表中、上から3行目の段に示してある。 input from a, in the table shown in FIG. 8 (A) a spreading code P N 1, is shown in stage 3 row from the top. この拡散符号P N 1は、図7において既に説明したものと同様である。 The spread code P N 1 is the same as that already described in FIG. 尚、図8(A)における同表中、yの値は、乗積部125aから出力される信号のビット列NOを示したものである。 Incidentally, in the table in FIG. 8 (A), the value of y is a diagram showing a bit sequence NO of a signal output from the multiplying unit 125a. 即ち、乗積部125aからS1(y)が出力される順に、ビット列NOを付与している。 That is, in the order from the product portion 125a is S1 (y) is output, and applying a bit sequence NO. 図8(A) Figure 8 (A)
に示した表中、yの値は1〜8までの値が付与されるが、乗積部125aが、図5に示したような受信信号D In the table shown, the value of y is a value up to 1-8 is applied, multiplying unit 125a is, the received signal D as shown in FIG. 5
の32ビットに対して計算を行うときは、1〜32までの値が付与される。 When performing the calculation with respect to 32-bit, values ​​of up to 1 to 32 is applied. 【0065】乗積部125aは、図5に示した受信信号ビット列NO1の受信信号Dが入力されると同時に、図7に示した拡散符号ビット列NO1の拡散符号P N 1を符号生成部117aから受信する。 [0065] multiplying unit 125a, at the same time the received signal D of the received signal bit string NO1 shown in FIG. 5 is input, the spreading code P N 1 of the spreading code bit sequence NO1 shown in FIG. 7 from the code generator 117a It received. そして、入力された受信信号Dと符号P N 1を乗積する。 Then, multiplying the received signal D and the code P N 1 input. 図8(A)に示した表中の値を参考にすれば、このとき入力される受信信号Dは0.7であり、拡散符号P N 1は−1である。 If the value in the table shown in FIG. 8 (A) as a reference, the received signal D to be inputted at this time is 0.7, the spread code P N 1 is -1. 乗積部125aは、この2つの信号を掛け合わせ(即ち、 Multiplying unit 125a is multiplied by the two signals (i.e.,
D×P N 1=0.7×(−1))、その結果として、S D × P N 1 = 0.7 × (-1)), as a result, S
1(1)=−0.7を出力する。 1 (1) = - 0.7 to output a. このときyの値は1である。 The value of this time y is 1. 以下、同様の計算を、図8(A)に示した表の値を用いて、乗積部125aは行う。 Hereinafter, the same calculation, using the values ​​of the table shown in FIG. 8 (A), the product unit 125a performs. 入力される8ビット分の受信信号Dに対して、乗積部125aが計算を行い、その結果出力される乗算結果S1(y)について、 For the received signal D of 8 bits inputted, multiplying unit 125a performs calculations for multiplication result S1 (y) which is a result output,
図8(A)の表中、上から4行目の段に示す。 In the table of FIG. 8 (A), shown in the stage in the fourth row from the top. 【0066】次に、図8(B)を参照して、加算部12 Next, with reference to FIG. 8 (B), the addition unit 12
9aの動作について説明する。 The operation of the 9a will be explained. 加算部129aには、y The addition section 129a, y
=1から順にそれぞれのyの値に対応する乗算結果S1 = Multiplication result S1, in turn corresponding to the value of each of the y 1
(y)が入力される。 (Y) is input. 加算部129aに入力される乗算結果S1(y)について、y=1からy=8までの8ビット分のデータを、図8(B)の表中上から3段目に示す。 For multiplication result S1 (y) which is input to the adder 129a, the 8 bits of data from y = 1 to y = 8, shown in the third row from the top in the table of FIG. 8 (B). 【0067】乗積部125aが計算を開始すると、加算部129aには、y=1に対応する乗算結果S1(1) [0067] When the product unit 125a to start the calculation, the adder unit 129a, the multiplication result S1 corresponding to y = 1 (1)
が入力され、加算されてその結果δ1(1)が出力される。 There are input, resulting .delta.1 (1) is outputted is added. 尚、y=1に対応するカウントの値はn=1である。 The value of the count corresponding to y = 1 is n = 1. そして、加算結果δ1(1)は、図5に示した受信信号ビット列NO1の信号Dに対する部分相関の計算結果である。 Then, the addition result .delta.1 (1) is the calculated result of the partial correlation for the signal D of the received signal bit string NO1 shown in Fig. よって、加算結果δ1(1)は遅延部127 Thus, the addition result .delta.1 (1) a delay unit 127
aに出力されるほか、相関値B1(1)として相関値格納部119aに格納される。 In addition to be output to a, is stored in the correlation value storage section 119a as a correlation value B1 (1). 【0068】次に、加算部129aには、y=2に対応する乗算結果S1(2)が入力されると同時に、遅延部127aからは、加算結果δ1(1)が出力される。 Next, the adding unit 129a, at the same time the multiplication result S1 corresponding to y = 2 (2) is input, from the delay unit 127a, the addition result .delta.1 (1) is output. 図8(B)の表中、4行目の段に加算結果δ1(y)(即ち相関値B1(y))の値、及び5行目の段に遅延部1 8 in the table (B), the result added to the stage of the fourth line δ1 (y) (i.e. correlation value B1 (y)) the value of, and the fifth line of the stage delay unit 1
27aが出力する加算結果δ1(y−1)の値を、それぞれ示している。 27a is the value of the addition result δ1 (y-1) to be output, respectively. y=2において、加算部129aに入力されるS1(2)の値は−0.9であり、遅延部12 In y = 2, the value of S1 (2) which is input to the adder 129a is -0.9, the delay section 12
7aから入力される加算結果δ1(2−1)=−0.7 Addition result δ1 inputted from 7a (2-1) = - 0.7
である。 It is. 加算部129aは、S1(2)とδ1(2− Adding unit 129a includes a S1 (2) δ1 (2-
1)の2つの信号が入力されると同時に、これらの信号を加算(即ち、S1(2)+δ1(2−1)=(−0. 1) at the same time the two signals are input, adds these signals (i.e., S1 (2) + δ1 (2-1) = (- 0.
9)+(−0.7))し、その結果としてδ1(2)= 9) + (- 0.7)) and, as a result .delta.1 (2) =
−1.6を出力する。 And it outputs a -1.6. 以下、加算部129aは、同様の計算を、図8(A)に示した表の値を用いて行う。 Hereinafter, the adding unit 129a is the same calculation is performed using the values ​​of the table shown in FIG. 8 (A). 【0069】また、加算部129aより出力される相関値B1(n)は、順次、相関値格納部119aに格納される。 [0069] Further, the correlation value output from the adder unit 129a B1 (n) is sequentially stored in the correlation value storage unit 119a. 但し、相関値格納部119aにおいて、入力される毎に、相関値B1(n)は書き換えられるものとすることが好ましい。 However, the correlation value storage unit 119a, for each input, the correlation value B1 (n) is preferably assumed to be rewritten. 【0070】(ロ)比較部の動作次に、図2(B)を参照して、回路1における比較部1 [0070] (b) operation of the comparison unit Next, referring to FIG. 2 (B), the comparator unit 1 in the circuit 1
21aの各部構成要素の動作について説明する。 A description will be given of the operation of each unit component of 21a. 説明においては、図2(B)に示した構成において、各符号に付されたz及びxの値は、それぞれz=a及びx=1である。 In the description, in the configuration shown in FIG. 2 (B), the values ​​of z and x attached to each code are each z = a and x = 1. 【0071】部分相関部113aにおける乗積部125 [0071] product in the partial correlation unit 113a 125
aによって出力された乗算結果S1(y)は、カウンタ部131aにおいても受信される。 Multiplication result S1 (y) output by a is also received in the counter 131a. そして、カウンタ部131aは、乗算結果S1(y)が入力される回数をカウントする。 Then, the counter section 131a counts the number of times the multiplication result S1 (y) is input. 【0072】カウンタ部131aには、カウンタ値N= [0072] The counter section 131a, the counter value N =
8がCPU(もしくはDSP)によって設定されている。 8 is set by the CPU (or DSP). そして、図8(A)及び(B)を参照して既に説明したように、カウンタ部131aは、n=1からn=8 Then, as already described with reference to FIG. 8 (A) and (B), the counter section 131a is, n = 8 n = 1 to
までのカウントを行う。 To count up. そして、カウントの値がn=8 Then, the value of the count n = 8
に達すると同時に、カウントを終了し、その旨の信号J Is reached at the same time, finishes counting, the signal J to that effect
1をコンパレータ133aに出力する。 And it outputs a 1 to the comparator 133a. 【0073】コンパレータ133aは、信号J1が入力されると同時に、第2閾値格納部135aから第2閾値fを、部分相関部113aにおける相関値格納部119 [0073] The comparator 133a is at the same time when the signal J1 is input, a second threshold value f from the second threshold value storage unit 135a, the correlation values ​​in the partial correlation unit 113a storing unit 119
aから相関値B1(N)(N=8)を、それぞれ読み込んでくる。 Correlation value from a B1 a (N) (N = 8), come read respectively. そして、コンパレータ133aは、第2閾値fと相関値B1(8)とを比較することによって、相関値が部分相関計算の早期の段階で算出不要か否かを判断する。 The comparator 133a, by comparing the correlation value with the second threshold value f B1 (8), the correlation value to determine whether unnecessary or not calculated at an early stage of partial correlation calculation. 尚、前述した「早期の段階」とは、即ち、カウンタ部131aにおいて、設定されたカウンタ値Nまでのカウントが終了する段階であることを意味する。 Incidentally, it means that the "early stage" earlier, i.e., the counter 131a, a step of counting is finished to a set counter value N. 【0074】この実施の形態によれば、第2閾値fと相関値B1(8)との比較の結果、相関値B1(8)が第2閾値fより大きい値であるときに、コンパレータ13 [0074] According to this embodiment, the result of the comparison between the correlation value and the second threshold value f B1 (8), when the correlation value B1 (8) is greater than the second threshold value f, the comparator 13
3aによって、相関値を算出するという判断が行われることが好ましい。 By 3a, it is preferable that the decision to calculate the correlation value is performed. ここでいう相関値とは、例えば、生成される拡散符号P N 1の1周期分に相当する32ビット分の受信信号Dに対して行われる相関計算の結果である。 The correlation values here, for example, is the result of the correlation calculation performed on the received signal D corresponding to 32 bits in one cycle of the spread code P N 1 is generated. この相関計算の結果は、図1及び図2(A)において、信号B1(x=1)で示されるものである。 The result of this correlation calculation is 1 and FIG. 2 (A), the is represented by the signal B1 (x = 1). よって、既に図8(A)に示した相関値B1(n)とは異なることを理解されたい。 Therefore, it is to be understood differ already correlation value B1 (n) shown in FIG. 8 (A). 【0075】尚、通常、同期捕捉回路は、拡散符号の1 [0075] Normally, the synchronization acquisition circuit, the spreading codes 1
周期分より短いビット長の受信信号に対して、部分相関計算を行う。 For the received signal shorter than periods bit length, performing partial correlation calculation. この実施の形態による同期捕捉回路によれば、上述したような相関計算及び部分相関計算のどちらを行ってもよいことは、一般的な技術常識を考えれば当然である。 According to the synchronization acquisition circuit according to this embodiment, it may be carried out either correlation computing and partial correlation calculated as described above, is of course given the general technical knowledge. 即ち、部分相関計算が行われる場合、算出された相関値も、図1及び図2(A)において、信号B1 That is, when the partial correlation calculation is performed, the calculated correlation value is also 1 and FIG. 2 (A), the signal B1
(x=1)で示されるものに相当する。 It corresponds to that shown in (x = 1). 【0076】ところで、上述したコンパレータ133a [0076] By the way, comparator 133a described above
における比較の結果、相関値B1(8)が第2閾値fより小さい値であるときは、相関値B1は算出不要であるという判断が行われる。 Results of the comparison in the correlation value B1 (8) is when a second threshold value f is smaller than value, the determination that a correlation value B1 is unnecessary calculation is carried out. このとき、コンパレータ133 In this case, the comparator 133
aは、図2(A)に示すANDゲート回路123aに対して、クロック停止信号H1を出力する。 a, to the AND gate circuit 123a shown in FIG. 2 (A), and outputs a clock stop signal H1. そして、クロック停止信号H1を受信したANDゲート回路123a Then, the AND gate circuit 123a which receives the clock stop signals H1
が、クロック信号Cの供給を停止することにより、部分相関部113a及び比較部121aにおける動作が停止される。 But by stopping the supply of the clock signal C, the operation in the partial correlation unit 113a and the comparison section 121a is stopped. 【0077】以上(イ)及び(ロ)の項において説明した部分相関部113a及び比較部121aと同様の動作が、回路2〜回路4に対応する部分相関部113b〜1 [0077] or (a) and the same operation as the partial correlation portion 113a and comparison unit 121a described in the section (b) is, the partial correlation unit corresponding to the circuit 2 to circuit 4 113B~1
13d及び比較部121b〜121dにおいても行われる。 Also performed in 13d and comparative unit 121B~121d. 尚、回路2〜回路4について、カウントの値n=1 Note that the circuit 2 to circuit 4, the count value n = 1
〜8に対応する受信信号D、及び、生成される拡散符号P N 2〜P N 4を図7に示してある。 Received signal D corresponding to 8, and is shown a spread code P N 2 to P N 4 produced in FIG. 【0078】以上のようなこの実施の形態の同期捕捉回路101によれば、部分相関を計算する必要がない部分相関部113z、及び、この部分相関部113zに対応する比較部121zの動作を、クロック信号Cの供給を早期の段階で中断することによって、停止させる。 [0078] According to the synchronization acquisition circuit 101 of this embodiment as described above, no partial correlation portion 113z is necessary to calculate the partial correlation, and the operation of the comparison unit 121z corresponding to the partial correlation portion 113z, by interrupting the supply of the clock signal C at an early stage, it is stopped. この結果、従来の同期捕捉回路と比較して、部分相関を計算する必要のない回路における消費電力を少なくすることが可能となる。 As a result, compared with the conventional synchronization acquisition circuit, it is possible to reduce the power consumption in unnecessary circuit for calculating partial correlation. 【0079】3. [0079] 3. サーチャ回路及び制御部の動作図3(A)及び(B)を参照して、図1に示したサーチャ回路107及び制御部109の構成及び動作について説明する。 Searcher circuit and with reference to the operation diagram 3 of the control unit (A) and (B), description will be given of a configuration and operation of the searcher circuit 107, and a control unit 109 shown in FIG. 【0080】まず、図3(A)を参照して、サーチャ回路107の構成及び動作について説明する。 [0080] First, referring to FIG. 3 (A), the description will be given of a configuration and operation of the searcher circuit 107. 以下に述べるサーチャ回路107の構成及び動作は、従来既知のものである。 Construction and operation of the searcher circuit 107 to be described below are conventionally known. 図3(A)にサーチャ回路107の構成を示す。 Figure 3 (A) shows the structure of a searcher circuit 107. サーチャ回路107には、相関値比較部301と、 The searcher circuit 107, the correlation value comparison section 301,
第1閾値格納部303が設けられている。 The first threshold storing portion 303 is provided. 【0081】第1閾値格納部303には、既に述べたように、CPU(もしくはDSP)によって設定される第1閾値Fが格納されている。 [0081] The first threshold value storage unit 303, as already mentioned, the first threshold value F is stored, which is set by the CPU (or DSP). 第1閾値Fについて、詳細は後述する。 For the first threshold value F, the details will be described later. 【0082】ここで、上述したように、回路1〜回路4 [0082] Here, as described above, the circuit 1 to circuit 4
において、比較部121z(z=a,b,c,d)が相関値を算出するという判断を行った場合に、相関値Bx In, when the comparison unit 121z (z = a, b, c, d) were subjected to determination that calculates a correlation value, the correlation value Bx
(x=1,2,3,4)は算出される。 (X = 1, 2, 3, 4) is calculated. 即ち、図1に示したような構成の同期捕捉回路101において、(1) That is, in the synchronization acquisition circuit 101 configured as shown in FIG. 1, (1)
回路1〜回路4の全てにおいて、相関値Bxが算出され出力される場合、(2)回路1〜回路4のいずれかの回路から、相関値Bxが出力される場合、(3)全ての回路が動作を停止し、相関値Bxが出力されない場合が考えられる。 If all circuits 1 circuit 4, if the correlation value Bx is calculated and output, (2) from one of the circuits of the circuit 1 to circuit 4, the correlation value Bx is output, (3) all circuits There stops operating, is considered when the correlation value Bx is not output. ここで、(1)及び(2)の場合には、図1 Here, in the case of (1) and (2), 1
に示したサーチャ回路107には、4つの相関値Bxのうち、複数個の相関値Bxが入力される。 The searcher circuit 107 shown in, among the four correlation values ​​Bx, a plurality of correlation values ​​Bx are input. 【0083】図3(A)に示したように、サーチャ回路107に入力された相関値Bxは、相関値比較部301 [0083] As shown in FIG. 3 (A), the correlation value Bx input to the searcher circuit 107, the correlation value comparison section 301
に入力される。 It is input to. 相関値比較部301は、入力された相関値Bxのそれぞれを比較し、この中からピーク値を検出する。 The correlation value comparison section 301 compares the respective input correlation values ​​Bx, detects a peak value from among them. また、相関値比較部301は、第1閾値格納部3 Further, the correlation value comparison section 301, a first threshold storing portion 3
03から第1閾値Fを読み出す。 From 03 reads the first threshold F. そして、検出されたピーク値と第1閾値Fとの比較が、相関値比較部301によって行われる。 The comparison between the detected peak value and the first threshold value F is performed by the correlation value comparison section 301. 相関値比較部301は、検出されたピーク値が第1閾値Fより大きい場合に、このピーク値を出力した回路に対してシステム同期していると判断する。 Correlation value comparison section 301, when the detected peak value is larger than the first threshold value F, it is determined to be system synchronization to the circuit which outputs the peak value. 即ち、相関値比較部301は、回路1〜回路4のうち、相関値Bxを出力した回路について、システム同期しているか否かの判断を行う。 That is, the correlation value comparison section 301, of the circuit 1 to circuit 4, a circuit which outputs the correlation values ​​Bx, so that it is determined whether or not to system synchronization. 【0084】尚、上述したような(1)及び(2)では、サーチャ回路107において同様の動作が行われる。 [0084] In the above-described (1) and (2), the same operation in the searcher circuit 107 is performed. よって、ここでは、(2)の場合についてのみ説明する。 Therefore, here it will be described only for the case of (2). 【0085】図1に示した回路1から回路4では、図2 [0085] In the circuit 4 from the circuit 1 shown in FIG. 1, FIG. 2
及び図4〜図7を参照して説明したような動作が行われる。 And operation as described with reference is made to FIGS. このとき、回路2と回路3において、相関値を算出するという判断が、比較部121b及び比較部121c In this case, the circuit 2 and circuit 3, a decision is to calculate the correlation value, the comparison unit 121b and the comparison unit 121c
によって行われるとする。 And it is carried out by. その結果、部分相関部113 As a result, the partial correlation unit 113
b及び部分相関部113cによって算出された相関値B Correlation value B calculated by b and the partial correlation unit 113c
2及び相関値B3が、サーチャ回路107へ出力される。 2 and correlation value B3 is output to the searcher circuit 107. 具体的には、図5及び図6で示した各信号の値を用いて、回路2と回路3で、図7及び図8を参照して説明したような相関計算が行われるとする。 Specifically, using the value of each signal shown in FIGS. 5 and 6, and the circuit 2 and circuit 3, the correlation calculated as described with reference to FIGS. 7 and 8 are carried out. このとき、回路2によって算出された相関値B2=27.5、及び、回路3によって算出された相関値B3=−2.3となる。 In this case, the correlation value B2 = 27.5, which is calculated by the circuit 2, and the correlation value B3 = -2.3 calculated by circuit 3.
即ち、これらの値は、図5に示した拡散符号P Nの1周期分の長さに相当する、32ビットの受信信号Dについて行われた相関計算の結果である。 That is, these values correspond to the length of one period of the spread code P N shown in FIG. 5, is a 32-bit received signal results in the performed correlation calculated for D. 【0086】続いて、サーチャ回路107に入力されたB2及びB3は、相関値比較部301に入力される。 [0086] Subsequently, B2 and B3 which is input to the searcher circuit 107 is input to the correlation value comparison section 301. 相関値比較部301は、相関値B2と相関値B3を比較する。 The correlation value comparison section 301 compares the correlation value B3 and the correlation value B2. このとき、B2(=27.5)>B3(=−2. In this case, B2 (= 27.5)> B3 (= - 2.
3)であるため、ピーク値として、相関値B2が検出される。 Because it is 3), as the peak value, the correlation value B2 is detected. 【0087】その後、相関値比較部301は、第1閾値Fと相関値B2を比較する。 [0087] Then, the correlation value comparison section 301 compares the correlation value B2 and the first threshold value F. 図5〜図7を参照すれば、 Referring to FIGS. 5 to 7,
符号生成部117bによる拡散符号P N 2生成のタイミングと、受信信号Dにおける拡散符号P Nによる拡散のタイミングが一致している。 And timing of the spreading code P N 2 generated by the code generating unit 117b, the timing of the spreading by the spreading code P N in the received signal D match. 言い換えれば、符号生成部117bが生成する拡散符号P N 2の位相と、受信信号Dにおける拡散符号P Nの位相は一致している。 In other words, the phase of the spread code P N 2 for code generation unit 117b generates, the spreading code P N in the received signal D phase are matched. よって、第1閾値Fより相関値B2は大きい値となる。 Thus, the correlation value B2 than the first threshold F is a large value. この結果、相関値比較部301は、回路2においてシステム同期している旨の判断を行う。 As a result, the correlation value comparison section 301, a determination to the effect that system synchronization in the circuit 2. 【0088】このとき、相関値比較部301は、回路2 [0088] At this time, the correlation value comparison section 301, the circuit 2
における符号生成部117bのタイミングを、制御部1 The timing of the code generator 117b in the control unit 1
09におけるCPU(もしくはDSP)へ伝える信号K Signal K to convey to the CPU (or DSP) in 09
を出力する。 To output. この信号Kを受信すると、CPU(もしくはDSP)は、信号Kによって伝えられた符号生成のタイミングを図示しないフィンガ回路へ伝える信号Tを出力する。 Upon receiving this signal K, CPU (or DSP) outputs a signal T to convey to the finger circuit (not shown) to the timing of the code generation conveyed by signal K. この信号Tを受信すると、図示しないフィンガ回路では、回路2における符号生成部117bのタイミングで拡散符号を生成し、受信信号Dに対して逆拡散を行う。 Upon receiving this signal T, in the finger circuit, not shown, it generates a spreading code at the timing of the code generator 117b in the circuit 2, despreads the received signal D. 【0089】次に、(3)として既に述べたような場合や、相関値比較部301における相関値Bxと閾値Fとの比較において、図1に示したような回路1〜回路4のいずれの回路においてもシステム同期していない旨の判断が、サーチャ回路107によって行われた場合について説明する。 [0089] Next, (3) and as previously mentioned as, in comparison between the correlation value Bx and threshold value F in the correlation value comparison section 301, any of the circuit 1 to circuit 4 as shown in FIG. 1 Some systems synchronize to have no effect in determining the circuit, it will be described made by the searcher circuit 107. 【0090】このとき、サーチャ回路107において、 [0090] At this time, in the searcher circuit 107,
相関値比較部301から制御部109へ、システム同期していない旨の信号Eが出力される。 To the control unit 109 from the correlation value comparing section 301, the system unsynchronized that signal E is output. ここで、制御部1 Here, the control unit 1
09の構成を図3(B)に示す。 09 the structure shown in Figure 3 (B). 尚、以下に述べる制御部109の構成は従来既知のものである。 The configuration of the control unit 109 described below are those conventionally known. また、図1を参照すれば、制御部109は同期捕捉回路101の外部に設けられた構成を示している。 Further, referring to FIG. 1, the control unit 109 shows a construction which is provided outside the synchronization acquisition circuit 101. しかし、制御部109 However, the control unit 109
は、同期捕捉回路101の内部に設ける構成であってもよい。 It may be configured provided inside the synchronization acquisition circuit 101. 【0091】制御部109には、CPU(もしくはDS [0091] The control unit 109, CPU (or DS
P)305と、RAM(Random Access And P) 305, RAM (Random Access
Memory)307とが設けられている。 Memory) 307 and is provided. RAM30 RAM30
7には、CPU(もしくはDSP)305が第1閾値F The 7, CPU (or DSP) 305 is the first threshold value F
及び第2閾値fを設定するためのプログラム等が、格納されている。 And program for setting a second threshold value f is stored. 【0092】制御部109において、CPU(もしくはDSP)305は、サーチャ回路107から信号Eを受信すると、図1に示した回路1〜回路4の各符号生成部117z(z=a,b,c,d)へ、拡散符号P N [0092] In the control unit 109, CPU (or DSP) 305 receives the signal E from the searcher circuit 107, the code generation unit 117z (z = a circuit 1 to circuit 4 shown in FIG. 1, b, c , d) the spread code P N x
(x=1,2,3,4)の生成のタイミングを変化させる旨の信号Gx(x=1,2,3,4)を出力する。 (X = 1, 2, 3, 4) for outputting a signal Gx (x = 1,2,3,4) to the effect that changing the timing of generation of. この信号Gxを、各符号生成部117zは受信すると、拡散符号P N x生成のタイミングの仕切直しを行う。 The signals Gx, the code generation unit 117z when receiving, performing partition re timing of the spread code P N x produced. この仕切直しは、符号生成部117zにおいて、信号Gxを受信する前に生成した拡散符号P N xの位相と異なる位相で、拡散符号P N xを生成させることによって、行われる。 The partition fix, in the code generation unit 117Z, a phase different from the phase of the spreading code P N x produced before receiving the signals Gx, by generating a spread code P N x, are carried out. 【0093】尚、携帯端末による通信においては、一般的に、受信信号の受信状況が良好でない場合、上述した拡散符号の生成のタイミングの仕切直しのみでは、同期捕捉においてシステム同期できない場合がある。 [0093] Incidentally, in the communication by the mobile terminal, generally, when the reception status of the received signal is not good, only the partition fix the timing of generation of the above-mentioned spread code, it may not be the system synchronization in the synchronization acquisition. このような場合において、CPU(もしくはDSP)305 In such a case, CPU (or DSP) 305
は、第1閾値F、第2閾値f及び図2(B)に示したカウンタ部131zにおけるカウンタ値Nを設定し直す。 The first threshold value F, reset the counter value N in the counter unit 131z shown in the second threshold value f, and FIG. 2 (B).
CPU(もしくはDSP)によるこれらの値の設定について、図9を参照して説明する。 The setting of these values ​​by the CPU (or DSP), will be described with reference to FIG. 【0094】図9は、図1に示したような構成の回路について、無線部105及び回路x(x=1,2,3, [0094] Figure 9 is a circuit configuration as shown in FIG. 1, the wireless unit 105 and the circuit x (x = 1, 2, 3,
4)における信号の利得、及び、第1閾値Fの設定に関するCPU(もしくはDSP)305の動作を説明する為の図である。 Signal gain in 4), and is a diagram for explaining the operation of the CPU (or DSP) 305 for configuring the first threshold F. 尚、以下に述べる第1閾値Fの設定に関するCPU(もしくはDSP)305の動作は従来既知のものである。 Incidentally, CPU (or DSP) 305 for operation related to setting of the first threshold value F described below are those conventionally known. 【0095】図9では、無線部105の構成をより具体的に示してある。 [0095] In Figure 9, there is shown a configuration of the radio unit 105 in more detail. アンテナ部103より無線部105に入力された信号D'は、LNA(Low Noise Amplifier) Signal D inputted from the antenna unit 103 to radio section 105 ', LNA (Low Noise Amplifier)
増幅器907を介して、A/D変換器901に入力される。 Via an amplifier 907, it is input to the A / D converter 901. そして、A/D変換器901によってディジタル信号に変換された後、受信フィルター903において受信信号Dに変換され、各回路xへ出力される。 Then, after being converted into a digital signal by the A / D converter 901, and converted into a received signal D at the receiving filter 903, is output to each circuit x. 尚、受信信号Dは、AGC(Automatic Gain Controller)増幅器9 The reception signal D, AGC (Automatic Gain Controller) amplifier 9
05にも入力される。 It is also input to the 05. 即ち、信号D'及び信号Dは、A That is, the signal D 'and the signal D is, A
/D変換器901への入力レベルpが一定となるように、LNA増幅器907及びAGC増幅器905でそれぞれ制御される。 / Input level p to D converter 901 so as to be constant, are controlled by the LNA amplifiers 907 and AGC amplifier 905. 【0096】ここで、受信フィルター903における利得をq、各回路xにおける利得をrとする。 [0096] Here, the gain in reception filter 903 q, the gain and r at each circuit x. また、信号D'のうち、同期捕捉回路101において同期捕捉を行う為に必要な信号の割合をWとする。 Also, of the signal D ', and W the ratio of signals necessary for the synchronization acquisition in the synchronization acquisition circuit 101. そして、これらの値q、r、W、及び上述した入力レベルpを用いて、回路xから出力される信号Bxの強度を表すと、p×W× Then, these values ​​q, r, W, and using the input level p above, to represent the intensity of the signal Bx output from the circuit x, p × W ×
q×rとなる。 A q × r. CPU(もしくはDSP)305によって、この計算は行われる。 The CPU (or DSP) 305, this calculation is performed. 算出された値は、第1閾値F Calculated values, the first threshold value F
として、CPU(もしくはDSP)305により、サーチャ回路107における第1閾値格納部303に設定される。 As, by a CPU (or DSP) 305, it is set to the first threshold value storage unit 303 in searcher circuit 107. 【0097】例えば、入力レベルp=50となるように、AGC増幅器905及びLNA増幅器907によって、信号D'及び信号Dが制御されるとする。 [0097] For example, as the input level p = 50, the AGC amplifier 905 and LNA amplifiers 907, and the signal D 'and the signal D is controlled. また、信号の割合Wが1/4、利得qおよび利得rがともに2であるとすると、信号Bxの強度は、50×(1/4)× Further, the signal ratio W of 1/4, and gain q and gain r are both 2, the intensity of the signal Bx is, 50 × (1/4) ×
2×2より、50となる。 From 2 × 2, the 50. そして、算出された50の値を用いて、CPU(もしくはDSP)305は第1閾値Fを設定する。 Then, using the value of 50 calculated, CPU (or DSP) 305 sets the first threshold F. 【0098】ところで、この実施の形態によれば、図1 [0098] Incidentally, according to this embodiment, FIG. 1
に示した各回路1〜回路4において、第2閾値fはCP In each circuit 1 circuit 4 shown in, the second threshold value f CP
U(もしくはDSP)305によって設定される。 It is set by U (or DSP) 305. CP CP
U(もしくはDSP)305は、第1閾値Fの値を、カウンタ部131zにおけるカウンタ値Nで割って、その結果を第2閾値fとする。 U (or DSP) 305 is a value of the first threshold value F, it is divided by the counter value N in the counter unit 131Z, to the result with a second threshold value f. 例えば、第1閾値Fが50、 For example, the first threshold value F is 50,
カウンタ値Nが4ならば、F/N=50/4を計算し、 If the counter value N is 4, and calculates the F / N = 50/4,
その結果12.5を第2閾値fとして、図2(B)に示した第2閾値格納部135zに設定する。 As a result 12.5 as the second threshold value f, is set to the second threshold value storage unit 135z shown in FIG. 2 (B). 【0099】尚、RAM307には、受信信号Dの受信状況と、信号の割合W及びカウンタ値Nとの対応関係を示したテーブルが格納されている。 [0099] Incidentally, the RAM 307, the reception status of the received signal D, a table showing the correspondence relationship between the ratio W and the counter value N of the signal is stored. このテーブルを用いてCPU(もしくはDSP)305は、信号の割合W及びカウンタ値Nを設定する。 CPU (or DSP) 305 by using the table, set the percentage W and the counter value N of the signal. CPU(もしくはDSP) CPU (or DSP)
305によって設定された信号の割合Wは、上述したような第1閾値Fの算出に利用される。 305 ratio W of the set signal by is utilized in the calculation of the first threshold value F, as described above. また、カウンタ値Nは、図2(B)に示した各カウンタ部131zへ、C Further, the counter value N, to the counter unit 131z shown in FIG. 2 (B), C
PU(もしくはDSP)305によって、設定される。 The PU (or DSP) 305, is set. 【0100】即ち、カウンタ値Nは、受信信号Dの受信状況によって、変化する値である。 [0100] That is, the counter value N, the reception status of the received signal D, which is a value that varies. この実施の形態によれば、受信状況が良好な場合は、カウンタ値Nは小さな値が設定されるようにすることが好ましい。 According to this embodiment, when the reception conditions are good, the counter value N is preferably such a small value is set. ところで、 by the way,
既に述べたように、図2(B)に示した比較部121z As already mentioned, the comparison unit 121z that shown in FIG. 2 (B)
において、早期の段階で相関値が算出不要か否かの判断が行われる。 In the correlation value is not required is determined whether calculation is performed at an early stage. この「早期の段階」とは、図2(B)に示したカウンタ部131zにおいて、設定されたカウンタ値Nまでのカウントが終了する段階である。 The "early stage" in the counter unit 131z shown in FIG. 2 (B), is the step of counting up to the set counter value N is completed. よって、受信状況が良好な場合はカウンタ値Nは小さな値が設定されるため、受信状況が悪い場合と比較すると、カウンタ部131zにおけるカウントを、より早い段階で終了させることができる。 Thus, the counter value N when the reception status is good for small value is set, when compared to when the reception conditions are poor, the count in the counter unit 131Z, can be completed at an earlier stage. よって、受信信号の受信状況が良好なときは、同期捕捉回路101における消費電力を更に低減させることができる。 Therefore, when the reception state of the received signal is good, it is possible to further reduce the power consumption in the synchronization acquisition circuit 101. 【0101】尚、図1に示した同期捕捉回路101では、回路1〜回路4の4回路によって部分相関計算を行う例を説明した。 [0102] In the synchronization acquisition circuit 101 shown in FIG. 1, it has been described an example of performing partial correlation calculated by 4 circuit of circuit 1 to circuit 4. しかし、この実施の形態によれば、部分相関計算を行う回路は4回路に限定されず、任意の数の回路を設けることができる。 However, according to this embodiment, the circuit for performing the partial correlation calculation is not limited to four circuits, it is possible to provide a circuit of any number. このように、部分相関計算を行う回路を増やすことによって、同期捕捉を効率良く行うことができる。 Thus, by increasing the circuit for performing the partial correlation calculations can be performed efficiently synchronization acquisition. 【0102】また、図1に示した同期捕捉回路101では、部分相関計算を行う各回路において、比較部に同一の第2閾値fを設定する例を説明した。 [0102] Further, in the synchronization acquisition circuit 101 shown in FIG. 1, in each of the circuits for performing the partial correlation calculation, an example was described of setting a same second threshold f to the comparison unit. しかし、この実施の形態によれば、各回路における第2閾値fは、必ずしも同一の値である必要はない。 However, according to this embodiment, the second threshold value f in each circuit is not necessarily the same value. 即ち、各回路において、比較部には、それぞれ異なる値の第2閾値が設定されるようにしてもよい。 That is, in each circuit, the comparison unit may also be a second threshold different values ​​are set. 【0103】[第2の実施の形態]図10を参照して、 [0103] With reference to Second Embodiment FIG. 10,
第2発明に係る実施の形態を、第2の実施の形態として説明する。 The embodiment according to the second invention will be described as a second embodiment. 図10は、第2の実施の形態における同期捕捉回路の構成例を示す図である。 Figure 10 is a diagram showing a configuration example of the synchronization acquisition circuit in the second embodiment. また、第1の実施の形態と同様の構成及び動作を行う部分は、図1と同一の符号を付して示してある。 The portion that performs the same configuration and operation as the first embodiment, are denoted by the same reference numerals as in FIG. よって、重複する説明については、記載を省略する。 Thus, for redundant description is omitted as. 【0104】第2の実施の形態おいて、同期捕捉回路2 [0104] Keep the second embodiment, the synchronization acquisition circuit 2
01に入力された受信信号Dは、それぞれの回路1〜回路4に入力される。 Reception signal D which is input to the 01 is inputted into the circuit 1 to circuit 4. 回路1〜回路4は同様の構成を有する。 Circuit 1 circuit 4 has the same configuration. ここでは、回路1の構成を代表して説明する。 Here, it will be described as a representative configuration of the circuit 1. 回路1には、クロック信号供給部123aと、部分相関部1 The circuit 1, a clock signal supply unit 123a, the partial correlation unit 1
13aとが設けられている。 13a and are provided. 尚、第1の実施の形態と同様、第2の実施の形態においても、クロック信号供給部123aを、ANDゲート回路を用いて構成した例を示している。 Incidentally, as in the first embodiment, also in the second embodiment, the clock signal supply unit 123a, shows an example in which using the AND gate circuit. 以上述べたような構成について、図10では、回路2〜回路4に対応させて、クロック信号供給部123b〜123d、部分相関部113b〜113dとする。 The configuration as described above, in FIG. 10, corresponding to the circuit 2 to circuit 4, clock signal supply unit 123B~123d, a partial correlation portion 113B~113d. 【0105】尚、第2の実施の形態による同期捕捉回路201は、複数の部分相関部113a〜113dのうち、任意の数の部分相関部に対して、ひとつの相関比較部を具えている。 [0105] Incidentally, the synchronization acquisition circuit 201 according to the second embodiment, among the plurality of partial correlation portion 113 a to 113 d, for the partial correlation unit of any number, and comprises a single correlation comparator. 図10を参照すれば、回路1〜回路4 Referring to FIG. 10, the circuit 1 to circuit 4
に対応する部分相関部113a〜113dのうち、回路1及び回路2に対応する2つの部分相関部113a及び113bに対して、ひとつの相関比較部203a'が設けられている。 Of corresponding partial correlation unit 113a~113d in for the two partial correlation portion 113a and 113b corresponding to the circuit 1 and circuit 2, one of the correlation comparator 203a 'it is provided. また、回路3及び回路4に対応する2つの部分相関部113c及び113dに対しては、ひとつの相関比較部203b'が設けられている。 Also, for the two partial correlation portion 113c and 113d corresponding to the circuit 3 and the circuit 4, one of the correlation comparator 203b 'are provided. 【0106】尚、クロック信号生成部111からのクロック信号Cは、回路1〜回路4までの各回路、及び相関比較部203a'及び203b'にそれぞれ供給される。 [0106] The clock signal C from the clock signal generator 111 are supplied each circuit to circuit 1 circuit 4, and the correlation comparator 203a 'and 203b'. 各回路においては、それぞれに対応するANDゲート回路123a〜123dを介してクロック信号Cが供給される。 In each circuit, the clock signal C is supplied via the AND gate circuit 123a~123d corresponding to each. 即ち、ANDゲート回路123a〜123d In other words, AND gate circuit 123a~123d
は、それぞれに対応する部分相関部113a〜113d Is the partial correlation unit 113a~113d corresponding to each
に対して、クロック信号Cの供給を行う。 Respect, to supply the clock signal C. 【0107】次に、この実施の形態における、部分相関部113a〜113d及び相関比較部203a'及び2 [0107] Next, in this embodiment, the partial correlation unit 113a~113d and correlation comparator 203a 'and 2
03b'の構成及び動作について説明する。 Description will be given of a configuration and operation of 03b '. 尚、図10 Incidentally, FIG. 10
において、同期捕捉回路201に入力される受信信号D In the reception signal D which is input to the synchronization acquisition circuit 201
は、図5を参照して既に説明した信号と同様であるとする。 Is the same as that in the signal previously described with reference to FIG. よって、受信信号Dについての重複する説明については、記載を省略する。 Therefore, Overlapping description of the received signal D is omitted as. 【0108】はじめに、部分相関部113a〜113d [0108] First, the partial correlation part 113a~113d
について説明する。 It will be described. この実施の形態における部分相関部113a〜113dの構成及び動作は、図2(A)に関して行った説明と同様である。 Construction and operation of the partial correlation portion 113a~113d in this embodiment is the same as described were performed on FIG 2 (A). また、部分相関部113 The partial correlation unit 113
a〜113dにおいて、符号生成部117a〜117d In A~113d, code generator 117a~117d
による拡散符号の生成P N 1〜P N 4と、生成された拡散符号P N 1〜P N 4は、共に図6を参照して説明したものと同様であるとする。 And generating P N 1 to P N 4 spreading code by spreading codes P N 1 to P N 4 produced is assumed to be the same as those described with both referring to FIG. よって、重複する説明については記載を省略する。 Therefore, it omitted description Overlapping description. 【0109】ここで、この実施の形態における部分相関部113a及び113bの動作について説明する。 [0109] Here, the operation of the partial correlation unit 113a and 113b in this embodiment. 尚、 still,
以下の説明は、部分相関部113c及び113dについても同様である。 The following description also applies to the partial correlation unit 113c and 113d. 【0110】図10に示した回路1における部分相関部113aの構成は、図2(A)において、z=a及びx [0110] The configuration of the partial correlation portion 113a in the circuit 1 shown in FIG. 10, in FIG. 2 (A), z = a and x
=1とした場合の構成によって示される。 = Shown by the configuration of the case of the 1. このとき、部分相関部113aを構成する各部構成要素の動作は、第1の実施の形態において説明したものと同様である。 In this case, the operation of each component constituting the partial correlation portion 113a, which is the same as that described in the first embodiment. よって、既に記載した説明を参照すれば、乗積部125a Therefore, referring the description already described, multiplying unit 125a
は、入力される受信信号D、及び、符号生成部117a The received signal D is input, and, the code generation unit 117a
によって生成された拡散符号P N 1が1ビット入力される毎に、これらの信号を乗積して、乗算結果S1(y) Each time the spread code P N 1 generated is 1-bit input by, by multiplying these signals, the multiplication result S1 (y)
を出力する。 To output. この信号S1(y)は、加算部129aに出力される他、相関比較部203a'におけるカウンタ部231a'にも出力される。 The signal S1 (y), in addition to be output to the adder 129a, is also output to the 'counter unit 231a in the' correlation comparator 203a. 相関比較部203a'におけるカウンタ部231a'に関する詳細な説明は、後述する。 A detailed 'counter unit 231a in the' correlation comparator 203a description will be described later. 【0111】続いて、加算部129a及び遅延部127 [0111] Then, the addition section 129a and the delay unit 127
aは、既に説明した第1の実施の形態と同様の動作を行う。 a performs the same operation as in the first embodiment already described. そして、加算部129aは、加算結果δ1(y) The adding unit 129a is the addition result .delta.1 (y)
(即ち相関値B1(n)。但し、nは、カウンタ部23 (I.e. correlation value B1 (n). Here, n is the counter part 23
1a'におけるカウンタ値nを表す。 It represents the counter value n at 1a '. )を相関値格納部119aに出力する。 ) To the correlation value storage unit 119a. 【0112】また、図10に示した回路2における部分相関部113bの構成は、図2(A)において、z=b [0112] The configuration of the partial correlation portion 113b in the circuit 2 shown in FIG. 10, in FIG. 2 (A), z = b
及びx=2とした場合の構成によって示される。 And represented by the structure of the case of the x = 2. そして、回路2における部分相関部113bは、回路1における部分相関部113aと構成及び動作は同様である。 The partial correlation portion 113b in the circuit 2, the configuration and operation as partial correlation portion 113a in the circuit 1 is the same.
尚、部分相関部113bにおいて、算出された乗算結果及び加算結果は、S2(y)及びδ2(y)で表される。 Note that in the partial correlation unit 113b, the multiplication result and the addition result is calculated is expressed by S2 (y) and δ2 (y). 尚、加算結果δ2(y)は、即ち、相関値B2 Incidentally, the addition result .delta.2 (y), that is, the correlation value B2
(n)に相当する。 Corresponding to the (n). 【0113】次に、この実施の形態における相関比較部203a'及び203b'について説明する。 Next, a description will be given correlation comparator 203a in this embodiment 'and 203b'. 尚、相関値比較部203b'は、相関値比較部203a'と同様の構成及び動作を有する。 The correlation value comparing section 203b 'is the correlation value comparison section 203a' having the same configuration and operation as. よって、ここでは、代表して相関値比較部203a'について説明する。 Therefore, here, representatively described correlation value comparison section 203a '. 【0114】相関値比較部203a'の構成を図11に示す。 [0114] Figure 11 shows the configuration of the correlation value comparison section 203a '. 相関比較部203a'には、カウンタ部231 The correlation comparator 203a ', the counter unit 231
a'と、コンパレータ233a'とが設けられている。 'And, comparator 233a' a is provided with.
そして、カウンタ部231a'と、コンパレータ233 Then, the counter section 231a ', the comparator 233
a'には、クロック信号Cが供給される。 The a ', the clock signal C is supplied. 【0115】ここで、カウンタ部231a'について説明する。 [0115] will now be described, the counter section 231a 'about. カウンタ部231a'は、相関比較部203 Counter 231a 'is the correlation comparator 203
a'に設けられている。 It is provided in a '. この相関比較部203a'は、 The correlation comparator 203a 'is
図10を参照して説明したように、回路1における部分相関部113a及び回路2における部分相関部113b As described with reference to FIG. 10, the partial correlation portion 113b of the partial correlation portion 113a and the circuit 2 of the circuit 1
に対して、設けられている。 Against, are provided. よって、相関比較部203 Thus, the correlation comparator 203
a'には、乗積部125a及び乗積部125bから、乗算結果S1(y)及びS2(y)がそれぞれ入力される。 The a ', from the product portion 125a and multiplying unit 125b, the multiplication result S1 (y) and S2 (y) are input. その後、乗算結果S1(y)及びS2(y)は、カウンタ部231a'に入力される。 Then, multiplication result S1 (y) and S2 (y) is input to the counter unit 231a '. 【0116】カウンタ部231a'は、図2(B)で示したカウンタ部131a(z=a)とほぼ同様の手順によってカウントを行う。 [0116] counter 231a 'performs counting by substantially the same procedure as the counter unit 131a shown in FIG. 2 (B) (z = a). 即ち、カウンタ部231a' In other words, the counter section 231a '
は、信号S1(y)及び信号S2(y)が入力される回数をカウントする。 Counts the number of times the signal S1 (y) and the signal S2 (y) is input. よって、第1の実施の形態と同様、 Therefore, as in the first embodiment,
カウンタ部231a'は、信号S1(y)及び信号S2 Counter 231a ', the signal S1 (y) and the signal S2
(y)が入力される回数によって、符号生成部117a (Y) by the number of times which is entered, the code generating unit 117a
及び117bにおいて生成された拡散符号P N 1及びP N And diffusion generated in 117b code P N 1 and P N
2の符号長をカウントするのである。 It is to count the code length of 2. 【0117】尚、第1の実施の形態と同様、カウンタ部231a'には、制御部109のCPU(もしくはDS [0117] Incidentally, as in the first embodiment, the counter 231a ', CPU control unit 109 (or DS
P)によって、カウンタ値Nが予め設定される。 By P), the counter value N is set in advance. この実施の形態におけるカウンタ値Nの設定について、詳細は後述する。 For setting the counter value N in this embodiment will be described in detail later. 尚、カウンタ部231a'によるカウントはカウンタ値Nまで行う。 The count by the counter unit 231a 'is performed until the counter value N. 【0118】カウンタ部231a'は、カウンタ値Nまでカウントを行うと、カウントが終了した旨の信号J [0118] counter 231a ', the counter value is performed counting until N, signal J indicating that the count has been completed
a'をコンパレータ233a'に出力する。 Output 'the comparator 233a' a to. コンパレータ233a'は、カウンタ部231a'が信号Ja'を出力するタイミングと、ほぼ同じタイミングで信号J Comparator 233a ', the counter portion 231a' and the timing to output a signal Ja ', signal J at almost the same timing
a'を受信する。 To receive a '. 【0119】そして、コンパレータ233a'は、信号Ja'を受信すると同時に、相関値格納部119a及び相関値格納部119bから相関値B1(N)及び相関値B2(N)を読み込む。 [0119] Then, the comparator 233a ', the signal Ja' Upon receiving the read correlation value B1 (N) and the correlation value B2 (N) from the correlation value storage unit 119a and a correlation value storage unit 119b. その後、コンパレータ233 Then, the comparator 233
a'は、相関値B1(N)と相関値B2(N)を比較することによって、算出不要である相関値を検出する。 a 'by comparing the correlation value B2 (N) and the correlation value B1 (N), detects the correlation value is not necessary calculation.
尚、信号B1(N)及び信号B2(N)は、カウンタ部231a'がカウンタ値Nの値をカウントした時点で、 The signal B1 (N) and the signal B2 (N) is a time when the counter 231a 'has counted the value of the counter value N,
加算部129a及び加算部129bから出力される相関値である。 A correlation value output from the adder 129a and the adder unit 129b. 【0120】また、上述したコンパレータ233a'による判断は、以下の手順によって行われることが好ましい。 [0120] Also, the determination by the comparator 233a 'as described above, is preferably carried out by the following procedure. 即ち、コンパレータ233a'は、相関値B1 In other words, the comparator 233a ', the correlation value B1
(N)と相関値B2(N)を比較し、ピーク値を示す相関値を検出する。 (N) and compares the correlation value B2 (N), detects a correlation value indicating the peak value. そして、このピーク値を示す相関値を出力した部分相関部について、相関値を算出させることを判断する。 Then, the partial correlation unit which outputs a correlation value indicating the peak value, determines possible to calculate a correlation value. 言い換えれば、ピーク値を示さない相関値を出力した部分相関部については、相関値の算出は不要であると判断される。 In other words, for the partial correlation unit which outputs a correlation value no peak value, calculation of the correlation value is determined to be unnecessary. 【0121】尚、前述した”相関値を算出させる”及び”相関値の算出は不要”という記載における”相関値”とは、図10において信号B1〜信号B4で示されるものに相当し、信号B1(N)及び信号B2(N)とは異なるものであることを理解されたい。 [0121] Incidentally, "the calculation of the correlation values ​​unnecessary" and "to calculate the correlation value" described above is a "correlation value" in the description that corresponds to that shown in FIG. 10 by the signal B1~ signal B4, the signal the B1 (N) and the signal B2 (N) is to be understood that different. 例えば、図5 For example, Figure 5
で示したような受信信号Dの入力に対し、拡散符号P N The input of the received signal D as shown in the spread code P N
の1周期分に相当する32ビット分の相関計算が行われとき、この相関計算の結果、出力される信号が信号B1 When correlation calculation of 32 bits corresponding to one period of is performed, the result of this correlation calculation, a signal output signal B1
〜信号B4である。 It is ~ signal B4. 尚、第1の実施の形態と同様、第2 Incidentally, as in the first embodiment, the second
の実施の形態においても、相関計算及び部分相関計算のどちらを行ってもよいことは、一般的な技術常識を考えれば当然である。 In the form of embodiment also, it may be carried out either correlation computing and partial correlation calculation is of course given the general technical knowledge. 【0122】ここで、カウンタ部231a'に設定されたカウンタ値N=8のときについて考える。 [0122] Here, consider the case of a counter value N = 8, which is set in the counter unit 231a '. このとき、 At this time,
部分相関部113a及び部分相関部113bで行われる動作、及び、各部構成要素における各信号は、図7及び図8を参照して説明したものと同様である。 Partial correlation portion 113a and a partial correlation portion 113b operation performed, and, each signal in each part component are the same as those described with reference to FIGS. 【0123】既に行った説明を参照すれば、部分相関部113aにおいて、符号生成部117aは、図7に示したようなn=1〜8の8ビット分の受信信号Dに対して、同図に示したn=1〜8の8ビット分の拡散符号P [0123] If already refer to the description of performing, in the partial correlation unit 113a, the code generation unit 117a, to the received signal D of 8 bits of n = 1 to 8 as shown in FIG. 7, FIG. n = 1 to 8 of 8 bits of the spread code P shown in
N 1を生成する。 To generate the N 1. そして、部分相関部113aでは、図8を参照して説明したものと同様の部分相関計算が行われる。 Then, the partial correlation unit 113a, a reference to a similar partial correlation calculation and describes the FIG. 8 is performed. この結果、算出される相関値B1(8)=−2. As a result, the correlation value is calculated B1 (8) = - 2.
2である。 2. 【0124】一方、部分相関部113bにおいて、符号生成部117bは、図7に示したn=1〜8の8ビット分の拡散符号P N 2を生成し、同図に示した8ビット分の受信信号Dについて、部分相関部113aと同様の手順によって部分相関計算を行う。 [0124] On the other hand, the partial correlation portion 113b, the code generation unit 117b generates the 8 bits of the spread code P N 2 of n = 1 to 8 shown in FIG. 7, 8 bits of that shown in FIG. the received signal D, performs partial correlation calculation by a procedure similar to that of the partial correlation unit 113a. この結果、算出される相関値B2(8)=6.6である。 As a result, the correlation value B2 (8) which is calculated = 6.6. 【0125】カウンタ部231a'は、n=1からn= [0125] counter section 231a 'is, from n = 1 n =
8までのカウントを行った時点で、コンパレータ233 At the time we make a count of up to 8, comparator 233
a'に、信号Ja'を出力する。 ', The signal Ja' a to output a. コンパレータ233 Comparator 233
a'は、信号Ja'を受信すると同時に、相関値格納部119a及び相関値格納部119bから、相関値B1 a 'is the signal Ja' Upon receiving a from the correlation value storage unit 119a and a correlation value storage unit 119b, the correlation value B1
(8)と相関値B2(8)を読み込んでくる。 (8) to come by reading the correlation value B2 (8). 【0126】続いて、コンパレータ233a'は、相関値B1(8)と相関値B2(8)を比較する。 [0126] Then, the comparator 233a 'compares the correlation value B1 (8) a correlation value B2 (8). 相関値B Correlation value B
2(8)=6.6>相関値B1(8)=−2.2である。 2 (8) = 6.6> correlation value B1 (8) = - 2.2. よって、コンパレータ233a'は、部分相関部1 Accordingly, the comparator 233a 'is the partial correlation unit 1
13bについて相関値B2を算出させることを判断する。 Determining thereby calculating a correlation value B2 for 13b. その一方、部分相関部113aにおける相関値B1 Meanwhile, the correlation value in the partial correlation unit 113a B1
の算出は、不要である旨の判断がコンパレータ233 Is calculated, the comparator judgment of that is unnecessary 233
a'によって行われる。 It is carried out by a '. この結果、コンパレータ233 As a result, the comparator 233
a'は、ANDゲート回路123aに、比較結果としてクロック停止信号H1を出力する。 a 'is the AND gate circuit 123a, and outputs a clock stop signals H1 as a comparison result. 【0127】クロック停止信号H1を受信したANDゲート回路123aは、部分相関部113aに対するクロック信号Cの供給を停止する。 [0127] AND gate circuit 123a which receives the clock stop signals H1 stops supplying the clock signal C for the partial correlation unit 113a. この結果、部分相関部1 As a result, partial correlation unit 1
13aにおいて、クロック信号Cが供給される各部構成要素の動作は、停止する。 In 13a, the operation of each unit component clock signal C is supplied to stop. 尚、この実施の形態において、クロック停止信号H1は、”0”(即ちローレベル)の値をとる信号であることが好ましい。 Incidentally, in this embodiment, the clock stop signal H1 is "0" (i.e., low level) is preferably a signal having a value of. 【0128】一方、コンパレータ233a'によって、 [0128] On the other hand, by the comparator 233a ',
相関値B2を算出させると判断された部分相関部113 Partial correlation unit 113 is determined to calculate the correlation value B2
bは、相関値B2を算出する。 b calculates a correlation value B2. 算出された相関値B2 Calculated correlation value B2
は、サーチャ回路107へ出力される。 Is output to the searcher circuit 107. 【0129】ところで、上述した説明では、部分相関部113aに対して、相関値B1が算出不要である旨の判断を行う例を記載した。 [0129] Incidentally, in the above description, for the partial correlation unit 113a, described an example in which the determination of that correlation value B1 is unnecessary calculation. しかし、この実施の形態では、 However, in this embodiment,
相関比較部203a'におけるコンパレータ233a' 'Comparator 233a' in the correlation comparator 203a
は、例えば、部分相関部113bに対して相関値B2が算出不要である旨の判断を行う場合もある。 Is, for example, there is a case where a determination is indicating correlation value B2 is unnecessary calculated for the partial correlation portion 113b. このような場合は、図11に示したように、コンパレータ233 In such a case, as shown in FIG. 11, the comparator 233
a'から、ANDゲート回路123bへ信号H2が出力される。 From a ', signal H2 is output to the AND gate circuit 123b. 【0130】以上説明したこの実施の形態によれば、第1の実施の形態と同様に、部分相関を計算する必要がない部分相関部の動作を、クロック信号Cの供給を早期の段階で中断することによって、停止させる。 According to [0130] above-described present embodiment, interruption in the same manner as in the first embodiment, the operation of the partial correlation portion need not to calculate the partial correlation, the supply of the clock signal C at an early stage by stops. この結果、 As a result,
従来の同期捕捉回路と比較して、部分相関を計算する必要のない回路における消費電力を少なくすることが可能となる。 Compared to conventional synchronization acquisition circuit, it is possible to reduce the power consumption in unnecessary circuit for calculating partial correlation. 尚、上述した「早期の段階」とは、図11に示したカウンタ部231a'において、設定されたカウンタ値Nまでのカウントを終了する段階である。 The "early stage" of the present invention, the counter portion 231a 'shown in FIG. 11, a step of terminating the counting of up to the set counter value N. 【0131】ところで、この実施の形態における、サーチャ回路107及び制御部109の構成及び動作は、図3(A)及び(B)を参照して説明したものと同様である。 [0131] Incidentally, in this embodiment, the configuration and operation of the searcher circuit 107 and the control unit 109 is similar to that described with reference to FIGS. 3 (A) and (B). 即ち、図3(B)を参照して説明したように、制御部109におけるCPU(もしくはDSP)305が、 That is, as described with reference to FIG. 3 (B), CPU (or DSP) 305 is the control unit 109,
図10に示した回路1〜回路4の各符号生成部117a Each code generator 117a of the circuit 1 to circuit 4 shown in FIG. 10
〜117bへ、拡散符号P N 1〜P N 4の生成のタイミングを変化させる旨の信号G1〜G4を出力する。 To ~117B, and it outputs a signal G1~G4 the effect that changing the timing of generation of the spread code P N 1~P N 4. 【0132】尚、第1の実施の形態によれば、図1に示したように各回路1〜4には、比較部121a〜121 [0132] Incidentally, according to the first embodiment, the respective circuits 1-4 as shown in FIG. 1, the comparison unit 121a~121
dが設けられている。 d is provided. そして、既に説明したように、比較部121a〜121dへの第2閾値fの設定は、制御部109において、RAM307に格納されているプログラムに従って、CPU(もしくはDSP)305によっておこなわれる。 As already described, the setting of the second threshold value f to the comparator unit 121a~121d causes the control unit 109, in accordance with a program stored in the RAM 307, are performed by the CPU (or DSP) 305. 一方、図10に示した構成を有する同期捕捉回路201によれば、上述した第2閾値fのような閾値の設定は不要である。 On the other hand, according to the synchronization acquisition circuit 201 having the configuration shown in FIG. 10, setting of the threshold, such as the second threshold value f mentioned above is not required. よって、各回路1〜4 Thus, each circuit 1-4
へ、閾値を設定するためのCPUやDSPなどのプロセッサのプログラムが不要になるという利点がある。 To, CPU or processor such as a DSP program for setting a threshold value is advantageous in that unnecessary. 【0133】ところで、各相関比較部203a'及び2 [0133] Incidentally, the correlation comparator 203a 'and 2
03b'へのカウンタ値Nの設定は、図9を参照して既に説明したものと同様の手順により、CPU(もしくはDSP)305によって行われる。 Setting the counter value N to 03b 'are in the same procedures as already described with reference to FIG. 9 is performed by the CPU (or DSP) 305. そして、第1の実施の形態と同様、この実施の形態においても、受信状況が良好な場合、カウンタ値Nは小さな値が設定されるようにすることが好ましい。 Then, as in the first embodiment, also in this embodiment, if the reception conditions are good, the counter value N is preferably such a small value is set. このようにして、各相関比較部203a'及び203b'におけるカウンタ値Nを、受信信号の受信状況によって変化させることによって、受信状況にあわせた更なる消費電力の低減を図ることができる。 In this manner, the counter value N in the correlation comparator 203a 'and 203b', by changing the reception status of the received signal can be reduced further power consumption to meet the reception status. 【0134】尚、図10に示した同期捕捉回路201では、回路1〜回路4の4回路によって部分相関計算を行う例を説明した。 [0134] In the synchronization acquisition circuit 201 shown in FIG. 10, it has been described an example of performing partial correlation calculated by 4 circuit of circuit 1 to circuit 4. しかし、この実施の形態によれば、部分相関計算を行う回路は4回路に限定されず、任意の数の回路を設けることができる。 However, according to this embodiment, the circuit for performing the partial correlation calculation is not limited to four circuits, it is possible to provide a circuit of any number. このように、部分相関計算を行う回路を増やすことによって、同期捕捉を効率良く行うことができる。 Thus, by increasing the circuit for performing the partial correlation calculations can be performed efficiently synchronization acquisition. 【0135】また、回路1〜回路4の4回路のうち、回路1と回路2の2回路に対してひとつの相関比較部20 [0135] The circuit 1 of the four circuits in the circuit 4, the circuit 1 and the correlation comparator of one to two circuits of the circuit 2 20
3a'、回路3と回路4の2回路に対してひとつの相関比較部203b'を設ける例について説明した。 3a it has been described to provide a 'circuit 3 and one of the correlation comparator 203b for two circuits of the circuit 4'. しかし、例えば、回路1〜回路4の4回路に対して、ひとつの相関比較部を設ける構成も可能である。 However, for example, for 4 circuits in the circuit 1 to circuit 4, construction is also possible to provide one correlation comparator. よって、この実施の形態による相関比較部の構成は、図10に示したものに限られるものではない。 Therefore, the configuration of the correlation comparator according to this embodiment is not limited to those shown in FIG. 10. 【0136】[変形例]以上説明した第1の実施の形態及び第2の実施の形態において、図1及び図10に示したように、同期捕捉回路101及び同期捕捉回路201 [0136] In the first embodiment and the second embodiment described Modified Example above, as shown in FIGS. 1 and 10, the synchronization acquisition circuit 101 and the synchronization acquisition circuit 201
では、クロック信号供給部123a〜123dとして、 So as the clock signal supply unit 123a through 123d,
ANDゲート回路を用いることを想定した。 On the assumption that the use of the AND gate circuit. しかし、図1及び図10に示したクロック信号供給部123a〜1 However, the clock signal supply unit shown in FIGS. 1 and 10 123A~1
23dとしては、従来公知の電源回路を用いて構成することも可能である。 The 23d, can also be configured using a conventionally known power supply circuit. この場合、図1及び図10において、同期捕捉回路101及び201で行われる動作は、 In this case, in FIGS. 1 and 10, operations performed by the synchronization acquisition circuit 101 and 201,
既に説明したものと同様である。 It is already similar to those described. よって、従来公知の電源回路をクロック信号供給部123a〜123dとして用いた場合、クロック停止信号H1〜H4が入力されると、各部構成要素へのクロック信号Cの供給は停止される。 Therefore, when using the conventional power supply circuit as a clock signal supply unit 123a through 123d, the clock stop signal H1~H4 is input, supply of the clock signal C to each section components are stopped. この場合、クロック停止信号H1〜H4は、”0” In this case, the clock stop signal H1~H4 is, "0"
(即ち、ローレベル)の値をとる信号であることが望ましい。 (I.e., low level) it is desirable that the signals take values. 【0137】クロック信号供給部123a〜123dとしてANDゲート回路を用いた場合は、クロック信号C [0137] When using the AND gate circuit as a clock signal supply unit 123a~123d the clock signal C
の供給を停止しても、各部構成要素には、リーク電流が流れていた。 Stopping the supply of, the various parts components had a leakage current flows. 一方、クロック信号供給部123a〜12 On the other hand, the clock signal supply unit 123a~12
3dとして従来公知の電源回路を用いると、クロック信号Cの供給を停止後における、上述したようなリーク電流も抑えることができる。 When a conventionally known power supply circuit as 3d, after stopping the supply of the clock signal C, can be suppressed leakage current as described above. 【0138】ところで、第1及び第2の実施の形態に関する以上の説明は、入力される受信信号D、及び、生成される拡散符号P N等について、図4〜図8を参照して行った。 [0138] Incidentally, the above description about the first and second embodiments, the received signal D is input, and, for the spread code P N and the like to be generated, was performed with reference to FIGS. 4-8 . しかし、これらの信号は、図4〜図8に示したものに限られるものではない。 However, these signals are not limited to those shown in Figures 4-8. 【0139】 【発明の効果】以上、第1発明の同期捕捉回路によれば、部分相関を計算する必要がない部分相関部、及び、 [0139] [Effect of the Invention] According to the synchronous acquisition circuitry of the first invention, it is not necessary to calculate the partial correlation partial correlation unit, and,
この部分相関部に対応する比較部の動作を、クロック信号の供給を早期の段階で中断することによって、停止させる。 The operation of the comparison unit corresponding to the partial correlation unit, by interrupting the supply of the clock signal at an early stage, is stopped. この結果、従来の同期捕捉回路と比較して、部分相関を計算する必要のない回路における消費電力を少なくすることが可能となる。 As a result, compared with the conventional synchronization acquisition circuit, it is possible to reduce the power consumption in unnecessary circuit for calculating partial correlation. 尚、受信信号の受信状況に応じて、制御部が比較部に対してカウンタ値を設定する。 Incidentally, depending on the condition of reception of the received signal, the control unit sets the counter value to the comparison unit.
このようにカウンタ値を設定することによって、受信信号の受信状況が良好なときは、同期捕捉回路における消費電力を更に低減させることができる。 By setting this way counter value, when the reception status of the received signal is good, it is possible to further reduce the power consumption in the synchronization acquisition circuit. 【0140】また、第2発明の同期捕捉回路においても第1発明と同様に、消費電力の低減が可能となる。 [0140] Further, Like the first invention in the synchronization acquisition circuit of the second aspect of the invention, power consumption can be reduced. また、第2発明の同期捕捉回路によれば、閾値格納部における閾値を設定するためのCPUやDSPなどのプロセッサのプログラムが不要になるという利点がある。 Further, according to the synchronization acquisition circuit of the second aspect of the invention is advantageous in that the processor program such as a CPU or DSP for setting the threshold in the threshold storage unit is not required. また、第2発明においても第1発明と同様に、受信信号の受信状況に応じて、制御部が相関比較部に対してカウンタ値を設定する。 Further, Like the first invention in the second invention, in accordance with the reception state of the reception signal, the control unit sets the counter value to the correlation comparator. この結果、第1発明と同様にして、受信状況にあわせた更なる消費電力の低減を図ることができる。 As a result, it is possible to first invention and in a similar manner, reduce further the power consumption in conjunction with the reception status.

【図面の簡単な説明】 【図1】第1の実施の形態の同期捕捉回路の構成例を説明するための図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining a configuration example of the synchronization acquisition circuit of the first embodiment. 【図2】(A)は、第1の実施の形態における部分相関部の構成及び動作を説明するための図であり、(B) Figure 2 (A) is a diagram for explaining the partial correlation portion of the structure and operation of the first embodiment, (B)
は、第1の実施の形態における比較部の構成及び動作を説明するための図である。 Is a diagram for explaining the comparison unit of the structure and operation of the first embodiment. 【図3】(A)は、サーチャ回路の構成及び動作を説明するための図であり、(B)は、制御部の構成及び動作を説明するための図である。 3 (A) is a diagram for explaining the structure and operation of the searcher circuit, (B) is a diagram for explaining the structure and operation of the control unit. 【図4】拡散符号P Nによって拡散された受信信号Dの一例を示す図である。 4 is a diagram showing an example of received signal D spread by the spreading code P N. 【図5】拡散符号P Nによって拡散された、実際に受信する受信信号Dの一例を示す図である。 [5] spread by the spreading code P N, is a diagram illustrating an example of a reception signal D which actually received. 【図6】同期捕捉回路における符号生成のタイミングを説明するための図である。 6 is a diagram for explaining the timing of the code generation in the synchronization acquisition circuit. 【図7】符号生成部によって生成される拡散符号の例を示す図である。 7 is a diagram showing an example of a spreading code generated by the code generator. 【図8】(A)は、乗積部の動作を説明するための図であり、(B)は、加算部の動作を説明するための図である。 8 (A) is a diagram for explaining the operation of the product portion, (B) is a diagram for explaining the operation of the adder. 【図9】CPUもしくはDSPによる、第1閾値Fの設定に関する説明図である。 [9] According to CPU or DSP, an explanatory diagram relating to the setting of the first threshold F. 【図10】第2の実施の形態の同期捕捉回路の構成例を説明するための図である。 10 is a diagram for explaining a configuration example of the synchronization acquisition circuit of the second embodiment. 【図11】第2の実施の形態の相関比較部の構成例を説明するための図である。 11 is a diagram for explaining a configuration example of a correlation comparator according to the second embodiment. 【図12】(A)は、従来の同期捕捉回路の構成を説明するための図であり、(B)は従来の部分相関部の構成を説明するための図である。 [12] (A) is a diagram for explaining a configuration of a conventional synchronization acquisition circuit, (B) is a diagram for explaining a configuration of a conventional partial correlation portion. 【符号の説明】 10、101、201:同期捕捉回路13a、13b、13c、13d、113a、113 [EXPLANATION OF SYMBOLS] 10,101,201: synchronization acquisition circuit 13a, 13b, 13c, 13d, 113a, 113
b、113c、113d:部分相関部(相関器) 15a(15b、15c、15d):相関計算部103:アンテナ部105;無線部107:サーチャ回路109:制御部111:クロック信号生成部117z(z=a、b、c、d):符号生成部119a、119z(z=a、b、c、d):相関値格納部121a、121b、121c、121d:比較部123a、123b、123c、123d:クロック制御部(クロック信号供給部(ANDゲート回路)) 125z(z=a、b、c、d):乗積部127z(z=a、b、c、d):遅延部129z(z=a、b、c、d):加算部131z(z=a、b、c、d)、231a':カウンタ部133z(z=a、b、c、d)、233a':コンパレータ135z(z=a、b、c、 b, 113c, 113d: partial correlation unit (a correlator) 15a (15b, 15c, 15d): correlation calculation unit 103: antenna unit 105; wireless unit 107: searcher circuit 109: control unit 111: a clock signal generation unit 117Z (z = a, b, c, d): code generating unit 119a, 119z (z = a, b, c, d): the correlation value storage unit 121a, 121b, 121c, 121d: comparison unit 123a, 123b, 123c, 123d: clock control unit (clock signal supply unit (AND gate circuit)) 125z (z = a, b, c, d): product portion 127z (z = a, b, c, d): the delay section 129z (z = a , b, c, d): adding section 131z (z = a, b, c, d), 231a ': counter 133z (z = a, b, c, d), 233a': comparator 135z (z = a , b, c, d):第2閾値格納部203a'、203b':相関比較部301:相関値比較部303:第1閾値格納部305:CPUもしくはDSP 307:RAM 601:符号生成部117aにおけるタイミング603:符号生成部117bにおけるタイミング605:符号生成部117cにおけるタイミング607:符号生成部117dにおけるタイミング901:A/D変換器903:受信フィルター905:AGC増幅器907:LNA増幅器 d): a second threshold value storing unit 203a ', 203b': correlation comparator 301: the correlation value comparison section 303: first threshold value storage unit 305: CPU or DSP 307: RAM 601: timing in the code generation unit 117a 603: code generation timing in part 117b 605: timing in the code generation unit 117c 607: timing in the code generator 117d 901: A / D converter 903: Receive filter 905: AGC amplifier 907: LNA amplifier

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 符号拡散された受信信号と、符号生成部が生成する逆拡散用の拡散符号との間で部分相関計算を行い、該部分相関計算によって算出された相関値を相関値格納部に格納する部分相関部が、複数設けられた同期捕捉回路であって、 閾値格納部に格納された閾値を用いて、前記相関値が前記部分相関計算の早期の段階で算出不要であることを判断する比較部と、 前記比較部及び前記部分相関部に対して、クロック信号の供給を行うクロック信号供給部とを、前記複数の部分相関部のそれぞれに対して具えており、 前記比較部は、前記判断を、 生成された前記拡散符号の符号長を、設定されたカウンタ値までカウントしたとき、前記相関値格納部から前記相関値を読み込み、該読み込まれた前記相関値と前記閾 And Claims received signals 1. A are code-spread, performs partial correlation calculations between the spreading code for despreading code generator generates the correlation calculated by the partial correlation calculation partial correlation unit that stores the value in the correlation value storage unit, a synchronization acquisition circuit provided with a plurality, with a threshold stored in the threshold storage unit, the correlation value is at an early stage of the partial correlation calculation a comparing unit determines that calculation is not required, with respect to the comparison unit and the partial correlation unit, and a clock signal supply unit for supplying clock signals, comprises for each of said plurality of partial correlation portion cage, the comparison unit, the determination, when the code length of the generated said spreading code, and counted to set the counter value, the reads the correlation value from the correlation value storage unit, the loaded the correlation value and the threshold とを比較することにより行い、 前記クロック信号供給部は、前記読み込まれた相関値が算出不要であると判断された場合は、クロック停止信号を前記比較部から受信し、該比較部及び前記部分相関部に対するクロック信号の供給を停止することを特徴とする同期捕捉回路。 Done by comparing the door, the clock signal supply unit, when the read correlation value is determined to be unnecessary calculation, a clock stop signal received from the comparator unit, the comparator unit and the portion synchronization acquisition circuit, characterized in that stops supplying the clock signal to the correlation unit. 【請求項2】 符号拡散された受信信号と、符号生成部が生成する逆拡散用の拡散符号との間で部分相関計算を行い、該部分相関計算によって算出された相関値を相関値格納部に格納する部分相関部が、複数設けられた同期捕捉回路であって、 前記部分相関部に対してクロック信号の供給を行うクロック信号供給部を、前記複数の部分相関部のそれぞれに対して具えるとともに、 前記複数の部分相関部のうち、任意の数の前記部分相関部に対して、ひとつの相関比較部を具えており、 前記相関比較部は、 前記任意の数の部分相関部において生成された前記拡散符号の符号長を、設定されたカウンタ値までカウントしたとき、それぞれの前記相関値格納部から前記相関値を読み込み、 該読み込まれた複数の相関値をそれぞれ比較することによ 2. A received signal code-spread, performs partial correlation calculations between the spreading code for despreading code generator generates the correlation value storage unit the correlation values ​​calculated by the partial correlation calculation partial correlation portion to be stored in is a synchronization acquisition circuit provided with a plurality, a clock signal supply unit for supplying a clock signal to the partial correlation portion, ingredients for each of the plurality of partial correlation portion with obtaining product, among the plurality of partial correlation portion with respect to the partial correlation portion any number, and comprises a single correlation comparator, the correlation comparator, in partial correlation portion of said any number the code length of the spread code that is, when the count to the set counter value, from each of the correlation value storage unit reads the correlation values, to compare the loaded plurality of correlation values ​​respectively 、算出不要である相関値を検出し、 該算出不要である相関値を算出している前記部分相関部に対する前記クロック信号の供給を停止するために、該部分相関部に対して設けられている前記クロック信号供給部にクロック停止信号を送信することを特徴とする同期捕捉回路。 Detects a correlation value is unnecessary calculation, in order to stop the supply of the clock signal to the partial correlation portion calculates the correlation value is not required output the calculated, are provided for partial correlation portion synchronization acquisition circuit and transmits a clock stop signal to the clock signal supply unit. 【請求項3】 請求項1または2に記載の同期捕捉回路において、 前記カウンタ値は、前記受信信号の受信状況に応じて、 3. A synchronization acquisition circuit according to claim 1 or 2, wherein the counter value, depending on the condition of reception of the received signal,
    制御部によって設定されることを特徴とする同期捕捉回路。 Synchronization acquisition circuit, characterized in that it is set by the control unit. 【請求項4】 請求項1〜3のいずれか一項に記載の同期補足回路において、前記クロック信号供給部を、電源回路によって構成することを特徴とする同期捕捉回路。 4. The synchronization acquisition circuit according to any one of claims 1 to 3, the clock signal supply unit, the synchronization acquisition circuit, characterized in that configured by the power supply circuit. 【請求項5】 符号拡散された受信信号と生成した信号との相関を行う相関器を有する同期捕捉回路において、 前記相関の結果と予め設定された値とを比較する比較部と、 前記比較部から出力された比較結果に基づいて、前記相関器及び前記比較部へのクロックの供給を中止するクロック制御部とを有することを特徴とする同期捕捉回路。 In synchronization acquisition circuit having a correlator for performing a correlation with wherein signal generated with code-spread received signal, a comparator for comparing the preset value with the results of the correlation, the comparison unit based on the output comparison result from the synchronization acquisition circuit, characterized in that it comprises a clock control unit to stop the supply of the clock to the correlator and the comparison unit. 【請求項6】 前記相関器、前記比較部及び前記クロック制御部を複数有することを特徴とする請求項5に記載の同期捕捉回路。 Wherein said correlator, the synchronization acquisition circuit according to claim 5, characterized in that a plurality of the comparison unit and the clock control unit. 【請求項7】 符号拡散された受信信号と生成した信号との相関を行う相関器を、複数個有する同期捕捉回路において、 複数の前記相関の結果をそれぞれ比較する相関比較部と、 前記相関比較部から出力された比較結果に基づいて、前記相関器へのクロックの供給を中止するクロック制御部とを有することを特徴とする同期捕捉回路。 7. A correlator for performing a correlation between the code-spread received signal and the generated signal, the synchronization acquisition circuit having a plurality, and a correlation comparator for comparing the results of the plurality of correlation, respectively, the correlation comparator based on the comparison result output from the section, the synchronization acquisition circuit, characterized in that it comprises a clock control unit to stop the supply of the clock to the correlator.
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