JP2003110048A - 集積回路装置および基板ユニット - Google Patents
集積回路装置および基板ユニットInfo
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Landscapes
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
Abstract
(57)【要約】
【課題】 弾性表面波装置において、サイドビアに塗布
された半田フィレットのはみ出しを防止する。 【解決手段】 圧電基板上に所定の回路パターンが形成
された弾性表面波素子と、側面において厚さ方向に陥没
形成されたサイドビア１６を備えて弾性表面波素子が搭
載されたパッケージ基板１１とを有し、サイドビア１６
は、開口幅をφ、最大奥行きをＤとしたときに、φ／２
＜Ｄを満たす寸法とする。
された半田フィレットのはみ出しを防止する。 【解決手段】 圧電基板上に所定の回路パターンが形成
された弾性表面波素子と、側面において厚さ方向に陥没
形成されたサイドビア１６を備えて弾性表面波素子が搭
載されたパッケージ基板１１とを有し、サイドビア１６
は、開口幅をφ、最大奥行きをＤとしたときに、φ／２
＜Ｄを満たす寸法とする。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置およ
び基板ユニットに関し、特に、弾性表面波素子が用いら
れた弾性表面波装置に関するものである。
び基板ユニットに関し、特に、弾性表面波素子が用いら
れた弾性表面波装置に関するものである。
【０００２】
【従来の技術】今日、目覚ましい普及を見せている携帯
電話に代表される移動体通信機器は、小型化が急速に進
められている。それに伴って、移動体通信機器に使用さ
れる部品には、小型化および高性能化が要求されてい
る。
電話に代表される移動体通信機器は、小型化が急速に進
められている。それに伴って、移動体通信機器に使用さ
れる部品には、小型化および高性能化が要求されてい
る。
【０００３】ここで、移動体通信機器における信号の分
岐、生成を行うために、分波器が用いられている。分波
器は、帯域通過フィルタ、帯域阻止フィルタ、あるいは
これらの組み合わせにより構成されたものがあるが、一
層の小型化および高性能化を達成するために、相互に異
なる帯域中心周波数を有する２つの弾性表面波素子が搭
載された弾性表面波装置の用いられたものがある。
岐、生成を行うために、分波器が用いられている。分波
器は、帯域通過フィルタ、帯域阻止フィルタ、あるいは
これらの組み合わせにより構成されたものがあるが、一
層の小型化および高性能化を達成するために、相互に異
なる帯域中心周波数を有する２つの弾性表面波素子が搭
載された弾性表面波装置の用いられたものがある。
【０００４】そして、このような弾性表面波装置が実装
される実装基板もまた、小型、軽量化されている。した
がって、実装基板には弾性表面波装置が高密度に実装さ
れることが要請される。
される実装基板もまた、小型、軽量化されている。した
がって、実装基板には弾性表面波装置が高密度に実装さ
れることが要請される。
【０００５】
【発明が解決しようとする課題】弾性表面波装置のパッ
ケージ基板には、側面の厚さ方向にサイドビアが陥没形
成されているものがある。そして、このような弾性表面
波装置を実装基板に半田付けすると、サイドビアに塗布
された半田フィレットがはみ出して実装面積が広がって
しまい、前述した高密度実装の要請に反することにな
る。
ケージ基板には、側面の厚さ方向にサイドビアが陥没形
成されているものがある。そして、このような弾性表面
波装置を実装基板に半田付けすると、サイドビアに塗布
された半田フィレットがはみ出して実装面積が広がって
しまい、前述した高密度実装の要請に反することにな
る。
【０００６】そして、このような問題は、弾性表面波装
置のみならず、パッケージ基板状に集積回路素子が搭載
された集積回路装置全般に当てはまる問題である。
置のみならず、パッケージ基板状に集積回路素子が搭載
された集積回路装置全般に当てはまる問題である。
【０００７】そこで、本発明はサイドビアに塗布された
半田フィレットのはみ出しを防止することのできる技術
を提供することを目的とする。
半田フィレットのはみ出しを防止することのできる技術
を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る集積回路装置は、素子基板上に所定の
回路パターンが形成された集積回路素子と、側面におい
て厚さ方向に陥没形成されたサイドビアを備えて集積回
路素子が搭載されたパッケージ基板とを有し、サイドビ
アは、開口幅をφ、最大奥行きをＤとしたときに、φ／
２＜Ｄとなっていることを特徴とする。
め、本発明に係る集積回路装置は、素子基板上に所定の
回路パターンが形成された集積回路素子と、側面におい
て厚さ方向に陥没形成されたサイドビアを備えて集積回
路素子が搭載されたパッケージ基板とを有し、サイドビ
アは、開口幅をφ、最大奥行きをＤとしたときに、φ／
２＜Ｄとなっていることを特徴とする。
【０００９】このような発明によれば、サイドビアに塗
布された半田フィレットはサイドビア内に収まってしま
うので、サイドビアに塗布された半田フィレットのはみ
出しを防止することができる。
布された半田フィレットはサイドビア内に収まってしま
うので、サイドビアに塗布された半田フィレットのはみ
出しを防止することができる。
【００１０】また、上記課題を解決するため、本発明に
係る基板ユニットは、素子基板上に所定の回路パターン
が形成された集積回路素子、および側面において厚さ方
向に陥没形成されたサイドビアを備えて集積回路素子が
搭載されたパッケージ基板を備えた集積回路装置と、集
積回路装置と電気的に接続される複数の電極部の全てが
当該集積回路装置の実装領域である装置実装領域の内側
に形成され、集積回路装置が装置実装領域に実装された
実装基板とを有することを特徴とする。
係る基板ユニットは、素子基板上に所定の回路パターン
が形成された集積回路素子、および側面において厚さ方
向に陥没形成されたサイドビアを備えて集積回路素子が
搭載されたパッケージ基板を備えた集積回路装置と、集
積回路装置と電気的に接続される複数の電極部の全てが
当該集積回路装置の実装領域である装置実装領域の内側
に形成され、集積回路装置が装置実装領域に実装された
実装基板とを有することを特徴とする。
【００１１】このような発明によれば、電極部が装置実
装領域の内側に配置されているので、サイドビアに塗布
された半田フィレットのはみ出しを防止することができ
る。
装領域の内側に配置されているので、サイドビアに塗布
された半田フィレットのはみ出しを防止することができ
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しつつさらに具体的に説明する。ここで、添付
図面において同一の部材には同一の符号を付しており、
また、重複した説明は省略されている。なお、発明の実
施の形態は、本発明が実施される特に有用な形態として
のものであり、本発明がその実施の形態に限定されるも
のではない。
面を参照しつつさらに具体的に説明する。ここで、添付
図面において同一の部材には同一の符号を付しており、
また、重複した説明は省略されている。なお、発明の実
施の形態は、本発明が実施される特に有用な形態として
のものであり、本発明がその実施の形態に限定されるも
のではない。
【００１３】図１は本発明の一実施の形態である分波器
の構成を示すブロック図、図２は図１の分波器の特性
図、図３は本発明の一実施の形態である分波器を示す断
面図、図４は図１の分波器の構成要素である弾性表面波
素子の回路を示す概略図、図５は図４の弾性表面波素子
における共振器周辺の回路レイアウトを示す平面図、図
６は図１の分波器が搭載される実装基板の一部を示す平
面図、図７は図６の実装基板に形成された電極部とこの
実装基板に搭載された分波器のサイドビアとの位置関係
を示す説明図、図８は装置実装領域の外側に実装基板の
電極部が存在する場合でのサイドビアに塗布された半田
フィレットを示す説明図、図９は装置実装領域の最外郭
に実装基板の電極部が存在する場合でのサイドビアに塗
布された半田フィレットを示す説明図、図１０は装置実
装領域の内部に実装基板の電極部が存在する場合でのサ
イドビアに塗布された半田フィレットを示す説明図、図
１１は本発明の他の実施の形態である分波器のサイドビ
アを示す説明図、図１２は図１１のサイドビアを拡大し
て示す説明図、図１３は本発明のさらに他の実施の形態
である分波器のサイドビアを拡大して示す説明図であ
る。なお、図７および図１１においては分波器のサイド
ビアだけが表されており、それ以外の配線や電極等は省
略されている。
の構成を示すブロック図、図２は図１の分波器の特性
図、図３は本発明の一実施の形態である分波器を示す断
面図、図４は図１の分波器の構成要素である弾性表面波
素子の回路を示す概略図、図５は図４の弾性表面波素子
における共振器周辺の回路レイアウトを示す平面図、図
６は図１の分波器が搭載される実装基板の一部を示す平
面図、図７は図６の実装基板に形成された電極部とこの
実装基板に搭載された分波器のサイドビアとの位置関係
を示す説明図、図８は装置実装領域の外側に実装基板の
電極部が存在する場合でのサイドビアに塗布された半田
フィレットを示す説明図、図９は装置実装領域の最外郭
に実装基板の電極部が存在する場合でのサイドビアに塗
布された半田フィレットを示す説明図、図１０は装置実
装領域の内部に実装基板の電極部が存在する場合でのサ
イドビアに塗布された半田フィレットを示す説明図、図
１１は本発明の他の実施の形態である分波器のサイドビ
アを示す説明図、図１２は図１１のサイドビアを拡大し
て示す説明図、図１３は本発明のさらに他の実施の形態
である分波器のサイドビアを拡大して示す説明図であ
る。なお、図７および図１１においては分波器のサイド
ビアだけが表されており、それ以外の配線や電極等は省
略されている。
【００１４】図１に示す弾性表面波装置（集積回路装
置）である分波器において、２つの弾性表面波素子（集
積回路素子）Ｆ１ ，Ｆ２ は、図２に示すように相互に
異なる帯域中心周波数ｆ１ ，ｆ２ を有している。そし
て、このような弾性表面波素子Ｆ１ ，Ｆ２ により分波
器を構成するために、各弾性表面波素子Ｆ１ ，Ｆ２ の
フィルタ特性の干渉を排除する位相整合用回路Ｐ１ ，
Ｐ２ が設けられている。
置）である分波器において、２つの弾性表面波素子（集
積回路素子）Ｆ１ ，Ｆ２ は、図２に示すように相互に
異なる帯域中心周波数ｆ１ ，ｆ２ を有している。そし
て、このような弾性表面波素子Ｆ１ ，Ｆ２ により分波
器を構成するために、各弾性表面波素子Ｆ１ ，Ｆ２ の
フィルタ特性の干渉を排除する位相整合用回路Ｐ１ ，
Ｐ２ が設けられている。
【００１５】そして、共通端子Ｔ１ ，Ｔ２ に対して位
相整合用回路Ｐ１ ，Ｐ２ がそれぞれ接続され、さらに
この位相整合用回路Ｐ１ ，Ｐ２ に弾性表面波素子Ｆ１
，Ｆ２ がそれぞれ接続されている。また、各弾性表面
波素子Ｆ１ ，Ｆ２ には、分波された信号の入出力端子
Ｓ１ ，Ｓ２ が接続されている。
相整合用回路Ｐ１ ，Ｐ２ がそれぞれ接続され、さらに
この位相整合用回路Ｐ１ ，Ｐ２ に弾性表面波素子Ｆ１
，Ｆ２ がそれぞれ接続されている。また、各弾性表面
波素子Ｆ１ ，Ｆ２ には、分波された信号の入出力端子
Ｓ１ ，Ｓ２ が接続されている。
【００１６】このような分波器１０は、図３に示すよう
に、前述した２つの弾性表面波素子Ｆ１ ，Ｆ２ が搭載
された素子搭載層１１ａが最上層に位置しており、この
素子搭載層１１ａから下層に向かって、接地電極の形成
された接地層１１ｂ、位相整合用回路Ｐ１ ，Ｐ２ など
の高周波回路の形成された回路形成層１１ｃ、および外
部接続電極１２が形成された基板接続層１１ｄが位置し
ており、これらは相互に接続されて積層構造をなすパッ
ケージ基板１１を形成している。このようなパッケージ
基板１１は、セラミックあるいは樹脂で構成されてい
る。
に、前述した２つの弾性表面波素子Ｆ１ ，Ｆ２ が搭載
された素子搭載層１１ａが最上層に位置しており、この
素子搭載層１１ａから下層に向かって、接地電極の形成
された接地層１１ｂ、位相整合用回路Ｐ１ ，Ｐ２ など
の高周波回路の形成された回路形成層１１ｃ、および外
部接続電極１２が形成された基板接続層１１ｄが位置し
ており、これらは相互に接続されて積層構造をなすパッ
ケージ基板１１を形成している。このようなパッケージ
基板１１は、セラミックあるいは樹脂で構成されてい
る。
【００１７】弾性表面波素子Ｆ１ ，Ｆ２ は圧電基板
（素子基板）上に所定の導電パターンが形成されたもの
からなる。圧電基板は、ＬｉＮｂＯ3 、ＬｉＴａＯ3 や
水晶などの圧電単結晶、あるいはチタン酸ジルコン酸鉛
系圧電セラミックスのような圧電性セラミックスにより
形成されている。但し、絶縁基板上にＺｎＯ薄膜などの
圧電薄膜を形成したものを圧電基板として用いてもよ
い。
（素子基板）上に所定の導電パターンが形成されたもの
からなる。圧電基板は、ＬｉＮｂＯ3 、ＬｉＴａＯ3 や
水晶などの圧電単結晶、あるいはチタン酸ジルコン酸鉛
系圧電セラミックスのような圧電性セラミックスにより
形成されている。但し、絶縁基板上にＺｎＯ薄膜などの
圧電薄膜を形成したものを圧電基板として用いてもよ
い。
【００１８】弾性表面波素子Ｆ１ ，Ｆ２ はキャップ１
３により気密封止されており、塵埃や機械的衝撃などか
ら保護されている。
３により気密封止されており、塵埃や機械的衝撃などか
ら保護されている。
【００１９】このような分波器１０が実装される実装基
板２３には、外部接続電極１２に対応した電極部２４が
複数形成されている。そして、外部接続電極１２と電極
部２４とを電気的および機械的に接続することにより分
波器１０が実装基板２３に固定され、基板ユニットを構
成している。
板２３には、外部接続電極１２に対応した電極部２４が
複数形成されている。そして、外部接続電極１２と電極
部２４とを電気的および機械的に接続することにより分
波器１０が実装基板２３に固定され、基板ユニットを構
成している。
【００２０】なお、本実施の形態では、パッケージ基板
１１は４層となっているが、１層あるいは４層以外の複
数層であってもよい。
１１は４層となっているが、１層あるいは４層以外の複
数層であってもよい。
【００２１】また、図示する場合には、弾性表面波素子
Ｆ１ ，Ｆ２ は突起電極１４を介してパッケージ基板１
１に電気的に接続されているが、ワイヤにより接続され
ていてもよい。
Ｆ１ ，Ｆ２ は突起電極１４を介してパッケージ基板１
１に電気的に接続されているが、ワイヤにより接続され
ていてもよい。
【００２２】ここで、パッケージ基板１１の各層間は貫
通形成されたビアホール１５や側面において厚さ方向に
陥没形成されたサイドビア１６などで適宜電気的に接続
され、層表面にはマイクロストリップラインなどの配線
１７が形成されている。
通形成されたビアホール１５や側面において厚さ方向に
陥没形成されたサイドビア１６などで適宜電気的に接続
され、層表面にはマイクロストリップラインなどの配線
１７が形成されている。
【００２３】弾性表面波素子Ｆ１ ，Ｆ２ の圧電基板上
には、図４に示すように、所定周波数の弾性表面波に共
振する共振器１８が形成されている。この共振器１８に
は、共振器１８とパッケージ基板１１とを電気的に接続
し、共振器１８に対する電気信号が入出力される入力電
極１９、出力電極２０および接地電極２１が配線１７を
介して電気的に接続されている。
には、図４に示すように、所定周波数の弾性表面波に共
振する共振器１８が形成されている。この共振器１８に
は、共振器１８とパッケージ基板１１とを電気的に接続
し、共振器１８に対する電気信号が入出力される入力電
極１９、出力電極２０および接地電極２１が配線１７を
介して電気的に接続されている。
【００２４】共振器１８は、図５に示すように、相互に
入り組んだ一対の櫛の歯状に形成されている。そして、
入力側の共振器１８に電圧を印加して電界をかけると、
圧電基板には圧電効果により弾性表面波が発生する。ま
た、このようにして生成された弾性表面波による機械的
歪みが電界を生じさせ、出力側の共振器１８で電気信号
に変換される。共振器１８の両側には、弾性表面波を反
射する反射器２２が配置されている。
入り組んだ一対の櫛の歯状に形成されている。そして、
入力側の共振器１８に電圧を印加して電界をかけると、
圧電基板には圧電効果により弾性表面波が発生する。ま
た、このようにして生成された弾性表面波による機械的
歪みが電界を生じさせ、出力側の共振器１８で電気信号
に変換される。共振器１８の両側には、弾性表面波を反
射する反射器２２が配置されている。
【００２５】なお、図示する場合には、入力電極１９と
出力電極２０との間の配線１７を直列腕とし、この直列
腕と接地電極２１との間に複数の配線１７である並列腕
を構成し、直列腕および並列腕に共振器１８を配置した
ラダー型回路を構成しているが、弾性表面波素子Ｆ
１ ，Ｆ２ はこのような回路構成以外を採用することも
できる。
出力電極２０との間の配線１７を直列腕とし、この直列
腕と接地電極２１との間に複数の配線１７である並列腕
を構成し、直列腕および並列腕に共振器１８を配置した
ラダー型回路を構成しているが、弾性表面波素子Ｆ
１ ，Ｆ２ はこのような回路構成以外を採用することも
できる。
【００２６】図６に示すように、分波器１０が実装され
る実装基板２３に形成された電極部２４は、その全てが
分波器１０の実装領域である装置実装領域Ａの内側に配
置されている。なお、本明細書において装置実装領域Ａ
の内側とは、装置実装領域Ａと当該領域外との境界部分
も含む概念である。したがって、電極部２４は当該境界
部分と接するように形成されていてもよく、境界部分と
は接することなく内方に形成されていてもよい。そし
て、このように電極部２４が装置実装領域Ａの内側に配
置されている限り、そのレイアウトパターンは自由に設
定することができる。
る実装基板２３に形成された電極部２４は、その全てが
分波器１０の実装領域である装置実装領域Ａの内側に配
置されている。なお、本明細書において装置実装領域Ａ
の内側とは、装置実装領域Ａと当該領域外との境界部分
も含む概念である。したがって、電極部２４は当該境界
部分と接するように形成されていてもよく、境界部分と
は接することなく内方に形成されていてもよい。そし
て、このように電極部２４が装置実装領域Ａの内側に配
置されている限り、そのレイアウトパターンは自由に設
定することができる。
【００２７】そして、このように電極部２４が装置実装
領域Ａの内側に形成されているので、図７に示すよう
に、実装基板２３の装置実装領域Ａに搭載された分波器
１０のパッケージ基板１１の外側には、当該分波器１０
に対応した電極部２４は存在しなくなる。
領域Ａの内側に形成されているので、図７に示すよう
に、実装基板２３の装置実装領域Ａに搭載された分波器
１０のパッケージ基板１１の外側には、当該分波器１０
に対応した電極部２４は存在しなくなる。
【００２８】ここで、装置実装領域Ａの外側に電極部２
４が存在する場合において、サイドビアに塗布された半
田フィレットを図８に示す。
４が存在する場合において、サイドビアに塗布された半
田フィレットを図８に示す。
【００２９】半田フィレット２５はサイドビア１６の下
部から電極部２４の露出面全体に行き渡るので、あるい
は塗布量が多いときには電極部２４からはみ出すように
膨らむので、図８に示す場合には、半田フィレット２５
が外方にはみ出してしまう。すると、このような半田フ
ィレット２５により分波器１０の実装面積が広がってし
まい、高密度実装を行うことができない。
部から電極部２４の露出面全体に行き渡るので、あるい
は塗布量が多いときには電極部２４からはみ出すように
膨らむので、図８に示す場合には、半田フィレット２５
が外方にはみ出してしまう。すると、このような半田フ
ィレット２５により分波器１０の実装面積が広がってし
まい、高密度実装を行うことができない。
【００３０】これに対して、本実施の形態のように電極
部２４が装置実装領域Ａの内側に配置されている場合に
は、図９および図１０に示すようになる。
部２４が装置実装領域Ａの内側に配置されている場合に
は、図９および図１０に示すようになる。
【００３１】つまり、装置実装領域Ａの最外郭に実装基
板２３の電極部２４が存在する場合（図９）、および装
置実装領域Ａの内部に実装基板２３の電極部２４が存在
する場合（図１０）には、サイドビア１６に塗布された
半田フィレット２５は同じように電極部２４の露出面全
体に行き渡るものの、電極部２４自体が装置実装領域Ａ
の内側に配置されているので、半田フィレット２５も装
置実装領域Ａからはみ出すことはない。そして、このよ
うにサイドビア１６に塗布された半田フィレット２５の
はみ出しが防止されることから、分波器１０の実装面積
をパッケージ基板１１の外寸にまで狭小化でき、高密度
実装を行うことが可能になる。
板２３の電極部２４が存在する場合（図９）、および装
置実装領域Ａの内部に実装基板２３の電極部２４が存在
する場合（図１０）には、サイドビア１６に塗布された
半田フィレット２５は同じように電極部２４の露出面全
体に行き渡るものの、電極部２４自体が装置実装領域Ａ
の内側に配置されているので、半田フィレット２５も装
置実装領域Ａからはみ出すことはない。そして、このよ
うにサイドビア１６に塗布された半田フィレット２５の
はみ出しが防止されることから、分波器１０の実装面積
をパッケージ基板１１の外寸にまで狭小化でき、高密度
実装を行うことが可能になる。
【００３２】ここで、図１２および図１３に示すよう
に、分波器１０のパッケージ基板１１に形成されたサイ
ドビア１６は、その開口幅をφ、最大奥行きをＤとした
ときに、φ／２＜Ｄとすることができる。また、サイド
ビア１６におけるパッケージ基板１１の基板面に沿った
形状は、図１２に示すように楕円の一部をなす形状、あ
るいは図１３に示すように長円の一部をなす形状とする
ことができる。但し、φ／２＜Ｄの条件を満たしている
限りにおいて形状は特に限定されるものではなく、例え
ば四角形や三角形などであってもよい。
に、分波器１０のパッケージ基板１１に形成されたサイ
ドビア１６は、その開口幅をφ、最大奥行きをＤとした
ときに、φ／２＜Ｄとすることができる。また、サイド
ビア１６におけるパッケージ基板１１の基板面に沿った
形状は、図１２に示すように楕円の一部をなす形状、あ
るいは図１３に示すように長円の一部をなす形状とする
ことができる。但し、φ／２＜Ｄの条件を満たしている
限りにおいて形状は特に限定されるものではなく、例え
ば四角形や三角形などであってもよい。
【００３３】そして、このようにサイドビア１６をφ／
２＜Ｄの寸法にすることにより、サイドビア１６に塗布
された半田フィレット２５はサイドビア１６内に収まっ
てはみ出しが防止されることから、分波器１０の実装面
積をパッケージ基板１１の外寸にまで狭小化でき、高密
度実装を行うことが可能になる。
２＜Ｄの寸法にすることにより、サイドビア１６に塗布
された半田フィレット２５はサイドビア１６内に収まっ
てはみ出しが防止されることから、分波器１０の実装面
積をパッケージ基板１１の外寸にまで狭小化でき、高密
度実装を行うことが可能になる。
【００３４】なお、前述した実装基板２３の電極部２４
を装置実装領域Ａの内側に配置する技術と、このサイド
ビア１６をφ／２＜Ｄの寸法にする技術は、それぞれ独
立して用いることもでき、併用して用いることもでき
る。
を装置実装領域Ａの内側に配置する技術と、このサイド
ビア１６をφ／２＜Ｄの寸法にする技術は、それぞれ独
立して用いることもでき、併用して用いることもでき
る。
【００３５】以上の説明は、本発明を分波器１０に適用
した例が示されているが、本発明は分波器１０に限定さ
れるものではなく、弾性表面波素子が１個あるいは複数
個搭載された種々の弾性表面波装置に適用することが可
能である。
した例が示されているが、本発明は分波器１０に限定さ
れるものではなく、弾性表面波素子が１個あるいは複数
個搭載された種々の弾性表面波装置に適用することが可
能である。
【００３６】また本発明は、このような弾性表面波装置
に限定されるものではなく、圧電基板やシリコン基板な
どの素子基板上に所定の回路パターンが形成された集積
回路素子がパッケージ基板上に搭載された種々の集積回
路装置に適用することができる。
に限定されるものではなく、圧電基板やシリコン基板な
どの素子基板上に所定の回路パターンが形成された集積
回路素子がパッケージ基板上に搭載された種々の集積回
路装置に適用することができる。
【００３７】
【発明の効果】以上の説明から明らかなように、本発明
によれば以下の効果を奏することができる。
によれば以下の効果を奏することができる。
【００３８】(1).電極部が装置実装領域の内側に配置さ
れているので、サイドビアに塗布された半田フィレット
のはみ出しを防止することができる。
れているので、サイドビアに塗布された半田フィレット
のはみ出しを防止することができる。
【００３９】(2).また、サイドビアに塗布された半田フ
ィレットはサイドビア内に収まってしまうので、サイド
ビアに塗布された半田フィレットのはみ出しを防止する
ことができる。
ィレットはサイドビア内に収まってしまうので、サイド
ビアに塗布された半田フィレットのはみ出しを防止する
ことができる。
【００４０】(3).このようにサイドビアに塗布された半
田フィレットのはみ出しが防止されることから、集積回
路装置の実装面積をパッケージ基板の外寸にまで狭小化
できるので、高密度実装を行うことが可能になる。
田フィレットのはみ出しが防止されることから、集積回
路装置の実装面積をパッケージ基板の外寸にまで狭小化
できるので、高密度実装を行うことが可能になる。
【図１】本発明の一実施の形態である分波器の構成を示
すブロック図である。
すブロック図である。
【図２】図１の分波器の特性図である。
【図３】本発明の一実施の形態である分波器を示す断面
図である。
図である。
【図４】図１の分波器の構成要素である弾性表面波素子
の回路を示す概略図である。
の回路を示す概略図である。
【図５】図４の弾性表面波素子における共振器周辺の回
路レイアウトを示す平面図である。
路レイアウトを示す平面図である。
【図６】図１の分波器が搭載される実装基板の一部を示
す平面図である。
す平面図である。
【図７】図６の実装基板に形成された電極部とこの実装
基板に搭載された分波器のサイドビアとの位置関係を示
す説明図である。
基板に搭載された分波器のサイドビアとの位置関係を示
す説明図である。
【図８】装置実装領域の外側に実装基板の電極部が存在
する場合でのサイドビアに塗布された半田フィレットを
示す説明図である。
する場合でのサイドビアに塗布された半田フィレットを
示す説明図である。
【図９】装置実装領域の最外郭に実装基板の電極部が存
在する場合でのサイドビアに塗布された半田フィレット
を示す説明図である。
在する場合でのサイドビアに塗布された半田フィレット
を示す説明図である。
【図１０】装置実装領域の内部に実装基板の電極部が存
在する場合でのサイドビアに塗布された半田フィレット
を示す説明図である。
在する場合でのサイドビアに塗布された半田フィレット
を示す説明図である。
【図１１】本発明の他の実施の形態である分波器のサイ
ドビアを示す説明図である。
ドビアを示す説明図である。
【図１２】図１１のサイドビアを拡大して示す説明図で
ある。
ある。
【図１３】本発明のさらに他の実施の形態である分波器
のサイドビアを拡大して示す説明図である。
のサイドビアを拡大して示す説明図である。
１０ 分波器（弾性表面波装置）
１１ パッケージ基板
１１ａ 素子搭載層
１１ｂ 接地層
１１ｃ 回路形成層
１１ｄ 基板接続層
１２ 外部接続電極
１３ キャップ
１４ 突起電極
１５ ビアホール
１６ サイドビア
１７ 配線
１８ 共振器
１９ 入力電極
２０ 出力電極
２１ 接地電極
２１ 配線
２２ 反射器
２３ 実装基板
２４ 電極部
２５ 半田フィレット
Ａ 装置実装領域
Ｄ 最大奥行き
Ｆ１ ，Ｆ２ 弾性表面波素子
Ｐ１ ，Ｐ２ 位相整合用回路
Ｓ１ ，Ｓ２ 入出力端子
Ｔ１ ，Ｔ２ 共通端子
φ 開口幅
Claims (6)
- 【請求項１】 素子基板上に所定の回路パターンが形成
された集積回路素子と、 側面において厚さ方向に陥没形成されたサイドビアを備
えて前記集積回路素子が搭載されたパッケージ基板とを
有し、 前記サイドビアは、開口幅をφ、最大奥行きをＤとした
ときに、φ／２＜Ｄとなっていることを特徴とする集積
回路装置。 - 【請求項２】 前記サイドビアにおける前記パッケージ
基板の基板面に沿った形状は、楕円の一部または長円の
一部をなす形状であることを特徴とする請求項１記載の
集積回路装置。 - 【請求項３】 前記集積回路素子は所定の帯域中心周波
数を有する弾性表面波素子であり、前記集積回路装置は
この弾性表面波素子が搭載された弾性表面波装置である
ことを特徴とする請求項１または２記載の集積回路装
置。 - 【請求項４】 前記パッケージ基板には、相互に異なる
帯域中心周波数を有する２つの前記弾性表面波素子が搭
載されていることを特徴とする請求項３記載の集積回路
装置。 - 【請求項５】 素子基板上に所定の回路パターンが形成
された集積回路素子、および側面において厚さ方向に陥
没形成されたサイドビアを備えて前記集積回路素子が搭
載されたパッケージ基板を備えた集積回路装置と、 前記集積回路装置と電気的に接続される複数の電極部の
全てが当該集積回路装置の実装領域である装置実装領域
の内側に形成され、前記集積回路装置が前記装置実装領
域に実装された実装基板とを有することを特徴とする基
板ユニット。 - 【請求項６】 前記集積回路装置は請求項１〜４の何れ
か一項に記載の集積回路装置であることを特徴とする請
求項５記載の基板ユニット。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001301853A JP2003110048A (ja) | 2001-09-28 | 2001-09-28 | 集積回路装置および基板ユニット |
| DE60229821T DE60229821D1 (de) | 2001-09-25 | 2002-09-25 | Gehäuse für integrierte Schaltung |
| EP02021467A EP1296453B1 (en) | 2001-09-25 | 2002-09-25 | Package substrate for integrated circuit device |
| US10/253,991 US7151310B2 (en) | 2001-09-25 | 2002-09-25 | Package substrate, integrated circuit apparatus, substrate unit, surface acoustic wave apparatus, and circuit device |
| US11/480,500 US7304377B2 (en) | 2001-09-25 | 2006-07-05 | Package substrate, integrated circuit apparatus, substrate unit, surface acoustic wave apparatus, and circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001301853A JP2003110048A (ja) | 2001-09-28 | 2001-09-28 | 集積回路装置および基板ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003110048A true JP2003110048A (ja) | 2003-04-11 |
Family
ID=19122201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001301853A Pending JP2003110048A (ja) | 2001-09-25 | 2001-09-28 | 集積回路装置および基板ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003110048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016015471A (ja) * | 2014-06-13 | 2016-01-28 | 株式会社村田製作所 | 積層コンデンサの実装構造体 |
-
2001
- 2001-09-28 JP JP2001301853A patent/JP2003110048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016015471A (ja) * | 2014-06-13 | 2016-01-28 | 株式会社村田製作所 | 積層コンデンサの実装構造体 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040514 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060216 |