JP2003084712A - Resetting method for plasma display panel - Google Patents

Resetting method for plasma display panel

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JP2003084712A
JP2003084712A JP2002179016A JP2002179016A JP2003084712A JP 2003084712 A JP2003084712 A JP 2003084712A JP 2002179016 A JP2002179016 A JP 2002179016A JP 2002179016 A JP2002179016 A JP 2002179016A JP 2003084712 A JP2003084712 A JP 2003084712A
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JP
Japan
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voltage
electrode line
display electrode
electrode lines
reset
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Application number
JP2002179016A
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Japanese (ja)
Inventor
Hak-Ki Choi
Nam-Sung Jung
Joon-Koo Kim
Seong-Charn Lee
南声 丁
学起 崔
性燦 李
俊九 金
Original Assignee
Samsung Sdi Co Ltd
三星エスディアイ株式会社
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To increase the contrast of a plasma display panel and to sufficient form wall electric charges in a display cell selected by addressing. SOLUTION: The resetting method for a plasma display panel includes three resetting steps. In a first resetting step t1 to t2, a voltage to be applied to a first display electrode line is gradually raised to a first voltage VBX. In a second resetting step t2 to t3, a voltage to be applied to a second display electrode line is gradually raised to a second voltage VBYP which is higher than the first voltage VBX and the voltage to be applied to the first display electrode line is gradually raised to a third voltage VBF which is lower than the first voltage VBX. In a third resetting step t3 to t4, the voltage to be applied to the first display electrode line is maintained at the first voltage VBX and the voltage to be applied to the second display electrode line is gradually lowered to a fourth voltage VG which is lower than the third voltage VBF.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、プラズマディスプ
レーパネルのリセット方法に係り、より詳細には、3−
電極面放電構造のプラズマディスプレーパネルの最小駆
動周期の単位サブフィールドで最初に実施され、あらゆ
るディスプレーセル電荷の分布が均一になり、次の段階
で実施されるアドレッシングに適合にするリセット方法
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for resetting a plasma display panel, and more particularly, to a method for resetting a plasma display panel.
The present invention relates to a reset method that is first performed in a unit subfield of a minimum display period of a plasma display panel having an electrode surface discharge structure so that all display cell charges are evenly distributed and is adapted to addressing performed in the next step.

【0002】[0002]

【従来の技術】図6は、通常の3−電極面放電方式のプ
ラズマディスプレーパネルの構造を示す図面である。図
7は、図6のパネルの一ディスプレーセルの例を示す図
面である。図6および図7を参照すれば、通常の面放電
プラズマディスプレーパネル1の前面および背面ガラス
基板10、13の間には、アドレス電極ラインA、A
、…、Am−1、A、誘電体層11、15、Y電極
ラインY、…、Y、X電極ラインX、…、X
蛍光体16、隔壁17および保護層としてのMgO層1
2が設けられている。
2. Description of the Related Art FIG. 6 shows a conventional three-electrode surface discharge system.
It is drawing which shows the structure of a plasma display panel. Figure
FIG. 7 is a diagram showing an example of one display cell of the panel of FIG.
The surface. Referring to FIGS. 6 and 7, a normal surface discharge
Front and rear glass of plasma display panel 1
The address electrode line A is provided between the substrates 10 and 13.1, A
Two, ..., Am-1, Am, Dielectric layers 11, 15 and Y electrodes
Line Y1, ..., Yn, X electrode line X1, ..., Xn,
Phosphor 16, partition wall 17, and MgO layer 1 as a protective layer
Two are provided.

【0003】アドレス電極ラインA、A、…、A
m−1、Aは背面ガラス基板13の前方に一定のパタ
ーンで形成される。後方の誘電体層15はアドレス電極
ラインA、…、Aが形成されている背面ガラス基板
13の前面に塗布される。後方の向誘電体層15の前面
には隔壁17がアドレス電極ラインA、…、Aと平
行した方向に形成される。この隔壁17は、各ディスプ
レーセルの放電領域を区画し、隣のディスプレーセル間
の光学的干渉を防止する機能をする。蛍光体16は隔壁
17の間に塗布される。
Address electrode lines A 1 , A 2 , ..., A
m-1 and Am are formed in a fixed pattern in front of the rear glass substrate 13. The rear dielectric layer 15 is applied to the front surface of the rear glass substrate 13 on which the address electrode lines A 1 , ..., Am are formed. Partition wall 17 on the front surface of the rear of the direction dielectric layer 15 address electrode lines A 1, ..., are formed in a direction parallel to the A m. The partition walls 17 partition the discharge region of each display cell and have a function of preventing optical interference between adjacent display cells. The phosphor 16 is applied between the partition walls 17.

【0004】X電極ラインX、…、XとY電極ライ
ンY1、…、Yとはアドレス電極ラインA、…、A
と直交するように前面ガラス基板10の背面に一定の
パターンで形成される。各交差点は相応するディスプレ
ーセルを設定する。各X電極ラインX1、…、Xnと各
Y電極ラインY、…、Yとは、ITO(Indiu
m Tin Oxide)のような透明な導電性材質の透
明電極ライン(図7のXna、Yna)と伝導度を高め
るための金属電極ライン(図7のXnb、Y )とが
結合形成される。前方の誘電体層11はX電極ラインX
、…、XとY電極ラインY、…、Yとが形成さ
れている前面ガラス基板10の背面に塗布される。強い
電界からパネル1を保護するための保護層12、例え
ば、MgO層は前方の誘電体層11の背面に形成され
る。放電空間14にはプラズマ形成用ガスが密封され
る。
[0004] X electrode lines X 1, ..., X n and the Y electrode lines Y1, ..., the address electrode lines A 1 and Y n, ..., A
It is formed in a fixed pattern on the back surface of the front glass substrate 10 so as to be orthogonal to m . Each intersection sets up a corresponding display cell. Each X electrode lines X1, ..., Xn and the Y electrode lines Y 1, ..., and Y n, ITO (Indiu
A transparent electrode line (X na , Y na in FIG. 7) made of a transparent conductive material such as m Tin Oxide) and a metal electrode line (X nb , Y n b in FIG. 7) for increasing conductivity are combined. It is formed. The front dielectric layer 11 is the X electrode line X.
1, ..., X n and the Y electrode lines Y 1, ..., it is applied to the back of the front glass substrate 10 and Y n are formed. A protective layer 12, for example a MgO layer, for protecting the panel 1 from a strong electric field is formed on the back surface of the front dielectric layer 11. A plasma forming gas is sealed in the discharge space 14.

【0005】図8は、図6のプラズマディスプレーパネ
ル1の通常の駆動装置を示す図面である。図8を参照す
れば、プラズマディスプレーパネル1の通常の駆動装置
は映像処理部66、論理制御部62、アドレス駆動部6
3、X駆動部64およびY駆動部65を含む。映像処理
部66は外部アナログ映像信号をデジタル信号に変換し
て内部映像信号、例えば、各々8ビットの赤色(R)、
緑色(G)および青色(B)の映像データ、クロック信
号、垂直および水平同期信号を生じる。論理制御部62
は映像処理部66からの内部映像信号によって駆動制御
信号S、S、Sを生じる。アドレス駆動部63
は、制御部62からの駆動制御信号S、S、S
うちアドレス信号Sを処理してディスプレーデータ信
号を生じ、発生したディスプレーデータ信号をアドレス
電極ラインA、…、Aに印加する。X駆動部64は
制御部62からの駆動制御信号S、S、Sのうち
X駆動制御信号Sを処理してX電極ラインX、…、
に印加する。Y駆動部65は制御部62からの駆動
制御信号S、S、SのうちY駆動制御信号S
処理してY電極ラインY、…、Yに印加する。
FIG. 8 is a view showing a general driving device of the plasma display panel 1 of FIG. Referring to FIG. 8, a normal driving device of the plasma display panel 1 includes an image processing unit 66, a logic control unit 62, and an address driving unit 6.
3, an X drive unit 64 and a Y drive unit 65 are included. The image processor 66 converts an external analog image signal into a digital signal to convert an internal image signal, for example, 8-bit red (R),
It produces green (G) and blue (B) video data, clock signals, and vertical and horizontal sync signals. Logic control unit 62
Generates drive control signals S A , S Y and S X according to the internal video signal from the video processing unit 66. Address driver 63
Of the drive control signals S A , S Y , and S X from the control unit 62 process the address signal S A to generate a display data signal, and generate the display data signal by using the generated address data lines A 1 , ..., Am. Apply to. The X drive unit 64 processes the X drive control signal S X of the drive control signals S A , S Y , and S X from the control unit 62 to generate the X electrode lines X 1 ,.
Apply to X n . The Y drive unit 65 processes the Y drive control signal S Y of the drive control signals S A , S Y , and S X from the control unit 62 and applies it to the Y electrode lines Y 1 , ..., Y n .

【0006】図9は、図6のプラズマディスプレーパネ
ルのY電極ラインに対する通常のアドレス−ディスプレ
ー分離駆動方式を示す。図9を参照すれば、単位フレー
ムは時分割階調ディスプレーを実現するために8つのサ
ブフィールドSF1、…、SF8に分割される。また、
各サブフィールドSF1、…、SF8はアドレス周期A
1、…、A8と維持放電周期S1、…、S8とに分割さ
れる。
FIG. 9 shows a conventional address-display separation driving method for the Y electrode lines of the plasma display panel of FIG. Referring to FIG. 9, a unit frame is divided into eight subfields SF1, ..., SF8 to realize a time division gray scale display. Also,
Each subfield SF1, ..., SF8 has an address period A.
, A8 and sustain discharge cycles S1, ..., S8.

【0007】各アドレス周期A1、…、A8では、アド
レス電極ライン(図6のA、…、A)にディスプレ
ーデータ信号が印加されると同時に各Y電極ライン(図
6のY、…、Y)に相応する走査パルスが順次に印
加される。これにより走査パルスが印加される間に高い
レベルのディスプレーデータ信号が印加されれば選択さ
れた放電セルでアドレス放電によって壁電荷が形成され
る。そうでない放電セルでは壁電荷が形成されない。
[0007] Each address period A1, ..., the A8, address (A 1 in FIG. 6, ..., A m) electrode lines Y 1 each time the display data signal is applied to the Y electrode lines (Fig. 6, ... , Y n ) are sequentially applied. Accordingly, if a high level display data signal is applied while the scan pulse is applied, wall charges are formed by the address discharge in the selected discharge cell. No wall charge is formed in the discharge cells that are not so.

【0008】各維持放電周期S1、…、S8では、あら
ゆるY電極ラインY、…、YとあらゆるX電極ライ
ン(図6のX、…、X)とに維持放電用パルスが交
互に印加されて、相応するアドレス周期A1、…、A8
で壁電荷が形成された放電セルで表示放電を起こす。し
たがって、プラズマディスプレーパネルの輝度は単位フ
レームで占める維持放電周期S1、…、S8の長さに比
例する。単位フレームで占める維持放電周期S1、…、
S8の長さは255T(Tは単位時間)である。したが
って、単位フレームで一度も表示されない場合を含んで
256階調が表示される。
[0008] Each sustain discharge period S1, ..., in S8, all Y electrode lines Y 1, ..., (X 1 in FIG. 6, ..., X n) Y n and all X electrode lines alternately sustain discharge pulses within the Applied to the corresponding address period A1, ..., A8
The display discharge is generated in the discharge cell where the wall charge is formed. Therefore, the brightness of the plasma display panel is proportional to the length of the sustain discharge cycles S1, ..., S8 occupied in a unit frame. The sustain discharge cycle S1, ...
The length of S8 is 255T (T is a unit time). Therefore, 256 gradations are displayed, including the case where the unit frame is never displayed.

【0009】ここで、第1サブフィールドSF1の維持
放電周期S1には2に相応する時間1Tが、第2サブ
フィールドSF2の維持放電周期S2には2に相応す
る時間2Tが、第3サブフィールドSF3の維持放電周
期S3には2に相応する時間4Tが、第4サブフィー
ルドSF4の維持放電周期S4には2に相応する時間
8Tが、第5サブフィールドSF5の維持放電周期S5
には2に相応する時間16Tが、第6サブフィールド
SF6の維持放電周期S6には2に相応する時間32
Tが、第7サブフィールドSF7の維持放電周期S7に
は2に相応する時間64Tが、そして第8サブフィー
ルドSF8の維持放電周期S8には2に相応する時間
128Tが各々設定される。
[0009] Here, the sustain discharge period S1 of the first subfield SF1 time 1T corresponding to 2 0, the sustain discharge period S2 of the second subfield SF2 time 2T corresponding to 2 1, 3 The sustain discharge period S3 of the subfield SF3 has a time 4T corresponding to 2 2 , the sustain discharge period S4 of the fourth subfield SF4 has a time 8T corresponding to 2 3 and the sustain discharge period S5 of the fifth subfield SF5.
16T corresponds to 2 4 and 32 corresponds to 2 5 in the sustain discharge period S6 of the sixth subfield SF6.
T is set to a time 64T corresponding to 2 6 in the sustain discharge cycle S7 of the seventh subfield SF7 and 128T corresponding to 2 7 in the sustain discharge cycle S8 of the eighth subfield SF8.

【0010】これにより、8つのサブフィールドのうち
表示されるサブフィールドを適切に選択すれば、いずれ
のサブフィールドでも表示されない0(ゼロ)階調を含
んで総256階調の表示が行われることが分かる。
Accordingly, if the displayed sub-fields among the eight sub-fields are properly selected, a total of 256 gradations can be displayed including the 0 (zero) gradation that is not displayed in any of the sub-fields. I understand.

【0011】前記のようなプラズマディスプレーパネル
の駆動方式において、各アドレス周期A1、…、A8で
は、あらゆるディスプレーセルの電荷の分布が均一にな
ると同時に次の段階で実施されるアドレッシングに適合
になるようにリセットが実施される。
In the driving method of the plasma display panel as described above, in each address period A1, ..., A8, the distribution of charges of all display cells becomes uniform, and at the same time, it becomes suitable for the addressing performed in the next step. Is reset to.

【0012】図10は、従来のリセット方法によってプ
ラズマディスプレーパネルの電極ラインに印加される信
号の波形を示すものである。図11は、図10のt3時
点でのいずれか一つのディスプレーセルの壁電荷分布を
示すものである。図12は、図10のt4時点でのいず
れか一つのディスプレーセルの壁電荷分布を示すもので
ある。図13は、図10の駆動信号に相応してプラズマ
ディスプレーパネルから発生する光の照度Sを示すも
のである。
FIG. 10 shows a waveform of a signal applied to an electrode line of a plasma display panel by a conventional reset method. FIG. 11 shows the wall charge distribution of any one display cell at time t3 in FIG. FIG. 12 shows the wall charge distribution of any one display cell at time t4 in FIG. FIG. 13 shows the illuminance S L of the light generated from the plasma display panel according to the driving signal of FIG.

【0013】図10に示した従来のリセット方法は、特
開2000−214823号公報、および特開2000
−242224号公報に開示されている。図10で、符
号S RYはあらゆるY電極ライン(図6のY、…、Y
)に印加される駆動信号を、SRXはあらゆるX電極
ライン(図6のX、…、X)に印加される駆動信号
を、そしてSRAはあらゆるアドレス電極ライン(図6
のA、…、A)に印加される駆動信号を示す。
The conventional reset method shown in FIG.
Japanese Unexamined Patent Publication No. 2000-214823 and Japanese Unexamined Patent Application Publication 2000-2000
No. 242224. In Figure 10, the mark
Issue S RYIs any Y electrode line (Y in FIG. 6)1, ..., Y
n), The drive signal applied toRXIs any X electrode
Line (X in Figure 61, ..., XnDrive signal applied to
And then SRAAre all address electrode lines (Fig. 6
Of A1, ..., Am) Shows the drive signal applied to the.

【0014】図10乃至図13を参照すれば、第1リセ
ット段階t1〜t2では、第1ディスプレー電極ライン
としてのX電極ラインX、…、Xに印加される電圧
を第4電圧としての接地電圧Vから第1電圧VBX
例えば、190Vまで持続的に上昇させる。ここで、第
2ディスプレー電極ラインとしてのY電極ラインY
…、Yとアドレス電極ラインA、…、Aとには接
地電圧Vが印加される。これにより、X電極ラインX
、…、XとY電極ラインY、…、Yとの間、お
よびX電極ラインX、…、Xとアドレス電極ライン
、…、Aとの間に弱い放電が起きつつX電極ライ
ンX、…、Xの周囲に第2極性、すなわち、負極性
の壁電荷が形成される。
Referring to FIGS. 10 to 13, in the first reset stages t1 to t2, the voltage applied to the X electrode lines X 1 , ..., X n as the first display electrode lines is set as the fourth voltage. Ground voltage V G to first voltage V BX ,
For example, it is continuously raised to 190V. Here, the Y electrode line Y 1 as the second display electrode line,
, Y n and the address electrode lines A 1 , ..., A m are applied with the ground voltage V G. As a result, the X electrode line X
1, ..., X n and the Y electrode lines Y 1, ..., between the Y n, and X electrode lines X 1, ..., X n and the address electrode lines A 1, ..., a weak discharge occurs between A m While rising, a second polarity, that is, a negative wall charge is formed around the X electrode lines X 1 , ..., X n .

【0015】第2リセット段階t2〜t3では、Y電極
ラインY、…、Yに印加される電圧が第1電圧V
BXよりやや低い第5電圧VBYM、例えば、180V
から第1電圧VBXよりはるかに高い第2電圧
BYP、例えば、400Vまで持続的に上昇する。こ
こで、X電極ラインX、…、Xとアドレス電極ライ
ンA、…、Aとには接地電圧Vが印加される。こ
れにより、Y電極ラインY、…、YとX電極ライン
、…、Xとの間に弱い放電が起きる一方、Y電極
ラインY、…、Yとアドレス電極ラインA、…、
との間にさらに弱い放電が起きる。ここで、Y電極
ラインY、…、Yとアドレス電極ラインA、…、
との放電よりY電極ラインY、…、YとX電極
ラインX、…、X との放電がより強くなる理由は、
第1リセット段階t1〜t2の遂行によってX電極ライ
ンX、…、Xの周囲に負極性の壁電荷が形成されて
いるからである。これにより、Y電極ラインY、…、
の周囲には負極性壁電荷が多く形成され、X電極ラ
インX、…、Xの周囲には第1極性、すなわち、正
極性の壁電荷が形成され、アドレス電極ラインA
…、Aの周囲には正極性の壁電荷が少なく形成される
(図11参照)。
In the second reset stages t2 to t3, the Y electrode is
Line Y1, ..., YnThe voltage applied to the first voltage V
BXFifth lower voltage VBYM, For example, 180V
From the first voltage VBXMuch higher second voltage
VBYP, For example, it continuously rises up to 400V. This
Here, X electrode line X1, ..., XnAnd address electrode line
A1, ..., AmAnd the ground voltage VGIs applied. This
As a result, the Y electrode line Y1, ..., YnAnd X electrode line
X1, ..., XnWhile a weak discharge occurs between the Y electrode
Line Y1, ..., YnAnd address electrode line A1, ...
AmA weaker discharge occurs between and. Where Y electrode
Line Y1, ..., YnAnd address electrode line A1, ...
AmFrom the discharge with Y electrode line Y1, ..., YnAnd X electrode
Line x1, ..., X nThe reason why the discharge with becomes stronger is
By performing the first reset steps t1 to t2, the X electrode line is
X1, ..., XnA negative wall charge is formed around the
Because there is. As a result, the Y electrode line Y1, ...
YnA large amount of negative wall charge is formed around the
Inn X1, ..., XnAround the first polarity, that is, positive
A polar wall charge is formed, and the address electrode line A1,
…, AmA small amount of positive wall charge is formed around the
(See Figure 11).

【0016】第3リセット段階t3〜t4では、X電極
ラインX、…、Xに印加される電圧が第1電圧V
BXに維持された状態で、Y電極ラインY、…、Y
に印加される電圧が第5電圧VBYMから接地電圧V
まで持続的に下降する。ここで、アドレス電極ラインA
、…、Aには接地電圧Vが印加される。これによ
り、X電極ラインX、…、XとY電極ラインY
…、Yとの弱い放電によって、Y電極ラインY
…、Yの周囲の負極性の壁電荷の一部がX電極ライン
、…、Xの周囲に移動する(図12参照)。ここ
で、アドレス電極ラインA、…、Aには接地電圧V
が印加されるので、アドレス電極ラインA 、…、A
の周囲の正極性の壁電荷の個数が若干増加する。
In the third reset stage t3 to t4, the X electrode is
Line x1, ..., XnThe voltage applied to the first voltage V
BXY electrode line Y1, ..., Yn
The voltage applied to the fifth voltage VBYMTo ground voltage VG
Falls continuously until. Here, the address electrode line A
1, ..., AmGround voltage VGIs applied. By this
X electrode line X1, ..., XnAnd Y electrode line Y1,
… YnY electrode line Y due to weak discharge with1,
… YnPart of the negative wall charges around the X electrode line
X1, ..., XnTo move around (see FIG. 12). here
And address electrode line A1, ..., AmGround voltage V
GIs applied, the address electrode line A 1, ..., A
mThe number of positive wall charges in the vicinity of is slightly increased.

【0017】これにより、次のアドレッシング段階で、
選択されたアドレス電極ラインA、…、Aに正極性
のディスプレーデータ信号が印加され、Y電極ラインY
、…、Yに負極性の走査信号が順次に印加されるに
つれて、円滑なアドレッシングが行われる。
Thus, in the next addressing stage,
Address electrode lines A 1 is selected, ..., A m display data signals having a positive polarity is applied to, Y-electrode lines Y
As the negative scan signals are sequentially applied to 1 , ..., Y n , smooth addressing is performed.

【0018】しかし、前記のような従来のリセット方法
によれば、第1リセット段階t1〜t2の遂行によって
X電極ラインX、…、Xの周囲に負極性の壁電荷が
形成されているにもかかわらず、第2リセット段階t2
〜t3でX電極ラインX、…、Xとアドレス電極ラ
インA、…、Aとに同じ接地電圧VGが印加され
る。これにより、次のような問題点が発生する。
However, according to the conventional reset method as described above, negative wall charges are formed around the X electrode lines X 1 , ..., X n by performing the first reset steps t1 to t2. Nevertheless, the second reset phase t2
X electrode lines X 1 in -t3, ..., X n and the address electrode lines A 1, ..., the same ground voltage VG is applied to the A m. This causes the following problems.

【0019】第一に、第2リセット段階t2〜t3で、
Y電極ラインY、…、YとX電極ラインX、…、
との間に不要に強い放電が起きて、プラズマ表示パ
ネルのコントラストを低下させる。これにより、X電極
ラインX、…、Xの周囲に不要に多くの正極性の電
荷が形成されるので、第3リセット段階t3〜t4でも
Y電極ラインY、…、YとX電極ラインX、…、
との間に不要に強い放電が起きて、プラズマ表示パ
ネルのコントラストをさらに低下させる(図13参
照)。
First, in the second reset stages t2 to t3,
Y electrode lines Y 1 , ..., Y n and X electrode lines X 1 ,.
Unnecessarily strong discharge is generated between X n and the contrast of the plasma display panel. As a result, an unnecessarily large amount of positive charges are formed around the X electrode lines X 1 , ..., X n , so that the Y electrode lines Y 1 , ..., Y n and X are also generated in the third reset stage t3 to t4. Electrode line X 1 , ...,
Unnecessarily strong discharge occurs between X n and the plasma display panel, further reducing the contrast (see FIG. 13).

【0020】第二に、第2リセット段階t2〜t3で、
Y電極ラインY、…、Yとアドレス電極ライン
、…、Aとの間の放電が相対的に弱まって、アド
レス電極ラインA、…、Aの周囲に形成される正極
性の壁電荷が足りない(図11参照)。これによりアド
レス電極ラインA、…、Aの周囲に最終的に形成さ
れる正極性の壁電荷も足りないため(図12参照)、後
続のアドレッシングによって選択されたディスプレーセ
ルで十分な壁電荷が形成されない。
Second, in the second reset stages t2 to t3,
Y electrode lines Y 1, ..., the positive electrode Y n and the address electrode lines A 1, ..., discharge between the A m is weakened relatively, the address electrode lines A 1, ..., are formed around the A m Lacks sufficient wall charge (see FIG. 11). Thus the address electrode lines A 1, ..., (see FIG. 12) due to lack even finally formed the positive wall charges around the A m, sufficient wall charges in display cells selected by subsequent addressing Is not formed.

【0021】[0021]

【発明が解決しようとする課題】本発明は、前記のよう
な問題点に鑑みてなされたものであり、その目的とする
ところは、プラズマ表示パネルのコントラストを高め、
アドレッシングによって選択されたディスプレーセルで
十分な壁電荷を形成することができるプラズマディスプ
レーパネルのリセット方法を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object thereof is to enhance the contrast of a plasma display panel,
An object of the present invention is to provide a method of resetting a plasma display panel, which can form sufficient wall charges in a display cell selected by addressing.

【0022】[0022]

【課題を解決するための手段】前記目的を達成するため
に、本発明は、互いに対向離隔された前面基板と背面基
板とを有し、前記基板間に第1および第2ディスプレー
電極ラインが互いに並んで形成され、アドレス電極ライ
ンが前記第1および第2電極ラインに対して直交して形
成されたプラズマディスプレーパネルのリセット方法と
して、3段階のリセット段階を含む。
In order to achieve the above object, the present invention comprises a front substrate and a rear substrate that are opposed to each other and spaced apart from each other, and the first and second display electrode lines are disposed between the substrates. The reset method of the plasma display panel, which is formed side by side and in which the address electrode lines are formed orthogonal to the first and second electrode lines, includes three reset steps.

【0023】前記第1リセット段階では、前記第1ディ
スプレー電極ラインに印加される電圧が第1電圧まで持
続的に上昇する。
In the first reset step, the voltage applied to the first display electrode line continuously rises to the first voltage.

【0024】前記第2リセット段階では、前記第2ディ
スプレー電極ラインに印加される電圧が前記第1電圧よ
り高い第2電圧まで持続的に上昇する一方、前記第1デ
ィスプレー電極ラインに印加される電圧が前記第1電圧
より低い第3電圧まで持続的に上昇する。
In the second resetting step, the voltage applied to the second display electrode line continuously increases to a second voltage higher than the first voltage, while the voltage applied to the first display electrode line. Continuously rises to a third voltage lower than the first voltage.

【0025】前記第3リセット段階では、前記第1ディ
スプレー電極ラインに印加される電圧が前記第1電圧で
維持された状態で前記第2ディスプレー電極ラインに印
加される電圧が前記第3電圧より低い第4電圧まで持続
的に下降する。
In the third reset step, the voltage applied to the second display electrode line is lower than the third voltage while the voltage applied to the first display electrode line is maintained at the first voltage. It continuously drops to the fourth voltage.

【0026】本発明に係るプラズマディスプレーパネル
のリセット方法によれば、前記第2リセット段階で、前
記第1ディスプレー電極ラインに印加される電圧が前記
第1電圧より低い第3電圧まで持続的に上昇する。これ
により、次のような効果を得られる。
According to the plasma display panel reset method of the present invention, the voltage applied to the first display electrode line is continuously increased to a third voltage lower than the first voltage in the second reset step. To do. As a result, the following effects can be obtained.

【0027】第一に、前記第2リセット段階で、前記第
1および第2ディスプレー電極ラインの間に不要に強い
放電が起きないため、前記プラズマ表示パネルのコント
ラストが低下しない。また、前記第1ディスプレー電極
ラインの周囲に不要に多くの第1極性の電荷が形成され
ず、前記第3リセット段階でも前記第1および第2ディ
スプレー電極ラインの間に不要に強い放電が起きないた
め、プラズマ表示パネルのコントラストが向上する。
First, in the second resetting step, an unnecessary strong discharge does not occur between the first and second display electrode lines, so that the contrast of the plasma display panel is not lowered. Also, an unnecessarily large amount of charges of the first polarity are not formed around the first display electrode line, and unnecessary strong discharge does not occur between the first and second display electrode lines even in the third reset stage. Therefore, the contrast of the plasma display panel is improved.

【0028】第二に、前記第2リセット段階で、前記第
2ディスプレー電極ラインと前記アドレス電極ラインと
の放電が相対的に強化して、前記アドレス電極ラインの
周囲に形成される前記第1極性の壁電荷が十分である。
これにより前記アドレス電極ラインの周囲に最終的に形
成される正極性の電荷も十分であるため、次のアドレッ
シングによって選択されたディスプレーセルで十分な壁
電荷が形成される。
Secondly, in the second reset step, the discharges of the second display electrode lines and the address electrode lines are relatively strengthened to form the first polarity around the address electrode lines. The wall charge of is sufficient.
As a result, the positive charges finally formed around the address electrode lines are also sufficient, so that sufficient wall charges are formed in the display cell selected by the next addressing.

【0029】望ましくは、前記第2リセット段階で、前
記第1ディスプレー電極ラインが電気的にフローティン
グ状態になることによって、前記第1リセット段階で前
記第1ディスプレー電極ラインの周囲に形成された第1
極性の壁電荷の作用によって前記第1ディスプレー電極
ラインに印加される電圧が前記第3電圧まで持続的に上
昇する。これにより、前記第2リセット段階で消費され
る駆動電力を節減できる。
Preferably, the first display electrode line is electrically floated in the second resetting step so that the first display electrode line is formed around the first display electrode line in the first resetting step.
The voltage applied to the first display electrode line is continuously increased to the third voltage by the action of the polar wall charges. Accordingly, the driving power consumed in the second reset stage can be reduced.

【0030】[0030]

【発明の実施の形態】以下、添付した図面を参照して本
発明の好適な実施例について詳細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the accompanying drawings.

【0031】図1で、符号SRYはあらゆるY電極ライ
ン(図6のY、…、Y)に印加される駆動信号を、
RXはあらゆるX電極ライン(図6のX、…、
)に印加される駆動信号を、そしてSRAはあらゆ
るアドレス電極ライン(図6のA 、…、A)に印加
される駆動信号を示す。
In FIG. 1, reference numeral SRYIs any Y electrode
(Y in Fig. 61, ..., Yn), The drive signal applied to
SRXIs any X electrode line (X in Figure 61, ...
Xn), And SRAHaarayu
Address electrode line (A in FIG. 6) 1, ..., Am) Applied to
The drive signal is shown.

【0032】図1乃至図5を参照すれば、第1リセット
段階t1〜t2では、第1ディスプレー電極ラインとし
てのX電極ラインX、…、Xに印加される電圧を第
4電圧としての接地電圧Vから第1電圧VBX、例え
ば、190Vまで持続的に上昇させる。ここで、第2デ
ィスプレー電極ラインとしてのY電極ラインY、…、
とアドレス電極ラインA、…、Aとには接地電
圧Vが印加される。これにより、X電極ラインX
…、XとY電極ラインY、…、Yとの間、および
X電極ラインX、…、Xとアドレス電極ライン
、…、Aとの間に弱い放電が起きつつX電極ライ
ンX、…、Xの周囲に第2極性、すなわち、負極性
の壁電荷が形成される。
Referring to FIGS. 1 to 5, in the first reset steps t1 to t2, the voltage applied to the X electrode lines X 1 , ..., X n as the first display electrode lines is set as the fourth voltage. The ground voltage V G is continuously increased to a first voltage V BX , for example, 190V. Here, the Y electrode line Y 1 as the second display electrode line, ...
A ground voltage V G is applied to Y n and the address electrode lines A 1 , ..., A m . Thereby, the X electrode line X 1 ,
..., X n and the Y electrode lines Y 1, ..., between the Y n, and X electrode lines X 1, ..., X n and the address electrode lines A 1, ..., while occurring weak discharge between the A m Wall charges of the second polarity, that is, negative polarity, are formed around the X electrode lines X 1 , ..., X n .

【0033】第2リセット段階t2〜t3では、Y電極
ラインY、…、Yに印加される電圧が第1電圧V
BXよりやや低い第5電圧VBYM、例えば、180V
から第1電圧VBXよりはるかに高い第2電圧
BYP、例えば、400Vまで持続的に上昇する。こ
こで、Y電極ラインY、…、Yに印加される電圧を
第2電圧VBYPまで持続的に上昇させるための傾度
が、各サブフィールドで総放電セルの個数に対する表示
される放電セルの比率に反比例するように変わる。すな
わち、上昇の終了時点tBYPが各サブフィールドで総
放電セルの個数に対する表示される放電セルの比率に反
比例して速くなる。なぜなら、プラズマディスプレーパ
ネルの総キャパシタンスをC(ここでCは総放電セルの
個数に対する表示される放電セルの比率に比例する)、
そして総電流量をiとすれば、このキャパシタンスCに
印加される電圧Vは下の数式1によって設定されること
が望ましいからである。
In the second reset stages t2 to t3, the voltage applied to the Y electrode lines Y 1 , ..., Y n is the first voltage V.
Fifth voltage V BYM slightly lower than BX , for example, 180 V
From the first voltage V BX to a second voltage V BYP that is much higher than the first voltage V BX , for example, 400V. Here, the gradient for continuously increasing the voltage applied to the Y electrode lines Y 1 , ..., Y n to the second voltage V BYP is the discharge cells displayed in each subfield with respect to the total number of discharge cells. Changes in inverse proportion to the ratio of. That is, the rising end time t BYP becomes faster in inverse proportion to the ratio of the displayed discharge cells to the total number of discharge cells in each subfield. Because the total capacitance of the plasma display panel is C (where C is proportional to the ratio of the displayed discharge cells to the total number of discharge cells),
This is because it is desirable that the voltage V applied to the capacitance C be set by the following mathematical expression 1 when the total amount of current is i.

【0034】[0034]

【数1】 [Equation 1]

【0035】一方、第2リセット段階t2〜t3内のい
ずれか一時点tから第2リセット段階t2〜t3の終
了時点t3までの時間t〜t3には、X電極ラインX
、…、Xに印加される電圧が第5電圧VBYMより
低い第3電圧VBFまで持続的に上昇する。
On the other hand, in the second reset step t2~t3 time t F -t3 from any one point in time t F until the end t3 of the second reset step t2~t3 in the, X-electrode lines X
The voltage applied to 1 , ..., X n continuously rises to the third voltage V BF lower than the fifth voltage V BYM .

【0036】このような上昇電圧はX駆動部(図8の6
4)から直接供給されうる。また、X駆動部64の出力
がいずれも電気的にフローティング状態、すなわち、高
いインピダンス状態になれば、同じ効果を得られる。す
なわち、X駆動部64のあらゆる出力端等の上部および
下部トランジスタをターンオフさせることによって、第
1リセット段階t1〜t2でX電極ラインX、…、X
の周囲に形成された正極性の壁電荷の作用によってX
電極ラインX、…、Xに印加される電圧が第3電圧
BFまで持続的に上昇する。これにより、第2リセッ
ト段階t2〜t3で消費される駆動電力を節減できる。
あらゆるアドレス電極ラインA、…、Aには接地電
圧Vが印加される。ここで、第3電圧VBFは下の数
式2によって決定される。
Such a rising voltage is generated by the X driver (6 in FIG. 8).
4) can be supplied directly. The same effect can be obtained if all the outputs of the X drive section 64 are in an electrically floating state, that is, a high impedance state. That is, by turning off the upper and lower transistors such as all output terminals of the X driver 64, the X electrode lines X 1 , ..., X in the first reset stages t1 to t2.
X is generated by the action of positive wall charges formed around n.
The voltage applied to the electrode lines X 1 , ..., X n continuously rises to the third voltage V BF . Accordingly, driving power consumed in the second reset stages t2 to t3 can be reduced.
All address electrode lines A 1, ..., the A m the ground voltage V G is applied. Here, the third voltage V BF is determined by Equation 2 below.

【0037】[0037]

【数2】 [Equation 2]

【0038】数式2で、Vはフローティングの開始時
点でY電極ラインY、…、Yに印加される電圧を示
す。
In Equation 2, V F represents the voltage applied to the Y electrode lines Y 1 , ..., Y n at the start of floating.

【0039】ここで、電気的フローティングによってX
電極ラインX、…、Xに印加される電圧が第3電圧
BFまで持続的に上昇するためには、フローティング
の開始時点tがY電極ラインY、…、Yに印加さ
れる電圧の上昇時間tBYM〜tBYP内でなければな
らない。ここで、前記のように、Y電極ラインY
…、Yに印加される電圧が第2電圧VBYPに到達す
る時点、すなわち、上昇の終了時点tBYPが各サブフ
ィールドで総放電セルの個数に対する表示される放電セ
ルの比率に反比例して速くなる。したがって、フローテ
ィングの開始時点tも、各サブフィールドで総放電セ
ルの個数に対する表示される放電セルの比率に反比例し
て速くならなければならない。このために、Y電極ライ
ンY、…、Yに印加される電圧が一定の設定電圧V
に到達する時点でフローティングの開始時点tを設
定させる必要がある。ここで、X電極ラインX、…、
に印加される電圧を第3電圧VBFまで持続的に上
昇させるための傾度が、Y電極ラインY、…、Y
印加される電圧を第2電圧VBYPまで持続的に上昇さ
せるための傾度と等しくなる。
Here, by electrical floating, X
Electrode lines X 1, ..., the voltage applied to X n in order to continuously rises to the third voltage V BF is beginning t F is Y electrode lines Y 1 floating, ..., it is applied to the Y n Voltage rise time t BYM to t BYP . Here, as described above, the Y electrode line Y 1 ,
The time point at which the voltage applied to Y n reaches the second voltage V BYP , that is, the end time t BYP of the rise is inversely proportional to the ratio of the displayed discharge cells to the total number of discharge cells in each subfield. Get faster Therefore, the start time t F of floating must be accelerated in inverse proportion to the ratio of the discharge cells displayed to the total number of discharge cells in each subfield. Therefore, Y electrode lines Y 1, ..., setting the voltage applied to Y n are constant voltage V
It is necessary to set the floating start time t F when the F is reached. Here, the X electrode line X 1 , ...,
The gradient for continuously increasing the voltage applied to X n to the third voltage V BF is such that the voltage applied to the Y electrode lines Y 1 , ..., Y n is continuously increased to the second voltage V BYP. It becomes equal to the inclination for making.

【0040】前記のような駆動条件の第2リセット段階
t2〜t3では、Y電極ラインY、…、Yとアドレ
ス電極ラインA、…、Aとの間に相対的に弱い放電
が起きる一方、Y電極ラインY、…、Yとアドレス
電極ラインA、…、Aとの間に相対的に強い放電が
起きる。これにより、Y電極ラインY、…、Yの周
囲には負極性壁電荷が多く形成され、X電極ライン
、…、Xの周囲には第1極性、すなわち、正極性
の壁電荷が相対的に少なく形成され、アドレス電極ライ
ンA、…、Aの周囲には正極性の壁電荷が相対的に
多く形成される(図2参照)。
[0040] In the second reset step t2~t3 of driving conditions such as the, Y electrode lines Y 1, ..., Y n and the address electrode lines A 1, ..., a relatively weak discharge occurs between A m On the other hand, a relatively strong discharge occurs between the Y electrode lines Y 1 , ..., Y n and the address electrode lines A 1 , ..., A m . Accordingly, Y electrode lines Y 1, ..., Y around the n formed many negative wall charges, X electrode lines X 1, ..., a first polarity around the X n, i.e., positive wall charges are relatively small form, the address electrode lines a 1, ..., around the a m positive wall charges are relatively many forms (see Figure 2).

【0041】第3リセット段階t3〜t4では、X電極
ラインX、…、Xに印加される電圧が第1電圧V
BXに維持された状態で、Y電極ラインY、…、Y
に印加される電圧が第5電圧VBYMから接地電圧V
まで持続的に下降する。ここで、アドレス電極ラインA
、…、Aには接地電圧Vが印加される。これによ
り、X電極ラインX、…、XとY電極ラインY
…、Yとの間の相対的に弱い放電によって、Y電極ラ
インY、…、Yの周囲の負極性の壁電荷の一部がX
電極ラインX、…、Xの周囲に移動する(図3参
照)。ここで、アドレス電極ラインA、…、Aには
接地電圧Vが印加されるので、アドレス電極ラインA
、…、Aの周囲の正極性の壁電荷が若干増加する。
In the third reset stage t3 to t4, the voltage applied to the X electrode lines X 1 , ..., X n is the first voltage V.
Y electrode lines Y 1 , ..., Y n while being maintained at BX
The voltage applied to the fifth voltage V BYM to the ground voltage V G
Falls continuously until. Here, the address electrode line A
A ground voltage V G is applied to 1 , ..., A m . As a result, the X electrode lines X 1 , ..., X n and the Y electrode lines Y 1 ,
, Y n , a part of the negative wall charges around the Y electrode lines Y 1 , ..., Y n is X due to the relatively weak discharge.
Electrode lines X 1, ..., move around the X n (see FIG. 3). Here, the address electrode lines A 1, ..., since the A m the ground voltage V G is applied, the address electrode lines A
1, ..., positive wall charges around the A m is increased slightly.

【0042】これにより、次のアドレッシング段階で、
選択されたアドレス電極ラインA、…、Aに正極性
のディスプレーデータ信号が印加され、Y電極ラインY
、…、Yに負極性の走査信号が順次に印加されるに
つれて、円滑なアドレッシングが行われる。
Thus, in the next addressing stage,
Address electrode lines A 1 is selected, ..., A m display data signals having a positive polarity is applied to, Y-electrode lines Y
As the negative scan signals are sequentially applied to 1 , ..., Y n , smooth addressing is performed.

【0043】前記のような本発明のリセット方法によれ
ば、第2リセット段階t2〜t3内の後半部t〜t3
でX電極ラインX、…、Xに上昇電圧が印加される
につれて、次のような効果を得られる。
[0043] According to a reset method of the present invention as described above, the second half portion t F in the second reset step t2 to t3 -t3
As the rising voltage is applied to the X electrode lines X 1 , ..., X n , the following effects can be obtained.

【0044】第一に、第2リセット段階t2〜t3で、
Y電極ラインY、…、YとX電極ラインX、…、
との間に不要に強い放電が起きないために、プラズ
マ表示パネルのコントラストを上昇さることができる。
これにより、X電極ラインX 、…、Xの周囲に不要
に多くの正極性の電荷が形成されないために、第3リセ
ット段階t3〜t4でもY電極ラインY、…、Y
X電極ラインX、…、Xとの間に不要に強い放電が
起きず、プラズマ表示パネルのコントラストをさらに向
上させることができる(図4および図5参照)。図4
で、上方の曲線は第1電圧VBXが相対的に高い場合に
該当し、下方の曲線は第1電圧VBXが相対的に低いケ
ースに該当する。
First, in the second reset stages t2 to t3,
Y electrode line Y1, ..., YnAnd X electrode line X1, ...
XnSince there is no unnecessary strong discharge between
The contrast of the display panel can be increased.
As a result, the X electrode line X 1, ..., XnUnnecessary around
Since a large amount of positive charge is not formed in the
The Y electrode line Y is also set during the t3 to t4 steps.1, ..., YnWhen
X electrode line X1, ..., XnUnnecessarily strong discharge between
It does not happen and further improves the contrast of the plasma display panel.
This can be done (see FIGS. 4 and 5). Figure 4
And the upper curve is the first voltage VBXIs relatively high
Corresponding, the lower curve is the first voltage VBXIs relatively low
It corresponds to the source.

【0045】第二に、第2リセット段階t2〜t3で、
Y電極ラインY、…、Yとアドレス電極ライン
、…、Aとの放電が相対的に強化されて、アドレ
ス電極ラインA、…、Aの周囲に形成される正極性
の壁電荷が十分に形成される(図2参照)。これにより
アドレス電極ラインA、…、Aの周囲に最終的に形
成される正極性の壁電荷も十分であるために(図3参
照)、後続のアドレッシングによって選択されたディス
プレーセルで十分な壁電荷が形成される。
Second, in the second reset stage t2 to t3,
Y electrode lines Y 1, ..., Y n and the address electrode lines A 1, ..., discharge of the A m is relatively enhanced, the address electrode lines A 1, ..., a positive polarity formed around the A m Wall charges are sufficiently formed (see FIG. 2). Thus the address electrode lines A 1, ..., (see FIG. 3) for positive wall charges to be finally formed is also sufficiently around the A m, a sufficient display cell selected by subsequent addressing Wall charges are formed.

【0046】一方、前記のように、第2リセット段階t
2〜t3でY電極ラインY、…、YおよびX電極ラ
インX、…、Xに印加される電圧を持続的に上昇さ
せるための傾度が、各サブフィールドで総放電セルの個
数に対する表示される放電セルの比率に反比例するよう
に変わる。これにより、リセットの速度および効率性が
さらに高まる。
On the other hand, as described above, the second reset stage t
, Y n and the X electrode lines X 1 , ..., X n at 2 to t3, the gradient for continuously increasing the voltage applied to the Y electrode lines Y 1 ,. It varies in inverse proportion to the ratio of the displayed discharge cells to. This further increases the speed and efficiency of the reset.

【0047】なお、本発明は、前記実施例に限定され
ず、特許請求の範囲で定義された発明の思想および範囲
内で当業者によって変形および改良できる。
The present invention is not limited to the above embodiments, and can be modified and improved by those skilled in the art within the spirit and scope of the invention defined in the claims.

【0048】[0048]

【発明の効果】以上、詳細に説明したように、本発明に
係るプラズマディスプレーパネルのリセット方法によれ
ば、プラズマ表示パネルのコントラストを高め、アドレ
ッシングによって選択されたディスプレーセルで十分な
壁電荷を形成させることができる。
As described above in detail, according to the reset method of the plasma display panel according to the present invention, the contrast of the plasma display panel is enhanced and sufficient wall charges are formed in the display cell selected by the addressing. Can be made.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例のリセット方法によってプラ
ズマディスプレーパネルの電極ラインに印加される信号
の波形図である。
FIG. 1 is a waveform diagram of a signal applied to an electrode line of a plasma display panel by a reset method according to an exemplary embodiment of the present invention.

【図2】図1のt3時点でのいずれか一つのディスプレ
ーセルの壁電荷分布を示す断面図である。
FIG. 2 is a cross-sectional view showing a wall charge distribution of any one display cell at time t3 in FIG.

【図3】図1のt4時点でのいずれか一つのディスプレ
ーセルの壁電荷分布を示す断面図である。
FIG. 3 is a cross-sectional view showing a wall charge distribution of any one display cell at time t4 in FIG.

【図4】図1のtF〜t3時間に対しプラズマディスプ
レーパネルから発生する光の照度を示すグラフである。
FIG. 4 is a graph showing the illuminance of light generated from the plasma display panel for time tF to t3 in FIG.

【図5】図1の駆動信号に相応してプラズマディスプレ
ーパネルから発生する光の照度を示すグラフである。
FIG. 5 is a graph showing the illuminance of light generated from the plasma display panel according to the driving signal of FIG.

【図6】通常の3−電極面放電方式のプラズマディスプ
レーパネルの構造を示す内部斜視図である。
FIG. 6 is an internal perspective view showing the structure of a normal 3-electrode surface discharge type plasma display panel.

【図7】図6のパネルの一ディスプレーセルの例を示す
断面図である。
7 is a cross-sectional view showing an example of one display cell of the panel of FIG.

【図8】図6のプラズマディスプレーパネルの通常の駆
動装置を示すブロック図である。
8 is a block diagram showing a normal driving device of the plasma display panel of FIG.

【図9】図6のプラズマディスプレーパネルのY電極ラ
インに対する通常のアドレス−ディスプレー分離駆動方
式を示すタイミング図である。
9 is a timing diagram showing a general address-display separation driving method for a Y electrode line of the plasma display panel of FIG.

【図10】従来のリセット方法によってプラズマディス
プレーパネルの電極ラインに印加される信号の波形図で
ある。
FIG. 10 is a waveform diagram of a signal applied to an electrode line of a plasma display panel by a conventional reset method.

【図11】図10のt3時点でのいずれか一つのディス
プレーセルの壁電荷分布を示す断面図である。
11 is a cross-sectional view showing a wall charge distribution of any one display cell at time t3 in FIG.

【図12】図10のt4時点でのいずれか一つのディス
プレーセルの壁電荷分布を示す断面図である。
12 is a cross-sectional view showing the wall charge distribution of any one display cell at time t4 in FIG.

【図13】図10の駆動信号に相応してプラズマディス
プレーパネルから発生する光の照度を示すグラフであ
る。
13 is a graph showing the illuminance of light generated from the plasma display panel according to the driving signal of FIG.

【符号の説明】[Explanation of symbols]

t1〜t2 第1リセット段階 t2〜t3 第2リセット段階 t3〜t4 第3リセット段階 VBX 第1電圧 VBYP 第2電圧 VBF 第3電圧 V 第4電圧(接地電圧) VBYM 第5電圧 V 設定電圧 X、…、X X電極ライン Y、…、Y Y電極ライン A、…、A アドレス電極ライン SRY Y電極ラインに印加される駆動信号 SRX X電極ラインに印加される駆動信号 SRA アドレス電極ラインに印加される駆動信号t1-t2 1st reset stage t2-t3 2nd reset stage t3-t4 3rd reset stage V BX 1st voltage V BYP 2nd voltage V BF 3rd voltage V G 4th voltage (ground voltage) V BYM 5th voltage V F set voltage X 1, ..., X n X electrode lines Y 1, ..., Y n Y electrode lines a 1, ..., a driving signal is applied to a m address electrode lines S RY Y electrode lines S RX X electrode lines Drive signal applied to SRA Drive signal applied to address electrode line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 性燦 大韓民国ソウル特別市瑞草区良才1洞7− 20番地 三龍ビラ301号 (72)発明者 丁 南声 大韓民国京畿道龍仁市駒城邑宝亭里1161番 地 鎮山マウル三星5次アパート502棟204 号 Fターム(参考) 5C080 AA05 BB05 CC03 DD01 DD09 EE19 EE29 FF12 HH04 HH06 JJ02 JJ04 JJ06    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Lee             7-dong 1-dong, Seocho-gu, Seoul, South Korea             No. 20 Sanryu Villa No. 301 (72) Inventor Ding Nan voice             No. 1161 Baobae-ri, Komajo-eup, Yongin-si, Gyeonggi-do, Republic of Korea             Chizinshan Maul Samsung 5th Apartment 502 204             issue F-term (reference) 5C080 AA05 BB05 CC03 DD01 DD09                       EE19 EE29 FF12 HH04 HH06                       JJ02 JJ04 JJ06

Claims (5)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 互いに対向離隔された前面基板と背面基
    板とを有し、前記基板間に第1および第2ディスプレー
    電極ラインが互いに並んで形成され、アドレス電極ライ
    ンが前記第1および第2電極ラインに対して直交して形
    成されたプラズマディスプレーパネルのリセット方法に
    おいて、 前記第1ディスプレー電極ラインに印加される電圧を第
    1電圧まで持続的に上昇させる第1リセット段階と、 前記第2ディスプレー電極ラインに印加される電圧を前
    記第1電圧より高い第2電圧まで持続的に上昇させる一
    方、前記第1ディスプレー電極ラインに印加される電圧
    を前記第1電圧より低い第3電圧まで持続的に上昇させ
    る第2リセット段階と、 前記第1ディスプレー電極ラインに印加される電圧を前
    記第1電圧で維持させた状態で前記第2ディスプレー電
    極ラインに印加される電圧を前記第3電圧より低い第4
    電圧まで持続的に下降させる第3リセット段階とを含む
    ことを特徴とするプラズマディスプレーパネルのリセッ
    ト方法。
    1. A front substrate and a back substrate, which are opposed to each other and spaced apart from each other, first and second display electrode lines are formed side by side between the substrates, and address electrode lines are formed on the first and second electrodes. A method of resetting a plasma display panel formed orthogonal to a line, comprising: a first reset step of continuously increasing a voltage applied to the first display electrode line to a first voltage; and a second display electrode. The voltage applied to the line is continuously increased to a second voltage higher than the first voltage, while the voltage applied to the first display electrode line is continuously increased to a third voltage lower than the first voltage. A second resetting step, and a voltage applied to the first display electrode line is maintained at the first voltage. The voltage applied to the display electrode line is set to a fourth voltage lower than the third voltage.
    And a third resetting step of continuously lowering the voltage to a voltage.
  2. 【請求項2】 前記第2リセット段階で、 前記第1ディスプレー電極ラインが電気的にフローティ
    ング状態になることによって、前記第1リセット段階で
    前記第1ディスプレー電極ライン周囲に形成された第1
    極性の壁電荷の作用によって前記第1ディスプレー電極
    ラインに印加される電圧が前記第3電圧まで持続的に上
    昇することを特徴とする請求項1記載のプラズマディス
    プレーパネルのリセット方法。
    2. The first display electrode line is electrically floated in the second resetting step, so that the first display electrode line is formed around the first display electrode line in the first resetting step.
    2. The method as claimed in claim 1, wherein the voltage applied to the first display electrode line is continuously increased to the third voltage due to the action of the polar wall charges.
  3. 【請求項3】 前記第2リセット段階で、 前記第2ディスプレー電極ラインに印加される電圧を前
    記第1電圧より高い第2電圧まで持続的に上昇させるた
    めの傾度が、各サブフィールドで総放電セルの個数に対
    する表示される放電セルの比率に反比例するように変わ
    ることを特徴とする請求項1記載のプラズマディスプレ
    ーパネルのリセット方法。
    3. The slope for continuously increasing the voltage applied to the second display electrode line to a second voltage higher than the first voltage in the second reset step has a total discharge in each subfield. The method as claimed in claim 1, wherein the number of cells is changed so as to be inversely proportional to the ratio of discharge cells displayed.
  4. 【請求項4】 前記第2リセット段階で、 前記第1ディスプレー電極ラインが電気的にフローティ
    ング状態になることによって、前記第1リセット段階で
    前記第1ディスプレー電極ライン周囲に形成された第1
    極性の壁電荷の作用によって前記第1ディスプレー電極
    ラインに印加される電圧が前記第3電圧まで持続的に上
    昇することを特徴とする請求項3記載のプラズマディス
    プレーパネルのリセット方法。
    4. The first reset electrode line is electrically floated in the second reset step, so that the first display electrode line is formed around the first display electrode line in the first reset step.
    4. The method as claimed in claim 3, wherein the voltage applied to the first display electrode line is continuously increased to the third voltage by the action of the polar wall charges.
  5. 【請求項5】 前記第2リセット段階で、 前記第2ディスプレー電極ラインに印加される電圧が所
    定の電圧に到達する時点で前記第1ディスプレー電極ラ
    インが電気的にフローティング状態になることによっ
    て、前記第1ディスプレー電極ラインに印加される電圧
    を前記第3電圧まで持続的に上昇させるための傾度が、
    前記第2ディスプレー電極ラインに印加される電圧を前
    記第1電圧より高い第2電圧まで持続的に上昇させるた
    めの傾度と同じく変わることを特徴とする請求項4記載
    のプラズマディスプレーパネルのリセット方法。
    5. The first display electrode line is electrically floated when the voltage applied to the second display electrode line reaches a predetermined voltage in the second reset step. The gradient for continuously increasing the voltage applied to the first display electrode line to the third voltage is
    The method as claimed in claim 4, wherein the voltage applied to the second display electrode line is changed similarly to the gradient for continuously increasing the voltage to the second voltage higher than the first voltage.
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