JP2003076331A - Display device and electronic equipment - Google Patents

Display device and electronic equipment

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JP2003076331A
JP2003076331A JP2001264590A JP2001264590A JP2003076331A JP 2003076331 A JP2003076331 A JP 2003076331A JP 2001264590 A JP2001264590 A JP 2001264590A JP 2001264590 A JP2001264590 A JP 2001264590A JP 2003076331 A JP2003076331 A JP 2003076331A
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Inventor
Katsunori Yamazaki
克則 山崎
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Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PROBLEM TO BE SOLVED: To suppress dispersion in luminance caused by transistors which drive EL elements. SOLUTION: The display device is provided with pixels 10P and 10Q which include EL elements and are provided at the crossing points of scanning lines 112a and data lines 114, a data side output circuit 170 which controls gradation voltages Vd1, Vd2, etc., Vd(n/2) that correspond to the gradation of the pixels corresponding to the crossings of selection scanning lines by gradation currents corresponding to the gradation and outputs the voltages and a data voltage operating circuit 180 which operates data voltages to be applied to common lines 118b so that currents flowing into the EL elements through common lines 118a agree with the gradation currents that control the gradation voltages when odd number row scanning lines 112a are selected and operates data voltages to be applied to the common lines 118a so that currents flowing into the EL elements through the lines 118b agree with the gradation currents that control the gradation voltages when even number row scanning lines 112a are selected.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、有機EL(Electr BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to an organic EL (Electr
o Luminescent)やLED(Light Emitting Diode)などの自発光素子により表示を行う表示装置、表示装置の駆動回路、駆動方法および電子機器に関する。 o Luminescent) or an LED (Light Emitting Diode) display device which performs display by self-luminous element such as a driver circuit of a display device, a driving method and an electronic apparatus. 【0002】 【従来の技術】近年、携帯電話やPDA(Personal Dig [0002] In recent years, mobile phones and PDA (Personal Dig
ital Assistance)などの電子機器に、有機ELやLE ital Assistance) in electronic devices such as organic EL and LE
Dなどの自発光素子により表示を行う表示装置が用いられつつある。 Display device for displaying the self-luminous element such as D is being used. この理由は、同じようなディスプレイ・デバイスとして用いられる液晶装置と比較すると、コントラスト比が高い点や、視野角依存性が小さい点、応答が高速である点、バックライトまたはフロントライトが不要であり、これに伴って薄型化(条件によっては低消費電力化)に有利である点などが評価されているからである。 This is because, when compared to the liquid crystal device used as a similar display device, a point high contrast ratio and a point viewing angle dependence is small, the point response is fast, the back light or front light is not necessary This is because being evaluated and that it is advantageous (low power consumption depending on the conditions) thinner accordingly. 【0003】自発光素子により表示を行う表示装置は、 [0003] The display device which performs display by self-luminous element,
駆動方式によって分類すると、液晶装置と同様に、トランジスタ等の能動素子を用いて画素を駆動するアクティブ・マトリクス型と、能動素子を用いないで画素を駆動するパッシブ・マトリクス型とに大別することができる。 When classified by driving method, similarly to the liquid crystal device, it is roughly classified into an active matrix type driving pixels using an active element such as a transistor, in a passive matrix type driving the pixel without using an active element can. このうち、前者に係るアクティブ・マトリクス型では、画素毎に表示を制御することができるので、高解像度化しても高い表示能力を確保することができる点や、 Among them, in the active matrix type according to the former, it is possible to control the display for each pixel, and that it is possible to ensure high display capability and high resolution,
画素に少ない電流を比較的長時間流すことができるので、駆動電圧が低くて済み、低消費電力化に有利である点などにおいて、後者に係るパッシブ・マトリクス型と比較して有利とされている。 Can flow relatively long time less current to the pixel, it requires a drive voltage is low, in such that it is advantageous in reducing power consumption, which is advantageous compared to passive matrix type according to the latter . 【0004】 【発明が解決しようとする課題】しかしながら、自発光素子により表示を行う表示装置のうち、アクティブ・マトリクス型の表示装置では、トランジスタの特性が画素毎にバラつくことに起因して表示品位が低下する、といった問題があった。 [0004] The present invention is, however, of the display device which performs display by self-luminous element, an active-matrix display device, the display characteristics of the transistor due to variation in each pixel quality there is a problem, to decrease. すなわち、トランジスタの特性がバラつくと、発光素子に流れる電流量もバラつくので、互いに同一であるべき画素の輝度が画素毎に相違する結果、表示品位を低下させるのである。 That is, when the characteristics of the transistor vary, so get current amount rose flowing through the light emitting element, as a result of the luminance of the pixel to be identical to one another differs for each pixel, is to lower the display quality. 上記問題を解決すべく、本発明の目的は、トランジスタの特性のバラつきに起因する表示品位の低下を防止することが可能な表示装置および電子機器を提供することにある。 In order to solve the above problems, an object of the present invention is to provide a display device and an electronic apparatus capable of preventing deterioration of display quality due to the variation in characteristics of the transistor. 【0005】 【課題を解決するための手段】上記目的を達成するために、本発明に係る表示装置は、走査線とデータ線との交差にて、それぞれ異なる走査線に対応し、各々が、対応する走査線に供給される走査信号にしたがって閉接または開接する第1のスイッチと、前記第1のスイッチが閉接したときに、当該データ線に印加されたデータ電圧を保持する容量と、前記容量によって保持されたデータ電圧をゲート電圧とするトランジスタと、前記トランジスタのソースまたはドレインの一方に接続される発光素子と、前記トランジスタのソースまたはドレインの他方を、前記第1のスイッチが閉接すれば前記共用線に接続する一方、前記第1のスイッチが開接する期間に電源電圧の給電線に接続する第2のスイッチとを備える画素と、前記 [0005] To achieve the above object, according to an aspect of the display device according to the present invention, at intersections of scanning lines and data lines, corresponding to different scan lines, each of which a first switch contact closed or open according to the scanning signal supplied to a corresponding scan line, when said first switch is closed, the capacitor for holding a data voltage applied to the data line, a transistor having a gate voltage data voltage held by the capacitor, a light emitting element connected to one of a source and a drain of the transistor, the other of the source and the drain of the transistor, the first switch them closed while connected to place said shared lines, and the pixel and a second switch, wherein said first switch is connected to the power supply line of the power supply voltage to the open contact period, the データ線と対をなし、前記第1のスイッチが閉接したときに、前記発光素子に電流を流すための共用線と、当該画素の階調に対応する階調電流と前記共用線に流れる電流との差をなくす方向に、当該データ線に印加するデータ電圧を操作するデータ電圧操作回路とを具備する構成を特徴としている。 No data line pair, wherein when the first switch is closed, and the common line for supplying a current to the light emitting element, current flowing through a gradation current corresponding to the gradation of the pixel in the shared line in a direction to eliminate the difference between, and wherein the arrangement comprising a data voltage operating circuit for operating a data voltage applied to the data line. この構成によれば、第1のスイッチが閉接すると、データ線に印加されたデータ電圧が容量によって保持されるとともに、トランジスタのソースまたはドレインの他方が第2のスイッチによって共用線に接続されるので、当該トランジスタによって当該データ電圧に応じた電流が共用線を介して発光素子に流れる。 According to this arrangement, when the first switch is closed, together with the data voltage applied to the data line is held by the capacitance, the other of the source and the drain of the transistor is connected to the shared line by a second switch since, current corresponding to the data voltage by the transistor flows through the light emitting element via the shared line. ここで、データ電圧操作回路は、画素の階調に応じた階調電流と共用線を介して発光素子に流れる電流との差をなくす方向に、データ線に印加するデータ電圧を操作するので、発光素子に流れる電流は精度良く階調電流にほぼ一致することになる。 Here, the data voltage operation circuit in a direction to eliminate the difference between the current flowing through the light emitting element via a shared line between the gradation current corresponding to the gradation of the pixel, so to manipulate the data voltage applied to the data line, current flowing through the light-emitting element will be substantially equal to the accuracy gradation current. 第1のスイッチが開接する期間では、トランジスタのソースまたはドレインの他方が第2のスイッチによって電源電圧の給電線に接続されるので、容量に保持されたデータ電圧、詳細には、 In the period the first switch contact opens, because the other of the source and the drain of the transistor is connected to the power supply line of the power supply voltage by the second switch, the data voltage held in the capacitor, particularly,
EL素子に流れる電流を階調電流にほぼ一致させたデータ電圧にしたがった電流が発光素子に流れ続ける。 Current in accordance with current flowing through the EL element substantially matched so the data voltage to the gradation current continues to flow to the light emitting element. したがって、トランジスタの特性がバラついても、発光素子に流れる電流は、同一輝度であれば画素同士揃うので、 Therefore, even if the characteristics of the transistor varies, the current flowing through the light emitting element, since the aligned pixels to if same intensity,
同一であるべき画素の輝度が相違することに起因する表示品位の低下が防止されることになる。 So that the deterioration of display quality due to the luminance of the pixel which should be identical are different it is prevented. さらに、走査線とデータ線との交差に対応して設けられる複数の画素にわたって、データ線と共用線との共用が可能であるので、構成を簡易化することもできる。 Furthermore, over a plurality of pixels provided corresponding to intersections of scanning lines and data lines, since it is possible to share the data line and the common line can be simplified configuration. なお、ここでいう容量とは、トランジスタのゲートに一端が接続される保持容量のほか、当該ゲートの寄生容量をも含む概念である。 Note that the volume here, other storage capacitor one end to the gate of the transistor is connected is a concept including a parasitic capacitance of the gate. 【0006】この構成において、走査線とデータ線との交差に対応して設けられる画素の個数は2であり、当該2画素のうち、一方の画素に対応する走査線が選択されると、他方の画素に対するデータ線を、当該一方の画素に対する共用線として切り替えるとともに、他方の画素に対する共用線を、当該一方の画素に対するデータ線として切り替える切替スイッチを有する態様が好ましい。 [0006] In this configuration, the number of pixels provided corresponding to intersections of scanning lines and data lines are 2, among the two pixels, the scan lines corresponding to one pixel is selected, the other the data lines for the pixels, with switches as a shared line for one pixel corresponding, shared line for the other pixel, an embodiment having a changeover switch for switching the data line for one pixel corresponding preferred.
この態様によれば、交差に対応して設けられる2画素において、データ線と共用線との共用されるとともに、データ線は共用線として、共用線はデータ線として、それぞれ可逆的に切り替えられる。 According to this embodiment, the two pixels provided corresponding to intersections, while being shared between the data line and the common line, as shared line data lines, shared lines as data lines, are respectively switched reversibly. 【0007】また、本発明に係る表示装置は、走査線とデータ線との交差にて、それぞれ異なる走査線に対応し、各々が、対応する走査線に供給される走査信号にしたがって閉接または開接する第1のスイッチと、前記第1のスイッチが閉接したときに、当該データ線に印加されたデータ電圧を保持する容量と、前記容量によって保持されたデータ電圧をゲート電圧とするトランジスタと、前記トランジスタのソースまたはドレインの一方に接続される発光素子とを備える画素と、前記第1のスイッチが閉接したときに、前記発光素子に電流を流すための共用線と、前記トランジスタのソースまたはドレインの他方を、前記第1のスイッチが閉接すれば前記共用線に接続する一方、前記第1のスイッチが開接する期間に、前記共用線に接続す [0007] The display device according to the present invention, at intersections of scanning lines and data lines, corresponding to different scan lines, each of which closed in accordance with a scanning signal supplied to a corresponding scan line or a first switch contact opens, when said first switch is closed, the capacitor for holding a data voltage applied to the data line, a transistor for a data voltage held by the capacitor and the gate voltage a pixel and a light emitting element connected to one of a source and a drain of said transistor, when said first switch is closed, and the common line for supplying a current to the light emitting element, the source of the transistor or the other of the drain, while the first switch is connected to the shared line if closed, during a period in which the first switch contact opens, connecting to said shared lines とともに、前記共用線を前記電源電圧の給電線に接続する第2のスイッチと、前記第1のスイッチが閉接したときに、当該画素の階調に対応する階調電流と前記共用線に流れる電流との差をなくす方向に、当該データ線に印加するデータ電圧を操作するデータ電圧操作回路とを具備する構成を特徴としている。 Together with a second switch for connecting said common line to the feed line of the power supply voltage, when said first switch is closed, flows a gradation current corresponding to the gradation of the pixel in the shared line in a direction to eliminate the difference between the current, it is characterized in configuration comprising a data voltage operating circuit for operating a data voltage applied to the data line. この構成によっても、発光素子に流れる電流が精度良く階調電流にほぼ一致するので、同一であるべき画素の輝度の相違に起因する表示品位の低下が防止されることになる。 With this configuration, since the current flowing through the light emitting element is substantially equal to the accuracy gradation current, so that the deterioration of display quality due to the difference in luminance of the pixel which should be identical is prevented. さらに、共用線は、データ電圧を操作する際にEL素子に電流を供給する機能と、第1のスイッチが開接する期間にEL素子に電流を流し続けるための給電線としての機能とが兼用されるので、構成の簡易化を図ることも可能となる。 Furthermore, the shared line, a function of supplying a current to the EL element, and functions as a feed line for continuously supplying a current to the EL element in the period in which the first switch contact opens is also used when operating the data voltage Runode, it also becomes possible to achieve simplification of the configuration. 【0008】さらに、本発明に係る電子機器は、上記表示装置を有するので、輝度を均一化させて、表示の高品位化等を図ることができる。 Furthermore, the electronic apparatus according to the present invention has the above-mentioned display device, by uniformizing the brightness, it is possible to achieve high-definition of the display. なお、このような電子機器としては、パーソナルコンピュータや、ディジタルスチルカメラ、携帯電話などが挙げられる。 As such electronic devices, and personal computers, digital still cameras, mobile phones and the like. 【0009】 【発明の実施の形態】以下、本発明の実施の形態について図面を参照して説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be explained with reference to the drawings, embodiments of the present invention. 【0010】<第1実施形態>まず、本発明の第1実施形態に係る表示装置について説明する。 [0010] <First Embodiment> First, a description will be given of a display device according to a first embodiment of the present invention. 図1は、この表示装置の構成を示すブロック図である。 Figure 1 is a block diagram showing a configuration of the display device. この図に示されるように、表示装置100には、走査線112aおよび補走査線112bが互いに組となって、それぞれm本、 As shown in this figure, the display device 100, the scanning lines 112a and the auxiliary scanning line 112b becomes pairs to each other, m this respectively,
行(X)方向に延在する一方、データ線114および共用線116が互いに組となって、それぞれn本、列(Y)方向に延在している(m、nは、2以上の整数である)。 While extending in the row direction (X), the data lines 114 and the common line 116 becomes a set together, n present respectively extend in the column direction (Y) (m, n is an integer of 2 or more in is). 【0011】次に、走査線駆動回路160は、パルス状の信号DYを、1水平走査期間(1H)の周期を有するクロック信号YCKにしたがって順次転送するm段のシフトレジスタである。 [0011] Next, the scanning line driving circuit 160, a pulse-like signal DY, a shift register for sequentially m stages to transfer in accordance with the clock signal YCK having a period of one horizontal scanning period (1H). 詳細には、走査線駆動回路160 In particular, the scanning line driving circuit 160
は、図3に示されるように、1垂直走査期間(1F)の最初に供給される信号DYを、クロック信号YCKの立ち上がり毎に順次シフトするとともに、1、2、3、 , As shown in FIG. 3, the first signal DY supplied one vertical scanning period (1F), thereby sequentially shifted every rising edge of the clock signal YCK, 1, 2, 3,
…、m段のシフト信号を、それぞれ1、2、3、…、m ..., a shift signal of the m stages, each 1,2,3, ..., m
行目の走査線112aの各々に、それぞれ走査信号Y To each of the row scanning line 112a, respectively scanning signal Y
1、Y2、Y3、…、Ymとして供給する。 1, Y2, Y3, ..., supplied as Ym. このため、 For this reason,
走査信号Y1、Y2、Y3、…、Ymは、信号DYがL Scanning signals Y1, Y2, Y3, ..., Ym, the signal DY is L
レベルになって初めてクロック信号YCKが立ち上がったタイミングから、順番に1水平走査期間だけLレベルになる。 The timing of rises for the first time the clock signal YCK become level, only the L level for one horizontal scanning period in sequence. ここで、一般的にi(iは、1≦i≦mを満たす整数)行目の走査線112aに供給される走査信号Y Here, (the i, 1 integers satisfy ≦ i ≦ m) generally i scan signal is supplied to the row scanning lines 112a Y
iがLレベルになると、当該走査線112aが選択されたことを示す。 When i becomes L level, indicating that the scanning line 112a is selected. 【0012】続いて、走査線112aの各行にはインバータ162が設けられる。 [0012] Then, the inverter 162 is provided to each row of the scanning lines 112a. 一般的にi行目のインバータ162は、走査信号Yiを論理反転した反転走査信号/ Generally inverter 162 of the i-th row, the inverted scanning signal to the scanning signal Yi was logically inverted /
Yiを、i行目の補走査線112bに供給する(/は反転を示す)。 The Yi, supplied to the i-th row of the auxiliary scanning line 112b (/ indicates inversion). 【0013】一方、データ側出力回路170は、選択された走査線に位置する画素の階調データDpixを順次サンプリングして、当該階調データDpixに応じた階調電圧を列毎に出力する。 Meanwhile, the data side output circuit 170 sequentially samples the gradation data Dpix pixels located to the selected scanning line, and outputs a gradation voltage corresponding to the gradation level data Dpix for each column. ここで、階調データDpixとは、 Here, the gray-scale data Dpix,
画素の階調をディジタル値にて指示するデータであり、 Is data indicating the gradation of the pixel at the digital values,
図示せぬ上位装置から後述する順番にて供給される。 Supplied by the order to be described later from the host device (not shown). また、説明の便宜上、1、2、3、…、n列に対応して出力される階調電圧を、それぞれVd1、Vd2、Vd For convenience of explanation, 1,2,3, ..., a gray scale voltage is output corresponding to n columns, respectively Vd1, Vd2, Vd
3、…、Vdnと表記する。 3, ..., referred to as Vdn. さらに、データ電圧操作回路180が、列毎に設けられている。 Further, the data voltage operation circuit 180 is provided for each column. ここで、一般的にj列目のデータ電圧操作回路180は、階調電圧Vdj Here, generally j-th data voltage operation circuit 180, the gradation voltage Vdj
とj列目の共用線116に流れる電流とに応じて、当該j列目のデータ線114に印加するデータ電圧Xajを操作する。 And in accordance with the current flowing in the common line 116 of the j-th column, manipulating the data voltage Xaj applied to the j-th data line 114. なお、データ側出力回路170およびデータ電圧操作回路180の詳細については、後述する。 The details of the data side output circuit 170 and the data voltage operation circuit 180 will be described later. 【0014】一方、走査線112a(補走査線112 [0014] On the other hand, scanning lines 112a (auxiliary scanning lines 112
b)とデータ線114(共用線116)との交差に対応して、画素10が配列する。 b) and corresponding to intersections of the data lines 114 (shared line 116), pixels 10 are arranged. したがって、この表示装置100の解像度は、縦mドット×横nドットである。 Therefore, the resolution of the display device 100 is a vertical m dots × lateral n dots. ただし、本発明をこの解像度に限る趣旨ではない。 However, it is not intended to limit the invention to this resolution. 【0015】<画素>次に、上述した画素10の詳細について説明する。 [0015] <pixel> Next, details of the pixel 10 described above. 図2は、一般的にi行目の走査線11 Figure 2 is a generally i-th scanning line 11
2aとj列目のデータ線114との交差に対応する画素10の構成を示す回路図である。 The intersection of the 2a and j-th column data line 114 is a circuit diagram showing a configuration of a pixel 10 corresponding. この図に示されるように、1つの画素10には、Pチャネル型の薄膜トランジスタ(Thin Film Transistor、以下「TFT」と省略する)122、124、126、128とEL素子130 As shown in this figure, one to the pixels 10, P-channel type thin film transistor (Thin Film Transistor, hereinafter abbreviated as "TFT") 122, 124, 126, 128 and the EL element 130
とが備えられる。 Door is provided. このうち、TFT122は、j列目のデータ線114とTFT124のゲートGとの間に介挿されている。 Among, TFT 122 is interposed between the gate G of the j-th data line 114 TFT 124. また、TFT122のゲートは、i行目の走査線112aに接続されている。 The gate of the TFT122 is connected to the i-th scanning line 112a. このため、TFT1 For this reason, TFT1
22は、走査信号YiがLレベルになるとオンするスイッチとして機能する。 22, the scanning signal Yi functions as a switch which is turned on when the L level. また、TFT124のゲートGには、容量50が寄生する。 Further, the gate G of the TFT 124, capacitor 50 is parasitic. 【0016】続いて、ゲートがi行目の走査線112a [0016] Then, the gate of the i-th row scanning line 112a
に接続されたTFT126は、j列目の共用線116とTFT124のソースSとの間に介挿されている。 Connected TFT126 was is interposed between the source S of the shared line 116 of the j-th column TFT124 to. また、ゲートがi行目の補走査線112bに接続されたT Also, T having the gate connected to the i-th row of the auxiliary scanning line 112b
FT128は、電源電圧Vccの給電線とTFT124 FT128 includes a feeder line of the power supply voltage Vcc TFT 124
のソースSとの間に介挿されている。 It is interposed between the source S of. ここで、走査信号Yiと反転走査信号/Yiとは互いに論理反転した関係にあるので、TFT126、128が互いに排他的にオンオフすることになる。 Since the inverted scanning signal / Yi and the scanning signal Yi is at a logic inverted relationship to each other, so that TFT126,128 is exclusively turned on and off each other. すなわち、TFT126、12 In other words, TFT126,12
8は、走査信号YiがLレベルであれば、それぞれオン、オフして、TFT124のソースSを共用線116 8, if the scanning signal Yi at the L level, respectively on, off, shared line source S of the TFT 124 116
に接続する一方、走査信号YiがHレベルであれば、それぞれオフ、オンして、TFT124のソースSを電圧Vccの給電線に接続するスイッチとして機能する。 While connected to the scanning signal Yi is at an H level, respectively off, on, and functions as a switch for connecting the source S of the TFT124 the feed line voltage Vcc. 【0017】TFT124のドレインDは、EL素子1 [0017] The drain D of TFT124 is, EL element 1
30の陽極に接続されている。 It is connected to 30 of the anode. ここで、EL素子130 Here, EL element 130
は、陽極たる画素電極と陰極との間に発光(EL)層を挟持して、電流に応じた輝度で発光する構成であるが、 Is to sandwich the light emitting (EL) layer between an anode serving as the pixel electrode and the cathode, is a structure that emits light with a brightness corresponding to the current,
詳細については本件と直接関係しないので、その説明を省略する。 Does not directly related to the present for more details, description thereof is omitted. なお、EL素子130の陰極は、すべての画素10にわたって共通であり、基準電圧Gndの接地線(給電線)に接地されている。 Incidentally, the cathode of the EL element 130 is common across all the pixels 10 is grounded to the ground line of the reference voltage Gnd (feed line). なお、本実施形態では、 In this embodiment,
電圧Vccの給電線および電圧Gndの接地線は、全画素10にわたって共通に配線されるが、図面の複雑化を防止するために省略している。 Ground line of the power supply lines and the voltage Gnd voltage Vcc is being wired in common across all the pixels 10 are omitted to prevent complexity of the drawing. 【0018】この画素10では、走査信号YiがLレベルになると、TFT122がオンするので、データ電圧Xajに応じた電荷が容量50に蓄積されるとともに、 [0018] In the pixel 10, when the scanning signal Yi becomes the L level, the TFT122 turns on, along with the charge corresponding to the data voltage Xaj is accumulated in the capacitor 50,
TFT124のゲート電圧は、j列目のデータ線114 The gate voltage of the TFT124 is, j-th column of the data line 114
に印加されたデータ電圧Xajになる。 Becomes the data voltage applied Xaj to. また、TFT1 In addition, TFT1
26がオン、TFT128がオフするので、TFT12 26 is on, because TFT128 is turned off, TFT12
4のソースSには、共用線126の電圧が印加される。 The fourth source S, the voltage of the common line 126 is applied.
このため、走査信号YiがLレベルであれば、EL素子130には、データ電圧Xajに応じた電流がTFT1 Therefore, if the scanning signal Yi is at the L level, the EL element 130, a current corresponding to the data voltage Xaj is TFT1
24によって流れることになる。 It will flow by 24. 一方、走査信号YiがHレベルであれば、TFT122がオフするが、TFT On the other hand, if the scanning signal Yi at H level, but TFT122 is turned off, TFT
124のゲート電圧は、TFT122がオフする直前のデータ電圧Xajに容量50によって保持されている。 The gate voltage of 124 is held by the capacitor 50 immediately before the data voltage Xaj the TFT122 turns off.
また、TFT126がオフ、TFT128がオンするので、TFT124のドレインは、電圧Vccになる。 Further, TFT 126 is turned off and the TFT128 turns on, the drain of the TFT124 will voltage Vcc. このため、走査信号YiがHレベルになっても、EL素子130には、保持されたデータ電圧Xajに応じた電流がTFT124により流れ続けることになる。 Therefore, even when the scanning signal Yi is at the H level, the EL element 130, a current corresponding to the data held voltage Xaj is to continue to flow through TFT 124. 【0019】なお、厳密に言えば、TFT124のゲート電圧についてはTFT122における電圧降下を、T [0019] Incidentally, strictly speaking, a voltage drop in the TFT122 for the gate voltage of the TFT 124, T
FT124のドレイン電圧についてはTFT126または128における電圧降下を、それぞれ考慮しなければならないが、本実施形態では、これら電圧降下の影響を無視している。 The voltage drop across TFT126 or 128 for the drain voltage of FT124, but must be considered, respectively, in the present embodiment, ignoring the effects of these voltage drops. また、本実施形態では、容量50として、TFT124に寄生する容量を用いているが、TF Further, in the present embodiment, as the capacitance 50, but using the capacitance parasitic to the TFT 124, TF
T124のゲートGと定電位線(例えば電圧Gndの接地線)との間にコンデンサを設けて、該コンデンサを容量50として用いても良い。 Providing a capacitor between the gate G and the constant potential line of T124 (e.g., the ground line voltage Gnd), may be used the capacitor as the capacitor 50. 【0020】<データ側出力回路>次に、上述したデータ側出力回路170の詳細について説明する。 [0020] <data side output circuit> Next, the details of which the above-mentioned data side output circuit 170. 図4は、 Figure 4,
データ側出力回路170の構成を示すブロック図である。 Is a block diagram showing the configuration of a data-side output circuit 170. この図に示されるように、データ側出力回路170 As shown in this figure, the data-side output circuit 170
は、データ線114の本数nと等しい段数のシフトレジスタ1710と、レジスタ(Reg)1720と、ラッチ回路(L)1730と、D/A変換器1740とを有し、このうち、後三者は、シフトレジスタ1710の各段に対応して設けられている。 Includes a shift register 1710 in the number n equal to the number of stages of the data lines 114, a register (Reg) 1720, a latch circuit (L) 1730, and a D / A converter 1740, of which After three person It is provided corresponding to each stage of the shift register 1710. 【0021】まず、シフトレジスタ1710は、1行分の階調データDpixの供給開始タイミングにおいて出力されるパルス状の信号DXを、クロック信号XsCKの立ち上がり毎に順次シフトして、サンプリング制御信号Xs1、Xs2、Xs3、…、Xsnとして出力する。 Firstly, shift register 1710, a pulse signal DX is output at the supply start timing of the grayscale data Dpix for one row are sequentially shifted every rising edge of the clock signal XsCK, sampling control signal Xs1, Xs2, Xs3, ..., and outputs it as Xsn.
続いて、一般的にj列目のレジスタ(Reg)1720 Then, generally j-th column of the register (Reg) 1720
は、データバス172を介して供給される階調データD The gray scale data D supplied via the data bus 172
pixを、シフトレジスタ1710のj段から出力されるサンプリング制御信号Xsjの立ち上がりにてサンプリングして、保持する。 The pix, and sampled by the rise of the sampling control signal Xsj output from j stages of the shift register 1710 holds. さらに、一般的にj列目のラッチ回路(L)1730は、同じくj列目のレジスタ172 Furthermore, generally the j-th column of the latch circuit (L) 1730, like the j-th column register 172
0によって保持された階調データDpixを、水平走査期間の開始時に供給されるラッチパルスLPの立ち上がりによってラッチして出力する。 Gradation data Dpix held by 0, and outputs the latched by the rise of the latch pulse LP is supplied at the start of the horizontal scanning period. そして、一般的にj列目のD/A変換器1740は、同じくj列目のラッチ回路1730によってラッチされた階調データDpixを、アナログの階調電圧Vdjとして出力する。 Then, generally the j-th column of the D / A converter 1740, like the gradation data Dpix latched by the j-th column of the latch circuit 1730, and outputs it as the gradation voltages Vdj analog. 【0022】本実施形態において、階調電圧Vdjは、 In the present embodiment, the gradation voltage Vdj is
次式のように定められる。 It is defined as the following equation. Vdj=Ra・Id+Vcc……(1) この式(1)において、Raは、D/A変換器1740 Vdj = Ra · Id + Vcc ...... (1) This equation (1), Ra is, D / A converter 1740
の出力端に接続される抵抗値であり、また、Idは、階調データDpixによって指示される階調の輝度にてEL A resistance connected to the output terminal, also, Id is, EL by the luminance gradation indicated by the gradation data Dpix
素子130が発光するために必要な階調電流の値である。 Element 130 is a value of the gradation current required to emit light. なお、電圧Vccは、上述したように、TFT12 The voltage Vcc, as described above, TFT 12
8(図2参照)がオンしたとき、EL素子130に印加される電源電圧である。 When 8 (see FIG. 2) is turned on, a power supply voltage applied to the EL element 130. すなわち、階調電圧Vdjは、 In other words, the gradation voltage Vdj is
電流値Idの関数にて規定されることになる。 It will be defined by a function of the current value Id. 【0023】次に、図5は、データ側出力回路170の動作を説明するためのタイミングチャートである。 Next, FIG. 5 is a timing chart for explaining the operation of the data-side output circuit 170. この図に示されるように、ラッチパルスLPが出力されて走査信号YiがLレベルに遷移するタイミングに先んじて、信号DXがHレベルに立ち上がると、i行目であって1、2、3、…、n列目の画素に対応する階調データDpixが順番に供給される。 As shown in this figure, prior to the timing when the scanning signal Yi latch pulse LP is output transitions to the L level, the signal DX rises to H level, an i-th row 1,2,3, ..., tone data Dpix corresponding to the pixels of n-th column is supplied sequentially. 【0024】このうち、i行1列の画素に対応する階調データDpixが供給されるタイミングにおいて、シフトレジスタ1710から出力されるサンプリング制御信号Xs1がHレベルに立ち上がると、当該階調データが、 [0024] Among them, at the timing when the gradation data Dpix corresponding to the pixel of the i-th row first column is supplied, the sampling control signal Xs1 output from the shift register 1710 rises to H level, the grayscale data,
1列目のレジスタ1720(図5において「1:Re First column of the register 1720 (in FIG. 5, "1: Re
g」と表記)によってサンプリングされる。 It is sampled by g "and the notation). 次に、i行2列の画素に対応する階調データDpixが供給されるタイミングにおいて、サンプリング制御信号Xs2がHレベルに立ち上がると、当該階調データが、2列目のレジスタ1720(図5において「2:Reg」と表記)によってサンプリングされる。 Next, at a timing that the gradation data Dpix corresponding to the pixel of the i-th row and two columns are supplied, the sampling control signal Xs2 rises to H level, the grayscale data, the second column of the register 1720 (in FIG. 5 "2: Reg" and the notation) by being sampled. 以下同様にして、3、4、 In the same manner, 3, 4,
…、n列目の画素に対応する階調データDpixの各々が、それぞれ3、4、…、n列目のレジスタ1720によってサンプリングされる。 ..., each of the tone data Dpix corresponding to the pixels of n-th column, respectively 3,4, ..., it is sampled by the n-th column of the register 1720. 【0025】続いて、ラッチパルスLPが出力されると、それぞれ各列のレジスタ1720によってサンプリングされた階調データDpixが、それぞれの列に対応するラッチ回路1730において一斉にラッチされる。 [0025] Then, when the latch pulse LP is outputted gradation data Dpix sampled by register 1720 of each column, respectively, are simultaneously latched in the latch circuit 1730 corresponding to the respective columns. そして、1、2、3、…、n列においてラッチされた階調データDpixは、それぞれ1、2、3、…、n列のD/ Then, 1, 2, 3, ..., tone data Dpix latched in n columns 1, 2 and 3, respectively, ..., n columns of D /
A変換器1740に変換されて、階調電圧Vd1、Vd Is converted to A converter 1740, gradation voltage Vd1, Vd
2、Vd3、…、Vdnとして一斉に出力されることになる。 2, Vd3, ..., it will be output at once as Vdn. ところで、ここで説明したデータ側出力回路17 Incidentally, here it describes the data side output circuit 17
0は、一例であって、階調電圧Vd1、Vd2、Vd 0 is an example, gray scale voltages Vd1, Vd2, Vd
3、…、Vdnとして一斉に出力できる構成であればいかなる構成でもよい。 3, ... may be any configuration as long as the configuration can be output simultaneously as Vdn. 例えば、階調データDpixといったディジタルデータではなく、階調電圧Vd1、Vd For example, rather than the digital data such tone data Dpix, gradation voltages Vd1, Vd
2、Vd3、…、Vdnを順次、アナログ電圧として取り込み、1、2、3、…、n列に対応して階調電圧Vd 2, Vd3, ..., sequentially captures the analog voltage Vdn, 1, 2, 3, ..., grayscale voltage Vd corresponding to the n columns
1、Vd2、Vd3、…、Vdnとして一斉に出力する構成であっても良い。 1, Vd2, Vd3, ..., may be configured to output all at once as Vdn. 【0026】なお、この階調電圧の出力動作に合わせて、すなわち、ラッチパルスLPの出力に同期して、走査信号YiがLレベルになって、i行目の走査線112 It should be noted, in accordance with the output operation of the gradation voltage, i.e., in synchronization with the output of the latch pulse LP, the scanning signal Yi becomes the L level, i-th scanning line 112
aが選択されることになる。 So that a is selected. またここでは、一般的にi Also here, generally i
行目の走査線112aに着目して、当該行に位置する画素に対応した階調電圧の出力動作について説明したが、 Focusing on th scanning line 112a, it has been described output operation of the gray scale voltage corresponding to the pixel located in the row,
実際には、このような出力動作は、走査線駆動回路16 In practice, such an output operation, the scanning line driving circuit 16
0による選択にしたがって、それぞれ1行目、2行目、 In accordance with the selection by 0, 1 row respectively, the second row,
3行目、…、m行目の走査線112aに対応して順番に実行されることになる。 Third row, ..., will be executed in sequence in response to the m-th scanning line 112a. 【0027】<データ電圧操作回路>次に、データ電圧操作回路180の詳細について説明する。 [0027] <data voltage operation circuit> Next, details of the data voltage operation circuit 180 will be described. ここで、図6 Here, FIG. 6
は、一般的にj列目に対応するデータ電圧操作回路18 A data voltage operation circuit 18 which generally correspond to the j-th column
0の構成を示す回路図である。 0 is a circuit diagram showing a configuration. まず、j列目の共用線1 First, j-th column of the shared line 1
16は、抵抗値がRaに調整された可変型の抵抗180 16, variable resistor whose resistance value is adjusted to Ra 180
2の一端に接続されており、また、抵抗1802の他端には、j列目のD/A変換器1740による階調電圧V Is connected to the second end, also, the other end of the resistor 1802, gradation voltage V by the j-th column of the D / A converter 1740
djが印加される。 dj is applied. ここで、説明の便宜上、当該共用線116の電圧をVdetと表記する。 For convenience of explanation, it referred to the voltage of the common line 116 and Vdet. 【0028】次に、共用線116は、コンパレータ18 [0028] Next, the shared line 116, a comparator 18
04の負入力端に接続される一方、その正入力端は、電圧Vccの給電線に接続されている。 While being connected to the negative input terminal 04, the positive input terminal is connected to the feed line of the voltage Vcc. コンパレータ18 Comparator 18
04は、負入力端の電圧Vdetと正入力端の電圧Vc 04, voltage Vc of the voltage Vdet and the positive input terminal of the negative input terminal
cとを比較して、電圧Vdetが電圧Vccを超えればLレベルの信号を出力する一方、電圧Vdetが電圧V By comparing the c, while the voltage Vdet outputs an L level signal if it exceeds a voltage Vcc, the voltage Vdet voltage V
cc以下であればHレベルの信号を出力する。 If cc or less outputs a H level signal. コンパレータ1804の出力端は、抵抗1806を介してNチャネル型のTFT1810のゲートに接続されており、一方、当該TFT1810のゲートは、容量1808を介して接地されている。 The output terminal of the comparator 1804 through the resistor 1806 is connected to the gate of TFT1810 the N-channel type, whereas the gate of the TFT1810 is grounded via the capacitor 1808. このため、コンパレータ1804 For this reason, the comparator 1804
の出力信号は、抵抗1806およびコンデンサ1808 The output signal, the resistor 1806 and the capacitor 1808
からなる積分回路によって平滑化されるとともに、該平滑化電圧Vgが、Nチャネル型のTFT1810のゲートに印加される。 While being smoothed by the integrating circuit composed of, the smoothing voltage Vg is applied to the gate of the TFT1810 the N-channel type. 【0029】TFT1810のソースは、電圧Vaの給電線に接続される一方、そのドレインは、j列目のデータ線114に接続されているほか、抵抗1812を介して電圧Vbの給電線に接続されている。 The TFT1810 sources, while being connected to the feed line of the voltages Va, a drain, in addition to being connected to the j-th data line 114 is connected to the feed line of the voltage Vb through a resistor 1812 ing. なお、電圧Va It should be noted that the voltage Va
>電圧Vbである。 > It is a voltage Vb. 【0030】<表示動作>次に、表示装置100の表示動作について説明する。 [0030] <Display Operation> Next, a description will be given of the display operation of the display device 100. 上述したように、走査線駆動回路160によって、走査信号Y1、Y2、Y3、…、Y As described above, by the scanning line driving circuit 160, the scanning signals Y1, Y2, Y3, ..., Y
mが、1水平走査期間(1H)毎に、順次排他的にLレベルになる(図3参照)。 m is, for every 1 horizontal scanning period (1H), sequentially become exclusively L level (see FIG. 3). ここで、一般的にi行目の走査信号YiがLレベルになると、データ側出力回路17 Here, generally i-th scanning signal Yi becomes the L level, the data-side output circuit 17
0によって、i行1列、i行2列、i行3列、…、i行n列に位置する画素の輝度を指示する階調データDpix By 0, i rows and one column, row i 2 rows, row i column 3, ..., tone data Dpix for specifying the brightness of the pixel located in the i-rows and n columns
がそれぞれ変換されて、電圧Vd1、Vd2、Vd3、 There are converted respectively, voltages Vd1, Vd2, Vd3,
…、Vdnとして出力される点も上述した通りである。 ..., are as described above also points to be outputted as Vdn.
そこで、ここではi行j列の画素に着目して、当該i行目の走査線が選択された状態における動作と、当該選択後の非選択の状態における動作とに分けて説明することにする。 Therefore, here by focusing on the pixel of the i-th row and the j-will be described separately and operating in a state in which the i-th scanning line is selected, on the operation in the non-selected state after the selection . 【0031】<選択状態>図7は、i行目の走査線11 [0031] <selected> 7, i-th row scanning line 11
2aが選択された状態において、i行j列の画素10における動作を説明するための図である。 In a state where 2a is selected, it is a diagram for explaining the operation of the pixel 10 of the row i and column j. まず、i行目の走査線112aが選択されると、走査信号YiがLレベルになるので、TFT122、126がオンし、また、 First, when i-th scanning line 112a is selected, the scanning signal Yi becomes the L level, TFT122,126 is turned on, also,
反転走査信号/YiがHレベルになるので、TFT12 Since the inverted scanning signal / Yi becomes the H level, TFT 12
8がオフする。 8 is turned off. このため、i行j列のEL素子130には、選択開始直後のデータ電圧Xajに応じた電流が、 Therefore, the EL element 130 of the row i and column j, the current corresponding to the data voltage Xaj immediately after the start of selection,
抵抗1802→共用線116→TFT126→TFT1 Resistance 1802 → shared line 116 → TFT126 → TFT1
24→(EL素子130)→接地線という経路にて流れる。 24 → flowing in the path of the (EL element 130) → ground line. 【0032】走査信号YiがLレベルである期間、j列目のデータ電圧操作回路180における抵抗1802の他端には、i行j列の画素に対応し、かつ、(1)式で示される階調電圧Vdj(=Ra・Id+Vcc)がデータ側出力回路170によって印加されている。 The period the scanning signal Yi is at the L level, the other end of the resistor 1802 in the data voltage operation circuit 180 of the j-th column corresponds to a pixel on the column i and the row j and is represented by the formula (1) It is applied by the tone voltage Vdj (= Ra · Id + Vcc) data side output circuit 170. この階調電圧Vdjを規定する電流値Idは、上述したように、EL素子130が階調データDpixによって指示される階調の輝度にて発光するために必要とする電流値である。 Current value Id for defining the gray scale voltage Vdj, as described above, a current value required for the EL element 130 emits light at a luminance gradation indicated by the gradation data Dpix. すなわち、階調電流Vdjは、EL素子130に流すべき電流の目標値を電圧変換して表現したものである。 That is, the gradation current Vdj is a representation of a target value of a current to be supplied to the EL element 130 to voltage conversion. 一方、EL素子130に電流が上記経路を介して流れると、抵抗1802の両端には、当該電流値と抵抗値Raとの積で示される電圧が発生するので、共用線11 On the other hand, when the current to the EL element 130 flows through the path, to both ends of the resistor 1802, the voltage represented by the product of the current value and the resistance value Ra occurs, the shared lines 11
6の一端における電圧Vdetは、階調電圧Vdjから抵抗1802の電圧降下分を減じた値となる。 The voltage at the 6 end of Vdet is a value obtained by subtracting the voltage drop from the gray voltage Vdj resistor 1802. 【0033】したがって、EL素子130に実際に流れている電流値が目標電流値たるIdと一致していれば、 [0033] Thus, if the value of current actually flowing to the EL element 130 is equal to the target current value serving Id,
電圧Vdetは、電圧Vccになっているはずである。 Voltage Vdet is supposed to be a voltage Vcc.
ただし、選択開始直後のデータ電圧Xajは、階調電圧Vdjをほとんど反映していないので、電圧Vdetは電圧Vccと一致しないことが多い。 However, the data voltage Xaj immediately after the start of selection, because hardly reflects the gradation voltage VDJ, the voltage Vdet often do not match the voltage Vcc. そこで、本実施形態は、走査信号YiがLレベルである期間に、電圧Vd Therefore, the present embodiment, the period the scanning signal Yi is at the L level, the voltage Vd
etが電圧Vccとなるようにデータ電圧Xajを操作して、EL素子130に実際に流れる電流値をIdに一致させる制御を実行する。 et operates the data voltage Xaj as the voltage Vcc, executes control to match the current value actually flowing in the EL element 130 to Id. 【0034】詳細には、EL素子130に実際に流れる電流値が目標電流値Idよりも少ないと、電圧Vdet [0034] Specifically, when the current value actually flowing in the EL element 130 is less than the target current value Id, the voltage Vdet
は、電圧Vccよりも高くなる。 Is higher than the voltage Vcc. このため、コンパレータ1804の出力信号がLレベルとなる期間が長くなって、電圧Vgが相対的に低くなる結果、TFT1810 Therefore, as a result of the output signal of the comparator 1804 becomes longer period as the L level, the voltage Vg is relatively low, TFT1810
のオン抵抗が上昇するので、当該オン抵抗と抵抗181 Since the on resistance of the increases, the resistance with the on-resistance 181
2とによって電圧(Va−Vb)を分圧したデータ電圧Xajは、選択開始直後の状態から低下する。 2 and data dividing the voltage (Va-Vb) divided by the voltage Xaj is reduced from the state immediately after the start of selection. すなわち、EL素子130に流れる電流値が目標電流値Idよりも少ないと、EL素子130に流れる電流値を多くする方向の制御が行われることになる。 That is, when the value of the current flowing through the EL element 130 is less than the target current value Id, so that the control of the direction to increase the current flowing through the EL element 130 is performed. 【0035】反対に、EL素子130に流れる電流値が目標電流値Idよりも多いと、電圧Vdetは、電圧V [0035] Conversely, when the value of the current flowing through the EL element 130 is larger than the target current value Id, the voltage Vdet, the voltage V
ccよりも低くなる。 It is lower than the cc. このため、電圧Vgが相対的に高くなって、TFT1810のオン抵抗が低下するので、 Therefore, becomes the voltage Vg relatively high, the on resistance of the TFT1810 is lowered,
データ電圧Xajは、選択開始直後の状態から上昇する。 Data voltages Xaj rises from the state immediately after the start of selection. すなわち、EL素子130に流れる電流値が目標電流値Idよりも多いと、EL素子130に流れる電流値を少なくする方向の制御が行われることになる。 That is, when the value of the current flowing through the EL element 130 is larger than the target current value Id, so that the control of the direction to reduce the current flowing through the EL element 130 is performed. 【0036】結局、EL素子130に流れる電流は、上記2つの方向の制御が均衡する地点にて、すなわち、電圧Vdetが電圧Vccとなる地点にて安定化する結果、目標とする電流値Idと一致することになる。 [0036] Eventually, the current flowing through the EL element 130 at the point where the control of the two directions is balanced, i.e., the result of stabilizing at the point where the voltage Vdet becomes the voltage Vcc, and the current value Id to the target It will match it. したがって、本実施形態では、EL素子130に流れる電流値は、i行目の走査線112aの選択開始直後において目標電流値Idと異なっていても、選択終了直前に至るまでには、目標電流値Idに一致することになる。 Therefore, in the present embodiment, the current value flowing to the EL element 130 is also different from the target current value Id in the selection immediately after the start of the i th scanning line 112a, the until the selection immediately before the end, the target current value It will correspond to the Id. 【0037】なお、電圧Vdetが電圧Vccと一致していると、コンパレータ1804による出力信号がLレベルとなる期間とHレベルとなる期間とは、単位期間(例えば、1水平走査期間よりも十分短い期間)を基準として考えると、互いに50%ずつになる。 [0037] Incidentally, if the voltage Vdet coincides with voltage Vcc, and the period in which the output signal by the comparator 1804 becomes the L level to become period and H level, the unit period (e.g., sufficiently shorter than one horizontal scanning period Considering the period) as a reference, it becomes by 50% of each other. そして、この出力電圧の平滑化電圧Vgをゲート電圧としたときのTFT1810の抵抗と抵抗1812とによって、電圧(Va−Vb)が分圧されて、この分圧電圧がデータ線114にデータ電圧として印加される。 Then, by a resistor and the resistor 1812 TFT1810 when the smoothing voltage Vg of the output voltage and the gate voltage, is divided voltages (Va-Vb) is divided, as a data voltage divided voltage to the data line 114 It applied. したがって、該分圧電圧が、EL素子130に流れる電流値を目標値のIdに一致させるTFT124のゲート電圧であり、データ電圧である。 Therefore, divided voltage is the gate voltage of the TFT124 to match the value of the current flowing through the EL element 130 to the Id of the target value, the data voltage. 【0038】<非選択状態>次に、i行目の走査線11 [0038] <non-selected state> Next, i-th row of the scanning line 11
2aが選択された後の非選択の状態における動作について説明する。 2a will be described operation of the non-selected state after being selected. 図8は、i行目の走査線112aが非選択された状態において、i行j列の画素10における動作を説明するための図である。 8, in a state in which i-th scanning line 112a is unselected is a diagram for explaining the operation of the pixel 10 of the row i and column j. 【0039】選択状態から非選択状態に移行するのに伴って、走査信号YiはLレベルからHレベルに遷移する。 [0039] With the to migrate from the selected state to the unselected state, the scanning signal Yi transitions from the L level to the H level. このため、TFT122がオフするが、TFT12 For this reason, but TFT122 is turned off, TFT12
4のゲート電圧は、i行目の走査線112aの選択終了直前におけるデータ電圧Xajに、詳細には、EL素子130に流れる電流値を目標電流値Idとさせるるデータ電圧Xajに、容量50によって保持されている。 The gate voltage of 4, the data voltage Xaj at selected immediately before the end of the i th scanning line 112a, specifically, to the data voltage Xaj Ruru value of the current flowing through the EL element 130 is the target current value Id, the capacitance 50 It is held. 【0040】また、走査信号YiがHレベルに遷移することに伴って、TFT126がオフし、また、反転走査信号/YiがLレベルに遷移するので、TFT128がオンする結果、TFT124のソースSの接続先が、j Further, with the possible scanning signal Yi goes to H level, TFT 126 is turned off, and since the inverted scanning signal / Yi transitions to the L level, the result of TFT128 turns on, the source S of the TFT124 connection destination, j
列目の共用線116から電圧Vccの給電線へと切り替わる。 It switched from the common line 116 th column to the feed line of the voltage Vcc. ただし、当該共用線116に印加される電圧は、 However, the voltage applied to the common line 116,
i行目の走査線112aの選択終了直前に至るまでに電圧Vccと一致するように制御されているので、接続先が切り替わっても、TFT124のソースSに印加される電圧はVccであることには変わりがない。 Since up to the selection immediately before the end of the i th scanning line 112a is controlled to match the voltage Vcc, even if switched connection destination, to the voltage applied to the source S of the TFT124 is Vcc there is no change is. 【0041】したがって、i行j列のEL素子130に流れる電流の経路は、電圧Vccの給電線→TFT12 [0041] Thus, the path of the current flowing through the EL element 130 of the i-th row and the j-voltage Vcc feed line → TFT 12
8→TFT124→(EL素子130)→接地線という経路に変更されるものの、TFT124のゲート電圧、 8 → TFT 124 → but is changed to the path of (EL element 130) → ground line, the gate voltage of the TFT 124,
および、ソース/ドレイン間の電圧のいずれも、走査信号YiがHレベルに遷移する直前から全く変化しないことになる。 And, none of the voltage between the source / drain, so that the scanning signal Yi no change from prior to the transition to the H level. このため、当該EL素子130は、選択状態から非選択状態となって1垂直走査期間経過後、再び選択状態となるまで、容量50によって保持されたデータ電圧Xajに応じた電流に輝度にて、すなわち、階調データDpixで指示された階調の輝度にて、発光し続けることになる。 Therefore, the EL element 130, a non-selected state is in after one vertical scanning period until a selection state again, by the luminance of the current corresponding to the data voltage Xaj held by capacitor 50 from the selected state, that is, the gradation in the luminance of which is instructed by the gradation data Dpix, it continues to emit light. 【0042】なお、ここでは、一般的にi行j列の画素110について着目して説明したが、走査信号YiがL [0042] Here, although described generally with a focus on the pixels 110 of the i-th row and j-th column, the scanning signal Yi L
レベルとなる期間では、他の列についても同様な制御動作が一斉に実行される。 In a period in which a level, the same control operation for the other columns are performed simultaneously. さらに、走査信号YiがLレベルとなる期間に着目したが、走査信号Y1、Y2、Y Furthermore, although the scanning signal Yi is focused on the period of the L level, the scanning signal Y1, Y2, Y
3、…、Ymは、上述したように1水平走査期間(1 3, ..., Ym is one horizontal scanning period as described above (1
H)毎、順次排他的にLレベルになるので(図3参照)、上記制御動作は1行毎に順番に実行されることになる。 H) each, since the sequential exclusively L level (see FIG. 3), the control operation will be executed in order for each row. 【0043】このように、本実施形態に係る表示装置1 The display device 1 in this way, according to this embodiment
00では、EL素子130に流れる電流値が、選択開始直後にて目標電流値Idと相違しても、選択終了直前までに目標電流値Idに一致するように制御されるとともに、選択終了後においても、電流値Idに維持される。 00, a current value flowing to the EL element 130 is also different from the target current value Id at immediately after the start selection, while being controlled to match the target current value Id by selecting just before the end, after the selection end It is also maintained at a current value Id.
このため、TFT124の特性が画素毎にバラついた状態にあって、さらに全画素を同一階調とする場合であっても、各EL素子130に流れる電流を、当該階調に応じた電流値Idにほぼ揃えることができるので、表示面内における輝度が均一化される結果、高品位の表示が可能となるのである。 Therefore, in a state in which characteristics of the TFT124 is varies for each pixel, further even when all the pixels with the same gray level, the current value of the current flowing in the EL elements 130, corresponding to the gradation it is possible to align approximately id, result of the luminance in the display plane is made uniform, it is the high-quality display can be realized. 【0044】また、本実施形態において、選択時においてEL素子130に流れる電流値がIdとなっていれば、共用線116は、電圧Vccに一致するように制御されるので、選択時から非選択時に移行するに際して、 [0044] Further, in this embodiment, if so the current value flowing to the EL element 130 at the time of selection and Id, shared line 116 is controlled so as to match the voltage Vcc, the unselected from the time of selection In the sometimes migrate,
TFT124のソースSが電圧Vccに維持される構成となっている。 The source S of the TFT124 becomes configured to be maintained at the voltage Vcc. このような構成を採用した理由は次の通りである。 The reason for adopting such a configuration is as follows. すなわち、EL素子124に流れる電流を制御するTFT124をポリシリコン・プロセスで形成した場合、ゲート電圧が一定であっても、ソース/ドレイン電圧が異なれば、流れる電流も異なってしまうので、 That is, when forming the TFT124 for controlling the current flowing through the EL element 124 in the polysilicon process, even the gate voltage is constant, different source / drain voltage, because thus different currents flowing through,
これを防止するためである。 This is to prevent this. 【0045】<既存技術との対比>ここで、本実施形態に対する比較のために、3種類の既存技術を挙げて説明する。 [0045] Here <Comparison with existing technologies>, for comparison against the present embodiment will be described with a three existing technologies. 【0046】まず、第1の技術について説明する。 [0046] First, a description will be given of a first technology. 図2 Figure 2
6は、第1の技術を適用した表示装置の主要部、特に画素の構成を示す回路図である。 6, the main portion of the display device according to the first technique is a circuit diagram particularly showing the configuration of a pixel. この図に示されるように、画素10は、走査線112とデータ線114との交差に対応して設けられて、スイッチング用のTFT11 As shown in this figure, the pixel 10 is provided corresponding to intersections of the scanning lines 112 and the data line 114, TFT 11 for switching
とEL素子130を駆動するためのTFT13とを有する。 And a TFT13 for driving the EL element 130 and. この構成において、TFT11がオンすると、TF In this configuration, when TFT11 are turned on, TF
T13のゲートGには、寄生容量(または保持容量)5 The gate G of the T13, the parasitic capacitance (or storage capacitor) 5
0によって当該オン時におけるデータ線114の電圧が保持される。 0 voltage of the data line 114 when the ON is held by. さらに、TFT13からは、そのゲート電圧に応じた電流Iが吐き出される。 Furthermore, from the TFT 13, the current I corresponding to the gate voltage is discharged. 【0047】したがって、走査線を1本ずつ選択して、 [0047] Thus, by selecting the scanning lines one by one,
選択した走査線112aに対し、TFT11をオンさせる選択信号を供給するとともに、データ線114に、輝度に応じた電圧を印加すると、当該電圧は、TFT11 To selected scanning lines 112a, and supplies a selection signal for turning on the TFT 11, the data line 114, applying a voltage corresponding to the luminance, the voltage, TFT 11
がオフした後であっても寄生容量50に保持されるので、保持電圧に応じた電流がEL素子130に流れ続ける。 There therefore even after turning off is held in the parasitic capacitance 50, a current corresponding to the holding voltage continues to flow through the EL element 130. このため、EL素子130は、走査線112が非選択であっても、選択時におけるデータ線114の電圧に応じた輝度で発光し続けることになる。 Therefore, EL element 130, the scanning line 112 is also a non-selection will continue to emit light at luminance corresponding to the voltage of the data line 114 at the time of selection. 【0048】しかしながら、第1の技術では、TFT1 [0048] However, in the first technique, TFT1
3の特性がEL素子130に流れる電流に直接的に影響を与えてしまう。 3 properties will give direct impact on the current flowing through the EL element 130. すなわち、TFT13の特性がバラつくと、EL素子130に流れる電流量も画素毎にバラつく結果、表示面内において輝度の均一性を保つことができず、表示画面の品位が低下しやすい、という欠点がある。 That is, when the variation in the characteristics of the TFT 13, the amount of current flowing through the EL element 130 also results varying for each pixel, can not be maintained the uniformity of brightness in the display surface, quality of the display screen tends to decrease, that there is a drawback. 【0049】この欠点を解消するために、さらに、第2 [0049] In order to overcome this drawback, further, the second
および第3の技術が知られている。 And third techniques are known. 図19は、このうちの前者に係る第2の技術を適用した表示装置の主要部の構成を示す回路図である。 Figure 19 is a circuit diagram showing a configuration of a main part of a display device according to the second technique according to the former of this. この図に示される構成にあっては、第1に、TFT27がオンからオフした状態にて、走査線112の選択信号によってTFT21をオンさせ、さらに、TFT25をオンにさせる。 In the configuration shown in this figure, first, in a state where TFT27 is turned off from on, to turn on the TFT21 by the selection signal of the scanning line 112, further, to turn on the TFT 25. これにより、TFT23から吐き出される電流によって容量54 Accordingly, capacitance by the current discharged from the TFT 23 54
が充電されるので、TFT23のゲート電圧が上昇する。 Since There are charged, the gate voltage of the TFT23 is increased. TFT23のゲート電位が上昇すると、TFTから吐き出される電流が減少し、停止するので、容量54には、しきい値電圧がセットされることになる。 When the gate potential of the TFT23 is increased, decreased current discharged from the TFT, so stops, the capacitor 54, so that the threshold voltage is set. 第2に、 In the second,
TFT27をオフさせた後に、データ線114のデータ電圧を、輝度に応じて変化させる。 TFT27 after turned off, and the data voltage of the data line 114 is changed in accordance with brightness. これによって、当該変化電圧は、容量52を介してしきい値電圧に加算される。 Thus, the varying voltage is added to the threshold voltage via a capacitor 52. 第3に、TFT27を再びオンさせて、しきい値電圧に変化電圧が加算されたゲート電圧に応じた電流を、 Third, the turns on again TFT 27, a current corresponding to the gate voltage varying voltage is added to the threshold voltage,
TFT23に流させる。 To flow to TFT23. これにより、駆動用のTFT2 As a result, TFT2 for driving
3のしきい値電圧が画素毎にバラつくのが補償されることになる。 3 of the threshold voltage is to be compensated for variation in each pixel. 【0050】このように第2の技術では、TFT23の特性バラつきについては確かに補償することができる。 [0050] Thus, in the second technique, it is possible to certainly compensate for characteristic variations of the TFT 23.
しかしながら、第2の技術では、容量52、54の容量バラつきが、輝度の均一性に影響を与えることになる。 However, in the second technique, the capacity variation of the capacitor 52 and 54, will affect the uniformity of the brightness. 【0051】次に、図28は、第3の技術を適用した表示装置の主要部構成を示す回路図である。 Next, FIG. 28 is a circuit diagram showing a main part configuration of a display device according to the third technique. 第3の技術において、データ線114には、選択行における画素10 In a third technique, the data line 114, the pixel 10 in the selected row
の輝度に応じた電流Isが定電流源(図示せず)によって流れる構成となっている。 Current Is corresponding to the luminance of which is configured to flow by a constant current source (not shown). この構成において、走査線112aを介した選択信号によってTFT31をオンにさせるとともに、消去線112eを介した選択信号によってTFT33をオンにさせると、TFT35、37からなるカレントミラー回路によって、TFT35を介してEL素子130に流れる電流Ieと、TFT37、3 In this configuration, to turn on the TFT31 by the selection signal via the scanning line 112a, when the turned on the TFT33 by the selection signal via the erase line 112e, the current mirror circuit composed of TFT35,37, through TFT35 a current Ie flowing through the EL element 130, TFT37,3
1を介してデータ線114に流れる電流Isとがほぼ等しくなる。 1 is a current Is substantially equal flows to the data line 114 through the. 一方、容量58には、TFT35、37の共通ゲート電圧に応じた電荷が蓄積されるので、TFT3 On the other hand, in the capacitor 58, the charge corresponding to the common gate voltage of TFT35,37 is accumulated, TFT 3
1、37をオフにさせても、容量58によって保持されたゲート電圧によって、電流IeがEL素子130に流れ続けることになる。 Also be off the 1, 37, the gate voltage held by the capacitor 58, current Ie will continue to flow in the EL element 130. 【0052】ここで、選択時においてデータ線114に流れる電流Isを、パネル内において同一となるように制御すると、駆動用のTFT35のしきい値電圧特性が画素毎にバラついても、EL素子130に流れる電流I [0052] Here, the current Is flowing through the data line 114 at the time of selection, when controlled to be the same in the panel, the threshold voltage characteristics of the TFT35 for driving even fluctuates for each pixel, EL element 130 current flowing to the I
eを各画素にわたって同一とさせることができる。 The e can be the same across each pixel. このため、輝度の均一性を図ることができる。 Therefore, it is possible to uniformity of luminance. なお、走査線112aに選択信号を供給していない期間に、消去線1 Incidentally, a period not supplying selection signals to the scan lines 112a, erase line 1
12eに選択信号を供給すると、TFT33のオンによって容量58に蓄積された電荷がクリアされる。 It is supplied a selection signal to 12e, electric charge stored in the capacitor 58 by the on of the TFT33 is cleared. このため、駆動用TFT35はオフとなり、EL素子130に流れる電流が遮断されるので、画素10は強制的にオフ(消去)状態となる。 Therefore, the driving TFT35 are turned off, the current flowing through the EL element 130 is cut off, the pixel 10 is forced off (erased) state. 【0053】しかしながら、図28に示される構成では、近接して形成されたTFT35、37の特性が同一であることが、カレントミラー回路としての前提である。 [0053] However, in the configuration shown in FIG. 28, it characteristics of TFT35,37 formed close is the same is the premise of the current mirror circuit. したがって、この前提が崩れれば、すなわち、同一画素10内において近接して形成されたTFT35、3 Therefore, if the assumption is Kuzurere, i.e., it formed adjacent in the same pixel 10 TFT35,3
7の特性がバラついてしまうと、電流Isは、EL素子130に実際に流れる電流Ieと一致しないことになり、このため、たとえ電流Isを同一となるように制御しても、輝度の均一性を保つことができなくなる。 When characteristics of 7 will vary, current Is, will not match the actually flowing current Ie to the EL element 130, Therefore, even if control to the current Is the same, brightness uniformity it becomes impossible to keep. 【0054】これに対して、本実施形態では、共用線1 [0054] In contrast, in this embodiment, common line 1
16を介してEL素子130に実際に流れる電流が、目標電流値Idに一致するようにデータ電圧を操作するので、異なる画素同士における素子(容量やTFT)の特性バラつきについてはもちろん、仮に同一画素内における素子の特性バラつきが存在したとしても、表示面内における輝度の均一性を確保することが可能となる。 Current actually flowing through the EL element 130 through the 16, since the operation data voltages to match the target current value Id, of course, the characteristics variation of the element (capacitor or TFT) in the different between pixels, if the same pixel even characteristic variation of the element is present in the inner, it is possible to ensure the uniformity of brightness in the display surface. 【0055】ただし、本実施形態では、異なる画素同士における素子特性バラつき、および、同一画素内における素子の特性バラつきについては無視できるものの、抵抗1802(図6参照)の値が列毎にバラつくと、全画素を同一階調とするときに、EL素子130に流れる電流値が列毎に異なってしまう事態を招くことになる。 [0055] However, in the present embodiment, regarding device characteristics roses in different pixels each other and, although negligible for elements characteristic variations in the same pixel, the value of resistor 1802 (see FIG. 6) is the variation in each column , when all the pixels and same gradation value of the current flowing through the EL element 130 which leads to a situation which will be different for each column. この事態を未然に防止するために、上述した実施形態では、抵抗1802を可変型として、各列毎に抵抗値Ra To prevent this situation from occurring, in the above embodiment, the resistor 1802 as variable, the resistance value Ra for each column
に調整することが可能な構成を採用したのである。 Than is adopted the configuration capable of adjusting to. なお、可変型とは、レーザ等のトリミングによる抵抗値の設定や、電子的な抵抗の設定等を含む概念である。 The variable type and the setting of the resistance value by trimming laser or the like, is a concept including setting of electronic resistance. 抵抗1802の抵抗値のバラつきが充分に小さい場合には、 If the variation of the resistance value of the resistor 1802 is sufficiently small,
固定抵抗であっても構わない。 A fixed resistance may be. 【0056】また、本実施形態において、補走査線11 [0056] Further, in the present embodiment, the auxiliary scanning line 11
2bを行毎に設けて、該補走査線112bに反転走査信号を供給する構成とした理由は、画素10におけるTF 2b the provided for each row, the reason for a structure for supplying the inverted scanning signal to 該補 scan line 112b is, TF in the pixel 10
T122、124、126、128のチャネル型を統一して、製造プロセスを簡略化するためである。 It unifies the channel type T122,124,126,128, in order to simplify the manufacturing process. 換言すれば、本実施形態では、TFT124のソースSを、共用線116または電圧Vccの給電線のいずれか一方に切り替えなければならないが、TFT126、128のチャネル型を統一すると、両ゲートに、それぞれ排他的な論理信号を供給する必要が生じるので、補走査線112 In other words, in the present embodiment, when the source S of the TFT 124, must be switched to either the feed line of the shared line 116 or voltage Vcc, to unify the channel type TFT126,128, both gates, respectively the need to provide an exclusive logic signal occurs, the auxiliary scanning line 112
bを行毎に別途設けて反転走査信号を供給する構成としたのである。 The b separately provided for each row is had a structure for supplying the inverted scanning signal. ここで、例えば製造プロセスの複雑化を無視することができるのであれば、図2におけるTFT1 Here, if the negligible complication of example fabrication process, TFT 1 in FIG. 2
28をNチャネル型とし、そのゲートを走査線112a 28 and N-channel type, the scan line 112a and the gate
に接続すれば、補走査線112bおよびインバータ16 When connected, the auxiliary scanning line 112b and the inverter 16
2(図1参照)を省略することが可能となる。 2 can be omitted (see FIG. 1). 【0057】<第1実施形態の応用>上述した構成では、1組のデータ線114および共用線116に1列分のm個の画素が対応し、このうち、選択された行に位置する画素のEL素子130に共用線116を介して流れる電流値が目標値と一致するように、データ線114に印加するデータ電圧を操作する構成となっていた。 [0057] pixel in the above-described configuration <Application of First Embodiment>, a set of m pixels for one column to the data lines 114 and the common line 116 corresponds, located in these, the selected row as current flowing through the common line 116 to the EL element 130 coincides with the target value of has been a structure to manipulate the data voltage applied to the data line 114. しかしながら、この構成では、各列に対応してデータ電圧操作回路180が設けられるので、それだけ構成が複雑化するほか、列ピッチを狭小化して表示の高精細化を図る際の妨げとなる。 However, in this configuration, since the data voltage operation circuit 180 corresponding to each column is provided, in addition to much the structure complicated, hinder when to achieve high definition of the display and narrowing the row pitch. そこで、データ電圧操作回路180等を削減する第1実施形態の応用例として、次の2例について説明する。 Therefore, as an application example of the first embodiment to reduce such data voltage operation circuit 180 will be described next two examples. 【0058】<第1実施形態の応用例A>まず、1組のデータ線および共用線に2列分の画素を対応させるとともに、データ線の機能と共用線の機能とを交互に入れ替えた応用例Aについて説明する。 [0058] <Application Example of First Embodiment A> First, a set of causes to correspond to the pixels of the two columns to the data lines and the shared lines, applications replaced the function of the data lines and the function of the shared lines are alternately example A will be described. 【0059】図9は、この応用例Aに係る表示装置10 [0059] Figure 9 is a display device 10 according to this application example A
0の構成を示すブロック図である。 0 is a block diagram showing the configuration of a. この図において、兼用線118a、118bは、それぞれ図1に示される構成におけるデータ線114の機能と共用線116の機能を兼用するものである。 In this figure, combined lines 118a, 118b serves also as the functions of the shared lines 116 of the data line 114 in the configuration shown in FIG. 1, respectively. 詳細には、兼用線118a、1 In particular, the combined lines 118a, 1
18bの一方がデータ線114として機能する場合には、他方が共用線116として機能し、反対に、一方が共用線116として機能する場合には、他方がデータ線114として機能する。 If one of the 18b functions as the data line 114, the other functions as a shared line 116, to the contrary, one to function as the shared line 116, and the other functions as a data line 114. 【0060】この兼用線118a、118bの1組は、 [0060] 1 set of the combined lines 118a, 118b is,
2列分の画素に対応して設けられるので、応用例Aに係るデータ電圧操作回路184も、2列に1個の割合にて設けられる。 Since is provided corresponding to pixels of two columns, the data voltage operation circuit 184 according to an application example A it is also provided at a rate of one in two rows. このため、データ電圧操作回路184の個数は、図1に示される構成と比較して、半分の(n/ Therefore, the number of the data voltage operation circuit 184, as compared with the configuration shown in FIG. 1, half of the (n /
2)となる(nを偶数とした場合)。 2) become (if the n has an even number). さらに、図示はしないが、データ側出力回路170におけるシフトレジスタ1710の段数及びレジスタ1720、ラッチ回路1 Furthermore, although not shown, the number of stages and the register 1720 of the shift register 1710 at the data side output circuit 170, a latch circuit 1
730並びにD/A変換器1740の個数も、それぞれ半分の(n/2)となっている。 730 and the number of D / A converter 1740 also has a respective half (n / 2). なお、兼用線118 It should be noted, also serves as line 118
a、118bの列位置を一般的に説明するためのjは、 a, j is for generally illustrating the column position of 118b,
応用例Aにあっては、1≦j≦(n/2)を満たす整数となる。 In the application A is an integer that satisfies 1 ≦ j ≦ (n / 2). 【0061】一方、走査線112aおよび補走査線11 [0061] On the other hand, scanning lines 112a and the auxiliary scanning line 11
2bの本数は、図1に示される構成と比較して、倍の(2m)となっている。 The number of 2b, as compared to the configuration shown in FIG. 1, has a double (2m). このため、走査線駆動回路16 Therefore, the scanning line driving circuit 16
0を構成するシフトレジスタの段数およびインバータ1 Of the shift register constituting the 0 number and the inverter 1
62の個数も、倍の(2m)となっている。 The number of 62, and has a double (2m). なお、走査線112aの行位置を一般的に説明するためのiは、応用例Aにあっては、1≦i≦(2m)を満たす整数となる。 Incidentally, i for generally illustrating the line positions of the scanning lines 112a are, in the application A is an integer satisfying 1 ≦ i ≦ (2m). 【0062】ここで、2本の走査線112a(補走査線112b)と、1組の兼用線118a、118bとの交差に対応して、2つの画素10P、10Qが行(X)方向に隣接して配置する。 [0062] Here, the two scanning lines 112a (auxiliary scanning line 112b), 1 set of shared lines 118a, in correspondence with the intersection of the 118b, 2 single pixel 10P, 10Q are adjacent in the row direction (X) to be placed. このため、画素は、2本の走査線112aに対して1行分配列するとともに、1組の兼用線118a、118bに対して2列分配列することになるので、表示装置としての解像度は、図1に示される構成と同一の縦mドット×横nドットとなる。 Therefore, the pixel is configured to sequence one row with respect to two scanning lines 112a, 1 set of shared lines 118a, it means that arranging two columns relative to 118b, the resolution of the display device, the same vertical m dots × lateral n dots configuration and shown in Figure 1. 【0063】<画素の構成>次に、画素10P、10Q [0063] <structure of the pixel> Next, the pixel 10P, 10Q
の詳細について説明する。 It will be described in detail of. 図10は、連続するi行目、 10, i-th row of successive,
(i+1)行目の走査線112aと、j列目にて組をなす兼用線118a、118bとの交差に対応する画素1 (I + 1) and row scanning lines 112a, combined lines 118a forming the set at j-th column, the pixels 1 that corresponds to the intersection of the 118b
0P、10Qの構成を示す回路図である。 0P, is a circuit diagram showing a configuration of a 10Q. 【0064】この図に示されるように、画素10P、1 [0064] As shown in this figure, pixel 10P, 1
0Qのうち、前者に係る画素10Pは、選択が先に行われるi行目の走査線112aに対応する。 Of 0Q, pixel 10P of the former, corresponding to the i-th scanning line 112a which selection is performed first. すなわち、画素10Pにおいて、TFT122、126のゲートは、 That is, in the pixel 10P, the gate of TFT122,126 is
それぞれi行目の走査線112aに接続され、TFT1 It is connected to the i-th scanning line 112a, respectively, TFT 1
28のゲートは、i行目の補走査線112bに接続されている。 28 of the gate is connected to the i-th row of the auxiliary scanning line 112b. また、画素10Pにおいて、TFT122は、 Further, in the pixel 10P, the TFT 122,
兼用線118bとTFT124のゲートとの間に介挿される一方、TFT126は、兼用線118aとTFT1 While interposed between the combined line 118b and the gate of the TFT 124, TFT 126 includes a shared line 118a TFT 1
24のソースとの間に介挿されている。 It is interposed between the 24 source of. 次に、後者に係る画素10Qは、i行目の次に選択される(i+1)行目の走査線112aに対応する。 Next, the pixel 10Q of the latter is selected for the next i-th row (i + 1) corresponding to the row scanning line 112a. すなわち、画素10Q That is, the pixel 10Q
において、TFT122、126のゲートは、それぞれ(i+1)行目の走査線112aに接続され、TFT1 In the gate of TFT122,126 are respectively connected to (i + 1) th scanning line 112a, TFT 1
28のゲートは、(i+1)行目の補走査線112bに接続されている。 28 of the gate is connected to the (i + 1) th row of the auxiliary scanning line 112b. また、画素10Qにおいて、TFT1 Further, in the pixel 10Q, TFT 1
22は、兼用線118aとTFT124のゲートとの間に介挿される一方、TFT126は、兼用線118bとTFT124のソースとの間に介挿されている。 22, while being interposed between the gate of the combined line 118a and the TFT 124, TFT 126 is interposed between the source of the combined line 118b and TFT 124. 【0065】ここで便宜上、応用例Aにおいて、走査線112aの行位置を一般的に説明するためのiを奇数(1、3、5、…)とすると、画素10Pは、奇数のi [0065] For convenience, in applications A, a i for generally illustrating the line positions of the scanning lines 112a odd (1, 3, 5, ...) and when the pixel 10P is odd i
行目の走査線112aに対応し、画素10Qは、奇数i Corresponding to th scanning line 112a, pixel 10Q is odd i
に続く偶数(i+1)行目の走査線112aに対応することになる。 I will continue even number (i + 1) correspond to th scanning line 112a in. なお、i行目の走査線112aに対応する画素10Pおよび(i+1)行目の走査線112aに対応する画素10Qは、画素配列で言えば、同一の(i+ The pixel corresponding to the i-th scanning line 112a 10P and (i + 1) pixels 10Q corresponding to th scanning line 112a is in terms of the pixel array, the same (i +
1)/2行目に位置することになる。 It will be positioned 1) / 2 line. また、j列目の兼用線118a(118b)に対応する画素10P、10 The pixel 10P, 10 corresponding to the j-th column of the alternate line 118a (118b)
Qは、画素配列で言えば、それぞれ(2j−1)列目、 Q is speaking in the pixel array, respectively (2j-1) th column,
(2j)列目に位置することになる。 (2j) will be located in th column. 【0066】<データ側出力回路の動作>この応用例A [0066] <Operation of the data side output circuit> this application A
において、データ側出力回路170の構成は、上述したように、シフトレジスタ1710の段数及びレジスタ1 In the configuration of the data side output circuit 170, as described above, the number of stages and the register 1 of the shift register 1710
720、ラッチ回路1730並びにD/A変換器174 720, the latch circuit 1730 and the D / A converter 174
0の個数が、それぞれ半分の(n/2)となる以外、図4に示される構成と同様である。 Number of 0, except that the respective half (n / 2), is similar to that shown in Figure 4. ただし、階調データD However, the gray-scale data D
pixが供給される順序は、図11に示される順序と異なる。 The order in which pix is ​​supplied is different from the order shown in Figure 11. すなわち、図11に示されるように、i行目の走査線112aに供給される走査信号YiがLレベルに遷移する直前であって、サンプリング信号Xs1、Xs2、 That is, as shown in FIG. 11, the scanning signal Yi supplied to the i-th scanning line 112a is a prior to the transition to the L level, the sampling signals Xs1, Xs2,
Xs3、…、Xs(n/2)がそれぞれHレベルになるタイミングでは、当該i行目の走査線112aに対応する画素10P、すなわち、画素配列で言えば(i+1) Xs3, ..., Xs (n / 2) is the timing at which the H level, the pixel corresponding to the i-th scanning line 112a 10P, i.e., in terms of the pixel array (i + 1)
/2行のうち、奇数列たる1、3、5、…、(n−1) / Of the two lines, serving as the odd-numbered columns 1,3,5, ..., (n-1)
列の画素10Pの階調データDpixが順番に供給される。 Grayscale data Dpix columns of pixels 10P are supplied in sequence. 続く(i+1)行目の走査線112aに供給される走査信号Y(i+1)がLレベルに遷移する直前であって、サンプリング信号Xs1、Xs2、Xs3、…、X Continued (i + 1) scanning signal Y supplied to the row scanning lines 112a (i + 1) is a just before the transition to the L level, the sampling signals Xs1, Xs2, Xs3, ..., X
s(n/2)がそれぞれHレベルになるタイミングでは、当該(i+1)行目の走査線112aに対応する画素10Q、すなわち、画素配列で言えば(i+1)/2 s (n / 2) at the timing becomes the H level, respectively, the (i + 1) pixel corresponding to the row scanning lines 112a 10Q, i.e., in terms of the pixel array (i + 1) / 2
行のうち、偶数列たる2、4、6、…、n列の画素10 Of the rows, even-numbered columns serving 2,4,6, ..., the pixel 10 of the n columns
Qの階調データDpixが順番に供給される。 Grayscale data Dpix of Q are supplied in sequence. 【0067】すなわち、応用例Aにおいて、画素配列で言えば1行分の画素の階調データDpixは、2本の走査線112aの選択に要する2水平走査期間にわたって供給される。 [0067] That is, in applications A, grayscale data Dpix of pixels in one row in terms of the pixel array is fed over two horizontal scanning period required for the selection of two scanning lines 112a. 詳細には、前半の1水平走査期間では、奇数列の画素10Pの階調データDpixが供給され、後半の1水平走査期間では、偶数列の画素10Qの階調データDpixが供給される。 In particular, in one horizontal scanning period of the first half, is supplied gradation data Dpix of pixels in an odd row 10P, in one horizontal scanning period of the second half, the gray scale data Dpix of pixels in the even rows 10Q are supplied. このため、応用例Aに係るデータ側出力回路170から出力される階調電圧Vd1、Vd Therefore, gray scale voltages Vd1, Vd output from the data side output circuit 170 according to an application example A
2、Vd3、…、Vd(n/2)は、走査信号YiがL 2, Vd3, ..., Vd (n / 2), the scanning signal Yi L
レベルになる前半の1水平走査期間では、画素配列で言えば(i+1)/2行の1、3、5、…、(n−1)列の画素10Pの階調を、走査信号Y(i+1)がLレベルになる後半の1水平走査期間では、同一の(i+1) In one horizontal scanning period of the first half to be level, in terms of the pixel array (i + 1) / 2 rows 1,3,5, ..., (n-1) the gradation of columns of pixels 10P, the scanning signal Y (i + 1 ) is in one horizontal scanning period of the second half of the L level, the same (i + 1)
/2行の2、4、6、…、n列の画素10Qの階調を、 / 2 rows of 2, 4, 6, ..., the gradation of the pixel 10Q n columns,
それぞれ上記(1)式で示したものとなる。 Respectively to those shown in the above (1). 【0068】<データ電圧操作回路>次に、応用例Aにおけるデータ電圧操作回路184について説明する。 [0068] <data voltage operation circuit> Next, a description will be given of the data voltage operation circuit 184 in Application Example A. 図12は、データ電圧操作回路184の構成を示す回路図である。 Figure 12 is a circuit diagram showing a configuration of a data voltage operation circuit 184. この図に示される構成が図6に示される構成と相違する点は、切替スイッチ1842、1844が設けられている点にある。 Configuration and dissimilar point configuration shown in this figure is shown in Figure 6 is that the changeover switch 1842,1844 are provided. この切替スイッチ1842、18 The change-over switch 1842,18
44の各々は、奇数行選択信号P/QがHレベルであれば、それぞれ図において実線で示される位置をとる一方、奇数行選択信号P/QがLレベルであれば、それぞれ図において破線で示される位置をとる。 Each 44, if the odd row select signal P / Q is at H level, while taking the position shown by the solid line in each figure, if the odd row select signal P / Q is at L level, by a broken line in each diagram take the position shown. ここで、奇数行選択信号P/Qは、奇数行目の走査線112aが選択されるとHレベルとなり、偶数行目の走査線112aが選択されるとLレベルとなる信号である。 Here, the odd row select signal P / Q is an odd row scanning line 112a is selected to the H level is a signal which becomes the L level even row scanning line 112a is selected. なお、このような奇数行選択信号P/Qは、クロック信号YCKを2 Note that such odd row select signal P / Q is a clock signal YCK 2
分周した信号を出力するとともに、当該出力信号を走査信号Y1がLレベルであるときにHレベルにリセットする分周回路によって生成しても良い。 It outputs the divided signal may be generated by frequency dividing circuit for resetting the H level when the output signal is the scanning signal Y1 is at the L level. 【0069】<応用例Aの動作>このような構成による応用例Aにおいて、奇数行の走査信号YiがLレベルになる前半の1水平走査期間では、画素配列で言えば(i [0069] In Application Example A according to this structure <Operation applications A>, in one horizontal scanning period of the first half of the scanning signal Yi of the odd row is L level, in terms of the pixel array (i
+1)/2行のうち、奇数列に位置する画素10Pにわたって、EL素子130に流れる電流が目標値に一致させる制御が行われる。 +1) / 2 of the row over the pixel 10P located odd-control the current flowing through the EL element 130 is to match the target value is performed. 詳細には、例えばj番目のデータ電圧操作回路184は、画素配列でいう(i+1)/2 Specifically, for example, the j-th data voltage operation circuit 184, referred to in the pixel array (i + 1) / 2
行・(2j−1)列に位置する画素10Pの階調電圧V Gray-scale voltage V of the pixel 10P located row · (2j-1) column
djから抵抗1802の抵抗値Raと兼用線118aに流れる電流値との積で示される電圧降下を減じた電圧V Voltage V minus the voltage drop represented by the product of the current flowing from the dj to the resistance value Ra and the combined line 118a of the resistor 1802
detが、電圧Vccと一致するようにデータ電圧を操作して兼用線118bに印加する。 det is applied to the combined line 118b by operating the data voltage to match the voltage Vcc. 【0070】次に、偶数行の走査信号Y(i+1)がL Next, even rows of the scanning signal Y (i + 1) L
レベルになる後半の1水平走査期間では、画素配列で言えば(i+1)/2行のうち、偶数列に位置する画素1 In one horizontal scanning period of the second half to be level, in terms of the pixel array (i + 1) / 2 rows of the pixels located in the even column 1
0Qにわたって、EL素子130に流れる電流が目標値に一致させる制御が行われる。 Over 0Q, control the current flowing through the EL element 130 is to match the target value is performed. 詳細には、例えばj番目のデータ電圧操作回路184は、画素配列でいう(i+ Specifically, for example, the j-th data voltage operation circuit 184, referred to in the pixel array (i +
1)/2行・(2j)列に位置する画素10Qの階調電圧Vdjから抵抗1802の抵抗値Raと兼用線118 1) / 2 rows · (2j) from the gray voltage Vdj pixels 10Q positioned in columns and the resistance value Ra of the resistor 1802 combined line 118
bに流れる電流値との積で示される電圧降下を減じた電圧Vdetが、電圧Vccと一致するようにデータ電圧を操作して兼用線118bに印加する。 Voltage Vdet obtained by subtracting a voltage drop represented by the product of the current flowing through the b operates the data voltage to match the voltage Vcc is applied to the combined line 118b. 【0071】このような応用例Aでは、図1に示される構成と同様に縦mドット×横nドットの表示であれば、 [0071] In such an application A, with the configuration as well as vertical m dots × lateral n dot display shown in FIG. 1,
走査線駆動回路160におけるシフトレジスタの段数およびインバータ162の個数が2倍になるものの、データ側出力回路170におけるシフトレジスタ1710の段数及びレジスタ1720、ラッチ回路1730並びにD/A変換器1740の個数が、それぞれ半分で済み、 Although the number of stages and the number of the inverters 162 of the shift register in the scan line driver circuit 160 is doubled, the number of stages and the register 1720 of the shift register 1710 at the data side output circuit 170, the number of the latch circuits 1730 and D / A converter 1740 , requires only half each,
これに伴って、データ電圧操作回路184の個数も半分で済むので、回路全体でみれば、構成の簡易化されることになる。 Along with this, the number of data voltage operation circuit 184 also be half, when viewed in the entire circuit will be simplified configuration. また、1列分の画素に対応して設ける必要のあった構成(シフトレジスタ1710、レジスタ172 The configuration for which the need to provide in correspondence with the pixels of one column (shift register 1710, register 172
0、ラッチ回路1730、D/A変換器1740およびデータ電圧操作回路180)を、応用例Aでは、2列分の画素に対応して設ければ済むので、その分、画素の列ピッチを狭小化して、表示の高精細化を図ることも可能となる。 0, the latch circuit 1730, D / A converter 1740 and the data voltage operation circuit 180), the applications A, since need be provided to correspond to pixels of two columns, correspondingly, a row pitch of the pixel narrowing turned into in, it also becomes possible to achieve a high-definition display. 【0072】<第1実施形態の応用例B>次に、1組のデータ線および共用線に3列分の画素を対応させるが、 [0072] <Application Example B of the first embodiment> Next, to correspond to three columns of pixels in the set of data lines and common lines,
応用例Aのようにデータ線の機能と共用線の機能とを入れ替えない応用例Bについて説明する。 Application examples B will be described which does not replace the function of the data lines and the function of the shared lines as applications A. 図13は、この応用例Bに係る表示装置100の構成を示すブロック図である。 Figure 13 is a block diagram showing a configuration of a display apparatus 100 according to this application example B. 【0073】この図に示されるように、応用例Bにおいて、データ線114および共用線116は、3列分の画素に対応して設けられる。 [0073] As shown in this figure, in applications B, the data lines 114 and the common line 116 is provided corresponding to the pixels of three columns. 一方、走査線112aおよび補走査線112bの本数は、図1に示される構成と比較して、3倍の(3m)である。 On the other hand, the number of scanning lines 112a and the auxiliary scanning line 112b, compared to the configuration shown in FIG. 1, three times the (3m). さらに、3本の走査線1 Furthermore, three scanning lines 1
12a(補走査線112b)と、1本のデータ線114 And 12a (auxiliary scanning line 112b), 1 data line 114
(共用線116)との交差に対応して、3つの画素10 Corresponding to the intersection of the (shared line 116), three pixels 10
R、10G、10Bが行(X)方向に隣接して配置している。 R, 10G, 10B are arranged adjacent to the row (X) direction. ここで、画素10R、10G、10Bは、それぞれ赤(R)、緑(G)、青(B)にて発色するようにE The pixel 10R, 10G, 10B are respectively red (R), green (G), and to color in blue (B) E
L層を選択したものであり、これら3つの画素をもって略正方形状の1ドットを構成する。 It is obtained by selecting the L layer to form a substantially square dot with these three pixels. したがって、応用例Bにおいて表示装置としての解像度は、図1に示される構成と同一の縦mドット×横nドットであるが、図1に示される構成では、単色表示であるのに対し、応用例B Therefore, the resolution of a display device in applications B is the same vertical m dots × lateral n dots configuration and shown in Figure 1, in the configuration shown in FIG. 1, whereas a monochrome display, the application example B
ではカラー表示であり、横方向の画素数が3倍となっている点に留意されたい。 In a color display, like the number of pixels in the horizontal direction is noted that a 3-fold. なお、データ線114(または共用線116)の列位置を一般的に説明するためのj Incidentally, j for describing the column position of the data lines 114 (or shared line 116) generally
は、応用例Aにあっても、図1に示される構成と同様に、1≦j≦nを満たす整数である。 Is, even in applications A, similar to the configuration shown in FIG. 1, is an integer that satisfies 1 ≦ j ≦ n. また、応用例Bにあっては、走査線112aの行位置を一般的に説明するためのiは、1≦i≦(3m)を満たす整数である。 Further, in the application B, i for generally illustrating the line positions of the scanning lines 112a are integers satisfying 1 ≦ i ≦ (3m). 【0074】<画素の構成>次に、同一のドットを構成する画素10R、10G、10Bの詳細について説明する。 [0074] <Configuration of Pixel> Next, the pixel 10R constituting the same dot, 10G, 10B detail will be described. ここで、図14は、連続するi行目、(i+1)行目、(i+2)行目の走査線112aと、j列目のデータ線114との交差に対応する画素10R、10G、1 Here, FIG. 14, i-th row of continuous, (i + 1) th row, (i + 2) th row and the scan line 112a, the pixel 10R corresponding to intersections of the j-th data line 114, 10G, 1
0Bの構成を示す回路図である。 It is a circuit diagram showing a configuration of a 0B. 【0075】この図に示されるように、画素10R、1 [0075] As shown in this figure, the pixels 10R, 1
0G、10Bのうち、画素10Rは、選択が先に行われるi行目の走査線112aに対応する。 0G, among 10B, the pixel 10R, corresponding to the i-th scanning line 112a which selection is performed first. すなわち、画素10Rにおいて、TFT122、126のゲートは、それぞれi行目の走査線112aに接続され、TFT12 That is, in the pixel 10R, the gate of TFT122,126 is connected to the i-th scanning line 112a, respectively, TFT 12
8のゲートは、i行目の補走査線112bに接続されている。 8 of the gate is connected to the i-th row of the auxiliary scanning line 112b. 続いて、画素10Gは、i行目の次に選択される(i+1)行目の走査線112aに対応する。 Subsequently, the pixel 10G is selected to the next i-th row (i + 1) corresponding to the row scanning line 112a. すなわち、画素10Gにおいて、TFT122、126のゲートは、それぞれ(i+1)行目の走査線112aに接続され、TFT128のゲートは、(i+1)行目の補走査線112bに接続されている。 That is, in the pixel 10G, the gate of TFT122,126 are respectively connected to (i + 1) th scanning line 112a, the gate of the TFT128 is connected to the (i + 1) th row of the auxiliary scanning line 112b. そして、画素10B The pixel 10B
は、(i+1)行目の次に選択される(i+2)行目の走査線112aに対応する。 Corresponds to the (i + 1) -th row is selected in the next (i + 2) th scanning line 112a. すなわち、画素10Bにおいて、TFT122、126のゲートは、それぞれ(i That is, in the pixel 10B, the gate of TFT122,126, respectively (i
+2)行目の走査線112aに接続され、TFT128 +2) are connected to the row scanning lines 112a, TFT 128
のゲートは、(i+2)行目の補走査線112bに接続されている。 The gate is connected to the (i + 2) th row of the auxiliary scanning line 112b. 【0076】なお、画素10R、10G、10Bにおいて、TFT122は、いずれも自己の画素に係るTFT [0076] The pixel 10R, 10G, at 10B, TFT 122 are all according to its pixel TFT
124のゲートとj列目のデータ線114との間に介挿される一方、TFT126は、自己の画素に係るTFT 124 While interposed between the gate and the j-th data line 114, TFT 126, in accordance with its own pixel TFT
124のソースとj列目の共用線116との間に介挿されている。 It is interposed between the source and the j-th column of the shared line 116 of 124. ここで、応用例Bにおいて、iを、3で割ったときに余りが1となる整数とすれば、連続するi行目、(i+1)行目、(i+2)行目の走査線112a Here, in applications B, and i, if integer satisfying remainder 1 when divided by 3, i-th row of continuous, (i + 1) th row, (i + 2) th scanning line 112a
と、j列目のデータ線114との交差に対応する画素1 When the pixels 1 that corresponds to the intersection of the j-th data line 114
0R、10G、10Bにより構成される1ドットは、表示配列の(i+2)/3行目であって、j列目に位置することになる。 0R, 10G, 1 dot is constituted by 10B, a display sequence (i + 2) / 3 line will be located in the j-th column. 【0077】このような応用例Bにおいて、画素配列で言えば1行分のドットの階調データDpixは、3本の走査線112aの選択に要する3水平走査期間にわたって供給される。 [0077] In such applications B, grayscale data Dpix of a row of dots Speaking pixel array is supplied over a three horizontal scanning period required for the selection of three scanning lines 112a. 詳細には、1番目の1水平走査期間において画素10Rの階調データDpixが、2番目の1水平走査期間において画素10Gの階調データDpixが、3番目の1水平走査期間において画素10Bの階調データD Specifically, the grayscale data Dpix pixel 10R in the first one horizontal scanning period, the tone data Dpix pixel 10G in the second horizontal scanning period, floors pixel 10B in the third horizontal scanning period scale data D
pixが、それぞれ供給される。 pix is ​​supplied, respectively. このため、応用例Bに係るデータ側出力回路170から出力される階調電圧Vd Therefore, the grayscale voltage Vd outputted from the data side output circuit 170 according to an application example B
1、Vd2、Vd3、…、Vdnは、走査信号YiがL 1, Vd2, Vd3, ..., Vdn is, the scanning signal Yi L
レベルになる1水平走査期間では、(i+2)/3行の各列に位置するドットのうち画素10Rの階調を、走査信号Y(i+1)がLレベルになる1水平走査期間では、同一行の各列に位置するドットのうち画素10Gの階調を、走査信号Y(i+2)がLレベルになる1水平走査期間では、同一行の各列に位置するドットのうち画素10Bの階調を、それぞれ上記(1)式で示したものとなる。 In one horizontal scanning period to be level, with (i + 2) / 3 rows of the gradation of the pixel 10R of the dot located on each column, one horizontal scanning period of the scanning signal Y (i + 1) becomes the L level, the same row each column gradation of the pixel 10G of the dots located, in one horizontal scanning period of the scanning signal Y (i + 2) becomes the L level, the gray level of the pixel 10B out of the dot located on each column in the same row of , it becomes respectively is shown in equation (1). 【0078】結局、応用例Bにおいて、走査信号YiがLレベルになる1番目の1水平走査期間では、画素配列で言えば(i+2)/3行のうち、画素10RのEL素子130に流れる電流が目標値に一致させる制御が行われる。 [0078] Finally, in applications B, and the first one horizontal scanning period in which the scanning signal Yi becomes the L level, in terms of the pixel array (i + 2) / 3 of the line, current flowing through the EL element 130 of the pixel 10R There controlled to match the target value is performed. 詳細には、例えばj番目のデータ電圧操作回路1 Specifically, for example, the j-th data voltage operation circuit 1
80は、画素配列でいう(i+3)/2行・j列に位置するドットのうち、画素10Rに対応する階調電圧Vd 80 is referred to in the pixel array (i + 3) / 2 rows · j of the dot located on the column, the grayscale voltage Vd corresponding to the pixel 10R
jから抵抗1802の電圧降下を減じた電圧Vdet Voltage Vdet obtained by subtracting the voltage drop of the resistor 1802 from j
が、電圧Vccと一致するようにデータ電圧を操作してj列目のデータ線114に印加する。 But it is applied to the j-th data line 114 by operating the data voltage to match the voltage Vcc. 同様に、走査信号Y(i+1)がLレベルになる2番目の1水平走査期間では、画素配列で言えば(i+2)/3行のうち、画素10GのEL素子130に流れる電流が目標値に一致させる制御が行われ、続いて、走査信号Y(i+2)がL Similarly, in the second horizontal scanning period in which the scanning signal Y (i + 1) becomes the L level, in terms of the pixel array (i + 2) / 3 of the line, the target value is the current flowing through the EL element 130 of the pixel 10G control to match is performed, followed by the scanning signal Y (i + 2) is L
レベルになる3番目の1水平走査期間では、画素配列で言えば(i+2)/3行のうち、画素10BのEL素子130に流れる電流が目標値に一致させる制御が行われる。 The third one horizontal scanning period in which a level, in terms of the pixel array (i + 2) / 3 of the line, control the current flowing through the EL element 130 of the pixel 10B is to match the target value is performed. 【0079】このような応用例Bによれば、カラー表示が可能となるだけでなく、画素数が図1に示される構成と比較すれば、3倍になっているにもかかわらず、データ側出力回路170におけるシフトレジスタ1710の段数及びレジスタ1720、ラッチ回路1730、D/ [0079] According to such an application B, as well as color display are made possible, compared with the configuration in which the number of pixels is shown in FIG. 1, despite tripled, data side number and register 1720 of the shift register 1710 in the output circuit 170, a latch circuit 1730, D /
A変換器1740並びにデータ電圧操作回路180の個数については、図1に示される構成と同一である。 The number of A converter 1740 and the data voltage operation circuit 180 is identical to the configuration shown in FIG. 換言すれば、応用例Bにおいて、カラー表示としないで、画素10R、10G、10Bを、独立する同色の画素として扱えば、これらの段数や個数について、図1に示される構成と比較して、1/3で済むことになり、走査線駆動回路160においてシフトレジスタの段数およびインバータ162の個数が3倍になってしまう点を考慮しても、全体でみれば、構成の簡易化を図ることが可能となる。 In other words, in applications B, without the color display, the pixel 10R, 10G, and 10B, if treated as the same color of the pixel to be independent for these stages and the number, as compared with the configuration shown in FIG. 1, will be requires only one-third, even taking into account that the number of stages and the number of the inverters 162 of the shift register becomes 3-fold in the scan line driver circuit 160, when viewed in total, it is simplified structure it is possible. 【0080】なお、応用例Bにおいては画素の選択を、 [0080] Incidentally, the selection of pixels in applications B,
画素10R、10G、10Bの順序としたが、これ以外の順序としても良いのはもちろんである。 Pixels 10R, and 10G, the order of 10B, but of course also be good as an order other than this. また、応用例Bは、カラー表示装置に適用したため、3列分の画素に対して、1個のデータ電圧駆動回路180を割り当てた構成としたが、応用例Bでは、応用例Aのようにデータ線114の機能と共用線116の機能とを交互に切り替える必要がないので、4列分以上の画素に、1個のデータ電圧駆動回路180を割り当てても良いし、2列分の画素に、1個のデータ電圧駆動回路180を割り当てても良い。 Also, application B is, because it is applied to a color display device, a pixel of the three columns, a configuration assigned one data voltage drive circuit 180, the application B, as applications A since the function of the data line 114 that there is no need to switch alternately the function of the shared lines 116, the pixel of the four or more columns may be assigned to one data voltage drive circuit 180, the pixels of two columns it may be assigned one of the data voltage driver circuit 180. 【0081】<第2実施形態>上述した第1実施形態(図1参照)において、各画素10に引き回す必要のある配線は、画素10に形成される4つのTFTのチャネル型を統一することが条件であれば、走査線112a、 [0081] In <Second Embodiment> In the first embodiment described above (see FIG. 1), the wiring that must be routed to each pixel 10, is to unify the channel type of the four TFT formed in the pixel 10 if the conditions, scanning lines 112a,
補走査線112b、データ線114、共用線116、電圧Vccの給電線および基準電圧Gndの接地線の計6 Auxiliary scanning line 112b, data line 114, the common line 116, the ground line of the power supply line and the reference voltage Gnd voltage Vcc six
本である。 It is a book. このため、第1の実施形態では、引き回される配線の分だけ構成が複雑化するほか、開口率が低下しやすい傾向になる。 Therefore, in the first embodiment, in addition to constituting only minute complication of wiring routed, the aperture ratio becomes liable to decrease. そこで、各画素10に引き回す必要のある配線数を第1実施形態と比較して減少させた第2 Therefore, the reduced number of wires that must be routed to each pixel 10 in comparison with the first embodiment 2
実施形態について説明することにする。 It will be described embodiments. 【0082】図15は、第2実施形態に係る表示装置1 [0082] Figure 15 is a display device 1 according to the second embodiment
00の構成を示すブロック図である。 00 is a block diagram showing the configuration of a. この図に示される構成と第1実施形態の構成(図1参照)との主な相違点は、補走査線112bおよびインバータ162が廃されている点と、後述するサスティン信号ERが、各画素10およびデータ電圧操作回路182に供給される点とである。 The major difference from the configuration of the structure as the first embodiment shown in FIG. (See FIG. 1) are that the auxiliary scanning line 112b and an inverter 162 are waste, sustain signal ER to be described later, each pixel is a point to be supplied to 10 and the data voltage operation circuit 182. さらに、相違点に伴って、画素10の構成およびデータ電圧操作回路182の構成も相違している。 Furthermore, with the differences, also different configurations of the structure and the data voltage operation circuit 182 of the pixel 10. 【0083】図16は、本実施形態の画素10の構成を示す回路図である。 [0083] Figure 16 is a circuit diagram showing a configuration of a pixel 10 of the present embodiment. この図において、共用線117は、 In this figure, common line 117,
画素列毎に設けられ、選択時においてEL素子に流れる電流を検出する電流検出線としての機能と、サスティン期間におけるEL素子の電源給電線としての機能とを兼用する。 Provided for each pixel column, also serves a function as a current detection line that detects a current flowing through the EL element in the time of selection, a function as the power feeding line of the EL element in the sustain period. ここで、電流検出線としての機能とは、上述した第1実施形態における共用線116と同等の機能を言う。 Here, the function of the current detection line refers to functions equivalent to those of the common line 116 in the first embodiment described above. また、サスティン期間とは、容量50に保持されたゲート電圧にしたがった電流をEL素子130に流して表示を行う期間を言い、本実施形態では、サスティン信号ERがLレベルになることによって指示される。 In addition, the sustain period refers to a period for performing display by applying a current in accordance with the gate voltage held in the capacitor 50 to the EL element 130, in this embodiment, is indicated by the sustain signal ER becomes L level that. TF TF
T127、129は、ともにTFT124のソースSとj列目の共用線117との間に介挿され、このうち、T T127,129 is interposed both between the source S and the j-th column of the shared line 117 of TFT124, Among them, T
FT127のゲートがi行目の走査線112aに接続され、TFT129のゲートがサスティン信号ERの供給線に接続されている。 Gate of FT127 is connected to the i-th scanning line 112a, the gate of the TFT129 is connected to the supply line of the sustain signal ER. なお、本実施形態では、電圧Gn In the present embodiment, the voltage Gn
dの接地線およびサスティン信号ERの供給線は、全画素10にわたって共通であるが、図面の複雑化を防止するために省略している。 Supply lines of the ground lines and the sustain signal ER of d is a common across all the pixels 10 are omitted to prevent complexity of the drawing. 【0084】図17は、サスティン信号ERの信号波形を示すタイミングチャートである。 [0084] Figure 17 is a timing chart showing the signal waveforms of the sustain signal ER. この図に示されるように、走査信号Y1、Y2、Y3、…、YmがすべてH As shown in this figure, the scanning signal Y1, Y2, Y3, ..., Ym are all H
レベルとなる期間に、すなわち、走査線112aがすべて非選択となる期間に、サスティン信号ERはLレベルになる。 During a period in which a level, i.e., during a period in which the scanning lines 112a are all unselected sustain signal ER becomes L level. なお、このようなサスティン信号ERは、走査信号Y1、Y2、Y3、…、Ymをすべて入力とするN Such a sustain signal ER, the scan signals Y1, Y2, Y3, ..., and all the Ym input N
AND回路によって求めても良いし、走査信号Ymの立ち上がりから、次の垂直走査期間における走査信号Y1 It may be obtained by the AND circuit, from the rising of the scanning signal Ym, the scanning signal in the next vertical scanning period Y1
の立ち下がりまで、Lレベルにラッチする回路を用いても良い。 To the fall of the may be used a circuit for latching the L level. また、ここでは、走査線112aがすべて非選択となる期間に、サスティン信号ERがLレベルになるとしているが、当該期間の一部だけの期間に、Lレベルになるとしても良い。 Further, here, in the period in which the scanning lines 112a are all non-selected, but sustain signal ER is set to the L level, a period of only a portion of the period may be the L level. また、図17では、走査信号Y Further, in FIG. 17, the scanning signal Y
1、Y2、Y3、…、Ymを総て選択した後にサスティン信号ERをLレベルにしているが、これに限定されるものではない。 1, Y2, Y3, ..., although the sustain signal ER to the L level after selecting all the Ym, but not limited thereto. 例えば、走査信号Y1を選択した後、走査信号Y1、Y2、Y3、…、YmがすべてHレベルとなる期間を設け、サスティン信号ERをLレベルにし、 For example, after selecting the scanning signals Y1, the scan signals Y1, Y2, Y3, ..., a period in which Ym are all H level is provided, and a sustain signal ER to L level,
次に走査信号Y2を選択し(サスティン信号ERはHレベル)、その後再び走査信号Y1、Y2、Y3、…、Y Then selects the scanning signal Y2 (sustain signal ER is H level), then again the scanning signal Y1, Y2, Y3, ..., Y
mがすべてHレベルとなる期間を設け、サスティン信号ERをLレベルにするといった、サスティン信号ERの与え方でも良く、さらに複数行の走査信号を連続して選択した後に、サスティン信号ERをLレベルにする期間を設けても良い。 m is provided all periods becomes H level, such that the sustain signal ER to L level may be a way of giving sustain signals ER, after selecting further continuously scanning signals of a plurality of rows, a sustain signal ER L level period may be provided to. 【0085】図18は、本実施形態のデータ電圧操作回路182の構成を示す回路図である。 [0085] Figure 18 is a circuit diagram showing a configuration of a data voltage operation circuit 182 of the present embodiment. この図に示される構成と第1実施形態の構成(図6参照)との相違点は、 Difference from the configuration of the structure as the first embodiment shown in FIG. (See FIG. 6) is
切替スイッチ1822が設けられている点にある。 It lies in that the changeover switch 1822 is provided. この切替スイッチ1822は、サスティン信号ERがHレベルであれば、図において実線で示される位置をとって、 The changeover switch 1822, if sustain signal ER is at the H level, taking the position indicated by the solid line in FIG,
共用線117を抵抗1802の一端に接続する一方、サスティン信号ERがLレベルであれば、図において破線で示される位置をとって、共用線117を電圧Vccの給電線に接続する。 While connecting the common line 117 to one end of the resistor 1802, sustain signal ER is at the L level, taking the positions indicated by broken lines in FIG connects the common line 117 to the feed line of the voltage Vcc. なお、第2実施形態において、TF In the second embodiment, TF
T124のソースSは、走査信号YiがLレベルであれば、TFT127によって共用線117に接続される一方、サスティン信号ERがLレベルであれば、TFT1 The source S of T124, if the scanning signal Yi at the L level, while being connected to the shared line 117 by TFT127, if sustain signal ER is at the L level, TFT 1
29および切替スイッチ1822によって、電圧Vcc By 29 and the changeover switch 1822, voltage Vcc
の給電線に共用線117を介して接続されることになる。 It will be connected via a common line 117 to the feed line. すなわち、本実施形態では、TFT127、129 That is, in this embodiment, TFT127,129
および切替スイッチ1822の三者が、TFT124のソースSを、走査信号YiがLレベルであれば共用線1 And tripartite changeover switch 1822, the source S of the TFT 124, a shared line if the scanning signal Yi at L level 1
17に接続する一方、サスティン信号ERがLレベルであれば電圧Vccの給電線に接続するスイッチとして機能する。 While connected to 17, sustain signal ER acts as a switch that connects to the feed line of the voltage Vcc is at the L level. 【0086】次に、第2実施形態の表示動作について説明する。 Next, a description will be given of the display operation of the second embodiment. 図19は、i行目の走査線112aが選択された状態において、i行j列の画素10における動作を説明するための図である。 19, in a state where the i-th scanning line 112a is selected, a diagram for explaining the operation of the pixel 10 of the row i and column j. まず、i行目の走査線112a First of all, i-th row of the scanning lines 112a
が選択されると、走査信号YiがLレベルになるので、 When There is selected, the scanning signal Yi becomes the L level,
TFT122、127がオンする。 TFT122,127 is turned on. また、サスティン信号ERがHレベルであるので、TFT129がオフし、 Also, since the sustain signal ER is at the H level, TFT129 is turned off,
切替スイッチ1822によって共用線117が抵抗18 Shared line 117 is resistance by the change-over switch 1822 18
02の一端に接続される。 It is connected to one end of the 02. このため、i行j列のEL素子130には、選択開始直後のデータ電圧Xajに応じた電流が、抵抗1802→切替スイッチ1822→共用線117→TFT127→TFT124→(EL素子1 Therefore, i-line in the column j EL element 130, a current corresponding to the data voltage Xaj immediately after the start of selection, the resistance 1802 → changeover switch 1822 → shared line 117 → TFT127 → TFT124 → (EL element 1
30)→接地線という経路にて流れる。 30) → flow in the path of the ground line. 【0087】第2実施形態において、第1実施形態とはEL素子130に流れる電流経路が異なるだけであり、 [0087] In the second embodiment, the first embodiment is only the current path flowing through the EL element 130 are different,
他については同一であるから、第1実施形態と同様な制御動作が実行されることになる。 Since The other is the same, so that similarly to the first embodiment control operation is executed. すなわち、走査信号Y That is, the scanning signal Y
iがLレベルとなる期間において、EL素子130に流れる電流値が、選択終了直前までに目標電流値Idに一致するようにデータ電圧Xajが操作されることになる。 i in the period during which the L level, a current value flowing to the EL element 130 is, the data voltage Xaj is manipulated to match the target current value Id by selecting just before the end. この後、走査信号YiがHレベルに遷移しても、当該データ電圧Xajは、容量50によって保持される。 Thereafter, also the scanning signal Yi transitions to the H level, the data voltage Xaj is held by the capacitor 50.
ただし、第2実施形態では、走査信号YiがHレベルに遷移しても、サスティン信号ERがLレベルにならなければ、EL素子130に電流が流れない。 However, in the second embodiment, the scanning signal Yi also transitions to the H level, if not sustain signal ER is the L level, no current flows through the EL element 130. なお、ここでは、i行目に(特にそのj列に)着目しているが、実際には、データ電圧を容量50に保持させる動作は、1、 Here, it has focused on the i-th row (in particular to the column j), in practice, the operation to hold the data voltage in the capacitor 50 is 1,
2、3、…、m行目の走査線112aが1本ずつ順番に選択される毎に、各列一斉に実行されることになる。 2,3, ..., m-th scanning line 112a is each time it is selected one by one, to be executed simultaneously each column. 【0088】各画素の容量50に、データ電圧が保持された状態において、サスティン信号ERがLレベルになると、TFT129がオンする。 [0088] the capacity 50 of each pixel, in a state in which the data voltage is held, when the sustain signal ER becomes L level, TFT129 turns on. また、切替スイッチ1 In addition, the change-over switch 1
822によって共用線117が電圧Vccの給電線に接続される。 Shared line 117 by 822 is connected to the feed line of the voltage Vcc. このため、図20に示されるように、すべての画素のEL素子130には、自己に係る画素の容量5 Therefore, as shown in Figure 20, the EL elements 130 of all pixels, the capacity of a pixel according to self-5
0によって保持されたデータ電圧Xajに応じた電流が、電圧Vccの給電線→切替スイッチ1822→共用線117→TFT129→TFT124→(EL素子1 0 current corresponding to the held data voltage Xaj by the feed line of the voltage Vcc → switching switch 1822 → shared line 117 → TFT129 → TFT124 → (EL element 1
30)→接地線という経路にて流れることになる。 30) → it will flow in the path of the ground line. したがって、すべてのEL素子130は、サスティン信号E Therefore, all of the EL element 130, sustain signal E
RがHレベルに復帰するまで、自己に係る画素の容量5 Until R returns to H level, the capacity of a pixel according to self-5
0によって保持されたデータ電圧に応じた電流に輝度にて、すなわち、階調データDpixで指示された階調の輝度にて、発光し続けることになる。 Current at luminance corresponding to data voltage held by 0, that is, the gradation in the luminance of which is instructed by the gradation data Dpix, it continues to emit light. 【0089】このように、第2実施形態では、第1実施形態と同様に、EL素子130に実際に流れる電流が目標電流値Idに一致するように、データ電圧が操作されるので、表示面内における輝度の均一性を確保することが可能となる。 [0089] Thus, in the second embodiment, like the first embodiment, so that the current actually flowing through the EL element 130 is equal to the target current value Id, the data voltage is operated, the display surface it is possible to ensure the uniformity of brightness in the inner. さらに、第2実施形態では、EL素子1 Furthermore, in the second embodiment, EL element 1
30の電源電圧の一方である電圧Vccを、列毎に共用される共用線117と該共用線117に設けられる切替スイッチ1822とを介して給電する構成としてので、 One in which the voltage Vcc of 30 of the power supply voltage, than a configuration in which power is supplied via the changeover switch 1822 provided on the common line 117 and co for line 117 which is shared for each column,
電圧Vccの給電線を全画素に引き回す必要がない。 It is not necessary to route the power supply line of the voltage Vcc to all pixels. このため、画素10に形成される4つのTFTのチャネル型を統一することが条件であっても、各画素10に引き回す必要のある配線は、走査線112a、データ線11 Therefore, even in that condition to unify the channel type of the four TFT formed in the pixel 10, the wiring that must be routed to each pixel 10, the scan line 112a, the data line 11
4、共用線117、サスティン信号ERの供給線および電圧Gndの接地線の計5本で済み、その分、第1の実施形態と比較して、構成の簡易化、開口率の向上を図ることが可能となる。 4, the shared lines 117, requires a total of five ground lines of the supply line and the voltage Gnd of the sustain signal ER, correspondingly, as compared with the first embodiment, simplification of structure, to improve the aperture ratio it is possible. 【0090】<第2実施形態の応用>電流検出線としての機能と電源給電線としての機能とを共用線117に兼用させる第2実施形態(図15参照)においては、第1 [0090] In a second embodiment which also serves the function of a function and a power feed line of the <Second Embodiment Application> current detection line to a shared line 117 (see FIG. 15), first
実施形態の応用例B(図13参照)と同様に、1組のデータ線114および共用線117に3列分の画素を対応させてカラー表示を行う技術を適用することが可能である。 Similar to Application Example B of the embodiment (see FIG. 13), a set of data lines 114 and the common line 117 to the corresponding pixels of three columns and it is possible to apply the technique to perform color display. そこで次に、図15に示される構成に、1組のデータ線114および共用線117に3列分の画素を対応させた応用例について説明する。 Therefore, next, in the configuration shown in FIG. 15, a description will be given a set of data lines 114 and the applications in which the pixels of the shared line 117 three columns correspond. 【0091】図21は、第2実施形態の応用例に係る表示装置の構成を示すブロック図である。 [0091] Figure 21 is a block diagram showing a configuration of a display device according to an application example of the second embodiment. この図に示されるように、第2実施形態の応用例では、データ線114 As shown in this figure, in the application example of the second embodiment, the data line 114
および共用線117は、3列分の画素に対応して設けられる。 And shared lines 117 are provided corresponding to the pixels of three columns. 一方、走査線112aの本数は、図1と比較して、3倍の(3m)である。 On the other hand, the number of scanning lines 112a, as compared to FIG. 1, three times the (3m). さらに、3本の走査線11 Furthermore, three scanning lines 11
2aと、1本のデータ線114(共用線116)との交差に対応して、3つの画素10R、10G、10Bが行(X)方向に隣接して配置している。 And 2a, in correspondence with the intersection of the one data line 114 (shared line 116), three pixels 10R, 10G, 10B are arranged adjacent to the row (X) direction. なお、画素10 The pixel 10
R、10G、10Bは、上述したように、それぞれ赤(R)、緑(G)、青(B)にて発光する。 R, 10G, 10B, as described above, each of red (R), emits light at green (G), and blue (B). 【0092】次に、同一のドットを構成する画素10 [0092] Next, the pixel 10 constituting the same dot
R、10G、10Bの詳細について説明する。 R, 10G, 10B detail will be described. ここで、 here,
図22は、連続するi行目、(i+1)行目、(i+ 22, i-th row of continuous, (i + 1) th row, (i +
2)行目の走査線112aと、j列目のデータ線114 2) the row scanning lines 112a, j-th data line 114
との交差に対応する画素10R、10G、10Bの構成を示す回路図である。 Pixels 10R, corresponding to the intersection between a circuit diagram showing 10G, and structure of 10B. 【0093】この図に示されるように、画素10R、1 [0093] As shown in this figure, the pixels 10R, 1
0G、10Bのうち、画素10Rは、選択が先に行われるi行目の走査線112aに対応する。 0G, among 10B, the pixel 10R, corresponding to the i-th scanning line 112a which selection is performed first. すなわち、画素10Rにおいて、TFT122、127のゲートは、それぞれi行目の走査線112aに接続されている。 That is, in the pixel 10R, the gate of TFT122,127 is connected to the i-th scanning line 112a, respectively. 続いて、画素10Gは、i行目の次に選択される(i+1) Subsequently, the pixel 10G is selected to the next i-th row (i + 1)
行目の走査線112aに対応する。 Corresponding to the row scanning line 112a. すなわち、画素10 That is, the pixel 10
Gにおいて、TFT122、127のゲートは、ぞれぞれ(i+1)行目の走査線112aに接続されている。 In G, the gate of TFT122,127 is connected to Zorezore (i + 1) th scanning line 112a.
そして、画素10Bは、(i+1)行目の次に選択される(i+2)行目の走査線112aに対応する。 The pixel 10B corresponds to the (i + 1) -th row is selected in the next (i + 2) th scanning line 112a. すなわち、画素10Bにおいて、TFT122、127のゲートは、それぞれ(i+2)行目の走査線112aに接続されている。 That is, in the pixel 10B, the gate of TFT122,127 are connected to each (i + 2) th scanning line 112a. 【0094】なお、画素10R、10G、10Bにおいて、TFT122は、いずれも自己の画素に係るTFT [0094] The pixel 10R, 10G, at 10B, TFT 122 are all according to its pixel TFT
124のゲートとj列目のデータ線114との間に介挿される一方、TFT127、129は、自己の画素に係るTFT124のソースとj列目の共用線116との間に介挿されている。 While interposed between the gate and the j-th data line 114 of 124, TFT127,129 is interposed between the source and the j-th column of the shared line 116 of TFT124 according to its pixel . また、画素10R、10G、10B In addition, the pixel 10R, 10G, 10B
において、TFT129のゲートは、サスティン信号E In the gate of TFT129 is sustain signal E
Rの供給線に共通接続されている。 R are commonly connected to the supply line of the. ここで、応用例において、iを、3で割ったときに余りが1となる整数とすれば、連続するi行目、(i+1)行目、(i+2)行目の走査線112aと、j列目のデータ線114との交差に対応する画素10R、10G、10Bにより構成される1ドットは、表示配列の(i+2)/3行目であって、j列目に位置することになる。 Here, in applications, a i, if integer satisfying remainder 1 when divided by 3, i-th row of successive, and (i + 1) th row, (i + 2) th scanning line 112a, j pixel 10R corresponding to intersections of the data lines 114 th column, one dot consists 10G, the 10B is a display sequence (i + 2) / 3 line will be located in the j-th column. 【0095】この第2実施形態の応用例において、画素配列で言えば1行分のドットの階調データDpixは、第1実施形態の応用例Aと同様に、3本の走査線112a [0095] In this application example of the second embodiment, the gradation data Dpix of a row of dots Speaking pixel array, as in the Application Example A of the first embodiment, three scanning lines 112a
の選択に要する3水平走査期間にわたって供給される。 It is fed over a third horizontal scanning period required for the selection.
このため、応用例Bにおいて、走査信号YiがLレベルになる1番目の1水平走査期間では、画素配列で言えば(i+2)/3行のうち、画素10RのEL素子130 Therefore, in applications B, and the first one horizontal scanning period in which the scanning signal Yi becomes the L level, in terms of the pixel array (i + 2) / 3 of the rows, the pixels 10R EL element 130
に流れる電流が目標値に一致させる制御が行われる。 Control to match the target value is performed the current flowing through the can. 次に、走査信号Y(i+1)がLレベルになる2番目の1 Next, the scanning signal Y (i + 1) 1 which is the second to the L level
水平走査期間では、画素配列で言えば(i+2)/3行のうち、画素10GのEL素子130に流れる電流が目標値に一致させる制御が行われ、続いて、走査信号Y In the horizontal scanning period, in terms of the pixel array (i + 2) / 3 of the line, control the current flowing through the EL element 130 of the pixel 10G is to match the target value is performed, followed by the scanning signals Y
(i+2)がLレベルになる3番目の1水平走査期間では、画素配列で言えば(i+2)/3行のうち、画素1 (I + 2) are in the third horizontal scanning period becomes the L level, in terms of the pixel array (i + 2) / 3 of the row, the pixel 1
0BのEL素子130に流れる電流が目標値に一致させる制御が行われる。 Current flowing through the EL element 130 of 0B is controlled to match the target value is performed. そして、サスティン信号ERがLレベルに遷移すると、すべての共用線117には、電圧V When the sustain signal ER is changed to L level, all of the shared line 117, the voltage V
ccが印加されて、自己の画素に係る容量50に保持された電圧に対応した電流をEL素子130に流し続ける。 cc is applied, it continues to flow a current corresponding to the voltage held in the capacitor 50 according to its own pixel EL element 130. ここで、上述したように、容量50に保持された電圧は、EL素子130に流れる電流値を目標値に一致させるデータ電圧であるので、すべての画素10R、10 Here, as described above, the voltage held in the capacitor 50, since the data voltage to match the current value flowing to the EL element 130 to the target value, all pixels 10R, 10
G、10Bは、階調データDpixにて指示される輝度に対応する輝度にて発光し続けることになる。 G, 10B will continue to emit light at luminance corresponding to the luminance indicated by the gradation data Dpix. 【0096】このような第2実施形態の応用例によれば、第1実施形態の応用例Bと同様に、カラー表示が可能となるだけでなく、構成の簡易化を図ることが可能となり、また、これに伴って表示の高精細化も容易となる。 [0096] According to such an application of the second embodiment, as in the application example B of the first embodiment, not only the color display is possible, it is possible to achieve simplification of the configuration, Moreover, the easy high definition of the display accordingly. 【0097】<その他>本発明は、上述した第1および第2実施形態に限られず、種々の変形が可能である。 [0097] <Others> The present invention is not limited to the first and second embodiments described above, various modifications are possible. 例えば、上述した説明では、第1実施形態の応用例Bおよび第2実施形態の応用例以外、原則として単色の画素について階調表示を行う構成となっていたが、これら以外の構成においても、3つの画素の各々に対して、R For example, in the above description, other than applications applications B and the second embodiment of the first embodiment, although a configuration in which gray scale display for a single color pixel in principle, in the configuration other than the above, for each of the three pixels, R
(赤)、G(緑)、B(青)にて発色するようにEL層を選択するとともに、これらの3画素により1ドットを構成して、カラー表示を行うとしても良い。 (Red), G (green), B as well as selecting the EL layer to coloration at (blue) constitute one dot by the three pixels may be performing color display. また、EL In addition, EL
素子130に替えて、LEDなどを他の発光素子を用いても良い。 In place of the element 130, LED, etc. may be used other light emitting elements. 【0098】TFT124については、Nチャネル型としても良い。 [0098] For TFT124 may be as an N-channel type. ただし、TFT124をNチャネル型とする場合には、データ電圧操作回路180(182、18 However, when the TFT124 and N-channel type, the data voltage operating circuit 180 (182,18
4)において、抵抗1802の一端の電圧Vdetと電圧Vccとの比較結果に対するデータ電圧の操作方向を逆転する必要がある。 In 4), it is necessary to reverse the operating direction of the data voltages with respect to a result of comparison between one end of the voltage Vdet and voltage Vcc of the resistor 1802. すなわち、TFT124をNチャネル型とする場合には、EL素子130に流れる電流がIdよりも少なくて、電圧Vdetが電圧Vccよりも高ければ、データ電圧を上昇させる必要があるし、反対に、EL素子130に流れる電流がIdよりも多くて、 That is, when the TFT124 and N-channel type, a current flowing through the EL element 130 is smaller than Id, it is higher than the voltage Vdet voltage Vcc, to have to raise the data voltages, to the opposite, EL the current flowing through the element 130 is more than Id,
電圧Vdetが電圧Vccよりも低ければ、データ電圧を低くさせる必要がある。 Is lower than the voltage Vdet voltage Vcc, it is necessary to a data voltage low. また、TFT124のドレインDにEL素子の陽極を接続するのではなく、TFT1 Further, instead of connecting an anode of the EL element to the drain D of the TFT 124, TFT 1
24のソースにEL素子の陰極を接続しても良い。 It may be connected to the cathode of the EL element to 24 sources. 【0099】また、TFT122、126(127)、 [0099] In addition, TFT122,126 (127),
128(129)についても、Nチャネル型としても良いし、Pチャネル型との混成としても良い。 For even 128 (129), may be N-channel type, it may be mixed with the P-channel type. 各々について、Pチャネル型およびNチャネル型を相補型に組み合わせたトランスミッションゲートとするのが、電圧降下をほぼ完全に無視することができる点において望ましい。 For each, that a P-channel type and a transmission gate which is a combination of N-channel type complementary desirable in that it can be ignored voltage drop almost completely. 【0100】さらに、上述した実施形態では、データ電圧操作回路180については、図6に示される構成としたが、これに限られない。 [0100] Further, in the embodiment described above, the data voltage operation circuit 180 has a configuration shown in FIG. 6, the present invention is not limited thereto. 例えば、TFT1810をバイポーラトランジスタに置換しても良いし、別途の抵抗を分圧回路に直列および/または並列に付加しても良い。 For example, it may be replaced with TFT1810 the bipolar transistor may be added in series and / or parallel additional resistance voltage dividing circuit. なお、データ電圧操作回路180についての変形については、そのままデータ電圧走査回路182(図18 Note that variations on the data voltage operation circuit 180, as the data voltage scanning circuit 182 (FIG. 18
参照)、184(図12参照)に適用可能である。 See), it is applicable to 184 (see FIG. 12). また、上述した実施形態では、EL素子130に流れる電流を検出するために抵抗1802を用いたが、これに限られず、ホール素子を用いて電流を検出する構成としても良い。 Further, in the embodiment described above, but using a resistance 1802 in order to detect the current flowing through the EL element 130 is not limited to this and may be configured to detect a current by using a Hall element. 【0101】くわえて、上述した実施形態では、階調電圧Vdjから抵抗1802の電圧降下分を減じた電圧V [0102] In addition, in the embodiment described above, the voltage V obtained by subtracting the voltage drop of the resistor 1802 from the gray voltage Vdj
detと電圧Vccと比較することによって、EL素子130に流れている電流が目標とする電流値Idと一致しているかを間接的に判断する構成としたが、例えば、 By comparing the det and the voltage Vcc, while current flowing through the EL element 130 is indirectly determined constituting whether they match with the current value Id as a target, for example,
D/A変換器1740を、画素の階調に応じた階調電流を流す定電源回路に置換するとともに、共用線116 The D / A converter 1740, thereby replacing the constant power supply circuit for supplying a gradation current corresponding to the gradation of the pixel, the shared line 116
(117)を介してEL素子130に流れる電流が当該階調電流に一致しているかを直接的に判断する構成としても良い。 (117) may be directly determined configure whether current flowing to the EL element 130 coincides with the gradation current through. なお、電圧Va、Vbについては、Va>V It should be noted that the voltage Va, for Vb, Va> V
bである点以外、特に言及しなかったが、これは、画素10におけるTFT124の特性等を考慮して設定すべきものだからである。 Except a b, although not particularly mentioned, this is because should be selected in consideration of the characteristics of the TFT124 in the pixel 10. 【0102】<電子機器>次に、上述した実施形態に係る電気光学装置を電子機器に用いた例について説明する。 [0102] <Electronic Apparatus> Next, an example of using an electro-optical device according to the embodiment described above to the electronic device. 【0103】<その1:パーソナルコンピュータ>まず、上述した表示装置100を、モバイル型のパーソナルコンピュータの表示部に適用した例について説明する。 [0103] <Part 1: personal computers> First, the display device 100 described above, an example is applied to a display unit of the mobile personal computer. 図23は、このパーソナルコンピュータの構成を示す斜視図である。 Figure 23 is a perspective view showing a structure of the personal computer. 図において、コンピュータ1100 In the figure, the computer 1100
は、キーボード1102を備えた本体部1104と、表示部として用いられる表示装置100とを備えている。 Includes a main body 1104 having a keyboard 1102, and a display device 100 used as a display unit.
なお、表示部として液晶装置を用いると、背面にバックライトを設ける必要があるが、実施形態の表示装置10 Note that a liquid crystal device as a display unit, it is necessary to provide a backlight on the back, the display of the embodiment device 10
0は、自発光型であるので、このような補助光源を不要とすることができ、表示部の薄型化を図ることができる。 0 are the self-luminous type, it is possible to make such an auxiliary light source is unnecessary, it is possible to reduce the thickness of the display unit. 【0104】<その2:携帯電話>さらに、上述した表示装置100を、携帯電話の表示部に適用した例について説明する。 [0104] <2: Mobile Phone> Furthermore, a display device 100 described above, the applied example will be described on the display unit of the mobile phone. 図24は、この携帯電話の構成を示す斜視図である。 Figure 24 is a perspective view showing a structure of the cellular phone. 図において、携帯電話1200は、複数の操作ボタン1202のほか、受話口1204、送話口12 In the figure, the mobile phone 1200 includes a plurality of operation buttons 1202, an earpiece 1204, a mouthpiece 12
06とともに、上述した表示装置100を備えるものである。 With 06, in which includes a display device 100 described above. 【0105】<その3:ディジタルスチルカメラ>次に、上述した表示装置100を、ファインダに用いたディジタルスチルカメラについて説明する。 [0105] <3: Digital Still Camera> Next, a display device 100 described above, the digital still camera will be described with reference to the finder. 図25は、このディジタルスチルカメラの背面を示す斜視図である。 Figure 25 is a perspective view showing the rear surface of the digital still camera.
通常の銀塩カメラは、被写体の光像によってフィルムを感光させるのに対し、ディジタルスチルカメラ1300 Normal film camera, whereas to the photosensitive film by light image of an object, the digital still camera 1300
は、被写体の光像をCCD(Charge Coupled Device) Is, CCD optical image of an object (Charge Coupled Device)
などの撮像素子により光電変換して撮像信号を生成・記憶するものである。 It is intended to generate and store an image signal through photoelectric conversion by the image pickup device, such as. ここで、ディジタルスチルカメラ1 Here, the digital still camera 1
300におけるケース1302の背面には、上述した表示装置100が設けられる。 On the back of the case 1302 at 300, the display device 100 is provided as described above. この表示装置100は、撮像信号に基づいて表示を行うので、被写体を表示するファインダとして機能することになる。 The display device 100, since the display based on the imaging signal, will function as a finder for displaying a subject. また、ケース13 In addition, the case 13
02の前面側(図25においては裏面側)には、光学レンズやCCDなどを含んだ受光ユニット1304が設けられている。 On the front side 02 (the back side in FIG. 25) includes a light receiving unit 1304 is provided including an optical lens and CCD. 【0106】撮影者が表示装置100に表示された被写体像を確認して、シャッタボタン1306を押下すると、その時点におけるCCDの撮像信号が、回路基板1 [0106] Check the subject image displayed on the photographer the display device 100 and presses a shutter button 1306, the imaging signal of the CCD at the time, the circuit board 1
308のメモリに転送・記憶される。 It is transferred to and stored in 308 memory. また、このディジタルスチルカメラ1300にあって、ケース1302の側面には、外部表示を行うためのビデオ信号出力端子1 Further, in the digital still camera 1300, on a side surface of the case 1302, video signal output terminal 1 for performing external display
312と、データ通信用の入出力端子1314とが設けられている。 And 312, are provided with input-output terminal 1314 for data communication. 【0107】なお、電子機器としては、図23のパーソナルコンピュータや、図24の携帯電話、図25のディジタルスチルカメラの他にも、テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS [0107] As the electronic equipment, and a personal computer 23, phone 24, and the digital still camera in FIG. 25, a television, a viewfinder type or monitor direct view type video tape recorder, a car navigation device, a pager, an electronic organizer, a calculator, a word processor, a work station, a television phone, POS
端末、タッチパネルを備えた機器等などが挙げられる。 Terminal, and devices provided with touch panels.
そして、これらの各種電子機器の表示部として、上述した表示装置が適用可能なのは言うまでもない。 Then, as a display portion of these electronic apparatuses, the above-mentioned display device that can be applied of course. 【0108】 【発明の効果】以上説明したように本発明では、第1のスイッチが閉接すると、データ線に印加されたデータ電圧が容量によって保持されるとともに、トランジスタによって当該データ電圧に応じた電流が共用線を介して発光素子に流れ、さらに、当該データ電圧が、データ電圧操作回路によって、画素の階調に応じた階調電流と共用線を介して発光素子に流れる電流との差をなくす方向に操作される構成となっているので、発光素子に流れる電流は精度良く階調電流にほぼ一致する。 [0108] In the present invention described above, according to the present invention, when the first switch is closed, together with the data voltage applied to the data line is held by the capacitance, corresponding to the data voltage by the transistor current flows to the light emitting element via the shared line, further, the data voltage, the data voltage operation circuit, the difference between the current flowing through the light emitting element via a shared line between the gradation current corresponding to the gradation of the pixel because are configured to be operated in a direction to eliminate the current flowing through the light emitting element is substantially equal to the accuracy gradation current. したがって、本発明によれば、トランジスタの特性がバラついても、発光素子に流れる電流は同一輝度であれば画素同士揃うので、同一であるべき画素の輝度が相違することに起因する表示品位の低下を防止することが可能となる。 Therefore, according to the present invention, even if the characteristics of the transistor varies, the current flowing through the light emitting element is so aligned between pixels if the same brightness, deterioration of display quality due to the luminance of the pixel which should be identical are different it is possible to prevent. 本発明では、さらに、走査線とデータ線との交差に対応して設けられる複数の画素にわたって、データ線と共用線との共用が可能であるので、構成を簡易化することもできる。 In the present invention, furthermore, over a plurality of pixels provided corresponding to intersections of scanning lines and data lines, since it is possible to share the data line and the common line can be simplified configuration.

【図面の簡単な説明】 【図1】 本発明の第1実施形態に係る表示装置の構成を示すブロック図である。 Is a block diagram showing a configuration of a display device according to a first embodiment of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】 同表示装置における画素の構成を示す回路図である。 2 is a circuit diagram showing a configuration of a pixel in the display device. 【図3】 同走査線駆動回路の動作を説明するためのタイミングチャートである。 3 is a timing chart for explaining operation of the scanning line driving circuit. 【図4】 同表示装置におけるデータ駆動回路の構成を示すブロック図である。 4 is a block diagram showing the configuration of a data driving circuit of the display device. 【図5】 同データ線駆動回路の動作を説明するためのタイミングチャートである。 5 is a timing chart for explaining operation of the data line driving circuit. 【図6】 同表示装置におけるデータ電圧操作回路の構成を示す回路図である。 6 is a circuit diagram showing a configuration of a data voltage operation circuit in the same display device. 【図7】 同表示装置におけるデータ電圧の操作動作を説明するための図である。 7 is a diagram for explaining the operation operation of the data voltages in the display device. 【図8】 同表示装置における表示動作を説明するための図である。 8 is a diagram for explaining the display operation in the display device. 【図9】 第1実施形態の応用例Aにっかる表示装置の構成を示すブロック図である。 9 is a block diagram showing a configuration of an application example A Nikkaru display device of the first embodiment. 【図10】 同表示装置における画素の構成を示す回路図である。 10 is a circuit diagram showing a configuration of a pixel in the display device. 【図11】 同表示装置におけるデータ線駆動回路の動作を説明するためのタイミングチャートである。 11 is a timing chart for explaining the operation of the data line drive circuit in the display device. 【図12】 同表示装置におけるデータ電圧操作回路の構成を示す回路図である。 12 is a circuit diagram showing a configuration of a data voltage operation circuit in the same display device. 【図13】 第1実施形態の応用例Bに係る表示装置の構成を示すブロック図である。 13 is a block diagram showing a configuration of a display device according to an application example B of the first embodiment. 【図14】 同表示装置における画素の構成を示す回路図である。 14 is a circuit diagram showing a configuration of a pixel in the display device. 【図15】 本発明の第2実施形態に係る表示装置の構成を示すブロック図である。 15 is a block diagram showing a configuration of a display device according to a second embodiment of the present invention. 【図16】 同表示装置における画素の構成を示す回路図である。 16 is a circuit diagram showing a configuration of a pixel in the display device. 【図17】 同表示装置におけるサスティン信号ERのタイミングチャートである。 17 is a timing chart of the sustain signal ER in the same display device. 【図18】 同表示装置におけるデータ電圧操作回路の構成を示す回路図である。 18 is a circuit diagram showing a configuration of a data voltage operation circuit in the same display device. 【図19】 同表示装置におけるデータ電圧の操作動作を説明するための図である。 19 is a diagram for explaining the operation operation of the data voltages in the display device. 【図20】 同表示装置における表示動作を説明するための図である。 20 is a diagram for explaining the display operation in the display device. 【図21】 第2実施形態の応用例に係る表示装置の構成を示すブロック図である。 FIG. 21 is a block diagram showing a configuration of a display device according to an application example of the second embodiment. 【図22】 同表示装置における画素の構成を示す回路図である。 FIG. 22 is a circuit diagram showing a configuration of a pixel in the display device. 【図23】 実施形態に係る表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。 23 is a perspective view showing the configuration of which is an example personal computer of an electronic apparatus to which the display device according to the embodiment. 【図24】 同表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。 24 is a perspective view showing a which is an example configuration of a mobile phone of the electronic apparatus using the same display device. 【図25】 同表示装置を適用した電子機器の一例たるディジタルスチルカメラの構成を示す斜視図である。 25 is a perspective view showing a which is an example of a digital still camera configuration of an electronic apparatus to which the same display device. 【図26】 従来の表示装置の主要構成を示す図である。 26 is a diagram showing a main configuration of a conventional display device. 【図27】 従来の表示装置の主要構成を示す図である。 27 is a diagram showing a main configuration of a conventional display device. 【図28】 従来の表示装置の主要構成を示す図である。 28 is a diagram showing a main configuration of a conventional display device. 【符号の説明】 10…画素50…容量100…表示装置112a…走査線112b…補走査線114…データ線116、117…共用線118a、118b…兼用線122…TFT 124…TFT(トランジスタ) 130…EL素子(発光素子) 126、127、128、129…TFT 160…走査線駆動回路170…データ側出力回路180、182、184…データ電圧操作回路1802…抵抗1804…コンパレータ1810…トランジスタ1812…抵抗1842、1844…切替スイッチ [Description of Reference Numerals] 10 ... pixel 50 ... capacitor 100 ... display device 112a ... scanning line 112b ... auxiliary scanning lines 114 ... data lines 116 and 117 ... shared lines 118a, 118b ... combined line 122 ... TFT 124 ... TFT (transistor) 130 ... EL element (light emitting element) 126,127,128,129 ... TFT 160 ... scan line driver circuit 170 ... data side output circuit 180, 182, 184 ... data voltage operation circuit 1802 ... resistor 1804 ... comparator 1810 ... transistors 1812 ... resistance 1842,1844 ... change-over switch

フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) G09G 3/20 623 G09G 3/20 623R 624 624B 641 641D 642 642A H05B 33/14 H05B 33/14 A Fターム(参考) 3K007 AB04 AB05 AB17 BA06 CB01 DA00 DB03 EB00 FA01 GA04 5C080 AA06 BB05 DD03 EE29 FF11 JJ02 JJ03 JJ04 5C094 AA03 AA53 AA55 BA03 BA23 BA27 CA19 EA04 EA07 Of the front page Continued (51) Int.Cl. 7 identification mark FI theme Court Bu (Reference) G09G 3/20 623 G09G 3/20 623R 624 624B 641 641D 642 642A H05B 33/14 H05B 33/14 A F -term (reference) 3K007 AB04 AB05 AB17 BA06 CB01 DA00 DB03 EB00 FA01 GA04 5C080 AA06 BB05 DD03 EE29 FF11 JJ02 JJ03 JJ04 5C094 AA03 AA53 AA55 BA03 BA23 BA27 CA19 EA04 EA07

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 走査線とデータ線との交差にて、それぞれ異なる走査線に対応し、各々が、 対応する走査線に供給される走査信号にしたがって閉接または開接する第1のスイッチと、 前記第1のスイッチが閉接したときに、当該データ線に印加されたデータ電圧を保持する容量と、 前記容量によって保持されたデータ電圧をゲート電圧とするトランジスタと、 前記トランジスタのソースまたはドレインの一方に接続される発光素子と、 前記トランジスタのソースまたはドレインの他方を、前記第1のスイッチが閉接すれば前記共用線に接続する一方、前記第1のスイッチが開接する期間に電源電圧の給電線に接続する第2のスイッチとを備える画素と、 前記データ線と対をなし、前記第1のスイッチが閉接したときに At the intersection of the Patent Claims 1 scan line and the data line correspond to different scan lines, each of which is closed or Hirakise' accordance scanning signal supplied to a corresponding scan line a first switch, when said first switch is closed, a transistor for a capacitor for holding a data voltage applied to the data line, the data voltage held by the capacitor and the gate voltage, wherein while connecting the light emitting element connected to one of a source and a drain of the transistor, the other of the source and the drain of the transistor, the common line when the first switch is closed, the first switch is Hirakise' a pixel and a second switch for connecting to the power supply line of the power supply voltage in the period, without the data line pair when said first switch is closed 前記発光素子に電流を流すための共用線と、 当該画素の階調に対応する階調電流と前記共用線に流れる電流との差をなくす方向に、当該データ線に印加するデータ電圧を操作するデータ電圧操作回路とを具備することを特徴とする表示装置。 And shared lines for supplying a current to the light emitting element, in a direction to eliminate the difference between the current flowing through a gradation current corresponding to the gradation of the pixel to the shared line, for operating a data voltage applied to the data line display device characterized by comprising a data voltage operating circuit. 【請求項2】 走査線とデータ線との交差に対応して設けられる画素の個数は2であり、 当該2画素のうち、一方の画素に対応する走査線が選択されると、他方の画素に対するデータ線を、当該一方の画素に対する共用線として切り替えるとともに、他方の画素に対する共用線を、当該一方の画素に対するデータ線として切り替える切替スイッチを有することを特徴とする請求項1に記載の表示装置。 Wherein the number of pixels provided corresponding to intersections of scanning lines and data lines are 2, among the two pixels, the scan lines corresponding to one pixel is selected, the other pixel the data lines for, along with switches as a shared line for one pixel corresponding, shared line for the other pixel, the display device according to claim 1, characterized in that it comprises a selector switch for switching the data line for one pixel the . 【請求項3】 走査線とデータ線との交差にて、それぞれ異なる走査線に対応し、各々が、 対応する走査線に供給される走査信号にしたがって閉接または開接する第1のスイッチと、 前記第1のスイッチが閉接したときに、当該データ線に印加されたデータ電圧を保持する容量と、 前記容量によって保持されたデータ電圧をゲート電圧とするトランジスタと、前記トランジスタのソースまたはドレインの一方に接続される発光素子とを備える画素と、 前記第1のスイッチが閉接したときに、前記発光素子に電流を流すための共用線と、 前記トランジスタのソースまたはドレインの他方を、前記第1のスイッチが閉接すれば前記共用線に接続する一方、前記第1のスイッチが開接する期間に、前記共用線に接続するとともに、前記共用線を前 At 3. intersections of scanning lines and data lines, corresponding to different scan lines, each of which a first switch contact closed or open according to the scanning signal supplied to a corresponding scan line, when said first switch is closed, the capacitor for holding a data voltage applied to the data line, a transistor having a gate voltage data voltage held by the capacitor, the source or drain of said transistor a pixel and a light-emitting element whereas the connection, when the first switch is closed, and the common line for supplying a current to the light emitting element, the other of the source and drain of said transistor, said first while one switch is connected to the shared line if closed, during a period in which the first switch contact opens, as well as connected to the common line, before the shared line 電源電圧の給電線に接続する第2のスイッチと、 前記第1のスイッチが閉接したときに、当該画素の階調に対応する階調電流と前記共用線に流れる電流との差をなくす方向に、当該データ線に印加するデータ電圧を操作するデータ電圧操作回路とを具備することを特徴とする表示装置。 A second switch for connecting to the power supply line of the power supply voltage, when said first switch is closed, the direction to eliminate the difference between the current flowing through a gradation current corresponding to the gradation of the pixel in the shared line , the display apparatus characterized by comprising a data voltage operating circuit for operating a data voltage applied to the data line. 【請求項4】 請求項1または3に記載の表示装置を有することを特徴とする電子機器。 4. An electronic apparatus, comprising a display device according to claim 1 or 3.
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