JP2003068991A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2003068991A
JP2003068991A JP2001252974A JP2001252974A JP2003068991A JP 2003068991 A JP2003068991 A JP 2003068991A JP 2001252974 A JP2001252974 A JP 2001252974A JP 2001252974 A JP2001252974 A JP 2001252974A JP 2003068991 A JP2003068991 A JP 2003068991A
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iridium
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ferroelectric capacitor
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JP2001252974A
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Japanese (ja)
Inventor
Junichi Watanabe
純一 渡邉
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an FeRAM which improves crystallinity of a PZT and which contributes to the microminiaturization of a ferroelectric capacitor and to provide a method for manufacturing the same. SOLUTION: The ferroelectric capacitor for the FeRAM comprises an Ir film 21 for constituting a part of a lower part electrode layer of the capacitor and an IrOx film 22, a first PZT film 23 and a second PZT film 24 provided on the film 22, and an upper electrode 25 provided on the films 23 and 24. The film 21 and the film 22 are formed under specific film forming conditions, and hence the crystallinity of each of the films 23 and 24 is strongly oriented mainly in a direction <111>.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体装置及びその製造方法に関し、特に、強誘電体材料の結晶性を向上しつつ、強誘電体キャパシタを含めたデバイスの微細化に寄与することができる強誘電体メモリ(FeRAM:Ferro BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, while improving the crystallinity of the ferroelectric material, including a ferroelectric capacitor a ferroelectric memory (FeRAM which can contribute to miniaturization of the device: ferro
-Electric RAM)及びその製造方法に関する。 -Electric RAM) and a method of manufacturing the same. 【0002】 【従来の技術】強誘電体メモリは、低電力、高速処理、 [0002] The ferroelectric memory, low power, high-speed processing,
及び不揮発性を有するメモリとして注目されている。 And it has attracted attention as a memory having non-volatile. このメモリは、強誘電体材料の残留分極を利用したメモリであり、従来のEEPROM(Electrically Erasable Progra This memory is a memory that utilizes residual polarization of the ferroelectric material, a conventional EEPROM (Electrically Erasable Progra
mmable ROM)に比べて書き換えが速く、書き換え回数も3〜7桁ぐらい多くすることができる利点がある。 mmable ROM) faster rewrite compared to, the number of times of rewriting also has the advantage that it is possible to increase about 3-7 orders of magnitude. したがって、FeRAMの実用化は、ストレージメモリとワーキングメモリの両方の働きをすることができることから、 Therefore, practical use of the FeRAM, since it is possible to serve both storage memory and working memory,
システム設計に非常に有利となる。 It is very advantageous to the system design. 【0003】半導体装置の微細化に伴い、FeRAMデバイスでは、キャパシタを含めた微細化を図るために、トランジスタのソース/ドレインに接続されるプラグ上に強誘電体キャパシタを設けた素子が提案されている。 [0003] With the miniaturization of semiconductor devices, the FeRAM device, in order to miniaturize, including capacitors, an element having a ferroelectric capacitor on a plug to be connected to the source / drain of the transistor is proposed there. このようなスタック構造では、強誘電体膜の結晶化アニーリングによりプラグが酸化しないように、プラグ上に酸化防止膜を設ける構造が定着しつつある。 Such a stack structure such as plug does not oxidized by crystallization annealing of the ferroelectric film, the structure of providing the anti-oxidation film on the plug is being established. 【0004】 【発明が解決しようとする課題】強誘電体キャパシタの加工は、フォトリソグラフィとエッチングにより行われる。 [0004] Processing of the Invention Problems to be Solved by the ferroelectric capacitor is performed by photolithography and etching. キャパシタのサイズが微細になるにつれて、キャパシタの各層毎にエッチングを行い、いわゆる雛壇構造を形成するエッチングでは、キャパシタのサイズを小さくすることが難しくなってきている。 As the size of the capacitor becomes finer, etched on each layer of the capacitor, the etching for forming the so-called terraced structure, it has become difficult to reduce the size of the capacitor. 【0005】キャパシタの上部電極から密着層又は拡散防止層を含む下部電極までを一度にエッチングする一括エッチングを用いることができれば、微細なキャパシタを形成することができる。 [0005] If it is possible to use a batch etching for etching at a time to the lower electrode including an adhesive layer or diffusion barrier layer from the upper electrode of the capacitor, it is possible to form a fine capacitor. この一括エッチングでは途中のフォトリソグラフィ工程を省略することができるため、製造プロセスが短縮される。 Since this collective etching can be omitted during the photolithography process, the manufacturing process is shortened. しかし、キャパシタ全体の膜厚が厚い場合には、一括エッチングを用いた場合、微細な形状のエッチングが困難である。 However, when the thickness of the entire capacitor is thick, when using a bulk etching, it is difficult etching fine shape. 【0006】図1は、従来の強誘電体キャパシタの構造を示す図である。 [0006] Figure 1 is a diagram showing a structure of a conventional ferroelectric capacitor. 【0007】図1(A)に示すキャパシタの下部電極は、チタン(Ti)層101及び白金(Pt)層103 [0007] The lower electrode of the capacitor shown in FIG. 1 (A), titanium (Ti) layer 101 and platinum (Pt) layer 103
から形成されている。 It is formed from. また、図1(B)に示すキャパシタの下部電極は、Pt層103、酸化イリジウム(Ir The lower electrode of the capacitor shown in FIG. 1 (B), Pt layer 103, iridium oxide (Ir
Ox)層109及びイリジウム(Ir)層111から形成されている。 Are formed from ox) layer 109 and iridium (Ir) layer 111. 【0008】図1(A),(B)の構造では、強誘電体材料であるチタン酸ジルコル酸鉛(PZT)層105の結晶配向を下部電極の結晶配向に整合させることにより、結晶性を向上させることができる一方で、キャパシタ全体の膜厚が大幅に増加する問題が生じる。 [0008] FIG. 1 (A), the by matching the structure, a crystal orientation of the titanate Jirukoru lead (PZT) layer 105 is a ferroelectric material on the crystal orientation of the lower electrode (B), the crystalline while it is possible to improve the problem of the total thickness of the capacitor is greatly increased occurs. また、スタック型のキャパシタンスでは、プラグの酸化防止膜が必要になるため、キャパシタ全体の膜厚はさらに厚くなる傾向にある。 Further, in the capacitance of the stacked type, because they require anti-oxidation film of the plug, the overall thickness capacitor is further thickened trend. 【0009】従来の強誘電体キャパシタにおいては、P [0009] In a conventional ferroelectric capacitor, P
ZT層105中の結晶を(111)に配向するためには、下部電極にPtが必要であると考えられていた。 To orient the crystals in the ZT layer 105 (111), it has been considered necessary Pt lower electrode. P
ZTの結晶配向は、キャパシタンスの電気的特性と強い相関関係を有するため、Ptとの結合を考慮した結晶配向制御は重要である。 Crystal orientation of the ZT, because having electrical characteristics and a strong correlation between the capacitance, the crystal orientation control considering the binding of Pt is important. その一方で、形成したPt膜により強誘電体キャパシタの膜厚は必然的に厚くなってしまう。 On the other hand, the film thickness of the ferroelectric capacitor by forming the Pt film becomes inevitably thick. 【0010】本発明の目的は、強誘電体材料の結晶性を向上しつつ、強誘電体キャパシタの微細化にも寄与することができる半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a strong while improving the crystallinity of the dielectric material, the strength semiconductor device and a manufacturing method thereof which can also contribute to miniaturization of the dielectric capacitor. 【0011】 【課題を解決するための手段】上記目的を達成するために、本発明の半導体装置では、強誘電体キャパシタをイリジウム層及び酸化イリジウム層よりなる下部電極と、 [0011] To achieve SUMMARY OF to the above objects, the semiconductor device of the present invention includes a lower electrode of the ferroelectric capacitor consisting of an iridium layer and an iridium oxide layer,
チタン酸ジルコル酸鉛(PZT)層と、上部電極層とにより構成する。 Titanate Jirukoru lead (PZT) layer, constituted by the upper electrode layer. この構造において、PZT層は主として<111>方向に配向する。 In this structure, PZT layer mainly <111> oriented in the direction. また、イリジウム層は主として<111>方向に配向し、酸化イリジウム層は主として<200>方向に配向する。 Also, the iridium layer is mainly <111> oriented in the direction, the iridium oxide layer is primarily <200> oriented in the direction. その際、イリジウム(111)面及び酸化イリジウム(200)面の格子面間隔は2.22オングストローム以下となる。 At that time, the lattice spacing of the iridium (111) plane and iridium oxide (200) face is a less 2.22 angstroms. 【0012】他の観点において、本発明は強誘電体キャパシタを有する半導体装置の製造方法を提供する。 [0012] In another aspect, the present invention provides a method of manufacturing a semiconductor device having a ferroelectric capacitor. 該方法は、前記強誘電体キャパシタの下部電極の一部を構成するイリジウム層を450℃を超える温度で堆積する工程と、前記イリジウム層の上に300℃を超え、該層の堆積温度以下の温度で酸化イリジウム層を堆積する工程と、前記堆積された酸化イリジウム層を該層の堆積温度以上の温度で加熱する工程と、前記加熱された酸化イリジウム層の上にチタン酸ジルコル酸鉛(PZT)層を堆積して加熱する工程と、を含んでいる。 The method includes depositing an iridium layer which forms a part of the lower electrode of the ferroelectric capacitor at a temperature greater than 450 ° C., exceed 300 ° C. on the iridium layer, below the layer of deposition temperature depositing iridium oxide layer at a temperature, heating the iridium oxide layer which is the deposition in the layer deposition temperature or higher, titanate Jirukoru lead over the heated iridium oxide layer (PZT ) layer is deposited includes a step of heating. 【0013】特に、前記PZT層を堆積して加熱する工程は、第1PZT層をスパッタリングにより成膜して結晶化アニーリングする工程と、前記第1PZT層の上に、該第1PZT層よりも膜厚が厚い第2PZT層をスパッタリングにより成膜して結晶化アニーリングする工程とを含むことが好ましい。 [0013] In particular, heating and depositing the PZT layer, a step of crystallizing annealing the first 1PZT layer was formed by sputtering, on the first 1PZT layer, film thickness than said 1PZT layer and a step of annealing crystallization by forming by sputtering a thick second 2PZT layer. 【0014】本発明により、従来必須と考えられていた白金を下部電極に用いずに、PZT結晶を(111)に配向することができる。 [0014] The present invention, platinum which has been conventionally considered as essential without the lower electrode, it is possible to orient the PZT crystals (111). これにより、従来の特性を維持したままキャパシタ全体の膜厚を薄くすることができる。 This makes it possible to reduce the thickness of the entire capacitor while maintaining the conventional characteristics. その結果、キャパシタの一括エッチングが容易になり、微細なキャパシタの形成が可能になる。 As a result, collective etching of the capacitor is facilitated, it is possible to form a fine capacitor. 【0015】 【発明の実施の形態】以下、本発明の実施の形態を添付図面と対応して詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described in detail with corresponding embodiments of the present invention and the accompanying drawings. 【0016】図2は、本発明の実施の形態によるFeRAM [0016] Figure 2, FeRAM according to an embodiment of the present invention
のデバイス構造を説明する断面図である。 It is a cross-sectional view illustrating a device structure. このFeRAM The FeRAM
は、p型又はn型のシリコン基板11上に形成されるメモリセルトランジスタを含んでいる。 Includes a memory cell transistor formed on a p-type or n-type silicon substrate 11. 【0017】図2にはかかるセル構造の断面が示されており、この構造は通常のCMOSプロセスと同様なプロセスにより形成できる。 [0017] are shown cross-section of such a cell structure in FIG. 2, this structure can be formed by conventional CMOS processes and similar processes. すなわち、シリコン基板11上にp型ウェル11Aが形成され、p型ウェル11Aの中にはシャロウトレンチアイソレーション(STI)構造12により画定される活性領域が形成されている。 That, p-type well 11A is formed on the silicon substrate 11, some of the p-type well 11A active region is formed which is defined by a shallow trench isolation (STI) structure 12. また、シリコン基板11上には、先の活性領域に対応してゲート電極13が設けられており、FeRAMのワード線を構成している。 Further, on the silicon substrate 11 corresponds to the previous active region and the gate electrode 13 is provided, constituting a word line of FeRAM. 【0018】さらに、シリコン基板11とゲート電極1 Furthermore, the silicon substrate 11 and the gate electrode 1
3との間にはゲート酸化膜が設けられている。 Third gate oxide film is provided between the. p型ウェル11A内には、n 型の拡散領域11B及び11Cがメモリセルのソース領域及びドレイン領域として、ゲート電極13の両側に形成されている。 In the p-type well 11A, n + -type diffusion regions 11B and 11C as a source region and a drain region of the memory cell are formed on both sides of the gate electrode 13. したがって、チャネル領域は、拡散領域11B及び拡散領域11Cの間のp型ウェル11Aにおいて形成される。 Therefore, the channel region is formed in the p-type well 11A between the diffusion region 11B and the diffusion region 11C. 【0019】なお、ゲート電極13は、活性領域に対応して、シリコン基板11の表面を覆うように設けられるCVD酸化膜14により覆われている。 [0019] The gate electrodes 13, corresponding to the active region are covered with the CVD oxide film 14 provided to cover the surface of the silicon substrate 11. CVD酸化膜1 CVD oxide film 1
4及び平坦化絶縁膜14A上には、FeRAMの下部電極15が形成されている。 The 4 and the planarization insulating film 14A, a lower electrode 15 of the FeRAM is formed. 後述するが、本実施の形態では、下部電極15は、Ir膜21(図5(B)参照)及びIrOx膜22(図5(C)参照)により形成される。 As will be described later, in this embodiment, the lower electrode 15 is formed by an Ir film 21 (see FIG. 5 (B)) and IrOx film 22 (see FIG. 5 (C)). 【0020】下側電極15上にはPZT(Pb(Zr, [0020] The on the lower electrode 15 PZT (Pb (Zr,
Ti)O )よりなる強誘電体膜16が形成されている。 Ti) O 3) ferroelectric film 16 of is formed. 後述するが、本実施の形態では、強誘電体膜16 As described later, in this embodiment, the ferroelectric film 16
は、膜厚が異なる第1PZT膜23(図5(D)参照) Is the 1PZT film 23 have different film thicknesses (Fig. 5 (D) refer)
及び第2PZT膜24(図6(E)参照)により形成される。 And it is formed by the 2PZT film 24 (see FIG. 6 (E)). 【0021】強誘電体膜16上にはPt等よりなる上部電極17が形成されている。 The strength is on the dielectric film 16 is formed an upper electrode 17 made of Pt and the like. 下部電極15、強誘電体膜16及び上部電極17は、強誘電体キャパシタを形成しており、強誘電体キャパシタ全体は、別の層間絶縁膜1 The lower electrode 15, ferroelectric film 16 and the upper electrode 17 forms a ferroelectric capacitor, the entire ferroelectric capacitor, another interlayer insulating film 1
8により覆われる。 It is covered by 8. 【0022】層間絶縁膜18上には上部電極17を露出するコンタクトホール18Aが形成されている。 [0022] On the interlayer insulating film 18 is a contact hole 18A exposing the upper electrode 17 is formed. また、 Also,
拡散領域11Cを露出するコンタクトホール18Cが形成されており、該コンタクトホール18Cを介して拡散領域11Cと後述するビット線パターン19Bとを電気的にコンタクトするようにビアプラグ20が設けられている。 A contact hole 18C that exposes the diffusion region 11C and is formed, the via plug 20 such that electrical contact is provided between the bit line pattern 19B to be described later diffusion region 11C through the contact holes 18C. 【0023】さらに、平坦化絶縁膜14A中には、拡散領域11Bと下部電極15とを電気的にコンタクトするようにビアプラグ21が設けられている。 Furthermore, during the planarization insulating film 14A, electrically via plug 21 such that the contact is provided with the diffusion region 11B and the lower electrode 15. さらに、層間絶縁膜18上には、ビアプラグ20を介して拡散領域1 Further, on the interlayer insulating film 18, the diffusion through the plug 20 area 1
1Cと電気的にコンタクトするように、Al合金よりなるビット線パターン19Bが形成されている。 As electrical contact with 1C, of ​​Al alloy bit line patterns 19B are formed. 【0024】つぎに、本実施の形態によるFeRAMの製造方法の説明を行う前に、本発明に包含される幾つかの実験結果を通して本発明の概念を簡単に説明する。 Next, before explaining the method of manufacturing FeRAM according to the present embodiment will be briefly described the concept of the present invention throughout the several experimental results are included in the present invention. 【0025】図3は、本実施の形態によるFeRAMの下部電極15の一部を構成するIr膜の成膜温度とIr膜の(111)回折強度との関係を説明する図である。 FIG. 3 is a diagram illustrating the relationship between (111) diffraction intensity of the Ir film forming temperature and the Ir film which forms a part of the lower electrode 15 of the FeRAM according to the present embodiment. 【0026】この図は、Ir膜の堆積において、その成膜温度を上げるにつれて、形成されるIr膜の(11 [0026] This figure, in the deposition of the Ir film, as increasing the deposition temperature, the Ir film that is formed (11
1)回折強度が強くなることを示している。 It is shown that 1) diffraction intensity increases. 具体的には、450℃を超える成膜温度を境に強度変化が見られる。 Specifically, the intensity change is observed in the boundary film formation temperature in excess of 450 ° C.. また、成膜温度500℃を境にその強度変化がより大きくなり、成膜温度550℃では該強度変化に実質的に従う回折強度まで上昇することが示されている。 Further, the intensity change in the boundary film formation temperature 500 ° C. becomes larger, has been shown to be elevated to a diffraction intensity substantially in accordance with said intensity change in deposition temperature 550 ° C.. すなわち、Irの成膜温度を上げることにより、Ir膜の(111)回折強度が増すことがわかる。 That is, by increasing the deposition temperature of the Ir, the Ir film (111) it can be seen that the diffraction intensity is increased. 【0027】図4は、本実施の形態によるFeRAMの下部電極15の一部を構成するIr膜の成膜温度とPZT膜16の(111)回折強度との関係を説明する図である。 [0027] FIG. 4 is a diagram illustrating the relationship between (111) diffraction intensity of the deposition temperature and the PZT film 16 of the Ir film that constitutes a part of the lower electrode 15 of the FeRAM according to the present embodiment. 【0028】この図では、2種類の実験結果が示されている。 [0028] In this figure, two types of experiments are shown. 一方は、Ir膜の上に設けられるIrOx膜を3 One, 3 IrOx film provided on the Ir film
00℃で成膜した場合のIr膜の成膜温度とPZT膜の(111)回折強度(■にて図示)の関係であり、他方は、該IrOx膜を400℃で成膜した場合のIr膜の成膜温度とPZT膜の(111)回折強度(●にて図示)との関係である。 00 ° C. at a deposition temperature of the Ir film obtained by depositing the PZT film (111) diffraction intensity is a relationship (shown in ■), the other, Ir in the case of the IrOx film was formed at 400 ° C. (111) diffraction intensity of the deposition temperature and the PZT film with a relationship between (shown at ●). 【0029】図4を参照すると、IrOx膜の成膜温度が300℃である場合、その下のIr膜の成膜温度を上げても最終的に形成されるPZT膜の(111)回折強度は余り変化せず、500℃を超える成膜温度でわずかに増加するのみである。 Referring to FIG. 4, when the deposition temperature of the IrOx film is 300 ° C., (111) diffraction intensity of the PZT film finally formed even by increasing the deposition temperature of the Ir film thereunder less unchanged, only slightly increased at a deposition temperature in excess of 500 ° C.. 一方、IrOx膜の成膜温度が400℃である場合、その下のIr膜の成膜温度を上げるにつれて最終的に形成されるPZT膜の(111)回折強度は、図3と同様に増加するのがわかる。 On the other hand, if the deposition temperature of the IrOx film is 400 ° C., (111) diffraction intensity of the PZT film finally formed as raising the deposition temperature of the Ir film thereunder, increases similarly to FIG. 3 seen of it. 【0030】具体的には、Ir膜の成膜温度が450℃ [0030] More specifically, the film-forming temperature of the Ir film is 450 ℃
を超えたところでPZT(111)回折強度の増加が始まり、成膜温度が500℃を超えると、非常に顕著な回折強度の増加が生じる。 Increase in PZT (111) diffraction intensity begins with beyond the, the film formation temperature exceeds 500 ° C., very significant increase in diffraction intensity occurs. Ir膜の成膜温度が550℃では、成膜温度が400℃の時の回折強度の4倍を超える強度に達するのがわかる。 In the deposition temperature of the Ir film 550 ° C., the film formation temperature is seen reaching the intensity exceeding four times the diffraction intensity when the 400 ° C.. 【0031】強誘電体キャパシタの電気的特性を向上するためには、PZT膜の(111)の結晶配向を実現する必要あることが知られている。 [0031] In order to improve the electrical characteristics of the ferroelectric capacitor is known to be necessary to achieve a crystal orientation of (111) of the PZT film. 図3及び図4に示した実験結果より、450℃を超える成膜温度でIr膜を成膜し、さらに、少なくとも300℃を超えIr膜の上記成膜温度を超えない成膜温度でIrOx膜を成膜することにより、PZT膜の(111)の結晶配向を強化することができることがわかる。 The experimental results shown in FIGS. 3 and 4, forming a Ir film at a deposition temperature in excess of 450 ° C., further, IrOx film at a deposition temperature below the deposition temperature of the Ir film exceeds at least 300 ° C. by depositing, it is understood that it is possible to enhance the crystal orientation of (111) of the PZT film. この点に注目して、本実施の形態では、これまで膜厚の厚さが懸念されていたPt From this perspective, in this embodiment, the thickness of the film thickness has been concern so far Pt
を下部電極として用いることなく、強誘電体キャパシタのデバイス設計を行う。 The without using as a lower electrode, a device is designed for the ferroelectric capacitor. 【0032】図5及び図6は、本実施の形態によるFeRA [0032] Figures 5 and 6, FERA according to this embodiment
Mの製造プロセスを説明する図である。 It is a diagram for explaining a manufacturing process of the M. 【0033】図5(A)は、通常のCMOSトランジスタの形成工程、CVD法によりSiON膜45及びSi [0033] FIG. 5 (A), steps of forming the conventional CMOS transistors, SiON film 45 and Si by CVD
膜46等の層間膜を順に設ける工程、Wプラグ47 O 2 film 46 are provided sequentially process an interlayer film such as, W plugs 47
A〜47Eを設ける工程、及び酸化防止膜48及びSi Step of providing a A~47E, and antioxidant film 48 and Si
膜49を順に設ける工程が終了した状態を示しており、いわば、本実施の形態による製造プロセスの前提となる構造を示している。 O 2 film 49 are sequentially provided step shows a state in which ends, so to speak, and shows the structure underlying the manufacturing process according to the present embodiment. 【0034】はじめに、CMOS工程に関して簡単に説明する。 [0034] First, briefly described with respect to CMOS process. p型又はn型のSi基板41上にはp型ウェル41A及びn型ウェル41Bが形成されている。 On the p-type or n-type Si substrate 41 p-type well 41A and the n-type well 41B are formed. さらに、Si基板41は、各ウェル41A及び41Bの活性領域を画定するフィールド酸化膜42により覆われている。 Furthermore, Si substrate 41 is covered by the field oxide film 42 for defining active regions of the well 41A and 41B. p型ウェル41A及びn型ウェル41Bの各活性領域上にはゲート酸化膜43が形成されている。 Each active region of the p-type well 41A and the n-type well 41B a gate oxide film 43 is formed. p型ウェル41Aにおいてゲート酸化膜43上にはp型ポリシリコンゲート電極44Aが形成されており、n型ウェル4 On the gate oxide film 43 in the p-type well 41A is formed with a p-type polysilicon gate electrode 44A, n-type well 4
1Bにおいてゲート酸化膜43上にはn型ポリシリコンゲート電極44Bが形成されている。 It is formed n-type polysilicon gate electrode 44B is formed on the gate oxide film 43 in 1B. ポリシリコンゲート電極44A又は44Bと同様に、フィールド酸化膜4 As with the polysilicon gate electrode 44A or 44B, the field oxide film 4
2上にはポリシリコン配線パターン44C,44Dが延在している。 Polysilicon wiring pattern 44C is formed on 2, 44D extends. また、p型ウェル41Aの活性領域中にはn型の不純物をイオン注入することにより、n型拡散領域41a,41bが形成されており、n型ウェル41B Further, by the active region of the p-type well 41A by ion implanting n-type impurities, n-type diffusion regions 41a, 41b are formed, n-type well 41B
の活性領域中にはp型拡散領域41c,41dが形成されている。 During the active region p-type diffusion region 41c, 41d are formed. 【0035】つぎに、SiON膜45及びSiO 膜4 [0035] Next, SiON film 45 and the SiO 2 film 4
6を順に設ける工程に関して説明する。 It described with respect 6 sequentially provided process. 上記CMOS工程後の構造上に、CVD法によりSiON膜45を堆積し、さらにその上にCVD法によりSiO 膜46を堆積する。 On the structure after the CMOS process, an SiON film 45 is deposited by CVD, further depositing a SiO 2 film 46 by CVD thereon. ここで、CMP法により、SiON膜45をストッパとしてSiO 膜46を研磨して平坦化する。 Here, by CMP, polishing and flattening the SiO 2 film 46 to the SiON film 45 as a stopper. 次いで、平坦化されたSiO 膜46中に、コンタクトホール(図示せず)をそれぞれ拡散領域41a,41b, Then, in the SiO 2 film 46 having a flattened, contact holes (not shown) each diffusion region 41a, 41b,
41c及び41dが露出されるように形成する。 41c and 41d are formed so as to be exposed. 【0036】つぎに、上記工程後の構造上に、上記コンタクトホールを埋めるようにW層(図示せず)を堆積し、さらに、SiO 膜46をストッパとしてCMP法により該W層を研磨して平坦化する。 Next, on the structure after the above step, depositing a W layer to fill said contact hole (not shown), further, the W layer is polished by CMP to SiO 2 film 46 as a stopper Te be flattened. これにより、各コンタクトホールにそれぞれ対応してWプラグ47A〜4 W plug 47A~4 in this way, to correspond to each of the contact holes
7Eが形成される。 7E is formed. つぎに、上記工程後の構造上に、S Next, on the structure after the above step, S
iONからなる酸化防止膜48及びSiO 膜49(図2のCVD酸化膜14に対応)を形成し、さらにN 雰囲気中で熱処理を行い、脱ガスを十分に行う。 The antioxidant film 48 and the SiO 2 film 49 (corresponding to the CVD oxide film 14 in FIG. 2) is formed consisting iON, further subjected to heat treatment in an N 2 atmosphere, sufficiently perform degassing. 【0037】図5(B)以降では、強誘電体キャパシタの部分の製造プロセスについて説明する。 [0037] In FIG. 5 (B) The following describes the manufacturing process of the portion of the ferroelectric capacitor. はじめに、図5(B)の工程では、図5(A)の構造におけるCVD First, in the step of FIG. 5 (B), CVD in the structure shown in FIG. 5 (A)
酸化膜14の上に下部電極の一部を構成するIr膜21 Ir film 21 forming a part of the lower electrode on the oxide film 14
を堆積する。 Depositing a. 本実施の形態では、DCマグネトロンスパッタリング法により成膜する。 In this embodiment, formed by DC magnetron sputtering. 成膜条件として、成膜温度500℃以上が好ましく(図3参照)、膜厚約200 As film formation conditions, the film formation temperature 500 ° C. or higher are preferable (see FIG. 3), a film thickness of about 200
nm、スパッタリングパワー1.0kW及びAr流量= nm, sputtering power 1.0kW and Ar flow rate =
100sccmである。 It is 100sccm. また、注目すべき点は、スパッタリングのレートを落とすことにより、Irの結晶配向を強くすることができる点である。 In addition, it should be noted that, by dropping the sputtering rate, is that it is possible to increase the crystal orientation of the Ir. ここでは、成膜レートを200nm/144sec(約1.39nm/se In this case, the deposition rate of 200nm / 144sec (about 1.39nm / se
c)に設定している。 Is set to c). 【0038】また、Ir膜21は、Wプラグ47A等を酸化させないための酸化防止膜として用いるため、膜厚は150nm以上としている。 Further, Ir film 21, for use as anti-oxidation film for preventing the oxidation of W plugs 47A and the like, the film thickness is not less than 150 nm. Ir膜21の膜厚が厚くなるほどより高温の酸素アニーリング(FeRAMの形成過程で必要な各種アニール)に対してWプラグの酸化を防止することができる。 The oxidation of W plugs against (various annealing required during the formation of FeRAM) than hot oxygen annealing as the thickness of the Ir film 21 becomes thicker can be prevented. 【0039】つぎに、図5(C)の工程では、図5 Next, in the step of FIG. 5 (C), FIG. 5
(B)の構造におけるIr膜21の上にIrOx膜22 IrOx film 22 on the Ir film 21 in the structure of (B)
を堆積する。 Depositing a. 本実施の形態では、DCマグネトロンスパッタリング法による反応性スパッタリングにより成膜する。 In this embodiment, it is deposited by reactive sputtering using DC magnetron sputtering. 成膜条件として、成膜温度400℃以上が好ましく(図4参照)、膜厚約50nm、スパッタリングパワー1.0kW及びAr/O 流量=25sccm/25s As film formation conditions, (see FIG. 4) preferably higher deposition temperature 400 ° C. is, a film thickness of about 50 nm, sputtering power 1.0kW and Ar / O 2 flow rate = 25 sccm / 25s
ccmである。 It is ccm. 【0040】次いで、上記反応性スパッタリングによるIrOx膜22の成膜の後、酸素雰囲気中でのアニーリングを行う。 [0040] Then, after the formation of the IrOx film 22 by the reactive sputtering, annealing in an oxygen atmosphere. アニーリング条件は400℃及び30分であり、温度に関しては上記成膜温度又はそれ以上であることが必要である。 Annealing conditions are 400 ° C. and 30 minutes, with respect to temperature is required to be the film-forming temperature or more. なお、ここでは、IrOx膜22の結晶性制御だけでなく、下部電極を構成する多層膜の応力制御を行う。 Here, not only the crystallinity control the IrOx film 22, performs stress control of the multilayer film constituting the lower electrode. 【0041】つぎに、図5(D)の工程では、図5 Next, in the step of FIG. 5 (D) 5
(B)の構造におけるIrOx膜22の上に第1PZT The 1PZT on the IrOx film 22 in the structure of (B)
膜23を成膜する。 The film 23 is formed. 本実施の形態では、RFスパッタリング法により成膜する。 In this embodiment, it is deposited by RF sputtering. 成膜条件は、室温成膜、膜厚約10nm、スパッタリングパワー1.0kW及びAr流量=35sccmである。 Deposition conditions are room temperature film formation, a thickness of about 10 nm, sputtering power 1.0kW and Ar flow rate = 35 sccm. 【0042】次いで、上記RFスパッタリングによる第1PZT膜23の成膜の後、酸素雰囲気中での結晶化アニーリングを行う。 [0042] Then, after the deposition of the 1PZT film 23 by the RF sputtering, for crystallization annealing in an oxygen atmosphere. アニーリング条件は550℃及び3 Annealing conditions are 550 ℃ and 3
0分であり、温度に関しては成膜温度又はそれ以上であることが必要である。 0 minutes, it is necessary that the film-forming temperature or more with respect to temperature. 【0043】つぎに、図6(E)の工程では、図5 Next, in the step of FIG. 6 (E) is 5
(D)の構造における第1PZT膜23の上に第2PZ The 2PZ on the first 1PZT film 23 in the structure of (D)
T膜24を成膜する。 The formation of the T membrane 24. 本実施の形態では、RFスパッタリング法により成膜する。 In this embodiment, it is deposited by RF sputtering. 成膜条件は、室温成膜、膜厚約90nm、スパッタリングパワー1.0kW及びAr Deposition conditions, film formation at room temperature, a thickness of about 90 nm, sputtering power 1.0kW and Ar
流量=35sccmである。 Flow rate = is 35sccm. 【0044】次いで、上記RFスパッタリングによる第2PZT膜24の成膜の後、酸素雰囲気中でのRTA [0044] Then, after the deposition of the 2PZT film 24 by the RF sputtering, RTA in an oxygen atmosphere
(急速熱処理)により結晶化アニーリングを行う。 Performing crystallization annealing by the (rapid thermal processing). アニーリング条件に関して、はじめに600℃、90秒、昇温レート100℃/sec、酸素濃度2.5%の雰囲気でアニーリングする。 Respect annealing conditions, initially 600 ° C., 90 seconds, heating-up rate 100 ° C. / sec, annealing at an oxygen concentration of 2.5 percent atmosphere. 次いで、750℃、60秒、昇温レート100℃/sec、酸素濃度100%の雰囲気でアニーリングする。 Then, 750 ° C., 60 seconds, heating-up rate 100 ° C. / sec, annealing at an oxygen concentration of 100% of the atmosphere. 【0045】つぎに、図6(F)の工程では、図6 Next, in the step of FIG. 6 (F) is, FIG. 6
(E)の構造における第2PZT膜24の成膜の後、たとえばPt膜等を上部電極25として成膜する。 After the deposition of the 2PZT film 24 in the structure of (E), forming a film, for example Pt film or the like as an upper electrode 25. 次いで、図6(G)の工程では、図6(F)に示すキャパシタを加工する。 Next, in the process of FIG. 6 (G), to process the capacitor shown in FIG. 6 (F). 本実施の形態では、一括エッチングにより加工する。 In this embodiment, processed by bulk etching. これにより、下部電極を構成するIrパターン21A及びIrOxパターン22A、第1PZTパターン23A、第2PZTパターン24A及び上部電極パターン25Aにより構成される強誘電体キャパシタが形成される。 Thus, Ir patterns 21A and IrOx pattern 22A constituting the lower electrode, the 1PZT pattern 23A, is constructed ferroelectric capacitor by the 2PZT pattern 24A and the upper electrode pattern 25A is formed. 【0046】図7は、本実施の形態によるFeRAMにおける強誘電体キャパシタを含めた幾つかの実施の形態による強誘電体キャパシタの回折パターンを示す図である。 [0046] Figure 7 is a diagram showing a diffraction pattern of the ferroelectric capacitor according to some embodiments, including a ferroelectric capacitor in the FeRAM according to the present embodiment. 【0047】図7(A)は、本実施の形態による特性に対応しており、Ir膜を500℃及びIrOx膜を40 [0047] FIG. 7 (A) corresponds to the characteristic of this embodiment, an Ir film of 500 ° C. and IrOx film 40
0℃の成膜温度でそれぞれ成膜した場合のPZT膜のX X of the PZT film obtained by depositing respectively 0 ℃ film forming temperature
線回折パターンを示している。 It shows the line diffraction pattern. ここでは、他の格子面(100)、(101)又は(110)等に比べて(1 Here, other lattice planes (100), as compared with (101) or (110) or the like (1
11)の回折強度が高いことが示されている。 Diffraction intensity of 11) is shown to be high. この時、 At this time,
Ir膜の結晶配向は主として(111)面となり、Ir Crystal orientation of the Ir film becomes predominantly (111) plane, Ir
Ox膜の結晶配向は主として(200)面となる。 The crystal orientation of the Ox film is primarily the (200) plane. 【0048】図7(B)は、Ir膜を550℃及びIr [0048] FIG. 7 (B) is, Ir film 550 ° C. and Ir
Ox膜を400℃の成膜温度でそれぞれ成膜した場合のPZT膜のX線回折特性を示している。 Ox film shows a X-ray diffraction characteristics of the PZT film obtained by depositing respectively deposition temperature of 400 ° C.. 図7(A)と比較して、IrOx膜の成膜温度を固定して、Ir膜の成膜温度を50℃だけ上げることにより、(111)の回折強度がより高くなることが示されている。 Compared FIGS. 7 and (A), by fixing the film formation temperature of the IrOx film, by raising the deposition temperature of the Ir film by 50 ° C., it is shown that higher diffraction intensity of (111) there. 【0049】図7(C)は、Ir膜を550℃及びIr [0049] FIG. 7 (C) are, Ir film 550 ° C. and Ir
Ox膜を300℃の成膜温度でそれぞれ成膜した場合のPZT膜のX線回折パターンを示している。 It shows the X-ray diffraction pattern of the PZT film obtained by depositing each at a deposition temperature of Ox membranes 300 ° C.. 図7(A) Figure 7 (A)
と比較して、IrOx膜の成膜温度を100℃だけ低くして、Ir膜の成膜温度を固定することにより、(11 Compared, the deposition temperature of the IrOx film is lower by 100 ° C., by fixing the deposition temperature of the Ir film and, (11
1)の回折強度がほとんどみられなくなっている。 Diffraction intensity of 1) is no longer is little seen. これは上述したように、Ir膜の上に形成するIrOx膜の成膜温度がPZT膜の(111)の回折強度を向上するに必要な温度に達していないためである(図4参照)。 This is because, as described above, because the deposition temperature of the IrOx film to be formed on the Ir film has not reached the temperature necessary to improve the diffraction intensity of (111) of the PZT film (see FIG. 4).
この場合、PZT膜の結晶は<111>方向ではなく主として<100>又は<001>方向に配向している。 In this case, crystals of PZT film is oriented in primarily <100> or <001> direction rather than the <111> direction. 【0050】図8は、本実施の形態によるFeRAMを構成するIr膜及びIrOx膜の成膜温度Tと格子面間隔d [0050] Figure 8 is a deposition temperature T and the lattice spacing d of the Ir film and IrOx film constituting the FeRAM according to the embodiment
との関係を説明する図である。 Is a diagram illustrating the relationship between the. 【0051】図8を参照すると、Ir膜の(111)面では、成膜温度500℃以上で格子面間隔dは2.22 [0051] Referring to FIG. 8, the (111) plane of the Ir film, the lattice spacing d at a deposition temperature of 500 ° C. or higher 2.22
オングストローム以下であるのがわかる。 Angstrom in and even can be seen below. また、IrO In addition, IrO
x膜の(200)面では、成膜温度400℃以上で格子面間隔dは2.22オングストローム以下であることがわかる。 The (200) plane of the x film, the lattice spacing d at a deposition temperature of 400 ° C. or higher is found to be less than 2.22 Å. 【0052】以上のように、本実施の形態によるFeRAM [0052] As described above, FeRAM according to an embodiment of the present invention
では、下部電極をIr膜21とIrOx膜22とにより形成する。 In the lower electrode is formed by the Ir film 21 and the IrOx film 22. また、本実施の形態では、強誘電体膜16を膜厚が異なる第1PZT層23及び第2PZT層24として2段階に分けて形成している。 Further, in this embodiment, the ferroelectric film 16 is the film thickness are formed in two stages as different first 1PZT layer 23 and the 2PZT layer 24. PZT膜の成膜を2 The deposition of the PZT film 2
回に分けて行うことにより、第1PZT膜23において、下部電極を形成する金属がPZT中に拡散するのを抑制することができる。 By performing divided in time, in the 1PZT film 23, it is possible metal forming the lower electrode can be inhibited from diffusing into the PZT. また、第1PZT膜23をシード層として第2PZT膜24を成長させることにより、 Furthermore, by growing the first 2PZT film 24 first 1PZT film 23 as a seed layer,
100nmという薄い膜厚のPZTでもリーク電流を低く抑えることができる。 It is possible to reduce the thin film thickness of the leakage current even PZT as 100 nm. 【0053】以上、本発明の実施の形態を説明してきたが、本発明は上記実施の形態に限定されるものではなく、デバイスサイズ等の構造上の変更及び/又は製造プロセスにおける設定パラメータ等の方法上の変更等があってもよい。 [0053] Having thus described the embodiments of the present invention, the present invention is not limited to the embodiment described above, such as setting parameters in structural changes and / or production processes, such as device size there may be a change or the like is on the way. 以下、これらの点について説明する。 The following describes these points. 【0054】たとえば、上記実施の形態では、下部電極とPZT膜とのいわゆる下側界面の結晶配向及び微細化に注目している。 [0054] For example, in the above embodiment has focused on the crystal orientation and the miniaturization of the so-called lower interface between the lower electrode and the PZT film. このため、上部電極の物質は本発明を限定するものではない。 Therefore, material of the upper electrode are not intended to limit the present invention. 【0055】また、上記実施の形態では、PZT膜をスパッタリング法により成膜する場合を示しているが、ゾル・ゲル法あるいはCVD法により成膜することも可能である。 [0055] In the above embodiment, the case of forming by sputtering PZT film, can be deposited by the sol-gel method or a CVD method. また、PZTはキャパシタの特性に応じて様々な不純物(Ca,Sr,La等)をドープすることも可能である。 Also, PZT, it is also possible to dope the various impurities (Ca, Sr, La, etc.) in accordance with the characteristics of the capacitor. 【0056】 【発明の効果】本発明によれば、PZTの結晶性を向上すると共に、下部電極としてその膜厚が懸念されていたPtを用いないデバイス設計を実現することができる。 [0056] According to the present invention, as well as improve the crystallinity of the PZT, it is possible to realize a device design that does not use Pt whose thickness has been feared as a lower electrode.
これにより、強誘電体キャパシタの微細化にも寄与することができる。 Thus, it is possible to contribute to miniaturization of the ferroelectric capacitor.

【図面の簡単な説明】 【図1】従来の強誘電体キャパシタの構造を示す図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a structure of a conventional ferroelectric capacitor. 【図2】本発明の実施の形態によるFeRAMのデバイス構造を説明する断面図である。 It is a sectional view for explaining a device structure of the FeRAM according to the embodiment of the present invention; FIG. 【図3】本発明の実施の形態によるFeRAMの下部電極の一部を構成するIr膜の成膜温度−Ir膜の(111) [Figure 3] of the present invention forms due to deposition temperature -Ir film of the Ir film that constitutes a part of the lower electrode of the FeRAM (111)
回折強度を説明する図である。 It is a diagram for explaining a diffraction intensity. 【図4】本発明の実施の形態によるFeRAMの下部電極の一部を構成するIr膜の成膜温度−PZT膜の(11 [Figure 4] of the present invention forms due to deposition temperature -PZT film of the Ir film that constitutes a part of the lower electrode of the FeRAM (11
1)回折強度を説明する図である。 1) it is a diagram illustrating a diffraction intensity. 【図5】本発明の実施の形態によるFeRAMの製造プロセス(その1)を説明する図である。 [5] Production process of an FeRAM according to the embodiment of the present invention is a diagram for explaining a (first). 【図6】本発明の実施の形態によるFeRAMの製造プロセス(その2)を説明する図である。 [6] the production process of an FeRAM according to the embodiment of the present invention is a diagram for explaining a (second). 【図7】本発明の実施の形態によるFeRAMにおける強誘電体キャパシタを含めた各種キャパシタの回折特性を説明する図である。 7 is a diagram illustrating the diffraction characteristics of various capacitor including a ferroelectric capacitor in the FeRAM according to the embodiment of the present invention. 【図8】本発明の実施の形態によるFeRAMを構成するI I constituting the FeRAM according to the embodiment of the invention; FIG
r膜及びIrOx膜の成膜温度T−格子面間隔dの関係を説明する図である。 It is a graph illustrating the relationship between r film and the film forming temperature T- lattice spacing d of the IrOx film. 【符号の説明】 11 シリコン基板11A p型ウェル11B,11C n 型の拡散領域12 STI構造13 ゲート電極14 CVD酸化膜14A 平坦化絶縁膜15 下部電極16 強誘電体膜17 上部電極18 層間絶縁膜18A,18C コンタクトホール19B ビット配線パターン20,21 ビアプラグ21 Ir膜21A Irパターン22 IrOx膜22A IrOxパターン23 第1PZT膜23A 第1PZTパターン24 第2PZT膜24A 第2PZTパターン25 上部電極25A 上部電極パターン41 Si基板41A p型ウェル41B n型ウェル41a,41b n型拡散領域41c,41d p型拡散領域42 フィールド酸化膜43 ゲート酸化膜44A p型ポリシリコンゲート電極44B n型ポリシリコンゲート電極44 [EXPLANATION OF SYMBOLS] 11 silicon substrate 11A p-type well 11B, 11C n + -type diffusion region 12 STI structure 13 gate electrode 14 CVD oxide film 14A planarizing insulating film 15 16 strong lower electrode dielectric film 17 upper electrode 18 interlayer insulating film 18A, 18C contact hole 19B bit wiring patterns 20 and 21 via plug 21 Ir film 21A Ir pattern 22 IrOx film 22A IrOx pattern 23 first 1PZT film 23A first 1PZT pattern 24 first 2PZT film 24A first 2PZT pattern 25 upper electrode 25A upper electrode pattern 41 Si substrate 41A p-type well 41B n-type well 41a, 41b n-type diffusion regions 41c, 41d p-type diffusion region 42 field oxide film 43 gate oxide film 44A p-type polysilicon gate electrode 44B n-type polysilicon gate electrode 44 ,44D ポリシリコン配線パターン45 SiON膜46 SiO 膜47A〜47E Wプラグ48 酸化防止膜49 SiO , 44D polysilicon wiring pattern 45 SiON film 46 SiO 2 film 47A~47E W plug 48 antioxidant film 49 SiO 2 film

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 強誘電体キャパシタを有する半導体装置であって、 前記強誘電体キャパシタの下部電極層の一部を構成するイリジウム層と、前記イリジウム層の上に設けられた酸化イリジウム層とを備え、 さらに、前記酸化イリジウム層の上に設けられたチタン酸ジルコル酸鉛層と、 前記チタン酸ジルコル酸鉛層の上に設けられた上部電極層と、を備え、 前記チタン酸ジルコル酸鉛層は主として<111>方向に配向する、ことを特徴とする半導体装置。 A semiconductor device having a Claims 1. A ferroelectric capacitor, iridium layer which forms a part of the lower electrode layer of the ferroelectric capacitor, provided on the iridium layer and a iridium oxide layer, further comprising a titanate Jirukoru acid lead layer provided on the iridium oxide layer, and a top electrode layer provided on said titanate Jirukoru acid lead layer, wherein titanate Jirukoru acid lead layer mainly <111> oriented in the direction, and wherein a. 【請求項2】 前記イリジウム層の(111)格子面間隔は2.22オングストローム以下である、請求項1記載の半導体装置。 Wherein the iridium layer (111) lattice spacing is less than 2.22 Å, the semiconductor device according to claim 1, wherein. 【請求項3】 前記酸化イリジウム層の(200)格子面間隔は2.22オングストローム以下である、請求項1記載の半導体装置。 3. (200) lattice spacing of the iridium oxide layer is less 2.22 Å, the semiconductor device according to claim 1, wherein. 【請求項4】 強誘電体キャパシタを有する半導体装置の製造方法であって、 前記強誘電体キャパシタの下部電極の一部を構成するイリジウム層を450℃を超える温度で堆積する工程と、 前記イリジウム層の上に300℃を超え、該層の堆積温度以下の温度で酸化イリジウム層を堆積する工程と、 前記堆積された酸化イリジウム層を該層の堆積温度以上の温度で加熱する工程と、 前記加熱された酸化イリジウム層の上にチタン酸ジルコル酸鉛(PZT)層を堆積して加熱する工程と、を備える半導体装置の製造方法。 4. A method of manufacturing a semiconductor device having a ferroelectric capacitor, depositing a layer of iridium constituting a part of the lower electrode of the ferroelectric capacitor at a temperature greater than 450 ° C., the iridium exceed 300 ° C. over the layer, depositing iridium oxide layer at a deposition temperature below the temperature of the layer, heating the iridium oxide layer which is the deposition in the layer deposition temperature or higher, the the method of manufacturing a semiconductor device comprising the steps of heating the deposited titanate Jirukoru lead (PZT) layer on the heated iridium oxide layer. 【請求項5】 前記PZT層を堆積して加熱する工程は、第1PZT層をスパッタリングにより成膜して結晶化アニーリングする工程と、 前記第1PZT層の上に、該第1PZT層よりも膜厚が厚い第2PZT層をスパッタリングにより成膜して結晶化アニーリングする工程と、 を含む、請求項4記載の半導体装置の製造方法。 5. A step of heating by depositing the PZT layer, a step of crystallizing annealing the first 1PZT layer was formed by sputtering, on the first 1PZT layer, film thickness than said 1PZT layer and a step of crystallization annealing was deposited by sputtering thick first 2PZT layer, the method according to claim 4, wherein.
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